JP2015230586A - 情報処理装置、プログラムおよび記録媒体 - Google Patents
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Abstract
【解決手段】第1のハイバーパイザの管理するメモリのアドレスと、第1のハイバーパイザと接続される第2のハイパーバイザの管理するメモリのアドレス及び第2のハイパーバイザを識別する識別子とを記録するアドレス管理テーブル204aと、アドレス管理テーブルを参照し、第1のハイバーパイザより第2のハイパーバイザに対して命令及び制御情報を発行する発行部とを備える。制御情報は、第2のハイパーバイザで動作する論理プロセッサの状態を示す情報である。
【選択図】図2
Description
<システム構成>
図1は、本発明の第1実施形態に係る情報処理システム100を示す構成図である。図1において、101は、汎用ネットワークであり、該汎用ネットワークを介して情報処理装置102〜107が接続されている。ここで、汎用ネットワークとは、識別子を用いて宛先指定が可能なネットワークを指し、例えばインターネット、LAN(Local Area Network)、WAN(Wide Area Network)を指す。
図3は、第1実施形態の情報処理システムにおける原理を示す概念図である。301a〜301fは、それぞれ情報処理装置の制御部(具体的にはマルチコアプロセッサ)で実行されるハイパーバイザである。つまり、図1、2に示した各情報処理装置においてハイパーバイザが実行されることにより、複数のハイパーバイザ301a〜301fが汎用ネットワークを介して接続された情報処理システムを構築している。
本発明の第2実施形態の情報処理システム900について図9を用いて説明する。第2実施形態の情報処理システム900は、第1実施形態の情報処理システム100に対し、1つの仮想マシンの内部で、使用するCPU性能の階層化を行うという機能を追加したものである。
本発明の第3実施形態の情報処理システム1000について図10を用いて説明する。 第3実施形態の情報処理システム1000は、第1実施形態の情報処理システム100に対し、フェイルオーバー機能を追加したものである。
本発明の第4実施形態の情報処理システム1100について図11を用いて説明する。 第4実施形態の情報処理システム1100では、特定のハイパーバイザが管理するメモリに記憶されたデータの処理を、他のハイパーバイザに委託(アウトソーシング)できる点に特徴がある。例えば、諸事情により国外へデータを持ち出せないような国が、そのデータを用いた処理のみを他国にアウトソーシングするような事例が考えうる。
第1実施形態から第4実施形態までは、2つのハイパーバイザ間で仮想マシンを共有化する例を示したが、第5実施形態の情報処理システム1200では、3つ以上のハイパーバイザ間で仮想マシンを共有化する例を示す。
本発明の第6実施形態の情報処理システム1300について図13を用いて説明する。 第6実施形態の情報処理システム1300は、第1実施形態の情報処理システム100とアドレス管理テーブルの構成が異なる。
Claims (13)
- 第1のハイバーパイザの管理するメモリのアドレスと、前記第1のハイバーパイザと接続される第2のハイパーバイザの管理するメモリのアドレス及び該第2のハイパーバイザを識別する識別子とを記録するアドレス管理テーブルと、
前記アドレス管理テーブルを参照し、前記第1のハイバーパイザより前記第2のハイパーバイザに対して命令及び制御情報を発行する発行部と
を備える情報処理装置。 - 前記制御情報は、前記第2のハイパーバイザで動作する論理プロセッサの状態を示す情報である請求項1に記載の情報処理装置。
- 第1のハイパーバイザの管理する仮想メモリ空間のアドレスと、前記第1のハイパーバイザとは異なる第2のハイパーバイザを識別する識別子及び該第2のハイパーバイザの管理するメモリのアドレスとを互いに関連付けて記憶するアドレス管理テーブルと、
前記第1のハイパーバイザ又は前記第2のハイパーバイザで動作する論理プロセッサの状態を示す制御情報を記憶する制御情報記憶部と、
を有し、
前記第1のハイパーバイザは、前記第2のハイパーバイザとの間で前記制御情報を送受信可能であると共に、前記アドレス管理テーブルを参照して、前記仮想メモリ空間のアドレスに関連付けられた、前記第2のハイパーバイザの管理するメモリのアドレスにアクセス可能である情報処理装置。 - 前記制御情報は、論理プロセッサの状態を示すレジスタ値、プログラムカウンタ値及びメモリへのポインタの少なくともいずれか一つである請求項1乃至3のいずれかに記載の情報処理装置。
- 前記第1のハイパーバイザと前記第2のハイパーバイザとは、識別子による宛先指定の可能な汎用ネットワークで接続される請求項1乃至4のいずれかに記載の情報処理装置。
- 前記第1のハイパーバイザは、自身の管理するメモリに処理対象データが存在せず、かつ、前記第2のハイパーバイザの管理するメモリに前記処理対象データが存在する場合に、前記第2のハイパーバイザに対して前記制御情報を送信する請求項1乃至5のいずれかに記載の情報処理装置。
- 前記制御情報は、前記第1のハイパーバイザの管理するリソースの使用状況又は前記第2のハイパーバイザの管理するリソースの使用状況に応じて、前記第1のハイパーバイザと前記第2のハイパーバイザとの間で送受信される請求項1乃至6のいずれかに記載の情報処理装置。
- 前記制御情報は、前記使用状況に余剰がある方のリソースを管理するハイパーバイザに対して送信される請求項7に記載の情報処理装置。
- 前記制御情報の送受信とともに、前記制御情報に関連するデータを送受信する請求項1乃至6のいずれか1つに記載の情報処理装置。
- コンピュータを、
第1のハイバーパイザの管理するメモリのアドレスと、前記第1のハイバーパイザと接続される第2のハイパーバイザの管理するメモリのアドレス及び該第2のハイパーバイザを識別する識別子とを記録するアドレス管理テーブルを記憶するアドレス管理テーブル記憶部と、
前記アドレス管理テーブルを参照し、前記第1のハイバーパイザより前記第2のハイパーバイザに対して命令及び制御情報を発行する発行部として機能させるプログラム。 - 前記制御情報は、前記第2のハイパーバイザで動作する論理プロセッサの状態を示す情報である請求項10に記載のプログラム。
- コンピュータを、
第1のハイパーバイザの管理する仮想メモリ空間のアドレスと、前記第1のハイパーバイザとは異なる第2のハイパーバイザを識別する識別子及び該第2のハイパーバイザの管理するメモリのアドレスとを互いに関連付けて記憶するアドレス管理テーブルを記憶するアドレス管理テーブル記憶部と、
前記第1のハイパーバイザ又は前記第2のハイパーバイザで動作する論理プロセッサの状態を示す制御情報を記憶する制御情報記憶部として機能させ、
前記第1のハイパーバイザを、前記第2のハイパーバイザとの間で前記制御情報を送受信可能とすると共に、前記アドレス管理テーブルを参照して、前記仮想メモリ空間のアドレスに関連付けられた、前記第2のハイパーバイザの管理するメモリのアドレスにアクセス可能とするプログラム。 - 請求項10乃至12のいずれかに記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
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