JP2015226103A - 増幅回路及びイメージセンサ - Google Patents

Abstract

【課題】小面積かつ寄生容量による利得誤差の小さい増幅回路及びイメージセンサを提供する。【解決手段】一実施形態に係る増幅回路は、第１，第２の電流源と、第１，第２の積分容量と、第１，第２の増幅スイッチと、第１，第２のリセットスイッチと、比較器とを備える。第１（第２）の積分容量は、第１（第２）の電流源と第１（第３）の電圧源との間に接続される。第１（第２）の増幅スイッチは、第１（第２）の電流源と第１（第２）の積分容量と間に接続される。第１（第２）のリセットスイッチは、第１（第２）の積分容量と第１（第２）の増幅スイッチとが接続される第１（第２）の接続点と、第２（第４）の電圧源と、の間に接続される。比較器は、入力電圧と第１の接続点の電圧と、の比較結果に応じて第１のリセットスイッチ及び第２のリセットスイッチを開閉する。【選択図】図２

Description

本発明の実施形態は、増幅回路及びイメージセンサに関する。

従来、ＣＭＯＳイメージセンサなどのイメージセンサでは、受光部が出力した信号を増幅器により増幅し、増幅された信号をＡＤ変換することによりデジタル信号が生成される。増幅器として、例えば、増幅利得が可変なＰＧＡ（Programmable Gain Amplifier）が用いられる。ＰＧＡは、受光部が出力した信号の信号強度に応じた利得で信号を増幅する。ＣＭＯＳイメージセンサでは、画素の列ごとにこのような増幅回路とＡＤ変換器とが配置され、これらを並列動作させることで高速読み出しを行うことが一般的である。このため、個々の増幅回路には、低消費電力かつ小面積であることが求められている。

イメージセンサに用いられる増幅回路の１つとして、ＣＢＳＣ（Comparator based Switched Capacitor）増幅回路が知られている。このＣＢＳＣ増幅回路は、比較器（コンパレータ）と、複数の容量と、容量の充放電を制御するスイッチとを備える。この増幅回路をＬＳＩ上に実装する場合、容量として、酸化膜を配線で挟んで形成するＭＩＭ（Metal Insulator Metal）容量や、ＭＯＳＦＥＴのゲート絶縁膜であるＭＯＳ容量が用いられる。一般に、単位面積あたりの容量値が大きいＭＯＳ容量の方が容量の面積を小さくできるため、ＭＩＭ容量より有利である。

上述のＣＢＳＣ増幅回路では、増幅回路に含まれる寄生容量によって利得に誤差が生じるという問題がある。これは、容量としてＭＩＭ容量及びＭＯＳ容量のいずれを用いた場合であっても同様である。容量としてＭＯＳ容量を用いた場合には、下部電極とシリコン基板との間に大きな寄生容量が発生するため、ＭＩＭ容量を用いた場合より大きな利得誤差が生じ得る。

イメージセンサの技術分野では、増幅回路の利得誤差により生じた信号の誤差を、ＡＤ変換後のデジタル処理により補正する方法も提案されているが、当該方法では、補正のためのデジタル回路が必要となるため、イメージセンサの回路面積が増大するという問題がある。

J. Deguchi, et al., "A 187.5μVrms-read-noise 51mW 1.4Mpixel CMOS image sensor with PMOSCAP column CDS and 10b self-differential offset-cancelled pipeline SAR-ADC", ISSCC, Digest of Technical Papers, 2013, pp. 494 - 495. J. K. Fiorenza, et al., "Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies", IEEE JSSC, vol. 41, no. 12, December 2006

小面積かつ寄生容量による利得誤差の小さい増幅回路及びイメージセンサを提供する。

一実施形態に係る増幅回路は、第１の電流源と、第１の積分容量と、第１の増幅スイッチと、第１のリセットスイッチと、第２の電流源と、第２の積分容量と、第２の増幅スイッチと、第２のリセットスイッチと、比較器とを備える。

第１の積分容量は、第１の電流源と第１の電圧源との間に接続される。第１の増幅スイッチは、第１の電流源と第１の積分容量と間に接続される。第１のリセットスイッチは、第１の積分容量と第１の増幅スイッチとが接続される第１の接続点と、第２の電圧源と、の間に接続される。

第２の積分容量は、第２の電流源と第３の電圧源との間に接続される。第２の増幅スイッチは、第２の電流源と第２の積分容量と間に接続される。第２のリセットスイッチは、第２の積分容量と第２の増幅スイッチとが接続される第２の接続点と、第４の電圧源と、の間に接続される。

比較器は、入力電圧と第１の接続点の電圧と、の比較結果に応じて第１のリセットスイッチ及び第２のリセットスイッチを開閉する。

第１実施形態に係るイメージセンサを示す概略構成図。 第１実施形態に係る増幅回路を示す概略構成図。 図２の増幅回路の動作波形を示す図。 従来のＣＢＳＣ増幅回路の一例を示す概略構成図。 利得誤差のシミュレーション結果を示すグラフ。 図２の増幅回路の他の例を示す概略構成図。 図２の増幅回路の他の例を示す概略構成図。 図２の増幅回路の動作波形の他の例を示す図。 第２実施形態に係る増幅回路を示す概略構成図。 比較器の遅延が生じた場合の動作波形を示す図。 図９の増幅回路の制御電圧生成器の一例を示す概略構成図。 図９の増幅回路の動作波形を示す図。 第３実施形態に係る増幅回路を示す概略構成図。 図１３の増幅回路の動作波形を示す図。 利得誤差のシミュレーション結果を示すグラフ。 第４実施形態に係るイメージセンサを示す概略構成図。

以下、本発明の実施形態について図面を参照して説明する。

（第１実施形態）
まず、第１実施形態に係るイメージセンサ及び増幅回路について、図１〜図８を参照して説明する。図１は、本実施形態に係るイメージセンサを示す概略構成図である。本実施形態に係るイメージセンサは、ＣＭＯＳイメージセンサやＣＣＤイメージセンサに適用可能であり、図１に示すように、受光部１と、増幅回路２と、ＡＤ変換器３と、デジタル回路４とを備える。

受光部１は、照射された光に応じた電気信号（電圧や電流）を出力する。受光部１は、例えば、フォトダイオードである。以下では、受光部１は、電気信号として、電圧Ｖ_ＰＩＸを出力するものとする。

増幅回路２は、受光部１から入力された電圧Ｖ_ＰＩＸを増幅し、電圧Ｖ_ＳＩＧを出力する。増幅回路２は、増幅利得Ａ（以下、「利得Ａ」という）が可変なＰＧＡであってもよいし、利得Ａが固定されていてもよい。増幅回路２の詳細については後述する。

ＡＤ変換器３は、増幅回路２から入力された電圧Ｖ_ＳＩＧをＡＤ変換し、電圧Ｖ_ＳＩＧに応じたデジタル信号を出力する。ＡＤ変換器３として、パイプライン型、フラッシュ型、デルタ・シグマ型など、任意のタイプのＡＤ変換器を用いることができる。

デジタル回路４は、ＡＤ変換器３から入力されたデジタル信号に基づいて、色調補正やノイズカットなどの、任意のデジタル処理を実行する。

次に、本実施形態に係る増幅回路２の構成について、図２を参照して説明する。本実施形態に係る増幅回路２は、ＣＢＳＣ増幅回路であり、図２に示すように、電流源Ｉ_ＣＰ１と、容量素子Ｃ_１と、増幅スイッチＳ_Ａ１と、リセットスイッチＳ_Ｒ１と、電流源Ｉ_ＣＰ２と、容量素子Ｃ_２と、増幅スイッチＳ_Ａ２と、リセットスイッチＳ_Ｒ２と、比較器２１と、リセット制御回路２２とを備える。

電流源Ｉ_ＣＰ１（第１の電流源）は、一端をグラウンドに接続され、他端を、増幅スイッチＳ_Ａ１を介して容量素子Ｃ_１に接続された定電流源である。電流源Ｉ_ＣＰ１が供給する電流Ｉ_ＣＰ１は、一定であってもよいし、可変であってもよい。

容量素子Ｃ_１（第１の積分容量）は、電流源Ｉ_ＣＰ１と電圧源Ｖ_ＣＭ１（第１の電圧源）との間に接続されている。容量素子Ｃ_１の容量値Ｃ_１は、固定値であってもよいし、可変であってもよい。電圧源Ｖ_ＣＭ１は、入力電圧Ｖ_ＰＩＸのバイアス電圧Ｖ_ＣＭを供給する定電圧源である。図２において、電圧源Ｖ_ＣＭ１は増幅回路２の電源であるが、電源とは別に電圧源Ｖ_ＣＭ１が設けられてもよい。容量素子Ｃ_１は、電流Ｉ_ＣＰ１を積分する積分容量として機能する。

増幅スイッチＳ_Ａ１（第１の増幅スイッチ）は、電流源Ｉ_ＣＰ１と容量素子Ｃ_１との間に接続され、比較器２１が出力する増幅信号φ_ＡＭＰにより開閉を制御される。増幅スイッチＳ_Ａ１がオンすると、電流源Ｉ_ＣＰ１と容量素子Ｃ_１とが接続され、容量素子Ｃ_１に電流Ｉ_ＣＰ１が供給される。以下では、容量素子Ｃ_１と増幅スイッチＳ_Ａ１との接続点をノードＮ_１（第１の接続点）といい、ノードＮ_１の電圧を電圧Ｖ_ＦＢという。この電圧Ｖ_ＦＢは、参照電圧として比較器２１の一方の入力端子に入力される。

リセットスイッチＳ_Ｒ１（第１のリセットスイッチ）は、ノードＮ_１と電圧源Ｖ_ＣＭ２（第２の電圧源）との間に接続され、リセット制御回路２２が出力するリセット信号φ_ＲＳＴ１により開閉を制御される。電圧源Ｖ_ＣＭ２は、電圧源Ｖ_ＣＭ２は、入力電圧Ｖ_ＰＩＸのバイアス電圧Ｖ_ＣＭを供給する定電圧源である。リセットスイッチＳ_Ｒ１がオンすると、ノードＮ_１と電圧源Ｖ_ＣＭ２とが接続され、ノードＮ_１の電圧Ｖ_ＦＢが電圧Ｖ_ＣＭに設定される。図２において、電圧源Ｖ_ＣＭ２は図示されていないが、電圧源Ｖ_ＣＭ２は、電圧源Ｖ_ＣＭ１と同様、増幅回路２の電源であってもよいし、電源とは別に電圧源Ｖ_ＣＭ２が設けられてもよい。

電流源Ｉ_ＣＰ２（第２の電流源）は、一端をグラウンドに接続され、他端を、増幅スイッチＳ_Ａ２を介して容量素子Ｃ_２に接続された定電流源である。電流源Ｉ_ＣＰ２が供給する電流Ｉ_ＣＰ２は、固定値であってもよいし、可変であってもよい。

容量素子Ｃ_２（第２の積分容量）は、電流源Ｉ_ＣＰ２と電圧源Ｖ_ＣＭ３（第３の電圧源）との間に接続されている。容量素子Ｃ_２の容量値Ｃ_２は、固定値であってもよいし、可変であってもよい。電圧源Ｖ_ＣＭ３は、入力電圧Ｖ_ＰＩＸのバイアス電圧Ｖ_ＣＭを供給する定電圧源である。図２において、電圧源Ｖ_ＣＭ３は増幅回路２の電源であるが、電源とは別に電圧源Ｖ_ＣＭ３が設けられてもよい。容量素子Ｃ_２は、電流Ｉ_ＣＰ２を積分する積分容量として機能する。

増幅スイッチＳ_Ａ２（第２の増幅スイッチ）は、電流源Ｉ_ＣＰ２と容量素子Ｃ_２との間に接続され、比較器２１が出力する増幅信号φ_ＡＭＰにより開閉を制御される。増幅スイッチＳ_Ａ２がオンすると、電流源Ｉ_ＣＰ２と容量素子Ｃ_２とが接続され、容量素子Ｃ_２に電流Ｉ_ＣＰ２が供給される。以下では、容量素子Ｃ_２と増幅スイッチＳ_Ａ２との接続点をノードＮ_２（第２の接続点）といい、ノードＮ_２の電圧を電圧Ｖ_ＳＩＧという。この電圧Ｖ_ＳＩＧは、増幅回路２の出力電圧として出力される。

リセットスイッチＳ_Ｒ２（第１のリセットスイッチ）は、ノードＮ_２と電圧源Ｖ_ＣＭ４（第４の電圧源）との間に接続され、リセット制御回路２２が出力するリセット信号φ_ＲＳＴ２により開閉を制御される。電圧源Ｖ_ＣＭ４は、入力電圧Ｖ_ＰＩＸのバイアス電圧Ｖ_ＣＭを供給する定電圧源である。リセットスイッチＳ_Ｒ２がオンすると、ノードＮ_２と電圧源Ｖ_ＣＭ４とが接続され、ノードＮ_２の電圧Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定される。図２において、電圧源Ｖ_ＣＭ４は図示されていないが、電圧源Ｖ_ＣＭ４は、電圧源Ｖ_ＣＭ３と同様、増幅回路２の電源であってもよいし、電源とは別に電圧源Ｖ_ＣＭ４が設けられてもよい。

比較器２１は、一方の入力端子からノードＮ_１の電圧Ｖ_ＦＢを入力され、他方の入力端子から増幅回路２の入力電圧Ｖ_ＰＩＸを入力され、電圧Ｖ_ＰＩＸと電圧Ｖ_ＦＢとの大きさを比較する。比較器２１は、電圧Ｖ_ＰＩＸと電圧Ｖ_ＦＢとの比較結果に応じた増幅信号φ_ＡＭＰを出力し、増幅スイッチＳ_Ａ１，Ｓ_Ａ２を開閉する。この増幅信号φ_ＡＭＰは、オン又はオフの２値の信号であり、増幅信号φ_ＡＭＰがオンになると増幅スイッチＳ_Ａ１，Ｓ_Ａ２はオンになり、増幅信号φ_ＡＭＰがオフになると増幅スイッチＳ_Ａ１，Ｓ_Ａ２はオフになる。電圧Ｖ_ＰＩＸと電圧Ｖ_ＦＢとが異なるとき増幅信号φ_ＡＭＰはオンになり、電圧Ｖ_ＰＩＸと電圧Ｖ_ＦＢとが一致すると増幅信号φ_ＡＭＰはオフになる。

リセット制御回路２２は、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２を出力し、リセットスイッチＳ_Ｒ１，Ｓ_Ｒ２を開閉する。このリセット信号φ_ＲＳＴ１，φ_ＲＳＴ２は、オン又はオフの２値の信号であり、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２がオンになると増幅スイッチＳ_Ｒ１，Ｓ_Ｒ２はオンになり、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２がオフになるとリセットスイッチＳ_Ｒ１，Ｓ_Ｒ２はオフになる。リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２のオンオフのタイミングは後述する。

次に、本実施形態に係る増幅回路２の動作について、図３を参照して説明する。図３は、本実施形態に係る増幅回路の動作波形を示す図である。以下では、増幅回路２は、Ｖ_ＰＩＸの信号成分、すなわち、電圧Ｖ_ＣＭと電圧Ｖ_ＰＩＸとの差分を増幅するものとする。電圧Ｖ_ＣＭと電圧Ｖ_ＰＩＸ，Ｖ_ＦＢ，Ｖ_ＳＩＧとの差分をそれぞれ電圧ｖ_ＰＩＸ，ｖ_ＦＢ，ｖ_ＳＩＧと称する。また、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２をまとめてリセット信号φ_ＲＳＴと称する。

まず、増幅動作の開始前において、増幅信号φ_ＡＭＰはオフ、リセット信号φ_ＲＳＴはオンになっている。すなわち、スイッチＳ_Ａ１，Ｓ_Ａ２はオフ、スイッチＳ_Ｒ１，Ｓ_Ｒ２はオンになっている。このため、ノードＮ_１，Ｎ_２は、それぞれ電圧源Ｖ_ＣＭ２，Ｖ_ＣＭ４に接続され、電圧Ｖ_ＦＢ，Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定される。

電圧Ｖ_ＦＢ，Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定されると、増幅動作が開始され、増幅信号φ_ＡＭＰがオン、リセット信号φ_ＲＳＴがオフになる。すなわち、スイッチＳ_Ａ１，Ｓ_Ａ２はオン、スイッチＳ_Ｒ１，Ｓ_Ｒ２はオフになる。

これにより、容量素子Ｃ_１は電流源Ｉ_ＣＰ１と接続され、容量素子Ｃ_１の一端の電圧、すなわち、電圧Ｖ_ＦＢは時間に比例して下降するランプ波となる。電圧Ｖ_ＦＢがＶ_ＣＭからＶ_ＰＩＸまで低下するために要する時間をＴとすると、増幅動作が開始してから時間Ｔ後の電圧ｖ_ＦＢは以下の式で表される。

同様に、容量素子Ｃ_２と電流源Ｉ_ＣＰ２と接続され、容量素子Ｃ_２の一端の電圧、すなわち、電圧Ｖ_ＳＩＧは時間に比例して下降するランプ波となる。増幅動作が開始してから時間Ｔ後の電圧ｖ_ＳＩＧは以下の式で表される。

比較器２１は、時間Ｔが経過し、電圧Ｖ_ＰＩＸと電圧Ｖ_ＦＢとが一致すると、増幅信号φ_ＡＭＰをオフにする。これにより、増幅スイッチＳ_Ａ１，Ｓ_Ａ２がオフになり、容量素子Ｃ_１，Ｃ_２と電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２との間が切断され、電圧Ｖ_ＦＢ，Ｖ_ＳＩＧの下降が終了する。したがって、増幅回路２により増幅された出力電圧ｖ_ＳＩＧ及び増幅利得Ａは、上記の式（１），（２）より、以下の式で表される。

上記の式（４）が示すように、この増幅回路２の利得Ａは、容量素子Ｃ_１，Ｃ_２の容量値Ｃ_１，Ｃ_２と、電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２の電流値Ｉ_ＣＰ１，Ｉ_ＣＰ２と、によって決まる。例えば、Ｃ_１＝β×Ｃ_２かつＩ_ＣＰ１＝Ｉ_ＣＰ２と設定した場合、利得Ａはβとなる。同様に、Ｃ_１＝Ｃ_２かつＩ_ＣＰ２＝β×Ｉ_ＣＰ１と設定した場合、利得Ａはβとなる。

次に、この増幅回路２の容量素子Ｃ_１，Ｃ_２が寄生容量を有する場合の利得Ａについて説明する。容量素子Ｃ_１の寄生容量の容量値をＣ_ｐ１、容量素子Ｃ_２の寄生容量の容量値をＣ_ｐ２とすると、寄生容量を有する増幅回路２の増幅利得Ａｐは、以下の式で表される。

一般に、寄生容量の容量値は、容量素子の容量値に比例する。そこで、Ｃ_ｐ１＝α×Ｃ１，Ｃ_ｐ２＝α×Ｃ_２とすると、上記の式（５）は以下のように変形できる。

式（６）に示すように、本実施形態に係る増幅回路２では、２個の容量素子Ｃ_１，Ｃ_２の有する寄生容量による利得Ａへの影響がキャンセルされ、寄生容量の有無にかかわらず、利得Ａが一定となる。これは、電圧Ｖ_ＦＢを生成する容量素子Ｃ_１と、出力電圧Ｖ_ＳＩＧを生成する容量素子Ｃ_２とが、同一のノードで接続されていないためである。

これに対して、従来のＣＢＳＣ増幅回路では、電圧Ｖ_ＦＢを生成する容量素子Ｃ_１と、出力電圧Ｖ_ＳＩＧを生成する容量素子Ｃ_２とが、同一のノードで接続されていたため、２個の寄生容量が合成され、利得Ａに対する寄生容量の影響がキャンセルすることができなかった。ここで、図４は、従来のＣＢＳＣ増幅回路の一例を示す概略構成図である。図４の増幅回路では、寄生容量がない場合の増幅利得Ａは、以下の式で表される。

すなわち、利得Ａは、容量素子Ｃ_１，Ｃ_２の容量値によって決まる。これに対して、図４に示すように、容量素子Ｃ_１，Ｃ_２が寄生容量Ｃ_ｐ１，Ｃ_ｐ２を有する場合の増幅利得Ａｐは、以下の式で表される。

このように、従来のＣＢＳＣ増幅回路では、合成された寄生容量の影響により増幅利得Ａが変化し、式（１１）に示すような利得誤差が生じてしまう。Ｃ_ｐ１＝α×Ｃ１，Ｃ_ｐ２＝α×Ｃ_２の場合、利得誤差はαとなる。

ここで、図５は、図２に示した本実施形態に係る増幅回路２と、図４に示した従来のＣＢＳＣ増幅回路と、の利得誤差の回路シミュレーション結果を示すグラフである。図５において、縦軸は利得誤差（％）、横軸は利得設定値である。このシミュレーションでは、容量比によって増幅利得Ａが設定されており（Ｉ_ＣＰ１＝Ｉ_ＣＰ２）、Ｃ_１／Ｃ_２＝２，４，８，１６，３２のそれぞれの場合の利得誤差が示されている。

シミュレーションの結果、図５に示すように、従来の増幅回路では最大２１％の利得誤差が生じたのに対し、本実施形態に係る増幅回路２では最大で０．７％の利得誤差しか生じなかった。

以上説明したように、本実施形態に係る増幅回路によれば、寄生容量による影響を抑制し、従来の増幅回路に比べて利得誤差を大幅に縮小することができる。これにより、入力信号を高精度に増幅することができる。また、容量素子Ｃ１，Ｃ２としてＭＯＳ容量を用いることにより、回路面積を小型化することができる。従来の増幅回路では、寄生容量の影響により利得誤差が生じたため、寄生容量の大きいＭＯＳ容量を用いると、増幅精度が低下する恐れがあったが、本実施形態によれば、小面積かつ寄生容量による利得誤差の小さい高精度な増幅回路を実現することができる。

また、このような増幅回路２を用いてイメージセンサを構成することにより、利得誤差に起因して生じる増幅された信号の誤差を補正するためのデジタル回路３が不要となるため、イメージセンサの回路面積を小型化することができる。また、受光部１が出力したアナログ信号を高精度に増幅できるため、イメージセンサのセンシング精度を向上させることができる。

なお、図２において、増幅回路２は、積分容量として容量素子Ｃ１，Ｃ２をそれぞれ１つずつ備えたが、図６に示すように、複数の容量素子からなる積分容量を備えてもよい。図６の増幅回路２は、第１の積分容量として、並列に接続された複数の容量素子Ｃ_１ｎ（ｎ＝１〜Ｎ）を備える。各容量素子Ｃ_１ｎは、利得制御スイッチＳ_１ｎ（ｎ＝１〜Ｎ）とそれぞれ直列に接続されている。また、この増幅回路２は、第２の積分容量として、並列に接続された複数の容量素子Ｃ_２ｍ（ｍ＝１〜Ｍ）を備える。各容量素子Ｃ_２ｍは、利得制御スイッチＳ_２ｍ（ｍ＝１〜Ｍ）とそれぞれ直列に接続されている。さらに、この増幅回路２は、利得制御スイッチＳ_１ｎ，Ｓ_１ｍの開閉を制御する利得制御信号φ_Ｇを出力する利得制御回路２３を備える。

利得制御信号φ_Ｇは、オン又はオフの２値の信号であり、利得制御信号φ_Ｇがオンになると利得制御スイッチＳ_１ｎ，Ｓ_２ｍはオンになり、利得制御信号φ_Ｇがオフになると利得制御スイッチＳ_１ｎ，Ｓ_２ｍはオフになる。利得制御信号φ_Ｇは、利得制御スイッチＳ_１ｎ，Ｓ_２ｍにそれぞれ入力され、その開閉を制御する。

図６の増幅回路２では、利得制御スイッチＳ_１ｎ，Ｓ_２ｍの開閉を制御することにより、電流Ｉ_ＣＰ１，Ｉ_ＣＰ２を積分する積分容量の容量値を可変にすることができる。第１の積分容量の容量値は、利得制御スイッチＳ_１ｎをオンにされた容量素子Ｃ_１ｎの容量値の和となる。また、第２の積分容量の容量値は、利得制御スイッチＳ_２ｍをオンにされた容量素子Ｃ_２ｍの容量値の和となる。

式（４）に示したように、増幅回路２の利得Ａは、積分容量の容量値に依存するため、図６の増幅回路２では、利得制御スイッチＳ_１ｎ，Ｓ_２ｍの開閉を制御することにより、利得Ａを所望の値に変更することができる。

また、図２において、増幅回路２は、電流源として電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２をそれぞれ１つずつ備えたが、図７に示すように、それぞれ複数の電流源を備えてもよい。図７の増幅回路２は、電流源Ｉ_ＣＰ１の代わりに、並列に接続された複数の電流源Ｉ_ＣＰ１ｎ（ｎ＝１〜Ｎ）を備える。各電流源Ｉ_ＣＰ１ｎは、利得制御スイッチＳ_１ｎ（ｎ＝１〜Ｎ）とそれぞれ直列に接続されている。また、この増幅回路２は、電流源Ｉ_ＣＰ１の代わりに、並列に接続された複数の電流源Ｉ_ＣＰ２ｍ（ｍ＝１〜Ｍ）を備える。各電流源Ｉ_ＣＰ２ｍは、利得制御スイッチＳ_２ｍ（ｍ＝１〜Ｍ）とそれぞれ直列に接続されている。さらに、この増幅回路２は、図６と同様、利得制御スイッチＳ_１ｎ，Ｓ_１ｍの開閉を制御する利得制御信号φ_Ｇを出力する利得制御回路２３を備える。

図７の増幅回路２では、利得制御スイッチＳ_１ｎ，Ｓ_２ｍの開閉を制御することにより、積分容量により積分される電流の電流値Ｉ_ＣＰ１，Ｉ_ＣＰ２を可変にすることができる。第１の積分容量により積分される電流値は、利得制御スイッチＳ_１ｎをオンにされた電流源Ｉ_ＣＰ１ｎの電流値の和となる。また、第２の積分容量により積分される電流値は、利得制御スイッチＳ_２ｍをオンにされた電流源Ｉ_ＣＰ２ｍの電流値の和となる。

式（４）に示したように、増幅回路２の利得Ａは、積分容量により積分される電流値に依存するため、図７の増幅回路２では、利得制御スイッチＳ_１ｎ，Ｓ_２ｍの開閉を制御することにより、利得Ａを所望の値に変更することができる。

さらに、図３では、増幅動作を１回行うことにより入力信号を増幅したが、増幅動作を繰り返し行うことにより入力信号を増幅してもよい。この場合、図８に示すように、増幅動作の開始前において、増幅信号φ_ＡＭＰはオフ、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２はオンになっている。すなわち、スイッチＳ_Ａ１，Ｓ_Ａ２はオフ、スイッチＳ_Ｒ１，Ｓ_Ｒ２はオンになっている。このため、ノードＮ_１，Ｎ_２は、それぞれ電圧源Ｖ_ＣＭ２，Ｖ_ＣＭ４に接続され、電圧Ｖ_ＦＢ，Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定される。

電圧Ｖ_ＦＢ，Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定されると、増幅動作が開始され、増幅信号φ_ＡＭＰがオン、リセット信号φ_ＲＳＴ１，φ_ＲＳＴ２がオフになる。すなわち、スイッチＳ_Ａ１，Ｓ_Ａ２はオン、スイッチＳ_Ｒ１，Ｓ_Ｒ２はオフになる。そして、電圧Ｖ_ＦＢが電圧Ｖ_ＰＩＸと一致すると、増幅信号φ_ＡＭＰがオフになり、スイッチＳ_Ａ１，Ｓ_Ａ２がオフになる。これにより、１回目の増幅動作が終了し、上述の通り、入力信号が利得Ａ倍に増幅される。

その後、リセット信号φ_ＲＳＴ１をオンにすると、スイッチＳ_Ｒ１がオンになり、ノードＮ_１が電圧源Ｖ_ＣＭ２に接続され、電圧Ｖ_ＦＢが電圧Ｖ_ＣＭに設定される。従って、次の増幅動作を実行可能となる。このような増幅動作を任意のＭ回繰り返したのち、リセット信号φ_ＲＳＴ２はオンにされ、電圧Ｖ_ＳＩＧが電圧Ｖ_ＣＭに設定され、次の入力信号を増幅可能となる。増幅動作をＭ回繰り返した後のｖ_ＳＩＧ及び利得Ａｍは、以下の式で表される。

すなわち、利得Ａｍは、１回の増幅動作による利得ＡのＭ倍となる。このように、増幅動作を繰り返す回数を変更することによって、増幅回路２の利得Ａを所望の値に変更することができる。なお、増幅回路２の利得Ａは、上述の容量値、電流値、増幅動作の回数のいずれか１つを用いて設定されてもよいし、これらを組み合わせることにより設定されてもよい。

（第２実施形態）
次に、第２実施形態に係る増幅回路について、図９〜図１２を参照して説明する。図９は、本実施形態に係る増幅回路２を示す概略構成図である。図９に示すように、本実施形態に係る増幅回路２は、制御電圧生成器２４をさらに備える。他の構成は第１実施形態と同様である。

第１実施形態の説明では、増幅動作の際、比較器２１は、電圧Ｖ_ＦＢが電圧Ｖ_ＰＩＸと一致すると同時に出力（増幅信号）を反転させることを前提に説明した。しかしながら、実際の比較器２１では、電圧Ｖ_ＦＢが電圧Ｖ_ＰＩＸと一致してから出力が反転するまでに遅延が生じる。そして、比較器２１に遅延が生じると、図１０に示すように、遅延時間ｔ_ＣＭＰの分だけ出力電圧Ｖ_ＳＩＧが余計に下降することになる。このとき、出力電圧Ｖ_ＳＩＧは、以下の式で表される。

式（１４）のＭ（≧１）は、増幅動作を繰り返す回数である。以下では、式（１４）の第２項をオーバーシュート電圧ｖ_ＯＳと称する。比較器２１に遅延が生じると、オーバーシュート電圧ｖ_ＯＳの分だけＶ_ＳＩＧが低くなり、利得Ａの精度が低下してしまう。また、電流源Ｉ_ＣＰ２としてカレントミラー回路を用いた場合、Ｖ_ＳＩＧが低下しすぎるとＭＯＳＦＥＴの動作領域が飽和領域から線形領域になり、カレントミラーの精度が低下する。このため、利得Ａの線形性の劣化や利得誤差などの問題が生じる。また、ｖ_ＳＩＧの範囲がｖ_ＯＳの分だけ広くなるため、増幅回路２の後段に接続されたＡＤ変換器３の入力電圧範囲を広く設計する必要が生じる。このような問題を避けるために、比較器２１の遅延により生じるオーバーシュート電圧ｖ_ＯＳを低減することが重要となる。

そこで、オーバーシュート電圧ｖ_ＯＳを低減するために、本実施形態の制御電圧生成器２４は、電圧源Ｖ_ＣＭ４により電圧Ｖ_ＣＭに設定されたノードＮ_２の電圧Ｖ_ＳＩＧを、比較器２１の遅延時間に応じた制御電圧ｖ_ＣＴＲＬだけ高くする。これにより、増幅後の出力電圧ｖ_ＳＩＧは、以下の式で表される。

したがって、ｖ_ＣＴＲＬ＝−ｖ_ＯＳとなるように制御電圧ｖ_ＣＴＲＬを設定することにより、オーバーシュート電圧ｖ_ＯＳを低減し、利得Ａの精度向上や、ＡＤ変換器３の入力電圧範囲の縮小が可能となる。

ここで、図１１は、制御電圧生成器２４の一例を示す概略構成図である。図１１に示すように、制御電圧生成器２４は、電圧生成スイッチＳ_ＯＳ１〜Ｓ_ＯＳ６と、容量切替制御回路２５と、を備える。なお、図１１において、リセット制御回路２２は図示省略されている。

電圧生成スイッチＳ_ＯＳ１は、増幅回路２に入力電圧Ｖ_ＰＩＸを入力する電圧源（例えば、受光部１）と、増幅回路２の他方の入力端子と、の間に電圧生成スイッチＳ_ＯＳ２と並列に接続される。電圧生成スイッチＳ_ＯＳ２は、比較器２１の他方の入力端子と、電圧源Ｖ_ＣＭ２との間に接続される。

電圧生成スイッチＳ_ＯＳ３は、容量素子Ｃ_２とノードＮ_２との間に接続される。電圧生成スイッチＳ_ＯＳ４は、容量素子Ｃ_２及び電圧生成スイッチＳ_ＯＳ３の接続点と電圧源Ｖ_ＣＭ３との間に、電圧生成スイッチＳ_ＯＳ３と並列に接続される。

電圧生成スイッチＳ_ＯＳ５は、電圧源Ｖ_ＣＭ３と容量素子Ｃ_２との間に接続される。電圧生成スイッチＳ_ＯＳ６は、容量素子Ｃ_２及び電圧生成スイッチＳ_ＯＳ５の接続点とノードＮ_２との間に、電圧生成スイッチＳ_ＯＳ５と並列に接続される。

容量切替制御回路２５は、電圧生成スイッチＳ_ＯＳ１〜Ｓ_ＯＳ６の開閉を制御する切替信号φ_ＯＳを出力する。この切替信号φ_ＯＳは、オン又はオフの２値の信号であり、切替信号φ_ＯＳがオフになると電圧生成スイッチＳ_１，Ｓ_３，Ｓ_５はオンになり、電圧生成スイッチＳ_２，Ｓ_４，Ｓ_６はオフになる。切替信号φ_ＯＳがオンになると電圧生成スイッチＳ_２，Ｓ_４，Ｓ_６はオンになり、電圧生成スイッチＳ_１，Ｓ_３，Ｓ_５はオフになる。

この増幅回路２では、入力電圧Ｖ_ＰＩＸを増幅する前に、電圧Ｖ_ＰＩＸの代わりに電圧Ｖ_ＣＭを入力して増幅動作を行う。すなわち、増幅回路２は、容量切替制御回路２５が切替信号φ_ＯＳをオンにした状態で上述の増幅動作を実行する。この際、電圧生成スイッチＳ_２がオンになっているため、比較器２１には２つの入力端子から電圧Ｖ_ＣＭが入力される。２つの入力電圧は一致するため、比較器２１は、遅延時間ｔ_ＣＭＰ後に増幅信号φ_ＡＭＰをオフにし、増幅スイッチＳ_Ａ１，Ｓ_Ａ２をオフにする。これにより、電圧Ｖ_ＳＩＧは、電圧Ｖ_ＣＭから、遅延時間ｔ_ＣＭＰに応じた電圧だけ下降する。また、電圧生成スイッチＳ_４，Ｓ_６がオンになっているため、入力電圧Ｖ_ＰＩＸを増幅する場合とは、容量素子Ｃ_２の極性が反対になっている。電圧Ｖ_ＣＭの増幅動作をＭ回繰り返した後の電圧ｖ_ＳＩＧは以下の式で表される。

すなわち、容量素子Ｃ_２は、オーバーシュート電圧ｖ_ＯＳにより充電される。その後、容量切替制御回路２５が切替信号φ_ＯＳをオフにすると、電圧生成スイッチＳ_２，Ｓ_４，Ｓ_６がオンになり、容量素子Ｃ_２の極性が反転し、ｖ_ＳＩＧ＝−ｖ_ＯＳとなる。これにより、図１２に示すように、ノードＮ_２の電圧Ｖ_ＳＩＧを、Ｖ_ＣＭより制御電圧ｖ_ＣＴＲＬ（＝−ｖ_ＯＳ）だけ高く設定することができる。

制御電圧生成器２４によって電圧Ｖ_ＳＩＧを設定した後、入力電圧Ｖ_ＰＩＸの増幅動作をＭ回繰り返すと、式（１５）におけるｖ_ＯＳ＋ｖ_ＣＴＲＬの項がキャンセルされるため、オーバーシュート電圧ｖ_ＯＳによる影響を抑制することができる。

なお、実際の比較器２１には、オフセット電圧があるため、このオフセット電圧によっても電圧Ｖ_ＳＩＧに誤差が生じ得る。しかし、増幅回路２がＣＭＯＳイメージセンサに用いられる場合、このような誤差は、ＣＤＳ（相関２重サンプリング）によって抑制することができる。ＣＤＳとは、受光部１が基準電圧にリセットされた状態の出力電圧Ｖ_{ＰＩＸ＿ＲＥＦ}と、受光部１が光の照射により電荷を蓄積した状態の出力電圧Ｖ_ＰＩＸと、の差分を増幅する方法である。

ＣＤＳは、例えば、スイッチＳ_ＯＳ２を介して電圧Ｖ_{ＰＩＸ＿ＲＥＦ}を入力して増幅動作を行った後、容量素子Ｃ２の極性を反転させ、スイッチＳ_ＯＳ１を介して電圧Ｖ_ＰＩＸを入力して増幅動作を行うことにより実現できる。すなわち、本実施形態においてスイッチＳ_ＯＳ２を介して入力された電圧Ｖ_ＣＭの代わりに、電圧Ｖ_{ＰＩＸ＿ＲＥＦ}を入力すればよい。これにより、比較器２１のオフセット電圧による出力電圧Ｖ_ＳＩＧの誤差を抑制することができる。

（第３実施形態）
次に、第３実施形態に係る増幅回路について、図１３〜図１５を参照して説明する。図１３は、本実施形態に係る増幅回路２を示す概略構成図である。図１３に示すように、この増幅回路２は、電流源切替器２６をさらに備える。他の構成は第１実施形態と同様である。

電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２としてカレントミラー回路を用いた場合、ＭＯＳＦＥＴの閾値電圧、チャネル長、及びチャネル幅などのばらつきにより、電流値Ｉ_ＣＰ１，Ｉ_ＣＰ２が設計値と誤差が生じることがある。式（４）で示したように、この増幅回路２の利得Ａは、電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２の電流値に依存するため、電流値の誤差は利得誤差が生じる要因になる。

例えば、電流値に電流誤差ΔＩ_ＣＰがある場合（Ｉ_ＣＰ２−Ｉ_ＣＰ１＝ΔＩ_ＣＰ）、式（４）より、増幅回路２の利得Ａ_ＣＰ及び利得誤差は、以下のように計算できる。

すなわち、電流値と電流誤差との比ΔＩ_ＣＰ／Ｉ_ＣＰ１が利得誤差となる。このような誤差は、ＭＯＳＦＥＴのチャネル長やチャネル幅を大きくすることにより低減できるが、回路面積が大きくなるという問題がある。

そこで、電流値のばらつきによる利得誤差を低減するために、本実施形態に係る増幅回路２は、電圧ｖ_ＰＩＸを増幅するために複数回の増幅動作を繰り返し、電流源切替器２６は、増幅動作のたびに電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２の接続を交互に切り替える。図１３に示すように、電流源切替器２６は、切替スイッチＳ_ＣＰ１，Ｓ_ＣＰ２と、電流源切替制御回路２７とを備える。

切替スイッチＳ_ＣＰ１は、電流源Ｉ_ＣＰ１の接続を、増幅スイッチＳ_Ａ１と増幅スイッチＳ_Ａ２との間で切り替えるスイッチである。切替スイッチＳ_ＣＰ２は、電流源Ｉ_ＣＰ２の接続を、増幅スイッチＳ_Ａ２と増幅スイッチＳ_Ａ１との間で切り替えるスイッチである。

電流源切替制御回路１７は、切替スイッチＳ_ＣＰ１，Ｓ_ＣＰ２による接続の切り替えを制御する切替信号φ_ＣＰを出力する。この切替信号φ_ＣＰは、オン又はオフの２値の信号である。切替スイッチＳ_ＣＰ１は、切替信号φ_ＣＰがオンになると電流源Ｉ_ＣＰ１と増幅スイッチＳ_Ａ１とを接続し、切替信号φ_ＣＰがオフになると電流源Ｉ_ＣＰ１と増幅スイッチＳ_Ａ２とを接続する。切替スイッチＳ_ＣＰ２は、切替信号φ_ＣＰがオンになると電流源Ｉ_ＣＰ２と増幅スイッチＳ_Ａ２とを接続し、切替信号φＣＰがオフになると電流源Ｉ_ＣＰ２と増幅スイッチＳ_Ａ１とを接続する。

電流源切替制御回路１７は、増幅動作が終了するたびに、切替信号φ_ＣＰのオンオフを切り替えることにより、電流源Ｉ_ＣＰ１，Ｉ_ＣＰ２の接続を切り替える。例えば、電流源切替制御回路１７が、奇数回目の増幅動作で切替信号φ_ＣＰをオンにし、偶数回目の増幅動作で切替信号φ_ＣＰをオフにする場合、奇数回目の増幅動作における利得Ａ_ＯＤＤ及び偶数回目の増幅動作における利得Ａ_ＥＶＥＮは、以下の式で表される。

増幅動作を複数回繰り返した後の利得Ａ_{ＴＯＴＡＬ}は、図１４に示すように、各増幅動作における利得の合計となる。したがって、増幅動作を奇数回繰り返した後の利得Ａ_{ＴＯＴＡＬ＿ＯＤＤ}及び増幅動作を偶数回繰り返した後の利得Ａ_{ＴＯＴＡＬ＿ＥＶＥＮ}は、以下の式で表される。

ここで、電流誤差ΔＩ_ＣＰが電流値Ｉ_ＣＰ１，Ｉ_ＣＰ２に比べて十分に小さいと仮定すると、以下の式が成り立つ。

したがって、式（２１）〜（２３）より、Ａ_{ＴＯＴＡＬ＿ＯＤＤ}，Ａ_{ＴＯＴＡＬ＿ＥＶＥＮ}、及びこれらの利得誤差は、以下のように近似できる。

電流源の接続の切り替えを行わない場合、式（１８）に示したように、最終的にΔＩ_ＣＰ／Ｉ_ＣＰ１の１乗に比例した利得誤差が生じる。例えば、ΔＩ_ＣＰ／Ｉ_ＣＰ１＝１０％の場合、利得誤差は１０％となる。

これに対して、本実施形態のように電流源の接続を切り替えた場合、式（２６），（２７）に示すように、最終的にΔＩ_ＣＰ／Ｉ_ＣＰ１の２乗に比例した利得誤差が生じる。例えば、ΔＩ_ＣＰ／Ｉ_ＣＰ１＝１０％の場合、利得誤差は０．５％程度となる。これは、奇数回目の利得誤差と偶数回目の利得誤差とがキャンセルされるためである。図１５に、この増幅回路２の利得誤差のシミュレーション結果を示す。図１５において、横軸は電流誤差の割合であり、縦軸は利得誤差である。

以上説明した通り、本実施形態に係る増幅回路２によれば、電流源の電流値のばらつきにより生じる利得誤差を低減し、所望の利得を得ることができる。これにより、増幅精度を向上させることができる。また、ＭＯＳＦＥＴのチャネル長やチャネル幅を大きくすることなく利得誤差を低減できるため、回路面積を縮小することができる。

（第４実施形態）
次に、第４実施形態に係るイメージセンサについて、図１６を参照して説明する。図１６は、本実施形態に係るイメージセンサを示す概略構成図である。図１６に示すように、このイメージセンサは、ＣＭＯＳイメージセンサであり、画素アレイ１０１と、行選択回路１０２と、読み出し回路１０３と、制御信号生成回路１０４とを備える。なお、上述の通り、イメージセンサは、デジタル回路４を備えた構成も可能である。

画素アレイ１０１は、アレイ状に配列された複数の受光部１を備える。行選択回路１０２は、電圧Ｖ_ＰＩＸを読み出す受光部１の行を選択する。読み出し回路１０３は、各受光部１が出力した電圧_ＰＩＸをデジタル信号に変換して出力する。読み出し回路１０３は、受光部１の列ごとに設けられた、複数の増幅回路２及びＡＤ変換器３を備える。増幅回路２は、上述の各実施形態のいずれであってもよい。制御信号生成回路１０４は、増幅回路２やＡＤ変換器３で利用される各種の制御信号を生成し、読み出し回路１０４に入力する。制御信号生成回路１０４が生成する制御信号には、例えば、信号φ_ＲＳＴ，φ_Ｇ，φ_ＯＳ，φ_ＣＰが含まれる。

このイメージセンサでは、画素アレイ１０１が光を照射されると、行選択回路１０２が画素アレイ１０１の行を選択し、選択された行の受光部１からそれぞれ電圧ＶＰＩＸが出力される。電圧Ｖ_ＰＩＸは、受光部１と対応する各列に設けられた増幅回路２に入力される。増幅回路２は、電圧Ｖ_ＰＩＸを増幅した電圧Ｖ_ＳＩＧを出力する。電圧Ｖ_ＳＩＧは、受光部１と対応する各列に設けられたＡＤ変換器３に入力され、デジタル変換される。

増幅回路２は、上述の通り、利得Ａが高精度に設定されるため、複雑な利得補正回路が不要であり、かつ回路面積が小さい。したがって、イメージセンサの読み出し回路１０３を小型化することができる。また、画素アレイ１０１の列毎に設けた増幅回路２及びＡＤ変換器３を並列動作させ、画素アレイ１０１の行毎に信号を読み出すことにより、読み出し速度を高速化することができる。

さらに、増幅回路２は、利得誤差を抑制しながら利得Ａを容易に変更可能なため、明時には利得Ａを小さくし、暗時には利得Ａを大きくするというように、画素アレイ１０１からの出力信号の信号強度に応じた利得Ａの制御が可能となる。これにより、出力信号を適切な利得で増幅し、信号のＳＮを向上させることができる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

１：受光部、２：増幅回路、３：ＡＤ変換器、４：デジタル回路、２１：比較器、２２：リセット制御回路、２３：利得制御回路、２４：制御電圧生成器、２５：容量切替制御回路、２６：電流源切替器、２７：電流源切替制御回路、１０１：画素アレイ、１０２：行選択回路、１０３：読み出し回路、１０４：制御信号生成回路

Claims (7)

1. 第１の電流源と、
   前記第１の電流源と第１の電圧源との間に接続された第１の積分容量と、
   前記第１の電流源と前記第１の積分容量と間に接続された第１の増幅スイッチと、
   前記第１の積分容量と前記第１の増幅スイッチとが接続される第１の接続点と、第２の電圧源と、の間に接続された第１のリセットスイッチと、
   第２の電流源と、
   前記第２の電流源と第３の電圧源との間に接続された第２の積分容量と、
   前記第２の電流源と前記第２の積分容量と間に接続された第２の増幅スイッチと、
   前記第２の積分容量と前記第２の増幅スイッチとが接続される第２の接続点と、第４の電圧源と、の間に接続された第２のリセットスイッチと、
   入力電圧と前記第１の接続点の電圧と、の比較結果に応じて前記第１のリセットスイッチ及び前記第２のリセットスイッチを開閉する比較器と、
   を備える増幅回路。
2. 前記比較器は、前記入力電圧と前記第１の接続点の電圧とが一致すると、前記第１の増幅スイッチ及び前記第２の増幅スイッチをオフにする
   請求項１に記載の増幅回路。
3. 前記第１の積分容量及び前記第２の積分容量の少なくとも一方は、容量が可変である
   請求項１又は請求項２に記載の増幅回路。
4. 前記第１の電流源及び前記第２の電流源の少なくとも一方は、電流値が可変である
   請求項１〜請求項３のいずれか１項に記載の増幅回路。
5. 前記第４の電圧源により設定された前記第２の接続点の電圧を、前記比較器の遅延時間に応じた電圧だけ高くする電圧生成器をさらに備える
   請求項１〜請求項４のいずれか１項に記載の増幅回路。
6. 前記第１の電流源と前記第２の電流源との接続を交互に切り替える電流源切替器をさらに備える
   請求項１〜請求項５のいずれか１項に記載の増幅回路。
7. 照射された光に応じた信号を出力する受光部と、
   前記受光部の出力信号を増幅する請求項１〜請求項６のいずれか１項に記載の増幅回路と、
   前記増幅回路により増幅された信号をＡＤ変換するＡＤ変換器と、
   を備えるイメージセンサ。

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