JP2015211215A - 熱膨張係数及び引張係数を調整するためのブロックコポリマを含むアンダーフィル材料 - Google Patents

熱膨張係数及び引張係数を調整するためのブロックコポリマを含むアンダーフィル材料 Download PDF

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Abstract

【課題】ダイと基板間のクラック、剥離、欠陥などを減少させ、粘度の増加を生じないブロックコポリマを含むアンダーフィル材料を提供する。【解決手段】アンダーフィル材料３３０は、エポキシ材料３３２、及びエポキシ親和性ブロック３２０とエポキシ非親和性ブロックとを含むコポリマを有する。エポキシ親和性ブロック３２０は、エポキシ材料３３２内で混和性である。エポキシ非親和性ブロックは、エポキシ親和性ブロック３２０と共有結合し、エポキシ材料３３２内のマイクロフェーズドメイン３３４に分離される。エポキシ親和性ブロック３２０は、エポキシ材料３３２の熱膨張又は熱収縮を制限するように構成される。【選択図】図４

Description

本開示の実施形態は、概して複数の集積回路（ＩＣ）アセンブリ用の複数の材料の分野、とりわけ、ブロックコポリマを含むアンダーフィル材料に関連する。
現在、アンダーフィル材料は、ダイと基板との間の接着を促進し、及び／又は、環境の障害から、相互接続構造などのダイ及び基板のフィーチャーを保護するために、ダイと基板との間に堆積されてよい。アンダーフィル材料の熱膨張係数（ＣＴＥ）は、可能な範囲で、ダイ及び／又は基板の熱膨張又は熱収縮に伴う、複数のクラック、層間剥離、又は他の複数の欠陥などの複数の欠陥を減少させるために、ダイ及び／又は基板のＣＴＥに適合するように設計されてよい。いくつかのシナリオにおいて、アンダーフィル材料のＣＴＥを減少するために、技術が調査されている。例えば、ある技術は、無機の複数のフィラーを追加することを含み、複数のアンダーフィル材料のＣＴＥを減少させる。しかしながら、無機の複数のフィラーの追加は、アンダーフィル材料の処理に不利に作用し得るアンダーフィル材料の粘度も増加させ得る。いくつかの場合に、高い粘度はアンダーフィル材料を堆積に不向きにし得る。
実施形態は、添付の複数の図面と併せて、下記の詳細な説明によって容易に理解されるであろう。この説明を容易にするために、同様の複数の参照番号は、同様の複数の構造上の要素を示す。実施形態は、添付の複数の図面の複数の形態において限定の方法によってではなく、例示の方法により説明される。
いくつかの実施形態による、集積回路（ＩＣ）アセンブリの一例の断面側図を模式的に図示する。 いくつかの実施形態による、集積回路（ＩＣ）アセンブリの他の一例の断面側図を模式的に図示する。 いくつかの実施形態による、アンダーフィル材料の熱膨張係数（ＣＴＥ）を減少させるブロックコポリマを模式的に図示する。 いくつかの実施形態による、アンダーフィル材料の熱膨張係数（ＣＴＥ）を減少させるブロックコポリマを含むアンダーフィル材料を模式的に図示する。 いくつかの実施形態による、アンダーフィル材料を利用する方法のフロー図を模式的に図示する。 いくつかの実施形態による、本明細書に開示されたようにＩＣアセンブリを含むコンピューティングデバイスを模式的に図示する。
本開示の実施形態は、ブロックコポリマを含むアンダーフィル材料を開示する。下記の説明において、例示の複数の実装の様々な態様は、他の当業者へワークのサブスタンスを伝えるために一般に当業者によって用いられる複数の用語を用いて開示されるであろう。しかしながら、本開示の実施形態が開示された態様の一部だけで実行され得ることが、当業者にとって明らかであろう。説明の目的のため、例示の複数の実装の完全な理解を提供するために、特定の複数の番号、複数の材料、及び複数の構成を明らかにする。しかしながら、本開示の実施形態が、具体的詳細なく実行され得ることが当業者に明らかであろう。他の例では、周知の複数の特徴は、例示の複数の実装を不明確にしないために、省略され又は簡略化される。
以下の詳細な説明において、ここの一部を形成する添付の複数の図面に参照が付され、全体に渡り類似の複数の番号が類似の複数の部分を示し、これは本開示の内容が実施され得る、例示の実施形態の方法によって示される。本開示の範囲から外れることなく、構造上の又は論理上の変更が施されてよく、他の実施形態が利用されてよいことが理解される。したがって、以下の詳細な説明は、限定を意図するものと捉えられることなく、実施形態の範囲が添付の請求項及びそれらと同等のものによって定義される。
本開示の目的のため、「Ａ及び／又はＢ」の文言は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的のため、「Ａ、Ｂ及び／又はＣ」の文言は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。
説明は、上部／下部、入／出、上方／下方などの透視に基づく複数の説明を用いてもよい。そのような複数の説明は、単に議論を促すために用いられ、何ら特定の方向に本明細書で開示された実施形態のアプリケーションを限定することを意図するものではない。
説明は、それぞれ１又は複数の同一の又は異なる実施形態を参照してよい「実施形態において」又は「複数の実施形態において」という文言を使用し得る。さらに、本開示の複数の実施形態に関連して用いられるように、「備える」、「有する」、「含む」などの用語は、同じことを意味する。
「連結して」という用語は、その派生語と伴に、ここで用いられ得る。「連結」は、以下の１又は複数を意味し得る。「連結」は、２つ又は２つよりも多い要素が直接物理的又は電気的に接触していることを意味してよい。しかしながら、「連結」は、互いに間接的に接触する２つ又は２つよりも多い要素を意味してもよいが、まだまだ、互いに協同し又は相互接続し、及び互いに連結しているとされた複数の要素の間で、１又は複数の要素が連結し又は接続されることを意味してよい。「直接に連結」という用語は、２つ又は２つよりも多い要素が直に接触していることを意味してよい。
様々な実施形態において、「第２の特徴上に、形成され、堆積され、又は他の方法で配置された第１の特徴」という文言は、第１の特徴が第２の特徴の上方に形成され、堆積され、又は配置され、及び第１の特徴の少なくとも一部は、第２の特徴の少なくとも一部と、直接接触（例えば、直接物理的に及び／又は電気的に接触）し、又は間接的に接触（例えば、第１の特徴及び第２の特徴の間の１又は複数の特徴）することを意味してよい。
ここで用いられるように、「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電気回路、システムオンチップ（ＳｏＣ）、プロセッサ（共有、専用、又はグループ）、及び／又は１又は複数のソフトウェア又はファームウエアプログラムを実行するメモリ（共有、専用、又はグループ）、組み合わせ論理回路、及び／又は開示された機能性を提供する他の適当な構成の一部を指し、又はそれらを含んでよい。
図１は、いくつかの実施形態に従い、集積回路（ＩＣ）パッケージアセンブリ１００の一例の断側面図を模式的に示す。いくつかの実施形態において、ＩＣアセンブリ１００は、電気的に及び／又は物理的にパッケージ基板１２１に連結した１又は複数のダイ（以下で「ダイ１０２」）を含んでよい。いくつかの実施形態において、パッケージ基板１２１は、図示する様に、回路基板１２２に電気的に連結されてよい。
ダイ１０２は、複数の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの形成に関連して用いられる薄膜堆積、リソグラフィ、エッチング等の半導体製造技術を利用して、半導体材料（例えば、シリコン）からなるディスクリート製品に相当し得る。いくつかの実施形態において、ダイ１０２は、プロセッサ、メモリ、ＳＯＣ又はＡＳＩＣを含んでよく、又は、それらの一部であってよい。
いくつかの実施形態において、アンダーフィル材料１０８（往々にして「封止材料」と呼ばれる）は、ダイ１０２及びパッケージ基板１２１の接着を促し、及び／又は、ダイ１０２及びパッケージ基板１２１の複数のフィーチャーを保護するために、ダイ１０２とパッケージ基板１２１との間に配置され得る。アンダーフィル材料１０８は、図示する様に、電気絶縁性材料で構成されてよく、ダイ１０２及び／又はダイレベル相互接続構造１０６の少なくとも一部をカプセル化してよい。いくつかの実施形態では、アンダーフィル材料１０８は、複数のダイレベル相互接続構造１０６に直に接触している。いくつかの実施形態では、アンダーフィル材料１０８は、アンダーフィル材料の熱膨張係数（ＣＴＥ）及び／又は引張係数を減少させるために、図３−４と関連してさらに記載されたようなブロックコポリマを含んでよい。
ダイ１０２は、多種多様な適当な複数の構成に応じて、パッケージ基板１２１に取り付けられ得、例えば、開示されたように、フリップチップ構成内のパッケージ基板１２１に直接に連結される。フリップチップ構成において、アクティブ回路を含むダイ１０２のアクティブ面Ｓ１は、複数のダイレベル相互接続構造１０６を利用して、パッケージ基板１２１の表面に取り付けられる。複数のダイレベル相互接続構造１０６は、ダイ１０２をパッケージ基板１２１に電気的に連結させてもよい、複数のバンプ、複数のピラー又は他の適当な複数の構造等である。ダイ１０２のアクティブ面Ｓ１は、複数のトランジスタ素子を含んでよく、そして、インアクティブ面Ｓ２は、図示する様に、アクティブ面Ｓ１に対向して配置されてよい。
ダイ１０２は、概して、半導体基板１０２ａ、１又は複数の素子層（以下、「素子層１０２ｂ」）、及び１又は複数の相互接続層（以下、「相互接続層１０２ｃ」）を含んでよい。半導体基板１０２ａは、いくつかの実施形態において、大体は、例えば、シリコン等のバルク半導体材料で構成されてよい。素子層１０２ｂは、複数のトランジスタ素子等の複数のアクティブデバイスが半導体基板１０２ａ上に形成された領域を示してよい。素子層１０２ｂは、例えば、複数のトランジスタ素子の複数のチャネル本体及び／又は複数のソース／ドレイン領域等の複数の構造を含んでよい。相互接続層１０２ｃは、素子層１０２ｂにおいて、複数のアクティブデバイスへの又は複数のアクティブデバイスからの電気信号を配信するために構成された複数の相互接続構造を含んでよい。例えば、相互接続層１０２ｃは、電気的な配信及び／又は接続を提供するために、複数のトレンチ及び／又は複数のビアを含んでよい。
いくつかの実施形態において、複数のダイレベル相互接続構造１０６は、ダイ１０２と他の複数の電気デバイスとの間の電気信号を配信するために構成されてよい。電気信号は、例えば、ダイ１０２の操作に関連して使用される入出力（Ｉ／Ｏ）信号及び／又はパワー／グラウンド信号を含んでよい。
いくつかの実施形態において、パッケージ基板１２１は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板等のコア及び／又は複数のビルドアップ層を有するエポキシベース積層基板である。他の実施形態において、パッケージ基板１２１は、例えば、任意の適当なＰＣＢ技術を用いて形成されたプリント回路基板（ＰＣＢ）等の回路基板を含んでよい。パッケージ基板１２１は、他の実施形態において、例えば、ガラス、セラミック又は複数の半導体材料から形成された複数の基板を含む複数の基板の他の適当な複数のタイプを含んでよい。
パッケージ基板１２１は、ダイ１０２への又はダイ１０２からの電気信号を配信するために構成された複数の電気配線特徴部を含んでよい。複数の電気配線特徴部は、例えば、パッケージ基板１２１の１又は複数の面上に配置された複数のパッド又は複数のトレース（図示せず）、及び／又は、例えば、パッケージ基板１２１を介して電気信号を配信する他の複数の相互接続構造、複数のトレンチ、又は複数のビアなどの複数の内部配線特徴部（図示せず）を含んでよい。例えば、いくつかの実施形態において、パッケージ基板１２１は、ダイ１０２の複数のダイレベル相互接続構造１０６のそれぞれを受信するように構成された複数のパッド（図示せず）などの複数の電気配線特徴部を含んでよい。
回路基板１２２は、エポキシラミネートなどの電気絶縁性材料で構成されたプリント回路基板（ＰＣＢ）であってよい。例えば、回路基板１２２は、例えば、ポリテトラフルオロエチレン、フレームリターダント−４（ＦＲ−４）、ＦＲ−１、コットンペーパー等の複数のフェノールコットンペーパー材料、及びＣＥＭ−１又はＣＥＭ−３、又はエポキシ樹脂プリプレグ材料を共に積層した複数のガラス繊維材料等の複数のエポキシ材料等の複数の材料で構成された複数の電気絶縁層を含んでよい。複数のトレース、複数のトレンチ又は複数のビア等の相互接続構造（図示せず）は、回路基板１２２を通る、ダイ１０２の電気信号を配信するために、複数の電気絶縁膜層を介して形成されてよい。回路基板１２２は、他の実施形態において、他の適当な複数の材料で構成されてよい。いくつかの実施形態において、回路基板１２２は、マザーボード（即ち、図６のマザーボード６０２）である。
例えば、複数のはんだボール１１２などの複数のパッケージ−レベル相互接続は、パッケージ基板１２１と回路基板１２２との間の電気信号をさらに配信するために構成される複数のはんだ接合に対応して形成するために、パッケージ基板１２１上及び／又は回路基板１２２上の１又は複数のパッド（以下「複数のパッド１１０」）に連結されてよい。複数のパッド１１０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）及びこれらの組み合わせを含む金属などの任意の適当な導電性材料で構成されてよい。パッケージ基板１２１を回路基板１２２に物理的及び／又は電気的に連結するための他の適当な技術は、他の実施形態において用いられてよい。
ＩＣパッケージアセンブリ１００は、例えば、フリップチップ及び／又は複数のワイヤ−ボンディング構成、複数のインターポーザー、システム−イン−パッケージ（ＳｉＰ）構成及び／又はパッケージ−オン−パッケージ（ＰｏＰ）構成を含む複数のマルチ−チップパッケージ構成の適当な組み合わせを含む他の実施形態において、多種多様な他の適当な複数の構成を含んでよい。ダイ１０２とＩＣパッケージアセンブリ１００の他の複数の構成との間の電気信号を配信する他の適当な技術は、いくつかの実施形態において用いられてよい。
図２は、いくつかの実施形態に従い、集積回路（ＩＣ）アセンブリ２００の他の例の断側面図を模式的に図示する。ＩＣアセンブリ２００は、概して、ＩＣアセンブリ１００に関連して開示された実施形態に適合してよい。ＩＣアセンブリ２００において、アンダーフィル材料１０８は、ダイ１０２をカプセル化するように構成される。
図示された実施形態において、アンダーフィル材料１０８は、ダイ１０２とパッケージ基板１２１との間に配置され、さらにモールドコンパウンド構成内でダイ１０２を囲うように構成される。いくつかの実施形態において、アンダーフィル材料１０８は、ダイ１０２の非アクティブ面Ｓ２と直に接触することなく、ダイ１０２のアクティブ面Ｓ１と非アクティブ面Ｓ２との間のダイの複数の部分をカプセル化してよい。例えば、いくつかの実施形態において、ダイ１０２の非アクティブ面Ｓ２がアンダーフィル材料１０８にカプセル化されず、露出されたままとなるように、アンダーフィル材料１０８が堆積され、又は、リセスされてよい。アンダーフィル材料１０８は、他の実施形態において、図示されたものの他の複数の構成において、接着を促進し、他の適当な複数のＩＣコンポーネントの特徴を保護するために用いられてよい。
図３は、いくつかの実施形態に従い、アンダーフィル材料３３０の熱膨張（ＣＴＥ）係数を減少させるためのブロックコポリマ３００を模式的に図示する。様々な実施形態によると、ブロックコポリマ３００は、エポキシ親和性ブロック３２０及びエポキシ非親和ブロック３２２を含む。いくつかの実施形態において、エポキシ親和性ブロック３２０及びエポキシ非親和ブロック３２２は、共有結合３２４によって一緒に結合される。図示されたブロックコポリマ３００はジブロックコポリマであるが、他の実施形態において、ブロックコポリマ３００は、追加の複数のブロックを含んでよい。
エポキシ親和性ブロック３２０は、エポキシ非親和ブロック３２２よりも極性及び親水性があってよく、エポキシ親和性ブロック３２０をアンダーフィル材料３３０のエポキシ材料３３２に混和させ得る。エポキシ材料３３２におけるエポキシ親和性ブロック３２０の混和性は、例えば、エポキシ親和性ブロックの親水性、極性及び溶解性パラメータを含む様々なファクタに基づいて良い。本開示において、「混和性」であることは、エポキシ親和性ブロックが、硬化の後に、エポキシ材料３３２内のマイクロフェーズドメインにアグロマレイトしないことを意味してよい。アンダーフィル材料３３０のエポキシ材料３３２内でエポキシ非親和ブロック３２２の混和性を小さくし、又は非混和性にし得るエポキシ非親和ブロック３２２は、エポキシ親和性ブロック３２０よりも極性がなく（例えば、非極性）、且つ、非親水性であってよい。エポキシ材料３３２は、エポキシマトリクス内で構成されてよい。
ブロックコポリマ３００は、アンダーフィル材料３３０に追加され、フィラコンテンツと独立して、アンダーフィル材料３３０のＣＴＥを調整（例えば、減少）させてよい。エポキシ親和性ブロック３２０とエポキシ非親和ブロック３２２との間の化学的配合禁忌は、独立したブロック長、大きさ、及び機能性によって決定され得る様々な幾何学的形状に、ブロックコポリマ３００を分離されてよい。例えば、いくつかの実施形態において、ブロックコポリマ３００がアンダーフィル材料３３０のエポキシ材料３３２と混合された場合、エポキシ親和性ブロック３２０との化学的な連結から、エポキシ非親和ブロック３２２は、エポキシ非親和ブロック３２２が、エポキシ材料３３２内のマイクロフェーズドメイン３３４に分離し、アグロマレイトされ得、これはエポキシ材料３３２内で混和性となり得る、ブロックコポリマ３００内のエポキシ非親和ブロック３２２によって形成されたマイクロフェーズドメイン３３４は、エポキシ材料３３２を介して延伸し、エポキシ材料３３２の移動を制限する複数のエポキシ親和性ブロック３２０部のための固定点としての役割を果たしてよく、偽フィラーとして振る舞ってよい。例えば、固定された複数のエポキシ親和性ブロック３２０部は、エポキシ材料３３２の熱膨張又は熱収縮を制限し得る。このようなメカニズムは、アンダーフィル材料３３０のＣＴＥを減少させ得る。
様々な実施形態によると、エポキシ親和性ブロック３２０は、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）の１又は複数を含んでよい。そのような材料の例は、いくつかの実施形態において、同等であると考えられる。素材は、これらの例に制限される必要はなく、エポキシ親和性ブロック３２０は、他の実施形態において、他の適当な複数のエポキシ親和性材料を含んでよい。
様々な実施形態によると、エポキシ非親和ブロック３２２は、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）１又は複数を含んでよい。そのような材料の例は、いくつかの実施形態において、同等であると考えられる。素材は、これらの例に制限される必要はなく、エポキシ非親和ブロック３２２は、他の実施形態において、他の適当な複数のエポキシ非親和性材料を含んでよい。
いくつかの実施形態において、コポリマ３００は、ＰＥＯ−ＰＥＰ、ＰＥＯ−ＰＥＰ−ＰＥＯ、ＰＥＯ−ＰＳ、ＰＭＭＡ−ＰＳ、Ｐ２ＶＰ−ＰＳ、ＰＧＭＡ−ＰＨＭＡ、又はＰＳ−ＰＣＬの１又は複数を示してよい。素材はこれらの例に制限される必要がなく、コポリマは、他の実施形態において、他の適当な複数のコポリマを含んでよい。例えば、いくつかの実施形態において、コポリマ３００は、エポキシ親和性ブロック３２０及びエポキシ非親和ブロック３２２と関連して上述した複数の材料の任意の適当な組み合わせを含んでよい。
様々な実施形態によると、アンダーフィル材料３３０は、例えば、明確化のために図面に図示していないが、硬化剤３３６（時に「硬膜材」と呼ぶ）、シリカなどの無機フィラー３３８、複数のカップリング剤、複数の接着促進剤、複数のフレームリターダント、複数の反応性希釈剤、複数の強化剤及び／又は他の周知の複数の添加材料などの他の適当な複数の材料を含んでよい。
いくつかの実施形態において、コポリマ３００は、アンダーフィル材料３３０の５０％重量又はそれより少ない量を示してよい。いくつかの実施形態において、コポリマ３００は、アンダーフィル材料３００の１０％重量から３０％重量を示してよい。コポリマ３００の追加は、アンダーフィル材料３３０の粘度を増大し得、これはアンダーフィル材料３３０が硬化する前に、より高い粘度において、一部の堆積形成（例えば、毛細現象）をより難しくし得る。重量パーセントの他の範囲は、他の実施形態において、アンダーフィル材料３３０内のコポリマのために用いられてよい。
いくつかの実施形態において、アンダーフィル材料３３０のＣＴＥは、概して、アンダーフィル材料３３０内のコポリマ３００の漸増量とともに減少し得る。いくつかの実施形態において、引張係数は、同一にとどまってよく、又はアンダーフィル材料３３０内のコポリマ３００の漸増量と共に減少してもよく、これは、低いＣＴＥ及び低い引張係数のアンダーフィル材料を提供するために、アンダーフィル材料３３０のＣＴＥ及び引張係数を同時に減少させるメカニズムを提供し得る。
例えば、いくつかの実施形態において、コポリマ３００は、アンダーフィル材料３３０内で、複数の無機フィラー用の部分置換として用いられ得る。複数のフィラーの一部を除去する段階は、粘度を減少させ得、アンダーフィル材料３３０内に追加のコポリマを充填するための空間を提供し得る。そのようなアプローチは、アンダーフィル材料３３０のＣＴＥを減少させ得、加えて、引張係数の減少（例えば、剛性の減少）を助け得る。引張係数の減少は、より固い複数の無機フィラーをより柔らかい複数の有機ブロックコポリマに置換させる原因となり得る。
図４は、いくつかの実施形態に従い、アンダーフィル材料３３０の熱膨張（ＣＴＥ）係数を減少させるためのブロックコポリマ（例えば、図３のブロックコポリマ３００）を含むアンダーフィル材料３３０を模式的に図示する。硬化の後に、ブロックコポリマのエポキシ非親和性ブロックがアグロマレイトし、又は微細相分離するマイクロフェーズドメイン３３４にブロックコポリマが分離されてよい。エポキシ親和性ブロック３２０は、エポキシ材料３３２にまたがってよく、例えば、熱膨張又は熱収縮を含むアンダーフィル材料３３０の移動（例えば、矢印４４０により図示される）を抑制してよい。
図５は、いくつかの実施形態に従い、アンダーフィル材料（例えば、図３及び４のアンダーフィル材料３３０）を用いた方法５００のためのフロー図を模式的に図示する。方法５００は、図１−４に関連して開示された実施形態に調和してよく、またその逆も同様である。
５０２において、方法５００は、エポキシ材料（例えば、図３−４のエポキシ材料３３２）、及び、エポキシ親和性ブロック（例えば、図３−４のエポキシ親和性ブロック３２０）とエポキシ非親和性ブロック（例えば、図３−４のエポキシ非親和ブロック３２２）とを含むコポリマ（例えば、図３−４のブロックコポリマ３００）を含むアンダーフィル材料（例えば、図３−４のアンダーフィル材料３３０）を提供する段階を含んでよい。いくつかの実施形態において、アンダーフィル材料を提供する段階は、エポキシ材料にコポリマを追加する段階を含んでよい。
５０４において、方法５００は、ダイ（例えば、図１−２のダイ１０２）を、パッケージ基板（例えば、図１−２のパッケージ基板１２１）に連結する段階を含んでよい。ダイは、例えば、図１−２に描かれたようなフリップチップ構成を含む多種多様な適当な複数の構成に従って連結されてよい。いくつかの実施形態において、多層ダイは、パッケージ基板と連結してよい。
５０６において、方法５００は、ダイとパッケージ基板との間にアンダーフィル材料（例えば、図１−２のアンダーフィル材料１０８）を堆積する段階を含んでよい。いくつかの実施形態において、アンダーフィル材料を堆積する段階は、アンダーフィル材料が十分に又は完全にダイをカプセル化するように実行されてよい。
５０８において、方法５００は、アンダーフィル材料を硬化する段階を含んでよい。アンダーフィル材料を硬化する段階は、アンダーフィル材料を加熱して、硬化を促進することにより実行されてよい。いくつかの実施形態において、アンダーフィル材料を硬化する段階は、エポキシ親和性ブロックがエポキシ材料の熱膨張又は熱収縮を制限するように構成されるように、エポキシ材料内のマイクロフェーズドメインにコポリマが分離されることを引き起こし得る。
様々な操作は、クレームされた内容の理解を最も助ける方式により、順に、多様な個別の操作として開示される。しかしながら、説明の順序は、これらの操作が順序に依存する必要があることを暗示するように解釈されるべきではない。例えば、いくつかの実施形態において、５０４においてダイをパッケージ基板に連結する段階は、５０２に従って開示された動作の前に、後に、又は同時に実行されてよい。方法５００は、他の適当な順序の変更を含んでよい。
本開示の実施形態は、任意の適当なハードウェア及び／又はソフトウェアを利用したシステムに組み入れられ、要望通り構成し得る。図６は、いくつかの実施形態に従い、本明細書において開示されたようなＩＣアセンブリ（例えば、図１又は２のＩＣアセンブリ１００又は２００）を含むコンピューティングデバイス６００を模式的に図示する。コンピューティングデバイス６００は、マザーボード６０２（例えば、筐体６０８内）のようなボードを収納してよい。マザーボード６０２は、限定されないが、プロセッサ６０４及び少なくとも１つの通信チップ６０６を含む、いくつかの構成を含んでよい。プロセッサ６０４は、物理的及び電気的にマザーボード６０２に連結してよい。いくつかの実装において、少なくとも１つの通信チップ６０６も物理的及び電気的にマザーボード６０２に連結してよい。さらなる実装において、通信チップ６０６は、プロセッサ６０４の一部であってよい。
そのアプリケーションに応じて、コンピューティングデバイス６００は、物理的及び電気的にマザーボード６０２に連結し得る、又はし得ない他の複数の構成を含んでよい。これらの他の複数の構成は、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、クリプトプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、ガイガーカウンター、加速度計、ジャイロスコープ、スピーカ、カメラ及び大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）、及び同様に続く）を含んでよい。
通信チップ６０６は、コンピューティングデバイス６００への及びコンピューティングデバイス６００からのデータの送信用の無線通信を可能にしてよい。「無線」及びその派生の用語は、複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャネル、等に用いられてよく、非固体媒体を通じて変調された電磁放射の利用を通じてデータを通信してよい。その用語は、いくつかの実施形態において有線を含まないであろうが、関連付けられた複数のデバイスが有線を何ら含まないことを暗示するものではない。通信チップ６０６は、限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１群）、ＩＥＥＥ ８０２．１６規格（例えば、ＩＥＥＥ ８０２．１６−２００５修正）、任意の修正、更新、及び／又は改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称する）、等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子学会（ＩＥＥＥ）規格を含む、無線規格又はプロトコルのいくつかの内のいずれかを実行してよい。ＩＥＥＥ８０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、概して、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭文字）ネットワークと称され、これはＩＥＥＥ８０２．１６規格用の準拠と相互運用性テストに通過した製品用の保証マークである。通信チップ６０６は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、発展ＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してよい。通信チップ６０６は、ＧＳＭ（登録商標）エボリューション用の発展データ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、又は発展ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従い動作してよい。通信チップ６０６は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタルエンハンストコードレス遠距離通信（ＤＥＣＴ）、エボリューション−データ最適化（ＥＶ−ＤＯ）、それらの派生、並びに３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定された任意の他の複数の無線プロトコルに従い、動作してよい。通信チップ６０６は、他の実施形態において、他の複数の無線プロトコルに従い動作してよい。
コンピューティングデバイス６００は、複数の通信チップ６０６を含んでよい。例えば、第１の通信チップ６０６は、Ｗｉ−Ｆｉ及びブルートゥース等の短距離のワイヤレス通信専用であってよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ及びその他のような長距離のワイヤレス通信専用であってよい。
コンピューティングデバイス６００のプロセッサ６０４は、本明細書に開示されたようなアンダーフィル材料（例えば、図３−４のアンダーフィル材料３３０）を含むＩＣアセンブリ（例えば、図１又は２のＩＣアセンブリ１００又は２００）内にパッケージングされてよい。例えば、図１の回路基板１２２は、マザーボード６０２であってよく、プロセッサ６０４は、図１のパッケージ基板１２１上に取り付けられたダイ１０２であってよい。パッケージ基板１２１及びマザーボード６０２は、複数のはんだボール１１２のようなパッケージ−レベル相互接続を用いて、一緒に連結されてよい。他の適当な複数の構成は、本明細書に開示された実施形態に従い、実行されてよい。「プロセッサ」という用語は、複数のレジスタ及び／又はメモリからの電子データを処理し、電子データを複数のレジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス又はデバイスの一部を指してよい。
通信チップ６０６は、本明細書に開示されたようなアンダーフィル材料（例えば、図３−４のアンダーフィル材料３３０）を含むＩＣアセンブリ（例えば、図１又は２のＩＣアセンブリ１００又は２００）にパッケージングされ得るダイを含んでもよい。さらなる実装において、コンピューティングデバイス６００内に収納された他の構成（例えば、メモリデバイス又は他の集積回路デバイス）は、本明細書に開示されたようなアンダーフィル材料（例えば、図３−４のアンダーフィル材料３３０）を含むＩＣアセンブリ（例えば、図１又は２のＩＣアセンブリ１００又は２００）にパッケージングされ得るダイを含んでよい。
様々な実装において、コンピューティングデバイス６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯用情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セット−トップボックス、エンターテイメント制御ユニット、デジタルカメラ、ポータブル音楽プレイヤ、又はデジタルビデオレコーダであってよい。コンピューティングデバイス６００は、いくつかの実施形態において、モバイルコンピューティングデバイスであってよい。さらなる実装において、コンピューティングデバイス６００は、データを処理する任意の他の電子デバイスであってよい。
複数の例 様々な実施形態よると、本開示はアンダーフィル材料を開示する。アンダーフィル材料の例１は、エポキシ材料、及び、エポキシ親和性ブロックとエポキシ非親和性ブロックとを含むコポリマを有し、エポキシ親和性ブロックはエポキシ材料内で混和性であり、エポキシ非親和性ブロックはエポキシ親和性ブロックと共有結合し、エポキシ非親和性ブロックはエポキシ材料内のマイクロフェーズドメインに分離され、エポキシ親和性ブロックは、エポキシ材料の熱膨張又は熱収縮を制限するように構成される。例２は、例１のアンダーフィル材料を含んでよく、エポキシ非親和性ブロックは、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含む。例３は、例２のアンダーフィル材料を含んでよく、エポキシ親和性ブロックは、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含む。例４は、例３のアンダーフィル材料を含んでよく、コポリマがＰＥＯ−ＰＥＰ、ＰＥＯ−ＰＥＰ−ＰＥＯ、ＰＥＯ−ＰＳ、ＰＭＭＡ−ＰＳ、Ｐ２ＶＰ−ＰＳ、ＰＧＭＡ−ＰＨＭＡ、又はＰＳ−ＰＣＬの１つを含む。例５は、例１から４のいずれかのアンダーフィル材料を含んでよく、さらに無機フィラーを含む。例６は、例１から４のいずれかのアンダーフィル材料を含んでよく、さらに硬化剤を含む。例７は、例１から４のいずれかのアンダーフィル材料を含んでよく、コポリマがアンダーフィル材料の５０％重量又はそれよりも少なく、コポリマがアンダーフィル材料の引張係数を減少させるように構成される。
様々な実施形態によると、本開示は、集積回路（ＩＣ）アセンブリを開示してよい。ＩＣアセンブリの例８は、パッケージ基板、パッケージ基板に連結されたダイ及びダイとパッケージ基板との間に配置され、エポキシ材料を含むアンダーフィル材料、及びエポキシ親和性ブロックとエポキシ非親和性ブロックとを含むコポリマを含んでよく、エポキシ親和性ブロックはエポキシ材料内で混和性であり、エポキシ非親和性ブロックは、エポキシ親和性ブロックと共有結合し、エポキシ非親和性ブロックはエポキシ材料内のマイクロフェーズドメインに分離され、エポキシ親和性ブロックはエポキシ材料の熱膨張又は熱収縮を制限するように構成される。例９は、例８のＩＣアセンブリを含んでよく、パッケージ基板がエポキシベース積層パッケージ基板である。例１０は、例８のＩＣアセンブリを含んでよく、ダイが１又は複数のダイレベル相互接続構造を用いて基板に連結し、アンダーフィル材料が１又は複数のダイレベル相互接続構造と直に接触する。例１１は、例８のＩＣアセンブリを含んでよく、アンダーフィル材料がダイをカプセル化する。例１２は、例８から１１のいずれかのＩＣアセンブリを含んでよく、エポキシ非親和性ブロックは、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含む。例１３は、例８から１１のいずれのＩＣアセンブリを含んでよく、エポキシ親和性ブロックは、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含む。例１４は、例８から１１のいずれのＩＣアセンブリを含んでよく、コポリマは、アンダーフィル材料の引張係数を減少するように構成される。
様々な実施形態に従い、本開示は、アンダーフィル材料を用いる方法を開示してよい。例１５の方法は、エポキシ材料、及び、エポキシ親和性ブロックとエポキシ非親和性ブロックとを含むコポリマを有するアンダーフィル材料を提供する段階であって、エポキシ親和性ブロックはエポキシ材料内で混和性であり、エポキシ非親和性ブロックはエポキシ親和性ブロックと共有結合するアンダーフィル材料を提供する段階と、パッケージ基板とパッケージ基板に連結したダイとの間にアンダーフィル材料を堆積する段階と、アンダーフィル材料を硬化する段階とを備え、エポキシ非親和性ブロックは、エポキシ材料内のマイクロフェーズドメインに分離され、エポキシ親和性ブロックは、エポキシ材料の熱膨張又は熱収縮を制限するように構成される。例１６は、例１５の方法を含んでよく、アンダーフィル材料を堆積する段階は、さらに、ダイを十分にカプセル化するようにアンダーフィル材料を堆積する段階を含む。例１７は、例１５の方法を含んでよく、アンダーフィル材料を提供する段階は、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含むコポリマのエポキシ非親和性ブロックを提供する段階と、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含むコポリマのエポキシ親和性ブロックを提供する段階とを備える。例１８は、例１７の方法を含んでよく、アンダーフィル材料を提供する段階は、ＰＥＯ−ＰＥＰ、ＰＥＯ−ＰＥＰ−ＰＥＯ、ＰＥＯ−ＰＳ、ＰＭＭＡ−ＰＳ、Ｐ２ＶＰ−ＰＳ、ＰＧＭＡ−ＰＨＭＡ、及びＰＳ−ＰＣＬで構成される群から選択された材料を含むコポリマを提供する段階を含む。例１９は、例１５から１８のいずれかの方法を含んでよく、ダイをパッケージ基板に連結する段階をさらに含む。例２０は、例１９の方法を含んでよく、ダイをパッケージ基板に連結する段階は、１又は複数のダイレベル相互接続構造を用いて実行され、アンダーフィル材料は、アンダーフィル材料の堆積する段階の後に、１又は複数のダイレベル相互接続構造と直に接触する。
様々な実施形態は、上述の接続形（及び）（例えば、「及び」は、「及び／又は」であってよい）に開示された実施形態の代替的な（又は）実施形態を含む上記に開示された実施形態の任意の適当な組み合わせを含んでよい。さらに、いくつかの実施形態は、上記に開示された実施形態のいずれの動作を結果的に実行した場合に、格納した命令を有する１又は複数の製造品（例えば、固定コンピュータ可読媒体）を含んでよい。さらに、いくつかの実施形態は、上記に開示された実施形態の様々な操作を実行するための任意の適当な手段を有する複数の装置又は複数のシステムを含んでよい。
図示された実装の上記の説明は、要約に開示されたものを含み、本開示の実施形態を開示された明確な記載に限定し、又は、包括的なものとすることを意図するものではない。特定の実装及び例が例示の目的のために本明細書に開示される一方で、当業者が認めるであろうように、本開示の範囲内で、様々な同等変形が可能である。
これらの変形は、上述の説明を考慮して、本開示の実施形態に施されてよい。下記の請求項において使用された用語は、本開示の様々な実施形態を、明細書及び請求項に開示された特定の実装に限定して解釈されるべきでない。むしろ、範囲は、下記の請求項によって全体的に決定され、クレーム解釈の認められた原則に従い解釈されるべきである。

Claims (20)

  1. エポキシ材料と、
    エポキシ親和性ブロック及びエポキシ非親和性ブロックを含むコポリマと
    を有し、
    前記エポキシ親和性ブロックは、前記エポキシ材料内で混和性であり、前記エポキシ非親和性ブロックは、前記エポキシ親和性ブロックと共有結合し、前記エポキシ非親和性ブロックは、前記エポキシ材料内のマイクロフェーズドメインに分離され、前記エポキシ親和性ブロックは、前記エポキシ材料の熱膨張又は熱収縮を制限する
    アンダーフィル材料。
  2. 前記エポキシ非親和性ブロックは、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含む
    請求項１に記載のアンダーフィル材料。
  3. 前記エポキシ親和性ブロックは、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含む
    請求項２に記載のアンダーフィル材料。
  4. 前記コポリマは、ＰＥＯ−ＰＥＰ、ＰＥＯ−ＰＥＰ−ＰＥＯ、ＰＥＯ−ＰＳ、ＰＭＭＡ−ＰＳ、Ｐ２ＶＰ−ＰＳ、ＰＧＭＡ−ＰＨＭＡ、又はＰＳ−ＰＣＬの１つを含む
    請求項３に記載のアンダーフィル材料。
  5. 無機フィラーをさらに含む
    請求項１から４のいずれか一項に記載のアンダーフィル材料。
  6. 硬化剤をさらに含む
    請求項１から４のいずれか一項に記載のアンダーフィル材料。
  7. 前記コポリマは、前記アンダーフィル材料の５０％重量又はそれより少なく、
    前記コポリマは、前記アンダーフィル材料の引張係数を減少させる
    請求項１から４のいずれか一項に記載のアンダーフィル材料。
  8. 集積回路（ＩＣ）アセンブリであって、
    パッケージ基板と、
    前記パッケージ基板に連結されたダイと、
    前記ダイと前記パッケージ基板との間に配置されたアンダーフィル材料と
    を含み、
    前記アンダーフィル材料は、
    エポキシ材料と、
    エポキシ親和性ブロック及びエポキシ非親和性ブロックを含むコポリマと
    を含み、
    前記エポキシ親和性ブロックは、前記エポキシ材料内で混和性であり、
    前記エポキシ非親和性ブロックは、前記エポキシ親和性ブロックと共有結合し、
    前記エポキシ非親和性ブロックは、前記エポキシ材料内のマイクロフェーズドメインに分離され、
    前記エポキシ親和性ブロックは、前記エポキシ材料の熱膨張又は熱収縮を制限する
    ＩＣアセンブリ。
  9. 前記パッケージ基板は、エポキシベース積層パッケージ基板である
    請求項８に記載のＩＣアセンブリ。
  10. 前記ダイは、１又は複数のダイレベル相互接続構造を用いて前記パッケージ基板と連結し、
    前記アンダーフィル材料は、前記１又は複数のダイレベル相互接続構造と直に接触する
    請求項８に記載のＩＣアセンブリ。
  11. 前記アンダーフィル材料は、前記ダイをカプセル化する
    請求項８に記載のＩＣアセンブリ。
  12. 前記エポキシ非親和性ブロックは、ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含む
    請求項８から１１のいずれか一項に記載のＩＣアセンブリ。
  13. 前記エポキシ親和性ブロックは、ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含む
    請求項８から１１のいずれか一項に記載のＩＣアセンブリ。
  14. 前記コポリマは、前記アンダーフィル材料の引張係数を減少させる
    請求項８から１１のいずれか一項に記載のＩＣアセンブリ。
  15. アンダーフィル材料を提供する段階であって、
    前記アンダーフィル材料は、
    エポキシ材料と、
    エポキシ親和性ブロック及びエポキシ非親和性ブロックを含むコポリマと
    を含み、
    前記エポキシ親和性ブロックは、前記エポキシ材料内で混和性であり、
    前記エポキシ非親和性ブロックは、前記エポキシ親和性ブロックと共有結合する、アンダーフィル材料を提供する段階と、
    パッケージ基板と前記パッケージ基板に連結されたダイとの間に前記アンダーフィル材料を堆積する段階と、
    前記アンダーフィル材料を硬化する段階であって、前記エポキシ非親和性ブロックが前記エポキシ材料内のマイクロフェーズドメインに分離され、前記エポキシ親和性ブロックが前記エポキシ材料の熱膨張又は熱収縮を制限する前記アンダーフィル材料を硬化する段階と
    を備える方法。
  16. 前記アンダーフィル材料を堆積する段階は、
    前記ダイを実質的にカプセル化するように前記アンダーフィル材料を堆積することをさらに含む
    請求項１５に記載の方法。
  17. 前記アンダーフィル材料を提供する段階は、
    ポリ（エチレン−オルト−プロピレン）（ＰＥＰ）、ポリ（ｎ−ブチルアクリレート）（ＰｎＢＡ）、ポリ（スチレン）（ＰＳ）、ポリブタジエン（ＰＢＤ）、ポリプロピレンオキシド（ＰＰＯ）、ポリエチレン（ＰＥ）、ポリイソプレン（ＰＩ）、ポリ（ブチレンオキシド）（ＰＢＯ）、ポリ（ヘキシルメタクリレート）（ＰＨＭＡ）及びスチレンエチレン／ブチレンスチレン（ＳＥＢＳ）で構成される群から選択された材料を含む、前記コポリマの前記エポキシ非親和性ブロックを提供する段階と、
    ポリ（エチレンオキシド）（ＰＥＯ）、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリ（メタクリル酸グリシジル）（ＰＧＭＡ）、ポリ（２−ビニルピリジン）（Ｐ２ＶＰ）、ポリ（カプロラクトン）（ＰＣＬ）及びポリアクリル酸（ＰＡＡ）で構成される群から選択された材料を含む、前記コポリマの前記エポキシ親和性ブロックを提供する段階と
    を含む請求項１５に記載の方法。
  18. 前記アンダーフィル材料を提供する段階は、
    ＰＥＯ−ＰＥＰ、ＰＥＯ−ＰＥＰ−ＰＥＯ、ＰＥＯ−ＰＳ、ＰＭＭＡ−ＰＳ、Ｐ２ＶＰ−ＰＳ、ＰＧＭＡ−ＰＨＭＡ、及びＰＳ−ＰＣＬで構成される群から選択された材料を含む前記コポリマを提供する段階を備える
    請求項１７に記載の方法。
  19. 前記ダイを前記パッケージ基板に連結させる段階をさらに備える
    請求項１５から１８のいずれか一項に記載の方法。
  20. 前記ダイを前記パッケージ基板に連結させる段階が１又は複数のダイレベル相互接続構造を用いて実行され、
    前記アンダーフィル材料の堆積の後に、前記アンダーフィル材料が前記１又は複数のダイレベル相互接続構造と直に接触する
    請求項１９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081993A (ko) * 2017-12-29 2019-07-09 삼성에스디아이 주식회사 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106867173B (zh) * 2017-03-10 2019-04-30 广东生益科技股份有限公司 一种复合材料、用其制作的高频电路基板及制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法
JP2005142452A (ja) * 2003-11-10 2005-06-02 Renesas Technology Corp 半導体装置及びその製造方法
JP2008519885A (ja) * 2004-11-10 2008-06-12 ダウ グローバル テクノロジーズ インコーポレイティド 両親媒性ブロックコポリマーで変性したエポキシ樹脂及びそれらから製造した接着剤
JP2008528718A (ja) * 2005-01-20 2008-07-31 アルケマ フランス 耐衝撃強度に優れた熱硬化性樹脂材料
JP2013256547A (ja) * 2010-10-05 2013-12-26 Sumitomo Bakelite Co Ltd 液状封止樹脂組成物および半導体パッケージ
US20140008822A1 (en) * 2012-07-06 2014-01-09 Henkel Corporation Liquid compression molding encapsulants

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6531335B1 (en) * 2000-04-28 2003-03-11 Micron Technology, Inc. Interposers including upwardly protruding dams, semiconductor device assemblies including the interposers, and methods
US6291264B1 (en) * 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same
US6537482B1 (en) * 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
JP2008519888A (ja) * 2004-11-10 2008-06-12 ダウ グローバル テクノロジーズ インコーポレイティド 両親媒性ブロックコポリマーにより靭性を付与したエポキシ樹脂
KR101546983B1 (ko) * 2007-08-02 2015-08-24 다우 글로벌 테크놀로지스 엘엘씨 열경화성 중합체의 성능을 개선시키기 위한 양친매성 블록 공중합체 및 무기 나노충진제
US9147665B2 (en) * 2007-11-06 2015-09-29 Fairchild Semiconductor Corporation High bond line thickness for semiconductor devices
BRPI0910800A2 (pt) * 2008-07-17 2016-07-12 Dow Global Technologies Inc compósito estrutural e processo para preparar um compósito estrutural
JP5872903B2 (ja) * 2009-03-09 2016-03-01 ダウ グローバル テクノロジーズ エルエルシー 両親媒性ブロックコポリマー及びポリオールの組合せを含む熱硬化性組成物並びにそれからの熱硬化生成物
US8143110B2 (en) * 2009-12-23 2012-03-27 Intel Corporation Methods and apparatuses to stiffen integrated circuit package
US20120164791A1 (en) * 2010-12-27 2012-06-28 Samsung Electro-Mechanics Co., Ltd. Substrate for semiconductor package and method for manufacturing the same
TWI561573B (en) * 2011-11-09 2016-12-11 Dow Global Technologies Llc Curable compositions
US9155191B2 (en) * 2013-05-31 2015-10-06 Qualcomm Incorporated Substrate comprising inorganic material that lowers the coefficient of thermal expansion (CTE) and reduces warpage

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法
JP2005142452A (ja) * 2003-11-10 2005-06-02 Renesas Technology Corp 半導体装置及びその製造方法
JP2008519885A (ja) * 2004-11-10 2008-06-12 ダウ グローバル テクノロジーズ インコーポレイティド 両親媒性ブロックコポリマーで変性したエポキシ樹脂及びそれらから製造した接着剤
US20090123759A1 (en) * 2004-11-10 2009-05-14 Pham Ha Q Amphiphilic Block Copolymer-Toughened Epoxy Resins and Adhesives Made Therefrom
JP2008528718A (ja) * 2005-01-20 2008-07-31 アルケマ フランス 耐衝撃強度に優れた熱硬化性樹脂材料
JP2013256547A (ja) * 2010-10-05 2013-12-26 Sumitomo Bakelite Co Ltd 液状封止樹脂組成物および半導体パッケージ
US20140008822A1 (en) * 2012-07-06 2014-01-09 Henkel Corporation Liquid compression molding encapsulants
JP2015522686A (ja) * 2012-07-06 2015-08-06 ヘンケル アイピー アンド ホールディング ゲゼルシャフト ミット ベシュレンクテル ハフツング 液体圧縮成型封止材料

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081993A (ko) * 2017-12-29 2019-07-09 삼성에스디아이 주식회사 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 장치
KR102137554B1 (ko) * 2017-12-29 2020-07-24 삼성에스디아이 주식회사 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 장치

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