JP2015201793A - Imaging device and imaging apparatus - Google Patents
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Abstract
Description
本発明は、撮像素子、及びそれを有する撮像装置に関する。 The present invention relates to an imaging element and an imaging apparatus having the imaging element.
撮像素子(イメージセンサ)は、読み出し時に撮像素子内の容量や画素のフローティングディフュージョン(FD)容量を接続することで画素出力を水平方向や垂直方向において加算平均することが可能である。例えば、特許文献1には、ベイヤ配列型の撮像センサに関して、露光によって得られた電荷を色毎に隣り合う画素で統合する手段が開示されている。
The image sensor (image sensor) can add and average the pixel outputs in the horizontal direction and the vertical direction by connecting the capacitance in the image sensor and the floating diffusion (FD) capacitance of the pixel at the time of reading. For example,
また、イメージセンサチップと信号処理チップとからなる半導体モジュールに関する技術が提案されている(例えば、特許文献2参照)。特許文献2には、イメージセンサチップと信号処理チップとをマイクロバンプで接続し、イメージセンサチップ側でアナログデジタル変換した画素信号を、マイクロバンプを介して信号処理チップ側のメモリに記憶させる半導体モジュールが記載されている。
In addition, a technique relating to a semiconductor module including an image sensor chip and a signal processing chip has been proposed (see, for example, Patent Document 2).
ベイヤ配列型の撮像素子によって得られる画像は、色毎の画素ピッチと被写体の高周波成分との関係性により干渉縞(モアレ)を発生してしまう。モアレの発生は、画質を劣化させる。このため、ベイヤ配列型の撮像素子を用いた撮像装置の多くは、撮像素子の前面に光学ローパスフィルタを配置することで、モアレを引き起こす高周波成分が撮像素子に入射しないようにしている。 The image obtained by the Bayer array type image sensor generates interference fringes (moire) due to the relationship between the pixel pitch for each color and the high frequency component of the subject. The occurrence of moiré degrades the image quality. For this reason, in many imaging apparatuses using Bayer array type imaging devices, an optical low-pass filter is disposed in front of the imaging device so that high frequency components that cause moire do not enter the imaging device.
また、静止画と動画が撮影可能なコンパクトデジタルカメラやデジタル一眼レフカメラ等の撮像装置がある。これらの製品では、解像度の必要な静止画に合わせて画素ピッチとローパスフィルタ特性が設計され、動画撮影時の間引き読み出し或いは加算読み出しには最適化されていないことが多い。このような製品での動画撮影時のモアレ抑制に、画素信号の加算(画素加算)は有効であることが知られている。 There are also imaging devices such as compact digital cameras and digital single-lens reflex cameras that can shoot still images and moving images. In these products, the pixel pitch and low-pass filter characteristics are designed in accordance with a still image that requires resolution, and are often not optimized for thinning readout or addition readout during moving image shooting. It is known that pixel signal addition (pixel addition) is effective in suppressing moire during moving image shooting with such a product.
特許文献1に記載の技術において画素信号を加算するには、受光画素と画素加算用の配線と選択スイッチが必要となり、配線とトランジスタの設置で画素が有するフォトダイオードの開口率と画素信号を加算する画素の選択自由度がトレードオフになってしまう。また、特許文献2に記載の技術では、メモリに格納したデジタルデータをデジタル処理により加算平均することで、フォトダイオードの開口率を維持したまま、画素信号を加算することが可能である。しかし、加算に用いる画素についてそれぞれ電荷電圧変換を行って画素信号を読み出す必要があるため、読み出し時間が増大してしまう。
In order to add pixel signals in the technique described in
本発明の目的は、画素が有するフォトダイオードの開口率の減少を抑え、かつ読み出し時間の短縮を可能とした任意の画素同士で画素信号の加算ができる撮像素子を提供することにある。 An object of the present invention is to provide an imaging device capable of adding a pixel signal between arbitrary pixels that suppresses a decrease in the aperture ratio of a photodiode of a pixel and shortens a readout time.
本発明に係る撮像素子は、それぞれの画素が光電変換素子と前記光電変換素子からの電荷を保持する容量と前記容量に電気的に接続する第1の接続部とを有し、複数の前記画素が2次元状に配置された受光回路と、前記受光回路の前記第1の接続部に対応する第2の接続部を有する加算回路と、前記受光回路の前記第1の接続部と前記加算回路の前記第2の接続部とを電気的に接続する接続手段とを有し、前記加算回路は、第1の方向に伸びる複数の第1方向配線と、前記第1の方向とは異なる方向に伸び、前記第1方向配線との交差部で前記第1方向配線に電気的に接続する複数の第2方向配線と、前記第1方向配線と前記第2方向配線の接続点のうちの前記第1方向配線上で隣り合う接続点の間にそれぞれ配置した第1の接続スイッチと、前記第1方向配線と前記第2方向配線の接続点のうちの前記第2方向配線上で隣り合う接続点の間にそれぞれ配置した第2の接続スイッチと、前記第1方向配線と前記第2方向配線の接続点と、前記第2の接続部との間にそれぞれ配置した第3の接続スイッチとを有することを特徴とする。 The image pickup device according to the present invention includes a plurality of the pixels, each pixel including a photoelectric conversion element, a capacitor that holds a charge from the photoelectric conversion element, and a first connection portion that is electrically connected to the capacitor. Is a two-dimensionally arranged light receiving circuit, an adder circuit having a second connecting portion corresponding to the first connecting portion of the light receiving circuit, and the first connecting portion and the adding circuit of the light receiving circuit. Connecting means for electrically connecting the second connection portion, and the adder circuit includes a plurality of first direction wirings extending in a first direction and a direction different from the first direction. A plurality of second direction wirings that extend and electrically connect to the first direction wiring at intersections with the first direction wiring; and the first of the connection points of the first direction wiring and the second direction wiring. A first connection switch disposed between adjacent connection points on the one-way wiring; A second connection switch disposed between adjacent connection points on the second direction wiring among the connection points of the first direction wiring and the second direction wiring; the first direction wiring; It has 3rd connection switch each arrange | positioned between the connection point of direction wiring, and the said 2nd connection part, It is characterized by the above-mentioned.
本発明によれば、接続スイッチを制御することで任意の画素間で容量を結合させることができ、光電変換素子の開口率や読み出し時間に影響を及ぼすことなく、任意の画素同士で画素信号の加算を行うことが可能になる。 According to the present invention, the capacitance can be coupled between arbitrary pixels by controlling the connection switch, and the pixel signal can be transmitted between arbitrary pixels without affecting the aperture ratio or readout time of the photoelectric conversion element. Addition can be performed.
以下、本発明の実施形態を図面に基づいて説明する。
(第1の実施形態)
本発明の第1の実施形態について説明する。図1及び図2は、第1の実施形態に係る撮像素子100の構成例を示す図である。ここでは、第1の実施形態に係る撮像素子100を、裏面照射型の撮像素子(イメージセンサ)で実現する場合を一例として示している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
A first embodiment of the present invention will be described. 1 and 2 are diagrams illustrating a configuration example of the
本実施形態に係る撮像素子100は、受光回路200と加算回路300とを有する。図2に示すように、受光回路200と加算回路300とは1つの半導体チップに形成されており、受光回路200の裏側(受光面の反対側)に加算回路300が形成されている。受光回路200が有する受光回路接続部208と加算回路300が有する加算回路接続部306とが、例えば貫通ビア等の接続手段400により電気的に接続される。受光回路接続部208及び加算回路接続部306は、例えばメタルパッドといった回路外部に電気的に接続するための外部に露出された電気接点等である。なお、接続手段400は、撮像素子100の構成等に応じて適切なものを選択すればよい。
The
また、撮像素子100は、図2に示すように受光回路200中の光電変換素子(フォトダイオード)への集光効率を高めるオンチップマイクロレンズ101と、色分離するためのカラーフィルタ102とを有する。カラーフィルタ102は、例えばR(赤)、G(緑)、B(青)の複数色のカラーフィルタがベイヤ配列で配されている。詳細には、ベイヤ配列型の撮像素子では、R、Gr、Gb,Bのカラーフィルタが2×2画素を基本単位として配置される。
Further, as shown in FIG. 2, the
受光回路200は、2次元状(行方向及び列方向)に配置される複数の画素と、列毎に設けられた列回路211、容量212、及び列選択スイッチ213と、メインアンプ214とを有する。各々の画素は、光電変換素子201、転送スイッチ202、フローティングディフュージョン(FD)容量203、リセットスイッチ204、増幅トランジスタ205、行選択スイッチ206、及び受光回路接続部208を有する。ここで、各スイッチは、例えばトランジスタで構成され、そのゲートに供給される信号により制御される(以下の説明における各スイッチについても同様)。
The
以下、i行j列に配置された画素を例に画素について説明する。光電変換素子201は、フォトダイオードであり、光電変換により入射光に応じた光電荷を蓄積する。転送スイッチ202は、光電変換素子201で蓄積された光電荷のFD容量203への転送を制御する。転送スイッチ202は、信号φTX(i)により導通/非導通(オン/オフ)が制御される。FD容量203は、光電変換素子201からの光電荷を保持する。
Hereinafter, the pixels will be described by taking the pixels arranged in i rows and j columns as an example. The
リセットスイッチ204は、光電変換素子201及びFD容量203に蓄積された電荷のリセットを制御する。リセットスイッチ204は、信号φR(i)により導通/非導通(オン/オフ)が制御される。増幅トランジスタ205は、FD容量203に保持された電荷を増幅し電圧に変換する。行選択スイッチ206は、増幅トランジスタ205の出力と列出力線との接続を制御する。行選択スイッチ206は、信号φSEL(i)により導通/非導通(オン/オフ)が制御される。受光回路接続部208は、FD容量203に接続される。
The
列回路211は、対応する列の複数の画素に対して列出力線を介して共通に接続され、画素からの信号を増幅して出力する。容量212は、対応する列回路211の出力を記憶する。列選択スイッチ213は、容量212とメインアンプ214との接続を制御する。列選択スイッチ213は、信号φPH(j)により導通/非導通(オン/オフ)が制御される。
The
ここで、図1に示すように、各々の画素においてFD容量203と受光回路接続部208との間に、信号φADDSEL(i,j)により導通/非導通(オン/オフ)が制御される接続容量カットスイッチ207を配置するようにしても良い。このように接続容量カットスイッチ207を配置し、画素信号の加算を行わない場合に非導通(オフ)とすることで容量成分を小さくすることが可能である。
Here, as shown in FIG. 1, in each pixel, a connection in which conduction / non-conduction (on / off) is controlled by a signal φADDSEL (i, j) between the FD capacitor 203 and the light receiving
加算回路300は、受光回路200の第1の方向に並ぶ画素を接続するための、第1の方向に伸びる第1方向配線301と、第1の方向とは直交する第2の方向に並ぶ画素を接続するための、第2の方向に伸びる第2方向配線302とを有する。第1方向配線301と第2方向配線302とは、その交差部で電気的に接続されており、網目状配線(加算配線)を形成する。
The
第1方向配線301と第2方向配線302とを結ぶ各々の節点(接続点)と電気的に等価な位置に、前述した受光回路200の各画素と対応した加算回路接続部306がFD接続スイッチ305を介して接続される。言い換えれば、第1方向配線301と第2方向配線302との接続点と、加算回路接続部306との間にFD接続スイッチ305がそれぞれ配置されている。FD接続スイッチ305は、画素信号の加算を制御するための信号φFADD(i,j)により導通/非導通(オン/オフ)が制御される。
An adder
また、網目状配線における第1方向配線301及び第2方向配線302のそれぞれにおいて、同じ配線上にある隣り合う節点同士を分離する接続スイッチが配置されている。この接続スイッチを制御することで、同じ配線上の隣り合う節点を電気的に分離したり接続したりすることが可能となっている。
Further, in each of the
ここで本実施形態では、第1方向配線301に対して配置される、すなわち第1方向配線301と第2方向配線302との接続点のうちの第1方向配線上で隣り合う接続点の間に配置される接続スイッチを列接続スイッチ303と呼ぶ。また、第2方向配線302に対して配置される、すなわち第1方向配線301と第2方向配線302との接続点のうちの第2方向配線上で隣り合う接続点の間に配置される接続スイッチを行接続スイッチ304と呼ぶ。列接続スイッチ303は、画素信号の加算を制御するための信号φRADD(i,j)により導通/非導通(オン/オフ)が制御される。行接続スイッチ304は、画素信号の加算を制御するための信号φCADD(i,j)により導通/非導通(オン/オフ)が制御される。
Here, in the present embodiment, between the connection points adjacent to each other on the first direction wiring among the connection points of the
図3は、前述した接続容量カットスイッチ207、列接続スイッチ303、行接続スイッチ304、及びFD接続スイッチ305の配置を示す模式図である。なお、図3においては、図を見易くするために一部の構成の図示を省略している。同じ第1方向配線301において隣り合う節点同士が、列接続スイッチ303を介して接続可能となっており、同じ第2方向配線302において隣り合う節点同士が、行接続スイッチ304を介して接続可能となっている。また、第1方向配線301と第2方向配線302とを結ぶ節点が、接続容量カットスイッチ207、受光回路接続部208、加算回路接続部306、及びFD接続スイッチ305を介して、対応する画素のFD容量203に接続可能となっている。
FIG. 3 is a schematic diagram showing the arrangement of the connection
前述した第1の実施形態に係る撮像素子100において、例えば図4に一例を示すように、信号φTX、φR、φSEL、φADDSEL、及びφPHを駆動制御することで画素信号の非加算の読み出しが行える。図4は、第1の実施形態に係る撮像素子100の非加算読み出しの駆動例を示す図である。なお、図4において、各信号はアサートされているときハイレベルであり、ネゲートされているときローレベルであるとする。
In the
まず、シャッタを閉じた撮像素子100を遮光した状態で、撮像素子100におけるすべての画素行の信号φR(φR(1)〜φR(n))及び信号φTX(φTX(1)〜φTX(n))をアサートする。これにより、撮像素子100の各画素が有する光電変換素子201及びFD容量203の電荷をリセットする。すべての画素行の信号φR及び信号φTXをネゲートした後、シャッタが開いて撮像素子100の画素に被写体からの光が入射され光電変換素子201に光電荷が蓄積される。その後、シャッタが閉じて撮像素子100が遮光されることで、光電変換素子201での光電荷の蓄積が止まる。
First, the signal φR (φR (1) to φR (n)) and the signal φTX (φTX (1) to φTX (n) of all the pixel rows in the
光電変換素子201での光電荷の蓄積を停止した後、撮像素子100における画素行毎に対応する信号φTXを一時的にアサートした後に、信号φSELをアサートしている期間中に信号φPHを列毎にアサートする。これを画素行毎に繰り返すことで、撮像素子100から各画素において蓄積される光電荷に応じた信号を読み出すことができる。非加算読み出しでは、信号φADDSELは常にネゲートしたまま、すなわち接続容量カットスイッチ207を常に非導通(オフ)状態にする。
After stopping the accumulation of photoelectric charge in the
次に、第1の実施形態に係る撮像素子100での画素信号の加算について説明する。図5は、第1の実施形態における画素信号の加算方法を説明するための図であり、撮像素子100上の画素のうち、座標(i,j)近傍に対応する受光回路200及び加算回路300の構成を模式的に示している。本実施形態では、列接続スイッチ303、行接続スイッチ304、FD接続スイッチ305、及び接続容量カットスイッチ207の開閉制御により、画素信号の加算の制御が行える。
Next, addition of pixel signals in the
例えば、図5に示した構成において、G画素の画素信号を加算する方法について説明する。以下の例では、座標(i,j+1)、(i,j+3)、(i+1,j)、(i+1,j+2)、(i+2,j+1)、(i+2,j+3)、(i+3,j)、(i+3,j+2)にある8つのG画素の画素信号を加算する例について説明する。 For example, a method for adding pixel signals of G pixels in the configuration shown in FIG. 5 will be described. In the following example, coordinates (i, j + 1), (i, j + 3), (i + 1, j), (i + 1, j + 2), (i + 2, j + 1), (i + 2, j + 3), (i + 3, j), (i + 3) , J + 2), an example of adding pixel signals of eight G pixels will be described.
座標(i,j+1)、(i,j+3)、(i+1,j)、(i+1,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらG画素のFD容量203を加算回路300の加算配線と接続する。また、座標(i+2,j+1)、(i+2,j+3)、(i+3,j)、(i+3,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらG画素のFD容量203を加算回路300の加算配線と接続する。図5において、その他の座標にある画素の接続容量カットスイッチ207及びFD接続スイッチ305の少なくとも一方は非導通(オフ)状態とする。
The connection capacitance cut
さらに、座標(i,j+1)、(i+1,j+1)、(i+2,j+1)の行接続スイッチ304を導通(オン)状態にする。また、座標(i,j+2)、(i,j+3)、(i+1,j+1)、(i+1,j+2)、(i+2,j+2)、(i+2,j+3)、(i+3,j+1)、(i+3,j+2)の列接続スイッチ303を導通(オン)状態にする。また、図5において、その他の座標の行接続スイッチ304、列接続スイッチ303は非導通(オフ)状態とする。
Further, the
このように、列接続スイッチ303、行接続スイッチ304、FD接続スイッチ305、及び接続容量カットスイッチ207を制御することで、図5に示した4×4画素中の8つのG画素のFD容量を接続することができる。このときの接続状況を図6に示す。
In this way, by controlling the
このとき、座標(p,q)の画素のFD容量203に蓄積されていた電荷をQ(p,q)と表し、各画素のFD容量203の電荷の総和として、
Qtotal=Q(i,j+1)+Q(i,j+3)+Q(i+1,j)+Q(i+1,j+2)+Q(i+2,j+1)+Q(i+2,j+3)+Q(i+3,j)+Q(i+3,j+2)
となるQtotal[C]が保持されているとすると、接続された8つのG画素のFD容量203にその電荷が分配される。
At this time, the charge accumulated in the FD capacitor 203 of the pixel at the coordinates (p, q ) is expressed as Q (p, q), and the total charge of the FD capacitor 203 of each pixel is
Q total = Q (i, j + 1) + Q (i, j + 3) + Q (i + 1, j) + Q (i + 1, j + 2) + Q (i + 2, j + 1) + Q (i + 2, j + 3) + Q (i + 3, j) + Q (i + 3, j + 2)
If Q total [C] is held, the charge is distributed to the FD capacitors 203 of the eight connected G pixels.
ここで、電荷の分配には、加算回路300のインピーダンスで決まる時定数だけ時間を要するため、十分な接続状態を継続することが望ましい。また、実際にはそれぞれのスイッチ(トランジスタ)と配線に存在する容量成分には種々の製造上のばらつきが存在するが、それらのばらつきが無視できるとすると、電荷は接続された各画素のFD容量203に均等に分配される。
Here, since it takes time for the charge distribution to be determined by the time constant determined by the impedance of the
電荷分配後にFD容量203を加算配線に接続する際に導通(オン)状態にした各スイッチをすべて非導通(オフ)状態にすることで、座標(i,j+1)の画素の蓄積電荷は理想的にはQtotal/8[C]となる。ただし、前述した製造上のばらつきは無視し、さらにFD容量203以外の浮遊容量成分等による信号電荷の損失も無視している。そのため、実際には理想値からずれるが、ずれ量は容量成分の比で現れるので、損失分に対してゲイン補償することが望ましい。 When all the switches that are turned on (on) when the FD capacitor 203 is connected to the addition wiring after charge distribution are turned off (off), the accumulated charge of the pixel at the coordinate (i, j + 1) is ideal. Is Q total / 8 [C]. However, the above-described manufacturing variations are ignored, and the loss of signal charges due to stray capacitance components other than the FD capacitor 203 is also ignored. Therefore, although it actually deviates from the ideal value, the deviation amount appears as a ratio of capacitance components, so it is desirable to compensate the gain for the loss.
次に、図5に示した構成において、R画素の画素信号を加算する方法について説明する。以下の例では、座標(i,j)、(i,j+2)、(i+2,j)、(i+2,j+2)にある4つのR画素の画素信号を加算する例について説明する。 Next, a method for adding pixel signals of R pixels in the configuration shown in FIG. 5 will be described. In the following example, an example in which pixel signals of four R pixels at coordinates (i, j), (i, j + 2), (i + 2, j), and (i + 2, j + 2) are added will be described.
座標(i,j)、(i,j+2)、(i+2,j)、(i+2,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらR画素のFD容量203を加算回路300の加算配線と接続する。図5において、その他の座標にある画素の接続容量カットスイッチ207及びFD接続スイッチ305の少なくとも一方は非導通(オフ)状態とする。
The connection capacitance cut
さらに、座標(i,j+1)、(i+1,j+1)の行接続スイッチ304を導通(オン)状態にし、座標(i,j+1)、(i,j+2)、(i+2,j+1)、(i+2,j+2)の列接続スイッチ303を導通(オン)状態にする。また、図5において、その他の座標の行接続スイッチ304、列接続スイッチ303は非導通(オフ)状態とする。
Further, the
このように、列接続スイッチ303、行接続スイッチ304、FD接続スイッチ305、及び接続容量カットスイッチ207を制御することで、図5に示した4×4画素中の4つのR画素のFD容量を接続することができる。このときの接続状況を図7に示す。
In this way, by controlling the
次に、図5に示した構成において、B画素の画素信号を加算する方法について説明する。以下の例では、座標(i+1,j+1)、(i+1,j+3)、(i+3,j+1)、(i+3,j+3)にある4つのB画素の画素信号を加算する例について説明する。 Next, a method for adding the pixel signals of the B pixel in the configuration shown in FIG. 5 will be described. In the following example, an example will be described in which pixel signals of four B pixels at coordinates (i + 1, j + 1), (i + 1, j + 3), (i + 3, j + 1), and (i + 3, j + 3) are added.
座標(i+1,j+1)、(i+1,j+3)、(i+3,j+1)、(i+3,j+3)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらB画素のFD容量203を加算回路300の加算配線と接続する。図5において、その他の座標にある画素の接続容量カットスイッチ207及びFD接続スイッチ305の少なくとも一方は非導通(オフ)状態とする。
The connection
さらに、座標(i+1,j+1)、(i+2,j+1)の行接続スイッチ304を導通(オン)状態にし、座標(i+1,j+2)、(i+1,j+3)、(i+3,j+2)、(i+3,j+3)の列接続スイッチ303を導通(オン)状態にする。また、図5において、その他の座標の行接続スイッチ304、列接続スイッチ303は非導通(オフ)状態とする。
Further, the
このように、列接続スイッチ303、行接続スイッチ304、FD接続スイッチ305、及び接続容量カットスイッチ207を制御することで、図5に示した4×4画素中の4つのB画素のFD容量を接続することができる。このときの接続状況を図8に示す。
In this way, by controlling the
前述のようにして画素信号を加算し電荷分配後のFD容量203の電荷量に応じた信号を間引き読み出しする。このようにすることで、電荷分配なしでFD容量203の電荷量に応じた信号を間引き読み出しした場合と比較して、高周波成分が平均化されているためモアレの発生を抑制することができる。前述のような周囲近傍の画素による加算平均フィルタは、空間周波数の低域通過特性をもつフィルタとして知られており、同等の効果が加算読み出しで得ることができる。 As described above, the pixel signals are added, and a signal corresponding to the charge amount of the FD capacitor 203 after charge distribution is read out. By doing in this way, compared with the case where the signal according to the charge amount of the FD capacitor 203 is thinned and read without charge distribution, the generation of moire can be suppressed because the high frequency components are averaged. The above-described addition average filter using pixels in the vicinity of the surroundings is known as a filter having a low-pass characteristic of spatial frequency, and an equivalent effect can be obtained by addition reading.
ここでは、一例としてR画素、G画素、B画素を同一の4×4画素領域で同色画素同士の画素信号を加算する例について説明したが、加算する画素の組み合わせを制限するものではない。画素信号を加算する画素の組み合わせは、適宜設定すれば良い。 Here, an example has been described in which pixel signals of the same color pixels are added to the R pixel, G pixel, and B pixel in the same 4 × 4 pixel region, but the combination of pixels to be added is not limited. What is necessary is just to set suitably the combination of the pixel which adds a pixel signal.
以下に、本実施形態に係る撮像素子100を用いた撮像装置500について、図9を用いて説明する。撮像装置500は、デジタルスチルカメラを想定している。撮像装置500は、本実施形態に係る撮像素子100、撮像素子100の画素に光を集光するためのレンズ503、撮像素子100とレンズ503の間に配された光学ローパスフィルタ501、及び撮像素子100を遮光するためのシャッタ502を有する。また、撮像装置500は、それらを含む撮像装置500が有する各コンポーネントを制御する制御部505、及び撮影ボタン504や記録メディア506等を有する。
Hereinafter, an
光学ローパスフィルタ501は、ベイヤ配列型の撮像素子によって得られる画像において、空間周波数の高い成分により発生するモアレと呼ばれる干渉縞を抑える目的で使用される。光学ローパスフィルタ501の通過帯域は、撮像素子100における最短の画素ピッチに対して最適となるように、画素ピッチの2倍までの波長を通過させるものが好ましい。しかし、設計思想は種々の条件により異なるため、光学ローパスフィルタ501の通過帯域特性は画素ピッチの2倍までの波長を通過させるものに限定するものではない。
The optical low-
撮像装置500は設定可能な複数の撮影モードを有し、制御部505は、設定された撮影モードに応じて、撮像装置500の制御方法を切り換えることが可能である。撮影モードの選択方法は、例えば不図示のタッチパネル液晶やコントロールボタン等の種々の方法が適用可能である。
The
制御部505は、例えば高解像度静止画撮影モードでは高解像度の画像が取得できるように撮像装置500の各機能部を制御する。高解像度静止画撮影モードでの制御の一例を挙げれば、制御部505は、撮影ボタン504の押下信号を検知すると、撮像素子100を図4に例示したように駆動させ、撮像素子100のすべての画素の画素信号を非加算で読み出して画像出力を得る。取得した画像は、例えば液晶表示器等の表示装置に表示したり、記録メディアに記録したりすることが可能である。
For example, in the high-resolution still image shooting mode, the
また、制御部505は、例えば縮小静止画撮影モードでは、画素信号を加算してから読み出すことで縮小サイズの画像が取得できるように撮像装置500の各機能部を制御する。縮小静止画撮影モードでの制御の一例を、図10を用いて説明する。なお、図10において、各信号はアサートされているときハイレベルであり、ネゲートされているときローレベルであるものとする。
For example, in the reduced still image shooting mode, the
制御部505は、縮小静止画撮影モードで撮影ボタン504の押下信号を検知すると、リセット期間において、撮像素子100におけるすべての画素行の信号φR及び信号φTXをアサートさせる。これにより、撮像素子100の各画素が有する光電変換素子201及びFD容量203の電荷をリセットする。また、このとき、所望の画素信号の加算を行うための信号φADDSEL、信号φRADD、信号φCADD、及び信号φFADDを適宜アサートさせることで、加算回路300も含めてリセットを行う。画素信号を加算する画素の組み合わせ毎にタイミングを異ならせて、図6、図7、及び図8にそれぞれ例示したように各接続スイッチを導通(オン)状態にすればよい。
When the
リセット期間においてアサートされた信号は、シャッタ502を開ける蓄積期間に移行する前までにすべてネゲートしておく。シャッタ502が開いて撮像素子100に被写体からの光が入射されてから、シャッタ502が閉じて撮像素子100が遮光されるまでの間に、受光回路200の光電変換素子201に光電荷が蓄積される。シャッタ502が閉じた後に電荷転送期間に入り、電荷転送期間において、撮像素子100におけるすべての画素行について信号φTXをアサートさせ、光電変換素子201内の電荷をFD容量203に転送する。信号φTXのアサート期間は、FD容量203への電荷転送に必要な時間だけ確保する。
All signals asserted in the reset period are negated before the transition to the accumulation period in which the
加算ON期間では、リセット期間と同様に信号φADDSEL、信号φRADD、信号φCADD、及び信号φFADDの各信号を再度アサートさせる。すなわち、画素信号を加算する画素の組み合わせ毎に異なるタイミングで、図6、図7、及び図8に例示したように各接続スイッチが導通(オン)状態となるように、信号φADDSEL、信号φRADD、信号φCADD、及び信号φFADDをアサートさせる。これにより、対象画素のFD容量203が加算回路300を介して接続され、画素信号を加算して容量内の電荷分配が行われる。電荷の分配が完了するまで加算ON期間を継続した後で、加算OFF期間において、各信号をネゲートさせる。
In the addition ON period, the signal φADDSEL, the signal φRADD, the signal φCADD, and the signal φFADD are reasserted similarly to the reset period. That is, the signal φADDSEL, the signal φRADD, the signal φADDSEL, the signal φRADD, and the connection switches are turned on as illustrated in FIGS. 6, 7, and 8 at different timings for each combination of pixels to which pixel signals are added. The signal φCADD and the signal φFADD are asserted. As a result, the FD capacitor 203 of the target pixel is connected via the
読み出し期間では、信号φSELをアサートしている期間中に信号φPHを間引き列毎にアサートさせる。この動作を間引き行毎に繰り返すことで、撮像素子100から画素の光電荷を加算平均した出力信号を読み出すことができる。例えば、図6、図7、及び図8で説明した4×4画素を単位パターンとして各色毎の画素において光電荷の加算平均を行った場合には、4行4列の間引きで信号φPHをアサートすればよい。
In the read period, the signal φPH is asserted for each thinning column during the period in which the signal φSEL is asserted. By repeating this operation for each thinning row, an output signal obtained by averaging the photoelectric charges of the pixels can be read from the
このように間引いて画素信号を読み出すことにより、画素信号の読み出しに要する時間が短縮できる。しかし、4行4列の間引き読み出しを行うことで、見かけの画素ピッチが広がってしまう。それにより、非加算読み出しで説明した高解像度静止画に比べて空間周波数の低い成分でもモアレが発生してしまうが、前述したような加算読み出しによるローパスフィルタ特性のためにモアレの発生を抑制できる。画素信号の加算によるローパスフィルタ特性を方向依存性なく発揮させるためには、縦、横、斜めのそれぞれの方向に隣接する画素において光電荷を加算平均すればよい。また、通過帯域をより低周波数側にするには、さらに遠くの画素を使うことで可能となる。本実施形態で例示した画素の組み合わせに限定せず、どの画素の光電荷を加算平均するかは必要とするフィルタ特性に応じて適宜設定してよい。 By reading out the pixel signal by thinning out in this way, the time required for reading out the pixel signal can be shortened. However, by performing decimation readout with 4 rows and 4 columns, the apparent pixel pitch widens. As a result, moiré occurs even with a component having a lower spatial frequency than the high-resolution still image described in the non-addition readout, but the occurrence of moiré can be suppressed due to the low-pass filter characteristics by addition readout as described above. In order to exhibit the low-pass filter characteristics by the addition of pixel signals without depending on the direction, the photocharges may be added and averaged in pixels adjacent in the vertical, horizontal, and diagonal directions. In addition, it is possible to use a farther pixel to make the passband lower. The pixel combination illustrated in the present embodiment is not limited to the combination of pixels, and which pixel's photocharge is to be averaged may be appropriately set according to the required filter characteristics.
本実施形態では、受光回路200の光の入射方向に対して光電変換素子(フォトダイオード)201の裏側に加算回路300を設置する。これにより、光電変換素子(フォトダイオード)201の開口率への影響が小さく、かつ光電荷を加算平均する画素の組み合わせを接続スイッチにより任意に選択可能となる。また、光電荷の加算平均時には画素信号を間引き読み出しすることにより、画素信号の読み出し時間を増大させることなく画素出力の加算処理が可能となる。
In the present embodiment, the
前述した説明では、高解像度静止画撮影時の非加算制御方法と縮小静止画撮影時の画素加算制御方法について説明したが、それだけに限定されるものではなく、用途に応じて適宜使い分けることが可能である。この他に、撮像素子100の実施形態として、受光回路200と加算回路300の製造プロセス、受光回路200や加算回路300の他の例として下記に例示するような種々の方法が考え得る。
In the above description, the non-addition control method at the time of high-resolution still image shooting and the pixel addition control method at the time of reduced still image shooting have been described. However, the present invention is not limited thereto, and can be appropriately used depending on the application. is there. In addition, as an embodiment of the
(第2の実施形態)
本発明の第2の実施形態について説明する。以下では、前述した第1の実施形態とは異なる点について説明し、第1の実施形態と同様の点については説明を省略する。加算回路300の他の一例を、図11を参照して説明する。図11は、第2の実施形態における画素出力の加算方法を説明するための図である。図11に示すように、第2の実施形態に係る撮像素子100の加算回路300は、第1方向配線301が伸びる第1の方向の1つの画素配列毎に、第1方向配線A301aと第1方向配線B301bの2種類の第1方向配線を有する。
(Second Embodiment)
A second embodiment of the present invention will be described. Hereinafter, differences from the first embodiment described above will be described, and description of the same points as in the first embodiment will be omitted. Another example of the adding
ベイヤ配列型の撮像素子では、R(赤)、Gr(R画素と同じ行の緑)、Gb(B画素と同じ行の緑),B(青)のカラーフィルタが、2×2画素を基本単位として配置される。同色画素の画素出力を色毎に加算するためには、カラーフィルタの基本単位に合わせて、第1方向配線A301a、第1方向配線B301b、及び第2方向配線302を電気的に接続する必要がある。 In the Bayer array type image sensor, R (red), Gr (green in the same row as the R pixel), Gb (green in the same row as the B pixel), and B (blue) color filters are basically 2 × 2 pixels. Arranged as a unit. In order to add pixel outputs of the same color pixel for each color, it is necessary to electrically connect the first direction wiring A301a, the first direction wiring B301b, and the second direction wiring 302 in accordance with the basic unit of the color filter. is there.
ここで、説明のため、第1方向配線A301aに対して配置された行接続スイッチを行接続スイッチA303aとし、第1方向配線B301bに対して配置された行接続スイッチを行接続スイッチB303bとする。また、第2方向配線302のうち偶数列に属するものを第2方向配線A302a、奇数列に属するものを第2方向配線B302bと区別する。第2方向配線A302aに対して配置された列接続スイッチを列接続スイッチA304aとし、第2方向配線B302bに対して配置された列接続スイッチを列接続スイッチB304bとする。 Here, for description, the row connection switch arranged for the first direction wiring A301a is referred to as a row connection switch A303a, and the row connection switch arranged for the first direction wiring B301b is referred to as a row connection switch B303b. Further, among the second direction wirings 302, those belonging to the even-numbered columns are distinguished from the second direction wiring A302a, and those belonging to the odd-numbered columns are distinguished from the second direction wiring B302b. The column connection switch arranged for the second direction wiring A302a is called a column connection switch A304a, and the column connection switch arranged for the second direction wiring B302b is called a column connection switch B304b.
第2方向配線A302aは、偶数行の第1方向配線A301a及び奇数行の第1方向配線B301bに対して、互いに交差する節点(接続点)で電気的に接続されている。第2方向配線B302bは、奇数行の第1方向配線A301a及び偶数行の第1方向配線B301bに対して、互いに交差する節点で電気的に接続されている。前述のような接続により、2×2画素のカラーフィルタの基本単位に対して、同色毎の画素出力の加算が可能となる。 The second direction wiring A302a is electrically connected to the first direction wiring A301a in the even-numbered row and the first direction wiring B301b in the odd numbered row at nodes (connection points) intersecting each other. The second direction wiring B302b is electrically connected to the odd-numbered first direction wiring A301a and the even-numbered first direction wiring B301b at nodes intersecting each other. With the connection as described above, the pixel output for each color can be added to the basic unit of the color filter of 2 × 2 pixels.
例えば、R画素及びG画素を例として、図12を参照して第2の実施形態における画素信号の加算方法を説明する。なお、図12に係る説明においては、導通(オン)状態にすると示したスイッチ以外は、非導通(オフ)状態とする(なお、接続容量カットスイッチ207及びFD接続スイッチ305については、少なくとも一方が非導通(オフ)状態であれば良い)。
For example, the pixel signal addition method in the second embodiment will be described with reference to FIG. 12 taking R pixels and G pixels as examples. In the description of FIG. 12, except for the switch shown to be in the conductive (on) state, the switch is in the non-conductive (off) state (note that at least one of the connection capacitance cut
座標(i,j+1)、(i,j+3)、(i+1,j)、(i+1,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらG画素のFD容量203を加算回路300の加算配線と接続する。また、座標(i+2,j+1)、(i+2,j+3)、(i+3,j)、(i+3,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらG画素のFD容量203を加算回路300の加算配線と接続する。
The connection capacitance cut
さらに、座標(i,j+2)、(i,j+3)、(i+2,j+2)、(i+2,j+3)の第1方向配線A301aの行接続スイッチA303aを導通(オン)状態にする。また、座標(i+1,j+1)、(i+1,j+2)、(i+3,j+1)、(i+3,j+2)の第1方向配線B301bの行接続スイッチB303bを導通(オン)状態にする。また、座標(i,j+2)、(i+1,j+2)、(i+2,j+2)の第2方向配線B302bの列接続スイッチB304bを導通(オン)状態にする。このように、各スイッチを制御することで、4×4画素中の8つのG画素の画素出力の加算が行える。 Further, the row connection switch A303a of the first direction wiring A301a at the coordinates (i, j + 2), (i, j + 3), (i + 2, j + 2), and (i + 2, j + 3) is turned on. Further, the row connection switch B303b of the first direction wiring B301b at the coordinates (i + 1, j + 1), (i + 1, j + 2), (i + 3, j + 1), (i + 3, j + 2) is turned on (ON). Further, the column connection switch B304b of the second direction wiring B302b at the coordinates (i, j + 2), (i + 1, j + 2), (i + 2, j + 2) is turned on. In this way, by controlling each switch, pixel outputs of 8 G pixels in 4 × 4 pixels can be added.
また、座標(i,j)、(i,j+2)、(i+2,j)、(i+2,j+2)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらR画素のFD容量203を加算回路300の加算配線と接続する。さらに、座標(i,j+1)、(i,j+2)、(i+2,j+1)、(i+2,j+2)の第1方向配線B301bの行接続スイッチ303bを導通(オン)状態にする。また、座標(i,j+1)、(i+1,j+1)の第2方向配線A302aの列接続スイッチ304aを導通(オン)状態にする。このように、各スイッチを制御することで、4×4画素中の4つのR画素の画素出力の加算が行える。
Further, the connection capacitance cut
次に、B画素及びG画素を例として、図13を参照して第2の実施形態における画素出力の加算方法を説明する。なお、図13に係る説明においては、導通(オン)状態にすると示したスイッチ以外は、非導通(オフ)状態とする(なお、接続容量カットスイッチ207及びFD接続スイッチ305については、少なくとも一方が非導通(オフ)状態であれば良い)。4×4画素中の8つのG画素の画素出力の加算については、図12に示したものと同様である。
Next, a pixel output addition method according to the second embodiment will be described with reference to FIG. 13 taking B pixels and G pixels as examples. In the description according to FIG. 13, except for the switch shown to be in the conductive (on) state, the non-conductive (off) state is set (note that at least one of the connection capacitance cut
座標(i+1,j+1)、(i+1,j+3)、(i+3,j+1)、(i+3,j+3)にある画素の接続容量カットスイッチ207とFD接続スイッチ305を導通(オン)状態にし、これらB画素のFD容量203を加算回路300の加算配線と接続する。さらに、座標(i+1,j+2)、(i+1,j+3)、(i+3,j+2)、(i+3,j+3)の第1方向配線A301aの行接続スイッチ303aを導通(オン)状態にする。また、座標(i+1,j+1)、(i+2,j+1)の第2方向配線A302aの列接続スイッチ304aを導通(オン)状態にする。このように、各スイッチを制御することで、4×4画素中の4つのB画素の画素出力の加算が行える。
The connection
本実施形態では、行毎に画素信号の読み出しを行うものを想定しており、特に行方向を第1の方向と規定している。この場合、行毎の加算動作を時間的に分離できるため、スリットローリング動作をさせる動画撮影においても、画素出力の加算が可能となる。 In the present embodiment, it is assumed that pixel signals are read out for each row, and in particular, the row direction is defined as the first direction. In this case, since the addition operation for each row can be temporally separated, pixel output can be added even in moving image shooting in which a slit rolling operation is performed.
前述した説明では、カラーフィルタが2×2画素を基本単位として配置され、第1の方向を行方向と規定した場合について示したが、本実施形態はこれに限定されるものではない。例えば、m×n画素を基本単位として、m×n種をそれぞれ別々に加算する場合には、第1方向配線をm本設ければ良い。そのとき、第2方向配線をm種に分類して、それぞれ異なる第1方向配線に(n−1)行おきに互いに交差する節点で電気的に接続すればよい。また、第1方向配線、第2方向配線のどれを画素配列毎に複数本化するかを限定するものではなく、種々の設計条件により、適宜決めて良い。第1方向配線を第1の方向の1つの画素配列毎に複数本とするようにしても良いし、第2方向配線を第2の方向の1つの画素配列毎に複数本とするようにしても良いし、第1方向配線及び第2方向配線をともに複数本とするようにしても良い。 In the above description, the case where the color filter is arranged with 2 × 2 pixels as a basic unit and the first direction is defined as the row direction has been described, but the present embodiment is not limited to this. For example, when m × n pixels are used as a basic unit and m × n types are added separately, m first direction wirings may be provided. At that time, the second-direction wirings are classified into m types, and the first-direction wirings may be electrically connected to the different first-direction wirings at nodes intersecting with each other every (n−1) rows. Further, it does not limit which one of the first direction wiring and the second direction wiring is formed for each pixel arrangement, and may be appropriately determined according to various design conditions. A plurality of first direction wirings may be provided for each pixel array in the first direction, and a plurality of second direction wirings may be provided for each pixel array in the second direction. Alternatively, a plurality of first direction wirings and second direction wirings may be provided.
一般に、撮像装置の動画撮影モードでは、HD(High Definition)やFHD(Full HD)といった公知の動画フォーマットに合わせた解像度及びフレームレートが求められる。通常、デジタルスチルカメラにおいては、動画撮影では静止画よりも解像度を抑えて画像信号を読み出すため、撮像素子の画素出力の間引き読み出しか加算読み出しが行われる。さらに場合によっては、画像伸縮処理も行うことで各動画フォーマットに合わせた画像出力を得ることもある。 In general, in a moving image shooting mode of an imaging apparatus, a resolution and a frame rate that match a known moving image format such as HD (High Definition) and FHD (Full HD) are required. Usually, in a digital still camera, in order to read an image signal with a resolution lower than that of a still image in moving image shooting, thinning readout or addition readout is performed on the pixel output of the image sensor. Further, in some cases, an image output corresponding to each moving image format may be obtained by performing an image expansion / contraction process.
動画撮影モードでの制御の一例をあげれば、動画撮影モードに動作モードを遷移した際にシャッタを開き、撮影ボタンの押下により撮影を開始する。動画撮影中は、例えば、図14に示す駆動例のように各信号を制御して、撮像素子をフレーム毎に駆動して画素信号の加算読み出しを行って画像出力を得る。図14に示されているように、フレーム同期信号によって各フレームでの動作を規定することができる。 As an example of control in the moving image shooting mode, the shutter is opened when the operation mode is changed to the moving image shooting mode, and shooting is started by pressing the shooting button. During moving image shooting, for example, each signal is controlled as in the driving example shown in FIG. 14, and the image sensor is driven for each frame to perform addition reading of pixel signals to obtain an image output. As shown in FIG. 14, the operation in each frame can be defined by the frame synchronization signal.
CMOS型の撮像素子である場合、動画撮影は一行毎にリセットと蓄積を行うスリットローリング駆動により動画撮影が行われる。ここで、4×i、4×i+1、4×i+2、4×i+3行目の読み出し動作について説明する。行読み出し同期信号のタイミングでリセット期間に入り、4×i、4×i+1、4×i+2、4×i+3行目の画素に対応する信号φR及び信号φTXを同時にアサートさせ、対象行の画素のリセットを行う。 In the case of a CMOS type image sensor, moving image shooting is performed by slit rolling driving that performs reset and accumulation for each row. Here, the read operation of the 4 × i, 4 × i + 1, 4 × i + 2, 4 × i + 3 row will be described. The reset period starts at the timing of the row readout synchronization signal, and the signals φR and φTX corresponding to the pixels in the 4 × i, 4 × i + 1, 4 × i + 2, 4 × i + 3 rows are simultaneously asserted, and the pixels in the target row are reset. I do.
次の加算ON期間において、例えば図12、図13を用いて説明したような加算配線の信号φADDSEL、信号φRADD、信号φCADD、及び信号φFADDをアサートさせることで、対象画素のFD容量203を電気的に接続する。このとき、信号φRをアサートさせておくことで、加算回路300内の電位のリセットを行うことができる。
In the next addition ON period, for example, the signal φADDSEL, the signal φRADD, the signal φCADD, and the signal φFADD of the addition wiring as described with reference to FIGS. 12 and 13 are asserted, so that the FD capacitor 203 of the target pixel is electrically Connect to. At this time, the potential in the
そして、信号φR及び信号φTXがネゲートされた時点で蓄積期間が開始され、受光回路200の光電変換素子201は光電荷の蓄積を開始する。加算OFF期間において、信号φADDSEL、信号φRADD、信号φCADD、及び信号φFADDをネゲートする。読み出し期間では、信号φSELをアサートしている期間中に信号φPHを間引き列毎にアサートさせる。この動作を間引き行毎に繰り返すことで、撮像素子から画素の光電荷を加算平均した出力信号を読み出すことができる。例えば、図12、図13で説明した4×4画素を単位パターンとして画素出力の加算を行った場合には、4行4列の間引きで信号φPHをアサートすればよい。
Then, when the signal φR and the signal φTX are negated, the accumulation period is started, and the
本実施形態では、前述した第1の実施形態と同様の効果が得られるとともに、スリットローリング読み出しでも加算回路の接続スイッチにより任意の画素同士の画素出力の加算を行うことができる。 In the present embodiment, the same effects as those of the first embodiment described above can be obtained, and pixel outputs of arbitrary pixels can be added by the connection switch of the addition circuit even in slit rolling reading.
加算回路300は、前述した構成に限らず、例えば図15に示すように加算回路300内に電荷を保持するメモリ部としてのアナログメモリを備えるようにしても良い。図15は、加算回路300の他の構成例を示す図である。図15に示す加算回路300では、網目状配線(加算配線)の各節点に対してアナログメモリ307とメモリ接続スイッチ308とが接続されている。このように、メモリ接続スイッチ308を介して加算配線に接続されるアナログメモリ307を設けることで、別の時刻に取得した電荷(画素信号)を保持しておくことができるため、例えばフレーム間やコマ間での画素信号の加算が行えるようになる。
The
また、前述した実施形態では、本実施形態に係る撮像素子を1つの半導体チップに受光回路200及び加算回路300を形成した、裏面照射型の撮像素子で実現する場合を示したが、これに限定されるものではない。例えば、図16に示すように、異なる半導体チップに形成された受光回路200と加算回路300とで撮像素子を構成するようにしても良い。すなわち、受光回路200が形成された受光回路チップ250と、加算回路300が形成された加算回路チップ350とを、マイクロバンプ等の接続手段410により電気的に接続する構成としても良い。このようにして、受光回路300のFD容量203と加算回路300の加算配線とが接続される構成であっても良い。
In the above-described embodiments, the imaging device according to the present embodiment is realized by a back-illuminated imaging device in which the
(他の実施形態)
図17は、本発明の実施形態としての携帯電話機600の構成例を示すブロック図である。本実施形態の携帯電話機600は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。
(Other embodiments)
FIG. 17 is a block diagram illustrating a configuration example of a
図17において、通信部601は、ユーザが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部602は、音声通話時において、マイクロフォン603からの音声データを発信に適した形式に変換して通信部601に送る。また、音声処理部602は、通信部601から送られた通信相手からの音声データを復号し、スピーカ604に送る。撮像部605は、前述した実施形態に係る撮像素子100を有し、被写体の画像を撮影したり、画像データを出力したりする。画像処理部606は、画像の撮影時においては、撮像部605により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部606は、記録された画像の再生時には、再生された画像を処理して表示部607に送る。表示部607は、数インチ程度の液晶表示パネルを備え、制御部609からの指示に応じて各種の画面を表示する。不揮発メモリ608は、アドレス帳の情報や、電子メールのデータ、撮像部605により撮影された画像データ等のデータを記憶する。
In FIG. 17, a
制御部609はCPUやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って電話機600の各部を制御する。操作部610は、電源ボタンや番号キー、その他ユーザがデータを入力するための各種の操作キーを備える。カードIF(インタフェース)611は、メモリカード612に対して各種のデータを記録再生する。外部IF613は、不揮発メモリ608やメモリカード612に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部IF(インタフェース)613は、USB(Universal Serial Bus)等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。
The
次に、電話機600における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザが操作部610の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ608に記憶されたアドレス帳を表示部607に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部609は通信部601に対し、通話相手に発信する。通話相手に着信すると、通信部601は音声処理部602に対して相手の音声データを出力するとともに、ユーザの音声データを相手に送信する。
Next, a voice call function in the
また、電子メールを送信する場合、ユーザは、操作部610を用いて、メール作成を指示する。メール作成が指示されると、制御部609はメール作成用の画面を表示部607に表示する。ユーザは操作部610を用いて送信先アドレスや本文を入力し、送信を指示する。制御部609はメール送信が指示されると、通信部601に対しアドレスの情報とメール本文のデータを送る。通信部601は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部601は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部607に表示する。
When transmitting an e-mail, the user uses the
次に、電話機600における撮影機能について説明する。ユーザが操作部610を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部605は静止画データ或いは動画データを撮影して画像処理部606に送る。画像処理部606は撮影された静止画データや動画データを処理し、不揮発メモリ608に記憶する。また、画像処理部606は、撮影された静止画データや動画データをカードIF611に送る。カードIF611は静止画データや動画データをメモリカード612に記憶する。
Next, the photographing function in the
また、電話機600は、このように撮影された静止画データや動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ608やメモリカード612に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。
In addition, the
また、電話機600は、撮影された静止画データや動画データを含むファイルを、外部IF613によりPC(コンピュータ)や他の電話機等の外部機器に送信することもできる。ユーザは、操作部610を操作して、不揮発メモリ608やメモリカード612に記憶された画像ファイルを選択し、送信を指示する。制御部609は、選択された画像ファイルを不揮発メモリ608或いはメモリカード612から読み出し、外部機器に送信するよう、外部IF613を制御する。
The
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
100:撮像素子 200:受光回路 201:光電変換素子(フォトダイオード) 203:フローティングディフュージョン(FD)容量 207:接続容量カットスイッチ 208:受光回路接続部 300:加算回路 301:第1方向配線 302:第2方向配線 303:列接続スイッチ 304:行接続スイッチ 305:FD接続スイッチ 306:加算回路接続部 307:アナログメモリ 308:メモリ接続スイッチ 400、410:接続手段 500:撮像装置 503:レンズ 505:制御部
DESCRIPTION OF SYMBOLS 100: Image pick-up element 200: Light receiving circuit 201: Photoelectric conversion element (photodiode) 203: Floating diffusion (FD) capacity | capacitance 207: Connection capacity cut switch 208: Light receiving circuit connection part 300: Adder circuit 301: 1st direction wiring 302: 1st Two-way wiring 303: Column connection switch 304: Row connection switch 305: FD connection switch 306: Adder circuit connection unit 307: Analog memory 308:
Claims (7)
前記受光回路の前記第1の接続部に対応する第2の接続部を有する加算回路と、
前記受光回路の前記第1の接続部と前記加算回路の前記第2の接続部とを電気的に接続する接続手段とを有し、
前記加算回路は、
第1の方向に伸びる複数の第1方向配線と、
前記第1の方向とは異なる方向に伸び、前記第1方向配線との交差部で前記第1方向配線に電気的に接続する複数の第2方向配線と、
前記第1方向配線と前記第2方向配線の接続点のうちの前記第1方向配線上で隣り合う接続点の間にそれぞれ配置した第1の接続スイッチと、
前記第1方向配線と前記第2方向配線の接続点のうちの前記第2方向配線上で隣り合う接続点の間にそれぞれ配置した第2の接続スイッチと、
前記第1方向配線と前記第2方向配線の接続点と、前記第2の接続部との間にそれぞれ配置した第3の接続スイッチとを有することを特徴とする撮像素子。 Each pixel has a photoelectric conversion element, a capacitor for holding charges from the photoelectric conversion element, and a first connection portion electrically connected to the capacitor, and the plurality of pixels are arranged two-dimensionally. A light receiving circuit;
An adder circuit having a second connection corresponding to the first connection of the light receiving circuit;
Connection means for electrically connecting the first connection part of the light receiving circuit and the second connection part of the adding circuit;
The adder circuit
A plurality of first direction wirings extending in a first direction;
A plurality of second direction wirings extending in a direction different from the first direction and electrically connected to the first direction wiring at an intersection with the first direction wiring;
A first connection switch disposed between connection points adjacent to each other on the first direction wiring among connection points of the first direction wiring and the second direction wiring;
A second connection switch disposed between connection points adjacent to each other on the second direction wiring among connection points of the first direction wiring and the second direction wiring;
An image pickup device comprising: a third connection switch disposed between a connection point of the first direction wiring and the second direction wiring and the second connection portion.
前記受光回路と前記加算回路とが1つの半導体チップに形成されていることを特徴とする請求項1〜4の何れか1項に記載の撮像素子。 The addition circuit is disposed on the back side of the photoelectric conversion element with respect to the light incident direction in the light receiving circuit,
The imaging device according to claim 1, wherein the light receiving circuit and the adding circuit are formed on a single semiconductor chip.
前記撮像素子が有する画素に光を集光させるレンズと、
前記撮像素子及び前記レンズを制御する制御部とを有することを特徴とする撮像装置。 The image sensor according to any one of claims 1 to 6,
A lens that collects light on the pixels of the image sensor;
An imaging apparatus comprising: a control unit that controls the imaging element and the lens.
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-
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US11031430B2 (en) | 2017-11-16 | 2021-06-08 | Samsung Electronics Co., Ltd. | Image sensor with dummy lines for minimizing fixed pattern noise (FPN) and electronic apparatus including the same |
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