JP2015181190A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
JP2015181190A
JP2015181190A JP2015105355A JP2015105355A JP2015181190A JP 2015181190 A JP2015181190 A JP 2015181190A JP 2015105355 A JP2015105355 A JP 2015105355A JP 2015105355 A JP2015105355 A JP 2015105355A JP 2015181190 A JP2015181190 A JP 2015181190A
Authority
JP
Japan
Prior art keywords
layer
nitride semiconductor
semiconductor layer
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015105355A
Other languages
Japanese (ja)
Other versions
JP5991790B2 (en
Inventor
西 眞弘
Masahiro Nishi
眞弘 西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2015105355A priority Critical patent/JP5991790B2/en
Publication of JP2015181190A publication Critical patent/JP2015181190A/en
Application granted granted Critical
Publication of JP5991790B2 publication Critical patent/JP5991790B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device capable of improving reliability.SOLUTION: A method of manufacturing a semiconductor device comprises the steps of: forming a source electrode 20 and a drain electrode 22 on a surface of a nitride semiconductor layer containing gallium; applying oxygen plasma treatment having power density of 0.2 to 0.3 W/cmto a surface of a nitride semiconductor layer 18 (cap layer) between the source electrode 20 and the drain electrode 22, after forming the source electrode 20 and the drain electrode 22, and thereby forming a conductive layer 26 having a gallium composition larger than that of the nitride semiconductor layer 18 before the oxygen plasma treatment; forming an insulating film on the upper surface of the nitride semiconductor layer after the conductive layer 26 is formed; exposing the nitride semiconductor layer 18 by removing a part of the insulating film on the conductive layer 26; and forming a gate electrode 24 on the exposed surface of the nitride semiconductor layer 18.

Description

本発明は半導体装置の製造方法に関し、特に窒化物半導体層を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a nitride semiconductor layer.

窒化物半導体を用いた半導体装置、例えばFET(Field Effect Transistor:電界効果型トランジスタ)等の半導体装置は、高周波用出力増幅用素子として用いられることがある。特許文献1には、窒化物半導体層上に、水素含有率を調節したSiN(窒化シリコン)膜を設ける発明が開示されている。   A semiconductor device using a nitride semiconductor, for example, a semiconductor device such as a field effect transistor (FET) may be used as a high-frequency output amplification element. Patent Document 1 discloses an invention in which a SiN (silicon nitride) film with a controlled hydrogen content is provided on a nitride semiconductor layer.

特開2005−286135号公報JP-A-2005-286135

従来の技術では、水分の浸入によって、半導体装置の信頼性が低下する可能性があった。本発明は上記課題に鑑み、信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的とする。   In the conventional technology, there is a possibility that the reliability of the semiconductor device is lowered due to the ingress of moisture. In view of the above problems, an object of the present invention is to provide a semiconductor device manufacturing method capable of improving reliability.

本発明は、窒化物半導体層の表面に、パワー密度が0.2〜0.3W/cmである酸素プラズマ処理を行う工程を有する半導体装置の製造方法である。本発明によれば、半導体装置の信頼性を向上させることが可能となる。 The present invention is a method for manufacturing a semiconductor device including a step of performing oxygen plasma treatment with a power density of 0.2 to 0.3 W / cm 2 on the surface of a nitride semiconductor layer. According to the present invention, it is possible to improve the reliability of a semiconductor device.

上記構成において、前記酸素プラズマ処理を行う工程で供給されるガスは、酸素ガスのみである構成とすることができる。この構成によれば、良好な導電層を形成することができる。   In the above structure, the gas supplied in the step of performing the oxygen plasma treatment may be configured to include only oxygen gas. According to this configuration, a good conductive layer can be formed.

上記構成において、前記窒化物半導体層は、ガリウムを含む窒化物半導体層である構成とすることができる。この構成によれば、良好な導電層を形成することができる。   In the above structure, the nitride semiconductor layer may be a nitride semiconductor layer containing gallium. According to this configuration, a good conductive layer can be formed.

上記構成において、前記窒化物半導体層は、窒化ガリウム、窒化アルミニウムガリウム、窒化アルミニウム、窒化インジウム、窒化インジウムアルミニウム又は窒化アルミニウムインジウムガリウムのいずれかを含む窒化物半導体層である構成とすることができる。この構成によれば、良好な導電層を形成することができる。   In the above structure, the nitride semiconductor layer may be a nitride semiconductor layer containing any of gallium nitride, aluminum gallium nitride, aluminum nitride, indium nitride, indium aluminum nitride, or aluminum indium gallium nitride. According to this configuration, a good conductive layer can be formed.

本発明によれば、信頼性を向上させることが可能な半導体装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can improve reliability can be provided.

図1(a)から図1(c)は、実施例1に係る半導体装置の製造方法を例示する断面図である。FIG. 1A to FIG. 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment. 図2(a)から図2(c)は、実施例1に係る半導体装置の製造方法を例示する断面図である。FIG. 2A to FIG. 2C are cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図3(a)及び図3(b)は、実施例1に係る半導体装置の製造方法を例示する断面図である。FIG. 3A and FIG. 3B are cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図4(a)及び図4(b)は実験の結果を示す図である。FIG. 4A and FIG. 4B are diagrams showing the results of the experiment.

実施例の説明の前に、まず半導体装置の信頼性が低下する原因について説明する。半導体装置のうち、FETでは、例えばi−GaN(窒化ガリウム)等の窒化物半導体からなるチャネル層上にソース電極、ドレイン電極及びゲート電極を形成する。各電極は、例えばAu等の金属からなる。   Prior to the description of the embodiments, first, the cause of the decrease in the reliability of the semiconductor device will be described. Among semiconductor devices, in a FET, a source electrode, a drain electrode, and a gate electrode are formed on a channel layer made of a nitride semiconductor such as i-GaN (gallium nitride). Each electrode is made of a metal such as Au.

半導体装置に水分が浸入した場合、電極を形成するAuが水分に溶け出し、イオン化することがある。この場合に、電極に電圧を印加すると、一方の電極から溶け出したAuイオンが移動し、別の電極で還元され析出する、いわゆるイオンマイグレーション現象が発生することがある。イオンマイグレーション現象について検証するため、ドレイン電圧Vd=50V,ゲート電圧Vg=−3〜−5Vのピンチオフ状態の半導体装置を、温度130℃、湿度85%の環境下に配置する加速試験を行った。その結果、ドレイン電極から溶け出したAuが、ソース電極及びゲート電極で析出した。イオンマイグレーション現象が発生すると、半導体装置が破壊される等、半導体装置の信頼性が低下する。特に、窒化物半導体を用いる半導体装置の場合、高電圧が印加されるため、イオンマイグレーション現象の影響が大きくなる。   When moisture enters the semiconductor device, Au forming the electrode may dissolve into the moisture and be ionized. In this case, when a voltage is applied to the electrode, a so-called ion migration phenomenon may occur in which Au ions dissolved from one electrode move and are reduced and precipitated by another electrode. In order to verify the ion migration phenomenon, an acceleration test was performed in which a pinch-off semiconductor device having a drain voltage Vd = 50 V and a gate voltage Vg = −3 to −5 V was placed in an environment of a temperature of 130 ° C. and a humidity of 85%. As a result, Au dissolved from the drain electrode was deposited at the source electrode and the gate electrode. When the ion migration phenomenon occurs, the reliability of the semiconductor device decreases, for example, the semiconductor device is destroyed. In particular, in the case of a semiconductor device using a nitride semiconductor, since a high voltage is applied, the influence of the ion migration phenomenon becomes large.

水分の浸入を抑制するために、透水性の低い保護膜が用いられることがある。しかしこの場合、保護膜の質、膜厚、電極等との密着性等を管理することが求められる。従って、半導体装置の構成や製造工程が複雑となることがあった。また、保護膜の質等にバラつきがあると、多数の半導体装置の中で耐湿性にバラつきが発生することがあった。   A protective film with low water permeability may be used to suppress moisture intrusion. However, in this case, it is required to manage the quality of the protective film, the film thickness, the adhesion with the electrodes and the like. Therefore, the configuration and manufacturing process of the semiconductor device may be complicated. In addition, when the quality of the protective film varies, the moisture resistance may vary among many semiconductor devices.

本発明の発明者は、半導体装置の動作時に流れるドレイン電流と比較して微小なリーク電流が、ソース−ドレイン間又はソース−ゲート間に流れることで、半導体装置の耐湿性が大きく改善することを見出した。本発明は、この知見に基づくものである。   The inventor of the present invention shows that the moisture resistance of the semiconductor device is greatly improved by flowing a small leak current between the source and the drain or between the source and the gate as compared with the drain current flowing during the operation of the semiconductor device. I found it. The present invention is based on this finding.

次に図面を用いて、本発明の実施例について説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

実施例1は、酸素プラズマ処理を行う例である。図1(a)から図3(b)は、実施例1に係る半導体装置を例示する断面図である。なお、図1(a)から図3(b)は模式的な図であり、各層の厚さは簡略化して図示している。   Example 1 is an example in which oxygen plasma treatment is performed. FIG. 1A to FIG. 3B are cross-sectional views illustrating the semiconductor device according to the first embodiment. FIGS. 1A to 3B are schematic views, and the thickness of each layer is shown in a simplified manner.

図1(a)に示すように、下から基板10、バリア層12、チャネル層14、電子供給層16、キャップ層18を積層してなる半導体基板を準備する。基板10は例えばSiC(炭化シリコン)からなる。バリア層12は、例えば厚さ300nmのAlN(窒化アルミニウム)からなる。チャネル層14は、例えば厚さ1000nmのi−GaNからなる。電子供給層16は、例えば厚さ20nmのAlGaN(窒化アルミニウムガリウム)からなる。キャップ層18は、例えば厚さ5nmのn−GaNからなる。バリア層12、チャネル層14、電子供給層16及びキャップ層18は、窒化物半導体層11を形成する。窒化物半導体層11は、例えばMOCVD法(Metal Organic Chemical Vapor Deposition:有機金属気相成長法)により、エピタキシャル成長されて形成される。なお、窒化物半導体層11は、キャップ層18がなく、バリア層12、チャネル層14、及び電子供給層16から形成されることもある。   As shown in FIG. 1A, a semiconductor substrate is prepared by laminating a substrate 10, a barrier layer 12, a channel layer 14, an electron supply layer 16, and a cap layer 18 from below. The substrate 10 is made of, for example, SiC (silicon carbide). The barrier layer 12 is made of, for example, AlN (aluminum nitride) having a thickness of 300 nm. The channel layer 14 is made of, for example, i-GaN having a thickness of 1000 nm. The electron supply layer 16 is made of, for example, AlGaN (aluminum gallium nitride) having a thickness of 20 nm. The cap layer 18 is made of, for example, n-GaN having a thickness of 5 nm. The barrier layer 12, the channel layer 14, the electron supply layer 16 and the cap layer 18 form the nitride semiconductor layer 11. The nitride semiconductor layer 11 is formed by epitaxial growth, for example, by MOCVD (Metal Organic Chemical Vapor Deposition). Note that the nitride semiconductor layer 11 may be formed of the barrier layer 12, the channel layer 14, and the electron supply layer 16 without the cap layer 18.

キャップ層18の一部の上にレジスト13を形成し、キャップ層18のエッチングを行う。エッチングにより、キャップ層18のレジスト13から露出した部分が除去され、リセス28が形成される。リセス28からは電子供給層16が露出する。   A resist 13 is formed on a part of the cap layer 18, and the cap layer 18 is etched. The portion of the cap layer 18 exposed from the resist 13 is removed by etching, and a recess 28 is formed. The electron supply layer 16 is exposed from the recess 28.

図1(b)に示すように、蒸着法及びリフトオフ法により、リセス28にソース電極20及びドレイン電極22を形成する。より詳細には、レジスト15を形成し、金属を蒸着させる。レジスト15を除去する。ソース電極20及びドレイン電極22は、電子供給層16に近い順に、例えばTi/AlやTa/Al等の金属を積層してなるオーミック電極である。また、良好なオーミック電極を得るため、熱処理を行う。   As shown in FIG. 1B, the source electrode 20 and the drain electrode 22 are formed in the recess 28 by vapor deposition and lift-off. More specifically, a resist 15 is formed and a metal is deposited. The resist 15 is removed. The source electrode 20 and the drain electrode 22 are ohmic electrodes formed by stacking, for example, metals such as Ti / Al and Ta / Al in the order closer to the electron supply layer 16. In addition, heat treatment is performed to obtain a good ohmic electrode.

図1(c)に示すように、アッシャーを用いてキャップ層18の表面に、酸素プラズマ処理を行う。酸素プラズマ処理の条件は以下の通りである。なお、パワー密度とは、アッシャーが備える電極の単位面積あたりのパワーである。
アッシャーの電極面積:4000cm
プラズマのパワー:800W(パワー密度0.2W/cmに相当)
RF周波数:13.56MHz
処理時間:1分
As shown in FIG. 1C, oxygen plasma treatment is performed on the surface of the cap layer 18 using an asher. The conditions for the oxygen plasma treatment are as follows. The power density is the power per unit area of the electrode provided in the asher.
Usher electrode area: 4000 cm 2
Plasma power: 800 W (corresponding to a power density of 0.2 W / cm 2 )
RF frequency: 13.56 MHz
Processing time: 1 minute

酸素プラズマ処理により、キャップ層18に含まれるN(窒素)が、O(酸素)と結びついて除去される。この結果、キャップ層18の酸素プラズマ処理が行われた領域は、酸素プラズマ処理が行われなかった領域よりも、Ga(ガリウム)の組成比が大きくなる。これにより、キャップ層18の上面に導電層26が形成される。   By the oxygen plasma treatment, N (nitrogen) contained in the cap layer 18 is removed in combination with O (oxygen). As a result, the region of the cap layer 18 where the oxygen plasma treatment is performed has a higher Ga (gallium) composition ratio than the region where the oxygen plasma treatment is not performed. Thereby, the conductive layer 26 is formed on the upper surface of the cap layer 18.

図2(a)に示すように、キャップ層18、ソース電極20及びドレイン電極22上に、SiN(窒化シリコン)層30を形成する。SiN層30の厚さは例えば20nmである。SiN層30のエッチングを行い、ソース電極20とドレイン電極22との間の一部の領域で、SiN層30に開口部31を形成する。開口部31からはキャップ層18が露出する。このとき、開口部31の導電層26もエッチングされる。   As shown in FIG. 2A, a SiN (silicon nitride) layer 30 is formed on the cap layer 18, the source electrode 20 and the drain electrode 22. The thickness of the SiN layer 30 is 20 nm, for example. The SiN layer 30 is etched to form an opening 31 in the SiN layer 30 in a partial region between the source electrode 20 and the drain electrode 22. The cap layer 18 is exposed from the opening 31. At this time, the conductive layer 26 in the opening 31 is also etched.

図2(b)に示すように、例えば蒸着法及びリフトオフ法により、キャップ層18上にゲート電極24を形成する。ゲート電極24は、キャップ層18に近い順に、例えばNi/Au等の金属を積層してなる。図2(c)に示すように、ゲート電極24上及びSiN層30上に、SiN層32を形成する。SiN層32の厚さは例えば40nmである。   As shown in FIG. 2B, the gate electrode 24 is formed on the cap layer 18 by, for example, a vapor deposition method and a lift-off method. The gate electrode 24 is formed by laminating a metal such as Ni / Au, for example, in the order closer to the cap layer 18. As shown in FIG. 2C, the SiN layer 32 is formed on the gate electrode 24 and the SiN layer 30. The thickness of the SiN layer 32 is 40 nm, for example.

図3(a)に示すように、SiN層30及びSiN層32に開口部を形成し、ソース電極20及びドレイン電極22を露出させる。その後、ソース電極20及びドレイン電極22の各々に接触する2つの配線36を形成する。配線36は、例えばAu等の金属からなる。図3(b)に示すように、SiN層32上及び配線36上に、SiN層34を形成し、パッシベーションを行う。SiN層30,32及び34は耐湿性の保護層として機能する。以上で、実施例1に係る半導体装置の製造方法は終了する。   As shown in FIG. 3A, openings are formed in the SiN layer 30 and the SiN layer 32 to expose the source electrode 20 and the drain electrode 22. Thereafter, two wirings 36 that are in contact with each of the source electrode 20 and the drain electrode 22 are formed. The wiring 36 is made of a metal such as Au. As shown in FIG. 3B, a SiN layer 34 is formed on the SiN layer 32 and the wiring 36, and passivation is performed. The SiN layers 30, 32 and 34 function as moisture-resistant protective layers. This completes the method for manufacturing the semiconductor device according to the first embodiment.

ここで酸素プラズマ処理の効果を検証した実験について説明する。実験は、酸素プラズマ処理を行ったサンプル(実施例1)と、酸素プラズマ処理を行わなかったサンプル(比較例)とで、XPS(X−ray Photoelectron Spectroscopy:X線光電子分光)分析、及びゲート−ドレイン間電流の測定とを行ったものである。   Here, an experiment for verifying the effect of the oxygen plasma treatment will be described. In the experiment, an XPS (X-ray Photoelectron Spectroscopy: X-ray photoelectron spectroscopy) analysis and a gate-- were performed on a sample subjected to oxygen plasma treatment (Example 1) and a sample not subjected to oxygen plasma treatment (Comparative Example). The drain-to-drain current was measured.

まず、XPS分析について説明する。この実験では、XPS分析により、キャップ層18のN/Ga比(窒素/ガリウム比)を測定した。結果を表1に示す。

Figure 2015181190

表1に示すように、比較例ではN/Ga比が0.82であった。これに対して、実施例1ではN/Ga比が0.48であった。このことから、酸素プラズマ処理により、キャップ層18のGaの組成比が大きくなったことが分かった。 First, XPS analysis will be described. In this experiment, the N / Ga ratio (nitrogen / gallium ratio) of the cap layer 18 was measured by XPS analysis. The results are shown in Table 1.
Figure 2015181190

As shown in Table 1, in the comparative example, the N / Ga ratio was 0.82. In contrast, in Example 1, the N / Ga ratio was 0.48. From this, it was found that the Ga composition ratio of the cap layer 18 was increased by the oxygen plasma treatment.

次に電流の測定について説明する。この実験では、3インチのウェハを用い、ゲート−ドレイン間電圧Vgdを印加した場合の、ゲート−ドレイン間電流Igdを測定した。電流の測定は、ウェハのファセットを下にして、上、下、左、右、及び中央の5つの測定点で行った。上下左右のそれぞれの測定点は、ウェハの外周から約10mmの距離に位置する点とした。   Next, current measurement will be described. In this experiment, a gate-drain current Igd was measured when a 3-inch wafer was used and a gate-drain voltage Vgd was applied. Current measurements were taken at five measurement points: top, bottom, left, right, and center with the wafer facet down. The measurement points on the top, bottom, left, and right were points located at a distance of about 10 mm from the outer periphery of the wafer.

図4(a)及び図4(b)は実験の結果を示す図である。図4(a)は比較例、図4(b)は実施例1の測定結果をそれぞれ示す。横軸はゲート−ドレイン間電圧、縦軸はゲート−ドレイン間電流である。実線は上、点線は中央、破線は下、一点鎖線は左、三点鎖線は右、各々の測定点での結果を表す。   FIG. 4A and FIG. 4B are diagrams showing the results of the experiment. FIG. 4A shows a comparative example, and FIG. 4B shows a measurement result of Example 1. The horizontal axis represents the gate-drain voltage, and the vertical axis represents the gate-drain current. The solid line is the top, the dotted line is the center, the broken line is the bottom, the one-dot chain line is the left, the three-dot chain line is the right, and the results at each measurement point are shown.

図4(a)に示すように、酸素プラズマ処理を行っていない比較例では、Vgdを大きくした場合でも、Igdは数μAであった。これに対し、図4(b)に示すように、酸素プラズマ処理を行った実施例1では、Igdは数十μAとなった。例えば、比較例ではVgd=40Vにおいて、各測定点での測定結果は約1μAだった。実施例1ではVgd=40Vにおいて、各測定点での測定結果が約10μAだった。つまり、酸素プラズマ処理を行うことで、酸素プラズマ処理を行わない場合に比べて、Igdが約10倍になった。   As shown in FIG. 4A, in the comparative example in which the oxygen plasma treatment was not performed, Igd was several μA even when Vgd was increased. On the other hand, as shown in FIG. 4B, in Example 1 where the oxygen plasma treatment was performed, Igd was several tens of μA. For example, in the comparative example, when Vgd = 40 V, the measurement result at each measurement point was about 1 μA. In Example 1, when Vgd = 40V, the measurement result at each measurement point was about 10 μA. That is, by performing the oxygen plasma treatment, the Igd was about 10 times that in the case of not performing the oxygen plasma treatment.

導電層26に電流が流れることにより、電極間を移動するAuイオンが少なくなり、イオンマイグレーション現象が抑制されると考えられる。又は、導電層26は、電流が流れることにより発熱する。導電層26の発熱により、浸入した水分が蒸発し、Auが溶け出すことが抑制されると考えられる。   It is considered that when an electric current flows through the conductive layer 26, Au ions moving between the electrodes are reduced, and the ion migration phenomenon is suppressed. Alternatively, the conductive layer 26 generates heat when a current flows. It is believed that the heat generated by the conductive layer 26 prevents the invaded water from evaporating and Au from melting out.

実施例1によれば、キャップ層18に導電層26を形成するため、イオンマイグレーション現象を抑制することができる。すなわち半導体装置の耐湿性が改善し、信頼性を向上させることが可能となる。また酸素プラズマ処理で導電層26を形成し、耐湿性を向上させることができる。このため半導体装置の構成や製造工程を簡単にすることができる。   According to Example 1, since the conductive layer 26 is formed on the cap layer 18, the ion migration phenomenon can be suppressed. That is, the moisture resistance of the semiconductor device is improved and the reliability can be improved. Further, the conductive layer 26 can be formed by oxygen plasma treatment to improve moisture resistance. For this reason, the structure and manufacturing process of a semiconductor device can be simplified.

酸素プラズマ処理のパワー密度は、Gaの組成比が高い導電層26を形成できる程度の大きさとすればよい。ただし、パワーが高すぎると、窒化物半導体層11に与えるダメージが大きくなる。このためパワー密度は、0.2〜0.3W/cmであることが好ましい。またパワー密度を、0.2W/cmより大きく、0.3W/cm未満としてもよい。さらにパワー密度を、0.22〜028W/cmとしてもよい。既述したように、酸素プラズマ処理によりキャップ層18に含まれるNを除去して、Gaの組成比が大きい導電層26を形成する。酸素プラズマ処理において酸素ガス以外のガスが供給されると、良好な導電層26が形成されない可能性がある。良好な導電層26を形成するためには、酸素プラズマ処理で供給するガスは、酸素ガスのみであることが好ましい。 The power density of the oxygen plasma treatment may be set to such a size that the conductive layer 26 having a high Ga composition ratio can be formed. However, if the power is too high, damage to the nitride semiconductor layer 11 increases. For this reason, it is preferable that a power density is 0.2-0.3 W / cm < 2 >. The power density, greater than 0.2 W / cm 2, may be less than 0.3 W / cm 2. Furthermore, the power density may be 0.22 to 028 W / cm 2 . As described above, N contained in the cap layer 18 is removed by oxygen plasma treatment to form the conductive layer 26 having a large Ga composition ratio. If a gas other than oxygen gas is supplied in the oxygen plasma treatment, the good conductive layer 26 may not be formed. In order to form a good conductive layer 26, it is preferable that the gas supplied by the oxygen plasma treatment is only oxygen gas.

窒化物半導体層11には、上記以外の窒化物半導体を用いてもよい。窒化物半導体は、窒素を含む半導体であり、例えばInN(窒化インジウム)、InGaN(窒化インジウムガリウム)、InAlN(窒化インジウムアルミニウム)、及びAlInGaN(窒化アルミニウムインジウムガリウム)等がある。つまり、窒化物半導体層11はn−GaN以外の窒化物半導体からなるとしてもよい。ただし、導電層26を良好に形成するためには、窒化物半導体層11はGaを含む窒化物半導体からなることが好ましく、またGaN又はAlGaNからなることが好ましい。   A nitride semiconductor other than the above may be used for the nitride semiconductor layer 11. The nitride semiconductor is a semiconductor containing nitrogen, and examples thereof include InN (indium nitride), InGaN (indium gallium nitride), InAlN (indium aluminum nitride), and AlInGaN (aluminum indium gallium nitride). That is, the nitride semiconductor layer 11 may be made of a nitride semiconductor other than n-GaN. However, in order to satisfactorily form the conductive layer 26, the nitride semiconductor layer 11 is preferably made of a nitride semiconductor containing Ga, and is preferably made of GaN or AlGaN.

導電層26に流れる電流は、半導体装置の動作時に流れるドレイン電流よりも数桁程度小さい。このため、導電層26に流れる電流による、半導体装置の特性の変動は極めて小さい。これにより、半導体装置の特性の悪化を抑制し、かつ耐湿性を改善させることができる。   The current flowing through the conductive layer 26 is several orders of magnitude smaller than the drain current flowing during operation of the semiconductor device. For this reason, the fluctuation of the characteristics of the semiconductor device due to the current flowing through the conductive layer 26 is extremely small. Thereby, the deterioration of the characteristics of the semiconductor device can be suppressed and the moisture resistance can be improved.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

基板 10
バリア層 12
チャネル層 14
電子供給層 16
キャップ層 18
ソース電極 20
ドレイン電極 22
ゲート電極 24
導電層 26
SiN層 30,32,34
Board 10
Barrier layer 12
Channel layer 14
Electron supply layer 16
Cap layer 18
Source electrode 20
Drain electrode 22
Gate electrode 24
Conductive layer 26
SiN layer 30, 32, 34

Claims (3)

ガリウムを含有する窒化物半導体層の表面にソース電極およびドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極とを形成した後、前記ソース電極と前記ドレイン電極との間の前記窒化物半導体層の表面に、パワー密度が0.2〜0.3W/cmである酸素プラズマ処理を行うことにより、当該酸素プラズマ処理前の前記窒化物半導体層よりもガリウムの組成が大きい導電層を形成する工程と、
前記導電層の形成後の窒化物半導体層の上面に絶縁膜を形成する工程と、
前記導電層上の前記絶縁膜の一部を除去して前記窒化物半導体層を露出する工程と、
前記露出した窒化物半導体層の表面にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
Forming a source electrode and a drain electrode on the surface of the nitride semiconductor layer containing gallium;
After forming the source electrode and the drain electrode, an oxygen plasma having a power density of 0.2 to 0.3 W / cm 2 on the surface of the nitride semiconductor layer between the source electrode and the drain electrode. Forming a conductive layer having a gallium composition larger than that of the nitride semiconductor layer before the oxygen plasma treatment by performing a treatment;
Forming an insulating film on the top surface of the nitride semiconductor layer after the formation of the conductive layer;
Removing a portion of the insulating film on the conductive layer to expose the nitride semiconductor layer;
And a step of forming a gate electrode on the surface of the exposed nitride semiconductor layer.
前記酸素プラズマ処理を行う工程で供給されるガスは、酸素ガスのみであることを特徴とする請求項1記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the gas supplied in the step of performing the oxygen plasma treatment is only oxygen gas. 前記窒化物半導体層は、窒化ガリウムおよび窒化アルミニウムガリウムのいずれかを含む窒化物半導体層であることを特徴とする請求項1又は2記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the nitride semiconductor layer is a nitride semiconductor layer containing any one of gallium nitride and aluminum gallium nitride.
JP2015105355A 2015-05-25 2015-05-25 Manufacturing method of semiconductor device Active JP5991790B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015105355A JP5991790B2 (en) 2015-05-25 2015-05-25 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015105355A JP5991790B2 (en) 2015-05-25 2015-05-25 Manufacturing method of semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010171700A Division JP2012033689A (en) 2010-07-30 2010-07-30 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2015181190A true JP2015181190A (en) 2015-10-15
JP5991790B2 JP5991790B2 (en) 2016-09-14

Family

ID=54329291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015105355A Active JP5991790B2 (en) 2015-05-25 2015-05-25 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5991790B2 (en)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153462A (en) * 1995-12-01 1997-06-10 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor device
JP2004273630A (en) * 2003-03-06 2004-09-30 Sumitomo Electric Ind Ltd Method of manufacturing field effect transistor
JP2005101289A (en) * 2003-09-25 2005-04-14 Tokyo Electron Ltd Plasma ashing method
JP2006286951A (en) * 2005-03-31 2006-10-19 Eudyna Devices Inc Method of manufacturing semiconductor device
JP2006351955A (en) * 2005-06-17 2006-12-28 Sumitomo Electric Ind Ltd Method of manufacturing gallium nitride transistor, method of processing gallium nitride semiconductor region, and method of eliminating resist
JP2007027276A (en) * 2005-07-13 2007-02-01 Oki Electric Ind Co Ltd Process for fabricating semiconductor element and semiconductor element
JP2008166469A (en) * 2006-12-28 2008-07-17 Fujitsu Ltd Nitride semiconductor device and manufacturing method thereof
JP2009010211A (en) * 2007-06-28 2009-01-15 Sharp Corp Method for manufacturing hetero junction field effect transistor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153462A (en) * 1995-12-01 1997-06-10 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor device
JP2004273630A (en) * 2003-03-06 2004-09-30 Sumitomo Electric Ind Ltd Method of manufacturing field effect transistor
JP2005101289A (en) * 2003-09-25 2005-04-14 Tokyo Electron Ltd Plasma ashing method
JP2006286951A (en) * 2005-03-31 2006-10-19 Eudyna Devices Inc Method of manufacturing semiconductor device
JP2006351955A (en) * 2005-06-17 2006-12-28 Sumitomo Electric Ind Ltd Method of manufacturing gallium nitride transistor, method of processing gallium nitride semiconductor region, and method of eliminating resist
JP2007027276A (en) * 2005-07-13 2007-02-01 Oki Electric Ind Co Ltd Process for fabricating semiconductor element and semiconductor element
JP2008166469A (en) * 2006-12-28 2008-07-17 Fujitsu Ltd Nitride semiconductor device and manufacturing method thereof
JP2009010211A (en) * 2007-06-28 2009-01-15 Sharp Corp Method for manufacturing hetero junction field effect transistor

Also Published As

Publication number Publication date
JP5991790B2 (en) 2016-09-14

Similar Documents

Publication Publication Date Title
US8692293B2 (en) Method to increase breakdown voltage of semiconductor devices
JP5183913B2 (en) Manufacturing method of semiconductor device
US20160013305A1 (en) Nitride semiconductor device and method for manufacturing nitride semiconductor device
CN103915337A (en) Semiconductor device and method for manufacturing semiconductor device
JP2013232513A (en) Semiconductor device manufacturing method
US9548204B2 (en) Semiconductor device, manufacturing method of the same and method of suppressing decrease of flat band voltage
US10243049B2 (en) Nitride semiconductor device
JP2012033689A (en) Manufacturing method of semiconductor device
US9564503B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2012033688A (en) Method of manufacturing semiconductor device
JP2012028581A (en) Manufacturing method of semiconductor device
JP6631782B2 (en) Method for manufacturing semiconductor device
US11430653B2 (en) Method of manufacturing high electron mobility transistor and high electron mobility transistor
JP2009010211A (en) Method for manufacturing hetero junction field effect transistor
JP5730511B2 (en) Manufacturing method of semiconductor device
JP5991790B2 (en) Manufacturing method of semiconductor device
JP4821778B2 (en) Photoelectrochemical etching equipment
JP2013041969A (en) Semiconductor device, method for manufacturing the same, and testing apparatus
US20140299946A1 (en) Semiconductor device
JP2010278150A (en) Compound semiconductor device and method of manufacturing the same
CN110875381A (en) Semiconductor device and manufacturing method thereof
JP5725749B2 (en) Manufacturing method of semiconductor device
US20230378275A1 (en) Semiconductor device and manufacturing method thereof
Zhelannov et al. Improvements in the performance of the n+ cap-layer GaN in the formation of transistor structures based on AlGaN/GaN
JP2009239230A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160815

R150 Certificate of patent or registration of utility model

Ref document number: 5991790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250