JP2015177142A - Semiconductor and power converter using the same - Google Patents
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Abstract
Description
本発明は，半導体装置およびそれを用いた電力変換装置に係り，特にダイオードを備えた電力用の半導体装置およびそれを用いた電力変換装置に関する。 The present invention relates to a semiconductor device and a power conversion device using the same, and more particularly to a power semiconductor device provided with a diode and a power conversion device using the same.
大容量の電力用周波数変換装置，大形回転機の回転数制御装置等には主にサイリスタが用いられてきたが，近年，パワー素子として電流遮断能力を有したゲート絶縁型トランジスタ(Insulated Gate Bipolar Transistor : IGBT)への置き換えが検討されている。IGBTは電力変換装置の上アーム素子と下アーム素子として使用され，上アーム素子と下アーム素子の中間電位点に誘導性負荷が接続される。電力変換装置には，誘導性負荷に流れる電流を還流させるためのフリーホイールダイオードとして機能するダイオードが必要で，誘導性負荷と並列に接続される。 Thyristors have been mainly used for large-capacity frequency converters for power and rotational speed control devices for large rotating machines. Recently, however, gate-insulated transistors (Insulated Gate Bipolar) that have current blocking capability as power elements. Replacement with Transistor (IGBT) is under consideration. The IGBT is used as an upper arm element and a lower arm element of the power converter, and an inductive load is connected to an intermediate potential point between the upper arm element and the lower arm element. The power conversion device requires a diode that functions as a freewheel diode for circulating the current flowing through the inductive load, and is connected in parallel with the inductive load.
このダイオードは，ｎ−基板の一方の主表面に形成されたｐ形拡散層と，他方の主表面に形成されたｎ形高濃度不純物層から構成される。ｐ形拡散層にはアノード電極が接続され，ｎ形高濃度不純物層にはカソード電極が接続される。 This diode is composed of a p-type diffusion layer formed on one main surface of an n-substrate and an n-type high concentration impurity layer formed on the other main surface. An anode electrode is connected to the p-type diffusion layer, and a cathode electrode is connected to the n-type high concentration impurity layer.
ターミネーション領域には，アノード電極とカソード電極との間に印加された逆電圧を保持するため，ｐ形のガードリングを備えた構造が一般的に適用される。ガードリングはｐ形拡散層の端部から距離を隔てて，ｐ形拡散層を取り囲むように形成される。 A structure having a p-type guard ring is generally applied to the termination region in order to maintain a reverse voltage applied between the anode electrode and the cathode electrode. The guard ring is formed so as to surround the p-type diffusion layer at a distance from the end of the p-type diffusion layer.
ダイオードの動作として，オン状態とさせるには，アノード電極とカソード電極との間に外部から電圧を印加することで。ｐ形拡散層から正孔が，ｎ形高濃度不純物層から電子が注入される。よって，ｎ−基板には電子と正孔が蓄積される。一方，オフ状態とするには，逆電圧を印加して電流を遮断状態にする。ｎ−基板に蓄積された正孔をｐ形拡散層へ，電子をｎ形高濃度不純物層へ逆流させ排出させる(リバースリカバリ)。この排出される逆回復電流と逆電圧との積により損失が発生するため，リバースリカバリ時にダイオードは発熱する。特にｐ形拡散層の外周端部は，ターミネーション領域に蓄積されたキャリアが集中して排出されるため，限界試験の際に最も破壊しやすい箇所となる。 As an operation of the diode, to turn it on, an external voltage is applied between the anode electrode and the cathode electrode. Holes are injected from the p-type diffusion layer and electrons are injected from the n-type high concentration impurity layer. Therefore, electrons and holes are accumulated on the n-substrate. On the other hand, in order to turn it off, a reverse voltage is applied to cut off the current. The holes accumulated in the n-substrate are discharged back to the p-type diffusion layer and electrons are discharged back to the n-type high concentration impurity layer (reverse recovery). Since a loss occurs due to the product of the reverse recovery current and the reverse voltage that is discharged, the diode generates heat during reverse recovery. In particular, the outer peripheral edge of the p-type diffusion layer is the most susceptible to destruction during the limit test because carriers accumulated in the termination region are concentrated and discharged.
この問題に対応するために，例えば特開２００９-２８３７８１号公報に記載のように，ガードリングと対向する領域にｐ形カソード層をｎ−基板を挟んで形成することが知られている。このような構成とすることで，ガードリング直下（ターミネーション領域）に蓄積されるキャリアを低減できるため，リバースリカバリ時にｐ形拡散層の外周端部に流れる逆回復電流を低減し，破壊耐量を向上することができる。 In order to cope with this problem, it is known to form a p-type cathode layer with an n-substrate sandwiched in a region facing the guard ring, as described in Japanese Patent Application Laid-Open No. 2009-283781, for example. With this configuration, carriers accumulated directly under the guard ring (termination region) can be reduced, reducing the reverse recovery current that flows to the outer peripheral edge of the p-type diffusion layer during reverse recovery and improving the breakdown resistance. can do.
しかしながら，上記従来技術のダイオード構造を大容量の電力変換装置等で使用される圧接パッケージに封入した場合，加圧されない非圧接領域の放熱が十分なされないため，熱暴走し易いという課題がある。以下，この課題について詳細に説明する。 However, when the conventional diode structure is sealed in a pressure contact package used in a large-capacity power conversion device or the like, there is a problem in that heat is likely to run away because heat is not sufficiently released in a non-pressure contact region that is not pressurized. Hereinafter, this problem will be described in detail.
圧接パッケージに封入されたダイオード（以下，圧接ダイオードと呼ぶ）は，アノード電極とカソード電極とを圧接して外部との電気的接続を取る。対向する圧接面の熱抵抗は，アノード電極とカソード電極の両面から冷却されるため，従来のワイヤボンディングを使用した実装方法と比較して小さいという特徴がある。これに対して，加圧されない非圧接領域の熱抵抗は，従来の実装方法と異なり素子のカソード電極とポスト電極とを半田により接合しないため，従来の実装方法と比較して高い。このため，圧接ダイオードは非圧接領域で蓄熱し易く，熱暴走し易い。 A diode sealed in the pressure contact package (hereinafter referred to as a pressure contact diode) is brought into electrical contact with the outside by pressing the anode electrode and the cathode electrode. Since the opposing pressure contact surfaces are cooled from both sides of the anode electrode and the cathode electrode, they have a feature that they are smaller than the conventional mounting method using wire bonding. On the other hand, the thermal resistance in the non-pressure contact region that is not pressurized is higher than the conventional mounting method because the cathode electrode and the post electrode of the element are not joined by soldering unlike the conventional mounting method. For this reason, the pressure-contact diode easily stores heat in the non-pressure-contact region, and tends to run out of heat.
従来術のダイオード構造を圧接パッケージに封入した場合，ガードリング直下のｎ−基板に蓄積されるキャリアは低減されるが，アノード電極を通して圧接されないｐ形拡散層直下のｎ−基板１に蓄積されるキャリアは低減できず，発熱する。前述の通り，圧接ダイオードの非圧接領域は熱抵抗が高く，放熱が十分されないため，熱暴走し易い。 When a conventional diode structure is sealed in a pressure contact package, the carriers accumulated in the n-substrate directly under the guard ring are reduced, but are accumulated in the n-substrate 1 directly under the p-type diffusion layer that is not pressure contacted through the anode electrode. Carriers cannot be reduced and generate heat. As described above, the non-pressure contact region of the pressure contact diode has a high thermal resistance and does not sufficiently dissipate heat, so that thermal runaway tends to occur.
本発明は上述の点に鑑みなされたもので，その目的とするところは，熱抵抗が高い非圧接領域の発熱を抑制できる半導体装置を提供することである。また，それを用いた電力変換装置を提供することである。 The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device capable of suppressing heat generation in a non-pressure contact region having high thermal resistance. Moreover, it is providing the power converter device using the same.
上記目的を達成するために，本発明では，第1電極層および第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，第1電極層の層に平行な方向の長さは第3半導体層の層に平行な方向の長さより長いように構成した。 In order to achieve the above object, in the present invention, the first electrode layer and the second electrode layer are configured to be electrically connected to the outside by being pressed from the direction perpendicular to the layer, and the first electrode layer The length in the direction parallel to this layer was configured to be longer than the length in the direction parallel to the layer of the third semiconductor layer.
また，第3半導体層の層に平行な方向の長さは第1電極層の層に平行な方向の長さと比較して，第1半導体層の層に垂直な方向の長さ分，アクティブ領域からターミネーション領域に向かって張り出すように構成した。 The length in the direction parallel to the third semiconductor layer is longer than the length in the direction parallel to the first electrode layer by the length in the direction perpendicular to the first semiconductor layer. It was constructed so as to project toward the termination area.
また，第1電極層および第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，第1電極層の層に平行な方向の長さは第2導電形エミッタ層の層に平行な方向の長さより長いように構成した。 In addition, the first electrode layer and the second electrode layer are configured to be electrically connected to the outside by being pressed from the direction perpendicular to the layer, and the length in the direction parallel to the layer of the first electrode layer is The length was longer than the length in the direction parallel to the layer of the second conductivity type emitter layer.
より具体的には，アクティブ領域と前記アクティブ領域を囲むように形成されたターミネーション領域とを備えた半導体装置にあって，前記アクティブ領域は第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層とを備え，前記ターミネーション領域は前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，
前記第1電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いように国政した。
More specifically, in the semiconductor device including an active region and a termination region formed so as to surround the active region, the active region includes a first semiconductor layer of a first conductivity type, and the first semiconductor. A second semiconductor layer of a second conductivity type formed on one main surface of the layer, and formed on the opposite side of the second semiconductor layer across the first semiconductor layer, and having an impurity concentration from the first semiconductor layer A third semiconductor layer having a high first conductivity type, a first electrode layer formed so as to be in contact with the second semiconductor layer, and a first electrode layer formed so as to be in contact with the third semiconductor layer and the first semiconductor layer. Two termination layers, the termination region being spaced from the second semiconductor layer and surrounding the second semiconductor layer, the guard ring being spaced from the guard ring, and the guard ring. And the second semiconductor layer A channel stopper formed at the end of the chip so as to surround, and a field plate electrode connected to the guard ring and the channel stopper, wherein the first electrode layer and the second electrode layer are from a direction perpendicular to the layer. It is configured to be electrically connected to the outside by being pressed,
The national administration was such that the length in the direction parallel to the layer of the first electrode layer was longer than the length in the direction parallel to the layer of the third semiconductor layer.
また，本発明の電力変換装置は，一対の入力端子と，該入力端子間に接続され，複数の半導体スイッチング素子が直列接続される複数の直列接続回路と，該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え，前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置において，前記複数の半導体スイッチング素子の各々が，上記の半導体装置であるように構成した。 The power converter of the present invention includes a pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and each of the series connection circuits. And a plurality of output terminals connected to a connection point, wherein the plurality of semiconductor switching elements each convert the power by turning on and off the plurality of semiconductor switching elements. Configured to be a device.
本発明の半導体装置およびそれを用いた電力変換装置によれば，圧接パッケージに封入されるダイオードにおいて，熱抵抗が高い非圧接領域の発熱を低減できる効果がある。 According to the semiconductor device of the present invention and the power conversion device using the semiconductor device, the diode encapsulated in the pressure contact package has an effect of reducing the heat generation in the non-pressure contact region having a high thermal resistance.
以下，図示した実施例に基づき本発明の半導体装置を詳細に説明する。なお，実施の形態を説明するための全図において，同一の部材には原則として同一の符号を付し，その繰り返しの説明は省略する。
（実施の形態１）
図１に，本発明の実施の形態１であるダイオードの断面構造を示す。
The semiconductor device of the present invention will be described in detail below based on the illustrated embodiments. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(Embodiment 1)
FIG. 1 shows a cross-sectional structure of a diode according to the first embodiment of the present invention.
本実施の形態１のダイオードは，図１に示した通り，アクティブ領域２１とターミネーション領域２２を有している。アクティブ領域２１は，ｎ−基板１と，このｎ−基板１の一方の主表面に形成されたｐ形拡散層２と，ｎ−基板１を挟んでｐ形拡散層２の反対側に形成され，且つｎ−基板１より不純物濃度の高いｎ形高濃度不純物層３と，ｐ形拡散層２に接するように形成されたアノード電極５と，ｎ−基板１とｎ形高濃度不純物層３に接するように形成されたカソード電極６とを備えている。ターミネーション領域２２は，アクティブ領域２１を囲むように形成されており，ｐ形拡散層２と距離を隔て，且つｐ形拡散層２を取り囲むように形成されたガードリング４と，ガードリング４と距離を隔て，且つガードリング４およびｐ形拡散層２を取り囲むようにチップ端部に形成されたチャネルストッパ層８と，ガードリング４およびチャネルストッパ層８に接続されたフィールドプレート電極７とを備えている。このように形成されたアクティブ領域２１及びターミネーション領域２２において，アノード電極５およびカソード電極６は層に垂直な方向から５〜３０ＭＰａの圧力で圧接されることで外部との電気的導通を取るよう構成されており，アノード電極５の層に平行な方向の長さ（ｌ1）はｎ形高濃度不純物層３の層に平行な方向の長さ（ｌ2）より長いように形成される。 The diode according to the first embodiment has an active region 21 and a termination region 22 as shown in FIG. The active region 21 is formed on the opposite side of the p-type diffusion layer 2 across the n-substrate 1, the p-type diffusion layer 2 formed on one main surface of the n-substrate 1, and the n-substrate 1. The n-type high concentration impurity layer 3 having an impurity concentration higher than that of the n-substrate 1, the anode electrode 5 formed so as to be in contact with the p-type diffusion layer 2, the n-substrate 1 and the n-type high concentration impurity layer 3 And a cathode electrode 6 formed in contact therewith. The termination region 22 is formed so as to surround the active region 21, is spaced from the p-type diffusion layer 2, and is formed to surround the p-type diffusion layer 2, and the guard ring 4 is spaced from the guard ring 4. And a channel stopper layer 8 formed at the end of the chip so as to surround the guard ring 4 and the p-type diffusion layer 2, and a field plate electrode 7 connected to the guard ring 4 and the channel stopper layer 8. Yes. In the active region 21 and the termination region 22 formed as described above, the anode electrode 5 and the cathode electrode 6 are pressed against each other at a pressure of 5 to 30 MPa from a direction perpendicular to the layer so as to be electrically connected to the outside. The length (l 1) in the direction parallel to the layer of the anode electrode 5 is formed to be longer than the length (l 2) in the direction parallel to the layer of the n-type high concentration impurity layer 3.
アノード電極５とカソード電極６との間に外部から電圧を印加することでオン状態となる。オン状態ではｐ形拡散層２から正孔が，ｎ形高濃度不純物層３から電子が注入されるため，ｎ−基板１には電子と正孔が蓄積される。一方，逆電圧を印加して電流を遮断状態にするためには，ｎ−基板１に蓄積された正孔をｐ形拡散層２へ，電子をｎ形高濃度不純物層３へ逆流させ排出しなければならない(リバースリカバリ)。 An on state is established by applying a voltage between the anode electrode 5 and the cathode electrode 6 from the outside. In the ON state, holes are injected from the p-type diffusion layer 2 and electrons are injected from the n-type high concentration impurity layer 3, so that electrons and holes are accumulated in the n− substrate 1. On the other hand, in order to apply a reverse voltage to cut off the current, holes accumulated in the n− substrate 1 flow back to the p-type diffusion layer 2 and electrons flow back to the n-type high-concentration impurity layer 3 to be discharged. Must be (reverse recovery).
この排出される逆回復電流と逆電圧との積により損失が発生するため，リバースリカバリ時に発熱する。特にｐ形拡散層２の外周端部は，ターミネーション領域２１に蓄積されたキャリアが集中して排出される。 Since a loss occurs due to the product of the reverse recovery current and the reverse voltage, heat is generated during reverse recovery. In particular, the carriers accumulated in the termination region 21 are concentrated and discharged at the outer peripheral edge of the p-type diffusion layer 2.
ターミネーション領域２１には，ｐ形のガードリング４を配置して，アノード電極５とカソード電極６との間に印加された逆電圧を保持する。ガードリング４はｐ形拡散層２の端部から距離を隔てて，ｐ形拡散層２を取り囲むように形成される。ｐ形拡散層２の外周端部における電界強度を緩和でき，高耐圧を確保できる。 A p-type guard ring 4 is disposed in the termination region 21 to hold a reverse voltage applied between the anode electrode 5 and the cathode electrode 6. The guard ring 4 is formed so as to surround the p-type diffusion layer 2 at a distance from the end of the p-type diffusion layer 2. The electric field strength at the outer peripheral edge of the p-type diffusion layer 2 can be relaxed, and a high breakdown voltage can be secured.
ここで，アノード電極５の層に平行な方向の長さはｎ形高濃度不純物層３の層に平行な方向の長さより長いように形成される。そのため，非圧接領域のカソード電極６にｎ形高濃度不純物層３より電子注入効率が低いｎ−基板１が接続されるため，ｎ−基板１に蓄積されるキャリアが低減される。ｎ−基板１に蓄積されるキャリアが減少すると，リバースリカバリ時に発生する逆回復電流を低減できるため，非圧接領域の発熱が低減できる。
すなわち，図１３（参考比較図）に示したダイオード構造を大容量の電力変換装置等で使用される圧接パッケージに封入した場合，加圧されない非圧接領域の放熱が十分なされないため，熱暴走し易いが，本実施例では，熱暴走を回避できる。
Here, the length in the direction parallel to the layer of the anode electrode 5 is formed to be longer than the length in the direction parallel to the layer of the n-type high concentration impurity layer 3. For this reason, the n-substrate 1 having an electron injection efficiency lower than that of the n-type high concentration impurity layer 3 is connected to the cathode electrode 6 in the non-pressure contact region, so that carriers accumulated in the n-substrate 1 are reduced. When the number of carriers stored in the n-substrate 1 is reduced, the reverse recovery current generated during reverse recovery can be reduced, so that heat generation in the non-pressure contact region can be reduced.
That is, when the diode structure shown in FIG. 13 (reference comparison diagram) is sealed in a pressure contact package used in a large-capacity power converter or the like, heat is not generated in the non-pressure contact area that is not pressurized, and thermal runaway occurs. Although it is easy, in this embodiment, thermal runaway can be avoided.
図２は非圧接領域に蓄積される正孔量を計算する際に使用したダイオードの断面構造である。ｎ形高濃度不純物層３はアクティブ領域からターミネーション領域へ向かって張り出しており，ｎ形高濃度不純物層３の端部は非圧接領域に形成される。ｎ形高濃度不純物層３の端部とアノード電極５の端部との間の距離をＬとし，ｎ形高濃度不純物層３の端部がアノード電極５の端部と比較してチップ端に近い時のＬ値を正とした。また，ｎ−基板１の層に垂直な方向の長さはｔＷＦμｍとした。 FIG. 2 shows a cross-sectional structure of the diode used in calculating the amount of holes accumulated in the non-pressure contact region. The n-type high concentration impurity layer 3 projects from the active region toward the termination region, and the end of the n-type high concentration impurity layer 3 is formed in the non-pressure contact region. The distance between the end of the n-type high concentration impurity layer 3 and the end of the anode electrode 5 is L, and the end of the n-type high concentration impurity layer 3 is closer to the chip end than the end of the anode electrode 5. The near L value was positive. The length in the direction perpendicular to the n-substrate 1 layer was tWF μm.
図３は非圧接領域に蓄積された正孔量とＬとの関係で，シノプシス社のＴＣＡＤで計算した。図３の点線は，カソード全面にｎ形高濃度不純物層３を形成した時の正孔量を示している。Ｌが大きい（アノード電極５に対してアクティブ領域からターミネーション領域へ伸びるｎ形高濃度不純物層３の張り出しが大きい）ほどｎ−基板１に蓄積される正孔量は大きく，Ｌを＋１×ｔＷＦμｍより大きくすると飽和傾向を示す。Ｌを＋１×ｔＷＦμｍより短くした場合，蓄積された正孔量は減少し始め，Ｌを０μｍより小さくするとｎ−基板１に蓄積された正孔量の低減割合は小さくなる。Ｌを−０．３４×ｔＷＦμｍとした時のｎ−基板１に蓄積される正孔量は１．１５×ｔＷＦμｍと比較して４０％低減できる。 FIG. 3 shows the relationship between the amount of holes accumulated in the non-pressure contact region and L, and was calculated using TCAD from Synopsys. The dotted line in FIG. 3 indicates the amount of holes when the n-type high concentration impurity layer 3 is formed on the entire surface of the cathode. The larger L is (the greater the protrusion of the n-type high concentration impurity layer 3 extending from the active region to the termination region with respect to the anode electrode 5), the larger the amount of holes accumulated in the n-substrate 1 is, and L is greater than + 1 × tWF μm. Increasing the value indicates a saturation tendency. When L is shorter than + 1 × tWF μm, the amount of accumulated holes starts to decrease, and when L is smaller than 0 μm, the rate of reduction of the amount of holes accumulated in the n− substrate 1 decreases. The amount of holes accumulated in the n-substrate 1 when L is −0.34 × tWF μm can be reduced by 40% compared to 1.15 × tWF μm.
以上のように，本発明の実施例１のダイオードでは，アノード電極５の層に平行な方向の長さをｎ形高濃度不純物層３の層に平行な方向の長さより長くすることで非圧接領域のｎ−基板１に蓄積されるキャリアを低減できるため，非圧接領域の発熱を低減することができる。
（実施の形態２）
本発明の実施の形態２のダイオードは，ｎ形高濃度不純物層３の層に平行な方向の長さをアノード電極５の層に平行な方向の長さと比較して，ｎ−基板１の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出していることを特徴とする。つまり，図２に示したダイオード断面図のＬを，最大+ｔＷＦμｍまで張り出させた構造である。図３で示した通り，非圧接領域のｎ−基板１に蓄積された正孔量はＬを＋１×ｔＷＦμｍより小さくすることで低減できる。
（実施の形態３）
図４は，本発明の実施の形態３のダイオードの断面構造を示すものである。実施の形態３に示すダイオードの特徴は，カソード電極６を少なくてもアノード電極５と対向する領域に形成した点である。
As described above, in the diode according to the first embodiment of the present invention, the length in the direction parallel to the layer of the anode electrode 5 is made longer than the length in the direction parallel to the layer of the n-type high-concentration impurity layer 3. Since carriers accumulated in the n-substrate 1 in the region can be reduced, heat generation in the non-pressure contact region can be reduced.
(Embodiment 2)
The diode according to the second embodiment of the present invention compares the length in the direction parallel to the layer of the n-type high-concentration impurity layer 3 with the length in the direction parallel to the layer of the anode electrode 5. It extends from the active area toward the termination area by a length in a direction perpendicular to the area. That is, this is a structure in which L in the cross-sectional view of the diode shown in FIG. 2 is extended to a maximum of + tWF μm. As shown in FIG. 3, the amount of holes accumulated in the n-substrate 1 in the non-pressure contact region can be reduced by making L smaller than + 1 × tWF μm.
(Embodiment 3)
FIG. 4 shows a cross-sectional structure of the diode according to the third embodiment of the present invention. A feature of the diode shown in Embodiment 3 is that the cathode electrode 6 is formed in a region facing the anode electrode 5 at least.
このような構造にすることで，カソード電極６に接続されるｎ−基板１の面積が小さくなるため，非圧接領域に注入されるキャリアが低減できる。また，カソード電極６を少なくてもアノード電極５と対向する領域に設けることで，圧接面の熱抵抗増大を抑制している。図４では，カソード電極６の方がｎ形高濃度不純物層３より幅広い構造としているが，ｎ形高濃度不純物層３がカソード電極６よりターミネーション側へ張り出した構造でも問題ない。
（実施の形態４）
図５は，本発明の実施の形態４のダイオードの断面構造を示すものである。実施の形態４に示すダイオードの特徴は，ｐ形カソード層１０をｎ形高濃度半導体層３の周りを囲むように形成した点である。
With such a structure, the area of the n − substrate 1 connected to the cathode electrode 6 is reduced, so that carriers injected into the non-pressure contact region can be reduced. Further, by providing at least the cathode electrode 6 in a region facing the anode electrode 5, an increase in the thermal resistance of the pressure contact surface is suppressed. In FIG. 4, the cathode electrode 6 has a wider structure than the n-type high concentration impurity layer 3, but there is no problem even if the n-type high concentration impurity layer 3 protrudes from the cathode electrode 6 to the termination side.
(Embodiment 4)
FIG. 5 shows a cross-sectional structure of the diode according to the fourth embodiment of the present invention. The feature of the diode shown in the fourth embodiment is that the p-type cathode layer 10 is formed so as to surround the n-type high-concentration semiconductor layer 3.
このような構造にすることで，実施の形態１よりも非圧接領域のｎ−基板１に蓄積されるキャリアを低減できる。実施の形態１では，非圧接領域のカソード電極にｎ形高濃度不純物層３より電子注入効率が低いｎ−基板を接続することでｎ−基板１に蓄積されるキャリアを低減した。実施の形態４では非圧接領域のカソード電極６にｐ形カソード層を接続しているため，カソード電極側から電子が注入されず，ｎ−基板１に蓄積されるキャリアを更に低減できる。図５では非圧接領域のカソード電極６の全面にｐ形カソード層１０を接続しているが，ｎ形高濃度不純物層３とチップ端部に挟まれた一部の領域をｐ形カソード層１０とする構造でもよく，また，ｐ形カソード層１０の深さはｎ形高濃度不純物層３より浅くてもよい。 By adopting such a structure, carriers accumulated in the n− substrate 1 in the non-pressure contact region can be reduced as compared with the first embodiment. In the first embodiment, the number of carriers accumulated in the n-substrate 1 is reduced by connecting an n-substrate having an electron injection efficiency lower than that of the n-type high concentration impurity layer 3 to the cathode electrode in the non-pressure contact region. In the fourth embodiment, since the p-type cathode layer is connected to the cathode electrode 6 in the non-pressure contact region, electrons are not injected from the cathode electrode side, and carriers accumulated in the n− substrate 1 can be further reduced. In FIG. 5, the p-type cathode layer 10 is connected to the entire surface of the cathode electrode 6 in the non-pressure contact region. However, a part of the region sandwiched between the n-type high-concentration impurity layer 3 and the chip end is formed in the p-type cathode layer 10. The depth of the p-type cathode layer 10 may be shallower than that of the n-type high concentration impurity layer 3.
図６はｐ形カソード層１０をｎ形高濃度不純物層３とチップ端部に挟まれた一部の領域に設けたダイオードの断面構造の一例である。ｐ形カソード層１０をパターンニングすることでｎ−基板１に蓄積されるキャリアを調節できるため，ハードリカバリによるリカバリ耐量の低下を抑制できる。
（実施の形態５）
図７は，本発明の実施の形態５のダイオードの断面構造を示すものである。実施の形態５に示すダイオードの特徴は，ｐ形カソード層１０をカソード電極６と電気的にフローティングとする点である。
FIG. 6 shows an example of a cross-sectional structure of a diode in which the p-type cathode layer 10 is provided in a partial region sandwiched between the n-type high concentration impurity layer 3 and the chip end. By patterning the p-type cathode layer 10, carriers accumulated in the n− substrate 1 can be adjusted, so that a reduction in recovery tolerance due to hard recovery can be suppressed.
(Embodiment 5)
FIG. 7 shows a cross-sectional structure of the diode according to the fifth embodiment of the present invention. A feature of the diode shown in the fifth embodiment is that the p-type cathode layer 10 is electrically floating with the cathode electrode 6.
このような構造とすることで，実施の形態４と同様に非圧接領域に注入される電子を抑制しつつ，裏面パターンニングの工程コストを削減することができる。実施の形態４ではｐ形カソード層１０とｎ形高濃度不純物層３をパターングする必要があるため，マスクは２枚必要であった。実施の形態５では，ｐ形カソード層１０を裏面パターングで形成した後，全面インプラによりｎ形高濃度不純物層３を形成するため，必要なマスク枚数が１枚へ削減できる。
（実施の形態６）
図８は，本発明の実施の形態６のダイオードの断面構造を示すものである。実施の形態６に示すダイオードの特徴は，アノード電極５の主表面に形成した２層目のアノード電極１１の層に水平な方向の長さをｎ形高濃度不純物層３の層に水平な方向の長さより長くした点である。
By adopting such a structure, it is possible to reduce the process cost of the back surface patterning while suppressing the electrons injected into the non-pressure contact region as in the fourth embodiment. In the fourth embodiment, since the p-type cathode layer 10 and the n-type high concentration impurity layer 3 need to be patterned, two masks are necessary. In the fifth embodiment, since the n-type high concentration impurity layer 3 is formed by the entire surface implantation after the p-type cathode layer 10 is formed by the back surface patterning, the number of necessary masks can be reduced to one.
(Embodiment 6)
FIG. 8 shows a cross-sectional structure of the diode according to the sixth embodiment of the present invention. The feature of the diode shown in the sixth embodiment is that the length in the direction horizontal to the layer of the second anode electrode 11 formed on the main surface of the anode electrode 5 is the direction horizontal to the layer of the n-type high concentration impurity layer 3. It is a point longer than the length of.
このような構造とすることで，熱緩衝部材（図８に記載なし）を介して発生するアノード電極５とフィールドプレート電極７との短絡を抑制しつつ，非圧接領域の発熱を低減できる。図１を用いて，熱緩衝部材によるアノード電極５とフィールドプレート電極７との短絡について説明する。 With such a structure, it is possible to reduce heat generation in the non-pressure contact region while suppressing a short circuit between the anode electrode 5 and the field plate electrode 7 generated via a heat buffer member (not shown in FIG. 8). A short circuit between the anode electrode 5 and the field plate electrode 7 due to the heat buffer member will be described with reference to FIG.
圧接パッケージは，一般的にポスト電極とアノード電極５との間にＭｏ板等の熱緩衝部材を介在させる。熱緩衝部材を介在させる理由は，半導体素子とポスト電極の熱歪みによる荷重集中や，熱膨張差による接触面，特に半導体素子表面の磨耗などの物理的ダメージを低減させるためである。このため，図１で示したアノード電極５の主表面には熱緩衝部材（図１に記載なし）が接触している。熱緩衝部材はアノード電極５との間に半田等の接合をもたないため，層に水平な方向に位置ずれし易い。アノード電極５とフィールドプレート電極７を同じ高さに形成した場合，位置ずれした熱緩衝部材がフィールドプレート電極７と接触し，アノード電極５とショートする可能性がある。この電極同士の短絡は耐圧劣化の原因となり得る。 In the pressure-welding package, a heat buffer member such as a Mo plate is generally interposed between the post electrode and the anode electrode 5. The reason for interposing the thermal buffer member is to reduce physical damage such as load concentration due to thermal strain between the semiconductor element and the post electrode and wear on the contact surface, particularly the surface of the semiconductor element due to thermal expansion difference. Therefore, a heat buffer member (not shown in FIG. 1) is in contact with the main surface of the anode electrode 5 shown in FIG. Since the heat buffering member does not have solder or the like bonded to the anode electrode 5, it is likely to be displaced in the horizontal direction to the layer. In the case where the anode electrode 5 and the field plate electrode 7 are formed at the same height, there is a possibility that the heat buffer member that has been displaced contacts the field plate electrode 7 and short-circuits with the anode electrode 5. This short circuit between the electrodes may cause deterioration of the breakdown voltage.
実施の形態６では，アノード電極５とフィールドプレート電極７との短絡を防止するため，アノード電極５の主表面に２層目のアノード電極１１を形成している。２層目のアノード電極１１の主表面の高さはフィールドプレート電極７の高さより高いため，熱緩衝部材が層に水平な方向へ位置ずれしたとしても，フィールドプレート電極７と接触し難くなる。加えて，２層目のアノード電極１１の長さをｎ形高濃度不純物層３の層に水平な方向の長さより長くすることで，非圧接領域に蓄積されるキャリアを低減し，非圧接領域の発熱を抑制できる。
（実施の形態７）
図９は，本発明の実施の形態７のダイオードの断面構造を示すものである。実施の形態７に示すダイオードの特徴は，ｎ−基板１とｎ形高濃度不純物層３との間にｎ形バッファ層１２を形成した点である。
In the sixth embodiment, the second layer anode electrode 11 is formed on the main surface of the anode electrode 5 in order to prevent a short circuit between the anode electrode 5 and the field plate electrode 7. Since the height of the main surface of the second-layer anode electrode 11 is higher than the height of the field plate electrode 7, even if the thermal buffer member is displaced in the horizontal direction to the layer, it is difficult to contact the field plate electrode 7. In addition, by making the length of the anode electrode 11 of the second layer longer than the length of the n-type high concentration impurity layer 3 in the horizontal direction, the number of carriers accumulated in the non-pressure contact region is reduced, and the non-pressure contact region Heat generation can be suppressed.
(Embodiment 7)
FIG. 9 shows a cross-sectional structure of the diode according to the seventh embodiment of the present invention. A feature of the diode shown in the seventh embodiment is that an n-type buffer layer 12 is formed between the n− substrate 1 and the n-type high concentration impurity layer 3.
このような構造とすることで，圧接ダイオードはノンパンチスルー型となるため，ｎ−基板１の薄膜化とｎ形高濃度不純物層３の不純物濃度コントロールにより，順方向の電圧降下とリカバリ損失のトレードオフを改善できる。
（実施の形態８）
図１０に，本発明の実施の形態８であるダイオードの断面構造を示す。
By adopting such a structure, the press contact diode becomes a non-punch-through type. Therefore, by reducing the thickness of the n-substrate 1 and controlling the impurity concentration of the n-type high concentration impurity layer 3, the forward voltage drop and the recovery loss are reduced. The trade-off can be improved.
(Embodiment 8)
FIG. 10 shows a sectional structure of a diode according to the eighth embodiment of the present invention.
本実施の形態８のダイオードは，非圧接領域のｎ−基板１にライフタイムを局所的に短くした低ライフタイム領域１９を設けている点である。 The diode of the eighth embodiment is that a low lifetime region 19 in which the lifetime is locally shortened is provided on the n-substrate 1 in the non-pressure contact region.
このような構造とすることで，非圧接領域に蓄積されるキャリアが再結合して消滅する割合が高くなるため，非圧接領域の発熱を低減することができる。低ライフタイム領域の形成には電子線，プロトン，ヘリウムやAuやPtなどの重金属を使用する。また，図１０ではカソード電極６側のｎ−基板１に低ライフタイム領域１４を形成しているが，アノード電極側５側のｎ−基板１に形成しても非圧接領域のキャリアは低減するため問題ない。
（実施の形態９）
図１１に，本発明の実施の形態９であるＩＧＢＴの断面構造を示す。
With such a structure, the rate at which carriers accumulated in the non-pressure-contact region are recombined and disappears increases, so that heat generation in the non-pressure-contact region can be reduced. Heavy metals such as electron beam, proton, helium, Au and Pt are used to form the low lifetime region. In FIG. 10, the low lifetime region 14 is formed on the n-substrate 1 on the cathode electrode 6 side. However, even if it is formed on the n-substrate 1 on the anode electrode side 5, the carriers in the non-pressure contact region are reduced. So no problem.
(Embodiment 9)
FIG. 11 shows a cross-sectional structure of an IGBT according to the ninth embodiment of the present invention.
本実施の形態９のＩＧＢＴは，アクティブ領域とアクティブ領域を囲むように形成されたターミネーション領域とを備えており，アクティブ領域はｎ−基板１の主表面に選択的に形成されたｐ形ベース層１６と，ｐ形ベース層１６の表面に形成されたｎ形ソース層１８と，ｐ形ベース層１６とｎ形ソース層１８は電気的に接続され，且つｎ形ソース層の表面に形成されたエミッタ電極１３と，ｎ−基板１とｎ形ソース層１８とに挟まれたｐ形ベース層１６の表面にゲート酸化膜を介して形成されたゲート電極１７と，ｎ−基板１を挟んでｐ形ベース層１６の反対側に形成されたｎ形バッファ層１２と，ｎ形バッファ層１２の主表面の一部に形成されたｐエミッタ層１５と，ｎ形バッファ層１２とｐ形エミッタ層１５に接するように形成されたコレクタ電極１４とを備え，ターミネーション領域はｐ形ベース層１６と距離を隔て，且つｐ形ベース層１６を取り囲むように形成されたガードリング４と，ガードリング４と距離を隔て，且つガードリング４およびｐ形ベース層１６を取り囲むようにチップ端部に形成されたチャネルストッパ８と，ガードリング４およびチャネルストッパ８に接続されたフィールドプレート電極７とを備え，エミッタ電極１３およびコレクタ電極１４は層に垂直な方向から圧接されることで外部との電気的導通を取る半導体装置において，エミッタ電極１３の層に平行な方向の長さはｐ形エミッタ層１５の層に平行な方向の長さより長いことを特徴としている。 The IGBT of the ninth embodiment includes an active region and a termination region formed so as to surround the active region, and the active region is a p-type base layer selectively formed on the main surface of the n − substrate 1. 16, the n-type source layer 18 formed on the surface of the p-type base layer 16, and the p-type base layer 16 and the n-type source layer 18 are electrically connected and formed on the surface of the n-type source layer. Emitter electrode 13, gate electrode 17 formed on the surface of p-type base layer 16 sandwiched between n-substrate 1 and n-type source layer 18 via a gate oxide film, and p-type sandwiching n-substrate 1 The n-type buffer layer 12 formed on the opposite side of the base layer 16, the p-type emitter layer 15 formed on a part of the main surface of the n-type buffer layer 12, the n-type buffer layer 12 and the p-type emitter layer 15 Formed to touch And a guard ring 4 formed so as to surround the p-type base layer 16, a distance from the guard ring 4, and the guard ring 4. And a channel stopper 8 formed at the end of the chip so as to surround the p-type base layer 16, and a field plate electrode 7 connected to the guard ring 4 and the channel stopper 8. The emitter electrode 13 and the collector electrode 14 are layers In a semiconductor device that is electrically connected to the outside by being pressed from the direction perpendicular to the length, the length in the direction parallel to the layer of the emitter electrode 13 is longer than the length in the direction parallel to the layer of the p-type emitter layer 15. It is characterized by that.
このような構造とすることで，ＩＧＢＴにおいても，非圧接領域に注入されるキャリアが低減できるため，熱暴走を抑制できる。
（実施の形態１０）
図１２は，上述した各実施の形態で説明したダイオードまたはＩＧＢＴを採用した電力変換装置を示す回路図である。
By adopting such a structure, even in the IGBT, carriers injected into the non-pressure contact region can be reduced, so that thermal runaway can be suppressed.
(Embodiment 10)
FIG. 12 is a circuit diagram showing a power converter employing the diode or IGBT described in each of the above-described embodiments.
図１２の実施の形態１０はインバータの回路図を示しており，１０６はゲート駆動回路，１０７はＩＧＢＴ，１０８はダイオード，１０１と１０２は入力端子，１０３から１０５は出力端子であり，インバータ回路に本実施の形態１から９で説明したＩＧＢＴまたはダイオードを適用して電力変換装置を構成している。 Embodiment 10 of FIG. 12 shows a circuit diagram of an inverter, 106 is a gate drive circuit, 107 is an IGBT, 108 is a diode, 101 and 102 are input terminals, and 103 to 105 are output terminals. The power conversion device is configured by applying the IGBT or the diode described in the first to ninth embodiments.
上述した各実施の形態で説明したＩＧＢＴまたはダイオードを電力変換装置に適用することで，電力変換装置の高信頼化が実現出来る。 By applying the IGBT or the diode described in each embodiment described above to the power converter, high reliability of the power converter can be realized.
尚，本実施の形態ではインバータ回路について説明したが，コンバータやチョッパ，ＭＭＣ(Modular Multilevel Converter)等のその他の電力変換装置についても同様の効果が得られる。 Although the inverter circuit has been described in the present embodiment, the same effect can be obtained with other power converters such as a converter, a chopper, and an MMC (Modular Multilevel Converter).
以上，本発明者によってなされた発明を，発明の実施の形態に基づき具体的に説明したが，本発明は前記実施の形態に限定されるものではなく，その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments of the invention, the present invention is not limited to the above-described embodiments and can be variously modified without departing from the gist thereof. Needless to say.
例えば，実施の形態８のエミッタ側のゲート形状はプレーナ型ではなくトレンチ型としてもよく，そのゲートはストライプ状やメッシュ状に配置してもよい。 For example, the gate shape on the emitter side in the eighth embodiment may be a trench type instead of a planar type, and the gates may be arranged in a stripe shape or a mesh shape.
また，例えば，前記実施の形態の半導体材料は，シリコンでもシリコンカーバイドでも良く，他の半導体装置にも広く適用することができる。 Further, for example, the semiconductor material of the above embodiment may be silicon or silicon carbide, and can be widely applied to other semiconductor devices.
本発明は，半導体装置およびそれを用いた電力変換装置に関するもので，特にダイオードとそれを用いた電力変換装置に関するものである。 The present invention relates to a semiconductor device and a power conversion device using the semiconductor device, and more particularly to a diode and a power conversion device using the diode.
１：ｎ-基板
２：ｐ形拡散層
３：ｎ形高濃度不純物層
４：ガードリング
５：アノード電極
６：カソード電極
７：フィールドプレート電極
８：チャネルストッパ層
９：絶縁膜
１０：ｐ形カソード層
１１：２層目のアノード電極
１２：ｎ形バッファ層
１３：エミッタ電極
１４：コレクタ電極
１５：ｐエミッタ層
１６：ｐ形ベース層
１７：ゲート電極
１８：ｎ形ソース層
１９：低ライフタイム領域
１０１，１０２：入力端子
１０３，１０４，１０５：出力端子
１０６：ゲート駆動回路
１０７：ＩＧＢＴ
１０８：ダイオード
1: n-substrate 2: p-type diffusion layer 3: n-type high concentration impurity layer 4: guard ring 5: anode electrode 6: cathode electrode 7: field plate electrode 8: channel stopper layer 9: insulating film 10: p-type cathode Layer 11: Second-layer anode electrode 12: n-type buffer layer 13: emitter electrode 14: collector electrode 15: p-emitter layer 16: p-type base layer 17: gate electrode 18: n-type source layer 19: low lifetime region 101, 102: input terminals 103, 104, 105: output terminal 106: gate drive circuit 107: IGBT
108: Diode
Claims (14)
前記アクティブ領域は第1導電形の第1半導体層と，前記第1半導体層の一方の主表面に形成された第2導電形の第2半導体層と，前記第1半導体層を挟んで前記第2半導体層の反対側に形成され，且つ前記第1半導体層より不純物濃度の高い第1導電形の第3半導体層と，前記第2半導体層に接するように形成された第1電極層と，前記第3半導体層と前記第1半導体層に接するように形成された第2電極層とを備え，前記ターミネーション領域は前記第2半導体層と距離を隔て，且つ前記第2半導体層を取り囲むように形成されたガードリングと，前記ガードリングと距離を隔て，且つ前記ガードリングおよび前記第2半導体層を取り囲むようにチップ端部に形成されたチャネルストッパと，前記ガードリングおよび前記チャネルストッパに接続されたフィールドプレート電極とを備え，前記第1電極層および前記第2電極層は層に垂直な方向から圧接されることで外部との電気的導通を取るように構成され，
前記第3半導体層の層に平行な方向の長さは前記第1電極層の層に平行な方向の長さと比較して，前記第1半導体層の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出した半導体装置。 In a semiconductor device comprising an active region and a termination region formed so as to surround the active region,
The active region includes a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type formed on one main surface of the first semiconductor layer, and the first semiconductor layer sandwiching the first semiconductor layer. A third semiconductor layer of a first conductivity type formed on the opposite side of the semiconductor layer and having an impurity concentration higher than that of the first semiconductor layer; a first electrode layer formed so as to be in contact with the second semiconductor layer; The third semiconductor layer and a second electrode layer formed so as to be in contact with the first semiconductor layer, the termination region being spaced apart from the second semiconductor layer and surrounding the second semiconductor layer A guard ring formed at a distance from the guard ring, and a channel stopper formed at a chip end so as to surround the guard ring and the second semiconductor layer; and connected to the guard ring and the channel stopper. Field And a rate electrode, the first electrode layer and the second electrode layer is configured to make electrical conduction with the outside by being pressed from a direction perpendicular to the layer,
The length in the direction parallel to the layer of the third semiconductor layer is equal to the length in the direction perpendicular to the layer of the first semiconductor layer, compared with the length in the direction parallel to the layer of the first electrode layer, A semiconductor device protruding from an active region toward the termination region.
前記第2電極層は少なくても前記第1電極層と対向する領域に形成された半導体装置。 3. The semiconductor device according to claim 1, wherein:
A semiconductor device, wherein at least the second electrode layer is formed in a region facing the first electrode layer.
前記第3電極層の層に平行な方向の長さは前記第3半導体層の層に平行な方向の長さより長いことを特徴とする半導体装置。 A first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type formed on one main surface of the first semiconductor layer, and a second semiconductor layer sandwiching the first semiconductor layer A third semiconductor layer of a first conductivity type formed on the opposite side and having an impurity concentration higher than that of the first semiconductor layer; a first electrode layer formed so as to be in contact with the second semiconductor layer; and the first electrode A third electrode layer formed on a main surface of the layer and shorter than a length in a direction parallel to the layer of the first electrode layer; and a second electrode formed in contact with the third semiconductor layer and the first semiconductor layer. An electrode layer, a guard ring formed at a distance from the second semiconductor layer and surrounding the second semiconductor layer, a distance from the guard ring, and the guard ring and the second semiconductor layer A channel stopper formed at the end of the chip so as to surround the guard ring and the front And a connected field plate electrode in the channel stopper, the third electrode layer and the second electrode layer is configured to make electrical conduction with the outside by being pressed from a direction perpendicular to the layer,
A semiconductor device, wherein a length in a direction parallel to the third electrode layer is longer than a length in a direction parallel to the third semiconductor layer.
前記第3半導体層の層に平行な方向の長さは前記第3電極層の層に平行な方向の長さと比較して，前記第1半導体層の層に垂直な方向の長さ分，前記アクティブ領域から前記ターミネーション領域に向かって張り出した半導体装置。 5. The semiconductor device according to claim 4,
The length in the direction parallel to the layer of the third semiconductor layer is equal to the length in the direction perpendicular to the layer of the first semiconductor layer compared to the length in the direction parallel to the layer of the third electrode layer, A semiconductor device protruding from an active region toward the termination region.
前記第2電極層は少なくても前記第3電極層と対向する領域に形成された半導体装置。 The semiconductor device according to claim 4, wherein:
A semiconductor device, wherein at least the second electrode layer is formed in a region facing the third electrode layer.
前記第3半導体層は第2導電形の第4半導体層に取り囲まれるように形成された半導体装置。 The semiconductor device according to any one of claims 1 to 6,
A semiconductor device formed such that the third semiconductor layer is surrounded by a fourth semiconductor layer of a second conductivity type.
前記第4半導体層は前記第2電極層とは電気的にフローティングとなる半導体装置。 The semiconductor device according to claim 7, wherein
The semiconductor device in which the fourth semiconductor layer is electrically floating with respect to the second electrode layer.
前記第1半導体層に結晶欠陥が形成された半導体装置。 The semiconductor device according to any one of claims 1 to 8,
A semiconductor device in which crystal defects are formed in the first semiconductor layer.
前記第1半導体層と前記第3半導体層との間に第1導電形のバッファ層を形成した半導体装置。 The semiconductor device according to any one of claims 1 to 9,
A semiconductor device in which a buffer layer of a first conductivity type is formed between the first semiconductor layer and the third semiconductor layer.
前記複数の半導体スイッチング素子が，請求項1乃至13のいずれかに記載の半導体装置であることを特徴とする電力変換装置。 A pair of input terminals, a plurality of series connection circuits connected between the input terminals, and a plurality of semiconductor switching elements connected in series, and a plurality of output terminals connected to each series connection point of the plurality of series connection circuits And a power converter for converting power by turning on and off the plurality of semiconductor switching elements,
14. The power conversion device according to claim 1, wherein the plurality of semiconductor switching elements are the semiconductor device according to any one of claims 1 to 13.
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
| JP2015177142A true JP2015177142A (en) | 2015-10-05 |
Family
ID=54255995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014054289A Pending JP2015177142A (en) | 2014-03-18 | 2014-03-18 | Semiconductor and power converter using the same |
Country Status (1)
| Country | Link |
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| JP (1) | JP2015177142A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170112 |