JP2015177127A - 不揮発性半導体記憶装置 - Google Patents

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勝哉 寺井
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秀之 西沢
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Abstract

【課題】優れた電荷保持特性を実現する不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、オキシメタルもしくはクロロメタルを中心にもつポルフィリン構造を含む有機分子を有する有機分子層と、を備える。【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置の低ビットコスト化を実現し、かつ、メモリ性能を上げる方法としては、メモリセルの寸法を微細化する方法が有力である。しかし、メモリセルの微細化は、技術的に困難になってきている。
そこで、電荷蓄積層に有機分子を使うことが提唱されている。有機分子は様々な分子構造や置換基を有機合成することが出来る。このため、所望の電気化学的性質を付与でき、その構成単位も小さいため、メモリセルの微細化を実現できる可能性がある。
電荷蓄積層に有機分子を使った不揮発性半導体記憶装置では、電荷保持特性のさらなる向上が望まれる。
特表２００７−５３８３８８号公報
本発明が解決しようとする課題は、優れた電荷保持特性を実現する不揮発性半導体記憶装置を提供することにある。
実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、分子式（１）で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
ただし、Ｍはオキシメタルまたはクロロメタルであり、Ａｒ１〜４は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
を備える。
第１の実施形態の不揮発性半導体記憶装置のメモリセル部の断面図。 第１の実施形態の不揮発性半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の不揮発性半導体記憶装置のメモリセル部の一例の拡大模式図。 第１の実施形態の不揮発性半導体記憶装置のメモリセル部の別の一例の拡大模式図。 第２の実施形態の不揮発性半導体記憶装置のメモリセル部の断面図。 第３の実施形態の不揮発性半導体記憶装置のメモリセル部の断面図。 第４の実施形態の不揮発性半導体記憶装置のメモリセル部の断面図。 第５の実施形態の不揮発性半導体記憶装置の３次元概念図。 図８のＸＹ断面図 図８のＸＺ断面図。 実施例１のキャパシタンス測定の結果を示す図。 実施例１、比較例１及び比較例２の電荷保持特性を示す図。 実施例１、比較例１及び比較例２の電荷保持比率を示す図。 実施例２及び比較例３の電荷保持比率を示す図。
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の相対的位置関係を示すために、「上」、「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、図面を参照しつつ実施形態を説明する。
（第１の実施形態）
本実施形態の不揮発性半導体記憶装置は、半導体層と、制御ゲート電極と、半導体層と制御ゲート電極との間に設けられ、下記分子式（１）または分子式（２）で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
ただし、Ｍはオキシメタルまたはクロロメタルであり、Ａｒ１〜４は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
ただし、Ｍはオキシメタルまたはクロロメタルであり、Ｒ１〜１１は水素、メチル基、ハロゲン、アルコキシ基、カルボキシ基、シアノ基、ニトロ基から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
半導体層と有機単分子層との間に設けられるトンネル絶縁膜と、有機分子層と制御ゲート電極との間に設けられるブロック絶縁膜を、さらに備える。
本実施形態の半導体記憶装置は、トンネル絶縁膜とブロック絶縁膜の間に電荷蓄積層となる有機単分子層があり、その有機分子層を構成する有機分子の分子構造が、オキシメタルもしくはクロロメタルを中心にもつポルフィリン構造を含む。そして、このポルフィリン構造が修飾置換基を介してトンネル絶縁膜に化学吸着している。
本実施形態の半導体記憶装置は、上記構成を備えることにより、ポルフィリン環に対する垂直方向のダイポールが出来、有機分子及び有機分子層の再配向エネルギーが増加する。したがって、電荷が電荷蓄積層に保持されやすくなる。よって、メモリセルの電荷保持特性（データリテンション特性）が向上する。
図１は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図２は本実施形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置である。
図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、及び、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
メモリセルアレイにおいて、例えば、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、及び、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリング（メモリストリング）を構成している。
直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１１のソース領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１ｎのドレイン領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎ、及び選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。メモリセルトランジスタＭＣ１１、ＭＣ２１、・・・・・、ＭＣｍ１、メモリセルトランジスタＭＣ１２、ＭＣ２２、・・・・・、ＭＣｍ２、・・・・・・メモリセルトランジスタＭＣ１ｎ、ＭＣ２ｎ、・・・・・、ＭＣｍｎのそれぞれが制御ゲート電極に印加される動作電圧を制御するワード線ＷＬ１〜ＷＬｎで接続されている。
また、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤを備えている。
なお、図２のメモリセルアレイの周辺には、図示しない周辺回路が形成されている。
図１は、図２に示したメモリセルアレイ内の１つのメモリセル、例えば、図２中、点線で囲まれるメモリセルの断面を示している。本実施形態では、メモリセルのトランジスタが、正孔をキャリアとするｐ型トランジスタである場合を例に説明する。
メモリセルは、例えば、ｎ型不純物を含むｎ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上のトンネル絶縁膜１２、トンネル絶縁膜１２上の有機分子層（電荷蓄積層）１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
ここで、電荷蓄積層１４はメモリセル情報として積極的に電荷を蓄積する機能を備える。そして、トンネル絶縁膜１２は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層１０中のチャネル領域２４と電荷蓄積層１４との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域２４と電荷蓄積層１４との間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜１６は、いわゆる電極間絶縁膜であり、電荷蓄積層１４と制御ゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。
半導体層１０には、シリコンの他にも、シリコンジャーマナイド、ゲルマニウム、または化合物半導体等を適用することも可能である。
トンネル絶縁膜１２は、例えば酸化シリコン（ＳｉＯ２）膜である。トンネル絶縁膜１２の材料としては、例示した酸化シリコンに限定されることはなく、その他の絶縁膜を適宜適用することが可能である。
また、トンネル絶縁膜１２は積層膜でも構わない。例えば有機分子層１４を構成する有機分子がトンネル絶縁膜表面へ化学結合（化学吸着）することを促進するために他の材料を積層することもあり得る。例えば、酸化アルミニウムがある。
電荷蓄積層１４は、例えば、単分子膜で構成されている。電荷蓄積層１４の厚さは、メモリセルを微細化する観点から２０ｎｍ以下であることが望ましい。
ブロック絶縁膜１６は、金属酸化膜、例えばハフニウム酸化物である。ブロック絶縁膜１６は、上述の酸化ハフニウム（ＨｆＯ２）以外にも、例えば、酸化アルミニウム（Ａｌ２Ｏ３）等が用いられる。
ブロック絶縁膜１６は、単層膜でも良く、積層膜でも良い。ブロック絶縁膜１６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される金属酸化膜である。
制御ゲート電極１８は、例えば不純物が導入されて導電性が付与された多結晶シリコンである。制御ゲート電極１８には、任意の導電材料を用いることができる。制御ゲート電極１８には、上述の多結晶シリコンの他にも、例えば、不純物が導入されて導電性が付与された非晶質シリコン等を用いることが可能である。また、制御ゲート電極１８には金属、合金、金属半導体化合物などが用いられてもかまわない。
そして、ソース領域２０とドレイン領域２２は、例えば、ｐ型不純物を含むｐ型拡散層で形成されている。
図３は、本実施形態の半導体記憶装置のメモリセル部の一例の拡大模式図である。電荷蓄積層１４に使われる有機分子の構造と吸着様式の詳細を示す図である。
電荷蓄積層１４は有機分子（電荷蓄積分子）２５で構成される。電荷蓄積分子２５は、メモリセルのデータとなる電荷を蓄積する機能を備える。
図３に示すメモリセルの電荷蓄積分子２５は、下記分子式（１）で記述される分子構造を有する。
ただし、Ｍはオキシメタルまたはクロロメタルであり、Ａｒ１〜４は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
図３に示すメモリセルの電荷蓄積分子２５は、少なくともポルフィリン環を構造内にもち、ポルフィリン環中心にオキシメタルもしくはクロロメタルが結合している。さらに、電荷蓄積分子２５は、トンネル絶縁膜１２に修飾置換基Ｘを介して化学結合（化学吸着）している。修飾置換基Ｘは、いわゆるリンカーである。
修飾置換基Ｘで電荷蓄積分子２５が化学吸着しているため、電荷蓄積層１４は有機単分子膜と考えることも出来る。電荷蓄積層１４はナノメートルオーダーで、厳密にみると層になっていない場合もある。本明細書中、「層」とはそれを構成すると考える各元素の面密度が１０の１２乗平方センメートル以上存在する場合を指すことと定義する。
分子式（１）中のＡｒ１とＡｒ３が同一の置換基であることが、電荷蓄積分子２５の製造を容易にする観点から望ましい。
図４は、本実施形態の半導体記憶装置のメモリセル部の別の一例の拡大模式図である。電荷蓄積層１４に使われる有機分子の構造と吸着様式の詳細を示す図である。
図４に示すメモリセルの電荷蓄積分子２５は、下記分子式（２）で記述される分子構造を有する。
ただし、Ｍはオキシメタルまたはクロロメタルであり、Ｒ１〜１１は水素、メチル基、ハロゲン、アルコキシ基、カルボキシ基、シアノ基、ニトロ基から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
図４に示すメモリセルの電荷蓄積分子２５は分子式（２）に示すように、フェニル基がポルフィリン環に結合している構造である。分子式（２）のようなフェニル基を持つ構造にすることで、分子構造に新たな置換基を結合させ分子設計の多様化が図れる。また、エーテル基を備えることで、電荷蓄積分子２５の製造が容易になる。
電荷蓄積分子２５は電場の印加によって電荷蓄積を担う働きがある。電荷蓄積部分には耐熱性が高いポルフィリン構造を用いることが望ましい。また、ポルフィリン構造の中心に配位される元素群として、オキシメタルもしくはクロロメタルが用いられることで、電荷蓄積分子２５による電荷保持特性が向上する。
オキシメタルもしくはクロロメタルの例示として、さらに好適な具体例としてはオキソバナジウム（Ｖ＝Ｏ）、オキソチタニウム（Ｔｉ＝Ｏ）、クロロアルミニウム（Ｃｌ−Ａｌ）があげられる。
分子式（１）及び分子式（２）の修飾置換基Ｘは、化学結合によってトンネル絶縁膜１２上に電荷蓄積分子２５を化学吸着させ固定化させる働きがある。これにより電荷蓄積分子２５は多層形成されることなくトンネル絶縁膜１２上に配置される。このため、電荷蓄積分子２５が単分子膜となり、膜厚の均一性や、薄膜化による微細化が可能となる。
さらに、電荷蓄積分子２５が修飾置換基Ｘを介してトンネル絶縁膜１２に化学吸着することで、加熱された場合に電荷蓄積分子２５が蒸発や気化、分解する温度が高くなる。すなわち、電荷蓄積層１４の耐熱性が上がる。
修飾置換基Ｘには、一般に自己組織化単分子膜（ＳＡＭ）に用いられる化学反応基を用いることが望ましい。例えば、修飾置換基Ｘは、シリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基から選ばれることが望ましい。
電荷蓄積分子２５は、質量分析装置（ＭＳ）、二次イオン質量分析計（ＳＩＭＳ）、核磁気共鳴装置（ＮＭＲ）、元素分析装置、赤外反射吸収分光法（ＩＲ−ＲＡＳ）、蛍光Ｘ線分析装置（ＸＲＦ）、Ｘ線光電子分光分析法（ＸＰＳ）、紫外可視分光光度計（ＵＶ−ｖｉｓ）、分光蛍光光度計（ＦＬ）などを用いて検出することができる。
電荷蓄積層１４の上に金属酸化物などの絶縁膜が形成されている場合は、例えば、アルゴンイオンを用いたスパッタ装置などで表面を削りながら分析する。あるいは、フッ化水素酸水溶液などにより電荷蓄積層１４を、金属酸化物などの絶縁層と同時に溶解させて剥がし、その溶液を分析する。
また、上記スパッタ装置などにより表面を削って分析する方法では、削る方法として加熱処理しても良い。この場合、削った物質を含むガスは、活性炭などの別の物質に吸着させてから、そのガスが吸着した活性炭などの別の物質を分析して検出してもよい。また、上記フッ化水素酸水溶液などにより溶解させて剥がし、その溶液を分析する方法では、溶解させて剥がした物質を含む溶液を減圧、もしくは加熱処理して濃縮させてから分析して検出してもよい。
本実施形態のメモリセルの書き込み動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に負の電圧となるように電圧を印加し、電荷蓄積層１４に正電荷を蓄積する。制御ゲート電極１８が相対的に負の電圧となると、チャネル領域２４には、反転層が形成され正孔が蓄積する。この正孔がトンネル絶縁膜１２中を移動して電荷蓄積層１４の電荷蓄積分子に蓄積される。
この状態では、メモリセルのトランジスタの閾値が、正孔が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
データの消去動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に正の電圧となるように電圧を印加する。制御ゲート電極１８と半導体層１０間の電界により、電荷蓄積層１４に蓄積されていた正孔がトンネル絶縁膜１２中を移動して半導体層１０へと引き抜かれる。
この状態では、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“１”となる。
データの読み出し時には、ソース領域２０とドレイン領域２２間に電圧を印加する。例えば、正孔が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が高いため、チャネル領域２４に反転層は形成されず、ソース・ドレイン間に電流が流れない。
一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が低いため、チャネル領域２４に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域２０とドレイン領域２２間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
以上のように、本実施形態のメモリセルの書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
次に、本実施形態の半導体記憶装置の作用、効果について説明する。
電荷蓄積分子２５は、トンネル絶縁膜１２上にそれぞれが化学的に結合することで化学吸着し、均一な電荷蓄積層１４を形成する。
上述のように、電荷蓄積分子２５は、チャネル領域２４から、トンネル絶縁膜１２を介して注入された電荷を蓄積する働きを担う。
電荷蓄積分子２５はポルフィリン構造を有しており、チャネル領域２４からトンネル絶縁膜１２を介して注入された電荷は中心配位体を含むポルフィリン環部分に局在化して蓄積される。電荷保持状態を長くするということは、電荷蓄積分子２５の電荷蓄積状態、つまり荷電状態から中性状態に戻る速度を小さくすると考えればよい。この２状態の変移をマーカス理論も交えて捉えると以下のように考察することが出来る。
荷電状態から中性状態に戻る際の電子移動速度係数ＫＥＴは下記式で考えることが出来る
ＶＣＮ：荷電状態と中性状態の波動関数の重なり積分、ＦＣ：フランク・コンドン因子、λＳ：再配向エネルギー、Ｔ：温度、ΔＧ０：両状態のギブス自由エネルギー差、ｋ: ボルツマン定数
よって、電子移動速度係数ＫＥＴを小さくするには、（１）ＶＣＮを小さくすること、（２）―ΔＧ０を小さくすること、（３）λＳを大きくことを考えればよい。（１）を実現するには、例えば電荷蓄積部とチャネル領域の電気的もしくは物理的な相互作用を小さくすることが考えられる。（２）を小さくするには例えば電荷が蓄積される分子軌道準位を制御することが考えられる。
λＳを支配する最大因子は荷電状態にある分子が感じる電場である。特に荷電状態分子に双極子（ダイポール）がある場合、その双極子が大きくなると大きなλＳになると考えられる。電荷蓄積分子２５が１つ荷電状態になった場合、周辺の他の電荷蓄積分子が大きな双極子をもてば、λＳは大きくなることが予想される。さらに、電荷が蓄積される部分に近い双極子が発生すれば、λＳの更なる増大が見込める。
この考えに基づき、鋭意検討を重ねた結果、ポルフィリン環の中心配位体に双極子をもつ構造を電荷蓄積分子２５に適用することを見出した。特に、中心配位体に中心金属元素をもち、さらにその中心金属元素に大きな電気陰性度をもつ元素が結合している構造にすることで、ポルフィリン環の面外に大きなダイポールが発生する。中心配位体としては、金属原子に酸素原子が結合したオキシメタル、または金属原子に塩素原子が結合したクロロメタルが好適である。この中心配位体は、さらに具体的にはオキシバナジウム（Ｖ＝Ｏ）、オキシチタニウム（Ｔｉ＝Ｏ）、クロロアルミニウム（Ａｌ−Ｃｌ）が好適である。
同一のポルフィリン誘導体の中心配位体として上記３つに加えて、中心配位体として金属のみの代表例として亜鉛（Ｚｎ）を用いた場合、それぞれの誘導体のダイポールモーメントを基底関数Ｂ３ＹＰ／６−３１Ｇ（ｄ）により計算値として求めたものが表１である。
表１を見れば明らかな通り、中心配位体としてオキシメタルやクロロメタルをもつ誘導体は中心に金属ももつ誘導体と比較して大きなダイポールモーメントをもち、かつその方向はポルフィリン環平面に対して垂直方向に集中する。
このようにポルフィリン構造の中心配位体にオキシメタルもしくはクロロメタルを用いた電荷蓄積分子２５に用いることで、λＳが大きくなり、電荷保持状態が長く、メモリセルの電荷保持特性が向上する。
次に、本実施形態の半導体記憶装置の製造方法について説明する。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体層１０上にトンネル絶縁膜１２を形成し、上記トンネル絶縁膜１２上に電荷蓄積層１４を形成し、上記電荷蓄積層１４上にブロック絶縁膜１６を形成し、上記ブロック絶縁膜１６上に制御ゲート電極１８を形成する。
例えば、単結晶シリコンの半導体層１０上に、トンネル絶縁膜１２を形成する。トンネル絶縁膜１２は、酸化シリコンの場合、例えば、シリコン基板を熱酸化炉に導入し、強制的に酸化させることによって形成できる。
また、トンネル絶縁膜１２は、ＡＬＤや、スパッタなどの成膜装置によって、形成することも可能である。成膜する場合、成膜後の絶縁膜をＲａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置でアニールすることが望ましい。
次に、トンネル絶縁膜１２上に電荷蓄積層１４を形成する。
電荷蓄積層１４を形成する場合には、例えば以下の方法を適用出来る。
まず、電荷蓄積層１４を形成する下地となるトンネル絶縁膜１２の表面を、洗浄する。この洗浄には、例えば、硫酸と過酸化水素水の混合液（混合比は例えば２：１）による洗浄や、紫外光を絶縁膜表面に照射するＵＶ洗浄を用いることができる。
次に、分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を準備する。電荷蓄積分子２５を溶剤に溶かした溶液に、洗浄したトンネル絶縁膜１２の表面を浸す。そして、修飾置換基Ｘをトンネル絶縁膜１２の表面と反応させる。
溶剤としては、有機分子がよく溶解するものを用いることが考えられ、アセトン、トルエン、エタノール、メタノール、ヘキサン、シクロヘキサノン、イソプロピルアルコール、プロピレングリコールモノメチルエーテルアセタート（ＰＥＧＭＡ）などの有機溶媒などが考えられる。場合によっては、水に溶解する電荷蓄積分子２５もあり、その場合は水を溶剤として用いることができる。また、これらの混合溶媒も溶剤として用いることも可能である。
溶剤に溶かす電荷蓄積分子２５の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な吸着分子が増加する。このため、適切な濃度にすることが望ましい。例えば、その濃度は、０．０１ｍＭ〜１００ｍＭ程度にすることが望ましい。
絶縁膜の表面を、電荷蓄積分子２５の溶液に浸す時間は、十分に反応する程度の時間であることが望ましく、具体的には１分間以上待つことが望ましい。
修飾置換基Ｘとトンネル絶縁膜１２表面の吸着反応を促進するために、触媒を添加してもよい。触媒としては、例えば加水分解を促進させるために、酸や塩基を選択することがある。触媒の添加量は、多すぎると、パッキング分子が溶媒中で自己反応して重合などの副反応を引き起こすため、少量にすることが望ましい。望ましくは、溶液の体積に対して、３％以下がよい。
その後、使用した溶剤に浸して超音波洗浄機を使用してリンスする。この作業は、余計に物理吸着した有機物を洗い流すため、最低でも溶剤を新しいものに入れ替えて２回以上を行なうことが望ましい。
次いでエタノールに浸して同様に、超音波洗浄機を使用してリンスする。
その後、窒素のエアーガンや、スピンコーターなどによって、溶剤を除去し、乾燥させる。これにより、電荷蓄積分子２５で構成された電荷蓄積層１４がトンネル絶縁膜１２上に形成される。
その後、例えば、ハフニウム酸化膜を電荷蓄積層１４上に堆積し、ブロック絶縁膜１６を形成する。
ブロック絶縁膜１６は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）やスパッタなどの成膜装置によって形成できる。成膜装置は、有機分子で形成された電荷蓄積層１４が分解されない低ダメージの成膜装置が望ましく、例えば、サーマル式のＡＬＤ装置が望ましい。成膜後の絶縁膜は、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置でアニールすると、膜中の原子密度が上がるため望ましい。
その後、例えば、不純物がドープされた多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成して、制御ゲート電極１８を形成する。その後、積層した膜をパターニングすることで、ゲート電極構造が形成される。
その後、例えば、制御ゲート電極１８をマスクにｐ型不純物をイオン注入して、ソース領域２０及びドレイン領域２２を形成する。このようにして、図１に示す不揮発性半導体記憶装置を製造することが可能となる。
以上のように、本実施形態によれば、電荷蓄積層１４に分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を用いることで、電荷保持特性に優れた不揮発性半導体記憶装置の実現が可能となる。
（第２の実施形態）
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜を備えず、電荷蓄積層が、トンネル絶縁膜の機能を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図５は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、ｎ型不純物を含むｎ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
本実施形態では、電荷蓄積層１４中の電荷蓄積分子２５がトンネル絶縁膜の機能を兼ね備える。本実施形態では、電荷蓄積分子２５が、半導体層１０に直接化学結合する。
第１の実施形態同様、電荷蓄積分子２５は、メモリセルのデータとなる電荷を蓄積する機能を備える。
そして、電荷蓄積分子２５のアルキル鎖部分により半導体層１０との絶縁性を保つ機能が発現される。電荷蓄積分子２５は、例えば、上記分子式（１）または分子式（２）において、アルキル鎖部分の炭素数（ｎ）が６以上３０以下のアルキル鎖である。
アルキル鎖の炭素数は６以上３０以下であり、１０以上２０以下であることがより望ましい。上記範囲を下回ると、絶縁耐性が劣化するおそれ、自己組織化単分子膜が形成しにくくなるおそれがあるからである。また、上記範囲を上回ると、膜厚が厚くなり微細化が難しくなるおそれがあるからである。
本実施形態の不揮発性半導体装置の製造方法は、半導体層１０上に、分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を含む電荷蓄積層１４を自己組織化により形成し、その電荷蓄積層１４上にブロック絶縁膜１６を形成し、上記ブロック絶縁膜１６上に制御ゲート電極１８を形成する。
例えば、単結晶シリコンの半導体層（半導体基板）１０上に、電荷蓄積層１４を自己組織化により形成する。
半導体層１０上に、直接、電荷蓄積層１４を形成する以外は、第１の実施形態と同様である。
本実施形態によれば、酸化物等、無機物のトンネル絶縁膜にかえて、電荷蓄積層１４でトンネル絶縁膜の機能を実現する。したがって、メモリセル構造の物理膜厚を薄くすることが可能となる。よって、微細なメモリセルを備えた不揮発性半導体記憶装置が実現される。
また、無機物のトンネル絶縁膜の形成が不要となることで、製造プロセスの簡略化を実現することが可能となる。
なお、例えば、さらに有機分子層１４の電荷蓄積分子２５の制御ゲート電極１８側に、アルキル鎖等を設けることで有機分子層１４にブロック絶縁膜の機能を持たせ、酸化物等、無機物のブロック絶縁膜１６を省略する構成とすることも可能である。
（第３の実施形態）
本実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜と電荷蓄積層との間に導電層が形成されること以外は第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図６は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、ｎ型不純物を含むｎ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上のトンネル絶縁膜１２、トンネル絶縁膜１２上の導電層３０、導電層３０上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
導電層３０は、電荷蓄積層１４に蓄積される電荷を均一に分散させる機能を備える。したがって、電荷蓄積層１４内にばらつきのない一定な電荷の濃度分布を与え、安定した動作が実現される。また、電荷蓄積層１４に蓄積される電荷の読み出し、書き込み効率を向上させる機能を備える。
導電層３０は、例えば、半導体膜、金属膜、あるいは、金属化合物膜である。例えば、不純物が導入されて導電性が付与された非晶質シリコンや多結晶シリコンを用いることが可能である。
本実施形態の場合、導電層３０上に電荷蓄積分子２５を自己組織化により結合させる。この際、導電層３０がシリコンであれば、電荷蓄積分子２５の修飾置換基Ｘはチオール基であることが、結合を容易にさせる観点から望ましい。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体層１０上にトンネル絶縁膜１２を形成し、上記トンネル絶縁膜１２上に導電層３０を形成し、上記導電層３０上に、分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を含む電荷蓄積層１４を形成し、上記電荷蓄積層１４上にブロック絶縁膜１６をＡＬＤ法により形成し、上記ブロック絶縁膜１６上に制御ゲート電極１８を形成する。
導電層３０は、例えば、ＣＶＤ法、ＡＬＤ法、または、スパッタ法等によってトンネル絶縁膜１２上に形成される。そして、導電層３０上に電荷蓄積層１４を形成する。
半導体層１０上にトンネル絶縁膜１２を形成し、導電層３０上に、電荷蓄積層１４を形成する以外は、第１の実施形態と同様である。
本実施形態によれば、動作が安定し、読み出し、書き込み特性に優れた不揮発性半導体記憶装置が実現される。
（第４の実施形態）
本実施形態の不揮発性半導体記憶装置は、メモリセルのトランジスタが電子をキャリアとするｎ型トランジスタであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
メモリセルは、例えば、ｐ型不純物を含む単結晶のｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上のトンネル絶縁膜１２、トンネル絶縁膜１２上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上の制御ゲート電極１８を備えている。制御ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中の制御ゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
ソース領域２０とドレイン領域２２は、例えば、ｎ型不純物を含むｎ型拡散層で形成されている。
本実施形態のメモリセルの書き込み動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に正の電圧となるように電圧を印加し、電荷蓄積層１４に負電荷を蓄積する。制御ゲート電極１８が相対的に正の電圧となると、チャネル領域２４には、反転層が形成され電子が蓄積する。この電子がトンネル絶縁膜１２中を移動して電荷蓄積層１４の電荷蓄積分子に蓄積される。
この状態では、メモリセルのトランジスタの閾値が、電子が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
データの消去動作時には、制御ゲート電極１８と半導体層１０間に制御ゲート電極１８が相対的に負の電圧となるように電圧を印加する。制御ゲート電極１８と半導体層１０間の電界により、電荷蓄積層１４に蓄積されていた電子がトンネル絶縁膜１２中を移動して半導体層１０へと引き抜かれる。
この状態では、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“１”となる。
データの読み出し時には、ソース領域２０とドレイン領域２２間に電圧を印加する。例えば、電子が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が高いため、チャネル領域２４に反転層は形成されず、ソース・ドレイン間に電流が流れない。
一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が低いため、チャネル領域２４に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域２０とドレイン領域２２間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
以上のように、本実施形態のメモリセルの書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
本実施形態においても、第１の実施形態同様、電荷蓄積層１４に分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を用いることで、電荷保持特性優れた不揮発性半導体記憶装置の実現が可能となる。
（第５の実施形態）
本実施形態の不揮発性半導体記憶装置は、絶縁層と制御ゲート電極とが交互に積層される積層体と、複数の制御ゲート電極に対向して設けられる半導体層と、半導体層と制御ゲート電極との間に設けられ、上記分子式（１）で記述される分子構造を含む有機分子を有する有機分子層と、を備える。
本実施形態の不揮発性半導体記憶装置は、３次元構造の装置である点で、第１の実施形態と異なっているが、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の不揮発性半導体記憶装置の３次元概念図である。図９は、図８のＸＹ断面図である。図１０は、図８のＸＺ断面図である。
本実施形態の不揮発性半導体記憶装置は、例えば、シリコンの基板５０上に、絶縁層４４と制御ゲート電極１８が交互に複数積層される積層体６０を備えている。
そして、例えば、積層体６０の上面から最下層の制御ゲート電極１８まで貫通する孔が設けられる。そして、その孔の側面にブロック絶縁膜１６が設けられ、ブロック絶縁膜１６の内面に電荷蓄積層１４が設けられる。
さらに、電荷蓄積層１４の内面にトンネル絶縁膜１２が設けられる。また、トンネル絶縁膜１２の内面に、柱状の半導体層１０が形成されている。なお、半導体層１０は必ずしも柱状でなくとも、例えば膜状であってもかまわない。
いいかえれば、複数の制御ゲート電極１８に対向して設けられる半導体層１０が設けられている。そして、半導体層１０と制御ゲート電極１８との間に、トンネル絶縁膜１２、電荷蓄積層１４、ブロック絶縁膜１６が設けられる。
図８、図１０中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層１０と制御ゲート電極１８の間に、トンネル絶縁膜１２、電荷蓄積層１４、ブロック絶縁膜１６が形成される構造となっている。
電荷蓄積層１４中の電荷蓄積分子２５は、分子式（１）中のリンカーである修飾置換基Ｘを介して、半導体層１０側あるいは制御ゲート電極１８側のいずれに化学結合してもかまわない。例えば、電荷蓄積分子２５がリンカーによって、トンネル絶縁膜１２に化学結合する構成とすることも可能である。また、例えば、電荷蓄積分子２５がリンカーによって、ブロック絶縁膜１４に化学結合する構成とすることも可能である。
なお、本実施形態の３次元構造は、公知の３次元構造の不揮発性半導体記憶装置の製造方法を適用することで製造可能である。
本実施形態の不揮発性半導体記憶装置は、電荷蓄積層１４に分子式（１）または分子式（２）の分子構造を有する電荷蓄積分子２５を用いることで、電荷保持特性が向上する。さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１ないし第４の実施形態よりもさらに集積度の高い不揮発性半導体記憶装置を実現することが可能となる。
以下、実施例について説明する。
（実施例１）
第１の実施形態に対応する膜構造を作成して評価した。
ｐ型のシリコン基板を用いて、２端子の素子を以下の方法で作製した。作成した素子に、データの書き込みとなるパルス電圧をかけて、その前後のキャパシタンス特性を測定することにより、電荷の蓄積量、電荷の保持時間を確認することができる。
ｐ型のシリコン基板を熱酸化炉に導入し、表面に酸化シリコン膜を成膜した。酸化シリコンの膜厚は、膜厚測定の結果から約３ｎｍであった。この基板の上にＡＬＤを用いて酸化アルミニウム（Ａｌ２Ｏ３）を約０．１ｎｍ分（ＡＬＤで１ｃｙｃｌｅ分）成膜した。この酸化アルミニウム層は電荷蓄積分子２５の修飾置換基Ｘの種類に依存し吸着量を制御するために使用している。本実施例の場合、電荷蓄積分子として中心にヴァナジウムオキシを持ち、修飾置換基Ｘがホスホン酸であるポルフィリン誘導体（Ｖ＝Ｏ体）を用いた。
次に、ＵＶ洗浄機で１０分間、この基板の表面を照らし、洗浄した。洗浄した基板を、０．５ｍＭの濃度にしたＶ＝Ｏ体を溶かしたトルエン／エタノール混合溶液（混合比率１：１）中に入れ、一昼夜静置した。
このＶ＝Ｏ体のダイポールモーメントを分子軌道計算（ベースセットＢ３ＬＹＰ／６−３１Ｇ（ｄ））で求めると分子全体のダイポールモーメントは２．７１、ポルフィリン環に対して垂直方向のダイポールモーメントは２．０２と算出された。
その後、基板を取り出して、未使用のトルエン／エタノール溶液の中に移し、１分間、超音波洗浄機でリンスを行なった。なお、この混合溶液によるリンス作業は混合溶液を新しいものに置換し、計２回行なった。
さらに、リンスした基板を、エタノール溶液の中に移し、１分間、超音波洗浄機でリンスを行なって、窒素のエアーダスターで乾燥させた。
次に、その基板をサーマル式のＡＬＤ装置に導入し、Ｖ＝Ｏ体が吸着した面の上に、１５０℃で酸化ハフニウムを成膜した。膜厚測定の結果、酸化ハフニウムの膜厚は２０ｎｍ程度であった。
そして、その基板の裏面を濃フッ酸水溶液に漬け、裏面に形成された余計な酸化物の膜を除去し、純水でリンスした後、裏面にアルミニウムを蒸着し、基板側の電極とした。また、基板の酸化ハフニウムの上面には、金属製の穴の開いたマスクを通して、金を蒸着し、制御ゲート電極とした。最後に、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置に導入し、３００℃で３０分間、３％のＨ２が混入したＮ２ガス雰囲気下でアニールして、２端子の素子を作製した。
（実施例２）
第４の実施形態に対応する４端子のトランジスタ素子を作成して評価した。膜構成は実施例１と同様とした。
ｐ型のシリコン基板をフォトレジストでパターニングし、リンのイオンインプランテーションを行ない、ｎ型のチャネル領域を形成した。次に、熱酸化炉でシリコン基板上に酸化シリコンのトンネル膜を成膜した。酸化シリコンの膜厚は、膜厚測定の結果から、５ｎｍ程度であった。この基板の上にＡＬＤを用いて酸化アルミニウム（Ａｌ２Ｏ３）を約０．１ｎｍ分（ＡＬＤで１ｃｙｃｌｅ分）成膜した。
次にこの、ＵＶ洗浄機で１０分間、この基板の表面を照らし、洗浄した。洗浄した基板は、実施例１で用いた分子を０．５ｍＭの濃度で溶かしたトルエン／エタノール混合溶液（混合比率１：１）中に入れ、一昼夜静置した。
その後、基板を取り出して、未使用のトルエン／エタノール溶液の中に移し、１分間、超音波洗浄機でリンスを行なった。なお、この混合溶液によるリンス作業は混合溶液を新しいものに置換し、計２回行なった。
さらに、リンスした基板を、エタノール溶液の中に移し、１分間、超音波洗浄機でリンスを行なって、窒素のエアーダスターで乾燥させた。
次に、その基板をサーマル式のＡＬＤ装置に導入し、Ｖ＝Ｏ体が吸着した面の上に、１５０℃で酸化ハフニウムを成膜した。膜厚測定の結果、酸化ハフニウムの膜厚は１０ｎｍ程度であった。
次に、ＲＴＡ装置に導入し、３００℃で３０分間、３％のＨ２が混入したＮ２ガス雰囲気下でアニールしてから、酸化ハフニウム上に電子ビーム（ＥＢ）蒸着装置でニッケルを１００ｎｍ程度積層した。蒸着したニッケル膜は、フォトレジストでパターニングして、ゲート電極とした。
次に、チャネル領域につながるソース・ドレイン領域をフォトレジストでパターニングして、バッファードフッ酸でウエットエッチングして、シリコン表面を出して、その表面にアルミニウムを１００ｎｍ程度蒸着して、ソース・ドレイン電極とした。また、基板の裏面をフッ酸でウエットエッチングして洗浄し、アルミニウムを２００ｎｍ程度蒸着して、基板電極とし、ゲート、ソース、ドレイン、基板の４端子からなるトランジスタ素子を作製した。
（比較例１）
実施例１同様、第１の実施形態に対応する膜構造を作成して評価した。ただし、実施例１では電荷蓄積分子としてＶ＝Ｏ体であったのにかえて、中心金属が亜鉛である他はすべて同じ分子構造である亜鉛ポルフィリン誘導体（Ｚｎ体）とした。電荷蓄積分子の種類以外は実施例１と同様のため、省略する。このＺｎ体のダイポールモーメントを分子軌道計算（ベースセットＢ３ＬＹＰ／６−３１Ｇ（ｄ））で求めると分子全体のダイポールモーメントは３．７７、ポルフィリン環に対して垂直方向のダイポールモーメントは０．０と算出された。
（比較例２）
実施例１、比較例２と同様、第１の実施形態に対応する膜構造を作成して評価した。ただし、比較例１で用いたＺｎ体の構造において、ポルフィリン環についているＡｒ２についている置換基を電子吸引性の高い置換基に変え、ポルフィリン環面に対して並行な方向のダイポールを増大させた亜鉛ポルフィリン誘導体（Ｅ−Ｚｎ体）とした。電荷蓄積分子の種類以外は実施例１と同様のため、省略する。このＥ−Ｚｎ体のダイポールモーメントを分子軌道計算（ベースセットＢ３ＬＹＰ／６−３１Ｇ（ｄ））で求めると分子全体のダイポールモーメントは６．８９、ポルフィリン環に対して垂直方向のダイポールモーメントは０．０と算出された。
（比較例３）
実施例２同様、第４の実施形態に対応する４端子のトランジスタ素子を作成して評価した。ただし、電荷蓄積分子は比較例１で用いた分子を用いた。電荷蓄積分子の種類以外は実施例１と同様のため、省略する。
実施例１、比較例１〜２のそれぞれの素子の裏面のアルミニウム電極を測定装置のステージと接触させて端子を取り、上面の金電極に測定針を当てて端子を取り電圧を印加した。それぞれの素子について、電圧を変えながらキャパシタンス測定を行ない、次にパルス電圧をかけてデータの書き込みを行った。
図１１は、実施例１のキャパシタンス測定の結果を示す図である。実施例１の素子に対して、電圧を−１４Ｖに固定し、パルス印加時間を１００μｓから１ｓまで順次変え、その都度キャパシタンス測定を行った結果を重畳させた図である。
キャパシタンスの飽和領域が見られ、パルス印加時間を増やすに応じて、キャパシタ特性がマイナス方向にシフトしていくことが確認できた。この電圧シフトは、金のゲート電極から印加したパルス電圧によって、ｐ型のシリコン基板から電荷蓄積層に正電荷（正孔）が移動し、電荷蓄積層に正電荷が蓄積されていることを示している。
次に、実施例１と、比較例１及び２について、蓄積電荷の保持特性を測定した。この保持特性は、まず素子に書き込みパルスを印加した直後にキャパシタンス測定を行った後、一定時間放置後に再度キャパシタンス測定を行うことで、キャパシタ特性の経時変化を測定することで評価した。
図１２は、実施例１、比較例１及び比較例２の電荷保持特性を示す図である。図１３は、実施例１、比較例１及び比較例２の電荷保持比率を示す図である。
各素子において蓄積電荷密度がほぼ同等になるよう金の制御ゲート電極にパルス電圧を制御印加し、正電荷が蓄積したことによりシフトしたキャパシタンスの閾値電圧（Ｖｆｂ）を、一定時間経過後に再度キャパシタンス測定を行なうことによってキャパシタンスの閾値電圧を調べ、そのしきい値の経時変化を求めることで、蓄積された電荷量の時間的減衰を評価した。
図１２は、各経過時間後の測定から算出された各Ｖｆｂを書き込み前のキャパシタ特性から、算出されたＶｆｂをひいた値（ΔＶｆｂ）を縦軸に、経過時間を横軸にプロットしたグラフである。プロットした点に対して、対数で近似線を引き、書き込みパルス印加直後に測定した初期の電圧シフトした値に対して５％減衰するまでの時間を調べた。また、図１３は、経過時間に対し、保持している電荷の比率をプロットしたグラフである。
閾値電圧（ΔＶｆｂ）が５％減衰するまでの時間は、実施例１は、比較例１に比べて約４６００倍、比較例２に比べて約１３００倍となり、実施例１が優れた電荷保持特性を有することが分かった。つまり電荷蓄積分子としてダイポールの大きさと共に、ダイポールの方向が蓄積電荷の保持特性に影響し、実施例１のようにポルフィリン環に対して垂直方向にダイポールモーメントがあることで、電荷保持特性が向上することが分かった。
図１４は、実施例２及び比較例３の電荷保持比率を示す図である。実施例２と、比較例３について、それぞれのトランジスタ素子のゲート電極に、−１４Ｖの電圧を１００ｍｓの時間かけて書き込みを行ない、それによって生じた閾値電圧シフトを読み出し、経過時間に対して追跡した。なお、読み出しはソース−ドレイン間の電圧を０．１Ｖ一定にかけて、ゲート電圧を−３Ｖ〜３Ｖの間でかけて得られるドレイン電流を読み取ることで行ない、ドレイン電流が１×１０−７Ａ流れたときの電圧を閾値電圧とした。
図１４は、閾値電圧シフトの経過時間変化を書き込み直後の閾値からの変化比率をプロットしたグラフである。実施例２の電荷保持時間の方が比較例３よりも長く、優れていることが分かった。
なお、ポルフィリン環に対して垂直方向のダイポールモーメントが大きな中心金属がクロロアルミニウム（Ｃｌ−Ａｌ）体、及びチタニルオキシ（Ｔｉ＝Ｏ）体でも同様に比較例よりも優れた電荷保持特性が得られる。
実施形態では、有機分子（電荷蓄積分子）が修飾置換基Ｘを介して半導体層側に吸着する場合を例に説明したが、有機分子（電荷蓄積分子）が修飾置換基Ｘを介して制御ゲート電極側に吸着する構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ トンネル絶縁膜
１４ 有機分子層
１６ ブロック絶縁膜
１８ 制御ゲート電極
２５ 有機分子（電荷蓄積分子）
４４ 絶縁層
６０ 積層体

Claims (1)

  1. 半導体層と、
    制御ゲート電極と、
    前記半導体層と前記制御ゲート電極との間に設けられ、分子式（１）で記述される分子構造を含む有機分子を有する有機分子層と、
    を備えることを特徴とする不揮発性半導体記憶装置。
    ただし、Ｍはオキシメタルまたはクロロメタルであり、Ａｒ１〜４は、水素、炭素、フッ素、フェニル基、ハロゲン化フェニル基、アルキルフェニル基、アルコキシフェニル基、ニトロ化フェニル基、シアン化フェニル基の中から独立にそれぞれ選択され、Ｘはシリル基、ホスホリル基、セレニド基、テルリド基、イソシアネート基、アルキルブロミド基、アルコキシ基、エーテル基の中から選択され、ｎは０以上の整数である。
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