JP2015171214A - スイッチング電源装置 - Google Patents

Abstract

【課題】電流検出信号に対し適切なマスク処理を施すことにより、動作範囲の狭小化を防止し、目標電圧に等しい高精度の電圧を安定して出力する。
【解決手段】マスク処理回路７は、ＰＷＭ信号生成回路６が出力するＰＷＭ信号がＨレベルに変化する時に、スイッチ回路２４をオンし、電流検出回路３が出力する電流検出信号を、誤差信号よりも低く設定されたマスクレベルに固定する。その後、マスク時間が経過した時にスイッチ回路２４をオフして、電流検出信号をマスクレベルから開放する。マスク処理回路７は、電流検出信号が低下から上昇に転じる部分である谷を検出し、ＰＷＭの１周期の開始時点から谷までの時間をマスク時間として設定することで、その最適化を行う。
【選択図】図１

Description

本発明は、電流モード制御方式のスイッチング電源装置に関する。

従来から用いられている電圧モード制御方式のスイッチング電源装置は、基準電圧と出力電圧の差に応じてＰＷＭ信号のデューティ比を調整することにより、出力電圧を目標電圧に等しく制御している。この方式のスイッチング電源装置は、出力電圧の偏差に基づいてのみフィードバック制御を行うため、出力電圧変動に対する応答速度が遅いという問題があった。

そこで、近年では、出力電圧に加えてインダクタ電流をフィードバック制御に用いる電流モード制御方式のスイッチング電源装置が多く用いられている。この方式のスイッチング電源装置は、インダクタ電流を検出する電流検出回路と、出力電圧の偏差に応じた誤差信号を出力する誤差増幅回路と、クロック信号に同期してＰＷＭ信号をオンレベルにし、電流検出信号が誤差信号に達するとＰＷＭ信号をオフレベルにするＰＷＭ信号生成回路を備えている。

電流モード制御方式は、スイッチング周波数が高い場合でも安定動作が可能である反面、高速スイッチングによるサージ電流の増加が問題になる。例えばハイサイド側に配されたスイッチング素子がＰＷＭ信号に従って高速にオン／オフ動作すると、スイッチング素子のドレイン・ソース間の電圧変化ｄＶ／ｄｔが大きくなり、スイッチング素子にサージ電流が流れる。電流検出回路がスイッチング素子と直列に設けられていると、電流検出信号にサージ電流成分が重畳する。

さらに、インダクタ電流の還流経路となるローサイド側にスイッチング素子を配置した同期整流方式の構成を採用すると、ローサイド側に配されたスイッチング素子のセルフターンオンがサージ電流を増加させる原因となる。すなわち、ローサイド側のスイッチング素子がオフの状態からハイサイド側のスイッチング素子がオンに切り替わる時、ローサイド側のスイッチング素子の帰還容量Ｃrssを通して入力容量Ｃissが充電され、ローサイド側のスイッチング素子が一時的にオンする場合がある。この場合には、さらに大きなサージ電流が流れる。

電流モード制御方式のスイッチング電源装置は、電流検出信号と誤差信号との比較に基づいてＰＷＭ信号のオフタイミングを決定する。このため、ターンオンによって電流検出信号にサージが重畳すると、本来のオフタイミングよりも早いタイミングでＰＷＭ信号がオフレベルに戻り、目標とする出力電圧を得ることができなくなる。これに対し、特許文献１には、電流がターンオンする際に、ノイズマスク用のスイッチがオンして固定電位に接続することでサージ電流をマスクする構成が示されている。

特開２００９−１０６１２３号公報

しかし、特許文献１に記載された構成は、ノイズマスク用スイッチのオンタイミングとマスク時間の最適化が行われていない。マスク処理の開始タイミングとマスク時間が最適化されていないと、例えば以下に示す問題が生じる。

第１に、ノイズマスク用スイッチのオンタイミングが遅れると、またはマスク時間が不足すると、サージ電流を検出して誤検出が生じるおそれがある。第２に、必要以上にマスク時間を確保すると、ＰＷＭ信号が取り得る最小のオン幅が広がり、入力電圧が高い場合あるいは負荷が小さい場合に出力電圧が目標電圧から持ち上がる現象が生じる。その結果、入力電圧や負荷に対する動作範囲の狭小化、出力電圧の精度低下などを招く。

本発明は上記事情に鑑みてなされたもので、その目的は、電流検出信号に対し適切なマスク処理を施すことにより、動作範囲の狭小化を防止し、目標電圧に等しい高精度の電圧を安定して出力できるスイッチング電源装置を提供することにある。

請求項１に記載のスイッチング電源装置は、主回路、電流検出回路、電圧検出回路、誤差増幅回路、マスク処理回路、ＰＷＭ信号生成回路および駆動回路を備え、電流モード制御を実行する。主回路は、スイッチング素子とインダクタを有している。駆動信号がオンレベルになると、スイッチング素子がオンしてインダクタに流れる電流が増加する。駆動信号がオフレベルになると、スイッチング素子がオフしてインダクタに流れる電流が出力側に還流する。

電流検出回路は、スイッチング素子と直列に設けられ、スイッチング素子を通してインダクタに流れる電流に対応した電流検出信号を出力する。電圧検出回路は、主回路の出力電圧に対応した検出電圧を出力する。誤差増幅回路は、主回路の目標出力電圧に対応した基準電圧と検出電圧との差に応じた誤差信号を出力する。ＰＷＭ信号生成回路は、クロック信号に同期してＰＷＭ信号をオンレベルにし、マスク処理回路でマスク処理された電流検出信号が誤差信号に達した時にＰＷＭ信号をオフレベルにする。駆動回路は、ＰＷＭ信号を入力して駆動信号を出力する。

このような電流モード制御を行う構成において電流検出信号にサージが重畳した場合、ＰＷＭの１周期の間における電流検出信号のレベルは、次のような特徴的な変化をする。すなわち、電流検出信号のレベルは、サージが発生している期間にあってはサージ電流の増加とともに上昇し、サージ電流の減少とともに低下する。そして、サージの発生が収まるタイミングでもって、電流検出信号のレベルは再び上昇に転じる。つまり、電流検出信号に重畳したサージは、ＰＷＭの１周期において電流検出信号のレベルが低下から上昇に転じる部分（谷と呼ぶ）において概ね収まると考えられる。従って、この谷までの時間が、サージ電流が電流モード制御に悪影響を及ぼす時間の上限であると考えることができる。本手段では、このような点に着目し、次のように電流検出信号のマスク処理を行うようにしている。

すなわち、マスク処理回路は、谷検出手段、マスク時間設定手段およびマスク処理実行手段を備えている。谷検出手段は、マスク処理前の電流検出信号のレベルが低下から上昇に転じる部分である谷が存在するか否かを検出する。マスク時間設定手段は、谷検出手段により谷が検出されると、その１周期の開始時点から谷までの時間をマスク時間として設定する。マスク処理実行手段は、ＰＷＭ信号がオンレベルに変化することきに電流検出信号を誤差信号よりも低く設定されたマスクレベルに固定し、その後、マスク時間が経過したときに電流検出信号をマスクレベルから解放する。

このようにすれば、そのときに生じているサージ電流に応じた最適な時間だけ電流検出信号に対してマスク処理を施すこと、つまりマスク時間の最適化を図ることができる。そのため、電流検出信号に重畳するサージ電流成分によりターンオフのタイミングが早まること（誤検出）を防止できるとともに、ＰＷＭ信号が取り得る最小のオン幅の広がりを極力抑えることができる。その結果、スイッチング電源装置の入力電圧が高い場合、負荷が小さい場合などでも、出力電圧が目標電圧よりも持ち上がる現象が生じ難くなり、入力電圧、負荷などの動作範囲の狭小化を抑制することができる。従って、本手段によれば、目標電圧に等しい高精度の電圧を安定して出力できる。

請求項２および３に記載の手段では、谷検出手段は、マスク処理前の電流検出信号およびＰＷＭ周期毎に変化する電圧信号を比較するコンパレータを備えている。電流検出信号にサージが重畳していない場合、ＰＷＭの１周期におけるコンパレータの出力信号は、電圧信号のレベルに応じて、パルスが全く現れない状態および１つのパルスが現れる状態のいずれかに分類することができる。一方、電流検出信号にサージが重畳している場合、ＰＷＭの１周期におけるコンパレータの出力信号は、電圧信号のレベルに応じて、パルスが全く現れない状態、１つのパルスが現れる状態および２つのパルスが現れる状態のいずれかに分類することができる。このように２つのパルスが現れる状態のとき、サージ電流が電流モード制御に悪影響を及ぼす時間を容易に調べることが可能となる。

すなわち、この状態のときには、１つ目のパルスの立ち下がり時点から２つ目のパルスの立ち上がり時点までの期間に谷が存在することになる。コンパレータの出力信号に２つのパルスが存在するか否か、および、そのパルスの立ち下がり時点および立ち上がり時点は、エッジ検出により容易に検出することができる。そこで、谷検出手段は、ＰＷＭの１周期の間においてコンパレータの出力信号に２つのパルスが現れた場合、２つ目のパルスの立ち上がり時点（請求項２）または１つ目のパルスの立ち下がり時点（請求項３）を谷として検出する。このようにすれば、電流検出信号のレベルが低下から上昇に転じる部分である谷をエッジ検出により精度良く検出することができ、その結果、適切なマスク処理を確実に実行することができる。

第１の実施形態を示すもので、スイッチング電源装置の構成図 マスク信号生成回路の具体的な構成例を示す図 サージが重畳した場合におけるコンパレータの入出力信号を示す図 ２個パルス検出回路の具体的な構成例を示す図 パルス時間設定回路の具体的な構成例を示す図 各部の信号、電圧などを示すタイミングチャート マスク時間が不足したときの問題点を説明するための図 マスク時間を必要以上に確保したときの問題点を説明するための図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 第５の実施形態を示すもので、鋸波生成回路およびＡ／Ｄ変換器の構成図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図８を参照しながら説明する。
図１に示すスイッチング電源装置１は、車載バッテリから電圧Ｖinを入力してピーク電流検出方式の電流モード制御を行い、図示しない車載機器に対し安定化した出力電圧Ｖoutを出力する降圧型のレギュレータである。

スイッチング電源装置１は、主回路２、電流検出回路３、電圧検出回路４、誤差増幅器５、ＰＷＭ信号生成回路６、マスク処理回路７および駆動回路８を備えている。主回路２は、スイッチング素子９、還流用のダイオード１０、インダクタ１１および平滑用のコンデンサ１２を備えている。スイッチング素子９およびダイオード１０は、入力電圧Ｖinを供給する電源線１３とグランドとの間に直列に接続されている。インダクタ１１は、スイッチング素子９およびダイオード１０の共通接続ノードＮａと出力端子１４との間に接続されている。コンデンサ１２は、出力端子１４とグランドとの間に接続されている。

スイッチング素子９は、例えばＦＥＴから構成されており、図１ではスイッチの記号を用いて簡略的に示している。スイッチング素子９は、駆動回路８から閾値電圧Ｖthを超えるオンレベルを持つ駆動信号が与えられるとオンする。駆動回路８は、ＰＷＭ信号がＨレベル（オンレベルに相当）のときにオンレベルの駆動信号を出力し、ＰＷＭ信号がＬレベル（オフレベルに相当）のときにオフレベルの駆動信号を出力する。駆動回路８は、入出力間に遅延が存在する。

スイッチング素子９がオンすると、電源線１３からスイッチング素子９を通してインダクタ１１に流れる電流が増加する。スイッチング素子９がオフすると、インダクタ１１に流れていた電流がダイオード１０を介して出力側に還流する。

電流検出回路３は、スイッチング素子９と直列に設けられたシャント抵抗１５およびシャント抵抗１５の電圧を増幅して電流検出信号を出力する増幅回路１６（電流センスアンプ）から構成されている。電流検出信号は、スイッチング素子９がオンしているときにインダクタ１１に流れ込む電流に対応した信号である。

上記電流検出方法に替えて、ＦＥＴであるスイッチング素子９のドレイン・ソース間電圧を検出しても、インダクタ１１に流れる電流を検出することができる。さらに、スイッチング素子９に対して並列にセンス用の素子を配置し、そのセンス用の素子の両端電圧または電流を検出しても、インダクタ１１に流れる電流を検出することができる。

電圧検出回路４は、抵抗４ａ、４ｂからなる分圧回路により構成されており、出力電圧Ｖoutに対応した検出電圧を出力する。基準電圧生成回路１７は、出力電圧Ｖoutの目標電圧に対応した基準電圧を出力する。誤差増幅器５は、基準電圧と検出電圧との差に応じた誤差信号を出力する誤差増幅回路（エラーアンプ）であり、入出力端子間または出力端子とグランド間に接続したＣＲ回路（図示せず）などにより位相補償を行っている。

ＰＷＭ信号生成回路６は、クロック信号に同期してＰＷＭ信号をＨレベルにし、マスク処理が施された電流検出信号が誤差信号に達した時にＰＷＭ信号をＬレベルにする電流モード制御を実行する。減算器１８は、誤差増幅器５から出力された誤差信号から、スロープ補償回路１９で生成された鋸波などのスロープ補償信号を減算する。

クロック生成回路２０は、デューティ比５０％のクロック信号を出力する。パルス生成回路２１は、クロック信号を受けて、一定周期ごとに幅狭のセット信号Ｐｓ（以下、クロック信号CLK1とも呼ぶ）を出力する。コンパレータ２２は、非反転入力端子に入力される電流検出信号と反転入力端子に入力される誤差信号とを比較してリセット信号Ｐｒを出力する。ＳＲラッチ２３（ＲＳフリップフロップ）は、Ｓ端子、Ｒ端子からそれぞれセット信号Ｐｓ、リセット信号Ｐｒを入力し、Ｑ端子から上記ＰＷＭ信号を出力する。

マスク処理回路７は、コンパレータ２２の非反転入力端子とグランドとの間に設けられたスイッチ回路２４およびスイッチ回路２４のオンオフ状態を制御するマスク信号MSKを生成するマスク信号生成回路２５を備えている。スイッチ回路２４（マスク処理実行手段に相当））は、ＦＥＴなどのスイッチング素子から構成されており、マスク信号MSKがＨレベルのときにオンし、マスク信号MSKがＬレベルのときにオフする。マスク信号生成回路２５は、電流検出信号に重畳するサージ成分に応じて、出力するマスク信号MSKのＨレベル期間（マスク時間）の最適化を行う構成となっている。

このような電流モード制御を行う構成において電流検出信号にサージが重畳した場合、ＰＷＭの１周期の間における電流検出信号のレベルは、次のような特徴的な変化をする。すなわち、電流検出信号のレベルは、サージが発生している期間にあってはサージ電流の増加とともに上昇し、サージ電流の減少とともに低下する。そして、サージの発生が収まるタイミングでもって、電流検出信号のレベルは再び上昇に転じる。つまり、電流検出信号に重畳したサージは、ＰＷＭの１周期において電流検出信号のレベルが低下から上昇に転じる部分（谷と呼ぶ）において概ね収まると考えられる。

従って、この谷までの時間が、サージ電流が電流モード制御に悪影響を及ぼす時間の上限であると考えることができる。本実施形態では、このような点に着目し、ＰＷＭの１周期の開始時点から上記谷までの時間を検出し、その時間をマスク時間として設定することで、マスク時間の最適化を行うようにしている。このような最適化を行うべく、マスク信号生成回路２５は、図２に示すような構成となっている。

図２に示すように、マスク信号生成回路２５は、コンパレータ２６、電圧信号出力回路２７、２個パルス検出回路２８およびマスク時間設定回路２９（マスク時間設定手段に相当）を備えている。コンパレータ２６は、非反転入力端子に入力される電流検出信号Ｖｓおよび反転入力端子に入力される電圧信号Ｖｒを比較し、その比較結果を表す出力信号CMP_OUTを出力する。

電圧信号出力回路２７は、ＰＷＭ周期毎に電圧値が順次変化する電圧信号Ｖｒを出力する。電圧信号Ｖｒの電圧値の変動範囲（下限値および上限値）は、インダクタ１１に流れる電流の大きさ（負荷となる回路の動作状態などに依存する）、電流検出回路３の増幅回路１６の仕様（出力する電流検出信号の電圧範囲など）などに基づいて定められる。

電圧信号出力回路２７は、可変電圧源３０および電圧値設定部３１を備えている。可変電圧源３０は、電圧値設定部３１により設定される電圧値を持つ電圧信号Ｖｒを出力する。電圧値設定部３１は、クロック信号CLK1をカウントするカウンタ回路、Ｄ／Ａ変換器（いずれも図示略）などを備えている。電圧値設定部３１は、クロック信号CLK１の立ち上がり時点、つまりＰＷＭ周期の開始時点において、可変電圧源３０により生成される電圧信号Ｖｒのレベルを切り替える。

このような構成において、電流検出信号にサージが重畳していない場合、ＰＷＭの１周期におけるコンパレータ２６の出力信号CMP_OUTは、電圧信号Ｖｒのレベルに応じて、パルスが全く現れない状態および１つのパルスが現れる状態のいずれかに分類することができる。これに対し、電流検出信号にサージが重畳している場合、ＰＷＭの１周期におけるコンパレータ２６の出力信号CMP_OUTは、電圧信号Ｖｒのレベルに応じて、図３に示す状態１〜状態４のいずれかに分類することができる。

すなわち、図３（ａ）に示すように、電圧信号Ｖｒのレベルがゼロより高く且つ電流検出信号Ｖｓの低下から上昇に転じる時点におけるレベルより低い電圧値Ｖ１である場合、出力信号CMP_OUTは、１つのパルスが現れる「状態１」となる。また、図３（ｂ）に示すように、電圧信号Ｖｒのレベルが電流検出信号Ｖｓの低下から上昇に転じる時点におけるレベルより高く且つ電流検出信号Ｖｓのサージに起因するピークより低い電圧値Ｖ２である場合、出力信号CMP_OUTは、２つのパルスが現れる「状態２」となる。

また、図３（ｃ）に示すように、電圧信号Ｖｒのレベルが電流検出信号Ｖｓのサージに起因するピークより高く且つ電流検出信号Ｖｓの本来のピークより低い電圧値Ｖ３である場合、出力信号CMP_OUTは、１つのパルスが現れる「状態３」となる。また、図３（ｄ）に示すように、電圧信号Ｖｒのレベルが電流検出信号Ｖｓの本来のピークより高い電圧値Ｖ４である場合、出力信号CMP_OUTは、パルスが全く現れない「状態４」となる。

ここで、図３（ｂ）に示す「状態２」のとき、つまりコンパレータ２６の出力信号CMP_OUTに２つのパルスが現れる状態のとき、サージ電流が電流モード制御に悪影響を及ぼす時間を容易に調べることが可能となる。なぜなら、この状態のときには、１つ目のパルスの立ち下がり時点から２つ目のパルスの立ち上がり時点までの期間に上述した谷が存在することになる。コンパレータ２６の出力信号CMP_OUTに２つパルスが存在するか否か、および、そのパルスの立ち下がり時点および立ち上がり時点は、エッジ検出により容易に検出することができる。

そこで、本実施形態では、２個パルス検出回路２８は、コンパレータ２６の出力信号CMP_OUTについてエッジ検出を行うことで、ＰＷＭの１周期に２つのパルスが存在するか否かを判断し、その判断結果を表す第２エッジ検出信号Q_2を出力する。そして、マスク時間設定回路２９は、第２エッジ検出信号Q_2に基づいて、２つのパルスが現れたことが分かると、そのＰＷＭの１周期の開始時点から２つ目のパルスの立ち上がり時点までの時間をマスク時間として設定する。なお、本実施形態では、コンパレータ２６、電圧信号出力回路２７および２個パルス検出回路２８により谷検出手段３２が構成される。

上述したように、２個パルス検出回路２８は、コンパレータ２６の出力信号CMP_OUTを入力し、出力信号CMP_OUTに２つのパルスが現れたか否かを表す第２エッジ検出信号Q_2を出力するものであり、例えば図４に示すような構成を採用することができる。図４に示す２個パルス検出回路２８は、第１エッジ検出回路３３および第２エッジ検出回路３４を備えている。

第１エッジ検出回路３３は、フリップフロップ回路を主体として構成されており、そのクロック端子CLKにはクロック信号CLK2が入力され、そのクリア端子CLRにはクロック信号CLK１が入力されている。クロック信号CLK2は、クロック生成回路２０により生成されるクロック信号を逓倍したものである。第１エッジ検出回路３３は、出力信号CMP_OUTが立ち上がるタイミングでＨレベル（アクティブレベルに相当）に転じるとともに、クロック信号CLK1が立ち上がるタイミングでＬレベル（非アクティブレベルに相当）に転じる第１エッジ検出信号Q_1を出力する（図６参照）。

第２エッジ検出回路３４は、フリップフロップ回路を主体として構成されており、そのクロック端子CLKにはクロック信号CLK2が入力され、そのクリア端子CLRにはクロック信号CLK1が入力されている。第２エッジ検出回路３４は、第１エッジ検出信号Q_1がＨレベルである期間に出力信号CMP_OUTが立ち上がるタイミングでＨレベルに転じるとともに、クロック信号CLK1が立ち上がるタイミングでＬレベルに転じる第２エッジ検出信号Q_2を出力する（図６参照）。

図６に示すように、上記構成の２個パルス検出回路２８から出力される第２エッジ検出信号Q_2は、ＰＷＭの１周期におけるコンパレータ２６の出力信号CMP_OUTに２つのパルスが現れるとき、その２つ目のパルスの立ち上がりのタイミングでＨレベルに転じるような信号となる。

上述したように、マスク時間設定回路２９は、第２エッジ検出信号Q_2を入力し、マスク信号MSKを出力するものであり、例えば図５に示すような構成を採用することができる。図５に示すマスク時間設定回路２９は、カウンタ回路３５、カウンタ値格納レジスタ３６および信号生成回路３７を備えている。

カウンタ回路３５は、バイナリカウンタであり、クロック端子CLKにクロック信号CLK2を入力し、クリア端子CLRにクロック信号CLK1を入力し、ストップ端子STPに第２エッジ検出信号Q_2を入力する構成となっている。このような構成のカウンタ回路３５は、クロック信号CLK2をクロックとしてカウント動作を行い、そのカウント値をクロック信号CLK1の立ち上がり時点（ＰＷＭ周期毎）にクリア（リセット）する。また、カウンタ回路３５は、第２エッジ検出信号Q_2が立ち上がると、そのときのカウント値を保持する。

図６に示すように、第２エッジ検出信号Q_2が立ち上がらない１周期（＝出力信号CMP_OUTに２つのパルスが存在しない１周期）にあっては、カウンタ回路３５は、その１周期の開始時点から終了時点までの時間をカウントすることになる。これに対し、第２エッジ検出信号Q_2が立ち上がる１周期（＝出力信号CMP_OUTに２つのパルスが存在する１周期）にあっては、カウンタ回路３５は、その１周期の開始時点から２つ目のパルスが立ち上がる時点までの時間ｔｍをカウントすることになる。なお、図６では、カウンタ回路３５のカウント値を、Bin_Counterと表示している。

カウンタ値格納レジスタ３６は、カウンタ回路３５によるカウント値を次のようなタイミングでもって格納（更新）する。すなわち、カウンタ値格納レジスタ３６は、そのクリア端子CLRに第２エッジ検出信号Q_2が入力されている。従って、図６に示すように、カウンタ値格納レジスタ３６に格納されるカウント値は、第２エッジ検出信号Q_2の立ち上がり時に更新される。なお、図６では、カウンタ値格納レジスタ３６の格納値を、Registerと表示している。

信号生成回路３７は、クロック信号CLK1の立ち上がり時点（ＰＷＭ周期の開始時点）において、カウンタ値格納レジスタ３６に格納されているカウント値を読み込む。そして、信号生成回路３７は、そのＰＷＭ周期の開始時点から読み込んだカウント値に対応する時間（マスク時間）だけＨレベルとなり、その後Ｌレベルに転じるマスク信号MSKを生成して出力する（図６参照）。

上記構成によれば、次のような作用および効果が得られる。
クロック信号の立ち上がりに同期してセット信号Ｐｓ（クロック信号CLK1）が発生すると、ＳＲラッチ２３がセットされてＰＷＭ信号がＨレベルに立ち上がる。駆動回路８は、ＰＷＭ信号の立ち上がりから所定の遅延時間だけ遅れた時点で、駆動信号をオフレベルからオンレベルに変化させる。

これにより、スイッチング素子９がオンすると、スイッチング素子９のドレイン・ソース間の電圧変化ｄＶ／ｄｔが大きくなり、スイッチング素子９にサージ電流が流れる。このサージ電流はシャント抵抗１５にも流れるので、図６に示すように、電流検出回路３が出力する電流検出信号にサージ電流成分が重畳する。マスク処理回路７を備えない従来構成では、サージ電流により電流検出信号が誤差信号以上に大きくなるとリセット信号Ｐｒが発生し、ＰＷＭ信号は本来のタイミングよりも早くＬレベルに移行する。

そこで、マスク処理回路７のマスク信号生成回路２５は、ＰＷＭ信号がＨレベルに変化するとき（ＰＷＭの１周期の開始時点）にマスク信号MSKをＨレベルにし、スイッチ回路２４をオンする。これにより、電流検出信号は、グランドレベル（マスクレベル）に固定される。グランドレベルは、誤差信号レベルよりも低い。駆動回路８には遅れ時間が存在し、スイッチング素子９にはターンオン時間が存在する。従って、スイッチング素子９がターンオンして電流検出信号にサージ電流成分が重畳する前に、電流検出信号を確実にマスク状態に移行できる。

マスク信号生成回路２５は、マスク時間が経過した時点でマスク信号MSKをＬレベルに戻し、スイッチ回路２４をオフする。これにより、電流検出信号はグランドレベルから解放される。その後、電流検出信号が誤差信号に達すると、リセット信号Ｐｒが発生し、ＰＷＭ信号が正規のタイミングでＬレベルに移行する。その後、駆動信号がオフレベルに戻り、スイッチング素子９がオフする。

マスク信号MSKがＨレベルの期間（マスク時間）は、前述したように、ＰＷＭの１周期の開始時点から電流検出信号が低下から再上昇に転じる部分である谷までの時間に設定されている。このようにすれば、そのとき（実際には１つ以上前の周期）に生じているサージ電流に応じた最適な時間だけ電流検出信号に対してマスク処理を施すこと、つまりマスク時間の最適化を図ることができる。そのため、電流検出信号に重畳するサージ電流成分によりターンオフのタイミングが早まる誤検出（図７参照）を防止できるとともに、ＰＷＭ信号が取り得る最小のオン幅の広がり（図８参照）を極力抑えることができる。その結果、スイッチング電源装置１の入力電圧Ｖinが高い場合、負荷が小さい場合などでも、出力電圧Ｖoutが目標電圧よりも持ち上がる減少が生じ難くなり、入力電圧Ｖin、不可などの動作範囲の狭小化を抑制することができる。従って、本実施形態のスイッチング電源装置１によれば、目標電圧に等しい高精度の出力電圧Ｖoutを安定して出力できる。

マスク信号生成回路２５は、上述したマスク時間の最適化を随時行うようになっている。そのため、スイッチング電源装置１の負荷となる回路の動作状態などに応じてインダクタ１１に流れる電流（負荷電流）が変動してサージ電流の特性が変化した場合でも、その変化に合わせて常に最適なマスク時間のマスク信号MSKを生成して出力することができる。

また、本実施形態では、電流検出信号およびＰＷＭ周期毎に電圧値が変化する電圧信号Ｖｒを比較するコンパレータ２６の出力信号CMP_OUTに２つのパルスが現れる場合、その２つ目のパルスの立ち上がり時点を谷として検出してマスク時間の設定を行うようになっている。そのため、谷を検出するための谷検出手段３２（コンパレータ２６、電圧信号出力回路２７および２個パルス検出回路２８）およびマスク時間を設定するマスク時間設定回路２９として、デジタル回路による構成を採用することが可能となり、その結果、マスク信号生成回路２５の回路規模を小さくすることができる。

（第２の実施形態）
以下、本発明の第２の実施形態について、図９を参照して説明する。
図９に示すように、本実施形態のスイッチング電源装置４１は、図１に示したスイッチング電源装置１に対し、マスク処理回路７に代えてマスク処理回路４２を備えている点が異なる。マスク処理回路４２は、マスク信号生成回路２５およびＡＮＤ回路４３（マスク処理実行手段に相当）を備えている。

この場合、マスク信号生成回路２５により生成されるマスク信号MSKは、ＡＮＤ回路４３の反転入力端子に与えられている。ＡＮＤ回路４３の非反転入力端子には、電流検出信号が与えられている。ＡＮＤ回路４３の出力信号は、コンパレータ２２の非反転入力端子に与えられている。

上記構成によれば、マスク信号MSKがＨレベルのとき、コンパレータ２２の非反転入力端子への入力信号（ＡＮＤ回路４３の出力信号）は、誤差信号レベルよりも低いＬレベル（マスクレベル）に固定される。また、マスク信号MSKがＬレベルのとき、コンパレータ２２の非反転入力端子への入力信号は、電流検出信号そのものとなる。このように、上記構成によれば、第１の実施形態と同様に、電流検出信号に対するマスク処理が行われる。従って、本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。

（第３の実施形態）
以下、本発明の第３の実施形態について、図１０を参照して説明する。
図１０に示すように、本実施形態のスイッチング電源装置５１は、図１に示したスイッチング電源装置１に対し、マスク処理回路７に代えてマスク処理回路５２を備えている点が異なる。マスク処理回路５２は、マスク処理回路７と同様のスイッチ回路２４およびマスク信号生成回路２５を備えている。ただし、この場合、スイッチ回路２４は、コンパレータ２２の出力端子とグランドとの間に設けられている。

上記構成によれば、マスク信号MSKがＨレベルになってスイッチ回路２４がオンすると、コンパレータ２２の出力信号（リセット信号Ｐｒ）は、電流検出信号のレベルに関係なく、グランドレベル（マスクレベル）に固定される。また、マスク信号MSKがＬレベルになってスイッチ回路２４がオフすると、コンパレータ２２の出力信号は、電流検出信号および誤差信号のレベルに応じて変化する。このように、上記構成によれば、第１の実施形態と同様に、電流検出信号に対するマスク処理が行われる。従って、本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。

（第４の実施形態）
以下、本発明の第４の実施形態について、図１１を参照して説明する。
図１１に示すように、本実施形態のスイッチング電源装置６１は、図１に示したスイッチング電源装置１に対し、マスク処理回路７に代えてマスク処理回路６２を備えている点が異なる。マスク処理回路６２は、マスク信号生成回路２５およびＡＮＤ回路６３（マスク処理実行手段に相当）を備えている。

この場合、マスク信号生成回路２５により生成されるマスク信号MSKは、ＡＮＤ回路６３の反転入力端子に与えられている。ＡＮＤ回路６３の非反転入力端子には、コンパレータ２２の出力信号が与えられている。ＡＮＤ回路６３の出力信号は、リセット信号ＰｒとしてＳＲラッチ２３のＲ端子に与えられている。

上記構成によれば、マスク信号MSKがＨレベルのとき、コンパレータ２２の出力信号（リセット信号Ｐｒ）は、電流検出信号のレベルに関係なく、Ｌレベル（マスクレベル）に固定される。また、マスク信号MSKがＬレベルのとき、コンパレータ２２の出力信号は、電流検出信号および誤差信号のレベルに応じて変化する。このように、上記構成によれば、第１の実施形態と同様に、電流検出信号に対するマスク処理が行われる。従って、本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。

（第５の実施形態）
以下、本発明の第５の実施形態について、図１２を参照して説明する。
上記各実施形態では、２個パルス検出回路２８およびマスク時間設定回路２９をデジタル回路により構成したが、これに限らずともよく、アナログ回路を含む構成としてもよい。例えば、マスク時間設定回路２９におけるカウンタ回路３５は、図１２に示すようなアナログ回路を含む構成に置き換えることができる。

この場合、図１２に示すように、アナログ信号である鋸波信号を生成する鋸波生成回路７１および鋸波信号を入力してデジタル信号を出力するＡ／Ｄ変換器７２が用いられる。鋸波生成回路７１は、電源電圧ＶＤが与えられる電源線７３およびグランドの間に直列接続された定電流回路７４およびコンデンサ７５と、コンデンサ７５の端子間に接続された放電用のスイッチ７６を備えている。スイッチ７６は、クロック信号CLK1が立ち上がるタイミングで、つまりＰＷＭの１周期毎にオンされる。

このような構成によれば、ＰＷＭの１周期が開始されると、コンデンサ７５に対し定電流回路７４から出力される一定の電流で充電が行われる（定電流充電）。そして、そのＰＷＭの１周期が終了する時点で、スイッチ７６がオンされ、これによりコンデンサ７５に充電された電荷が放電される。このような動作が繰り返し実行されることにより、コンデンサ７５の端子から鋸波信号が得られる。

Ａ／Ｄ変換器７２は、そのＥＮ端子に第２エッジ検出信号Q_2が入力されている。Ａ／Ｄ変換器７２は、第２エッジ検出信号Q_2が立ち上がるタイミングにおいて、そのときに入力されている鋸波信号のレベルに応じたデジタル信号を出力する。このように出力されるデジタル信号は、ＰＷＭの１周期の開始時点から２つ目のパルスが立ち上がる時点までの時間ｔｍ（図６参照）に応じた値を示すことになる。従って、本実施形態の構成によっても、第１の実施形態と同様の作用および効果が得られる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
マスク信号生成回路２５は、ＰＷＭの１周期においてマスク処理前の電流検出信号のレベルが低下から上昇に転じる部分である谷が存在するか否かを検出し、谷が検出されると、その１周期の開始時点から谷までの時間をマスク信号MSKがＨレベルとなる期間（マスク時間）として設定する構成であればよく、その具体的な構成は適宜変更可能である。

従って、谷検出手段３２の具体的な構成やマスク時間設定回路２９の具体的な構成についても、適宜変更可能である。例えば、マスク時間設定回路２９は、第２エッジ検出信号Q_2に基づいて、２つのパルスが現れたことが分かると、そのＰＷＭの１周期の開始時点から、１つ目のパルスの立ち下がり時点までの時間、または１つ目のパルスの立ち下がり時点から２つ目のパルスの立ち上がり時点までの間の所定時点までの時間をマスク時間として設定する構成でもよい。

マスク信号生成回路２５は、マスク時間の最適化を随時行う構成であったが、マスク時間の最適化を随時行わない構成でもよい。例えば、起動時にマスク時間の最適化を行うと、その後はマスク時間を固定するといった構成でもよい。
スイッチング電源装置１、４１、５１、６１としては、ダイオード１０に代えて、例えばＦＥＴなどのスイッチング素子を用いる同期整流方式であってもよい。

スロープ補償回路１９で生成された鋸波などのスロープ補償信号を、電流検出回路３の出力信号に加算する構成を採用してもよい。
減算器１８およびスロープ補償回路１９は、必要に応じて設ければよい。つまり、スロープ補償を行うための構成は必要に応じて設ければよい。
スイッチング素子９は、バイポーラトランジスタ、ＩＧＢＴなどの半導体素子であってもよい。

図面中、１、４１、５１、６１はスイッチング電源装置、２は主回路、３は電流検出回路、４は電圧検出回路、５は誤差増幅器（誤差増幅回路）、６はＰＷＭ信号生成回路、７、４２、５２、６２はマスク処理回路、８は駆動回路、９はスイッチング素子、１１はインダクタ、２４はスイッチ回路（マスク処理実行手段）、２６はコンパレータ、２９はマスク時間設定回路（マスク時間設定手段）、３２は谷検出手段、３３は第１エッジ検出回路、３４は第２エッジ検出回路、３５はカウンタ回路、４３、６３はＡＮＤ回路（マスク処理実行手段）を示す。

Claims (5)

1. スイッチング素子（９）およびインダクタ（１１）を有し、駆動信号がオンレベルになると前記スイッチング素子がオンして前記インダクタに流れる電流を増加させ、前記駆動信号がオフレベルになると前記スイッチング素子がオフして前記インダクタに流れる電流を出力側に還流させる主回路（２）と、
   前記スイッチング素子と直列に設けられ、前記スイッチング素子を通して前記インダクタに流れる電流に対応した電流検出信号を出力する電流検出回路（３）と、
   前記主回路の出力電圧に対応した検出電圧を出力する電圧検出回路（４）と、
   前記主回路の目標出力電圧に対応した基準電圧と前記検出電圧との差に応じた誤差信号を出力する誤差増幅回路（５）と、
   前記電流検出信号をマスク処理するマスク処理回路（７、４２、５２、６２）と、
   クロック信号に同期してＰＷＭ信号をオンレベルにし、前記マスク処理された電流検出信号が前記誤差信号に達した時に前記ＰＷＭ信号をオフレベルにする電流モード制御を実行するＰＷＭ信号生成回路（６）と、
   前記ＰＷＭ信号を入力して前記駆動信号を出力する駆動回路（８）と、
   を備え、
   前記マスク処理回路は、
   ＰＷＭの１周期において前記マスク処理前の前記電流検出信号のレベルが低下から上昇に転じる部分である谷が存在するか否かを検出する谷検出手段（３２）と、
   前記谷検出手段により前記谷が検出されると、その１周期の開始時点から前記谷までの時間をマスク時間として設定するマスク時間設定手段（２９）と、
   前記ＰＷＭ信号がオンレベルに変化するときに前記電流検出信号を前記誤差信号よりも低く設定された所定のマスクレベルに固定し、その後、前記マスク時間が経過したときに前記電流検出信号を前記マスクレベルから開放するマスク処理実行手段（２４、４３、６３）と、
   を備えていることを特徴とするスイッチング電源装置。
2. 前記谷検出手段は、
   前記マスク処理前の前記電流検出信号およびＰＷＭ周期毎に変化する電圧信号を比較するコンパレータ（２６）を備え、
   ＰＷＭの１周期の間において前記コンパレータの出力信号に２つのパルスが現れた場合、それらパルスのうち２つ目のパルスの立ち上がり時点を前記谷として検出することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記谷検出手段は、
   前記マスク処理前の前記電流検出信号およびＰＷＭ周期毎に変化する電圧信号を比較するコンパレータ（２６）を備え、
   ＰＷＭの１周期の間において前記コンパレータの出力信号に２つのパルスが現れた場合、それらパルスのうち１つ目のパルスの立ち下がり時点を前記谷として検出することを特徴とする請求項１に記載のスイッチング電源装置。
4. 前記谷検出手段は、
   前記コンパレータの出力信号が立ち上がるタイミングでアクティブレベルに転じるとともにＰＷＭの１周期が終了するタイミングで非アクティブレベルに転じる第１エッジ検出信号を出力する第１エッジ検出回路（３３）と、
   前記第１エッジ検出信号がアクティブレベルである期間に前記コンパレータの出力信号が立ち上がるタイミングでアクティブレベルに転じるとともにＰＷＭの１周期が終了するタイミングで非アクティブレベルに転じる第２エッジ検出信号を出力する第２エッジ検出回路（３４）と、
   を備え、
   前記第２エッジ検出信号の立ち上がりでもって、前記２つのパルスが現れたことを検出することを特徴とする請求項２または３に記載のスイッチング電源装置。
5. 前記マスク時間設定手段（２９）は、
   ＰＷＭの１周期の開始時点から、前記谷検出手段により検出される前記谷までをカウントするカウンタ回路（３５）を備え、
   前記カウンタ回路のカウント値に基づいて前記マスク時間の設定を行うことを特徴とする請求項１から４のいずれか一項に記載のスイッチング電源装置。

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