JP2015170909A - パルス負荷用電源装置 - Google Patents

Abstract

【課題】出力に接続されるパルス負荷が複数の場合にも、スナバ回路を設けることなくオーバーシュートを抑制でき小型化が可能なパルス負荷用電源装置を提供すること。【解決手段】一例のパルス負荷用電源装置は、数複のパルス負荷に対して並列にパルス電圧を印加するパルス負荷用電源装置であって、直流電圧をスイッチングし所定幅のパルスを出力する電源部と、この電源部の出力に接続されたインダクタンスと可変抵抗とから成る並列接続体と、を備え、前記並列接続体の前記可変抵抗の値を、並列に接続される前記パルス負荷の数に応じて変える。【選択図】図２

Description

本発明の実施形態は、複数のパルス負荷に接続されるパルス負荷用電源装置に関する。

一般に、パルス負荷に電圧を印加する電源装置では、パルス負荷に急激に高い電圧を印加するのでその印加開始時点でオーバーシュートが生じることが多い。このオーバーシュートを防止するために、パルス負荷の前に、インダクタンスと抵抗の並列回路から成るインピーダンス回路を設けることがなされる。

この場合、インピーダンス回路の抵抗値を変えて出力インピーダンスを変化させるがそれでも完全に一致させることは難しく、そのためにパルス負荷側にいわゆるスナバ回路を設けてオーバーシュートを抑制していた。

その構成例を図１に示す。このパルス負荷用電源装置では、直流電源１を供給源として、ＤＣＤＣコンバータ２とスイッチ回路３により構成される電源部４で任意の電圧に変換する。

ＤＣＤＣコンバータ２により変換された電圧はその後のＦＥＴ素子等により構成されるスイッチ回路３でパルス幅可変の電圧に変えて、インダクタンスＬ１と固定抵抗Ｒ１の並列接続からなるインピーダンス回路５に入力し、負荷回路群６のパルス負荷１〜Ｎに供給する。

負荷制御回路７から制御回路８を通して、駆動回路９に信号を送りスイッチ回路３のパルス幅を変化させる。一方、負荷制御回路７から各パルス負荷１〜Ｎにオン制御信号を送って電圧を印加する。

このようなパルス負荷用電源装置１では、インピーダンス回路５の抵抗の値を変えても、パルス負荷の入力部分においてスイッチ回路側の出力インピーダンスとパルス負荷側の入力インピーダンスの不整合によりオーバーシュートが発生しやすい。そこで、図示するように各パルス負荷の入力部分にスナバ回路ＳＢ１〜ＳＢＮを設けてオーバーシュートを抑制していた。

しかし、上述のパルス負荷が多く接続される場合には、上述のようなスナバ回路をその負荷の数だけ設ける必要があり、装置が大型化するという問題点がある。

特開昭６２−１５５７７９号公報

本発明の課題は、出力に接続されるパルス負荷が複数の場合にも、スナバ回路を設けることなくオーバーシュートを抑制でき小型化が可能なパルス負荷用電源装置を提供することである。

一実施形態のパルス負荷用電源装置は、数複のパルス負荷に対して並列にパルス電圧を印加するパルス負荷用電源装置であって、直流電圧をスイッチングし所定幅のパルスを出力する電源部と、この電源部の出力に接続されたインダクタンスと可変抵抗とから成る並列接続体と、を備え、前記並列接続体の前記可変抵抗の値を、並列に接続される前記パルス負荷の数に応じて変える。

従来のパルス用負荷電源装置の構成例を示す図である。 一実施形態のパルス用負荷電源装置の構成例を示す図である。 一実施形態におけるインピーダンス回路とパルス負荷の関係を示す図である。 一実施形態における可変抵抗の構成例を示す図である。 一実施形態における操作の手順及び動作のフローチャートを示す図である。 オーバーシュートの発生、抑制を説明する為の図である。

以下、一実施形態について図面を用いて説明する。この実施形態の構成例を図２に示す。

図２において、パルス負荷用電源装置１０は、直流電源１１から電力を供給され、ＤＣＤＣコンバータ１２とスイッチ回路１３により構成される電源部１４と、インダクタンスＬ２と後述する抵抗Ｒｄの並列回路から成りパルス負荷群１６に接続されるインピーダンス回路１５と、スイッチ回路１３の２つにＦＥＴ素子、ＦＥＴ１、ＦＥＴ２をオンオフ制御する駆動回路１９と、この駆動回路１９及び上記抵抗Ｒｄを構成するスイッチを制御する制御回路１８、この制御回路１８及びパルス負荷群１６を構成するパルス負荷１〜Ｎの各ドライブ回路を制御する負荷制御回路部１７と、を有する。ＦＥＴ素子ＦＥＴ１，ＦＥＴ２は、例えばＮチャンネルタイプのＦＥＴ素子である。インピーダンス回路１５はインダクタンスＬ２と可変抵抗Ｒｄの並列回路から成る並列接続体である。

パルス負荷群１６は、複数、例えばＮ個のパルス負荷が並列接続されて成る。他のパルス負荷でも同様の構成をしているが、ここでは代表としてパルス負荷１について述べる。

パルス負荷１では、入力端子に並列にデカップリングコンデンサＣ１が接続され、その後段にスイッチ素子ＳＷ１例えばＮチャンネルタイプのＦＥＴ素子Ｆ１が接続され、負荷抵抗Ｒ１が接続される。スイッチ素子ＳＷ１はドライブ回路Ｄ１により駆動される。このドライブ回路Ｄ１は先に述べた負荷制御回路部１７により駆動制御される。

インピーダンス回路１５と、パルス負荷の接続関係を図３に示す。負荷抵抗Ｒ１の高電圧側にスイッチＳＷ１が入っている。これは、ＦＥＴ素子Ｆ１とドライブ回路Ｄ１により構成される。負荷制御回路部１７からの制御により複数のパルス負荷が駆動されたときには、これら複数のパルス負荷が並列に接続されることになる。ここで各パルス負荷１〜Ｎにおける負荷Ｒ１〜Ｎは同じ値とする。

インダクタンスＬ１１と可変抵抗Ｒｄによりこのときのオーバーシュートを防止するためには次の条件が成り立てばよい。

Ｌ２／Ｃｚ＝（Ｒｚ）^２ （１）
ここで、Ｌ２は、インダクタンスＬ２のインダクタンス値、Ｃｚは並列接続されたパルス負荷のコンデンサの合計値である。また、抵抗Ｒｚは、接続されたパルス負荷の並列合成抵抗値Ｒｐと可変抵抗の値Ｒｄにより、
Ｒｚ＝Ｒｄ＋Ｒｐ （２）
上記（１）及び（２）式が成り立つように前記可変抵抗Ｒｄの値を定める。

可変抵抗Ｒｄは複数の抵抗と複数例えばＭ個のスイッチから成る回路であり、その構成例を図４に示す。可変抵抗Ｒｄは、直列接続されたＭ個の抵抗Ｒｄ１〜ＲｄＭと、これらの抵抗の接続点に一端を接続し、他端を共通接続した複数のスイッチＳ１〜ＳＭから成る。これらにスイッチＳ１〜ＳＭは制御回路１８により制御される。

これらのスイッチＳ１〜ＳＮをオンオフして上述の抵抗値Ｒｄになるように制御し、接続されているパルス負荷のオーバーシュートを防止する。

ここで、この実施形態の手順及び動作を図５に示すフローチャートにより説明する。

まずＡ５０１で、駆動するパルス負荷を決定する。次に、Ａ５０３でパルス負荷において必要なパルスの幅を参考にして、スイッチ回路４におけるパルス幅を決定する。Ａ５０３では、先にＳＡ５０１で決定したパルス負荷の数に応じて可変抵抗ＲｄのスイッチＳｄ１〜ＳｄＭのスイッチをオンオフして条件式（１）（２）が成り立つようにＲｄの値を決定する。この制御は負荷制御回路部１７と制御回路１８によりなされる。なお、ここで各パルス負荷１〜Ｎにおける負荷Ｒ１〜Ｎは同じ値とする。勿論各負荷の値が異なる値であってもよい。

次にこのパルス用負荷電源装置を動作させる。まずＡ５０４で、直流電源１１から電力を供給する。

供給された電力はＤＣＤＣコンバータ１２を介してＦＥＴ素子等により構成されるスイッチ回路１３で所定幅のパルス信号（オンオフ信号）に変えられる。これは負荷制御回路部１７からの制御信号に基づいてなされる。

負荷制御回路部１７から制御回路１８を通して、駆動回路１９に制御信号を送りスイッチ回路１３ＦＥＴ素子ＦＥＴ１，ＦＥＴ２で行うスイッチングのパルス幅を変化させる。また、負荷制御回路７から各パルス負荷１〜Ｎにオン制御信号を送って電圧を印加する。

電源部１４のスイッチ回路１３出力のパルス幅可変の電圧は、インダクタンスＬ１１と可変抵抗Ｒｄからなるインピーダンス回路１５に入力され、パルス負荷群１６のパルス負荷１〜Ｎの駆動されるパルス負荷に供給される。

この実施形態のインピーダンス回路１５は、インダクタンスＬ２と並列接続される可変抵抗Ｒｄから成る。上述のように可変抵抗Ｒｄの値は、負荷群１６として接続されるパルス負荷により変えられる。

負荷制御回路部１７から駆動されるパルス負荷のドライブ回路に負荷オンの制御信号が送られる。こうしてＡ５０６で、電源部１４のスイッチ回路１３から出力された所定パルス幅の信号がインピーダンス回路１５を介してパルス負荷群１６の所定のパルス負荷に例えば高電圧のパルス信号が印加される。なお、スイッチ回路１３のオンのタイミングと、負荷制御回路部１７から駆動されるパルス負荷のドライブ回路に負荷オンの制御信号が送られるタイミングは、同一のタイミングとする。

図６に、インピーダンス回路が設けられない場合と本発明一実施形態の場合のパルス負荷に印加される電圧波形を示す。図６において、横軸には周期（Ｔ）を取り、縦軸は電圧（Ｖ）を取っている。

点線６１は、インピーダンス回路が設けられない場合のオーバーシュートが生ずる場合であり、実線６２は、可変抵抗Ｒｄの値が適切に設定された場合の波形を示す。このように、可変抵抗Ｒｄの値が適切に設定されることにより、オーバーシュートを防止することができる。

実施形態によれば、出力に接続されるパルス負荷が複数の場合にも、スナバ回路を設けることなくオーバーシュートを抑制でき小型化が可能なパルス負荷用電源装置が得られる。

本発明のいくつかの実施形態を説明したがこれらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１１・・・・直流電源
２、１２・・・・ＤＣＤＣコンバータ
３，１３・・・・スイッチ回路
４，１４・・・・電源部
５，１５・・・・インピーダンス回路
６，１６・・・・パルス負荷群
９，１９・・・・駆動回路
７，１７・・・・負荷制御回路部
８，１８・・・・制御回路
ＦＥＴ１、ＦＥＴ２、Ｆ１〜ＦＮ・・・・ＦＥＴ素子、
Ｌ２・・・・インダクタンス
Ｒｄ・・・・可変抵抗
Ｃ１〜ＣＮ・・・・デカップリングコンデンサ
Ｄ１〜ＤＮ・・・・ドライブ回路

Claims (4)

1. 数複のパルス負荷に対して並列にパルス電圧を印加するパルス負荷用電源装置であって、
   直流電圧をスイッチングし所定幅のパルスを出力する電源部と、
   この電源部の出力に接続されたインダクタンスと可変抵抗とから成る並列接続体と、を備え、
   前記並列接続体の前記可変抵抗の値を、並列に接続される前記パルス負荷の数に応じて変えるパルス負荷用電源装置。
2. 前記インダクタンスの値をＬ２、前記可変抵抗の値をＲｄ、前記パルス負荷の抵抗が並列に接続されたときの合成抵抗値をＲｐ、前記パルス負荷の入力端子に接続されるデカップリングコンデンサの合成容量をＣｚとすると、
   Ｌ２／Ｃｚ＝（Ｒｚ）^２ （３）
   Ｒｚ＝Ｒｄ＋Ｒｐ （４）
   上記（３）（４）式が成り立つようにＲｄを定める請求項１記載のパルス負荷用電源装置。
3. 前記可変抵抗は、直列された複数の固定抵抗と、この複数の固定抵抗の接続点に一端を接続され他端は共通接続されたスイッチとから構成されて成る請求項１又は２記載のパルス負荷用電源装置。
4. 前記電源部は、ＤＣＤＣコンバータとスイッチから構成される請求項１乃至３のいずれか一項記載のパルス負荷用電源装置。

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