JP2015162000A - 情報処理装置，制御装置及びログ情報収集方法 - Google Patents
情報処理装置，制御装置及びログ情報収集方法 Download PDFInfo
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Abstract
【課題】処理装置の動作不能状態においても監視対象装置のログ情報の収集を確実に行なう。
【解決手段】制御装置１０は、処理装置１２における障害発生を監視する監視部１１１と、監視部１１１が障害発生を検知した場合に、監視対象装置１４からログ情報を採取する情報採取部１１２と、情報採取部１１２が採取したログ情報を第１記憶装置１３に格納する第１格納処理部１１４ａと、を備える。
【選択図】図１
【解決手段】制御装置１０は、処理装置１２における障害発生を監視する監視部１１１と、監視部１１１が障害発生を検知した場合に、監視対象装置１４からログ情報を採取する情報採取部１１２と、情報採取部１１２が採取したログ情報を第１記憶装置１３に格納する第１格納処理部１１４ａと、を備える。
【選択図】図１
Description
本発明は、情報処理装置，制御装置及びログ情報収集方法に関する。
ストレージ装置が備えるController Module（ＣＭ）には、ＣＭ内部のCentral Processing Unit（ＣＰＵ）がＣＭ内部のデバイスにおけるログ情報を収集するものが知られている。このようなＣＭにおいて、デバイスやバスに異常が発生した場合には、収集したログ情報を解析することによって被疑箇所を特定することができる。
図９は、従来例としてのストレージ装置が備えるＣＭにおけるログ情報収集処理を例示する図である。
図９は、従来例としてのストレージ装置が備えるＣＭにおけるログ情報収集処理を例示する図である。
図９においては、ストレージ装置が備える２つのＣＭ（ＣＭ＃０，＃１）３０を示している。
以下、２つのＣＭのうち１つを特定する必要があるときには「ＣＭ＃０」又は「ＣＭ＃１」と表記するが、任意のＣＭを指すときには「ＣＭ３０」と表記する。
ＣＭ３０は、Field-Programmable Gate Array（ＦＰＧＡ）３１，ＣＰＵ３２及びNon-Volatile Random Access Memory（ＮＶＲＡＭ；不揮発性メモリ）３３を備える。
以下、２つのＣＭのうち１つを特定する必要があるときには「ＣＭ＃０」又は「ＣＭ＃１」と表記するが、任意のＣＭを指すときには「ＣＭ３０」と表記する。
ＣＭ３０は、Field-Programmable Gate Array（ＦＰＧＡ）３１，ＣＰＵ３２及びNon-Volatile Random Access Memory（ＮＶＲＡＭ；不揮発性メモリ）３３を備える。
また、ＣＭ＃０は、ＦＰＧＡ３１，ＣＰＵ３２及び不揮発性メモリ３３に加えて、３つのデバイス３４（デバイス＃０〜＃２）及びスイッチ（ＳＷ）３５を備える。
以下、３つのデバイスのうち１つを特定する必要があるときには「デバイス＃０」，「デバイス＃１」又は「デバイス＃２」と表記するが、任意のデバイスを指すときには「デバイス３４」と表記する。
以下、３つのデバイスのうち１つを特定する必要があるときには「デバイス＃０」，「デバイス＃１」又は「デバイス＃２」と表記するが、任意のデバイスを指すときには「デバイス３４」と表記する。
ＣＭ＃０のＦＰＧＡ３１とＣＭ＃１のＦＰＧＡ３１とは、ＦＰＧＡ間通信により互いに通信可能に接続される。また、各ＣＭ３０において、ＦＰＧＡ３１とＣＰＵ３２とは例えばバス線を介して互いに通信可能に接続され、ＦＰＧＡ３１と不揮発性メモリ３３とも例えばバス線を介して互いに通信可能に接続される。
ＣＭ＃０においては、ＣＰＵ３２は３つの高速Interface（ＩＦ）３２１及び低速ＩＦ３２２を備え、各デバイス３４は高速ＩＦ３４１及び低速ＩＦ３４２を備える。そして、ＣＰＵ３２の各高速ＩＦ３２１と各デバイス３４の高速ＩＦ３４１とは、データ通信用高速バスによって互いに通信可能に接続される。また、ＣＰＵ３２の低速ＩＦ３２２と各デバイス３４の低速ＩＦ３４２とは、ＳＷ３５を介して、ログ採取用低速バスによって互いに通信可能に接続される。
ＣＭ＃０においては、ＣＰＵ３２は３つの高速Interface（ＩＦ）３２１及び低速ＩＦ３２２を備え、各デバイス３４は高速ＩＦ３４１及び低速ＩＦ３４２を備える。そして、ＣＰＵ３２の各高速ＩＦ３２１と各デバイス３４の高速ＩＦ３４１とは、データ通信用高速バスによって互いに通信可能に接続される。また、ＣＰＵ３２の低速ＩＦ３２２と各デバイス３４の低速ＩＦ３４２とは、ＳＷ３５を介して、ログ採取用低速バスによって互いに通信可能に接続される。
ＣＭ＃０のＣＰＵ３２は、ログ情報採取処理においてマスターとなり、ログ採取用低速バスを介してスレーブとしてのデバイス３４にアクセスすることにより、デバイス３４からログ情報を採取する。そして、採取されたログ情報は、障害発生時の原因解析等に利用される。
図９に示す例においては、ＣＭ＃０のＣＰＵ３２の高速ＩＦ３２１とデバイス＃０の高速ＩＦ３４１との間のデータ通信用高速バスで障害が発生している（符号Ｃ１参照）。そして、発生した障害がＣＰＵ３２に伝搬し、ＣＰＵ３２がハングアップ状態になっている（符号Ｃ２参照）。
このように、ＣＰＵ３２がハングアップ状態になった場合には、ＣＰＵ３２はログ採取用低速バスを介してデバイス３４からログ情報を採取できないため、被疑箇所が特定できないという課題がある。
このように、ＣＰＵ３２がハングアップ状態になった場合には、ＣＰＵ３２はログ採取用低速バスを介してデバイス３４からログ情報を採取できないため、被疑箇所が特定できないという課題がある。
１つの側面では、本発明は、処理装置の動作不能状態においても監視対象装置のログ情報の収集を確実に行なうことを目的とする。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
このため、この情報処理装置は、監視対象装置と通信可能に接続される制御装置を有する情報処理装置であって、前記制御装置は、処理装置における障害発生を監視する監視部と、前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、を備える。
開示の情報処理装置によれば、処理装置の動作不能状態においても監視対象装置のログ情報の収集を確実に行なうことができる。
以下、図面を参照して情報処理装置，制御装置及びログ情報収集方法に係る一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
以下、図中において、同一の各符号は同様の部分を示しているので、その説明は省略する。
〔Ａ〕実施形態の一例
〔Ａ−１〕システム構成
図１は、実施形態の一例としてのストレージシステムの機能構成を模式的に示す図である。
〔Ａ〕実施形態の一例
〔Ａ−１〕システム構成
図１は、実施形態の一例としてのストレージシステムの機能構成を模式的に示す図である。
本実施形態の一例におけるストレージシステム１００は、図１に示すように、ストレージ装置（情報処理装置）１及びサーバ装置２を備え、これらのストレージ装置１とサーバ装置２とは、例えばLocal Area Network（ＬＡＮ）によって互いに通信可能に接続される。
サーバ装置２は、例えば、サーバ機能を備えたコンピュータである。図１に示す例においては、１つのサーバ装置２を備えているが、２つ以上のサーバ装置２を備えることとしても良い。
サーバ装置２は、例えば、サーバ機能を備えたコンピュータである。図１に示す例においては、１つのサーバ装置２を備えているが、２つ以上のサーバ装置２を備えることとしても良い。
ストレージ装置１は、後述する複数の記憶装置２１を搭載し、サーバ装置２に対して記憶領域を提供する装置であり、例えばRedundant Arrays of Inexpensive Disks（ＲＡＩＤ）を用いて複数の記憶装置２１にデータを分散し、冗長化した状態で保存する。本実施形態の一例におけるストレージ装置１は、複数（図示する例では２つ）のＣＭ１０（ＣＭ＃０，ＣＭ＃１；制御装置）及びDisk Enclosure（ＤＥ）２０を備える。
以下、２つのＣＭのうち１つを特定する必要があるときには「ＣＭ＃０」又は「ＣＭ＃１」と表記するが、任意のＣＭを指すときには「ＣＭ１０」と表記する。
本ストレージ装置１は、２つのＣＭ１０を備える冗長構成とすることにより、プライマリとしてのＣＭ１０（例えばＣＭ＃０）が異常状態となった場合においてもセカンダリとしてのＣＭ１０（例えばＣＭ＃１）により継続して動作することができる。
本ストレージ装置１は、２つのＣＭ１０を備える冗長構成とすることにより、プライマリとしてのＣＭ１０（例えばＣＭ＃０）が異常状態となった場合においてもセカンダリとしてのＣＭ１０（例えばＣＭ＃１）により継続して動作することができる。
ＤＥ２０は、冗長化のためにＣＭ＃０，＃１のそれぞれとアクセスパスで通信可能に接続されており、複数（図示する例では４つ）の記憶装置２１を備える。
記憶装置２１は、データを読み書き可能に格納する既知の装置であり、例えば、Hard Disk Drive（ＨＤＤ）やSolid State Drive（ＳＳＤ）である。これらの記憶装置２１は、互いに同様の機能構成を備える。
記憶装置２１は、データを読み書き可能に格納する既知の装置であり、例えば、Hard Disk Drive（ＨＤＤ）やSolid State Drive（ＳＳＤ）である。これらの記憶装置２１は、互いに同様の機能構成を備える。
ＣＭ１０は、種々の制御を行なう制御装置であり、サーバ装置２からのストレージアクセス要求（アクセス制御信号：以下、ホストＩ／Ｏという）に従って、各種制御を行なう。本実施形態の一例におけるＣＭ１０は、ＦＰＧＡ１１，ＣＰＵ（処理装置）１２，不揮発性メモリ（ＮＶＲＡＭ，第１記憶装置，第２記憶装置）１３，デバイス（監視対象装置）１４，メモリ１６，Input/Output Controller（ＩＯＣ）１７及びエキスパンダ１８を備える。
ＩＯＣ１７は、ＣＰＵ１２とＤＥ２０との間のデータ転送を実施し、例えば、専用チップとして構成される。
エキスパンダ１８は、ＣＭ１０とＤＥ２０とを中継する装置であり、ホストＩ／Ｏに基づくデータ転送を行なう。すなわち、ＣＭ１０は、本ストレージ装置１に備えられた各記憶装置２１に対して、エキスパンダ１８を介してアクセスする。
エキスパンダ１８は、ＣＭ１０とＤＥ２０とを中継する装置であり、ホストＩ／Ｏに基づくデータ転送を行なう。すなわち、ＣＭ１０は、本ストレージ装置１に備えられた各記憶装置２１に対して、エキスパンダ１８を介してアクセスする。
デバイス１４は、ＣＭ１０に備えられる種々の装置である。図１に示す例においては、簡単のためＣＭ１０が１つのデバイス１４のみを備えているが、ＣＭ１０は複数のデバイス１４を備えても良い。また、デバイス１４はＣＭ１０のオンボードに備えられても良いし、Peripheral Component Interconnect（ＰＣＩ）カード等の種々のアドインカードをデバイス１４とすることによってＣＭ１０と通信可能に接続されても良い。
不揮発性メモリ１３は、例えばＮＡＮＤフラッシュメモリやSerial Advanced Technology Attachment Solid State Drive（ＳＡＴＡ ＳＳＤ）であり、ＣＭ１０への電力供給が停止してもデータを保持し続ける。本実施形態の一例において、不揮発性メモリ１３は、デバイス１４から採取したログ情報（システム情報）を格納する。
メモリ１６は、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。メモリ１６のＲＯＭには、Basic Input/Output System（ＢＩＯＳ）等のプログラムが書き込まれている。メモリ１６上のソフトウェアプログラムは、ＣＰＵ１２に適宜読み込まれて実行される。また、メモリ１６のＲＡＭは、例えばDouble-Data-Rate3 Synchronous Dynamic Random Access Memory（ＤＤＲ３ ＳＤＲＡＭ）であり、一次記録メモリあるいはワーキングメモリとして利用される。
メモリ１６は、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。メモリ１６のＲＯＭには、Basic Input/Output System（ＢＩＯＳ）等のプログラムが書き込まれている。メモリ１６上のソフトウェアプログラムは、ＣＰＵ１２に適宜読み込まれて実行される。また、メモリ１６のＲＡＭは、例えばDouble-Data-Rate3 Synchronous Dynamic Random Access Memory（ＤＤＲ３ ＳＤＲＡＭ）であり、一次記録メモリあるいはワーキングメモリとして利用される。
ＣＰＵ１２は、種々の制御や演算を行なう処理装置であり、メモリ１６に格納されたOperating System（ＯＳ）やプログラムを実行することにより、種々の機能を実現する。
なお、種々の機能を実現するためのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ等），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体から図示しない読取装置を介してプログラムを読み取って内部記録装置または外部記録装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供してもよい。
なお、種々の機能を実現するためのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷ等），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体から図示しない読取装置を介してプログラムを読み取って内部記録装置または外部記録装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供してもよい。
種々の機能を実現する際には、内部記憶装置（本実施形態ではメモリ１６）に格納されたプログラムがコンピュータのマイクロプロセッサ（本実施形態ではＣＰＵ１２）によって実行される。このとき、記録媒体に記録されたプログラムをコンピュータが読み取って実行してもよい。
ＦＰＧＡ１１は、任意に構成を設定できる集積回路であり、図１に示すように、監視部１１１，情報採取部１１２，第１格納処理部１１３ａ，第２格納処理部１１３ｂ，送信部１１４ａ，受信部１１４ｂ及び再起動処理部１１５として機能する。本実施形態の一例において、ＣＭ＃０のＦＰＧＡ１１とＣＭ＃１のＦＰＧＡ１１とは、例えばＦＰＧＡ間通信によって通信可能に接続される。
ＦＰＧＡ１１は、任意に構成を設定できる集積回路であり、図１に示すように、監視部１１１，情報採取部１１２，第１格納処理部１１３ａ，第２格納処理部１１３ｂ，送信部１１４ａ，受信部１１４ｂ及び再起動処理部１１５として機能する。本実施形態の一例において、ＣＭ＃０のＦＰＧＡ１１とＣＭ＃１のＦＰＧＡ１１とは、例えばＦＰＧＡ間通信によって通信可能に接続される。
監視部１１１は、同一ＣＭ１０上のＣＰＵ１２を監視し、ＣＰＵ１２において発生した障害を検知する。
情報採取部１１２は、監視部１１１がＣＰＵ１２における障害発生を検知した場合に、デバイス１４からログ情報を採取する。
第１格納処理部１１３ａは、情報採取部１１２が採取したログ情報を不揮発性メモリ１３に格納する。
情報採取部１１２は、監視部１１１がＣＰＵ１２における障害発生を検知した場合に、デバイス１４からログ情報を採取する。
第１格納処理部１１３ａは、情報採取部１１２が採取したログ情報を不揮発性メモリ１３に格納する。
ＦＰＧＡ１１（ＣＭ１０）は、例えば、Non-Maskable Interrupt（ＮＭＩ；処理装置強制割り込み）処理とソフトウェアリセット（ソフトリセット）処理とハードウェアリセット（ハードリセット）処理とを含む図示しない複数種類のリカバリ処理機能を備える。そして、ＦＰＧＡ１１（ＣＭ１０）は、例えば各リカバリ処理を行なう複数のタイミングにおいて、情報採取部１１２によるログ情報の採取と、第１格納処理部１１３ａによるログ情報の格納とを、繰り返し行なう。つまり、不揮発性メモリ１３は、各リカバリ処理に係る複数のログ情報を格納する。
送信部１１４ａは、情報採取部１１２が採取したログ情報を他のＣＭ１０に送信する。例えば、ＣＭ＃０の送信部１１４ａは、情報採取部１１２が採取したログ情報をＦＰＧＡ間通信によってＣＭ＃１に送信する。具体的には、送信部１１４ａは、ＣＰＵ１２のハングアップ（動作不能状態）が確定した後に、不揮発性メモリ１３に格納された複数のログ情報を送信する。なお、送信部１１４ａによるログ情報送信処理の詳細については、図４を用いて後述する。
受信部１１４ｂは、他のＣＭ１０が送信したログ情報を受信する。例えば、ＣＭ＃１の受信部１１４ｂは、ＦＰＧＡ間通信によってＣＭ＃０が送信したログ情報を受信する。
第２格納処理部１１３ｂは、受信部１１４ｂが受信したログ情報を不揮発性メモリ１３に格納する。
再起動処理部１１５は、送信部１１４ａがログ情報を他のＣＭ１０に送信した後に、当該再起動処理部１１５が備えられた（自系の）ＣＭ１０を再起動させる。なお、再起動処理部１１５は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
第２格納処理部１１３ｂは、受信部１１４ｂが受信したログ情報を不揮発性メモリ１３に格納する。
再起動処理部１１５は、送信部１１４ａがログ情報を他のＣＭ１０に送信した後に、当該再起動処理部１１５が備えられた（自系の）ＣＭ１０を再起動させる。なお、再起動処理部１１５は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
図２は、実施形態の一例としてのストレージ装置が備えるＦＰＧＡの詳細な機能構成を模式的に示す図である。
図２に示すＦＰＧＡ１１は、Low Pin Count bus（ＬＰＣ）１１１−１，Watch Dog Timeout（ＷＤＴ）１１１−２，Inter-Integrated Circuit（Ｉ２Ｃ）１１２，NVRAM Interface（ＮＩＦ）１１３，Communication（ＣＯＭ）１１４−１及びProtocol Interface（ＰＩＦ）１１４−２の各モジュールを備える。
図２に示すＦＰＧＡ１１は、Low Pin Count bus（ＬＰＣ）１１１−１，Watch Dog Timeout（ＷＤＴ）１１１−２，Inter-Integrated Circuit（Ｉ２Ｃ）１１２，NVRAM Interface（ＮＩＦ）１１３，Communication（ＣＯＭ）１１４−１及びProtocol Interface（ＰＩＦ）１１４−２の各モジュールを備える。
ＬＰＣ１１１−１及びＷＤＴ１１１−２は、図１に示した監視部１１１としての機能に相当する。
ＬＰＣ１１１−１は、ＣＰＵ１２がＦＰＧＡ１１にアクセスするためのインタフェース制御を行なう。
ＷＤＴ１１１−２は、Watch Dog Timeout 1（ＷＤＴＯ［１］）１１１ａ，ＷＤＴＯ［２］１１１ｂ，ＷＤＴＯ［３］１１１ｃ及びレジスタ１１１ｄの各モジュールを備える。ＣＰＵ１２は、ＬＰＣ１１１−１を経由して、例えば１バイトのレジスタ１１１ｄに定期的に書き込み（ウォッチドックライト）を発行する。これにより、ＷＤＴ１１１−２は、ＣＰＵ１２が正常に動作していると認識する。
ＬＰＣ１１１−１は、ＣＰＵ１２がＦＰＧＡ１１にアクセスするためのインタフェース制御を行なう。
ＷＤＴ１１１−２は、Watch Dog Timeout 1（ＷＤＴＯ［１］）１１１ａ，ＷＤＴＯ［２］１１１ｂ，ＷＤＴＯ［３］１１１ｃ及びレジスタ１１１ｄの各モジュールを備える。ＣＰＵ１２は、ＬＰＣ１１１−１を経由して、例えば１バイトのレジスタ１１１ｄに定期的に書き込み（ウォッチドックライト）を発行する。これにより、ＷＤＴ１１１−２は、ＣＰＵ１２が正常に動作していると認識する。
ＷＤＴＯ［１］１１１ａは、レジスタ１１１ｄへの書き込みが所定時間ない（ウォッチドックタイム［１］が満了した）場合に、ＣＰＵ１２に対してＮＭＩを発行し、Ｉ２Ｃ１１２に対してログ情報採取のリクエストを発行する。
ＷＤＴＯ［２］１１１ｂは、レジスタ１１１ｄへの書き込みが所定時間ない（ウォッチドックタイム［２］が満了した）場合に、ＣＰＵ１２に対してソフトウェアリセット（ソフトリセット）の指示を発行し、Ｉ２Ｃ１１２に対してログ情報採取のリクエストを発行する。
ＷＤＴＯ［２］１１１ｂは、レジスタ１１１ｄへの書き込みが所定時間ない（ウォッチドックタイム［２］が満了した）場合に、ＣＰＵ１２に対してソフトウェアリセット（ソフトリセット）の指示を発行し、Ｉ２Ｃ１１２に対してログ情報採取のリクエストを発行する。
ＷＤＴＯ［３］１１１ｃは、レジスタ１１１ｄへの書き込みが所定時間ない（ウォッチドックタイム［３］が満了した）場合に、ＣＰＵ１２に対してハードウェアリセット（ハードリセット）の指示を発行し、Ｉ２Ｃ１１２に対してログ情報採取のリクエストを発行する。
以下、ＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ及びＷＤＴＯ［３］１１１ｃのリクエストによって採取されるログ情報をログ情報［１］，ログ情報［２］及びログ情報［３］とそれぞれいう。
以下、ＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ及びＷＤＴＯ［３］１１１ｃのリクエストによって採取されるログ情報をログ情報［１］，ログ情報［２］及びログ情報［３］とそれぞれいう。
Ｉ２Ｃ１１２は、図１に示した情報採取部１１２としての機能に相当し、Request（ＲＥＱ）１１２ａ，Finite State Machine（ＦＳＭ）１１２ｂ，ＩＦ１１２ｃ及びレジスタ１１２ｄの各モジュールを備える。
ＲＥＱ１１２ａは、ＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ又はＷＤＴＯ［３］１１１ｃによるログ情報採取のリクエストをトリガとして、ログ情報採取リクエスト制御を行なう。
ＲＥＱ１１２ａは、ＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ又はＷＤＴＯ［３］１１１ｃによるログ情報採取のリクエストをトリガとして、ログ情報採取リクエスト制御を行なう。
ＦＳＭ１１２ｂは、ＲＥＱ１１２ａによるログ情報採取リクエスト制御に基づき、スイッチ１５（ＳＷ；図３を用いて後述）のＯＮ／ＯＦＦの切り替えを行ない、データリードサイクルの状態管理を行なう。つまり、ＦＳＭ１１２ｂは、スイッチ制御を行ない、ＦＰＧＡ１１がＩ２Ｃ制御を行なうための経路を有効にする。
ＩＦ１１２ｃは、Ｉ２Ｃインタフェース制御を行なう。具体的には、ＩＦ１１２ｃは、１つ又は複数（図３を用いて後述する例では３つ）のデバイス１４から例えば１キロバイトのログ情報［１］〜［３］をそれぞれ採取する。
ＩＦ１１２ｃは、Ｉ２Ｃインタフェース制御を行なう。具体的には、ＩＦ１１２ｃは、１つ又は複数（図３を用いて後述する例では３つ）のデバイス１４から例えば１キロバイトのログ情報［１］〜［３］をそれぞれ採取する。
そして、Ｉ２Ｃ１１２は、ＩＦ１１２ｃを介して各デバイス１４から採取したログ情報を例えば３２バイトのレジスタ１１２ｄに順次格納し、格納したログ情報を例えば８バイト単位でＮＩＦ１１３に順次転送する。
ＮＩＦ１１３は、図１に示した第１格納処理部１１３ａ及び第２格納処理部１１３ｂとしての機能に相当する。ＮＩＦ１１３は、ＮＶＲＡＭ（不揮発性メモリ）制御を行ない、ＲＥＱ１１３−１及びＩＦ１１３−２の各モジュールを備える。
ＮＩＦ１１３は、図１に示した第１格納処理部１１３ａ及び第２格納処理部１１３ｂとしての機能に相当する。ＮＩＦ１１３は、ＮＶＲＡＭ（不揮発性メモリ）制御を行ない、ＲＥＱ１１３−１及びＩＦ１１３−２の各モジュールを備える。
ＲＥＱ１１３−１は、ＮＶＲＡＭ１３に対する書き込み／読み出しのリクエストを受け付ける。ＲＥＱ１１３−１が受付可能なリクエストの種類には、例えば、Write from OwnCM(I2C)，Write from OtherCM(COM)，Write to OtherCM(COM)及びRead from CPUがある。
Write from OwnCM(I2C)は、自系のＣＭ１０においてＩ２Ｃ１１２を介して各デバイス１４から採取されたログ情報［１］〜［３］をＮＶＲＡＭ１３に格納するリクエストである。Write from OtherCM(COM)は、他系のＣＭ１０からＣＯＭ１１４−１を介して受信したログ情報［１］〜［３］をＮＶＲＡＭ１３に格納するリクエストである。Write to OtherCM(COM)は、自系のＣＭ１０において採取されたログ情報［１］〜［３］を他系のＣＭ１０に転送するリクエストである。そして、Read from CPUは、自系のＣＰＵ１２からＬＰＣ１１１−１を介してＮＶＲＡＭ１３が格納する種々のデータを読み出すリクエストである。
Write from OwnCM(I2C)は、自系のＣＭ１０においてＩ２Ｃ１１２を介して各デバイス１４から採取されたログ情報［１］〜［３］をＮＶＲＡＭ１３に格納するリクエストである。Write from OtherCM(COM)は、他系のＣＭ１０からＣＯＭ１１４−１を介して受信したログ情報［１］〜［３］をＮＶＲＡＭ１３に格納するリクエストである。Write to OtherCM(COM)は、自系のＣＭ１０において採取されたログ情報［１］〜［３］を他系のＣＭ１０に転送するリクエストである。そして、Read from CPUは、自系のＣＰＵ１２からＬＰＣ１１１−１を介してＮＶＲＡＭ１３が格納する種々のデータを読み出すリクエストである。
つまり、ＲＥＱ１１３−１がWrite from OwnCM(I2C)を受け付ける場合には、ＮＩＦ１１３は、図１に示した第１格納処理部１１３ａとして機能する。そして、ＮＩＦ１１３は、Ｉ２Ｃ１１２からログ情報［１］〜［３］を受信すると、ＮＶＲＡＭ１３に対する書き込みを開始する。一方、ＲＥＱ１１３−１がWrite from OtherCM(COM)を受け付ける場合には、ＮＩＦ１１３は、図１に示した第２格納処理部１１３ｂとして機能する。そして、ＮＩＦ１１３は、ＣＯＭ１１４−１からログ情報［１］〜［３］を受信すると、ＮＶＲＡＭ１３に対する書き込みを開始する。また、全てのログ情報［１］〜［３］についての採取及びＮＶＲＡＭ１３に対する書き込みが完了すると、ＮＩＦ１１３はWrite to OtherCM(COM)を受け付ける。そして、ＮＩＦ１１３は、ＮＶＲＡＭ１３からログ情報［１］〜［３］を読み出し、他系（正常系）への送信を開始する。
ＩＦ１１３−２は、ＮＶＲＡＭインタフェース制御を行なう。ＮＩＦ１１３は、ＩＦ１１３−２を介してログ情報［１］〜［３］の読み書きをＮＶＲＡＭ１３に対して行なう。
ＣＯＭ１１４−１は、他系コミュニケーション制御を行ない、Transmission Controller（ＴＣＴＬ）１１４ａ及びReceive Controller（ＲＣＴＬ）１１４ｂの各モジュールを備える。
ＣＯＭ１１４−１は、他系コミュニケーション制御を行ない、Transmission Controller（ＴＣＴＬ）１１４ａ及びReceive Controller（ＲＣＴＬ）１１４ｂの各モジュールを備える。
ＴＣＴＬ１１４ａは、図１に示した送信部１１４ａとしての機能に相当し、トランスファ制御を行なう。具体的には、ＴＣＴＬ１１４ａは、ＮＩＦ１１３から受信したログ情報［１］〜［３］をＰＩＦ１１４−２を介して他系のＣＭ１０に転送する。図２に示す例において、ＴＣＴＬ１１４ａは、ログ情報［１］〜［３］を送信データ（ＴＸ ＤＡＴＡ）信号とし、クロック（ＣＬＫ）信号とともに送信する。
ＲＣＴＬ１１４ｂは、図１に示した受信部１１４ｂとしての機能に相当し、レシーバ制御を行なう。具体的には、ＲＣＴＬ１１４ｂは、他系のＣＭ１０からＰＩＦ１１４−２を介して受信したログ情報［１］〜［３］をＮＩＦ１１３に転送する。図２に示す例において、ＲＣＴＬ１１４ｂは、ログ情報［１］〜［３］を含む受信データ（ＲＸ ＤＡＴＡ）信号をクロック（ＣＬＫ）信号とともに受信する。
ＰＩＦ１１４−２は、他系通信プロトコルインタフェース制御を行なう。他系通信プロトコルインタフェース制御で用いられるパケットについては、図５及び図６を用いて後述する。
そして、ＦＰＧＡ１１は、図１に示した再起動処理部１１５としての機能に相当するモジュール（不図示）を備える。当該モジュールは、他系（正常系）へのログ情報［１］〜［３］の送信が完了すると、自系のＣＭ１０を再起動させる。
そして、ＦＰＧＡ１１は、図１に示した再起動処理部１１５としての機能に相当するモジュール（不図示）を備える。当該モジュールは、他系（正常系）へのログ情報［１］〜［３］の送信が完了すると、自系のＣＭ１０を再起動させる。
図３は、実施形態の一例としてのストレージ装置が備えるＣＭにおけるログ情報収集処理を例示する図である。
図３においては、本実施形態の一例としてのストレージ装置１が備えるＣＭ＃０及びＣＭ＃１を例示している。また、図３に示す例においては、ＣＭ＃０を異常系とし、ＣＭ＃１を正常系とする。
図３においては、本実施形態の一例としてのストレージ装置１が備えるＣＭ＃０及びＣＭ＃１を例示している。また、図３に示す例においては、ＣＭ＃０を異常系とし、ＣＭ＃１を正常系とする。
図３においては、簡単のため、ＣＭ＃１が備えるデバイス１４，メモリ１６，ＩＯＣ１７及びエキスパンダ１８の図示を省略している。また、ＣＭ＃１が備えるメモリ１６，ＩＯＣ１７及びエキスパンダ１８の図示も省略し、ＣＭ＃１は３つのデバイス（デバイス＃０〜＃２，監視対象装置）１４及びスイッチ（ＳＷ）１５を備えることとしている。
以下、３つのデバイスのうち１つを特定する必要があるときには「デバイス＃０」，「デバイス＃１」又は「デバイス＃２」と表記するが、任意のデバイスを指すときには「デバイス１４」と表記する。
以下、３つのデバイスのうち１つを特定する必要があるときには「デバイス＃０」，「デバイス＃１」又は「デバイス＃２」と表記するが、任意のデバイスを指すときには「デバイス１４」と表記する。
ＣＭ＃０のＦＰＧＡ１１とＣＭ＃１のＦＰＧＡ１１とは、ＦＰＧＡ間通信により互いに通信可能に接続される。また、各ＣＭ１０において、ＦＰＧＡ１１とＣＰＵ１２とは例えばバス線を介して互いに通信可能に接続され、ＦＰＧＡ１１と不揮発性メモリ１３とも例えばバス線を介して互いに通信可能に接続される。
ＣＭ＃０においては、ＣＰＵ１２は、Peripheral Component Interconnect Express（ＰＣＩｅ）やSerial Attached Small computer system interface（ＳＡＳ）等の３つの高速ＩＦ１２１及び低速ＩＦ１２２を備える。また、各デバイス１４は、高速ＩＦ１４１及び低速ＩＦ１４２を備える。そして、ＣＰＵ１２の各高速ＩＦ１２１と各デバイス１４の高速ＩＦ１４１とは、データ通信用高速バスによって互いに通信可能に接続される。また、ＣＰＵ１２の低速ＩＦ１２２と各デバイス１４の低速ＩＦ１４２とは、ＳＷ１５を介して、ログ採取用低速バスによって互いに通信可能に接続される。更に、ＦＰＧＡ１１と各デバイス１４の低速ＩＦ１４２とも、ＳＷ１５を介して、ログ採取用低速バスによって互いに通信可能に接続される。
ＣＭ＃０においては、ＣＰＵ１２は、Peripheral Component Interconnect Express（ＰＣＩｅ）やSerial Attached Small computer system interface（ＳＡＳ）等の３つの高速ＩＦ１２１及び低速ＩＦ１２２を備える。また、各デバイス１４は、高速ＩＦ１４１及び低速ＩＦ１４２を備える。そして、ＣＰＵ１２の各高速ＩＦ１２１と各デバイス１４の高速ＩＦ１４１とは、データ通信用高速バスによって互いに通信可能に接続される。また、ＣＰＵ１２の低速ＩＦ１２２と各デバイス１４の低速ＩＦ１４２とは、ＳＷ１５を介して、ログ採取用低速バスによって互いに通信可能に接続される。更に、ＦＰＧＡ１１と各デバイス１４の低速ＩＦ１４２とも、ＳＷ１５を介して、ログ採取用低速バスによって互いに通信可能に接続される。
図３に示す例においては、ＣＭ＃０のＣＰＵ１２の高速ＩＦ１２１とデバイス＃０の高速ＩＦ１４１との間のデータ通信用高速バスで障害が発生している（符号Ａ１参照）。そして、発生した障害がＣＰＵ１２に伝搬し、ＣＰＵ１２がハングアップ状態になっている（符号Ａ２参照）。このように、ＣＰＵ１２がハングアップ状態になった場合には、ＣＰＵ１２によるログ採取用低速バスを用いたログ情報収集処理が実行できなくなり、デバイス１４からログ情報を採取できない。
そこで、本実施形態の一例においては、ＣＰＵ１２におけるハングアップが発生した場合に、ハードウェアであるＦＰＧＡ１１がログ情報の採取を自動実行し、採取したログ情報を正常系のＣＭ＃１に送信する。
具体的には、ＦＰＧＡ１１は、ＣＰＵ１２における異常発生を検知し、ＣＰＵ１２と各デバイス１４とをログ採取用低速バスで接続しているＳＷ１５の経路をＦＰＧＡ１１と各デバイス１４とが接続されるように切り替える（符号Ａ３参照）。言い換えれば、ＦＰＧＡ１１は、図２を用いて説明したウォッチドックタイム［１］〜［３］のいずれかが満了した場合に、ＳＷ１５を操作してＣＰＵ１２をログ採取用低速バスから切断する。
具体的には、ＦＰＧＡ１１は、ＣＰＵ１２における異常発生を検知し、ＣＰＵ１２と各デバイス１４とをログ採取用低速バスで接続しているＳＷ１５の経路をＦＰＧＡ１１と各デバイス１４とが接続されるように切り替える（符号Ａ３参照）。言い換えれば、ＦＰＧＡ１１は、図２を用いて説明したウォッチドックタイム［１］〜［３］のいずれかが満了した場合に、ＳＷ１５を操作してＣＰＵ１２をログ採取用低速バスから切断する。
ＦＰＧＡ１１は、各デバイス１４からログ情報を採取し（符号Ａ４参照）、採取したログ情報を不揮発性メモリ１３に格納する（符号Ａ５参照）。言い換えれば、ＦＰＧＡ１１は、ログ情報採取処理においてマスターとなり、ログ採取用低速バスを介してスレーブとしてのデバイス１４にアクセスすることにより、デバイス１４からログ情報を採取する。
ここで、ＣＭ＃０のＣＰＵ１２においては異常が発生しているため、ＦＰＧＡ１１によって採取されたログ情報を異常系のＣＭ＃０で直ちに解析することはできない。そこで、ＦＰＧＡ１１は、ウォッチドックタイムアウトから復帰した（ＣＰＵ１２の正常作動を認識した）場合や、ＣＰＵ１２のハングアップが確定した場合に、採取したログ情報を不揮発性メモリ１３から読み出す。そして、ＦＰＧＡ１１は、不揮発性メモリ１３から読み出したログ情報を正常起動している他系のＣＭ＃１にＦＰＧＡ間通信を用いて送信する（符号Ａ６参照）。
ここで、ＣＭ＃０のＣＰＵ１２においては異常が発生しているため、ＦＰＧＡ１１によって採取されたログ情報を異常系のＣＭ＃０で直ちに解析することはできない。そこで、ＦＰＧＡ１１は、ウォッチドックタイムアウトから復帰した（ＣＰＵ１２の正常作動を認識した）場合や、ＣＰＵ１２のハングアップが確定した場合に、採取したログ情報を不揮発性メモリ１３から読み出す。そして、ＦＰＧＡ１１は、不揮発性メモリ１３から読み出したログ情報を正常起動している他系のＣＭ＃１にＦＰＧＡ間通信を用いて送信する（符号Ａ６参照）。
正常系のＣＭ＃１のＦＰＧＡ１１は、異常系のＣＭ＃０から送信されたログ情報を受信し、不揮発性メモリ１３に格納し（符号Ａ７参照）、ログ情報の受信完了を自系のＣＰＵ１２に通知する。
ＣＭ＃１のＣＰＵ１２は、ＦＰＧＡ１１を介して自系の不揮発性メモリ１３からログ情報を読み出し（符号Ａ８参照）、読み出したログ情報を装置ログとして例えばメモリ１６（図３には不図示）に格納する。
ＣＭ＃１のＣＰＵ１２は、ＦＰＧＡ１１を介して自系の不揮発性メモリ１３からログ情報を読み出し（符号Ａ８参照）、読み出したログ情報を装置ログとして例えばメモリ１６（図３には不図示）に格納する。
図４は、実施形態の一例としてのストレージ装置におけるログ情報送受信処理を説明する図である。
図４においては、本実施形態の一例としてのストレージ装置１が備えるＣＭ＃０及びＣＭ＃１の機能構成のうち一部を例示している。具体的には、図１に示した各ＣＭ１０が備える機能構成のうち、ＦＰＧＡ１１及び不揮発性メモリ（ＮＶＲＡＭ）１３のみを示している。また、各ＣＭ１０のＦＰＧＡ１１においては、図２に示したＦＰＧＡ１１が備える機能構成のうち、ＮＩＦ１１３及びＣＯＭ１１４−１のみを示している。
図４においては、本実施形態の一例としてのストレージ装置１が備えるＣＭ＃０及びＣＭ＃１の機能構成のうち一部を例示している。具体的には、図１に示した各ＣＭ１０が備える機能構成のうち、ＦＰＧＡ１１及び不揮発性メモリ（ＮＶＲＡＭ）１３のみを示している。また、各ＣＭ１０のＦＰＧＡ１１においては、図２に示したＦＰＧＡ１１が備える機能構成のうち、ＮＩＦ１１３及びＣＯＭ１１４−１のみを示している。
図４に示す例においては、ＣＯＭ１１４−１は、図２に示したＴＣＴＬ１１４ａ及びＲＣＴＬ１１４ｂに加えて、バッファ（ＢＵＦ）［０］１１４ｃ及びＢＵＦ［１］１１４ｄを備える。言い換えれば、ＣＯＭ１１４−１の一部は、図４に示すように、Block Buffer（ＢＢＵＦ）として機能する。
異常系のＦＰＧＡ１１のＮＩＦ１１３は、Write to OtherCM(COM)を受け付けると、ＮＶＲＡＭ１３からログ情報を読み出し、ＣＯＭ１１４−１のＢＵＦ［０］１１４ｃに格納する（符号Ｂ１参照）。ＮＶＲＡＭ１３から読み出されるログ情報は、例えば、データ（ＤＴ）が8ビット（1バイト）であり、アドレス（ＡＤ）が24ビット（3バイト）である。
異常系のＦＰＧＡ１１のＮＩＦ１１３は、Write to OtherCM(COM)を受け付けると、ＮＶＲＡＭ１３からログ情報を読み出し、ＣＯＭ１１４−１のＢＵＦ［０］１１４ｃに格納する（符号Ｂ１参照）。ＮＶＲＡＭ１３から読み出されるログ情報は、例えば、データ（ＤＴ）が8ビット（1バイト）であり、アドレス（ＡＤ）が24ビット（3バイト）である。
ＢＵＦ［０］１１４ｃは、格納したログ情報をＴＣＴＬ１１４ａに転送する（符号Ｂ２参照）。
ＴＣＴＬ１１４ａは、ログ情報を図５及び図６を用いて後述するパケットとして正常系のＦＰＧＡ１１宛てに送信する（符号Ｂ３）。ＴＣＴＬ１１４ａは、ＴＸ＿ＤＡＴＡとしてパケットを送信し、ＴＸ＿ＣＬＫとしてクロック信号を送信する。
ＴＣＴＬ１１４ａは、ログ情報を図５及び図６を用いて後述するパケットとして正常系のＦＰＧＡ１１宛てに送信する（符号Ｂ３）。ＴＣＴＬ１１４ａは、ＴＸ＿ＤＡＴＡとしてパケットを送信し、ＴＸ＿ＣＬＫとしてクロック信号を送信する。
正常系のＦＰＧＡ１１のＲＣＴＬ１１４ｂは、異常系のＦＰＧＡ１１が送信したパケットを受信し、ログ情報としてＢＵＦ［１］１１４ｄに格納する（符号Ｂ４参照）。ＲＣＴＬ１１４ｂは、ＲＸ＿ＤＡＴＡとしてパケットを受信し、ＲＸ＿ＣＬＫとしてクロック信号を受信する。
ＢＵＦ［１］１１４ｄは格納したログ情報をＮＩＦ１１３に転送し、ＮＩＦ１１３はWrite from OtherCM(COM)を受け付けることによってログ情報をＮＶＲＡＭ１３に格納する（符号Ｂ５参照）。ＮＶＲＡＭ１３に書き込まれるログ情報は、例えば、データ（ＤＴ）が8ビット（1バイト）であり、アドレス（ＡＤ）が24ビット（3バイト）である。
ＢＵＦ［１］１１４ｄは格納したログ情報をＮＩＦ１１３に転送し、ＮＩＦ１１３はWrite from OtherCM(COM)を受け付けることによってログ情報をＮＶＲＡＭ１３に格納する（符号Ｂ５参照）。ＮＶＲＡＭ１３に書き込まれるログ情報は、例えば、データ（ＤＴ）が8ビット（1バイト）であり、アドレス（ＡＤ）が24ビット（3バイト）である。
図５及び図６は、実施形態の一例としてのストレージ装置が使用するパケットを例示する図である。
本実施形態の一例におけるログ情報送受信処理に用いるパケットは、図５に示すように、64ビット（8バイト）で定義される。具体的には、63〜60ビットがStart Of Frame（ＳＯＦ）であり、59〜52ビットがPacket ID（ＰＩＤ）であり、51〜44ビットがSerial ID（ＳＩＤ）であり、43〜12ビットがPayload（送信データ）であり、11〜4ビットが Cyclic Redundancy Check（ＣＲＣ；保護コード）であり、3〜0ビットがEnd Of Frame（ＥＯＦ）である。
本実施形態の一例におけるログ情報送受信処理に用いるパケットは、図５に示すように、64ビット（8バイト）で定義される。具体的には、63〜60ビットがStart Of Frame（ＳＯＦ）であり、59〜52ビットがPacket ID（ＰＩＤ）であり、51〜44ビットがSerial ID（ＳＩＤ）であり、43〜12ビットがPayload（送信データ）であり、11〜4ビットが Cyclic Redundancy Check（ＣＲＣ；保護コード）であり、3〜0ビットがEnd Of Frame（ＥＯＦ）である。
図５に示すように、ＳＯＦには“1111”が設定される。また、図５に示すようにＰＩＤの59〜56ビットにはそれぞれ“0”が設定され、図６に示すようにＰＩＤの55〜52ビットには“00”〜“0ｃ”が設定される。更に、図６に示すように、ＳＩＤには“0x00”〜“0xFF”が設定される。
図５に示すように、Payloadは領域（４）〜（１）に分割され、領域（４）〜（１）はPayloadにおける31〜24，23〜16，15〜8及び7〜0ビットにそれぞれ対応する。そして、図６に示すように、ＰＩＤが“00”〜“03”の場合には、Payloadの領域（４）にログ情報［１］に関する１キロバイトのデータが格納される。また、ＰＩＤが“04”〜“07”の場合にはPayloadの領域（４）にログ情報［２］に関する１キロバイトのデータが格納され、ＰＩＤが“08”〜“0C”の場合にはPayloadの領域（４）にログ情報［３］に関する１キロバイトのデータが格納される。更に、Payloadの領域（３）は拡張（Reserve）領域であり、Payloadの領域（２）及び（１）にはＮＶＲＡＭ１３におけるアドレスが設定される。
図５に示すように、Payloadは領域（４）〜（１）に分割され、領域（４）〜（１）はPayloadにおける31〜24，23〜16，15〜8及び7〜0ビットにそれぞれ対応する。そして、図６に示すように、ＰＩＤが“00”〜“03”の場合には、Payloadの領域（４）にログ情報［１］に関する１キロバイトのデータが格納される。また、ＰＩＤが“04”〜“07”の場合にはPayloadの領域（４）にログ情報［２］に関する１キロバイトのデータが格納され、ＰＩＤが“08”〜“0C”の場合にはPayloadの領域（４）にログ情報［３］に関する１キロバイトのデータが格納される。更に、Payloadの領域（３）は拡張（Reserve）領域であり、Payloadの領域（２）及び（１）にはＮＶＲＡＭ１３におけるアドレスが設定される。
図５に示す６つの両矢印はＣＲＣ演算単位であり、各ＣＲＣ演算単位におけるＣＲＣ演算結果がＣＲＣに設定される。そして、図５に示すように、ＥＯＦには“0000”が設定される。
なお、本実施形態の一例におけるログ情報送受信処理に用いるパケットの転送性能は、図６に示すように、1.0msである。
なお、本実施形態の一例におけるログ情報送受信処理に用いるパケットの転送性能は、図６に示すように、1.0msである。
〔Ａ−２〕動作
上述の如く構成された実施形態の一例としてのストレージ装置におけるログ情報収集処理を図７に示すフローチャート（ステップＳ１〜Ｓ１６）に従って説明する。
ＷＤＴ１１１−２は、ＣＰＵ１２からレジスタ１１１ｄに対する定期的な書き込みを検知するできないことにより、ＣＰＵ１２における障害発生を検知する（ステップＳ１）。
上述の如く構成された実施形態の一例としてのストレージ装置におけるログ情報収集処理を図７に示すフローチャート（ステップＳ１〜Ｓ１６）に従って説明する。
ＷＤＴ１１１−２は、ＣＰＵ１２からレジスタ１１１ｄに対する定期的な書き込みを検知するできないことにより、ＣＰＵ１２における障害発生を検知する（ステップＳ１）。
ＷＤＴＯ［１］１１１ａは、ウォッチドックタイム［１］をカウントする（ステップＳ２）。
ＣＰＵ１２からレジスタ１１１ｄに対する書き込みが所定時間（例えば５秒）以内にあった場合には（ステップＳ２の“カウントクリア”ルート参照）、ウォッチドックタイム［１］のカウントをクリアしてステップＳ２に戻る。つまり、ウォッチドックタイム［１］のカウントを繰り返し行なう。
ＣＰＵ１２からレジスタ１１１ｄに対する書き込みが所定時間（例えば５秒）以内にあった場合には（ステップＳ２の“カウントクリア”ルート参照）、ウォッチドックタイム［１］のカウントをクリアしてステップＳ２に戻る。つまり、ウォッチドックタイム［１］のカウントを繰り返し行なう。
一方、ＣＰＵ１２からレジスタ１１１ｄに対する書き込みがない状態で所定時間（例えば５秒）経過した場合には（ステップＳ２の“５秒”ルート参照）、ＷＤＴＯ［１］１１１ａは、ＣＰＵ１２に対してＮＭＩを発行する（ステップＳ３）。
Ｉ２Ｃ１１２は、各デバイス１４（例えば図３に示したデバイス＃０〜＃２）からのログ情報［１］の採取（ダンプ［１］）を開始する（ステップＳ４）。
Ｉ２Ｃ１１２は、各デバイス１４（例えば図３に示したデバイス＃０〜＃２）からのログ情報［１］の採取（ダンプ［１］）を開始する（ステップＳ４）。
ＣＰＵ１２は、リカバリを実行する（ステップＳ５）。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ５の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
一方、リカバリに失敗した場合には（ステップＳ５の“リカバリ失敗”ルート参照）、ＷＤＴＯ［２］１１１ｂは、ウォッチドックタイム［２］をカウントする（ステップＳ６）。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ５の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
一方、リカバリに失敗した場合には（ステップＳ５の“リカバリ失敗”ルート参照）、ＷＤＴＯ［２］１１１ｂは、ウォッチドックタイム［２］をカウントする（ステップＳ６）。
ＣＰＵ１２からレジスタ１１１ｄに対する書き込みが所定時間（例えば５秒）以内にあった場合には（ステップＳ６の“カウントクリア”ルート参照）、ウォッチドックタイム［２］のカウントをクリアしてステップＳ６に戻る。つまり、ウォッチドックタイム［２］のカウントを再開する。
一方、ＣＰＵ１２からレジスタ１１１ｄに対する書き込みがない状態で所定時間（例えば５秒）経過した場合には（ステップＳ６の“５秒”ルート参照）、ＷＤＴＯ［２］１１１ｂは、ＣＰＵ１２に対してソフトウェアリセットの指示を発行する（ステップＳ７）。
一方、ＣＰＵ１２からレジスタ１１１ｄに対する書き込みがない状態で所定時間（例えば５秒）経過した場合には（ステップＳ６の“５秒”ルート参照）、ＷＤＴＯ［２］１１１ｂは、ＣＰＵ１２に対してソフトウェアリセットの指示を発行する（ステップＳ７）。
Ｉ２Ｃ１１２は、各デバイス１４（例えば図３に示したデバイス＃０〜＃２）からのログ情報［２］の採取（ダンプ［２］）を開始する（ステップＳ８）。
ＣＰＵ１２は、リカバリを実行する（ステップＳ９）。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ９の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］及び［２］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
ＣＰＵ１２は、リカバリを実行する（ステップＳ９）。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ９の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］及び［２］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
一方、リカバリに失敗した場合には（ステップＳ９の“リカバリ失敗”ルート参照）、ＷＤＴＯ［３］１１１ｃは、ウォッチドックタイム［３］をカウントする（ステップＳ１０）。
ＣＰＵ１２からレジスタ１１１ｄに対する書き込みが所定時間（例えば１０秒）以内にあった場合には（ステップＳ１０の“カウントクリア”ルート参照）、ウォッチドックタイム［３］のカウントをクリアしてステップＳ１０に戻る。つまり、ウォッチドックタイム［３］のカウントを再開する。
ＣＰＵ１２からレジスタ１１１ｄに対する書き込みが所定時間（例えば１０秒）以内にあった場合には（ステップＳ１０の“カウントクリア”ルート参照）、ウォッチドックタイム［３］のカウントをクリアしてステップＳ１０に戻る。つまり、ウォッチドックタイム［３］のカウントを再開する。
一方、ＣＰＵ１２からレジスタ１１１ｄに対する書き込みがない状態で所定時間（例えば１０秒）経過した場合には（ステップＳ１０の“１０秒”ルート参照）、ＷＤＴＯ［３］１１１ｃは、ＣＰＵ１２に対してハードウェアリセットの指示を発行する（ステップＳ１１）。
Ｉ２Ｃ１１２は、各デバイス１４（例えば図３に示したデバイス＃０〜＃２）からのログ情報［３］の採取（ダンプ［３］）を開始する（ステップＳ１２）。
Ｉ２Ｃ１１２は、各デバイス１４（例えば図３に示したデバイス＃０〜＃２）からのログ情報［３］の採取（ダンプ［３］）を開始する（ステップＳ１２）。
ＣＰＵ１２は、リカバリを実行する（ステップＳ１３）。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ１３の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］，［２］及び［３］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
リカバリによってＣＰＵ１２が復帰した場合には（ステップＳ１３の“復帰”ルート参照）、ＴＣＴＬ１１４ａはＦＰＧＡ間通信によって採取したログ情報［１］，［２］及び［３］を他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ステップＳ１に戻り待機する。
一方、リカバリに失敗した場合には（ステップＳ１３の“リカバリ失敗”ルート参照）、ＦＰＧＡ１１は、ＣＰＵ１２のハングアップが確定したと判断する（ステップＳ１４）。
そして、ＴＣＴＬ１１４ａは採取したログ情報［１］，［２］及び［３］をＦＰＧＡ間通信によって他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ＦＰＧＡ１１はファームウェア処理によって自系のＣＭ１０をＤＣ−ＯＦＦ状態にする（ステップＳ１６）。つまり、ＦＰＧＡ１１は、自系のＣＭ１０を再起動する。なお、ＦＰＧＡ１１は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
そして、ＴＣＴＬ１１４ａは採取したログ情報［１］，［２］及び［３］をＦＰＧＡ間通信によって他系のＦＰＧＡ１１に送信するとともに（ステップＳ１５）、ＦＰＧＡ１１はファームウェア処理によって自系のＣＭ１０をＤＣ−ＯＦＦ状態にする（ステップＳ１６）。つまり、ＦＰＧＡ１１は、自系のＣＭ１０を再起動する。なお、ＦＰＧＡ１１は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
次に、上述の如く構成された実施形態の一例としてのストレージ装置におけるログ情報収集処理を図８に例示するシーケンス図（ステップＳ２１〜Ｓ５１）に従って説明する。
図８に示すＣＭ＃０及びＣＭ＃１は図３に示したＣＭ＃０及びＣＭ＃１とそれぞれ同様の機能構成を備え、ＣＭ＃０が異常系であり、ＣＭ＃１が正常系である。
ＣＭ＃０のＣＰＵ１２は、ＦＰＧＡ１１に対して定期的にウォッチドックライトを行なう。ＦＰＧＡ１１のＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ及びＷＤＴＯ［３］１１１ｃは、ＣＰＵ１２からのウォッチドックライトによりＣＰＵ１２が正常に作動しているとそれぞれ認識する（ステップＳ２１〜Ｓ２３）。
図８に示すＣＭ＃０及びＣＭ＃１は図３に示したＣＭ＃０及びＣＭ＃１とそれぞれ同様の機能構成を備え、ＣＭ＃０が異常系であり、ＣＭ＃１が正常系である。
ＣＭ＃０のＣＰＵ１２は、ＦＰＧＡ１１に対して定期的にウォッチドックライトを行なう。ＦＰＧＡ１１のＷＤＴＯ［１］１１１ａ，ＷＤＴＯ［２］１１１ｂ及びＷＤＴＯ［３］１１１ｃは、ＣＰＵ１２からのウォッチドックライトによりＣＰＵ１２が正常に作動しているとそれぞれ認識する（ステップＳ２１〜Ｓ２３）。
ここで、デバイス＃１において異常が発生し（ステップＳ２４）、発生した異常がＣＰＵ１２に伝搬する（ステップＳ２５）。
ＦＰＧＡ１１のＷＤＴＯ［１］１１１ａは、ウォッチドックタイム［１］の満了により、ＣＰＵ１２に対してＮＭＩを発行する（ステップＳ２６）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＮにする（ステップＳ２７）。
ＦＰＧＡ１１のＷＤＴＯ［１］１１１ａは、ウォッチドックタイム［１］の満了により、ＣＰＵ１２に対してＮＭＩを発行する（ステップＳ２６）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＮにする（ステップＳ２７）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、デバイス＃０〜＃２からログ情報［１］を採取する（ステップＳ２８〜Ｓ３０）。
ＦＰＧＡ１１のＮＩＦ１１３は、採取したログ情報［１］をＮＶＲＡＭ１３に格納する（ステップＳ３１）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＦＦにする（ステップＳ３２）。
ＦＰＧＡ１１のＮＩＦ１１３は、採取したログ情報［１］をＮＶＲＡＭ１３に格納する（ステップＳ３１）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＦＦにする（ステップＳ３２）。
ＦＰＧＡ１１のＷＤＴＯ［２］１１１ｂは、ウォッチドックタイム［２］の満了により、ＣＰＵ１２に対してソフトウェアリセットを指示する（ステップＳ３３）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＮにする（ステップＳ３４）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、デバイス＃０〜＃２からログ情報［２］を採取する（ステップＳ３５〜Ｓ３７）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＮにする（ステップＳ３４）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、デバイス＃０〜＃２からログ情報［２］を採取する（ステップＳ３５〜Ｓ３７）。
ＦＰＧＡ１１のＮＩＦ１１３は、採取したログ情報［２］をＮＶＲＡＭ１３に格納する（ステップＳ３８）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＦＦにする（ステップＳ３９）。
ＦＰＧＡ１１のＷＤＴＯ［３］１１１ｂは、ウォッチドックタイム［３］の満了により、ＣＰＵ１２に対してハードウェアリセットを指示する（ステップＳ４０）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＦＦにする（ステップＳ３９）。
ＦＰＧＡ１１のＷＤＴＯ［３］１１１ｂは、ウォッチドックタイム［３］の満了により、ＣＰＵ１２に対してハードウェアリセットを指示する（ステップＳ４０）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＮにする（ステップＳ４１）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、デバイス＃０〜＃２からログ情報［３］を採取する（ステップＳ４２〜Ｓ４４）。
ＦＰＧＡ１１のＮＩＦ１１３は、採取したログ情報［３］をＮＶＲＡＭ１３に格納する（ステップＳ４５）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、デバイス＃０〜＃２からログ情報［３］を採取する（ステップＳ４２〜Ｓ４４）。
ＦＰＧＡ１１のＮＩＦ１１３は、採取したログ情報［３］をＮＶＲＡＭ１３に格納する（ステップＳ４５）。
ＦＰＧＡ１１のＩ２Ｃ１１２は、ＳＷ１５を切り替えることにより、ＦＰＧＡ１１と各デバイス１４との経路をＯＦＦにする（ステップＳ４６）。
ＦＰＧＡ１１は、ＣＰＵ１２のハングアップが確定したと判断する（ステップＳ４７）。
ＦＰＧＡ１１のＴＣＴＬ１１４ａは、採取したログ情報［１］，［２］及び［３］をＮＶＲＡＭ１３から読み出し、正常系であるＣＭ＃１のＦＰＧＡ１１に送信する（ステップＳ４８）。
ＦＰＧＡ１１は、ＣＰＵ１２のハングアップが確定したと判断する（ステップＳ４７）。
ＦＰＧＡ１１のＴＣＴＬ１１４ａは、採取したログ情報［１］，［２］及び［３］をＮＶＲＡＭ１３から読み出し、正常系であるＣＭ＃１のＦＰＧＡ１１に送信する（ステップＳ４８）。
ＣＭ＃１のＦＰＧＡ１１は、受信したログ情報［１］，［２］及び［３］をＮＶＲＡＭ１３に格納する（ステップＳ４９）。
ＣＭ＃０のＦＰＧＡ１１は、自系のＣＭ＃０を再起動する（ステップＳ５０）。なお、ＦＰＧＡ１１は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
ＣＭ＃０のＦＰＧＡ１１は、自系のＣＭ＃０を再起動する（ステップＳ５０）。なお、ＦＰＧＡ１１は、障害が発生した箇所（被疑箇所）及び障害が伝搬した箇所である自系のデバイス１４及びＣＰＵ１２のみを再起動させても良い。
ＣＭ＃１のＣＰＵ１２は、ＮＶＲＡＭ１３からエラーログを採取する（ステップＳ５１）。
〔Ａ−３〕効果
このように、本実施形態の一例におけるストレージ装置（情報処理装置）１によれば、以下の効果を奏することができる。
〔Ａ−３〕効果
このように、本実施形態の一例におけるストレージ装置（情報処理装置）１によれば、以下の効果を奏することができる。
情報採取部１１２は、監視部１１１が処理装置１２における障害発生を検知した場合に、監視対象装置１４からログ情報を採取する。そして、第１格納処理部１１３ａは、情報採取部１１２が採取したログ情報を記憶装置１３に格納する。これにより、処理装置１２の動作不能状態においても監視対象装置１４のログ情報の収集を確実に行なうことができる。また、制御装置１０における障害復旧後や記憶装置１３の取り外し後に、記憶装置１３に格納されたログ情報が解析することができる。
送信部１１４ａは、情報採取部１１２が採取したログ情報を他の制御装置１０に送信する。そして、他の制御装置１０の第２格納処理部１１３ｂは、送信部１１４ａが送信したログ情報を記憶装置１３に格納する。これにより、正常系の制御装置１０においてログ情報の解析を直ちに開始することができる。また、異常系の制御装置１０について、障害発生の被疑箇所を特定するために、異常系の制御装置１０を回収し、測定機器に取り付け、処理装置１２の動作不能状態を再現させ、手動でログ情報を採取する必要がない。つまり、被疑箇所の特定に要する工数や時間，コストを削減することができ、被疑箇所の特定が容易になる。更に、異常系及び正常系の制御装置１０の記憶装置１３にログ情報が二重化されて格納されるため、ログ情報収集処理における信頼性を向上することができる。
再起動処理部１１５は、送信部１１４ａがログ情報を他の制御装置１０に送信した後に、処理装置１２及び監視対象装置１４を再起動させる。これにより、異常系の制御装置１０における再起動によって記憶装置１３に格納したログ情報が消失した場合においても、正常系の制御装置１０においてログ情報を解析することができる。
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを実行する複数のタイミングにおいて、情報採取部１１２によるログ情報の採取と、第１格納処理部１１３ａによるログ情報の格納とを、繰り返し行なう。これにより、各リカバリ処理後における監視対象装置１４の状態を示すログ情報［１］〜［３］を採取することができ、被疑箇所の特定が容易になる。
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを実行する複数のタイミングにおいて、情報採取部１１２によるログ情報の採取と、第１格納処理部１１３ａによるログ情報の格納とを、繰り返し行なう。これにより、各リカバリ処理後における監視対象装置１４の状態を示すログ情報［１］〜［３］を採取することができ、被疑箇所の特定が容易になる。
〔Ｂ〕変形例
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
上述した実施形態の一例においては、異常系のＦＰＧＡ１１は、全てのログ情報［１］〜［３］をＮＶＲＡＭ１３に格納した後に、ログ情報［１］〜［３］を正常系のＦＰＧＡ１１に転送することとしたが（例えば図８のステップＳ４８参照）、これに限定されるものではない。
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
上述した実施形態の一例においては、異常系のＦＰＧＡ１１は、全てのログ情報［１］〜［３］をＮＶＲＡＭ１３に格納した後に、ログ情報［１］〜［３］を正常系のＦＰＧＡ１１に転送することとしたが（例えば図８のステップＳ４８参照）、これに限定されるものではない。
本実施形態の変形例においては、異常系のＦＰＧＡ１１は、各ログ情報［１］〜［３］をＮＶＲＡＭ１３に格納した直後（例えば、図８のステップＳ３１，Ｓ３８及びＳ４５の直後）に、各ログ情報［１］〜［３］を正常系のＦＰＧＡ１１に逐次転送する。
そして、異常系のＦＰＧＡ１１は、ＣＰＵ１２のハングアップが確定した後（例えば図８のステップＳ４７の後）に、全てのログ情報［１］〜［３］の転送が完了したことを示す完了通知を正常系のＦＰＧＡ１１に送信する。
そして、異常系のＦＰＧＡ１１は、ＣＰＵ１２のハングアップが確定した後（例えば図８のステップＳ４７の後）に、全てのログ情報［１］〜［３］の転送が完了したことを示す完了通知を正常系のＦＰＧＡ１１に送信する。
このように、本実施形態の変形例におけるストレージ装置（情報処理装置）１によっても、上述した実施形態の一例と同様の効果を奏することができる他、以下の効果を奏することができる。
各ログ情報［１］〜［３］を上述した実施形態の一例における場合よりも早く正常系のＣＭ１０に送信することができ、正常系のＣＭ１０は、ログ情報の解析を早期に開始することができ、他系のＣＭ１０で異常が発生したことを示すアラート等を迅速に発行することができる。
各ログ情報［１］〜［３］を上述した実施形態の一例における場合よりも早く正常系のＣＭ１０に送信することができ、正常系のＣＭ１０は、ログ情報の解析を早期に開始することができ、他系のＣＭ１０で異常が発生したことを示すアラート等を迅速に発行することができる。
〔Ｃ〕付記
（付記１）
監視対象装置と通信可能に接続される制御装置を有する情報処理装置であって、
前記制御装置は、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、情報処理装置。
（付記１）
監視対象装置と通信可能に接続される制御装置を有する情報処理装置であって、
前記制御装置は、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、情報処理装置。
（付記２）
当該情報処理装置は、複数の制御装置を備え、
前記制御装置は、前記情報採取部が採取した前記ログ情報を前記複数の制御装置のうち他の制御装置に送信する送信部
を備え、
前記他の制御装置は、前記送信部が送信した前記ログ情報を第２記憶装置に格納する第２格納処理部
を備えることを特徴とする、付記１に記載の情報処理装置。
当該情報処理装置は、複数の制御装置を備え、
前記制御装置は、前記情報採取部が採取した前記ログ情報を前記複数の制御装置のうち他の制御装置に送信する送信部
を備え、
前記他の制御装置は、前記送信部が送信した前記ログ情報を第２記憶装置に格納する第２格納処理部
を備えることを特徴とする、付記１に記載の情報処理装置。
（付記３）
前記送信部は、前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記２に記載の情報処理装置。
（付記４）
前記制御装置は、
前記送信部が前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる再起動処理部
を備えることを特徴とする、付記２又は３に記載の情報処理装置。
前記送信部は、前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記２に記載の情報処理装置。
（付記４）
前記制御装置は、
前記送信部が前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる再起動処理部
を備えることを特徴とする、付記２又は３に記載の情報処理装置。
（付記５）
前記制御装置は、
複数のタイミングにおいて、前記情報採取部による前記ログ情報の採取と、前記第１格納処理部による前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記１〜４のいずれか１項に記載の情報処理装置。
前記制御装置は、
複数のタイミングにおいて、前記情報採取部による前記ログ情報の採取と、前記第１格納処理部による前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記１〜４のいずれか１項に記載の情報処理装置。
（付記６）
前記制御装置は、
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記５に記載の情報処理装置。
前記制御装置は、
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記５に記載の情報処理装置。
（付記７）
監視対象装置と通信可能に接続される制御装置であって、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、制御装置。
監視対象装置と通信可能に接続される制御装置であって、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、制御装置。
（付記８）
前記情報採取部が採取した前記ログ情報を当該制御装置と通信可能に接続される他の制御装置に送信する送信部
を備えることを特徴とする、付記７に記載の制御装置。
（付記９）
前記送信部は、前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記８に記載の制御装置。
前記情報採取部が採取した前記ログ情報を当該制御装置と通信可能に接続される他の制御装置に送信する送信部
を備えることを特徴とする、付記７に記載の制御装置。
（付記９）
前記送信部は、前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記８に記載の制御装置。
（付記１０）
前記送信部が前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる再起動処理部
を備えることを特徴とする、付記８又は９に記載の制御装置。
（付記１１）
複数のタイミングにおいて、前記情報採取部による前記ログ情報の採取と、前記第１格納処理部による前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記７〜１０のいずれか１項に記載の制御装置。
前記送信部が前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる再起動処理部
を備えることを特徴とする、付記８又は９に記載の制御装置。
（付記１１）
複数のタイミングにおいて、前記情報採取部による前記ログ情報の採取と、前記第１格納処理部による前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記７〜１０のいずれか１項に記載の制御装置。
（付記１２）
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記１１に記載の制御装置。
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記１１に記載の制御装置。
（付記１３）
監視対象装置と通信可能に接続される制御装置を有する情報処理装置におけるログ情報収集方法であって、
前記制御装置は、
処理装置における障害発生を監視し、
前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取し、
採取した前記ログ情報を第１記憶装置に格納する、
ことを特徴とする、ログ情報収集方法。
監視対象装置と通信可能に接続される制御装置を有する情報処理装置におけるログ情報収集方法であって、
前記制御装置は、
処理装置における障害発生を監視し、
前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取し、
採取した前記ログ情報を第１記憶装置に格納する、
ことを特徴とする、ログ情報収集方法。
（付記１４）
当該情報処理装置は、複数の制御装置を備え、
前記制御装置は、採取した前記ログ情報を前記複数の制御装置のうち他の制御装置に送信し、
前記他の制御装置は、前記制御装置から送信された前記ログ情報を第２記憶装置に格納する、
ことを特徴とする、付記１３に記載のログ情報収集方法。
当該情報処理装置は、複数の制御装置を備え、
前記制御装置は、採取した前記ログ情報を前記複数の制御装置のうち他の制御装置に送信し、
前記他の制御装置は、前記制御装置から送信された前記ログ情報を第２記憶装置に格納する、
ことを特徴とする、付記１３に記載のログ情報収集方法。
（付記１５）
前記制御装置は、
前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記１４に記載のログ情報収集方法。
前記制御装置は、
前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、付記１４に記載のログ情報収集方法。
（付記１６）
前記制御装置は、
前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる、
ことを特徴とする、付記１４又は１５に記載のログ情報収集方法。
前記制御装置は、
前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる、
ことを特徴とする、付記１４又は１５に記載のログ情報収集方法。
（付記１７）
前記制御装置は、
複数のタイミングにおいて、前記ログ情報の採取と、前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記１３〜１６のいずれか１項に記載のログ情報収集方法。
前記制御装置は、
複数のタイミングにおいて、前記ログ情報の採取と、前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、付記１３〜１６のいずれか１項に記載のログ情報収集方法。
（付記１８）
前記制御装置は、
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記１７に記載のログ情報収集方法。
前記制御装置は、
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、付記１７に記載のログ情報収集方法。
１００ ストレージシステム
１ ストレージ装置（情報処理装置）
１０ ＣＭ（制御装置）
１１ ＦＰＧＡ
１１１ 監視部
１１１−１ ＬＰＣ
１１１−２ ＷＤＴ
１１１ａ ＷＤＴＯ［１］
１１１ｂ ＷＤＴＯ［２］
１１１ｃ ＷＤＴＯ［３］
１１１ｄ レジスタ
１１２ 情報採取部（Ｉ２Ｃ）
１１２ａ ＲＥＱ
１１２ｂ ＦＳＭ
１１２ｃ ＩＦ
１１２ｄ レジスタ
１１３ ＮＩＦ
１１３ａ 第１格納処理部
１１３ｂ 第２格納処理部
１１３−１ ＲＥＱ
１１３−２ ＩＦ
１１４−１ ＣＯＭ
１１４ａ 送信部（ＴＣＴＬ）
１１４ｂ 受信部（ＲＣＴＬ）
１１４ｃ ＢＵＦ［０］
１１４ｄ ＢＵＦ［１］
１１４−２ ＰＩＦ
１２ ＣＰＵ（処理装置）
１２１ 高速ＩＦ
１２２ 低速ＩＦ
１３ 不揮発性メモリ（ＮＶＲＡＭ；第１記憶装置，第２記憶装置）
１４ デバイス（監視対象装置）
１４１ 高速ＩＦ
１４２ 低速ＩＦ
１５ ＳＷ
１６ メモリ
１７ ＩＯＣ
１８ エキスパンダ
２０ ＤＥ
２１ 記憶装置
２ サーバ装置
３０ ＣＭ
３１ ＦＰＧＡ
３２ ＣＰＵ
３２１ 高速ＩＦ
３２２ 低速ＩＦ
３３ 不揮発性メモリ
３４ デバイス
３４１ 高速ＩＦ
３４２ 低速ＩＦ
３５ ＳＷ
１ ストレージ装置（情報処理装置）
１０ ＣＭ（制御装置）
１１ ＦＰＧＡ
１１１ 監視部
１１１−１ ＬＰＣ
１１１−２ ＷＤＴ
１１１ａ ＷＤＴＯ［１］
１１１ｂ ＷＤＴＯ［２］
１１１ｃ ＷＤＴＯ［３］
１１１ｄ レジスタ
１１２ 情報採取部（Ｉ２Ｃ）
１１２ａ ＲＥＱ
１１２ｂ ＦＳＭ
１１２ｃ ＩＦ
１１２ｄ レジスタ
１１３ ＮＩＦ
１１３ａ 第１格納処理部
１１３ｂ 第２格納処理部
１１３−１ ＲＥＱ
１１３−２ ＩＦ
１１４−１ ＣＯＭ
１１４ａ 送信部（ＴＣＴＬ）
１１４ｂ 受信部（ＲＣＴＬ）
１１４ｃ ＢＵＦ［０］
１１４ｄ ＢＵＦ［１］
１１４−２ ＰＩＦ
１２ ＣＰＵ（処理装置）
１２１ 高速ＩＦ
１２２ 低速ＩＦ
１３ 不揮発性メモリ（ＮＶＲＡＭ；第１記憶装置，第２記憶装置）
１４ デバイス（監視対象装置）
１４１ 高速ＩＦ
１４２ 低速ＩＦ
１５ ＳＷ
１６ メモリ
１７ ＩＯＣ
１８ エキスパンダ
２０ ＤＥ
２１ 記憶装置
２ サーバ装置
３０ ＣＭ
３１ ＦＰＧＡ
３２ ＣＰＵ
３２１ 高速ＩＦ
３２２ 低速ＩＦ
３３ 不揮発性メモリ
３４ デバイス
３４１ 高速ＩＦ
３４２ 低速ＩＦ
３５ ＳＷ
Claims (8)
- 監視対象装置と通信可能に接続される制御装置を有する情報処理装置であって、
前記制御装置は、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、情報処理装置。 - 当該情報処理装置は、複数の制御装置を備え、
前記制御装置は、前記情報採取部が採取した前記ログ情報を前記複数の制御装置のうち他の制御装置に送信する送信部
を備え、
前記他の制御装置は、前記送信部が送信した前記ログ情報を第２記憶装置に格納する第２格納処理部
を備えることを特徴とする、請求項１に記載の情報処理装置。 - 前記送信部は、前記処理装置の動作不能状態が確定した後に、前記ログ情報を前記他の制御装置に送信する、
ことを特徴とする、請求項２に記載の情報処理装置。 - 前記制御装置は、
前記送信部が前記ログ情報を前記他の制御装置に送信した後に、前記処理装置及び前記監視対象装置を再起動させる再起動処理部
を備えることを特徴とする、請求項２又は３に記載の情報処理装置。 - 前記制御装置は、
複数のタイミングにおいて、前記情報採取部による前記ログ情報の採取と、前記第１格納処理部による前記ログ情報の格納とを、繰り返し行なう、
ことを特徴とする、請求項１〜４のいずれか１項に記載の情報処理装置。 - 前記制御装置は、
処理装置強制割り込み処理とソフトウェアリセット処理とハードウェアリセット処理とを含む複数種類のリカバリ処理機能を備え、
各リカバリ処理を行なうタイミングを前記複数のタイミングとする、
ことを特徴とする、請求項５に記載の情報処理装置。 - 監視対象装置と通信可能に接続される制御装置であって、
処理装置における障害発生を監視する監視部と、
前記監視部が前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取する情報採取部と、
前記情報採取部が採取した前記ログ情報を第１記憶装置に格納する第１格納処理部と、
を備えることを特徴とする、制御装置。 - 監視対象装置と通信可能に接続される制御装置を有する情報処理装置におけるログ情報収集方法であって、
前記制御装置は、
処理装置における障害発生を監視し、
前記障害発生を検知した場合に、前記監視対象装置からログ情報を採取し、
採取した前記ログ情報を第１記憶装置に格納する、
ことを特徴とする、ログ情報収集方法。
Priority Applications (2)
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