JP2015161908A - 表示装置 - Google Patents

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Abstract

【課題】表示画面の輝度差及びちらつき差異の発生を抑制するとともに、製造コストを減少させる。【解決手段】表示装置は、所定方向に延びる複数の走査線に走査信号を出力する走査信号出力部を備える。各走査線には、複数の画素が接続される。また、走査線は、交互に配置される第１及び第２走査線から成る。走査信号出力部は第１及び第２走査信号出力部を有する。第１走査信号出力部は、走査線の一方端側において第１走査線と接続される。第２走査信号出力部は走査線の他方端において第２走査線と接続される。【選択図】図３

Description

本発明は、表示装置に関する。
従来の表示装置では表示画面が大型化すると、表示画面の輝度分布が不均一になり易く、ちらつきなどが発生し易くなる。たとえば、大型画面の液晶ディスプレイでは、液晶パネルの水平方向の画素数が多くなる。そのため、水平方向の各画素の走査信号がなまりやすい。従って、配置位置が走査信号の入力端から遠いほど、画素の輝度に少しずつ差が発生する。よって、液晶パネルの左右で輝度差が生じたり、ちらつき差異が発生したりする。
このような問題に対処するため、たとえば特許文献１では、水平方向の画素列の両端にゲートドライバＩＣを配置している。また、各画素列に対して、その両端から走査信号を同じタイミングで入力することにより、走査信号のなまりを補完している。
特開平１１−２９５６９６号公報
しかしながら、特許文献１のような両側駆動方式では、１の画素列当たり２のゲートドライバＩＣの出力端子を接続している。そのため、一般的な片側駆動方式と比べて、より多くの出力端子が必要となる。従って、多くの出力端子を有する比較的高価なゲートドライバＩＣを用いたり、ゲートドライバＩＣの数を増やしたりする必要がある。よって、製造コストがかさむという問題があった。
本発明は、このような状況を鑑みてなされたものであり、表示画面の輝度差及びちらつき差異の発生を抑制するとともに、製造コストを減少させることができる表示装置を提供することを目的とする。
上記目的を達成するために、本発明の一の態様による表示装置は、所定方向に延びる複数の走査線に走査信号を出力する走査信号出力部を備え、走査線のそれぞれに複数の画素が接続され、走査線は、交互に配置される第１及び第２走査線から成り、走査信号出力部は、走査線の一方端側において第１走査線と接続される第１走査信号出力部と、走査線の他方端において第２走査線と接続される第２走査信号出力部と、を有する構成（第１の構成）とされる。
上記第１の構成によれば、走査線の一方端では第１走査信号出力部が第１走査線に接続される。一方、他方端では第２走査信号出力部が第２走査線に接続される。そのため、走査信号は、第１走査線では一方端から他方端に向かって出力され、第２走査線では他方端から一方端に向かって出力される。従って、走査線に出力される走査信号になまりが発生しても、第１走査線に接続される画素に発生する輝度差が、第２走査線に接続される画素に発生する輝度差で相殺される。従って、走査線が延びる所定方向において、複数の画素の全体的な輝度差及びちらつき差異の発生を抑制することができる。また、１の走査線を第１又は第２走査信号出力部に接続しているため、走査信号出力部の出力端子の数を増加させずに済む。従って、製造コストを減少させることができる。
また、上記第１の構成の表示装置において、奇数番目の同期周期毎に走査信号を第１走査線に出力させ、偶数番目の同期周期毎に走査信号を第２走査線に出力させる走査信号制御部をさらに備える構成（第２の構成）としてもよい。
この第２の構成によれば、第１走査線に接続された画素と第２走査線に接続された画素とが交互のタイミングで走査される。従って、走査線が延びる所定方向に発生する画素の輝度差がより相殺され易くなる。よって、複数の画素の全体的な輝度差及びちらつき差異の発生をより効果的に抑制することができる。
また、上記第１又は第２の構成の表示装置において、複数の画素を法線方向から見た平面視において、走査線のそれぞれには、複数の画素が、所定方向と直交する方向の両側に配置される構成（第３の構成）としてもよい。
この第３の構成によれば、なまっている走査信号で走査される画素と、なまっていない走査信号で走査される画素とを走査線と直交する方向に分散して配置することができる。従って、画素の全体的な輝度差を均一化し易くすることができる。
また、上記第１〜第３のいずれかの構成の表示装置において、第１走査線と、第２走査線とが１つ置きに交互配置される構成（第４の構成）としてもよい。
この第４の構成によれば、走査線が延びる所定方向において、走査信号に発生するなまりに起因する輝度差がより相殺され易くなる。従って、該所定方向において、複数の画素の全体的な輝度差及びちらつき差異の発生を抑制又は防止することができる。
さらに、上記第４の構成の表示装置において、複数の画素を法線方向から見た平面視において、走査線のそれぞれには、複数の画素が、所定方向と直交する方向の両側にそれぞれ交互配置される構成（第５の構成）としてもよい。
この第５の構成によれば、各走査線に接続された画素が、千鳥状に配置される。従って、隣接する画素間でクロストークが発生し難いため、複数の画素におけるシャドーイングの発生をより効果的に抑制することができる。さらに、なまっている走査信号で走査される画素と、なまっていない走査信号で走査される画素とを走査線と直交する方向により分散して配置することができる。そのため、一方端側及び他方端側に発生する輝度の低下が均一化される。従って、走査線が延びる所定方向における全体的な輝度差及びちらつき差異の発生を抑制することができる。
本発明によれば、表示画面の輝度差及びちらつき差異の発生を抑制するとともに、製造コストを減少させることができる表示装置を提供することができる。
本実施形態に係る液晶ディスプレイの外観図である。 液晶ディスプレイの構成例を示すブロック図である。 法線方向から見た第１実施形態に係る画素アレイの拡大図である。 第１実施形態における各走査クロック信号及び走査信号のタイミングチャートである。 法線方向から見た第２実施形態に係る画素アレイの拡大図である。 第２実施形態における各走査クロック信号及び走査信号のタイミングチャートである。 第３実施形態における各走査クロック信号及び走査信号のタイミングチャートである。
以下に、図面を参照して、本発明の実施形態を説明する。
＜第１実施形態＞
図１は、液晶テレビジョンの外観図である。図２は、液晶ディスプレイの構成例を示すブロック図である。液晶テレビジョン１００は、液晶パネル１に映像を表示する映像表示装置である。液晶テレビジョン１００は、チューナ１０１と、外部入出力Ｉ／Ｆ１０２と、デコーダ１０３と、フレームバッファ１０４と、赤外線受信部１０５と、メモリ１０６と、制御部１０７と、液晶パネル１と、を備えている。なお、液晶テレビジョン１００での音声出力に関する要素については、本発明とは趣旨が異なるため、その説明は割愛する。
チューナ１０１は、アンテナ１０１ａを介して、放送局から放送される各チャンネルの放送信号を受信する受信部である。チューナ１０１は、復調処理などにより、その放送信号から映像信号を分離してデコーダ１０３に出力する。
外部入出力Ｉ／Ｆ１０２は、外部装置と有線又は無線で接続され得る外部通信部である。外部入出力Ｉ／Ｆ１０２は、たとえばＢＤレコーダーなどの外部機器から入力される情報（映像情報、制御情報など）を受け付ける。そして、それらの情報に基づく信号をデコーダ１０３又は制御部１０７に出力する。また、外部入出力Ｉ／Ｆ１０２は制御部１０７の出力信号を外部機器に出力する。
デコーダ１０３は、チューナ１０１又は外部入出力Ｉ／Ｆ１０２から入力される映像信号をデコードする。
フレームバッファ１０４は、揮発性の記憶媒体であり、液晶パネル１で表示する予定の映像データを１フレーム毎に格納する。
赤外線受信部１０５は、リモートコントローラ１０５ａから出力される赤外線信号を受信し、その赤外線信号に基づくユーザ入力信号を制御部１０７に出力する。なお、リモートコントローラ１０５ａは、ユーザ入力を受け付ける外部入力ユニットである。
メモリ１０６は、不揮発性の記録媒体であり、たとえば、制御部１０７で用いられる様々なプログラム及び情報を格納している。
制御部１０７は、メモリ１０６に格納されているプログラム及び情報などを用いて、液晶テレビジョン１００の各構成要素を制御している。制御部１０７は、機能要素として、映像処理部１０７ａと、表示制御部１０７ｂと、を含んで構成されている。
映像処理部１０７ａは、デコードされた映像信号に基づいて、液晶パネル１に表示させる映像データを生成する。生成された映像データはフレームバッファ１０４に格納される。また、映像処理部１０７ａは、フレームバッファ１０４から１フレーム分の映像データを読み出す。
表示制御部１０７ｂは、制御信号を液晶パネル１に出力し、液晶パネル１の表示動作を制御する。また、表示制御部１０７ｂは、映像処理部１０７ａが読み出した１フレーム分の映像データに基づく信号を生成し、液晶パネル１に出力する。
液晶パネル１は、表示制御部１０７ｂから出力される信号に基づく画像を表示する表示装置である。液晶パネル１は、アクティブマトリクス駆動方式の画素アレイ２Ａと、タイミングコントローラ３と、ゲートドライバ４と、ソースドライバ５と、画素アレイ２Ａの光源であるバックライトユニット（不図示）と、を含んで構成されている。
画素アレイ２Ａは、ｍ行×ｎ列（ｍ、ｎはともに２以上の正の整数）のマトリクス状に配置される複数の画素２を含んで構成される。画素アレイ２Ａでは、２枚のガラス基板（不図示）の間に液晶材料（不図示）が封入されている。一方のガラス基板の内側には、（ｍ＋１）本の走査線Ｇ１〜Ｇｍ＋１と、複数の基準電位線Ｖｃｏｍ（後述の図３参照）と、ｎ本のデータ線Ｓ１〜Ｓｎと、が形成されている。後述するように、走査線Ｇ１〜Ｇｍ＋１には走査信号ＧＰが出力され、データ線Ｓ１〜Ｓｎには駆動電圧信号が出力される。なお、以下では、（ｍ＋１）本の走査線Ｇ１〜Ｇｍ＋１を総称して走査線Ｇと呼び、ｎ本のデータ線Ｓ１〜Ｓｎを総称してデータ線Ｓと呼ぶことがある。
走査線Ｇ及び基準電位線Ｖｃｏｍは、一方方向（画素アレイ２Ａの行方向ｘ）に延びている。データ線Ｓは、走査線Ｇと直交し且つ一方のガラス基板と平行な方向（画素アレイ２Ａの行方向ｙ）に延びている。走査線Ｇがデータ線Ｓと交差する各部分には、ＴＦＴ素子を含むスイッチング回路（後述する図３参照）が形成される。なお、このスイッチング回路には透明電極（不図示）が接続される。各部分において、スイッチング回路のゲートは走査線Ｇに接続され、ソースはデータ線Ｓに接続され、ドレインは容量素子を介して基準電位線Ｖｃｏｍに接続されている。一方、他方のガラス基板の内側には、透明電極（不図示）が形成されている。
図３は、法線方向から見た第１実施形態に係る画素アレイの拡大図である。なお、図３（及び他の図）において、ｘは画素アレイ２Ａの行方向（たとえば図３の水平方向）を示す。また、ｙは行方向ｘと直交する列方向（たとえば図３の垂直方向）を示す。この画素アレイ２Ａでは、ｐ（ｐは２以上ｍ以下の正の整数）行目の走査線Ｇｐには、（ｐ−１）行目の画素２のうちの左ゲートドライバ４ａ側（図３の左側）から順に数えて偶数番目の画素２と、ｐ行目の画素２のうちの奇数番目の画素２と、が接続されている。
すなわち、図３では、画素アレイ２Ａを法線方向から見た平面視において、走査線Ｇのそれぞれには、複数の画素２が列方向ｙの両側に配置されている。そのため、なまっている走査信号ＧＰで走査される画素２と、なまっていない走査信号ＧＰで走査される画素２とを列方向ｙに分散して配置することができる。従って、画素アレイ２Ａの全体的な輝度差を均一化し易くすることができる。
また、図３では、上記平面視において、走査線Ｇのそれぞれには、複数の画素２が列方向ｙの両側にそれぞれ交互配置されている。そのため、各走査線Ｇに接続される画素２は、千鳥状に配置される。従って、隣接する画素２間でクロストークが発生し難いため、画素アレイ２Ａにおけるシャドーイングの発生をより効果的に抑制することができる。さらに、走査線Ｇに出力される走査信号ＧＰになまりが発生しても、なまっている走査信号ＧＰで走査される画素２と、なまっていない走査信号ＧＰで走査される画素２とを列方向ｙにより分散して配置することができる。そのため、画素アレイ２Ａの左端側及び右端側に発生する輝度の低下が均一化される。従って、走査線Ｇが延びる行方向ｘにおける全体的な輝度差及びちらつき差異の発生を抑制することができる。
なお、１行目の走査線Ｇ１には、１行目の画素２のうちの奇数番目の画素２が接続されている。（ｍ＋１）行目の走査線Ｇｍ＋１には、ｍ行目の画素２のうちの偶数番目の画素２が接続されている。
タイミングコントローラ３は、ゲートドライバ４及びソースドライバ５の信号出力を制御する信号制御部である。タイミングコントローラ３は、表示制御部１０７ｂから出力される信号（たとえば映像データに対応する信号及び基準クロック信号ＣＬＫ）に基づいて、データ信号ＤＳ及び表示制御データを生成する。表示制御データは、たとえば、第１及び第２走査スタート信号ＳＴＶ＿Ｌ、ＳＴＶ＿Ｒ、第１及び第２走査クロック信号ＣＰＶ＿Ｌ、ＣＰＶ＿Ｒ、ソーススタート信号ＳＴＨ、ソースクロック信号ＣＰＨなどを含む。タイミングコントローラ３は、第１及び第２走査スタート信号ＳＴＶ＿Ｌ、ＳＴＶ＿Ｒ、第１及び第２走査クロック信号ＣＰＶ＿Ｌ、ＣＰＶ＿Ｒをゲートドライバ４に出力する。このように、タイミングコントローラ３は、走査線Ｇに走査信号ＧＰを出力するゲートドライバ４を制御する走査信号制御部としても機能している。また、タイミングコントローラ３は、データ信号ＤＳ、ソーススタート信号ＳＴＨ、及びソースクロック信号ＣＰＨをソースドライバ５に出力する。
ゲートドライバ４は、走査線Ｇに走査信号ＧＰを出力する走査信号出力部である。ゲートドライバ４は、走査線Ｇに走査信号ＧＰを出力することにより、走査する行方向ｘの画素２を選択する。選択された画素２では、画素２とデータ線Ｓとを接続するスイッチング回路（特に図３のＴＦＴ素子）がオン駆動される。なお、選択されなかった画素２では、スイッチング回路はオフ駆動される。
ゲートドライバ４は、左ゲートドライバ４ａ及び右ゲートドライバ４ｂから成る。左ゲートドライバ４ａ及び右ゲートドライバ４ｂはそれぞれ、複数のゲートドライバＩＣ４１を含んで構成される。また、各ゲートドライバＩＣ４１の出力端子４１ａには走査線Ｇが接続されている。たとえば、ソースドライバ５側（図３の上側）から順に数えて奇数番目の走査線Ｇ１、Ｇ３、・・・、Ｇｍはそれぞれ、走査線Ｇの左端側において、左ゲートドライバ４ａの出力端子４１ａに接続される。また、偶数番目の走査線Ｇ２、Ｇ４、・・・、Ｇｍ＋１はそれぞれ、走査線Ｇの右端側において、右ゲートドライバ４ｂの出力端子４１ａに接続される。なお、以下では、左ゲートドライバ４ａに接続される走査線Ｇ１、Ｇ３、・・・、Ｇｍを第１走査線Ｇａと呼ぶことがある。右ゲートドライバ４ｂに接続される走査線Ｇ２、Ｇ４、・・・、Ｇｍ＋１を第２走査線Ｇｂと呼ぶことがある。
こうすれば、走査信号ＧＰは、第１走査線Ｇａでは左端から右端に向かって出力され、第２走査線Ｇｂでは右端から左端に向かって出力される。従って、走査線Ｇに出力される走査信号ＧＰになまりが発生しても、第１走査線Ｇａに接続される画素２に発生する輝度差が、第２走査線Ｇｂに接続される画素２に発生する輝度差で相殺される。従って、走査線Ｇが延びる行方向ｘにおいて、複数の画素２（すなわち画素アレイ２Ａ）の全体的な輝度差及びちらつき差異の発生を抑制することができる。また、１本の走査線Ｇを左ゲートドライバ４ａ又は右ゲートドライバ４ｂに接続しているため、ゲートドライバ４の出力端子４１ａの数を増加させずに済む。従って、製造コストを減少させることができる。
また、図３のように、第１走査線Ｇａと、第２走査線Ｇｂとが１本置きに交互配置されている。そのため、走査線Ｇに走査信号ＧＰが出力される際、走査線Ｇが延びる行方向ｘにおいて、走査信号ＧＰに発生するなまりに起因する輝度差がより相殺され易くなる。従って、行方向ｘにおいて、画素アレイ２Ａの全体的な輝度差及びちらつき差異の発生を抑制又は防止することができる。
次に、ソースドライバ５は、データ信号ＤＳに応じた駆動電圧信号をデータ線Ｓに出力する電圧信号出力部である。ソースドライバ５は、２つのソースドライバＩＣ５ａ、５ｂを含んで構成されている。ソースドライバＩＣ５ａには、データ信号線Ｓ１〜Ｓｑが接続される。なお、ｑは１以上（ｎ／２）以下の整数である。データ信号線Ｓ１〜Ｓｑに出力される駆動電圧信号は、画素アレイ２Ａの左側半分の領域（すなわち、第１〜第ｑ列の画素２）に表示する映像データに対応している。一方、ソースドライバＩＣ５ｂには、データ信号線Ｓｑ＋１〜Ｓｎが接続される。データ信号線Ｓｑ＋１〜Ｓｎに入力される駆動電圧信号は、画素アレイ２Ａの右側半分の領域（すなわち、第ｑ＋１〜第ｎ列の画素２）に表示する映像データに対応している。
このように、２つのソースドライバＩＣ５ａ、５ｂを用いて駆動電圧信号を出力すれば、１のソースドライバＩＣを用いる場合と比べて、全てのデータ線に駆動電圧信号を出力する期間が半分で済む。そのため、各ソースドライバＩＣ５ａ、５ｂの動作周波数を低くすることができる。
各ソースドライバＩＣ５ａ、５ｂは、ソーススタート信号ＳＴＨの立ち上がり以降において、ソースクロック信号ＣＰＨの各パルスに応じたタイミングで、各データ線Ｓ１〜Ｓｑ、Ｓｑ＋１〜Ｓｎに駆動電圧信号を順に出力する。その際、ゲートドライバ４により走査されている各画素２には、輝度が所定値となるように、駆動電圧又はオフ電圧（たとえば０Ｖ）が順に印加される。
次に、走査信号ＧＰの出力タイミングについて説明する。図４は、第１実施形態における各走査クロック信号及び走査信号のタイミングチャートである。図４に示すように、第１走査クロック信号ＣＰＶ＿Ｌは、時刻ｔ０から数えて、基準クロック信号ＣＬＫの奇数番目のパルスから成る。一方、第２走査クロック信号ＣＰＶ＿Ｒは、基準クロック信号ＣＬＫの偶数番目のパルスから成る。すなわち、第１クロック信号ＣＰＶ＿Ｌ及び第２クロック信号ＣＰＶ＿Ｒは基準クロック信号ＣＬＫの１つ置きのパルスから成る。そのため、第１クロック信号ＣＰＶ＿Ｌ及び第２クロック信号ＣＰＶ＿Ｒの各パルスの立ち上がりの周期Ｔは、基準クロック信号ＣＬＫの周期Ｔ０の２倍となっている。また、第１クロック信号ＣＰＶ＿Ｌ及び第２クロック信号ＣＰＶ＿Ｒのパルスの立ち上がりは互いに基準クロック信号ＣＬＫの１周期Ｔ０分ずれている。
第１走査スタート信号ＳＴＶ＿Ｌの立ち上がり以降において、第１走査クロック信号ＣＰＶ＿Ｌの各パルスに応じたタイミングで、第１走査線Ｇａに走査信号ＧＰ１、ＧＰ３、・・・ＧＰｍが順に出力される。また、第２走査スタート信号ＳＴＶ＿Ｒの立ち上がり以降において、第２走査クロック信号ＣＰＶ＿Ｒの各パルスに応じたタイミングで、第２走査線Ｇｂに走査信号ＧＰ２、ＧＰ４、・・・、ＧＰｍ＋１が順に出力される。なお、以下では、第１走査線Ｇａに出力される走査信号ＧＰ１、ＧＰ３、・・・、ＧＰｍを第１走査信号ＧＰａと呼ぶことがある。また、第２走査線Ｇｂに出力される走査信号ＧＰ２、ＧＰ４、・・・、ＧＰｍ＋１を第１走査信号ＧＰａと呼ぶことがある。
図４に示すように、タイミングコントローラ３から出力される第１クロック信号ＣＰＶ＿Ｌにより、第１走査信号ＧＰが奇数番目の同期周期（すなわち基準クロック信号ＣＬＫのパルスの立ち上がりタイミング）毎に第１走査線Ｇａに出力される。また、第２クロック信号ＣＰＶ＿Ｒにより、第２走査信号ＧＰｂは偶数番目の同期周期毎に第２走査線Ｇｂに出力される。
こうすれば、第１走査線Ｇａに接続された画素２と第２走査線Ｇｂに接続された画素２とが交互のタイミングで走査される。従って、走査線Ｇが延びる行方向ｘに発生する画素２の輝度差がより相殺され易くなる。よって、画素アレイ２Ａの全体的な輝度差及びちらつき差異の発生をより効果的に抑制することができる。
＜第２実施形態＞
次に、第２実施形態について説明する。第２実施形態では、左ゲートドライブ４ａに接続される第１走査線Ｇａと、右ゲートドライブ４ｂに接続される第２走査線Ｇｂとが複数本置きで交互に隣接して配置される。以下では、第１実施形態と異なる構成について説明する。また、第１実施形態と同様の構成部には同じ符号を付し、その説明を省略する。
図５は、法線方向から見た第２実施形態に係る画素アレイの拡大図である。図５に示す構成例では、画素アレイ２Ａは、ｒ行×ｎ列（ｒは４以上の整数）のマトリクス状に配置される複数の画素２を含んで構成される。また、第１走査線Ｇａと第２走査線Ｇｂとが２本置きで交互に隣接して配置される。たとえば、第１走査線Ｇ１、Ｇ２、・・・、Ｇｒ−３、Ｇｒ−２はそれぞれ、走査線Ｇの左端側において、左ゲートドライバ４ａの出力端子４１ａに接続される。第２走査線Ｇ３、Ｇ４、・・・、Ｇｒ−１、Ｇｒはそれぞれ、走査線Ｇの右端側において、右ゲートドライバ４ｂの出力端子４１ａに接続される。
図６は、第２実施形態における各走査クロック信号及び走査信号のタイミングチャートである。図６に示すように、第１走査クロック信号ＣＰＶ＿Ｌは、時刻ｔ０から数えて、基準クロック信号ＣＰＶの（ｒ−３）番目及び（ｒ−２）番目のパルスから成る。なお、上述したように、ｒは４以上の整数である。一方、第２走査クロック信号ＣＰＶ＿Ｒは、基準クロック信号ＣＰＶの（ｒ−１）番目及びｒ番目のパルスから成る。すなわち、第１クロック信号ＣＰＶ＿Ｌ及び第２クロック信号ＣＰＶ＿Ｒは基準クロック信号ＣＬＫの２つ置きのパルスから成る。
左ゲートドライバ４ａは、第１走査スタート信号ＳＴＶ＿Ｌの立ち上がり以降において、第１走査クロック信号ＣＰＶ＿Ｌの各パルスに応じたタイミングで、第１走査線Ｇａに第１走査信号ＧＰ１、ＧＰ２、・・・、ＧＰｒ−３、ＧＰｒ−２を順に出力する。また、右ゲートドライバ４ｂは、第２走査スタート信号ＳＴＶ＿Ｒの立ち上がり以降において、第２走査クロック信号ＣＰＶ＿Ｒの各パルスに応じたタイミングで、第２走査線Ｇｂに第２走査信号ＧＰ３、ＧＰ４、・・・、ＧＰｒ−１、ＧＰｒを順に出力する。
こうすれば、走査信号ＧＰは、第１走査線Ｇａでは左端から右端に向かって出力され、第２走査線Ｇｂでは右端から左端に向かって出力される。また、第１走査線Ｇａに接続された画素２と第２走査線Ｇｂに接続された画素２とが交互のタイミングで走査される。従って、走査信号ＧＰになまりが発生しても、第１実施形態と比べて程度は劣るかもしれないが、第１走査線Ｇａに接続される画素２に発生する輝度差が、第２走査線Ｇｂに接続される画素２に発生する輝度差で相殺される。よって、走査線Ｇが延びる行方向ｘにおいて、画素アレイ２Ａの全体的な輝度差及びちらつき差異の発生を抑制することができる。
なお、本実施形態では、第１走査線Ｇａ及び第２走査線Ｇｂの交互配置は２本置きとしているが、この例示に限定されない。該交互配置する第１走査線Ｇａ及び第２走査線Ｇｂは、３以上の複数本置きで交互に隣接配置されてもよい。このようにしても、画素アレイ２Ａの全体的な輝度差及びちらつき差異の発生を抑制する効果を得ることは可能である。
＜第３実施形態＞
次に、第３実施形態について説明する。たとえば第１及び第２実施形態のような画素アレイ２Ａでは、１の走査線Ｇに対して１行分の画素２を全て接続する場合と比べて、全体的な輝度が低くなる。そのため、ユーザには、液晶パネル１の表示画面がやや暗く感じられる。このような輝度の低下を補完するため、第３実施形態では、１パルス分の走査信号ＧＰの走査期間ｗａ（走査信号ＧＰがＯＮとなる期間）が第１及び第２実施形態での走査期間ｗ（たとえば図４参照）よりも長くなっている。以下では、第１及び第２実施形態と異なる構成について説明する。また、第１実施形態と同様の構成部には同じ符号を付し、その説明を省略する。
図７は、第３実施形態における各走査クロック信号及び走査信号のタイミングチャートである。図７のように、左ゲートドライバ４ａ及び右ゲートドライバ４ｂは第１実施形態と同じタイミング（図４参照）で走査信号ＧＰ１〜ＧＰｍ＋１を出力する。但し、各走査信号ＧＰの走査時間ｗａは、基準クロック信号ＣＬＫの１周期Ｔ０よりも短いが、第１及び第２実施形態での走査時間ｗよりも長くなっている（ｗ＜ｗａ＜Ｔ０）。こうすれば、ソースドライバ５による各画素２の駆動時間を長くして、各画素２の輝度を増加させることができる。従って、画素アレイ２Ａの全体的な輝度を増加させることができる。
なお、図７に例示する構成以外にも、画素アレイ２Ａの全体的な輝度の低下を補完することは可能である。たとえば、バックライトユニット（不図示）の輝度を増加させたり、ソースドライバ５から各画素２に供給される駆動電圧を増加させたりしてもよい。
以上、本発明の実施形態について説明した。なお、上述の実施形態は例示であり、その各構成要素や各処理の組み合わせに色々な変形が可能であり、本発明の範囲にあることは当業者に理解されるところである。
たとえば、上述の第１〜第３実施形態では、画素アレイ２Ａの行方向ｘにおいて、第１走査線Ｇａに接続される画素２と、第２走査線Ｇｂに接続される画素２とが１個置きで交互に隣接して配置されるが、本発明の適用範囲はこの例示に限定されない。複数個置きで交互に隣接配置してもよい。このようにしても、なまっている走査信号ＧＰで走査される画素２と、なまっていない走査信号ＧＰで走査される画素２とを走査線Ｇと直交する方向に分散して配置することができる。従って、上述の第１〜第３実施形態と比べて程度は劣るかもしれないが、画素アレイ２Ａの全体的な輝度差が均一化し易くすることができる。
また、上述の第１〜第３実施形態において、制御部１０７の各機能要素のうちの少なくとも一部は物理的な構成要素（たとえば電気回路、装置など）で実現されていてもよい。
１００ 液晶テレビジョン
１０１ チューナ
１０１ａ アンテナ
１０２ 外部入出力Ｉ／Ｆ
１０３ デコーダ
１０４ フレームバッファ
１０５ 赤外線受信部
１０５ａ リモートコントローラ
１０６ メモリ
１０７ 制御部
１０７ａ 映像処理部
１０７ｂ 表示制御部
１ 液晶パネル
２ 画素
２Ａ 画素アレイ
３ タイミングコントローラ
４ ゲートドライバ
４ａ 左ゲートドライバ
４ｂ 右ゲートドライバ
４１ ゲートドライバＩＣ
４１ａ 出力端子
５ ソースドライバ
５１ａ、５１ｂ ソースドライバＩＣ

Claims (5)

  1. 所定方向に延びる複数の走査線に走査信号を出力する走査信号出力部を備え、
    前記走査線のそれぞれに複数の画素が接続され、
    前記走査線は、交互に配置される第１及び第２走査線から成り、
    前記走査信号出力部は、前記走査線の一方端側において前記第１走査線と接続される第１走査信号出力部と、前記走査線の他方端において前記第２走査線と接続される第２走査信号出力部と、を有する表示装置。
  2. 奇数番目の同期周期毎に前記走査信号を前記第１走査線に出力させ、偶数番目の前記同期周期毎に前記走査信号を前記第２走査線に出力させる走査信号制御部をさらに備える請求項１に記載の表示装置。
  3. 複数の前記画素を法線方向から見た平面視において、前記走査線のそれぞれには、複数の前記画素が、前記所定方向と直交する方向の両側に配置される請求項１または請求項２に記載の表示装置。
  4. 前記第１走査線と、前記第２走査線とが１つ置きに交互配置される請求項１〜請求項３のいずれかに記載の表示装置。
  5. 複数の前記画素を法線方向から見た平面視において、前記走査線のそれぞれには、複数の前記画素が、前記所定方向と直交する方向の両側にそれぞれ交互配置される請求項４に記載の表示装置。
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