JP2015142106A - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。 Embodiments described herein relate generally to a semiconductor device and a method for manufacturing the semiconductor device.
従来、基板に半導体素子や集積回路が形成されたチップを多段に積層することによって、半導体装置の占有面積を低減する技術がある。積層される各チップ同士は、基板を貫通する貫通孔に金属が埋め込まれた貫通電極によって電気的に接続される。 2. Description of the Related Art Conventionally, there is a technique for reducing the area occupied by a semiconductor device by stacking chips each having a semiconductor element or an integrated circuit formed on a substrate in multiple stages. The chips to be stacked are electrically connected by a through electrode in which a metal is embedded in a through hole that penetrates the substrate.
貫通孔への金属の埋め込みは、一般的に電解めっきによって行われる。かかる電解めっきとして、例えば、貫通孔の閉塞された底面から開口へ向けて金属を徐々に析出させるボトムアップめっきと、貫通孔の内周面全体から金属を析出させるコンフォーマルめっきとがある。 The embedding of the metal into the through hole is generally performed by electrolytic plating. Such electrolytic plating includes, for example, bottom-up plating in which metal is gradually deposited from the closed bottom surface of the through hole toward the opening, and conformal plating in which metal is deposited from the entire inner peripheral surface of the through hole.
コンフォーマルめっきは、ボトムアップめっきに比べて短時間で貫通孔へ金属の埋め込みを完了することができるという利点がある。かかるコンフォーマルめっきでは、貫通孔の開口端部に電界が集中するため、貫通孔の内周面よりも開口端部の方が金属の析出速度が速い。したがって、貫通孔に埋め込まれた金属の内部には、空洞が生じることがある。 Conformal plating has an advantage that metal can be embedded in the through hole in a shorter time than bottom-up plating. In such conformal plating, since the electric field concentrates at the opening end of the through hole, the deposition rate of the metal is faster at the opening end than at the inner peripheral surface of the through hole. Therefore, a cavity may be generated inside the metal embedded in the through hole.
金属の内部に生じた空洞は、コンフォーマルめっき中に金属を流れる電流に起因したエレクトロマイグレーションによって、金属の内部を移動して金属に形状欠損を生じさせることがある。かかる金属の形状欠損は、貫通電極の導通特性の信頼性を低下させることがある。 The cavity generated inside the metal may move inside the metal due to electromigration caused by the current flowing through the metal during conformal plating and cause a shape defect in the metal. Such metal shape defects may reduce the reliability of the through-electrode conduction characteristics.
本発明の一つの実施形態は、貫通電極の導通特性の信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。 An object of one embodiment of the present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device that can improve the reliability of the conduction characteristics of the through electrode.
本発明の一つの実施形態によれば、半導体装置が提供される。半導体装置は、貫通孔と、金属部とを備える。貫通孔は、半導体基板の表裏を貫通する。金属部は、前記貫通孔の内部に、金、銀、ニッケル、コバルト、パラジウム、タングステン、タンタル、白金、ロジウム、イリジウム、ルテニウム、オスミウム、レニウム、モリブデン、ニオブ、ホウ素、ハフニウムのうち、少なくとも1種類の金属を含む材料によって形成され、空洞を内包する。 According to one embodiment of the present invention, a semiconductor device is provided. The semiconductor device includes a through hole and a metal part. The through hole penetrates the front and back of the semiconductor substrate. The metal part has at least one of gold, silver, nickel, cobalt, palladium, tungsten, tantalum, platinum, rhodium, iridium, ruthenium, osmium, rhenium, molybdenum, niobium, boron, and hafnium inside the through hole. It is made of a material containing a metal and encloses a cavity.
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。 Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device will be explained below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment.
図1は、実施形態に係る半導体装置1の構成を模式的に示す断面図である。なお、以下では、便宜上、図示する基板2の上面を表面と称し、下面を裏面と称することがある。図1に示すように、半導体装置1は、例えば、Si(シリコン)などの半導体によって形成される基板2の表裏を貫通する貫通電極を備える。なお、基板2の表面は、絶縁膜6によって被覆されており、基板2の裏面は、絶縁膜3によって被覆される。
FIG. 1 is a cross-sectional view schematically showing a configuration of a
貫通電極は、バンプ10と、電極パッド4と、シード膜7と、金属部8とを含む。バンプ10は、例えば、はんだによって形成され、基板2の表面側に設けられる。また、電極パッド4は、例えば、シリサイドによって形成され、基板2を挟んでバンプ10と対向する位置に設けられる。
The through electrode includes a
シード膜7は、例えば、Cu(銅)によって形成される。かかるシード膜7は、基板2の表裏を貫通する貫通孔5の内周面を被覆する部分の絶縁膜6の表面、電極パッド4の表面、および基板2の表面における貫通孔5の開口周りを被覆する部分の絶縁膜6の表面に設けられる。
The
金属部8は、コンフォーマルめっきによってシード膜7の表面に金属を析出させることによって形成される。これにより、金属部8は、シード膜7よりも貫通孔5の孔芯側に形成される。コンフォーマルめっきでは、シード膜7の表面全体から徐々に金属が析出する。
The
そこで、半導体装置1では、図1に示すように、貫通孔5の深さ方向の寸法が深さ方向と直交する方向の寸法よりも大きく形成される。これにより、半導体装置1では、コンフォーマルめっきによって金属部8が形成される場合に、貫通孔5における基板2表面側の開口が金属部8によって確実に閉塞される。
Therefore, in the
また、金属部8は、貫通孔5の孔芯側に空洞9を内包する。このように、半導体装置1は、金属部8の内部に空洞9を備えるので、例えば、バンプ10の形状を半球状に加工する熱処理を行う場合に、基板2の破損を抑制することができる。
In addition, the
具体的には、熱処理を行う工程では、金属部8が熱膨張を起こす場合がある。かかる場合に、金属部8内部の空洞9は、金属部8が外部へ及ぼす熱膨張力を吸収し、金属部8から基板2へ加わる力を軽減することによって、基板2の破損を抑制することができる。
Specifically, in the process of performing heat treatment, the
また、金属部8は、Cu以外の金属、例えば、Ni(ニッケル)、Au(金)、Ag(銀)、Co(コバルト)、Pd(パラジウム)、W(タングステン)、Ta(タンタル)、白金(Pt)、ロジウム(Rh)、イリジウム(Ir)、ルテニウム(Ru)、オスミウム(Os)、レニウム(Re)、モリブデン(Mo)、ニオブ(Nb)、ホウ素(B)、ハフニウム(Hf)のうち、少なくとも1種類の金属を含む材料によって形成される。これにより、半導体装置1は、コンフォーマルめっきが行われる工程において、金属部8に形状欠損が発生することを抑制することができる。
The
具体的には、コンフォーマルめっきを行う工程では、金属部8に比較的高い電圧が掛る場合がある。かかる場合に、貫通電極の材料として一般的なCuを用いて金属部8を形成すると、Cuは、比較的エレクトロマイグレーションに対する耐性が低い金属であるため、形状欠損が発生する恐れがある。
Specifically, in the process of performing conformal plating, a relatively high voltage may be applied to the
そこで、半導体装置1では、金属部8がCuに比べてエレクトロマイグレーションに対する耐性が高いNi、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfのうち、少なくとも1種類の金属を含む材料によって形成される。
Therefore, in the
これにより、半導体装置1は、コンフォーマルめっきが行われる工程において、金属部8に形状欠損が発生することを抑制することができる。したがって、半導体装置1によれば、貫通電極の導通特性を向上させることができる。
Thereby, the
次に、図2〜図4を参照し、実施形態に係る半導体装置1の製造方法について説明する。図2〜図4は、実施形態に係る半導体装置1の製造工程を示す断面図である。ここでは、半導体装置1が備える基板2の表裏を貫通する貫通電極部分を形成する製造工程について説明する。
Next, a method for manufacturing the
半導体装置1の貫通電極部分を形成する場合、図2に(a)で示すように、まず、基板2の裏面に、例えば、CVD(Chemical Vapor Deposition)によって酸化Si膜などの絶縁膜3を形成する。そして、絶縁膜3の裏面側における所定位置に、例えば、シリサイドをパターニングすることによって、基板2の裏面側に電極パッド4を形成する。
When forming the through electrode portion of the
続いて、基板2表面における電極パッド4と対向する位置に対してRIE(Reactive Ion Etching)を行うことによって、図2に(b)で示すように、基板2の表裏を貫通する貫通孔5を形成し、電極パッド4の表面を露出させる。
Subsequently, by performing RIE (Reactive Ion Etching) on the position facing the
このとき、貫通孔は、深さ方向の寸法が深さ方向と直交する方向の寸法よりも大きくなるように形成される。これにより、後に、コンフォーマルめっきによって金属部8を形成する場合に、貫通孔5における基板2表面側の開口を金属部8によって確実に閉塞することができる。
At this time, the through hole is formed such that the dimension in the depth direction is larger than the dimension in the direction orthogonal to the depth direction. Thereby, when the
続いて、図2に(c)で示すように、露出した電極パッド4の表面、貫通孔5の内周面、および基板2の表面に、例えば、CVDによって酸化Si膜などの絶縁膜6を形成する。その後、図3に(a)で示すように、電極パッド4の表面に形成された絶縁膜6をエッチングによって選択的に除去することにより、電極パッド4の表面を再度露出させる。
Subsequently, as shown in FIG. 2C, an insulating
続いて、図3に(b)で示すように、露出した電極パッド4の表面、貫通孔5の内周面を被覆した絶縁膜6の表面、および基板2の表面を被覆した絶縁膜6の表面に、例えば、Cuの膜を形成することによって、次に行うめっきのシード膜7を形成する。かかるシード膜7は、例えば、真空蒸着やスパッタリングによって形成する。
Subsequently, as shown in FIG. 3B, the exposed surface of the
その後、図3に(c)で示すように、基板2の表面側を被覆するシード膜7の表面に、例えば、樹脂などのレジスト21を形成する。そして、レジスト21をパターニングすることによって、レジスト21における電極パッド4と対向する位置に開口を形成する。このとき、開口は、基板2の厚さ方向と直交する断面の寸法が、電極パッド4の対応する断面の寸法と略等しくなるように形成される。
Thereafter, as shown in FIG. 3C, a resist 21 such as a resin is formed on the surface of the
続いて、図4に(a)で示すように、レジスト21によって被覆されていないシード膜7の表面に対して、例えば、Niのコンフォーマルめっきを行う。これにより、基板2の裏面側における他方の開口がシード膜7によって閉塞された貫通孔5の内部で、コンフォーマルめっきによって金属部8の形成が開始される。
Subsequently, as shown in FIG. 4A, for example, Ni conformal plating is performed on the surface of the
なお、ここでは、シード膜7の表面にNiをコンフォーマルめっきすることによって金属部8を形成するが、金属部8の材料は、Niに限定されるものではなく、Cuに比べてエレクトロマイグレーションに対する耐性が高い他の金属であってもよい。
Here, the
金属部8の材料は、例えば、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfのうちのいずれか1種類の金属、もしくは、Ni、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfのうち、少なくとも1種類の金属を含む合金であってもよい。
The material of the
金属部8の形成当初、金属部8によって被覆された貫通孔5の内部は基板2の表面が開口された状態となっている。かかる基板2表面側の開口は閉塞されなければ、後に行われる熱処理の際に、半導体装置1の破損の原因となる。このため、その後、Niのコンフォーマルめっきを継続し、図4に(b)で示すように、貫通孔5における基板2表面側の一方の開口を金属部8によって閉塞する。これにより、金属部8の中央には、空洞9が形成される。
At the beginning of the formation of the
その後、図4に(c)で示すように、レジスト21によって囲まれた金属部8の表面に、例えば、はんだ層を積層することによってバンプ10を形成する。最後に、レジスト21とともに、レジスト21直下のシード膜7を除去し、熱処理を施してバンプ10を半球状に加工することによって、図1に示す半導体装置1が完成する。
Thereafter, as shown in FIG. 4C, bumps 10 are formed on the surface of the
上述したように、実施形態に係る半導体装置1は、基板2の表裏を貫通する貫通孔5と、貫通孔5の内部にコンフォーマルめっきによって形成され、空洞9を内包する金属部8とを備える。かかる半導体装置1によれば、製造工程において熱処理を行う場合に、金属部8が内包する空洞9によって、金属部8の熱膨張力を緩和することができるので、金属部8の熱膨張力による基板2の破損を抑制することができる。
As described above, the
また、実施形態に係る半導体装置1の金属部8は、Ni、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfのうち、少なくとも1種類の金属を含む。これらNi、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfは、Cuに比べてエレクトロマイグレーションに対する耐性が高い金属である。
The
したがって、半導体装置1によれば、金属部8をコンフォーマルめっきによって形成する場合に、金属部8へ掛る電圧に起因したエレクトロマイグレーションによる金属部8の形状欠損の発生を抑制することにより、貫通電極の導通特性を向上させることができる。
Therefore, according to the
なお、上記した実施形態は一例であり、種々の変形が可能である。図5は、実施形態の変形例に係る半導体装置1aの構成を模式的に示す断面図である。以下、図1に示す構成要素と同一の構成要素については、図1に示す符号と同一の符号を付することにより、その説明を一部省略する。
The above-described embodiment is an example, and various modifications are possible. FIG. 5 is a cross-sectional view schematically showing a configuration of a
図5に示すように、半導体装置1aは、金属部8aにおける貫通孔5側の外周面を被覆するCu層7aを備える点を除き、図1に示す半導体装置1と同様の構成である。なお、Cu層7aは、図3の(c)に示すシード膜7の表面に、Cuをコンフォーマルめっきすることによって形成される。
As shown in FIG. 5, the
金属部8aは、Cu層7aの表面に、Ni、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、Hfのうち、少なくとも1種類の金属を含む材料をコンフォーマルめっきすることによって形成される。これにより、金属部8aは、Cu層7aよりも貫通孔5の孔芯側に形成される。かかる金属部8aも図1に示す金属層8と同様に、内部に空洞9を備える。
The
したがって、半導体装置1aによれば、製造工程において熱処理を行う場合に、金属部8aが内包する空洞9によって、金属部8aの熱膨張力を緩和することができるので、金属部8aの熱膨張力による基板2の破損を抑制することができる。
Therefore, according to the
また、半導体装置1aにおける空洞9は、Cuに比べてエレクトロマイグレーションに対する耐性の高い金属に内包されている。したがって、半導体装置1aによれば、金属部8aをコンフォーマルめっきによって形成する場合に、エレクトロマイグレーションによる金属部8aの形状欠損の発生を抑制することにより、貫通電極の導通特性を向上させることができる。
The
また、半導体装置1aによれば、金属部8aの形成に使用するNi、Au、Ag、Co、Pd、W、Ta、Pt、Rh、Ir、Ru、Os、Re、Mo、Nb、B、HfなどのCuに比べて高価な金属の量を低減することができるので、製造コストを削減することができる。
Further, according to the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1,1a 半導体装置、2 基板、3,6 絶縁膜、4 電極パッド、5 貫通孔、7 シード膜、7a Cu層、8,8a 金属部、9 空洞、10 バンプ 1, 1a Semiconductor device, 2 substrate, 3, 6 insulating film, 4 electrode pad, 5 through-hole, 7 seed film, 7a Cu layer, 8, 8a metal part, 9 cavity, 10 bump
Claims (5)
前記貫通孔の内部に、金、銀、ニッケル、コバルト、パラジウム、タングステン、タンタル、白金、ロジウム、イリジウム、ルテニウム、オスミウム、レニウム、モリブデン、ニオブ、ホウ素、ハフニウムのうち、少なくとも1種類の金属を含む材料によって形成され、空洞を内包する金属部と
を備えることを特徴とする半導体装置。 A through hole penetrating the front and back of the semiconductor substrate;
The inside of the through hole contains at least one metal selected from gold, silver, nickel, cobalt, palladium, tungsten, tantalum, platinum, rhodium, iridium, ruthenium, osmium, rhenium, molybdenum, niobium, boron, and hafnium. A semiconductor device comprising: a metal portion formed of a material and enclosing a cavity.
を備えることを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, further comprising: a copper layer that covers an outer peripheral surface of the metal portion on the through hole side.
深さ方向の寸法が前記深さ方向と直交する方向の寸法よりも大きい
ことを特徴とする請求項1または請求項2に記載の半導体装置。 The through hole is
The semiconductor device according to claim 1, wherein a dimension in a depth direction is larger than a dimension in a direction perpendicular to the depth direction.
前記貫通孔の内部に形成される銅層と、
前記銅層よりも前記貫通孔の孔芯側に、銅以外の金属によって形成され、空洞を内包する金属部と
を備えることを特徴とする半導体装置。 A through hole penetrating the front and back of the semiconductor substrate;
A copper layer formed inside the through hole;
A semiconductor device, comprising: a metal portion formed of a metal other than copper and enclosing a cavity, on a hole core side of the through hole with respect to the copper layer.
前記貫通孔の内部に、金、銀、ニッケル、コバルト、パラジウム、タングステン、タンタル、白金、ロジウム、イリジウム、ルテニウム、オスミウム、レニウム、モリブデン、ニオブ、ホウ素、ハフニウムのうち少なくとも1種類の金属を含み、空洞を内包する金属部を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 Forming a through hole penetrating the front and back of the semiconductor substrate;
The inside of the through hole contains at least one kind of metal of gold, silver, nickel, cobalt, palladium, tungsten, tantalum, platinum, rhodium, iridium, ruthenium, osmium, rhenium, molybdenum, niobium, boron, hafnium, Forming a metal part that encloses the cavity. A method of manufacturing a semiconductor device, comprising:
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111052879A (en) * | 2017-08-29 | 2020-04-21 | 京瓷株式会社 | Circuit board and electronic device provided with same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005514767A (en) * | 2001-12-19 | 2005-05-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Chip and wafer integration method using vertical connection part |
US20080315422A1 (en) * | 2007-06-20 | 2008-12-25 | John Boyd | Methods and apparatuses for three dimensional integrated circuits |
US20090140395A1 (en) * | 2007-12-04 | 2009-06-04 | International Business Machines Corporation | Edge seal for thru-silicon-via technology |
US20090280643A1 (en) * | 2008-05-06 | 2009-11-12 | International Business Machines Corporation | Optimal tungsten through wafer via and process of fabricating same |
JP2012142414A (en) * | 2010-12-28 | 2012-07-26 | Panasonic Corp | Semiconductor device, manufacturing method of the same and laminated semiconductor device using the same |
-
2014
- 2014-01-30 JP JP2014015829A patent/JP6163436B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005514767A (en) * | 2001-12-19 | 2005-05-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Chip and wafer integration method using vertical connection part |
US20080315422A1 (en) * | 2007-06-20 | 2008-12-25 | John Boyd | Methods and apparatuses for three dimensional integrated circuits |
US20090140395A1 (en) * | 2007-12-04 | 2009-06-04 | International Business Machines Corporation | Edge seal for thru-silicon-via technology |
US20090280643A1 (en) * | 2008-05-06 | 2009-11-12 | International Business Machines Corporation | Optimal tungsten through wafer via and process of fabricating same |
JP2012142414A (en) * | 2010-12-28 | 2012-07-26 | Panasonic Corp | Semiconductor device, manufacturing method of the same and laminated semiconductor device using the same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111052879A (en) * | 2017-08-29 | 2020-04-21 | 京瓷株式会社 | Circuit board and electronic device provided with same |
CN111052879B (en) * | 2017-08-29 | 2023-03-31 | 京瓷株式会社 | Circuit board and electronic device provided with same |
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