JP2015130595A - 可変容量デバイスの制御装置及び当該制御装置を含む通信装置 - Google Patents

Abstract

【課題】可変容量素子の特性に応じたバイアス電圧印加制御を適切に行う。【解決手段】本制御装置は、（Ａ）可変容量素子を含む可変容量デバイスと、（Ｂ）可変容量デバイスを用いて通信を行う第１の期間と当該第１の期間より前に通信を行わない第２の期間とを含む第３の期間中に可変容量デバイスに対して第１の極性による制御電圧を印加し、通信を行う第４の期間と当該第４の期間より前に通信を行わない第５の期間とを含む第６の期間中に可変容量デバイスに対して第１の極性とは反対の第２の極性による制御電圧を印加する制御部とを有する。【選択図】図１３Ａ

Description

本発明は、可変容量デバイスの制御技術に関する。

強誘電材料を用いた可変容量コンデンサのヒステリシス特性（制御電圧の印加履歴特性）及び容量エージング特性（容量の経時変化、制御電圧の継続的印加による容量の変化、制御電圧非印加時に容量が元に戻らないなど）の影響を抑制するための技術が、例えば特開２０１２−２０９８２８号公報に開示されている。この公報では、非接触通信を行う通信装置における共振周波数の調整のために可変容量コンデンサを用いている。そして、可変容量コンデンサの両端の端子の一方のみに、通信を１回行う期間中バイアス電圧を印加するのではなく、例えば両端の端子に交互に、通信を１回行う期間（例えば２．２秒）中バイアス電圧を印加する。バイアス電圧を印加する期間は、両端の端子で実質的に同一になるように設定する。また、一方の端子には、通信を行う期間中バイアス電圧を印加するが、他方の端子には、通信を行わないダミーとして同一の長さを有する期間中バイアス電圧を印加するという事項も開示されている。

しかしながら、上記公報では、強誘電材料の可変容量素子が有するヒステリシス特性及び容量エージング特性についての考察に不足している部分がある。特に、通信を行う期間をベースにバイアス電圧の印加を行う必要性は考慮されていない。また、可変容量素子の構成によってはバイアス電圧印加に対して応答の非対称性がある点についても考察されていない。

特開２０１２−２０９８２８号公報

従って、本発明の目的は、一側面によれば、可変容量素子の特性に応じたバイアス電圧印加制御を適切に行うための新規な技術を提供することである。

本発明に係る制御装置は、（Ａ）可変容量素子を含む可変容量デバイスと、（Ｂ）可変容量デバイスを用いて通信を行う第１の期間と当該第１の期間より前に通信を行わない第２の期間とを含む第３の期間中に可変容量デバイスに対して第１の極性による制御電圧を印加し、通信を行う第４の期間と当該第４の期間より前に通信を行わない第５の期間とを含む第６の期間中に可変容量デバイスに対して第１の極性とは反対の第２の極性による制御電圧を印加する制御部とを有する。

このように、通信を行う期間より長い期間制御電圧を印加しても容量エージングなどを回避することができる。また、頻繁に制御電圧をスイッチングすることがなくなれば、制御のための消費電力を削減できる場合もある。

また、上で述べた第３の期間は、通信を行う１又は複数の第７の期間をさらに含む場合もあり、さらに、上で述べた第６の期間は、通信を行う１又は複数の第８の期間をさらに含む場合もある。このようにさらに長い期間制御電圧を印加しても良い。

また、第３の期間の長さと第６の期間の長さとが同一とする場合もある。制御電圧が同じであればこのような条件が採用される。

さらに、第３の期間の終了時刻以降に第６の期間の開始時刻が設けられる場合もある。すなわち、第３の期間と第６の期間とを互いに重複しないように設定する場合もある。

また、第１の期間を、第３の期間の開始時刻から第１の極性に対応した第１の時定数以上経過した後に設け、第４の期間を、第６の期間の開始時刻から第２の極性に対応した第２の時定数以上経過した後に設ける場合もある。可変容量デバイスの応答速度に非対称性が存在する場合には、このような制御電圧印加制御を行うことで通信が適切に行われるようになる。

さらに、可変容量デバイスが、当該可変容量デバイスに制御電圧を印加するための第１及び第２の端子を有している場合がある。この場合に、第１の極性による制御電圧の印加が、第１の端子に対する特定の電圧極性の制御電圧の印加であり、第２の極性による制御電圧の印加が、第２の端子に対する上記特定の電圧極性の制御電圧の印加である場合もある。このようにすれば、例えば正の電圧を用いた制御電圧印加制御を行うことになるので、制御が容易になる。

また、可変容量デバイスが、当該可変容量デバイスに制御電圧を印加するための２つの端子を有している場合もある。この場合、第１の極性による制御電圧の印加が、一方の端子に対する第１の電圧極性の制御電圧の印加であり、第２の極性による制御電圧の印加が、一方の端子に対する第１の電圧極性とは反対の第２の電圧極性の制御電圧の印加である場合もある。このようにすれば、例えば応答速度が高い側のみを用いて通信を行わせることができ、通信を行えない期間を短くできるようになる。

また、可変容量デバイスは、偶数個の可変容量素子を含むようにしてもよい。

なお、このような制御装置は、可変容量デバイスで共振周波数を制御する通信装置に用いられる場合もある。

一側面によれば、可変容量素子の特性に応じたバイアス電圧印加制御を適切に行うことができる。

図１は、実施の形態に係る可変容量デバイスの回路図である。 図２は、本実施の形態に係る可変容量デバイスの簡略表示を示す図である。 図３は、バイアス電圧印加の第１の態様（順接続）を示す図である。 図４は、バイアス電圧印加の第２の態様（逆接続）を示す図である。 図５は、ＤＣカットコンデンサの容量設定について説明するための図である。 図６は、ＤＣカットコンデンサの容量設定について説明するための図である。 図７（ａ）乃至（ｃ）は、順接続の場合における容量の時間変化を説明するための図である。 図８（ａ）乃至（ｃ）は、逆接続の場合における容量の時間変化を説明するための図である。 図９は、応答速度の非対称性を説明するための図である。 図１０は、応答速度の非対称性を説明するための図である。 図１１は、順接続と逆接続との切り替えの効果を説明するための図である。 図１２は、制御電圧印加時間と容量変化の関係を表す図である。 図１３Ａは、実施の形態に係る通信装置の機能ブロック図である。 図１３Ｂは、電圧制御部の構成例を示す図である。 図１４（ａ）及び（ｂ）は、第１の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図１５（ａ）及び（ｂ）は、第２の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図１６（ａ）及び（ｂ）は、第３の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図１７（ａ）及び（ｂ）は、第４の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図１８（ａ）及び（ｂ）は、第５の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図１９（ａ）及び（ｂ）は、第６の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図２０（ａ）及び（ｂ）は、第６の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。 図２１（ａ）及び（ｂ）は、第７の実施の形態においてＤＣ１端子及びＤＣ２端子に印加されるバイアス電圧の時間変化を表す図である。

［実施の形態における可変容量素子について］
本実施の形態では、図１に示すような可変容量デバイスに対して印加するバイアス電圧の制御について説明する。

本実施の形態における可変容量デバイスにおいては、入力端子（ｉｎ）から出力端子（ｏｕｔ）までの信号ラインに、可変容量素子ＶＣ１乃至ＶＣ４が形成されている。可変容量素子ＶＣ１の入力側は、抵抗Ｒ１を介してバイアス電圧印加用の端子であるＤＣ１端子に接続されており、可変容量素子ＶＣ１の出力側は、抵抗Ｒ４を介してバイアス電圧印加用の端子であるＤＣ２端子に接続されている。同様に、可変容量素子ＶＣ２の入力側は、抵抗Ｒ４を介してＤＣ２端子に接続されており、可変容量素子ＶＣ２の出力側は、抵抗Ｒ２を介してＤＣ１端子に接続されている。さらに、可変容量素子ＶＣ３の入力側は、抵抗Ｒ２を介してＤＣ１端子に接続されており、可変容量素子ＶＣ３の出力側は、抵抗Ｒ５を介してＤＣ２端子に接続されている。そして、可変容量素子ＶＣ４の入力側は、抵抗Ｒ５を介してＤＣ２端子に接続されており、可変容量素子ＶＣ４の出力側は、抵抗Ｒ３を介してＤＣ１端子に接続されている。

このように、本願発明者による新たな知見によれば、各可変容量素子の入力側及び出力側に対してＤＣ１端子及びＤＣ２端子から印加されるバイアス電圧によって、その容量が制御される。なお、本実施の形態では、可変容量素子の数は偶数個とする。

なお、以下の説明では、可変容量素子ＶＣ１乃至ＶＣ４についてはそれらの合成容量を有する可変容量素子として扱えばよいので、図２に示すように、可変容量デバイスは、１つの可変容量素子ＶＣ１０を有するものとして説明する。

図１に示したような可変容量デバイスの入力端子には、一般的には、図３に示すように、ＤＣカットコンデンサＣ_DC1が接続され、出力端子には、ＤＣカットコンデンサＣ_DC2が接続される。

一般的には、図３で示すように、ＤＣ２端子には、可変容量コンデンサＶＣ１０で実現される容量を調整するための制御電圧（バイアス電圧）を印加して、ＤＣ１端子をグランドに接地する。これを順接続と呼ぶことにする。

しかしながら、従来技術でも述べられているように、このような制御電圧の印加を繰り返すと、ヒステリシス特性及び容量エージング特性によって、正確な容量制御が難しくなる。そこで、図４で示すように、ＤＣ１端子に制御電圧を印加して、ＤＣ２端子をグランドに接地するようなバイアス電圧制御も行うことにする。これを逆接続と呼ぶことにする。

なお、ＤＣカットコンデンサＣ_DC1及びＣ_DC2の容量については、系全体の可変率を可能な限り大きくするという観点から設定される。例えば、図５に示すように、制御電圧非印加時における可変容量デバイスの合成容量Ｃが１００ｐＦであり、ＤＣカットコンデンサの容量「なし」の場合、系全体の容量（ＣとＣ_DC1とＣ_DC2との合成容量）は１００ｐＦであり、系全体の可変率が３３．０％となる。これに対して、ＤＣカットコンデンサの容量を１００ｐＦから１００ｎＦに変化させると、系全体の容量は徐々に大きくなり、それに応じて系全体の可変率も増加する。１００ｎＦ程度になれば、ＤＣカットコンデンサが設けられない場合と同様の可変率が実現される。すなわち、図６に示すように、可変容量デバイスの容量に対するＤＣカットコンデンサの容量の比が１０００程度になると、系全体の可変率が十分大きくなるので、このような関係が得られるように、ＤＣカットコンデンサの容量を設定すればよい。

図１に示すような可変容量デバイスのように、可変容量素子を偶数個直列に接続するように形成すると、順接続（図３）の場合には良いが、逆接続（図４）の場合には、容量変化の応答速度が落ちてしまうという現象が生じる。

例えばＤＣカットコンデンサが１０ｎＦで、可変容量素子ＶＣ１の容量が１００ｐＦであり、抵抗Ｒ４が１ＭΩであるとすると、順接続であれば、応答時間（時定数）が４ｍｓ程度になる。すなわち、図７（ａ）に示すようにＤＣ１端子には０Ｖが印加され、図７（ｂ）に示すようにＤＣ２端子には３Ｖを印加する場合、図７（ｃ）に示すように約４ｍｓ程度で目標とする容量値に変化し、同様に４ｍｓ程度で元の容量値に戻る。このような速度で応答するのであれば、問題は少ない。

一方、逆接続であれば、応答時間が１００ｍｓ程度になる。図８（ｂ）に示すようにＤＣ２端子には０Ｖが印加され、図８（ａ）に示すようにＤＣ１端子には３Ｖを印加する場合、図８（ｃ）に示すように約１００ｍｓ程度で目標とする容量値に変化し、同様に１００ｍｓ程度で元の容量値に戻る。このような速度で応答する場合には、その分だけ可変容量デバイスによる所望の効果を得ることができるまでの時間が遅くなる。

可変容量素子が偶数個で順接続であれば、ＤＣ１端子が接地されて、ＤＣ２端子に印加されたバイアス電圧により、図９においてＡで示すように、抵抗Ｒ４を経由して、可変容量素子ＶＣ１及びＤＣカットコンデンサＣ_DC1にチャージすることになる。但し、可変容量素子ＶＣ１及びＤＣカットコンデンサＣ_DC1は直列に接続されており、可変容量素子ＶＣ１の容量はＤＣカットコンデンサＣ_DC1の容量に比して非常に小さいので、チャージに要する時間は短くなる。同様に、ＤＣ２端子に印加されたバイアス電圧により、図９においてＢで示すように、抵抗Ｒ５を経由して、可変容量素子ＶＣ４及びＤＣカットコンデンサＣ_DC2にチャージすることになる。但し、可変容量素子ＶＣ４及びＤＣカットコンデンサＣ_DC2は直列に接続されており、可変容量素子ＶＣ４の容量はＤＣカットコンデンサＣ_DC2の容量に比して非常に小さいので、チャージに要する時間は短くなる。よって図７に示すように容量変化も速くなる。

一方、可変容量素子が偶数個で逆接続でれば、ＤＣ２端子が接地されて、ＤＣ１端子に印加されたバイアス電圧により、図９においてＣで示すように、抵抗Ｒ１を経由して、ＤＣカットコンデンサＣ_DC1にチャージすることになる。但し、ＤＣカットコンデンサＣ_DC1の容量は、可変容量素子ＶＣ１の容量に比して非常に大きいので、チャージに要する時間は長くなる。同様に、ＤＣ１端子に印加されたバイアス電圧により、図９においてＤで示すように、抵抗Ｒ３を経由して、ＤＣカットコンデンサＣ_DC2にチャージすることになる。但し、ＤＣカットコンデンサＣ_DC2の容量は、可変容量素子ＶＣ４の容量に比して非常に大きいので、チャージに要する時間は長くなる。よって図８に示すように容量変化も遅くなる。

このように、可変容量素子が偶数個の場合には、順接続と逆接続とでは、容量の応答速度が非対称となる。

なお、例えば可変容量素子が３個で奇数の場合には、順接続であれば、図１０に示すように、ＤＣ１端子が接地されて、ＤＣ２端子に印加されたバイアス電圧により、図１０においてＥで示すように、抵抗Ｒ４を経由して、可変容量素子ＶＣ１及びＤＣカットコンデンサＣ_DC1にチャージすることになる。但し、可変容量素子ＶＣ１及びＤＣカットコンデンサＣ_DC1は直列に接続されており、可変容量素子ＶＣ１の容量はＤＣカットコンデンサＣ_DC1の容量に比して非常に小さいので、チャージに要する時間は短くなる。しかし、ＤＣ２端子に印加されたバイアス電圧により、図１０においてＦで示すように、抵抗Ｒ５を経由して、ＤＣカットコンデンサＣ_DC2にチャージすることになる。ＤＣカットコンデンサＣ_DC2の容量は、可変容量素子の容量に比して非常に大きいので、チャージに要する時間は長くなる。よって、全体としての応答速度は遅くなる。

また、可変容量素子が奇数で逆接続の場合でも、図１０でＤＣ２端子が接地されて、ＤＣ１端子に印加されたバイアス電圧により、図１０においてＧで示すように、抵抗Ｒ１を経由して、ＤＣカットコンデンサＣ_DC1にチャージすることになる。但し、ＤＣカットコンデンサＣ_DC1の容量は、可変容量素子ＶＣ１の容量に比して非常に大きいので、チャージに要する時間は長くなる。一方、ＤＣ１端子に印加されたバイアス電圧により、図１０においてＨで示すように、抵抗Ｒ２を経由して、可変容量素子ＶＣ３及びＤＣカットコンデンサＣ_DC2にチャージすることになる。ＤＣカットコンデンサＣ_DC2と可変容量素子ＶＣ３は直列に接続されており、可変容量素子ＶＣ３の容量はＤＣカットコンデンサＣ_DC2の容量に比して非常に小さいので、チャージに要する時間は短くなる。よって、全体としての応答速度は遅くなる。

このように、可変容量素子が奇数個あれば、応答速度の非対称性は生じない。しかし、このような応答速度の非対称性が生ずる場合については従来技術では考察されていない。

さらに、従来技術では、通信を１回行う期間（例えば従来技術では２．２秒）を１つの単位として、制御電圧の印加を行う例を示している。しかし、このような通信を１回行う期間をベースに制御電圧印加の切り替えを行うのは、制御回路の消費電力増大につながる。

本願発明者によれば、図１１において点線で示すように、制御電圧３Ｖを、順接続又は逆接続のみで継続印加した場合には、時間経過と共に徐々に容量が低下して２５０秒程度経過すると、１％程度低下してしまっている。一方、図１１において実線で示すように、順接続と逆接続を４４秒ごとに切り替えた場合には、おおよそ０．５％程度の変化で済んでいる。

このような変化率は、可変容量素子の形成に用いられる誘電体薄膜の材料によって異なるが、常誘電体であるチタン酸ストロンチウム（ＳｒＯ₃）薄膜や、強誘電体であるチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ₃）薄膜などのペロブスカイト構造を有する酸化物が用いられる。

なお、ＳｒＴｉＯ₃薄膜で形成された可変容量デバイスを用いて、制御電圧５Ｖの印加時間を変化させると、図１２に示すような容量変化率が得られている。このように、印加時間を長くすると、容量変化率の絶対値は増加するが、１０００００秒程度であっても、この材料であれば０．５％以内の変化に収まると予想される。

このように、通信を１回行う期間よりも長い時間制御電圧を印加しても、順接続での印加時間（Ｔ_C1と呼ぶ）と逆接続での印加時間（Ｔ_C2と呼ぶ）とを一致させれば、ヒステリシス特性及び容量エージング特性を回避できるようになる。

［実施の形態１］
図１３Ａは、本実施の形態に係る通信装置の構成例を示す。本通信装置は、ＲＦＩＣ（Radio Frequency Integrated Circuit）部１００と、電圧制御部２００と、共振アンテナ回路モジュール部３００とを有する。

共振アンテナ回路モジュール部３００は、共振アンテナを形成すべく、インダクタＬと、当該インダクタＬと並列に接続される、ＤＣカットコンデンサＣ_DC1と可変容量デバイスＶＣとＤＣカットコンデンサＣ_DC2との直列接続回路とを有する。共振アンテナ回路モジュール部３００の共振周波数は、インダクタＬと上記直列接続回路の容量とで決定される。

また、ＲＦＩＣ部１００は、信号処理部１２０と、演算部１１０とを有する。信号処理部１２０は、共振アンテナ回路モジュール部３００で受信された高周波信号ＲＦを復調するといった通信のための処理を行う。また、演算部１１０は、信号処理部１２０の動作タイミングを制御すると共に、電圧制御部２００に対してＤＣ１端子にバイアス電圧を印加してＤＣ２端子を接地する第１のモード（すなわち逆接続）と、ＤＣ２端子にバイアス電圧を印加してＤＣ１端子を接地する第２のモード（すなわち順接続）とのいずれかを所定のタイミングで指示する処理を行う。また、演算部１１０は、可変容量デバイスＶＣに印加すべきバイアス電圧をも、電圧制御部２００に指示する。

電圧制御部２００は、図１３Ｂに示すように、演算部１１０からの指示に応じたバイアス電圧を出力する電源部２３０と、電源部２３０の出力電圧を演算部１１０の指示に応じてＤＣ１端子又はＤＣ２端子若しくは両方に出力するためのスイッチ２１０と、演算部１１０の指示に応じてＤＣ１端子又はＤＣ２端子若しくは両方を接地するためのスイッチ２２０とを含む。

電圧制御部２００は、演算部１１０からの指示に応じて、第１のモードであれば、ＤＣ１端子に対して指示されたバイアス電圧を印加してＤＣ２端子を接地し、第２のモードであれば、ＤＣ２端子にバイアス電圧を印加してＤＣ１端子を接地する。

第１の実施の形態に係るバイアス電圧の制御方式を図１４（ａ）及び（ｂ）を用いて説明する。図１４（ａ）は、ＤＣ１端子に印加されるバイアス電圧の時間変化を表しており、図１４（ｂ）は、ＤＣ２端子に印加されるバイアス電圧の時間変化を表している。

第１の実施の形態では、第２のモードをＴ_C2継続した後に、第１のモードをＴ_C1継続するというサイクルを、繰り返す。ここでＴ_C1＝Ｔ_C2となる。これによって容量エージングなどを回避できるようになる。なお、本実施の形態では、可変容量素子に用いられる材料に依存するが、Ｔ_C1＝Ｔ_C2は１秒乃至１０００００秒程度であって、長い時間継続できるので、細かく切り替える場合に比して消費電力を削減できる。Ｔ_C1及びＴ_C2については、演算部１１０が、電圧制御部２００に対して指示して、電圧制御部２００がバイアス電圧の切り替えを行う。

さらに、第１の実施の形態における特徴は、期間Ｔ_C1及びＴ_C2において、複数回通信を行う点を含む。

さらに、ＤＣ１端子にバイアス電圧を印加する場合には、バイアス電圧の印加開始から、ＤＣ１端子にバイアス電圧を印加した場合における応答の時定数（上の例では１００ｍｓ）以上の所定時間τ₁経過後に、最初の通信を行うようにする。また、ＤＣ２端子にバイアス電圧を印加する場合には、バイアス電圧の印加開始から、ＤＣ２端子にバイアス電圧を印加した場合における応答の時定数（上の例では４ｍｓ）以上の所定時間τ₂経過後に、最初の通信を行うようにする。

演算部１１０は、ＤＣ１端子にバイアス電圧を印加するように電圧制御部２００に指示した後所定時間τ₁経過すると、信号処理部１２０に通信を行わせるようにする。同様に、演算部１１０は、ＤＣ２端子にバイアス電圧を印加するように電圧制御部２００に指示した後所定時間τ₂経過すると、信号処理部１２０に通信を行わせるようにする。

なお、図１４では、期間Ｔ_C1と期間Ｔ_C2とは重ならないように設定されているが、一部重なるようにしても良い。この場合、重なっている部分は、容量エージングなどのキャンセルには寄与しないので、非重複部分の長さが一致するようにする。また、図１４では、第１のモードと第２のモードとの間を空けないようにしているが、空けるようにしても良い。

このようにすれば、容量エージングなどを回避しつつ、モード切替で消費する電力を削減でき、さらに応答時間の非対称性の影響を通信に与えることも回避できるようになる。

なお、期間Ｔ_C1内の通信の回数、期間Ｔ_C2内の通信の回数は任意である。また、できるだけ通信可能な期間を長くするためには、図１４に示すように、第２のモードの最後の通信が終わった後は、応答速度が遅いので速やかに第１のモードに移行することが好ましい。一方、第１のモードから第２のモードへの移行については、応答速度が速いので図１４に示すように速やかな移行ではなくても良い。

さらに、第１のモードと第２のモードとの１つの組み合わせで、Ｔ_C1＝Ｔ_C2が成り立てばよく、第１のモードと第２のモードとの他の組み合わせについては、他の値でＴ_C1＝Ｔ_C2が成り立つようにすることもある。

また、バイアス電圧は、可変容量デバイスで実現すべき容量に基づき設定される。

なお、通信の時間は、数十ｍｓ乃至数百ｍｓである。

［実施の形態２］
第１の実施の形態では、第１のモードにおいて複数回通信を行い、第２のモードにおいても複数回通信を行う例を示した。通信の回数は、通信装置が行う通信の頻度や周期によって定まる場合がある。

例えば図１５（ａ）及び（ｂ）に示すように、Ｔ_C1＝Ｔ_C2は維持されるが、Ｔ_C1における通信回数が１回、Ｔ_C2における通信回数も１回というようにしても良い。

但し、その他の部分は第１の実施の形態と同様である。特に、ＤＣ１端子にバイアス電圧を印加する場合には、バイアス電圧の印加開始から、ＤＣ１端子にバイアス電圧を印加した場合における応答の時定数（上の例では１００ｍｓ）以上の所定時間τ₁経過後に、最初の通信を行うようにする。また、ＤＣ２端子にバイアス電圧を印加する場合には、バイアス電圧の印加開始から、ＤＣ２端子にバイアス電圧を印加した場合における応答の時定数（上の例では４ｍｓ）以上の所定時間τ₂経過後に、最初の通信を行うようにする。

［実施の形態３］
第１及び第２の実施の形態では、容量エージングなどを回避するために、ＤＣ１端子にバイアス電圧を印加する時間Ｔ_C1と、ＤＣ２端子にバイアス電圧を印加する時間Ｔ_C2とを一致させる実施の形態を説明した。しかしながら、一方の端子にのみバイアス電圧を印加することでも同様の効果を得ることができる場合がある。

本実施の形態では、ＤＣ２端子にバイアス電圧を印加する方が応答速度が速いため、ＤＣ２端子を選択して、正のバイアス電圧をＤＣ２端子に印加する第２のモードと、負のバイアス電圧をＤＣ２端子に印加する第３のモードとを切り替えるようにする。但し、第２のモードの期間Ｔ_C2と、第３のモードの期間Ｔ_C3とは同一になるようにする。

この例を図１６（ａ）及び（ｂ）に示す。図１６（ａ）に示すように、ＤＣ１端子にはバイアス電圧は印加されない。一方、図１６（ｂ）に示すように、ＤＣ２端子には、第２のモードの期間Ｔ_C2において正のバイアス電圧を印加し、第３のモードの期間Ｔ_C3において負のバイアス電圧を印加する。期間Ｔ_C2と期間Ｔ_C3の各々において、通信が複数回行われる。

期間Ｔ_C2の開始から所定時間τ₂経過後に初回の通信が行われ、期間Ｔ_C3の開始から所定時間τ₂経過後に初回の通信が行われる。ＤＣ２端子を用いるため、第２のモードでも第３のモードでも、初回の通信までの時間は、所定時間τ₂となる。

その他、期間Ｔ_C2と期間Ｔ_C3の一部重複が許容される点、期間Ｔ_C2と期間Ｔ_C3の間にバイアス電圧印加がない期間を設け得る点等については、第１の実施の形態と同様である。

なお、演算部１１０は、ＤＣ２端子に正のバイアス電圧を印加するように電圧制御部２００に指示した後所定時間τ₂経過すると、信号処理部１２０に通信を行わせるようにする。同様に、演算部１１０は、ＤＣ２端子に負のバイアス電圧を印加するように電圧制御部２００に指示した後所定時間τ₂経過すると、信号処理部１２０に通信を行わせるようにする。

このように、可変容量デバイスＶＣに対するバイアス電圧制御は、２つの端子のそれぞれに同一電圧極性のバイアス電圧を印加することで極性反転させる場合だけではなく、本実施の形態のように一方の端子に異なる電圧極性のバイアス電圧を印加することで極性反転させる場合もある。

このようにすれば、応答速度が遅いＤＣ１端子にバイアス電圧が印加されることはないので、通信を行うことができる期間が増加する。

［実施の形態４］
第３の実施の形態では、第２のモードにおいて複数回通信を行い、第３のモードにおいても複数回通信を行う例を示した。通信の回数は、通信装置が行う通信の頻度や周期によって定まる場合がある。

例えば図１７（ａ）及び（ｂ）に示すように、Ｔ_C2＝Ｔ_C3は維持されるが、Ｔ_C2における通信回数が１回、Ｔ_C3における通信回数も１回というようにしても良い。

但し、その他の部分は第３の実施の形態と同様である。特に、ＤＣ２端子に正又は負のバイアス電圧を印加する場合には、バイアス電圧の印加開始から、ＤＣ２端子にバイアス電圧を印加した場合における応答速度の時定数（上の例では４ｍｓ）以上の所定時間τ₂経過後に、最初の通信を行うようにする。

このような場合でも、容量エージングなどを回避でき、応答速度が遅いＤＣ１端子にバイアス電圧が印加されることはないので、通信を行うことができる期間が増加する。

［実施の形態５］
図１８（ａ）及び（ｂ）は、第５の実施の形態に係るバイアス電圧の印加制御の態様を示す。応答速度が遅いＤＣ１端子にもバイアス電圧は印加するが、ＤＣ１端子にバイアス電圧を印加している間には通信を行わず、ＤＣ２端子にバイアス電圧を印加している間に通信を行う。すなわち、ＤＣ１端子にバイアス電圧を印加するのはダミーであり、容量エージングなどを回避するためのみに用いられる。

なお、ＤＣ２端子にバイアス電圧を印加している期間Ｔ_C2後、期間Ｔ_s21は、ＤＣ１端子にもＤＣ２端子にもバイアス電圧を印加しない。同様に、ＤＣ１端子にバイアス電圧を印加している期間Ｔ_C1後、期間Ｔ_s12は、ＤＣ１端子にもＤＣ２端子にもバイアス電圧を印加しない。但し、Ｔ_C2＝Ｔ_C1であるが、Ｔ_s21とＴ_s12は、一致せずとも良い。また、応答速度が遅いので、Ｔ_s21は０であってもよい。

このようにＤＣ２端子にのみバイアス電圧を印加するので応答の時定数は短くなり、図では通信を行う期間とバイアス電圧を印加する期間とを同じに記載している。

このような実施の形態の場合には、演算部１１０は、信号処理部１２０と電圧制御部２００とを同期させるように制御を行う。

本実施の形態の考え方は、第１及び第２の実施の形態に適用し得る。

［実施の形態６］
第１の実施の形態乃至第４の実施の形態では、順接続でも逆接続でも通信を行うようにしていたので、ＤＣ１端子に印加されるバイアス電圧とＤＣ２端子に印加されるバイアス電圧とは同一であった。しかしながら、第５の実施の形態のように、応答速度が遅いＤＣ１端子にバイアス電圧を印加する際に通信を行わないのであれば、異なるバイアス電圧を印加しても、容量エージングなどを回避するためのバイアス電圧印加制御ができる。例えば図１９（ａ）及び（ｂ）に示すように、ＤＣ２端子に印加されるバイアス電圧Ｖ₂より低いバイアス電圧Ｖ₁をＤＣ１端子に印加するが、Ｔ_C2＜Ｔ_C1とすることで、容量エージングなどを回避する。

逆に、図２０（ａ）及び（ｂ）に示すように、ＤＣ２端子に印加されるバイアス電圧Ｖ₂より高いバイアス電圧Ｖ₁をＤＣ１端子に印加するが、Ｔ_C2＞Ｔ_C1とすることで、容量エージングなどを回避する。

このような変形を行うことでも、応答速度の非対称性の影響を回避することができる。

［実施の形態７］
これまで説明した実施の形態では、ＤＣ２端子にバイアス電圧を印加する１つの期間Ｔ_C2と、ＤＣ１端子にバイアス電圧を印加する１つの期間Ｔ_C1とで、容量エージングなどを回避するようにしていた。しかしながら、ｎ回の期間Ｔ_C2毎に、１回の期間Ｔ_C1を設けても、容量エージングなどを回避することができる。

図２１（ａ）及び（ｂ）の例では、ｎ＝２であり、２回の期間Ｔ_C2毎に、１回の期間Ｔ_C1を設けている。すなわち、２×Ｔ_C2＝Ｔ_C1となっている。但し、ＤＣ１端子に印加されるバイアス電圧とＤＣ２端子に印加されるバイアス電圧とは同じである。

第７の実施の形態に係る考え方は、第１及び第２の実施の形態に適用し得る。

以上本発明の実施の形態を説明したが、本発明の回路構成は様々に変形可能である。例えば、電圧制御部２００がＲＦＩＣ部１００とは別に設けられる例を示したが、ＲＦＩＣ部１００に含まれる場合もある。また、ＲＦＩＣ部１００の演算部１１０は、プロセッサとプログラムの組み合わせで実装される場合もある。信号処理部１２０についても同様である。

また、可変容量デバイスが可変容量素子を偶数個有する場合には応答速度の非対称性が発現し、奇数個有する場合には応答速度の非対称性が発現しない例を示したが、可変容量デバイスの構造によっては異なる条件で応答速度の非対称性が生ずる場合もあれば、全く応答速度の非対称性が生じない場合もある。応答速度の非対称性が生じない場合でも、通信を行う期間より長い時間バイアス電圧を印加するようにしてバイアス電圧のスイッチング頻度を抑えるという観点については適用可能である。すなわち、スイッチング頻度を抑えることで制御によって消費される電力を抑制するという観点において効果的である。

１００ ＲＦＩＣ部
２００ 電圧制御部
３００ 共振アンテナ回路モジュール部
１２０ 信号処理部
１１０ 演算部

Claims (9)

1. 可変容量素子を含む可変容量デバイスと、
   前記可変容量デバイスを用いて通信を行う第１の期間と当該第１の期間より前に通信を行わない第２の期間とを含む第３の期間中に前記可変容量デバイスに対して第１の極性による制御電圧を印加し、通信を行う第４の期間と当該第４の期間より前に通信を行わない第５の期間とを含む第６の期間中に前記可変容量デバイスに対して前記第１の極性とは反対の第２の極性による制御電圧を印加する制御部と、
   を有する制御装置。
2. 前記第３の期間は、前記通信を行う１又は複数の第７の期間をさらに含み、
   前記第６の期間は、前記通信を行う１又は複数の第８の期間をさらに含む
   請求項１記載の制御装置。
3. 前記第３の期間の長さと前記第６の期間の長さとが同一である
   請求項１又は２記載の制御装置。
4. 前記第３の期間の終了時刻以降に前記第６の期間の開始時刻が設けられる
   請求項１乃至３のいずれか１つ記載の制御装置。
5. 前記第１の期間を、前記第３の期間の開始時刻から前記第１の極性に対応した第１の時定数以上経過した後に設け、
   前記第４の期間を、前記第６の期間の開始時刻から前記第２の極性に対応した第２の時定数以上経過した後に設ける
   請求項１乃至４のいずれか１つ記載の制御装置。
6. 前記可変容量デバイスが、当該可変容量デバイスに制御電圧を印加するための第１及び第２の端子を有しており、
   前記第１の極性による制御電圧の印加が、前記第１の端子に対する特定の電圧極性の制御電圧の印加であり
   前記第２の極性による制御電圧の印加が、前記第２の端子に対する前記特定の電圧極性の制御電圧の印加である
   請求項１乃至５のいずれか１つ記載の制御装置。
7. 前記可変容量デバイスが、当該可変容量デバイスに制御電圧を印加するための２つの端子を有しており、
   前記第１の極性による制御電圧の印加が、一方の端子に対する第１の電圧極性の制御電圧の印加であり、
   前記第２の極性による制御電圧の印加が、前記一方の端子に対する前記第１の電圧極性とは反対の第２の電圧極性の制御電圧の印加である
   請求項１乃至４のいずれか１つ記載の制御装置。
8. 前記可変容量デバイスは、偶数個の前記可変容量素子を含む
   請求項１乃至７のいずれか１つ記載の制御装置。
9. 請求項１乃至８のいずれか１つ記載の制御装置を含む通信装置。

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