JP2015126596A

JP2015126596A - High-frequency ac power-supply device

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Publication number: JP2015126596A
Application number: JP2013268911A
Authority: JP
Inventors: 五十嵐　弘; Hiroshi Igarashi; 弘五十嵐; 熊谷　隆; Takashi Kumagai; 隆熊谷; 宏久留島; Hiroshi Kurushima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-12-26
Filing date: 2013-12-26
Publication date: 2015-07-06
Anticipated expiration: 2033-12-26
Also published as: JP6033212B2

Abstract

PROBLEM TO BE SOLVED: To provide a gate drive circuit having smaller variation in rise time of a gate signal than conventional ones.SOLUTION: A gate drive circuit includes an input section 50, a level shift circuit 51, and an output section 52. In the level shift circuit 51, a first resistance element 25 and a first semiconductor switch element 24 are connected in series, in this order, between a power supply node N10 and a ground node N11. The first semiconductor switch element 24 turns on or off according to a signal output from the input section 50. A second semiconductor switch element 27 is provided between the power supply node N10 and an output node N14 of the level shift circuit 51, and turns on or off according to a voltage at a connection node N13 between the first resistance element 25 and the first semiconductor switch element 24. A diode 28 is provided between the connection node N13 and the output node N14 of the level shift circuit 51, and blocks a current toward the output node N14 from the connection node N13.

Description

この発明は、パワー半導体素子を駆動するゲート駆動回路、およびこのゲート駆動回路によって駆動されるパワー半導体装置を含む交流電源装置に関し、たとえば、高周波の交流を発生する高周波交流電源装置において好適に用いられるものである。この発明は、さらに、この交流電源装置の負荷の一例としてレーザ放電管が接続されたガスレーザ装置などに関する。 The present invention relates to a gate drive circuit for driving a power semiconductor element and an AC power supply device including a power semiconductor device driven by the gate drive circuit, and is preferably used in, for example, a high-frequency AC power supply device that generates high-frequency AC. Is. The present invention further relates to a gas laser apparatus to which a laser discharge tube is connected as an example of a load of the AC power supply apparatus.

従来、インバータ装置またはＤＣ−ＤＣ（直流−直流）コンバータ装置など、パワー半導体素子を利用した電源装置では、パワー半導体素子を駆動するためにゲート駆動回路が設けられている。パワー半導体素子を駆動するためには少なくとも１０〜１５Ｖ程度の電圧レベルが必要なため、ゲート駆動回路には入力信号の電圧レベルを変換するためのレベルシフト回路が必要となる。 2. Description of the Related Art Conventionally, in a power supply device using a power semiconductor element such as an inverter device or a DC-DC (direct current-direct current) converter device, a gate drive circuit is provided to drive the power semiconductor element. In order to drive the power semiconductor element, a voltage level of at least about 10 to 15 V is required, so that the gate driving circuit needs a level shift circuit for converting the voltage level of the input signal.

たとえば、特開平５−３４４７１８号公報（特許文献１）の図２に示される電源装置では、半導体スイッチとしてのＮＰＮトランジスタとプルアップ抵抗とが直列接続された構成のレベルシフト回路が設けられている。 For example, in the power supply device shown in FIG. 2 of Japanese Patent Laid-Open No. 5-344718 (Patent Document 1), a level shift circuit having a configuration in which an NPN transistor as a semiconductor switch and a pull-up resistor are connected in series is provided. .

特開平５−３４４７１８号公報JP-A-5-344718

ところで、数ｋＶの高電圧を発生する交流電源装置は、耐圧が数百ボルトのパワー半導体素子が５〜１０個程度直列に接続された構成を有するインバータ回路が用いられる。この場合、直列接続された複数のパワー半導体素子をそれぞれ駆動するために複数のゲート駆動回路が設けられる。 By the way, an AC circuit that generates a high voltage of several kV uses an inverter circuit having a configuration in which about 5 to 10 power semiconductor elements having a withstand voltage of several hundred volts are connected in series. In this case, a plurality of gate drive circuits are provided to drive a plurality of power semiconductor elements connected in series.

ところが、従来のゲート駆動回路では、上記構成の交流電源装置を数ＭＨｚで動作させることが困難であった。この理由は、ゲート駆動回路にはレベルシフト回路が設けられており、このレベルシフト回路に含まれる半導体スイッチが有する製造ばらつきのせいで、ゲート駆動回路の出力電圧の立上がりまたは立下がりのタイミングがばらつくからである。もし、ゲート駆動回路の出力のタイミングのばらつきのせいで、直列接続された複数のパワー半導体素子のうち１つのパワー半導体素子だけターンオンのタイミングが遅れたとすると、このターンオンの遅れたパワー半導体素子に高電圧が印加されることになり、故障する可能性がある。 However, in the conventional gate drive circuit, it is difficult to operate the AC power supply device having the above configuration at several MHz. This is because the gate drive circuit is provided with a level shift circuit, and the rise or fall timing of the output voltage of the gate drive circuit varies due to manufacturing variations of the semiconductor switches included in the level shift circuit. Because. If the turn-on timing is delayed by only one power semiconductor element among a plurality of power semiconductor elements connected in series due to variations in the output timing of the gate drive circuit, the power semiconductor element that is delayed in turn-on is highly affected. A voltage will be applied and there is a possibility of failure.

この発明は、上記のような問題点を解決するためになされたものであり、その主たる目的は、ゲート駆動信号の立上がりのタイミングのばらつきが従来よりも小さいゲート駆動回路を提供することである。 The present invention has been made to solve the above-described problems, and a main object of the present invention is to provide a gate drive circuit in which variations in the rise timing of the gate drive signal are smaller than those in the prior art.

一実施の形態によるゲート駆動回路は、入力信号を受ける入力部と、入力信号に応じて入力部から出力される信号の電圧レベルを変換し、変換後の信号を出力ノードから出力するレベルシフト回路と、レベルシフト回路の出力ノードの電圧変化に基づいて、パワー半導体素子を駆動するための信号を出力する出力部とを備える。レベルシフト回路は、第１の抵抗素子、第１の半導体スイッチ素子、第２の半導体スイッチ素子、およびダイオードを含む。第１の抵抗素子および第１の半導体スイッチ素子は、電源ノードと接地ノードとの間に順に直列に接続される。第１の半導体スイッチ素子は、入力部から出力される信号に応じてオンまたはオフに変化する。第２の半導体スイッチ素子は、電源ノードとレベルシフト回路の出力ノードとの間に設けられ、第１の抵抗素子と第１の半導体スイッチ素子との接続ノードの電圧に応じてオンまたはオフに変化する。ダイオードは、上記の接続ノードとレベルシフト回路の出力ノードとの間に設けられ、接続ノードから出力ノードの方向の電流を阻止する。 A gate driving circuit according to an embodiment includes an input unit that receives an input signal, a level shift circuit that converts a voltage level of a signal output from the input unit according to the input signal, and outputs the converted signal from an output node And an output unit that outputs a signal for driving the power semiconductor element based on a voltage change of the output node of the level shift circuit. The level shift circuit includes a first resistance element, a first semiconductor switch element, a second semiconductor switch element, and a diode. The first resistance element and the first semiconductor switch element are connected in series between the power supply node and the ground node. The first semiconductor switch element is turned on or off in accordance with a signal output from the input unit. The second semiconductor switch element is provided between the power supply node and the output node of the level shift circuit, and changes to on or off according to the voltage of the connection node between the first resistor element and the first semiconductor switch element. To do. The diode is provided between the connection node and the output node of the level shift circuit, and prevents a current from the connection node to the output node.

上記の実施の形態によれば、ゲート駆動信号の立上がりのタイミングのばらつきが従来よりも小さいゲート駆動回路が実現できる。 According to the above embodiment, it is possible to realize a gate drive circuit in which the variation in the timing of rising of the gate drive signal is smaller than in the prior art.

実施の形態１による高周波交流電源装置１００およびガスレーザ装置１１０の構成を示す回路図である。2 is a circuit diagram showing configurations of a high-frequency AC power supply device 100 and a gas laser device 110 according to Embodiment 1. FIG. 制御信号Ｓ１〜Ｓ４と高周波交流電源の出力電圧Ｖｏｕｔとのタイミングチャートの一例を示す図である。It is a figure which shows an example of the timing chart of control signal S1-S4 and the output voltage Vout of a high frequency alternating current power supply. 図１の高電圧スイッチ５、ゲート駆動部６、ゲート用電源７の詳細を示す図である。It is a figure which shows the detail of the high voltage switch 5, the gate drive part 6, and the gate power supply 7 of FIG. 図３の各ゲート駆動回路１９の詳細な構成を示す回路図である。FIG. 4 is a circuit diagram showing a detailed configuration of each gate drive circuit 19 in FIG. 3. 図４のゲート駆動回路１９の出力電圧の時間変化を示すタイミング図である。FIG. 5 is a timing chart showing a time change of an output voltage of the gate drive circuit 19 of FIG. 4. 実施の形態２によるゲート駆動回路１９Ａの構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a gate drive circuit 19A according to a second embodiment. 図６のゲート駆動回路１９Ａの出力電圧の時間変化を示すタイミング図である。FIG. 7 is a timing chart showing a time change of an output voltage of the gate drive circuit 19A of FIG. 実施の形態３によるゲート駆動回路１９Ｂの構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of a gate drive circuit 19B according to Embodiment 3.

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

＜実施の形態１＞
［高周波交流電源装置の構成］
図１は、実施の形態１による高周波交流電源装置１００およびガスレーザ装置１１０の構成を示す回路図である。 <Embodiment 1>
[Configuration of high frequency AC power supply]
FIG. 1 is a circuit diagram showing configurations of a high-frequency AC power supply device 100 and a gas laser device 110 according to the first embodiment.

図１を参照して、ガスレーザ装置１１０は、高周波交流電源装置１００と、その負荷としてのレーザ放電管１とを含む。ガスレーザ装置１１０は、たとえば、炭酸ガスレーザまたはエキシマレーザなどのパルスレーザである。レーザ放電管１は、誘電体コンデンサ２と放電抵抗３との直列接続として等価的に表わされる。レーザ放電管１には、高周波交流電源装置１００から、数ＭＨｚの高周波数を有する数ｋＶの高周波が供給される。 Referring to FIG. 1, a gas laser device 110 includes a high-frequency AC power supply device 100 and a laser discharge tube 1 as a load thereof. The gas laser device 110 is a pulse laser such as a carbon dioxide laser or an excimer laser, for example. The laser discharge tube 1 is equivalently represented as a series connection of a dielectric capacitor 2 and a discharge resistor 3. The laser discharge tube 1 is supplied with a high frequency of several kV having a high frequency of several MHz from the high frequency AC power supply device 100.

高周波交流電源装置１００は、図１に示すように、４つのアームＡ１〜Ａ４によって構成されるフルブリッジ回路ＢＲを含むインバータ回路である。具体的に、高周波交流電源装置１００は、４つのアームＡ１〜Ａ４にそれぞれ設けられた高電圧スイッチ５Ａ〜５Ｄと、高電圧スイッチ５Ａ〜５Ｄをそれぞれ駆動するゲート駆動部６Ａ〜６Ｄと、ゲート用電源７Ａ〜７Ｄと、直流高圧電源８Ａ，８Ｂと、制御回路９と、光発振器１０とを含む。 As shown in FIG. 1, the high-frequency AC power supply device 100 is an inverter circuit including a full bridge circuit BR configured by four arms A1 to A4. Specifically, the high-frequency AC power supply apparatus 100 includes high voltage switches 5A to 5D provided in four arms A1 to A4, gate driving units 6A to 6D that drive the high voltage switches 5A to 5D, and gates, respectively. Power supplies 7A to 7D, DC high voltage power supplies 8A and 8B, a control circuit 9, and an optical oscillator 10 are included.

直流高圧電源８Ａ，８Ｂの各々の出力電圧をＥａ／２［Ｖ］とする。直流高圧電源８Ａの負極と直流高圧電源８Ｂの正極とが接地ノードに接続される。直流高圧電源の正極は正極側電源ノードＮ１に接続され、直流高圧電源８Ｂの負極は負極側電源ノードＮ２に接続される。 Each output voltage of the DC high voltage power supplies 8A and 8B is set to Ea / 2 [V]. The negative electrode of DC high voltage power supply 8A and the positive electrode of DC high voltage power supply 8B are connected to the ground node. The positive electrode of the DC high voltage power supply is connected to the positive power supply node N1, and the negative electrode of the DC high voltage power supply 8B is connected to the negative power supply node N2.

高電圧スイッチ５Ａおよび５Ｄはこの順で正極側電源ノードＮ１と負極側電源ノードＮ２との間に互いに直列に接続される。高電圧スイッチ５Ｃおよび５Ｂはこの順で正極側電源ノードＮ１と負極側電源ノードＮ２との間に互いに直列かつ高電圧スイッチ５Ａおよび５Ｄとは並列に接続される。高電圧スイッチ５Ａ，５Ｄの接続ノードＮ３は、出力リアクトル４Ａを介してレーザ放電管１の一端に接続される。高電圧スイッチ５Ｃ，５Ｂの接続ノードＮ４は、出力リアクトル４Ｂを介してレーザ放電管１の他端に接続される。 High voltage switches 5A and 5D are connected in series between positive power supply node N1 and negative power supply node N2 in this order. High voltage switches 5C and 5B are connected in series with each other between positive power supply node N1 and negative power supply node N2 in this order, and high voltage switches 5A and 5D are connected in parallel. The connection node N3 of the high voltage switches 5A and 5D is connected to one end of the laser discharge tube 1 through the output reactor 4A. The connection node N4 of the high voltage switches 5C and 5B is connected to the other end of the laser discharge tube 1 via the output reactor 4B.

高電圧スイッチ５Ａ〜５Ｄの各々は、複数の直列接続されたパワー半導体素子によって構成される。パワー半導体素子として、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などを用いることができる。これらのパワー半導体素子の半導体材料として、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）、またはＧａＮ（Gallium Nitride）などを用いることができる。 Each of the high voltage switches 5A to 5D is configured by a plurality of power semiconductor elements connected in series. As the power semiconductor element, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a bipolar transistor, or an IGBT (Insulated Gate Bipolar Transistor) can be used. As a semiconductor material for these power semiconductor elements, Si (Silicon), SiC (Silicon Carbide), GaN (Gallium Nitride), or the like can be used.

高電圧スイッチ５Ａ〜５Ｄは、それぞれ対応するゲート駆動部６Ａ〜６Ｄによって駆動される。ゲート駆動部６Ａ〜６Ｄが高電圧スイッチ５Ａ〜５Ｄをそれぞれ高速でスイッチングさせることによって、ノードＮ３，Ｎ４間に（すなわち、負荷としてのレーザ放電管１）に高周波（数ＭＨｚ）の高電圧（数ｋＶ）が供給される。 The high voltage switches 5A to 5D are driven by the corresponding gate driving units 6A to 6D, respectively. High voltage (several MHz) high voltage (several MHz) is applied between the nodes N3 and N4 (that is, the laser discharge tube 1 as a load) by the gate drivers 6A to 6D switching the high voltage switches 5A to 5D at high speed. kV).

ゲート駆動部６Ａ〜６Ｄには、それぞれゲート用電源７Ａ〜７Ｄから対応する高電圧スイッチ５Ａ〜５Ｄを駆動するための駆動用電力が供給される。 Driving power for driving the corresponding high voltage switches 5A to 5D is supplied to the gate driving units 6A to 6D from the gate power supplies 7A to 7D, respectively.

制御回路９は、フルブリッジインバータを制御する一般的なＰＷＭ（Pulse Width Modulation）ジェネレータである。制御回路９は、高電圧スイッチ５Ａ〜５Ｄのオンおよびオフをそれぞれ制御するための制御信号Ｓ１〜Ｓ４を出力する。制御信号Ｓ１〜Ｓ４は、光発振器１０によって光信号に変換され、光ファイバ１１Ａ〜１１Ｄを介してそれぞれゲート駆動部６Ａ〜６Ｄに供給される。 The control circuit 9 is a general PWM (Pulse Width Modulation) generator that controls the full bridge inverter. The control circuit 9 outputs control signals S1 to S4 for controlling on and off of the high voltage switches 5A to 5D, respectively. The control signals S1 to S4 are converted into optical signals by the optical oscillator 10 and supplied to the gate driving units 6A to 6D via the optical fibers 11A to 11D, respectively.

なお、以下の説明では、高電圧スイッチ５Ａ〜５Ｄ、ゲート駆動部６Ａ〜６Ｄ、およびゲート用電源７Ａ〜７Ｄについて、総称する場合または不特定の１アーム分を示す場合に高電圧スイッチ５、ゲート駆動部６、およびゲート用電源７と記載する。 In the following description, the high voltage switches 5A to 5D, the gate driving units 6A to 6D, and the gate power supplies 7A to 7D are collectively referred to as the high voltage switch 5 and the gate. They are referred to as a drive unit 6 and a gate power supply 7.

図２は、制御信号Ｓ１〜Ｓ４と高周波交流電源の出力電圧Ｖｏｕｔとのタイミングチャートの一例を示す図である。図１、図２を参照して、出力電圧ＶｏｕｔはノードＮ３およびＮ４間の電圧（ノードＮ４の電位を基準にする）として定義される。 FIG. 2 is a diagram illustrating an example of a timing chart of the control signals S1 to S4 and the output voltage Vout of the high-frequency AC power supply. Referring to FIGS. 1 and 2, output voltage Vout is defined as a voltage between nodes N3 and N4 (referenced to the potential of node N4).

図２に示すように、制御信号Ｓ１〜Ｓ４の各々はオン時間がオフ時間よりも２×Ｔｄ１だけ短いパルス信号（オン・オフ信号）である。制御信号Ｓ１とＳ２は同位相であり、制御信号Ｓ３とＳ４は同位相である。制御信号Ｓ３，Ｓ４は制御信号Ｓ１、Ｓ２よりも位相が１８０度進みまたは遅れたパルス信号である。上記のようにオン時間をオフ時間よりも２×Ｔｄ１短くすることによって、制御信号Ｓ１、Ｓ２と制御信号Ｓ３、Ｓ４との立上がりおよび立下がりのタイミングが同じにならないようにデッドタイムＴｄ１が設けられる。 As shown in FIG. 2, each of the control signals S1 to S4 is a pulse signal (ON / OFF signal) whose ON time is shorter by 2 × Td1 than the OFF time. The control signals S1 and S2 are in phase, and the control signals S3 and S4 are in phase. The control signals S3 and S4 are pulse signals whose phases are advanced or delayed by 180 degrees with respect to the control signals S1 and S2. By making the ON time shorter by 2 × Td1 than the OFF time as described above, the dead time Td1 is provided so that the rise and fall timings of the control signals S1, S2 and the control signals S3, S4 are not the same. .

制御信号Ｓ１〜Ｓ４がハイレベル（Ｈレベル）のとき対応する高電圧スイッチ５Ａ〜５Ｄがそれぞれオン状態になり、制御信号Ｓ１〜Ｓ４がローレベル（Ｌレベル）のとき対応する高電圧スイッチ５Ａ〜５Ｄがそれぞれオフ状態になるとする。したがって、制御信号Ｓ１，Ｓ２がＨレベルのときに出力電圧Ｖｏｕｔは＋Ｅａとなり、制御信号Ｓ３，Ｓ４がＨレベルのときに出力電圧Ｖｏｕｔは−Ｅａとなる。これによって、高周波交流電源装置１００からは±Ｅａの高周波交流電圧が出力される。 When the control signals S1 to S4 are at a high level (H level), the corresponding high voltage switches 5A to 5D are turned on, respectively, and when the control signals S1 to S4 are at a low level (L level), the corresponding high voltage switches 5A to 5D are turned on. Assume that 5Ds are turned off. Therefore, the output voltage Vout becomes + Ea when the control signals S1 and S2 are at the H level, and the output voltage Vout becomes −Ea when the control signals S3 and S4 are at the H level. As a result, a high frequency AC voltage of ± Ea is output from the high frequency AC power supply device 100.

上記の構成では、高電圧スイッチ５Ａ〜５Ｄが直接高電圧をスイッチングするため、昇圧トランスは不要となる。そのため、高電圧スイッチ５Ａ〜５Ｄで構成されるフルブリッジインバータの出力ノードＮ３，Ｎ４から負荷までのインダクタンスは、ほぼ挿入する出力リアクトル４Ａ，４Ｂによって決まる。負荷としてレーザ放電管１を接続した場合には出力リアクトル４Ａ，４Ｂを十分に小さく選定できるから、インバータ回路の周波数を高くすることができ、放電電力を大きくすることができる。結果として、レーザ出力強度も大きくできる。 In the above configuration, since the high voltage switches 5A to 5D directly switch the high voltage, the step-up transformer is not necessary. Therefore, the inductance from the output nodes N3, N4 of the full bridge inverter constituted by the high voltage switches 5A to 5D to the load is substantially determined by the output reactors 4A, 4B to be inserted. When the laser discharge tube 1 is connected as a load, the output reactors 4A and 4B can be selected sufficiently small, so that the frequency of the inverter circuit can be increased and the discharge power can be increased. As a result, the laser output intensity can be increased.

図３は、図１の高電圧スイッチ５、ゲート駆動部６、ゲート用電源７の詳細を示す図である。図３の回路図は、図１のフルブリッジインバータの１アーム分を示している。 FIG. 3 is a diagram showing details of the high voltage switch 5, the gate drive unit 6, and the gate power supply 7 of FIG. 1. The circuit diagram of FIG. 3 shows one arm of the full bridge inverter of FIG.

図３を参照して、高電圧スイッチ５は、直列接続された６個のパワー半導体素子２０Ａ〜２０Ｆを含む。パワー半導体素子２０Ａ〜２０Ｆについて総称する場合または不特定のものを示す場合、パワー半導体素子２０と記載する。パワー半導体素子２０Ａ〜２０Ｆは互いに直列に接続されているため、１つの耐圧が小さくても全体としては、高電圧仕様を満足し得る。 Referring to FIG. 3, high voltage switch 5 includes six power semiconductor elements 20A to 20F connected in series. When generically referring to the power semiconductor elements 20A to 20F or indicating an unspecified one, it is referred to as a power semiconductor element 20. Since the power semiconductor elements 20A to 20F are connected to each other in series, the high voltage specification can be satisfied as a whole even if one withstand voltage is small.

ゲート駆動部６は、対応するパワー半導体素子２０Ａ〜２０Ｆにそれぞれゲート信号を供給する６個のゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６を含む。ゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６について総称する場合または不特定のものを示す場合、ゲート駆動回路１９と記載する。 The gate driving unit 6 includes six gate driving circuits GATE1 to GATE6 that supply gate signals to the corresponding power semiconductor elements 20A to 20F, respectively. When the gate driving circuits GATE1 to GATE6 are collectively referred to or unspecified, they are referred to as a gate driving circuit 19.

ゲート用電源７は、ＡＣ／ＤＣ（交流／直流）コンバータ１３、トランスドライブ回路１４、トランス３９、およびゲート駆動回路ＧＡＴＥ１〜ＧＡＴＥ６にそれぞれ対応する６個の整流回路４０を含む。 The gate power supply 7 includes an AC / DC (alternating current / direct current) converter 13, a transformer drive circuit 14, a transformer 39, and six rectifier circuits 40 respectively corresponding to the gate drive circuits GATE1 to GATE6.

ＡＣ／ＤＣコンバータ１３は、商用電源１２を直流電圧に変換する。トランスドライブ回路１４は、フルブリッジ回路など、一般的なスイッチング電源回路であり、ＡＣ／ＤＣコンバータ１３からの出力電圧をスイッチングする。 The AC / DC converter 13 converts the commercial power supply 12 into a DC voltage. The transformer drive circuit 14 is a general switching power supply circuit such as a full bridge circuit, and switches the output voltage from the AC / DC converter 13.

トランス１５は、閉じた磁路を形成する６個のトランスコア１５Ａ〜１５Ｆ、これらのトランスコアを貫通する直列接続された１次巻線（以下、直列１次巻線という）１６、およびこの直列１次巻線１６と間をあけてトランスコア１５Ａ〜１５Ｆに巻回された６個の２次巻線１７を有する。直列１次巻線１６はトランスドライブ回路１４に接続される。各２次巻線１７は対応する整流回路４０を介して対応するゲート駆動回路１９に接続されている。 The transformer 15 includes six transformer cores 15A to 15F forming closed magnetic paths, a series-connected primary winding (hereinafter referred to as a series primary winding) 16 passing through these transformer cores, and the series There are six secondary windings 17 wound around the transformer cores 15 </ b> A to 15 </ b> F with a space from the primary winding 16. The series primary winding 16 is connected to the transformer drive circuit 14. Each secondary winding 17 is connected to a corresponding gate drive circuit 19 via a corresponding rectifier circuit 40.

上記の構成において、商用電源１２からの交流電圧がＡＣ／ＤＣコンバータ１３に入力されると、ＡＣ／ＤＣコンバータ１３からはトランスドライブ回路１４を駆動する直流電圧が出力される。トランスドライブ回路１４がスイッチング動作することにより、トランス１５の直列１次巻線１６に交流信号が流れる。この交流信号によって、各２次巻線１７に発生した交流電圧は整流回路４０によって直流電圧に変換される。整流回路４０から出力される直流電圧は、対応するゲート駆動回路１９に供給される。 In the above configuration, when an AC voltage from the commercial power supply 12 is input to the AC / DC converter 13, a DC voltage for driving the transformer drive circuit 14 is output from the AC / DC converter 13. When the transformer drive circuit 14 performs a switching operation, an AC signal flows through the series primary winding 16 of the transformer 15. With this AC signal, the AC voltage generated in each secondary winding 17 is converted into a DC voltage by the rectifier circuit 40. The DC voltage output from the rectifier circuit 40 is supplied to the corresponding gate drive circuit 19.

各ゲート駆動回路１９には光ファイバ１１を通してパルス信号（オン・オフ信号）が図１の光発振器１０から伝送されている。ゲート駆動回路１９は、このパルス信号に基づいて、対応するパワー半導体素子２０にスイッチング信号（ゲート駆動信号）を供給する。 A pulse signal (ON / OFF signal) is transmitted from the optical oscillator 10 of FIG. Based on this pulse signal, the gate drive circuit 19 supplies a switching signal (gate drive signal) to the corresponding power semiconductor element 20.

［ゲート駆動回路の詳細な構成］
図４は、図３の各ゲート駆動回路１９の詳細な構成を示す回路図である。図４を参照して、ゲート駆動回路１９は、電源電位Ｖｄｄおよび接地電位ＧＮＤ（０Ｖ）がそれぞれ与えられる電源ノードＮ１０および接地ノードＮ１１と、入力部５０と、レベルシフト回路５１と、出力部５２とを含む。電源ノードＮ１０および接地ノードＮ１１は、図３のゲート用電源７の対応する整流回路４０と接続される。接地ノードＮ１１は、さらに、対応するパワー半導体素子２０のソース側のノードＮ１７と接地線４３を介して接続される。 [Detailed configuration of gate drive circuit]
FIG. 4 is a circuit diagram showing a detailed configuration of each gate drive circuit 19 of FIG. Referring to FIG. 4, gate drive circuit 19 includes power supply node N10 and ground node N11 to which power supply potential Vdd and ground potential GND (0 V) are respectively applied, input unit 50, level shift circuit 51, and output unit 52. Including. Power supply node N10 and ground node N11 are connected to corresponding rectifier circuit 40 of gate power supply 7 in FIG. The ground node N11 is further connected to the source-side node N17 of the corresponding power semiconductor element 20 through the ground line 43.

入力部５０は、受光素子２１とインバータ２２とを含む。受光素子２１には、図３の光ファイバ１１を介して光信号Ｓｉｎが入力される。受光素子２１の出力信号はインバータ２２を介してレベルシフト回路５１に入力される。 The input unit 50 includes a light receiving element 21 and an inverter 22. An optical signal Sin is input to the light receiving element 21 via the optical fiber 11 of FIG. The output signal of the light receiving element 21 is input to the level shift circuit 51 via the inverter 22.

レベルシフト回路５１は、入力部５０から入力される信号（インバータ２２の出力電圧Ｖｉ１）の電圧レベルを変換する（増加する）。レベルシフト回路５１は、ＮチャネルＦＥＴ２４，２７と、抵抗素子２３，２５，２６と、ダイオード２８とを含む。 The level shift circuit 51 converts (increases) the voltage level of the signal (output voltage Vi1 of the inverter 22) input from the input unit 50. Level shift circuit 51 includes N-channel FETs 24 and 27, resistance elements 23, 25 and 26, and diode 28.

抵抗素子２３，２６は、インバータ２２の出力ノードＮ１２と接地ノードＮ１１との間に直列に接続される。 Resistance elements 23 and 26 are connected in series between output node N12 of inverter 22 and ground node N11.

ＮチャネルＦＥＴ２４のドレイン端子は、プルアップ用の抵抗素子２５を介して電源ノードＮ１０に接続される。ＮチャネルＦＥＴ２４のソース端子は接地ノードＮ１１に接続される。ＮチャネルＦＥＴ２４のゲート端子は、抵抗素子２３を介してインバータ２２の出力ノードに接続される。したがって、ＮチャネルＦＥＴ２４は、入力部５０から出力される信号に応じてオンまたはオフに変化する。 The drain terminal of the N-channel FET 24 is connected to the power supply node N10 via the pull-up resistor 25. The source terminal of the N channel FET 24 is connected to the ground node N11. The gate terminal of the N-channel FET 24 is connected to the output node of the inverter 22 via the resistance element 23. Therefore, the N-channel FET 24 is turned on or off according to the signal output from the input unit 50.

ＮチャネルＦＥＴ２７のドレイン端子は電源ノードＮ１０に接続され、ＮチャネルＦＥＴ２７のソース端子は、レベルシフト回路５１の出力ノードＮ１４に接続される。ＮチャネルＦＥＴ２７のゲート端子は、ＮチャネルＦＥＴ２４のドレイン端子（抵抗素子２５とＮチャネルＦＥＴ２４との接続ノードＮ１３）に接続される。 The drain terminal of the N channel FET 27 is connected to the power supply node N 10, and the source terminal of the N channel FET 27 is connected to the output node N 14 of the level shift circuit 51. The gate terminal of the N channel FET 27 is connected to the drain terminal of the N channel FET 24 (connection node N13 between the resistance element 25 and the N channel FET 24).

ダイオード２８は、ＮチャネルＦＥＴ２７のゲート−ソース端子間に接続される。具体的には、ダイオード２８のカソード端子がＮチャネルＦＥＴ２７のゲート端子（ノードＮ１３）に接続され、アノード端子がＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）に接続される。したがって、ダイオード２８は、ノードＮ１３からノードＮ１４の方向の電流を阻止する。 The diode 28 is connected between the gate and source terminals of the N-channel FET 27. Specifically, the cathode terminal of the diode 28 is connected to the gate terminal (node N13) of the N-channel FET 27, and the anode terminal is connected to the source terminal (node N14) of the N-channel FET 27. Therefore, the diode 28 blocks a current in the direction from the node N13 to the node N14.

出力部５２は、レベルシフト回路５１の出力ノードＮ１４の電圧変化に基づいて、パワー半導体素子２０を駆動するためのゲート駆動信号を出力する。図４に示すように、出力部５２は、ＮＰＮトランジスタ２９、ＰＮＰトランジスタ３０、および平滑化用のコンデンサ４２を含む。 The output unit 52 outputs a gate drive signal for driving the power semiconductor element 20 based on the voltage change of the output node N14 of the level shift circuit 51. As illustrated in FIG. 4, the output unit 52 includes an NPN transistor 29, a PNP transistor 30, and a smoothing capacitor 42.

ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０は、この順で電源ノードＮ１０と接地ノードＮ１１との間に接続される。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０は、エミッタフォロアのプッシュプル回路を構成する。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０の各ベース端子は、レベルシフト回路５１の出力ノードＮ１４を介してＮチャネルＦＥＴ２７のソース端子と接続される。ＮＰＮトランジスタ２９およびＰＮＰトランジスタ３０の各エミッタ端子は、ゲート駆動回路１９の出力ノードＮ１５として、ゲート抵抗素子３５を介して、対応するパワー半導体素子２０のゲート端子Ｎ１６と接続される。 NPN transistor 29 and PNP transistor 30 are connected in this order between power supply node N10 and ground node N11. The NPN transistor 29 and the PNP transistor 30 constitute an emitter follower push-pull circuit. The base terminals of the NPN transistor 29 and the PNP transistor 30 are connected to the source terminal of the N-channel FET 27 via the output node N14 of the level shift circuit 51. The emitter terminals of the NPN transistor 29 and the PNP transistor 30 are connected to the gate terminal N16 of the corresponding power semiconductor element 20 through the gate resistance element 35 as the output node N15 of the gate drive circuit 19.

なお、ゲート抵抗素子３５と並列に接続されるダイオード４１は、パワー半導体素子２０のターンオフ時間を短くするために設けられている。ダイオード４１のアノードがパワー半導体素子２０のゲート端子に接続される。 The diode 41 connected in parallel with the gate resistance element 35 is provided in order to shorten the turn-off time of the power semiconductor element 20. The anode of the diode 41 is connected to the gate terminal of the power semiconductor element 20.

実施の形態１のゲート駆動回路１９では、パワー半導体素子２０がオンまたはオフするしきい値電圧をＶｔｈ０とし、ＮチャネルＦＥＴ２７のしきい値電圧をＶｔｈ１とすると、
Ｖｔｈ１＜Ｖｔｈ０ …(1)
の関係となるように、ＮチャネルＦＥＴ２７として低しきい値電圧品が選択される。 In the gate drive circuit 19 of the first embodiment, when the threshold voltage at which the power semiconductor element 20 is turned on or off is Vth0 and the threshold voltage of the N-channel FET 27 is Vth1,
Vth1 <Vth0 (1)
A low threshold voltage product is selected as the N-channel FET 27 so as to satisfy this relationship.

［ゲート駆動回路の動作］
図５は、図４のゲート駆動回路１９の出力電圧の時間変化を示すタイミング図である。図５では、入力部５０の出力電圧Ｖｉ１（ノードＮ１２の電圧）がＨレベル、Ｌレベル、Ｈレベルの順に変化するとき（すなわち、入力信号ＳｉｎがＬレベル、Ｈレベル、Ｌレベルの順に変化するとき）の、ゲート駆動回路１９の出力ノードＮ１５の電圧Ｖｏ１の変化が示されている。図５の実線のグラフ７０は、図４においてＮチャネルＦＥＴ２７およびダイオード２８が設けられておらず、接続ノードＮ１３がノードＮ１４に直結されている比較例のゲート駆動回路の場合を示す。図５の破線のグラフ７１は、実施の形態１のゲート駆動回路１９の場合を示す。 [Operation of gate drive circuit]
FIG. 5 is a timing chart showing the time change of the output voltage of the gate drive circuit 19 of FIG. In FIG. 5, when the output voltage Vi1 (voltage at the node N12) of the input unit 50 changes in the order of H level, L level, and H level (that is, the input signal Sin changes in order of L level, H level, and L level). The change in the voltage Vo1 at the output node N15 of the gate drive circuit 19 is shown. A solid line graph 70 in FIG. 5 shows the case of the gate drive circuit of the comparative example in which the N-channel FET 27 and the diode 28 in FIG. 4 are not provided and the connection node N13 is directly connected to the node N14. A broken line graph 71 in FIG. 5 shows the case of the gate drive circuit 19 of the first embodiment.

まず、比較例のゲート駆動回路の場合（図５の実線のグラフ７０）について説明する。時刻ｔ１で、電圧Ｖｉ１がＨレベルからＬレベルに切り替わると（入力光信号はＬレベルからＨレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオフする。このとき、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓ（ドレイン・ソース間容量）はプルアップ用抵抗素子２５を介して充電される。この結果、抵抗素子２５の抵抗値をＲｐとすると、出力電圧Ｖｏ１は、時定数τ＝Ｒｐ・Ｃｏｓｓで立上る。図５において、出力電圧Ｖｏ１が０からＶｄｄに達する時刻ｔ５までの期間をＴｄ１１とする。 First, the case of the gate drive circuit of the comparative example (solid line graph 70 in FIG. 5) will be described. When the voltage Vi1 is switched from the H level to the L level at time t1 (the input optical signal is switched from the L level to the H level), the N-channel FET 24 is turned off. At this time, the output capacitance Coss (drain-source capacitance) of the N-channel FET 24 is charged via the pull-up resistance element 25. As a result, when the resistance value of the resistance element 25 is Rp, the output voltage Vo1 rises with a time constant τ = Rp · Coss. In FIG. 5, a period from time t5 when the output voltage Vo1 reaches 0 to Vdd is defined as Td11.

時刻ｔ６で、電圧Ｖｉ１がＬレベルからＨレベルに切り替わると（入力光信号はＨレベルからＬレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオンする。これによって、出力電圧Ｖｏ１は高速に立ち下がる。 At time t6, when the voltage Vi1 is switched from the L level to the H level (the input optical signal is switched from the H level to the L level), the N-channel FET 24 is turned on. As a result, the output voltage Vo1 falls at a high speed.

次に、実施の形態１のゲート駆動回路１９（図５の破線のグラフ７１）の場合について説明する。時刻ｔ１で、電圧Ｖｉ１がＨレベルからＬレベルに切り替わると（入力光信号はＬレベルからＨレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオフする。このとき、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓがプルアップ用抵抗素子２５（抵抗値Ｒｐ）を介して充電される。 Next, the case of the gate drive circuit 19 of the first embodiment (broken line graph 71 in FIG. 5) will be described. When the voltage Vi1 is switched from the H level to the L level at time t1 (the input optical signal is switched from the L level to the H level), the N-channel FET 24 is turned off. At this time, the output capacitance Coss of the N-channel FET 24 is charged via the pull-up resistance element 25 (resistance value Rp).

やがて、時刻ｔ３においてＮチャネルＦＥＴ２４のドレイン−ソース電圧が、ＮチャネルＦＥＴ２７のゲートしきい値電圧Ｖｔｈ１に達する。そうすると、ＮチャネルＦＥＴ２７がターンオンするため、出力電圧Ｖｏ１は急速に立上がり、時刻ｔ４で電圧Ｖｄｄに達する。この場合の、出力電圧Ｖｏ１の立上がり時間Ｔｄ１２（時刻ｔ１から時刻ｔ４まで）は、比較例のゲート駆動回路の出力電圧Ｖｏ１の立上がり時間Ｔｄ１１の数分の１程度に高速化できる。 Soon, the drain-source voltage of the N-channel FET 24 reaches the gate threshold voltage Vth1 of the N-channel FET 27 at time t3. Then, since the N-channel FET 27 is turned on, the output voltage Vo1 rises rapidly and reaches the voltage Vdd at time t4. In this case, the rise time Td12 (from time t1 to time t4) of the output voltage Vo1 can be increased to about a fraction of the rise time Td11 of the output voltage Vo1 of the gate drive circuit of the comparative example.

時刻ｔ６で、電圧Ｖｉ１がＬレベルからＨレベルに切り替わると（入力光信号はＨレベルからＬレベルに切り替わる）、ＮチャネルＦＥＴ２４はターンオンする。このとき、ＮチャネルＦＥＴ２４のドレイン−ソース電圧Ｖｄｓは高速に立ち下がる。さらに、ノードＮ１４からダイオード２８およびＮチャネルＦＥＴ２４を介して、ノードＮ１４から接地ノードＮ１１に電流が流れるので、出力電圧Ｖｏ１も高速に立ち下がる。 At time t6, when the voltage Vi1 is switched from the L level to the H level (the input optical signal is switched from the H level to the L level), the N-channel FET 24 is turned on. At this time, the drain-source voltage Vds of the N-channel FET 24 falls at a high speed. Furthermore, since a current flows from node N14 to node N11 from node N14 via diode 28 and N-channel FET 24, output voltage Vo1 also falls at a high speed.

［実施の形態１の効果］
（ゲート駆動回路の出力の立上がり時間のばらつき低減）
図３で説明したように、耐圧が数百Ｖのパワー半導体素子２０を複数個直列に接続することによってインバータ回路の各高電圧スイッチ５を構成した場合、複数のパワー半導体素子２０にそれぞれ対応する複数のゲート駆動回路１９が設けられる。この場合、複数のゲート駆動回路１９の出力電圧の立上がり時間にばらつきがあると問題となる。 [Effect of Embodiment 1]
(Reduction in variation in rise time of gate drive circuit output)
As described with reference to FIG. 3, when each high-voltage switch 5 of the inverter circuit is configured by connecting a plurality of power semiconductor elements 20 having a breakdown voltage of several hundreds V in series, each of the high-voltage switches 5 corresponds to the plurality of power semiconductor elements 20. A plurality of gate drive circuits 19 are provided. In this case, there is a problem if the rise times of the output voltages of the plurality of gate drive circuits 19 vary.

通常、図４のＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓには製造ばらつきがある。このため、ＮチャネルＦＥＴ２７およびダイオード２８が設けられておらず、ノードＮ１３とノードＮ１４とが直結された比較例の回路構成の場合には、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの製造ばらつきに起因して、ゲート駆動回路の出力のタイミングがばらつくことになる。このばらつきは、数十ナノ秒程度のオーダになる。この結果、複数のゲート駆動回路１９のうちどれか１つだけ立上がりのタイミングが遅れると、その立上がりの遅れたゲート駆動回路１９に対応するパワー半導体素子２０に数ｋＶを超える高電圧が印加されることとなり、故障の原因となる。 Usually, the output capacitance Coss of the N-channel FET 24 in FIG. For this reason, in the case of the circuit configuration of the comparative example in which the N-channel FET 27 and the diode 28 are not provided and the node N13 and the node N14 are directly connected, due to manufacturing variations in the output capacitance Coss of the N-channel FET 24. Therefore, the output timing of the gate driving circuit varies. This variation is on the order of several tens of nanoseconds. As a result, when the rising timing is delayed by any one of the plurality of gate driving circuits 19, a high voltage exceeding several kV is applied to the power semiconductor element 20 corresponding to the gate driving circuit 19 whose rising is delayed. This will cause a failure.

これに対して、実施の形態１のゲート駆動回路１９の場合には、出力電圧Ｖｏ１の立上がり時間を比較例の場合に比べて数分の１に高速化できる。これによって、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの製造ばらつきに起因するゲート駆動回路１９の出力電圧の立上がり時間のばらつきも、比較例の回路構成の場合と比較して数分の１に抑えることができる。この結果、故障の発生し難いゲート駆動回路ならびに高周波交流電源装置を提供することができる。 On the other hand, in the case of the gate drive circuit 19 of the first embodiment, the rise time of the output voltage Vo1 can be increased to a fraction of that of the comparative example. Thereby, the variation in the rise time of the output voltage of the gate drive circuit 19 due to the manufacturing variation of the output capacitance Coss of the N-channel FET 24 can be suppressed to a fraction of that in the case of the circuit configuration of the comparative example. . As a result, it is possible to provide a gate drive circuit and a high-frequency AC power supply device that are less likely to fail.

なお、パワー半導体素子を複数個並列に接続することによってインバータ回路の各高電圧スイッチ５を構成した場合も、上記と同様の問題が生じ得る。たとえば、複数のパワー半導体素子にそれぞれ対応する複数のゲート駆動回路のうち、いずれか１つのゲート駆動回路の出力電圧の立上がりが早くなると、その早く立ち上がったパワー半導体素子に電流が集中して流れるために発熱する。結果として、この発熱を抑制するために、パワー半導体素子に熱抵抗の低い大型放熱フィンを取り付けるなどの発熱対策が必要となりコストがかかるという問題が生じる。実施の形態１のゲート駆動回路１９によれば、ゲート駆動回路の出力電圧の立上がり時間を高速化することによって、ゲート駆動回路の出力電圧の立上がり時間のばらつきを抑制することができる。 The same problem as described above may also occur when each high voltage switch 5 of the inverter circuit is configured by connecting a plurality of power semiconductor elements in parallel. For example, if the rise of the output voltage of any one of the plurality of gate drive circuits corresponding to each of the plurality of power semiconductor elements is accelerated, the current flows in the power semiconductor element that has risen earlier. Fever. As a result, in order to suppress this heat generation, there arises a problem that it is necessary to take measures against heat generation such as attaching a large radiating fin having a low thermal resistance to the power semiconductor element, which increases costs. According to the gate drive circuit 19 of the first embodiment, the variation in the rise time of the output voltage of the gate drive circuit can be suppressed by increasing the rise time of the output voltage of the gate drive circuit.

（低消費電力化の実現）
パワー半導体素子２０がオフ状態のとき、ゲート駆動回路１９の出力電圧Ｖｏ１はＬレベル（０Ｖ）となる。このときＮチャネルＦＥＴ２４はオン状態であるので、プルアップ用の抵抗素子２５（抵抗値Ｒｐ）を介して電流が流れ、Ｖｄｄ×Ｖｄｄ／Ｒｐの電力損失が発生する。 (Realization of low power consumption)
When the power semiconductor element 20 is in the off state, the output voltage Vo1 of the gate drive circuit 19 is at the L level (0 V). At this time, since the N-channel FET 24 is in the ON state, a current flows through the pull-up resistance element 25 (resistance value Rp), and a power loss of Vdd × Vdd / Rp occurs.

この電力損失を低減するには、抵抗素子２５の抵抗値を増加すればよい。しかしながら、前述の比較例の回路構成の場合には、ゲート駆動回路の出力電圧の立上がりの時定数τ＝Ｒｐ・Ｃｏｓｓを短くする必要があるので、大きな抵抗値の抵抗素子２５を用いることができないという問題がある。このため、抵抗素子２５の電力損失は数ワットにもなり、発熱対策として抵抗素子２５を多数並列にして発熱を分散させたり、定格電力の大きな大型の抵抗素子を使ったりする必要があるためゲート駆動回路の小型化、低コスト化が困難になる。 In order to reduce this power loss, the resistance value of the resistance element 25 may be increased. However, in the case of the circuit configuration of the above-described comparative example, it is necessary to shorten the time constant τ = Rp · Coss of the rise of the output voltage of the gate drive circuit, so that the resistance element 25 having a large resistance value cannot be used. There is a problem. For this reason, the power loss of the resistance element 25 can be several watts. As a countermeasure against heat generation, it is necessary to disperse the heat generation by arranging a large number of resistance elements 25 in parallel or to use a large resistance element with a large rated power. It becomes difficult to reduce the size and cost of the drive circuit.

実施の形態１のゲート駆動回路１９によれば、ＮチャネルＦＥＴ２７を接続したことにより、出力部５２を構成するプッシュプル回路の入力ノード（ノードＮ１４）に抵抗素子２５を介さずに電流を供給することができる。このため、プルアップ用の抵抗素子２５の抵抗値Ｒｐを比較例のゲート駆動回路よりも高く設定できる。この結果、ＮチャネルＦＥＴ２４がオン状態のときのプルアップ用抵抗素子２５の電力損失を低く抑えることが可能になり、さらには、ゲート駆動回路の小型化および低コスト化が可能になる。 According to the gate drive circuit 19 of the first embodiment, by connecting the N-channel FET 27, current is supplied to the input node (node N14) of the push-pull circuit constituting the output unit 52 without passing through the resistance element 25. be able to. Therefore, the resistance value Rp of the pull-up resistance element 25 can be set higher than that of the gate drive circuit of the comparative example. As a result, the power loss of the pull-up resistance element 25 when the N-channel FET 24 is in the on state can be suppressed to a low level, and the gate drive circuit can be reduced in size and cost.

（ゲート駆動回路の高速動作の実現）
前述の特開平５−３４４７１８号公報（特許文献１）の図２のゲート駆動回路では出力電流を大電流化するため、レベルシフト回路の出力（ＮＰＮトランジスタのコレクタ端子）にＮチャネルＦＥＴとＰチャネルＦＥＴとを使ったプッシュプル回路が設けられている。ここで、プッシュプル回路のＰチャネルＦＥＴを高速にターオンするには、ＰチャネルＦＥＴの入力容量を高速に放電させる必要がある。このため、より多くの電流をレベルシフト回路のＮＰＮトランジスタに流す必要があるが、電流が多くなるほどＮＰＮトランジスタのストレージタイムが長くなる。さらに多くの電流を流すため通電電流の絶対定格の大きいＮＰＮトランジスタを使う必要があり、やはりストレージタイムが長くなる。このため、特開平５−３４４７１８号公報（特許文献１）の図２のゲート駆動回路では、数ＭＨｚでパワー半導体素子を駆動することが困難である。 (Realization of high-speed operation of gate drive circuit)
In the gate drive circuit of FIG. 2 of the above-mentioned Japanese Patent Application Laid-Open No. 5-344718 (Patent Document 1), an N-channel FET and a P-channel are connected to the output of the level shift circuit (the collector terminal of the NPN transistor) in order to increase the output current. A push-pull circuit using an FET is provided. Here, in order to turn on the P-channel FET of the push-pull circuit at high speed, it is necessary to discharge the input capacitance of the P-channel FET at high speed. For this reason, it is necessary to pass a larger amount of current through the NPN transistor of the level shift circuit. However, as the current increases, the storage time of the NPN transistor becomes longer. In order to pass a larger amount of current, it is necessary to use an NPN transistor having a large absolute rating of the energization current, which also increases the storage time. For this reason, it is difficult to drive the power semiconductor element at several MHz in the gate drive circuit of FIG. 2 of Japanese Patent Laid-Open No. 5-344718 (Patent Document 1).

これに対して、実施の形態１のゲート駆動回路では、数ＭＨｚでパワー半導体素子を駆動することが可能である。 On the other hand, in the gate drive circuit of the first embodiment, the power semiconductor element can be driven at several MHz.

＜実施の形態２＞
［ゲート駆動回路の構成］
図６は、実施の形態２によるゲート駆動回路１９Ａの構成を示す回路図である。図６を参照して、ゲート駆動回路１９Ａのレベルシフト回路５１Ａは、ダイオード２８と並列に設けられた抵抗素子３１をさらに含む点で、図４のゲート駆動回路１９のレベルシフト回路５１と異なる。 <Embodiment 2>
[Configuration of gate drive circuit]
FIG. 6 is a circuit diagram showing a configuration of the gate drive circuit 19A according to the second embodiment. Referring to FIG. 6, level shift circuit 51A of gate drive circuit 19A differs from level shift circuit 51 of gate drive circuit 19 of FIG. 4 in that it further includes a resistance element 31 provided in parallel with diode 28.

さらに、実施の形態２のゲート駆動回路１９では、パワー半導体素子２０のしきい値電圧をＶｔｈ２とし、ＮチャネルＦＥＴ２７のしきい値電圧をＶｔｈ１とすると、
Ｖｔｈ１≧Ｖｔｈ２ …(2)
の関係となるような特性の半導体素子を用いている。 Furthermore, in the gate drive circuit 19 of the second embodiment, when the threshold voltage of the power semiconductor element 20 is Vth2, and the threshold voltage of the N-channel FET 27 is Vth1,
Vth1 ≧ Vth2 (2)
A semiconductor element having such a characteristic is used.

図６のその他の点は図４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 The other points in FIG. 6 are the same as those in FIG. 4, and therefore, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

［ゲート駆動回路の動作］
図７は、図６のゲート駆動回路１９Ａの出力電圧の時間変化を示すタイミング図である。図７の下段には、入力部５０の出力電圧Ｖｉ１（ノードＮ１２の電圧）がＨレベル、Ｌレベル、Ｈレベルの順に変化するとき（すなわち、入力信号ＳｉｎがＬレベル、Ｈレベル、Ｌレベルの順に変化するとき）、ゲート駆動回路１９Ａの出力ノードＮ１５の電圧Ｖｏ１の変化が示されている。図７の上段には、図５で説明した実施の形態１のゲート駆動回路１９の出力電圧（破線のグラフ７１）と、比較例のゲート駆動回路の出力電圧（実線のグラフ７０）が示されている。 [Operation of gate drive circuit]
FIG. 7 is a timing chart showing the time change of the output voltage of the gate drive circuit 19A of FIG. 7, when the output voltage Vi1 of the input unit 50 (the voltage at the node N12) changes in the order of H level, L level, and H level (that is, the input signal Sin has L level, H level, and L level). A change in the voltage Vo1 at the output node N15 of the gate drive circuit 19A is shown when changing sequentially. 7 shows the output voltage (broken line graph 71) of the gate drive circuit 19 of the first embodiment described in FIG. 5 and the output voltage (solid line graph 70) of the gate drive circuit of the comparative example. ing.

図４、図５で説明したように、実施の形態１のゲート駆動回路１９では、ＮチャネルＦＥＴ２４のドレイン−ソース間電圧がＮチャネルＦＥＴ２７のゲートしきい値電圧Ｖｔｈ１を超えることによって、ＮチャネルＦＥＴ２７がターンオンするまでは、出力部５２のプッシュプル回路を構成するランジスタのベース端子（ノードＮ１４）にはベース電流が流れない。このため、図７の破線のグラフ７１で示すように、時刻ｔ１で入力信号ＳｉｎがＨレベルに切り替わってから、遅延時間Ｔｄ１３だけ遅れてゲート駆動回路１９の出力電圧Ｖｏ１の出力が開始される。このため、対応するパワー半導体素子２０のターンオンも、入力信号Ｓｉｎの切替わり時刻ｔ１から遅延時間Ｔｄ１３だけ遅れるという問題がある。さらに、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓの値のばらつきに起因して、遅延時間Ｔｄ１３もばらつくという問題がある。実施の形態２のゲート駆動回路１９Ａはこの問題を解決する。 As described with reference to FIGS. 4 and 5, in the gate drive circuit 19 of the first embodiment, the drain-source voltage of the N-channel FET 24 exceeds the gate threshold voltage Vth1 of the N-channel FET 27, thereby causing the N-channel FET 27. The base current does not flow through the base terminal (node N14) of the transistor that constitutes the push-pull circuit of the output unit 52 until is turned on. Therefore, as indicated by a broken line graph 71 in FIG. 7, the output of the output voltage Vo1 of the gate drive circuit 19 is started with a delay of the delay time Td13 after the input signal Sin is switched to the H level at time t1. For this reason, the turn-on of the corresponding power semiconductor element 20 is also delayed by the delay time Td13 from the switching time t1 of the input signal Sin. Furthermore, there is a problem that the delay time Td13 varies due to variations in the value of the output capacitance Coss of the N-channel FET 24. The gate drive circuit 19A of the second embodiment solves this problem.

具体的に、図６、図７を参照して、実施の形態２のゲート駆動回路１９Ａでは、ダイオード２８に抵抗素子３１を並列接続したことによって、ＮチャネルＦＥＴ２７がターンオンする前に、抵抗素子２５および３１を介して出力部５２のプッシュプル回路を構成するトランジスタ２９，３０にベース電流を流すことができる。 Specifically, referring to FIGS. 6 and 7, in gate drive circuit 19 </ b> A of the second embodiment, resistance element 31 is connected in parallel to diode 28, so that resistance element 25 is turned on before N-channel FET 27 is turned on. The base current can be supplied to the transistors 29 and 30 constituting the push-pull circuit of the output unit 52 through the transistors 31 and 31.

ゲート駆動回路１９Ａの出力電圧Ｖｏ１は入力信号ＳｉｎがＨレベルに切り替わった時刻ｔ１の時点から、ＮチャネルＦＥＴ２４の出力容量Ｃｏｓｓとプルアップ用の抵抗素子２５の抵抗値Ｒｐで決まる時定数τ＝Ｒｐ・Ｃｏｓｓで上昇する。すなわち、この期間（時刻ｔ１から時刻ｔ４まで）、ゲート駆動回路１９Ａの出力電圧Ｖｏ１の変化（グラフ７２）は、比較例のグラフ７０と同じである。パワー半導体素子２０のゲート端子にもゲート駆動回路の出力電圧Ｖｏ１が入力される。 The output voltage Vo1 of the gate drive circuit 19A is a time constant τ = Rp determined by the output capacitance Coss of the N-channel FET 24 and the resistance value Rp of the pull-up resistor 25 from the time t1 when the input signal Sin switches to the H level.・ Rise with Coss. That is, during this period (from time t1 to time t4), the change in the output voltage Vo1 of the gate drive circuit 19A (graph 72) is the same as the graph 70 of the comparative example. The output voltage Vo1 of the gate drive circuit is also input to the gate terminal of the power semiconductor element 20.

ＮチャネルＦＥＴ２７のしきい値電圧Ｖｔｈ１とパワー半導体素子２０のしきい値電圧Ｖｔｈ２とが、上式（２）の関係にある場合、時刻ｔ２において、ゲート駆動回路１９Ａの出力電圧Ｖｏ１がしきい値電圧Ｖｔｈ２に達すると、パワー半導体素子２０がオンし始める。これによって、パワー半導体素子２０のドレイン・ソース間のインピーダンスが低下し始める。 When the threshold voltage Vth1 of the N-channel FET 27 and the threshold voltage Vth2 of the power semiconductor element 20 are in the relationship of the above equation (2), the output voltage Vo1 of the gate drive circuit 19A is the threshold at time t2. When the voltage Vth2 is reached, the power semiconductor element 20 starts to turn on. As a result, the impedance between the drain and source of the power semiconductor element 20 starts to decrease.

次に、時刻ｔ３において、ゲート駆動回路１９Ａの出力電圧Ｖｏ１がＶｔｈ１に達すると、ＮチャネルＦＥＴ２７がターンオンする。この結果、時刻ｔ４以降、急速に出力電圧Ｖｏ１が上昇する。これによって、パワー半導体素子２０のドレイン・ソース間のインピーダンスが十分に低下する。 Next, when the output voltage Vo1 of the gate drive circuit 19A reaches Vth1 at time t3, the N-channel FET 27 is turned on. As a result, the output voltage Vo1 rises rapidly after time t4. As a result, the drain-source impedance of the power semiconductor element 20 is sufficiently reduced.

［実施の形態２の効果］
上記のように、実施の形態２によるゲート駆動回路１９Ａでは、レベルシフト回路５１ＡのＮチャネルＦＥＴ２７がオンする前に、対応するパワー半導体素子２０の半導体スイッチのドレイン・ソース間のインピーダンスを下げることが可能となる。これによって、複数のパワー半導体素子２０を直列または並列接続した際のスイッチングのタイミングずれに起因する電圧集中または電流集中が緩和され、半導体スイッチへの高電圧印加による故障および電流集中に起因する発熱を低減することができる。 [Effect of Embodiment 2]
As described above, in the gate drive circuit 19A according to the second embodiment, before the N-channel FET 27 of the level shift circuit 51A is turned on, the impedance between the drain and source of the semiconductor switch of the corresponding power semiconductor element 20 can be lowered. It becomes possible. As a result, voltage concentration or current concentration due to switching timing deviation when a plurality of power semiconductor elements 20 are connected in series or in parallel is alleviated, and failure due to high voltage application to the semiconductor switch and heat generation due to current concentration are reduced. Can be reduced.

＜実施の形態３＞
［ゲート駆動回路の構成］
図８は、実施の形態３によるゲート駆動回路１９Ｂの構成を示す回路図である。 <Embodiment 3>
[Configuration of gate drive circuit]
FIG. 8 is a circuit diagram showing a configuration of the gate drive circuit 19B according to the third embodiment.

図８のゲート駆動回路１９Ｂの出力部５２Ａは、図４に示す第１のプッシュプル回路に加えて、ＮＰＮトランジスタ３３ＡとＰＮＰトランジスタ３４Ａとで構成される第２のプッシュプル回路と、ＮＰＮトランジスタ３３ＢとＰＮＰトランジスタ３４Ｂとで構成される第３のプッシュプル回路とをさらに含む点で、図４の出力部５２と異なる。トランジスタ３３Ａ，３４Ａ，３３Ｂ，３４Ｂはベース端子同士が互いに接続され、エミッタ端子同士が互いに接続される。トランジスタ３３Ａ，３４Ａ，３３Ｂ，３４Ｂの共通のベース端子は、ＮＰＮトランジスタ２９とＰＮＰトランジスタ３０によって構成される第１のプッシュプル回路の出力ノードＮ１５と接続される。すなわち、第２および第３のプッシュプル回路は、第１のプッシュプル回路の後段に互いに並列に接続される。 In addition to the first push-pull circuit shown in FIG. 4, the output unit 52A of the gate drive circuit 19B in FIG. 8 includes a second push-pull circuit composed of an NPN transistor 33A and a PNP transistor 34A, and an NPN transistor 33B. 4 and the third push-pull circuit configured by the PNP transistor 34B, which is different from the output unit 52 of FIG. Transistors 33A, 34A, 33B, and 34B have base terminals connected to each other and emitter terminals connected to each other. A common base terminal of the transistors 33A, 34A, 33B, and 34B is connected to the output node N15 of the first push-pull circuit configured by the NPN transistor 29 and the PNP transistor 30. That is, the second and third push-pull circuits are connected in parallel to each other after the first push-pull circuit.

さらに、図８のゲート駆動回路１９Ｂのレベルシフト回路５１Ｂは、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）と接地ノードＮ１１との間に抵抗素子３２をさらに含む点で図４のレベルシフト回路５１と異なる。 Further, the level shift circuit 51B of the gate drive circuit 19B of FIG. 8 is different from the level shift circuit 51 of FIG. 4 in that it further includes a resistance element 32 between the source terminal (node N14) of the N-channel FET 27 and the ground node N11. Different.

なお、図８の出力部５２Ａの構成とレベルシフト回路５１Ｂの構成とは両立させる必要はなく、いずれか一方のみの構成を図４の実施の形態１のゲート駆動回路１９に組み合わせることができる。さらに、実施の形態３は、実施の形態２とも組みわせることができる。図８のその他の点は図４の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Note that the configuration of the output unit 52A in FIG. 8 and the configuration of the level shift circuit 51B do not have to be compatible, and only one of the configurations can be combined with the gate drive circuit 19 of the first embodiment in FIG. Furthermore, the third embodiment can be combined with the second embodiment. Since the other points of FIG. 8 are the same as those of FIG. 4, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

［出力部５２Ａの動作および効果］
図８を参照して、パワー半導体素子２０を高速にスイッチングさせるには、パワー半導体素子２０の入力容量Ｃｉｓｓを、出力インピーダンスが低く、出力電流の大きなゲート駆動回路でドライブする必要がある。 [Operation and Effect of Output Unit 52A]
Referring to FIG. 8, in order to switch power semiconductor element 20 at high speed, input capacitance Ciss of power semiconductor element 20 needs to be driven by a gate drive circuit having a low output impedance and a large output current.

一般にトランジスタの電流増幅率をｈｆｅとすると、エミッタフォロアのプッシュプル回路を用いることで、出力インピーダンスを１／ｈｆｅに下げることが可能である。さらに、図８に示す出力部５２Ａの構成とすることによって、すなわち、１段目のプッシュプル回路の後段に２並列のプッシュプル回路を設けることによって、出力インピーダンスを１／（ｈｆｅ・２ｈｆｅ）へと大幅に低減することが可能になる。 In general, when the current amplification factor of a transistor is hfe, the output impedance can be reduced to 1 / hfe by using a push-pull circuit of an emitter follower. Further, by adopting the configuration of the output unit 52A shown in FIG. 8, that is, by providing two parallel push-pull circuits after the first-stage push-pull circuit, the output impedance is reduced to 1 / (hfe · 2hfe). It becomes possible to greatly reduce.

プッシュプル回路を１段構成にして並列数をｎに増やすことも可能であるが、この場合の出力インピーダンスは、１／（ｎ×ｈｆｅ）までしか低減することができない。実施の形態３の構成にすることによって、出力インピーダンスの低いゲート駆動回路を少ない部品点数で実現でき、ゲート駆動回路の小型化、低コスト化が可能となる。なお、必要な出力インピーダンスに応じて、２段目の並列数をさらに増やしてもよいし、プッシュプル回路を３段以上の多段構成としてもよい。 Although the push-pull circuit can be configured in one stage and the parallel number can be increased to n, the output impedance in this case can be reduced only to 1 / (n × hfe). With the configuration of the third embodiment, a gate drive circuit with low output impedance can be realized with a small number of components, and the gate drive circuit can be reduced in size and cost. Note that the number of parallel stages in the second stage may be further increased according to the required output impedance, or the push-pull circuit may have a multi-stage configuration of three or more stages.

［レベルシフト回路５１Ｂの動作および効果］
図４を参照して、実施の形態１のゲート駆動回路１９の場合、ＮチャネルＦＥＴ２４がオンしたとき、ＮチャネルＦＥＴ２７はオフ状態で、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）の電位はダイオード２８が一瞬オンし、ダイオード２８の順方向電圧Ｖｆ≒０．７Ｖまで低下する。しかし、ノードＮ１４の電位が０．７Ｖ以下になると、ダイオード２８はオフし、ノードＮ１４のインピーダンスが不定（ハイインピーダンス）になり、外来ノイズが重畳し易いという問題がある。 [Operation and Effect of Level Shift Circuit 51B]
Referring to FIG. 4, in the case of gate drive circuit 19 of the first embodiment, when N-channel FET 24 is turned on, N-channel FET 27 is in an off state, and the potential of the source terminal (node N14) of N-channel FET 27 is diode 28. Is turned on for a moment, and the forward voltage Vf of the diode 28 decreases to 0.7V. However, when the potential of the node N14 becomes 0.7V or less, the diode 28 is turned off, the impedance of the node N14 becomes indefinite (high impedance), and there is a problem that external noise is easily superimposed.

実際上は、ＮチャネルＦＥＴ２７のソース端子と接地ノードとの間に存在する浮遊容量などが充電されるために、ソース端子（ノードＮ１４）の電位は概ね接地電位ＧＮＤとなる。しかしながら、外来ノイズによってＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）の電位が変動するために、ＮチャネルＦＥＴ２７が誤ってオンし、この結果、パワー半導体素子２０も誤ってオンする可能性がある。 Actually, since the stray capacitance or the like existing between the source terminal of the N-channel FET 27 and the ground node is charged, the potential of the source terminal (node N14) becomes approximately the ground potential GND. However, since the potential of the source terminal (node N14) of the N-channel FET 27 fluctuates due to external noise, the N-channel FET 27 is erroneously turned on. As a result, the power semiconductor element 20 may be erroneously turned on.

図８に示す実施の形態３のゲート駆動回路１９Ｂによれば、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）と接地ノードＮ１１との間に抵抗素子３２が接続される。抵抗素子３２を接続することによって、ＮチャネルＦＥＴ２４がオフしているとき、ＮチャネルＦＥＴ２７のソース端子（ノードＮ１４）は抵抗素子３２によって、接地電位ＧＮＤにプルダウンされる。これによって、ＮチャネルＦＥＴ２７のソース端子の電位が接地電位ＧＮＤとなるので、外来ノイズに強いという効果がある。 According to gate drive circuit 19B of the third embodiment shown in FIG. 8, resistance element 32 is connected between the source terminal (node N14) of N-channel FET 27 and ground node N11. When the N-channel FET 24 is turned off by connecting the resistance element 32, the source terminal (node N14) of the N-channel FET 27 is pulled down to the ground potential GND by the resistance element 32. As a result, the potential of the source terminal of the N-channel FET 27 becomes the ground potential GND, which is effective against external noise.

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。たとえば、実施の形態１〜３では、負荷としてレーザ放電管が接続されたガスレーザ装置のゲート駆動回路を例に説明したが、本発明の応用範囲は、上記の実施の形態に限定されるものではない。半導体素子を直並列接続してインバータを構成する装置、たとえば、電車の車両用インバータ等にも本発明を応用できることは言うまでもない。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. For example, in the first to third embodiments, the gate drive circuit of the gas laser apparatus to which a laser discharge tube is connected as a load has been described as an example. However, the application range of the present invention is not limited to the above-described embodiment. Absent. Needless to say, the present invention can also be applied to a device that constitutes an inverter by connecting semiconductor elements in series and parallel, for example, an inverter for a train vehicle. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１レーザ放電管、５Ａ〜５Ｄ高電圧スイッチ、６Ａ〜６Ｄゲート駆動部、７Ａ〜７Ｄゲート用電源、８Ａ，８Ｂ直流高圧電源、９制御回路、１０光発振器、１９，１９Ａ，１９Ｂゲート駆動回路、２０，２０Ａ〜２０Ｆパワー半導体素子、２１受光素子、２２インバータ、２３，２５，２６，３１，３２，３５抵抗素子、２４，２７ＮチャネルＦＥＴ（半導体スイッチ素子）、２８ダイオード、２９，３０，３３Ａ，３３Ａ，３４Ａ，３３Ｂ，３４Ｂバイポーラトランジスタ、５０入力部、５１，５１Ａ，５１Ｂレベルシフト回路、５２，５２Ａ出力部、１００高周波交流電源装置、１１０ガスレーザ装置、Ａ１〜Ａ４アーム、ＢＲフルブリッジ回路、Ｎ１０電源ノード、Ｎ１１接地ノード、Ｎ１３接続ノード、Ｎ１４レベルシフト回路５１の出力ノード。 DESCRIPTION OF SYMBOLS 1 Laser discharge tube, 5A-5D high voltage switch, 6A-6D gate drive part, 7A-7D Gate power supply, 8A, 8B DC high voltage power supply, 9 Control circuit, 10 Optical oscillator, 19, 19A, 19B Gate drive circuit, 20, 20A to 20F Power semiconductor element, 21 light receiving element, 22 inverter, 23, 25, 26, 31, 32, 35 resistance element, 24, 27 N-channel FET (semiconductor switching element), 28 diode, 29, 30, 33A , 33A, 34A, 33B, 34B Bipolar transistor, 50 input section, 51, 51A, 51B level shift circuit, 52, 52A output section, 100 high frequency AC power supply apparatus, 110 gas laser apparatus, A1 to A4 arm, BR full bridge circuit, N10 power supply node, N11 ground node, N13 connection Over de, N14 level output node of the shift circuit 51.

Claims

An input unit for receiving an input signal;
A level shift circuit that converts a voltage level of a signal output from the input unit according to the input signal, and outputs the converted signal from an output node;
An output unit that outputs a signal for driving a power semiconductor element based on a voltage change of the output node of the level shift circuit;
The level shift circuit includes a first resistance element and a first semiconductor switch element connected in series between a power supply node and a ground node in order,
The first semiconductor switch element is turned on or off according to a signal output from the input unit,
The level shift circuit further includes:
A second node is provided between the power supply node and the output node of the level shift circuit, and changes to on or off according to the voltage of the connection node between the first resistance element and the first semiconductor switch element. A semiconductor switch element,
A gate drive circuit including a diode provided between the connection node and the output node of the level shift circuit and blocking a current in a direction from the connection node to the output node;

The gate drive circuit according to claim 1, wherein a threshold voltage of the power semiconductor element is larger than a threshold voltage of the first semiconductor switch element.

The gate drive circuit according to claim 1, wherein the level shift circuit further includes a second resistance element provided in parallel with the diode.

The gate drive circuit according to claim 3, wherein a threshold voltage of the power semiconductor element is not more than a threshold voltage of the first semiconductor switch element.

The gate drive circuit according to claim 1, wherein the level shift circuit further includes a third resistance element provided between the output node and the ground node.

The gate output circuit according to claim 1, wherein the output unit includes a plurality of stages of push-pull circuits connected in series with each other.

With a bridge circuit,
Each arm of the bridge circuit is provided with a plurality of power semiconductor elements connected in series with each other,
Furthermore, an alternating current power supply device provided with two or more the gate drive circuits of any one of Claims 1-6 for driving each of these power semiconductor element of each said arm.

The AC power supply device according to claim 7;
A gas laser device comprising: a laser discharge tube driven by the AC power supply device.