JP2015099923A - Memory device - Google Patents

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    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

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Abstract

PROBLEM TO BE SOLVED: To provide a vertical-type memory device which is highly integrated and has a fast operation speed.SOLUTION: A memory device includes: first and second selection lines SSL1, SSL2 extending in a first direction and sequentially arranged in a second direction crossing the first direction; first and second vertical pillars PL1, PL2, coupled with the selection lines, respectively, extending in a third direction and sequentially arranged in the second direction; a first sub line SBL1 connecting the second vertical pillar PL2 coupled with the first selection line SSL1 to the first vertical pillar PL1 coupled with the second selection line SSL2; a second sub line SBL2 connecting the second vertical pillar PL2 coupled with the second selection line SSL2 to the first vertical pillar PL1 coupled with the first selection line SSL1; and bit lines BL1, BL2 connected to the sub lines SBL1, SBL2 and extending in the second direction.

Description

本発明は半導体装置に関し、より詳細にはより高集積化され、動作速度が速い垂直型メモリ装置に関する。   The present invention relates to a semiconductor device, and more particularly to a vertical memory device that is more highly integrated and has a high operation speed.

優れた性能及び低廉な価格を充足させるために半導体装置の集積度を増加させることが要求されている。特に、メモリ装置の集積度は製品の価額を決定する重要な要因である。従来の2次元メモリ装置の集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには非常に高価な装置を必要とするので、2次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。   In order to satisfy excellent performance and low cost, it is required to increase the degree of integration of semiconductor devices. In particular, the degree of integration of the memory device is an important factor that determines the price of the product. Since the degree of integration of the conventional two-dimensional memory device is mainly determined by the area occupied by the unit memory cells, it is greatly affected by the level of the fine pattern forming technique. However, since a very expensive device is required for pattern miniaturization, the integration degree of the two-dimensional memory semiconductor device is increasing, but it is still limited.

米国特許第8,644,046号明細書US Pat. No. 8,644,046 米国特許公開第2013/0003433号明細書US Patent Publication No. 2013/0003433

本発明は、上記従来のメモリ装置における問題点に鑑みてなされたものであって、本発明の目的はより高集積化され、動作速度が速い垂直型メモリ装置を提供することにある。   The present invention has been made in view of the above-described problems in the conventional memory device, and an object of the present invention is to provide a vertical memory device that is more highly integrated and has a high operation speed.

上記目的を達成するためになされた本発明によるメモリ装置は、第1方向に延長し、前記第1方向と交差する第2方向に順次に配列された第1乃至第3選択ラインと、前記選択ラインの各々に結合され、第3方向に延長し前記第2方向に順次に配列された第1乃至第3垂直柱と、前記第1選択ラインに結合された前記第3垂直柱と前記第2選択ラインに結合された前記第1垂直柱とを接続する第1補助配線と、前記第2選択ラインに結合された前記第3垂直柱と前記第3選択ラインに結合された前記第1垂直柱とを接続する第2補助配線と、前記補助配線に接続され、前記第2方向に延長するビットラインと、を有することを特徴とする。   The memory device according to the present invention made to achieve the above object includes first to third selection lines extending in a first direction and sequentially arranged in a second direction intersecting the first direction, and the selection First to third vertical pillars coupled to each of the lines, extending in a third direction and sequentially arranged in the second direction, the third vertical pillars coupled to the first selection line, and the second A first auxiliary wiring connecting the first vertical column coupled to the selection line; the third vertical column coupled to the second selection line; and the first vertical column coupled to the third selection line. And a bit line connected to the auxiliary wiring and extending in the second direction.

一例として、前記ビットラインは、前記第1方向に配列された第1乃至第3ビットラインを含み、前記第1ビットラインは、前記第1補助配線に接続され、前記第2ビットラインは、前記第2垂直柱に接続され、前記第3ビットラインは、前記第2補助配線に接続されることが好ましい。
一例として、前記第2垂直柱に接続される第3補助配線をさらに有し、前記第2ビットラインは、前記第3補助配線を通じて前記第2垂直柱に接続されることが好ましい。
For example, the bit line includes first to third bit lines arranged in the first direction, the first bit line is connected to the first auxiliary wiring, and the second bit line is Preferably, the third bit line is connected to the second vertical pillar, and the third bit line is connected to the second auxiliary wiring.
For example, it is preferable that a third auxiliary wiring connected to the second vertical pillar is further included, and the second bit line is connected to the second vertical pillar through the third auxiliary wiring.

一例として、前記第1及び第2補助配線は、第1及び第3下部コンタクトを通じて前記第1及び第3垂直柱に接続され、前記第1及び第3ビットラインは、第1及び第3上部コンタクトを通じて前記第1及び第2補助配線に各々接続され、前記第2ビットラインは、互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第2垂直柱に接続されることが好ましい。
一例として、前記メモリ装置は、前記選択ラインが基板上に提供され、前記選択ラインと基板との間のセルゲートをさらに有し、前記垂直柱の各々は、前記選択ラインの1つ及び前記セルゲートを貫通(through)して、前記基板に接続されることが好ましい。
一例として、前記メモリ装置は、前記垂直柱と前記セルゲートとの間に提供された情報記憶要素をさらに有することが好ましい。
For example, the first and second auxiliary lines are connected to the first and third vertical pillars through first and third lower contacts, and the first and third bit lines are connected to the first and third upper contacts. Preferably, the second bit line is connected to the second vertical pillar through a second lower contact and a second upper contact that are in contact with each other.
For example, the memory device may further include a cell gate between the selection line and the substrate, the selection line being provided on a substrate, and each of the vertical columns may include one of the selection lines and the cell gate. It is preferable to connect to the substrate through.
For example, the memory device may further include an information storage element provided between the vertical pillar and the cell gate.

上記目的を達成するためになされた本発明によるメモリ装置は、第1方向に延長し、前記第1方向と交差する第2方向に離隔し、それらの各々に第3方向に延長する複数個の垂直柱が結合された複数個の選択ラインと、前記選択ラインの各々に結合された前記複数個の垂直柱と、前記互いに隣接する選択ラインの上に延長する補助配線と、前記補助配線に接続され、前記第2方向に延長するビットラインと、を有し、前記選択ラインは、前記第2方向に沿って順次に配置された第1乃至第3選択ラインを含み、前記垂直柱は、ジグザグに配置され、前記第2方向に沿って順次に配列された第1乃至第5列に各々配置された第1乃至第5垂直柱を含むことを特徴とする。   In order to achieve the above object, a memory device according to the present invention includes a plurality of memory devices extending in a first direction, spaced apart in a second direction intersecting the first direction, and extending in a third direction. A plurality of selection lines combined with vertical columns, the plurality of vertical columns combined with each of the selection lines, an auxiliary wiring extending on the adjacent selection lines, and connected to the auxiliary wiring A bit line extending in the second direction, and the selection line includes first to third selection lines sequentially disposed along the second direction, and the vertical column includes a zigzag And first to fifth vertical columns arranged in first to fifth rows sequentially arranged in the second direction.

一例として、前記第2垂直柱は、前記第1垂直柱から前記第1方向に第1距離シフトされ、前記第3垂直柱は、前記第2垂直柱から前記第1方向に前記第1距離シフトされ、前記第4垂直柱は、前記第3垂直柱から前記第1方向に前記第1距離シフトされ、前記第5垂直柱は、前記4垂直柱から前記第1方向に前記第1距離シフトされるように配置されることが好ましい。
一例として、前記第2選択ラインに結合された前記第1垂直柱は、前記第1選択ラインに結合された前記第1垂直柱から前記第1方向に第1距離シフトされることが好ましい。
For example, the second vertical column is shifted by a first distance from the first vertical column in the first direction, and the third vertical column is shifted by the first distance from the second vertical column in the first direction. And the fourth vertical column is shifted by the first distance in the first direction from the third vertical column, and the fifth vertical column is shifted by the first distance in the first direction from the fourth vertical column. It is preferable that they are arranged as described above.
As an example, the first vertical column coupled to the second selection line may be shifted a first distance in the first direction from the first vertical column coupled to the first selection line.

一例として、前記補助配線は、前記第1選択ラインに結合された第4垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、前記第2選択ラインに結合された第5垂直柱と前記第3選択ラインに結合された第2垂直柱とを接続する第2補助配線と、前記第1選択ラインに結合された第5垂直柱と前記第2選択ラインに結合された第2垂直柱とを接続する第3補助配線と、前記第2選択ラインに結合された第4垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第4補助配線と、を含むことが好ましい。   For example, the auxiliary wiring includes a first auxiliary wiring that connects a fourth vertical column coupled to the first selection line and a first vertical column coupled to the second selection line, and the second selection line. A second auxiliary line connecting a fifth vertical column coupled to the second selection column and a second vertical column coupled to the third selection line; a fifth vertical column coupled to the first selection line; and the second selection. A third auxiliary wiring connecting a second vertical column coupled to the line, a fourth vertical column coupled to the second selection line, and a first vertical column coupled to the third selection line. And a fourth auxiliary wiring.

一例として、メモリ装置は、前記選択ラインの各々に結合された前記第3垂直柱に接続される第5補助配線をさらに含むことが好ましい。
一例として、前記ビットラインは、前記第1方向に配列された第1乃至第5ビットラインを含み、前記第1乃至第5補助配線は、互に異なる前記ビットラインに接続されることが好ましい。
一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に接続されることが好ましい。
For example, the memory device may further include a fifth auxiliary line connected to the third vertical pillar coupled to each of the selection lines.
For example, it is preferable that the bit line includes first to fifth bit lines arranged in the first direction, and the first to fifth auxiliary wirings are connected to different bit lines.
As an example, the auxiliary wiring is connected to the vertical pillar through a lower contact disposed on the vertical pillar, and the bit line is connected to the auxiliary wiring through an upper contact disposed on the auxiliary wiring. Is preferred.

一例として、前記ビットラインは、前記第1方向に順次に配列された第1乃至第5ビットラインを含み、前記第1乃至第4補助配線は、前記第1、第2、第4、及び第5垂直柱上に各々配置される第1下部コンタクトを通じて前記第1、第2、第4、及び第5垂直柱に接続され、前記ビットラインの中の4つは、前記第1乃至第4補助配線上に各々配置される第1上部コンタクトを通じて前記第1乃至第4補助配線に各々接続され、前記ビットラインの中の残る1つは、前記選択ラインの各々に結合された前記第3垂直柱上の互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第3垂直柱に接続されることが好ましい。
一例として、前記選択ラインの各々に結合された垂直柱は、前記第5列の次の第6列に沿って配置された第6垂直柱をさらに含み、前記第6垂直柱は、前記第5垂直柱から前記第1方向に前記第1距離シフトされるように配置されることが好ましい。
For example, the bit lines include first to fifth bit lines sequentially arranged in the first direction, and the first to fourth auxiliary wirings include the first, second, fourth, and second lines. The first, second, fourth, and fifth vertical pillars are connected to the first, second, fourth, and fifth vertical pillars through first lower contacts disposed on the five vertical pillars, respectively, and four of the bit lines are the first to fourth auxiliary lines. The third vertical pillars are connected to the first to fourth auxiliary lines, respectively, through first upper contacts disposed on the lines, and the remaining one of the bit lines is coupled to each of the selection lines. Preferably, the third vertical pillar is connected through the second lower contact and the second upper contact that are in contact with each other.
For example, the vertical column coupled to each of the selection lines may further include a sixth vertical column disposed along the sixth column next to the fifth column, and the sixth vertical column includes the fifth column. It is preferable that the first column is shifted from the vertical column in the first direction.

一例として、前記補助配線は、前記第1選択ラインに結合された第5垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、前記第2選択ラインに結合された第5垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第2補助配線と、前記第1選択ラインに結合された第6垂直柱と前記第2選択ラインに結合された第2垂直柱とを接続する第3補助配線と、前記第2選択ラインに結合された第6垂直柱と前記第3選択ラインに結合された第2垂直柱とを接続する第4補助配線と、を含むことが好ましい。
一例として、メモリ装置は、前記第3垂直柱に接続される第5補助配線と、前記第4垂直柱に接続される第6補助配線と、をさらに含むことが好ましい。
一例として、前記ビットラインは、前記第1方向に配列された第1乃至第6ビットラインを含み、前記第1乃至第6補助配線は、互に異なる前記ビットラインに接続されることが好ましい。
For example, the auxiliary line includes a first auxiliary line that connects a fifth vertical column coupled to the first selection line and a first vertical column coupled to the second selection line, and the second selection line. A second auxiliary line connecting the fifth vertical column coupled to the first selection column and the first vertical column coupled to the third selection line; a sixth vertical column coupled to the first selection line; and the second selection. A third auxiliary line connecting a second vertical column coupled to the line, a sixth vertical column coupled to the second selection line, and a second vertical column coupled to the third selection line. And a fourth auxiliary wiring.
For example, the memory device may further include a fifth auxiliary wiring connected to the third vertical column and a sixth auxiliary wiring connected to the fourth vertical column.
For example, the bit lines may include first to sixth bit lines arranged in the first direction, and the first to sixth auxiliary lines may be connected to the different bit lines.

一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることが好ましい。
一例として、前記ビットラインは、前記第1方向に順次に配列された第1乃至第6ビットラインを含み、前記第1乃至第4補助配線は、前記第1、第2、第5、及び第6垂直柱上に配置される第1下部コンタクトを通じて前記第1、第2、第5、及び第6垂直柱に各々接続され、前記第1、第4、第6、及び第3ビットラインは、前記第1乃至第4補助配線上に配置される第1上部コンタクトを通じて前記第1乃至第4補助配線に各々接続され、前記第2ビットラインは、前記選択ラインの各々に結合された前記第3垂直柱上の互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第3垂直柱に接続され、前記第5ビットラインは、前記選択ラインの各々に結合された前記第4垂直柱上の第3下部コンタクト及び第3上部コンタクトを通じて前記第4垂直柱に接続されることが好ましい。
For example, the auxiliary lines are connected to the vertical pillars through lower contacts arranged on the vertical pillars, and the bit lines are connected to the auxiliary lines through upper contacts arranged on the auxiliary lines. It is preferable.
For example, the bit lines include first to sixth bit lines sequentially arranged in the first direction, and the first to fourth auxiliary lines include the first, second, fifth, and second lines. The first, second, fifth, and sixth vertical columns are connected to the first, second, fifth, and sixth vertical columns, respectively, through first lower contacts disposed on the six vertical columns, and the first, fourth, sixth, and third bit lines are: The third bit line is connected to the first to fourth auxiliary lines through a first upper contact disposed on the first to fourth auxiliary lines, and the second bit line is coupled to each of the selection lines. The fifth bit line is connected to the third vertical column through a second lower contact and a second upper contact that are in contact with each other on the vertical column, and the fifth bit line is connected to each of the selection lines. 3 lower contacts and 3rd upper It is preferably connected to the fourth vertical column through Ntakuto.

上記目的を達成するためになされた本発明によるメモリ装置は、第1方向に延長し、前記第1方向と交差する第2方向に離隔し、それらの各々に第3方向に延長する複数個の垂直柱が結合され、そして前記第2方向に沿って順次に配置された第1乃至第3選択ラインを含む複数個の選択ラインと、前記互いに隣接する選択ラインの上に延長する補助配線と、前記補助配線に接続され、前記第2方向に延長するビットラインと、を含み、前記垂直柱は、マトリックスに配置され、前記第2方向に沿って順次に配列された第1乃至第3列に各々配置された第1乃至第3垂直柱を含むことを特徴とする。   In order to achieve the above object, a memory device according to the present invention includes a plurality of memory devices extending in a first direction, spaced apart in a second direction intersecting the first direction, and extending in a third direction. A plurality of selection lines including first to third selection lines, which are connected to each other along the second direction, and auxiliary wirings extending on the selection lines adjacent to each other; Bit lines connected to the auxiliary wiring and extending in the second direction, and the vertical pillars are arranged in a matrix and arranged in first to third columns sequentially arranged along the second direction. It includes first to third vertical columns arranged respectively.

一例として、前記補助配線は、前記第1選択ラインに結合された第3垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、前記第2選択ラインに結合された第3垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第2補助配線と、を含むことが好ましい。
一例として、メモリ装置は、前記第2垂直柱に接続される第3補助配線さらに含むことが好ましい。
一例として、前記ビットラインは、前記第1方向に配列された第1乃至第3ビットラインを含み、前記第1乃至第3補助配線は、互に異なる前記ビットラインに接続されることが好ましい。
一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることが好ましい。
For example, the auxiliary wiring includes a first auxiliary wiring connecting a third vertical column coupled to the first selection line and a first vertical column coupled to the second selection line, and the second selection line. And a second auxiliary line connecting the third vertical column coupled to the first vertical column coupled to the third selection line.
For example, the memory device may further include a third auxiliary wiring connected to the second vertical pillar.
For example, it is preferable that the bit line includes first to third bit lines arranged in the first direction, and the first to third auxiliary wirings are connected to the different bit lines.
For example, the auxiliary lines are connected to the vertical pillars through lower contacts arranged on the vertical pillars, and the bit lines are connected to the auxiliary lines through upper contacts arranged on the auxiliary lines. It is preferable.

本発明に係るメモリ装置によれば、垂直型メモリ装置の単位セル面積を減少して集積度を増加することができる。一般的な技術に比べて、ビットラインの数を増加してページサイズ(page size)を増加することができる。これと共に動作速度を増加することができる。   According to the memory device of the present invention, the integration degree can be increased by reducing the unit cell area of the vertical memory device. Compared with a general technique, the page size can be increased by increasing the number of bit lines. At the same time, the operation speed can be increased.

本発明の実施形態によるメモリ装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a memory device according to an embodiment of the present invention. 図1のメモリセルアレイの例を示す斜視図である。FIG. 2 is a perspective view illustrating an example of the memory cell array in FIG. 1. 本発明の第1実施形態による垂直型メモリ装置のメモリブロックの斜視図である。1 is a perspective view of a memory block of a vertical memory device according to a first embodiment of the present invention. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3のAの拡大図である。It is an enlarged view of A of FIG. 図3の垂直型メモリ装置の平面図である。FIG. 4 is a plan view of the vertical memory device of FIG. 3. 図13のI−I’線に沿う断面図である。It is sectional drawing which follows the I-I 'line of FIG. 本発明の第1実施形態による垂直型メモリ装置を形成する工程を説明するものであって、図13に対応する平面図である。FIG. 14 is a plan view illustrating a process of forming the vertical memory device according to the first embodiment of the present invention, corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 図13に対応する平面図である。FIG. 14 is a plan view corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 図13に対応する平面図である。FIG. 14 is a plan view corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 図13に対応する平面図である。FIG. 14 is a plan view corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 図13に対応する平面図である。FIG. 14 is a plan view corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 図13に対応する平面図である。FIG. 14 is a plan view corresponding to FIG. 13. 図14に対応する断面図である。It is sectional drawing corresponding to FIG. 本発明の第1実施形態の他の例による垂直型メモリ装置の平面図である。6 is a plan view of a vertical memory device according to another example of the first embodiment of the present invention; FIG. 図27のI−I’線に沿う断面図である。It is sectional drawing which follows the I-I 'line of FIG. 本発明の第2実施形態による垂直型メモリ装置の平面図である。FIG. 6 is a plan view of a vertical memory device according to a second embodiment of the present invention. 図29のI−I’線に沿う断面図である。It is sectional drawing which follows the I-I 'line | wire of FIG. 本発明の第2実施形態の他の例による垂直型メモリ装置の平面図である。6 is a plan view of a vertical memory device according to another example of the second embodiment of the present invention; FIG. 本発明の第3実施形態による垂直型メモリ装置の平面図である。FIG. 6 is a plan view of a vertical memory device according to a third embodiment of the present invention. 図32のI−I’線に沿う断面図である。It is sectional drawing which follows the I-I 'line | wire of FIG. 本発明の第3実施形態の他の例による垂直型メモリ装置の平面図である。12 is a plan view of a vertical memory device according to another example of the third embodiment of the present invention; FIG. 図34のI−I’線に沿う断面図である。It is sectional drawing which follows the I-I 'line | wire of FIG. 本発明の第3実施形態の更に他の例による垂直型メモリ装置の平面図である。12 is a plan view of a vertical memory device according to still another example of the third embodiment of the present invention; FIG. 本発明の第4実施形態による垂直型メモリ装置の平面図である。FIG. 9 is a plan view of a vertical memory device according to a fourth embodiment of the present invention. 本発明の第4実施形態の他の例による垂直型メモリ装置の平面図である。FIG. 10 is a plan view of a vertical memory device according to another example of the fourth embodiment of the present invention. 本発明の第4実施形態の更に他の例による垂直型メモリ装置の平面図である。FIG. 10 is a plan view of a vertical memory device according to still another example of the fourth embodiment of the present invention. 本発明の第5実施形態による垂直型メモリ装置の平面図である。7 is a plan view of a vertical memory device according to a fifth embodiment of the present invention; FIG. 本発明の第5実施形態の他の例による垂直型メモリ装置の平面図である。10 is a plan view of a vertical memory device according to another example of the fifth embodiment of the present invention; FIG. 本発明の第5実施形態の更に他の例による垂直型メモリ装置の平面図である。FIG. 10 is a plan view of a vertical memory device according to still another example of the fifth embodiment of the present invention. 本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。It is a schematic block diagram which shows an example of the memory system which comprises the semiconductor device formed by embodiment of this invention. 本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。It is a schematic block diagram which shows an example of the memory system which comprises the semiconductor device formed by embodiment of this invention. 本発明の実施形態によって形成された半導体装置を備えた情報処理システムの一例を示す概略ブロック図である。It is a schematic block diagram which shows an example of the information processing system provided with the semiconductor device formed by embodiment of this invention.

以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明する実施形態に限定されなく、他の形態に具体化されることもあり得る。むしろ、ここで紹介する実施形態は開示する内容が徹底され、完全になるように、そして当業者に本発明の思想が十分に伝達されるように下記のために提供する。   The above and other objects, features, and advantages of the present invention can be easily understood through the following preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, and may be embodied in other forms. Rather, the embodiments introduced herein are provided for the following so that the disclosed content is thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

本明細書で、ある膜(又は層)が他の膜(又は層)又は基板上に在ると言及する場合にそれは他の膜(又は層)又は基板上に直接形成され得るか、又はこれらの間に第3の膜(又は層)が介在され得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張することもある。また、本明細書の多様な実施形態で第1、第2、第3等の用語を多様な領域、膜(又は層)等を記述するために使用するが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれか所定領域又は膜(又は層)を他の領域又は膜(又は層)と区別するために使用するだけである。ここに説明し、例示する各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び/又は’という表現は前後に羅列する構成要素の中で少なくとも1つを含む意味に使用する。明細書の全体に亘って同一の参照番号で表示する部分は同一の構成要素を示す。   As used herein, when a film (or layer) refers to being on another film (or layer) or substrate, it can be formed directly on another film (or layer) or substrate, or A third film (or layer) may be interposed between the two. In the drawings, the size and thickness of components may be exaggerated for clarity. Also, the terms first, second, third, etc. are used in various embodiments herein to describe various regions, films (or layers), etc., and these regions, films are It is not limited by different terms. These terms are only used to distinguish any given region or film (or layer) from other regions or films (or layers). Each embodiment described and illustrated herein includes its complementary embodiments. In the present specification, the expression 'and / or' is used to mean including at least one of the constituent elements arranged in the front and rear. Parts denoted by the same reference numerals throughout the specification indicate the same components.

以下、本発明に係るメモリ装置を実施するための形態の具体例を図面を参照しながら説明する。
図1は本発明の実施形態によるメモリ装置の構成を示すブロック図である。図1を参照すると、本発明の実施形態によるメモリ装置はメモリセルアレイ10、アドレスデコーダー20、読出し/書込み回路30、データ入出力回路40、及び制御ロジック50を含む。
メモリセルアレイ10は、複数個のワードラインWLを通じてアドレスデコーダー20に接続され、ビットラインBLを通じて読出し/書込み回路30に接続される。メモリセルアレイ10は複数個のメモリセルを含む。例えば、メモリセルアレイ10はセル当たり1つ又はそれ以上のビットを格納することができるように構成される。
Hereinafter, a specific example of an embodiment for implementing a memory device according to the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a memory device according to an embodiment of the present invention. Referring to FIG. 1, a memory device according to an embodiment of the present invention includes a memory cell array 10, an address decoder 20, a read / write circuit 30, a data input / output circuit 40, and a control logic 50.
The memory cell array 10 is connected to the address decoder 20 through a plurality of word lines WL, and is connected to the read / write circuit 30 through bit lines BL. Memory cell array 10 includes a plurality of memory cells. For example, the memory cell array 10 is configured to store one or more bits per cell.

アドレスデコーダー20はワードラインWLを通じてメモリセルアレイ10に接続される。アドレスデコーダー20は制御ロジック50の制御に応答して動作するように構成される。アドレスデコーダー20は外部からアドレスADDRを受信する。アドレスデコーダー20は受信されたアドレスADDRの中で行アドレスをデコーディングして、複数個のワードラインWLの中で対応するワードラインを選択する。また、アドレスデコーダー20は受信されたアドレスADDRの中で列アドレスをデコーディングし、デコーディングされた列アドレスを読出し/書込み回路30へ伝達する。例えば、アドレスデコーダー20は行デコーダー、列デコーダー、アドレスバッファ等のように広く公知された構成要素を含む。   The address decoder 20 is connected to the memory cell array 10 through the word line WL. Address decoder 20 is configured to operate in response to control of control logic 50. The address decoder 20 receives an address ADDR from the outside. The address decoder 20 decodes a row address in the received address ADDR and selects a corresponding word line from among the plurality of word lines WL. The address decoder 20 decodes the column address in the received address ADDR, and transmits the decoded column address to the read / write circuit 30. For example, the address decoder 20 includes widely known components such as a row decoder, a column decoder, an address buffer, and the like.

読出し/書込み回路30はビットラインBLを通じてメモリセルアレイ10に接続され、データラインDLを通じてデータ入出力回路40に接続される。読出し/書込み回路30は制御ロジック50の制御に応答して動作する。読出し/書込み回路30はアドレスデコーダー20からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し/書込み回路30はビットラインBLを選択する。   The read / write circuit 30 is connected to the memory cell array 10 through the bit line BL, and is connected to the data input / output circuit 40 through the data line DL. Read / write circuit 30 operates in response to control of control logic 50. Read / write circuit 30 is configured to receive the decoded column address from address decoder 20. Using the decoded column address, the read / write circuit 30 selects the bit line BL.

例えば、読出し/書込み回路30はデータ入出力回路40からデータを受信し、受信されたデータをメモリセルアレイ10に書き込む。読出し/書込み回路30はメモリセルアレイ10からデータを読出し、読み出されたデータをデータ入出力回路40へ伝達する。読出し/書込み回路30はメモリセルアレイ10の第1格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ10の第2格納領域に書き込む。例えば、読出し/書込み回路30はコピーバック(copy−back)動作を遂行するように構成される。
読出し/書込み回路30はページバッファ(又はページレジスター)及び列選択回路を含む構成要素を含む。他の例として、読出し/書込み回路30は感知増幅器、書込みドライバー、及び列選択回路を含む構成要素を含んでもよい。
For example, the read / write circuit 30 receives data from the data input / output circuit 40 and writes the received data to the memory cell array 10. The read / write circuit 30 reads data from the memory cell array 10 and transmits the read data to the data input / output circuit 40. The read / write circuit 30 reads data from the first storage area of the memory cell array 10 and writes the read data to the second storage area of the memory cell array 10. For example, the read / write circuit 30 is configured to perform a copy-back operation.
The read / write circuit 30 includes components including a page buffer (or page register) and a column selection circuit. As another example, read / write circuit 30 may include components including a sense amplifier, a write driver, and a column selection circuit.

データ入出力回路40はデータラインDLを通じて読出し/書込み回路30に接続される。データ入出力回路40は制御ロジック50の制御に応答して動作する。データ入出力回路40は外部とデータDATAを交換するように構成される。データ入出力回路40は外部から伝達されるデータDATAをデータラインDLを通じて読出し/書込み回路30へ伝達するように構成される。データ入出力回路40は読出し/書込み回路からデータラインDLを通じて伝達されるデータDATAを外部へ出力するように構成される。例えば、データ入出力回路40はデータバッファ等のような構成要素を含む。   The data input / output circuit 40 is connected to the read / write circuit 30 through the data line DL. The data input / output circuit 40 operates in response to the control of the control logic 50. The data input / output circuit 40 is configured to exchange data DATA with the outside. The data input / output circuit 40 is configured to transmit data DATA transmitted from the outside to the read / write circuit 30 through the data line DL. The data input / output circuit 40 is configured to output data DATA transmitted from the read / write circuit through the data line DL to the outside. For example, the data input / output circuit 40 includes components such as a data buffer.

制御ロジック50はアドレスデコーダー20、読出し/書込み回路30、及びデータ入出力回路40に接続される。制御ロジック50は半導体素子の動作を制御するように構成される。制御ロジック50は外部から伝達される制御信号CTRLに応答して動作する。   The control logic 50 is connected to the address decoder 20, the read / write circuit 30, and the data input / output circuit 40. The control logic 50 is configured to control the operation of the semiconductor element. The control logic 50 operates in response to a control signal CTRL transmitted from the outside.

図2は図1のメモリセルアレイ10の例を示す斜視図である。図2を参照すると、メモリセルアレイ10は複数個のメモリブロックBLK1〜BLKnを含む。各メモリブロックは3次元構造(又は垂直構造)を有する。例えば、各メモリブロックは互いに交差する第1乃至第3方向に延長された構造物を含む。例えば、各メモリブロックは第3方向に延長された複数個のセルストリングを含む。   FIG. 2 is a perspective view showing an example of the memory cell array 10 of FIG. Referring to FIG. 2, the memory cell array 10 includes a plurality of memory blocks BLK1 to BLKn. Each memory block has a three-dimensional structure (or vertical structure). For example, each memory block includes a structure extending in first to third directions intersecting each other. For example, each memory block includes a plurality of cell strings extended in the third direction.

図3は本発明の第1実施形態による垂直型メモリ装置のメモリブロックの斜視図である。図4乃至図12は図3のAの拡大図である。
図3を参照して、基板110が提供される。基板110は第1導電型、例えばP型を有する。基板110上にゲート構造体GLが提供される。基板110とゲート構造体GLとの間にバッファ誘電膜121が提供される。バッファ誘電膜121はシリコン酸化膜である。
FIG. 3 is a perspective view of a memory block of the vertical memory device according to the first embodiment of the present invention. 4 to 12 are enlarged views of A in FIG.
Referring to FIG. 3, a substrate 110 is provided. The substrate 110 has a first conductivity type, for example, a P type. A gate structure GL is provided on the substrate 110. A buffer dielectric film 121 is provided between the substrate 110 and the gate structure GL. The buffer dielectric film 121 is a silicon oxide film.

ゲート構造体GLは第1方向に延長する。ゲート構造体GLは第1方向と交差する(例えば、直交する)第2方向に互いに対向する。ゲート構造体GLは絶縁パターン125及び絶縁パターンを介在して互いに離隔されたゲート電極を含む。ゲート電極は基板110上に順次的に積層された第1乃至第6ゲート電極G1〜G6を含む。絶縁パターン125はシリコン酸化膜である。
バッファ誘電膜121は絶縁パターン125に比べて薄い。ゲート電極G1〜G6はドーピングされたシリコン、金属(例えば、タングステン)、金属窒化物、金属シリサイド又はこれらの組合せを含む。図面にはゲート電極が6個であることを示したが、これに限定されなく、それ以上であってもよい。
The gate structure GL extends in the first direction. The gate structures GL are opposed to each other in a second direction that intersects (for example, is orthogonal to) the first direction. The gate structure GL includes an insulating pattern 125 and gate electrodes spaced apart from each other with the insulating pattern interposed therebetween. The gate electrode includes first to sixth gate electrodes G1 to G6 sequentially stacked on the substrate 110. The insulating pattern 125 is a silicon oxide film.
The buffer dielectric film 121 is thinner than the insulating pattern 125. The gate electrodes G1-G6 include doped silicon, metal (eg, tungsten), metal nitride, metal silicide, or combinations thereof. Although the figure shows that there are six gate electrodes, the present invention is not limited to this, and more gate electrodes may be used.

ゲート構造体GLの間に、第1方向に延長する分離領域131が提供される。分離領域131は第1分離絶縁膜(図示せず、図14の141参照)で満たされる。共通ソースラインCSLが分離領域131の基板110に提供される。共通ソースラインCSLは、互いに離隔されて、基板110内で第1方向に延長される。共通ソースラインCSLは、第1導電型と異なる第2導電型(例えば、N型)とを有する。図面に示したものと異なり、共通ソースラインCSLは基板110と第1ゲート電極G1との間に提供され、第1方向に延長するライン形状のパターンであってもよい。   An isolation region 131 extending in the first direction is provided between the gate structures GL. The isolation region 131 is filled with a first isolation insulating film (not shown, see 141 in FIG. 14). A common source line CSL is provided on the substrate 110 in the isolation region 131. The common source lines CSL are spaced apart from each other and extend in the first direction within the substrate 110. The common source line CSL has a second conductivity type (for example, N type) different from the first conductivity type. Unlike the one shown in the drawing, the common source line CSL may be a line-shaped pattern provided between the substrate 110 and the first gate electrode G1 and extending in the first direction.

第1方向及び第2方向のマトリックス状に配列された垂直柱PLが提供される。複数個の垂直柱PLがゲート構造体GLと結合される。複数個の垂直柱PLはゲート電極G1〜G6を貫通して基板110に接続される。垂直柱PLは基板110から上に延長される(即ち、第3方向に延長される)長軸を有する。垂直柱PLの一端は基板110に接続され、これらの他端は第2方向に延長する第1及び第2ビットラインBL1、BL2に接続される。
複数の垂直柱PLとビットライン(BL1、BL2)との間に補助配線(SBL1、SBL2)が提供される。補助配線(SBL1、SBL2)は、下部コンタクト152を通じて、直に隣接するゲート構造体GLに結合された垂直柱PLに接続される。ビットライン(BL1、BL2)は上部コンタクト(154a、154b)を通じて補助配線(SBL1、SBL2)に接続される。
Vertical pillars PL arranged in a matrix in the first direction and the second direction are provided. A plurality of vertical pillars PL are coupled to the gate structure GL. The plurality of vertical pillars PL are connected to the substrate 110 through the gate electrodes G1 to G6. The vertical pillar PL has a major axis extending upward from the substrate 110 (ie, extending in the third direction). One end of the vertical pillar PL is connected to the substrate 110, and the other end thereof is connected to the first and second bit lines BL1 and BL2 extending in the second direction.
An auxiliary wiring (SBL1, SBL2) is provided between the plurality of vertical pillars PL and the bit lines (BL1, BL2). The auxiliary wirings (SBL1, SBL2) are connected through the lower contact 152 to the vertical pillar PL coupled to the immediately adjacent gate structure GL. The bit lines (BL1, BL2) are connected to auxiliary wirings (SBL1, SBL2) through upper contacts (154a, 154b).

ビットライン(BL1、BL2)と共通ソースラインCSLとの間にフラッシュメモリ装置の複数個のセルストリングが提供される。1つのセルストリングは、ビットライン(BL1、BL2)に接続するストリング選択トランジスタ、共通ソースラインCSLに接続する接地選択トランジスタ、及びストリング選択トランジスタと接地選択トランジスタとの間に提供される複数個のメモリセルを含む。選択トランジスタ及び複数個のメモリセルは1つの垂直柱PLに提供される。第1ゲート電極G1は接地選択トランジスタの接地選択ゲートGSLである。第2乃至第5ゲート電極G2〜G5は複数個のメモリセルのセルゲートWLである。第6ゲート電極G6はストリング選択トランジスタのストリング選択ゲートラインSSLである。   A plurality of cell strings of the flash memory device are provided between the bit lines BL1 and BL2 and the common source line CSL. One cell string includes a string selection transistor connected to the bit lines (BL1, BL2), a ground selection transistor connected to the common source line CSL, and a plurality of memories provided between the string selection transistor and the ground selection transistor. Contains cells. The selection transistor and the plurality of memory cells are provided in one vertical column PL. The first gate electrode G1 is a ground selection gate GSL of the ground selection transistor. The second to fifth gate electrodes G2 to G5 are cell gates WL of a plurality of memory cells. The sixth gate electrode G6 is a string selection gate line SSL of the string selection transistor.

第1乃至第6ゲート電極G1〜G6と垂直柱PLとの間に、情報記憶要素135が提供される。図3は情報記憶要素135がゲート電極G1〜G6と絶縁パターン125との間に延長し、ゲート電極G1〜G6と垂直柱PLとの間に延長することを示したが、これに限定されない。後述する例で多様に変形されてもよい(図4〜図12参照)。
一側面で、垂直柱PLは半導体物質を含む半導体柱である。垂直柱PLはチャンネルとして機能する。垂直柱PLは中が満たされたシリンダー型、又はその中が空いたシリンダー型(例えば、マカロニ(macaroni)型)であってもよい。マカロニ型の垂直柱の中は充填絶縁膜127で満たされる。充填絶縁膜127はシリコン酸化膜で形成される。充填絶縁膜127は垂直柱PLの内壁と直接接触する。
An information storage element 135 is provided between the first to sixth gate electrodes G1 to G6 and the vertical pillar PL. Although FIG. 3 shows that the information storage element 135 extends between the gate electrodes G1 to G6 and the insulating pattern 125 and extends between the gate electrodes G1 to G6 and the vertical pillar PL, the present invention is not limited thereto. Various modifications may be made in the examples described later (see FIGS. 4 to 12).
In one aspect, the vertical pillar PL is a semiconductor pillar including a semiconductor material. The vertical pillar PL functions as a channel. The vertical column PL may be a cylinder type filled with the inside, or a cylinder type with a hollow inside thereof (for example, a macaroni type). The macaroni-type vertical pillar is filled with a filling insulating film 127. The filling insulating film 127 is formed of a silicon oxide film. The filling insulating film 127 is in direct contact with the inner wall of the vertical pillar PL.

垂直柱PLの一端上に導電パターン128が提供される。導電パターン128に接する垂直柱PLの一端はドレーン領域である。一例として、図4を参照して、図3に示したように、情報記憶要素135はゲート電極G1〜G6に隣接するブロッキング絶縁膜135c、垂直柱PLに隣接するトンネル絶縁膜135a、及びこれらの間の電荷蓄積膜135bを含む。情報記憶要素135はゲート電極G1〜G6と絶縁パターン125との間に延長される。   A conductive pattern 128 is provided on one end of the vertical pillar PL. One end of the vertical pillar PL in contact with the conductive pattern 128 is a drain region. As an example, referring to FIG. 4, as shown in FIG. 3, the information storage element 135 includes a blocking insulating film 135c adjacent to the gate electrodes G1 to G6, a tunnel insulating film 135a adjacent to the vertical pillar PL, and these Including a charge storage film 135b therebetween. The information storage element 135 is extended between the gate electrodes G1 to G6 and the insulating pattern 125.

ブロッキング絶縁膜135cは高誘電膜(例えば、アルミニウム酸化膜又はハフニウム酸化膜)を含む。ブロッキング絶縁膜135cは複数の薄膜で構成される多層膜である。例えば、ブロッキング絶縁膜135cはアルミニウム酸化膜及び/又はハフニウム酸化膜を含み、アルミニウム酸化膜及びハフニウム酸化膜の積層順序は多様である。電荷蓄積膜135bは電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。トンネル絶縁膜135aはシリコン酸化膜を含む。   The blocking insulating film 135c includes a high dielectric film (for example, an aluminum oxide film or a hafnium oxide film). The blocking insulating film 135c is a multilayer film composed of a plurality of thin films. For example, the blocking insulating film 135c includes an aluminum oxide film and / or a hafnium oxide film, and the stacking order of the aluminum oxide film and the hafnium oxide film is various. The charge storage film 135b is an insulating film containing a charge trap film or conductive nanoparticles. The charge trap film includes, for example, a silicon nitride film. The tunnel insulating film 135a includes a silicon oxide film.

他の例として、図5乃至図7を参照すると、図3に示したものと異なり情報記憶要素135の少なくとも一部は絶縁パターン125と垂直柱PLとの間に延長される。図5を参照すると、トンネル絶縁膜135aは絶縁パターン125と垂直柱PLとの間に延長し、電荷蓄積膜135b及びブロッキング絶縁膜135cは絶縁パターン125とゲート電極G1〜G6との間に延長される。図6を参照すると、トンネル絶縁膜135a及び電荷蓄積膜135bは絶縁パターン125と垂直柱PLとの間に延長し、ブロッキング絶縁膜135cは絶縁パターン125とゲート電極G1〜G6との間に延長される。   As another example, referring to FIG. 5 to FIG. 7, unlike the one shown in FIG. 3, at least a part of the information storage element 135 is extended between the insulating pattern 125 and the vertical pillar PL. Referring to FIG. 5, the tunnel insulating film 135a extends between the insulating pattern 125 and the vertical pillar PL, and the charge storage film 135b and the blocking insulating film 135c extend between the insulating pattern 125 and the gate electrodes G1 to G6. The Referring to FIG. 6, the tunnel insulating film 135a and the charge storage film 135b extend between the insulating pattern 125 and the vertical pillar PL, and the blocking insulating film 135c extends between the insulating pattern 125 and the gate electrodes G1 to G6. The

図7を参照すると、トンネル絶縁膜135a、電荷蓄積膜135b、及びブロッキング絶縁膜135cは絶縁パターン125と垂直柱PLとの間に延長される。前述した例とは異なり、図8を参照すると、電荷蓄積膜135bはポリシリコンである。この場合、電荷蓄積膜135bとブロッキング絶縁膜135cとはゲート電極G1〜G6と垂直柱PLとの間に限定される。   Referring to FIG. 7, the tunnel insulating film 135a, the charge storage film 135b, and the blocking insulating film 135c are extended between the insulating pattern 125 and the vertical pillar PL. Unlike the example described above, referring to FIG. 8, the charge storage film 135b is polysilicon. In this case, the charge storage film 135b and the blocking insulating film 135c are limited between the gate electrodes G1 to G6 and the vertical pillar PL.

他の側面で、垂直柱PLは導電柱である。垂直柱PLは導電性物質(例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は(炭素ナノチューブ又はグラフェン等のような)ナノ構造体)の中で少なくとも1つを含む。図9を参照すると、図3に図示されたものと異なり、情報記憶要素135はゲート電極G1〜G6と垂直柱PLとの間に限定される。図10及び図11を参照すると、情報記憶要素135は絶縁パターン125と垂直柱PLとの間、又は絶縁パターン125とゲート電極G1〜G6のとの間に延長される。この場合、情報記憶要素135は可変抵抗パターンである。可変抵抗パターンはその抵抗が変化できる、可変抵抗特性を有する物質の中で少なくとも1つを含む。以下、情報記憶要素135として使用される可変抵抗パターンの例を説明する。   In another aspect, the vertical pillar PL is a conductive pillar. The vertical pillar PL includes at least one of conductive materials (eg, doped semiconductor, metal, conductive metal nitride, silicide, or nanostructure (such as carbon nanotubes or graphene)). Referring to FIG. 9, unlike the one shown in FIG. 3, the information storage element 135 is limited between the gate electrodes G1 to G6 and the vertical pillar PL. 10 and 11, the information storage element 135 is extended between the insulating pattern 125 and the vertical pillar PL, or between the insulating pattern 125 and the gate electrodes G1 to G6. In this case, the information storage element 135 is a variable resistance pattern. The variable resistance pattern includes at least one of materials having variable resistance characteristics whose resistance can be changed. Hereinafter, an example of the variable resistance pattern used as the information storage element 135 will be described.

一例として、情報記憶要素135はそれに隣接する電極を通過する電流によって発生する熱によってそれの電気的抵抗が変化される物質(例えば、相変化物質)を含む。相変化物質はアンチモン(antimony、Sb)、テルル(tellurium、Te)及びセレン(selenium、Se)の中で少なくとも1つを含む。例えば、相変化物質は、テルル(Te)は大略20原子%〜大略80原子%の濃度を有し、アンチモン(Sb)は大略5原子%〜大略50原子%の濃度を有し、残りはゲルマニウム(Ge)であるカルコゲン化合物を含む。
これに加えて、相変化物質は、不純物として、N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy、及びLaの中で少なくとも1つを含む。又は、可変抵抗パターンはGeBiTe、InSb、GeSb、及びGaSb中の1つで形成されてもよい。
As an example, the information storage element 135 includes a material (eg, a phase change material) whose electrical resistance is changed by heat generated by a current passing through an electrode adjacent thereto. The phase change material includes at least one of antimony (Sb), tellurium (Te), and selenium (Se). For example, the phase change material includes tellurium (Te) having a concentration of approximately 20 atom% to approximately 80 atom%, antimony (Sb) having a concentration of approximately 5 atom% to approximately 50 atom%, and the rest being germanium. A chalcogen compound which is (Ge).
In addition, the phase change material includes at least one of N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy, and La as impurities. Alternatively, the variable resistance pattern may be formed of one of GeBiTe, InSb, GeSb, and GaSb.

他の例として、情報記憶要素135はそれを通過する電流によるスピン伝達過程を利用してそれの電気的抵抗が変化できる薄膜構造を有するように形成される。情報記憶要素135は磁気抵抗(magnetoresistance)特性を示すように構成される薄膜構造を有し、少なくとも1つの強磁性物質及び/又は少なくとも1つの反強磁性物質を含む。   As another example, the information storage element 135 is formed to have a thin film structure whose electrical resistance can be changed using a spin transfer process by a current passing therethrough. The information storage element 135 has a thin film structure configured to exhibit magnetoresistance characteristics, and includes at least one ferromagnetic material and / or at least one antiferromagnetic material.

その他の例として、情報記憶要素135はペロブスカイト(perovskite)化合物又は遷移金属酸化物の中で少なくとも1つを含む。例えば、情報記憶要素135はニオブ酸化物(niobium oxide)、チタン酸化物(titanium oxide)、ニッケル酸化物(nikel oxide)、ジルコニウム酸化物(zirconium oxide)、バナジウム酸化物(vanadium oxide)、PCMO((Pr、Ca)MnO)、ストロンチウム−チタン酸化物(strontium−titanium oxide)、バリウム−ストロンチウム−チタン酸化物(barium−strontium−titanium oxide)、ストロンチウム−ジルコニウム酸化物(strontium−zirconium oxide)、バリウム−ジルコニウム酸化物(barium−zirconium oxide)、又はバリウム−ストロンチウム−ジルコニウム酸化物(barium−strontium−zirconium oxide)等で少なくとも1つを含む。
本発明の一部の例によれば、図12を参照して、情報記憶要素135とゲート電極G1〜G6との間には自己整流特性(self−rectifying property)を有する物質の中で少なくとも1つ(SW、例えば、PN接合ダイオード)が提供される。
As another example, the information storage element 135 includes at least one of a perovskite compound or a transition metal oxide. For example, the information storage element 135 may be a niobium oxide, a titanium oxide, a nickel oxide, a zirconium oxide, a vanadium oxide, a PCMO (( Pr, Ca) MnO 3 ), strontium-titanium oxide, barium-strontium-titanium oxide, strontium-zirconium oxide, strontium-zirconium oxide Zirconium oxide (barium-zirconium oxide) or barium-stro Lithium - comprising at least one zirconium oxide (barium-strontium-zirconium oxide) and the like.
According to some examples of the present invention, referring to FIG. 12, at least one of materials having self-rectifying properties between the information storage element 135 and the gate electrodes G1 to G6 may be used. (SW, eg, PN junction diode) is provided.

図13は図3の垂直型メモリ装置の平面図である。図14は図13のI−I’線に沿う断面図である。図13及び図14を参照して、本発明の第1実施形態の一例による垂直型メモリ装置をより詳細に説明する。
図13及び図14を参照すると、ゲート構造体GLは互いに隣接する第1及び第2ゲート構造体GL1、GL2を含む。第1ゲート構造体GL1の第6ゲート電極G6は第1ストリング選択ラインSSL1と称され、第2ゲート構造体GL2の第6ゲート電極G6は第2ストリング選択ラインSSL2と称される。第1及び第2ストリング選択ラインSSL1、SSL2は第2方向に沿って交互に配置される。
FIG. 13 is a plan view of the vertical memory device of FIG. FIG. 14 is a cross-sectional view taken along line II ′ of FIG. A vertical memory device according to an example of the first embodiment of the present invention will be described in more detail with reference to FIGS.
Referring to FIGS. 13 and 14, the gate structure GL includes first and second gate structures GL1 and GL2 adjacent to each other. The sixth gate electrode G6 of the first gate structure GL1 is referred to as a first string selection line SSL1, and the sixth gate electrode G6 of the second gate structure GL2 is referred to as a second string selection line SSL2. The first and second string selection lines SSL1, SSL2 are alternately arranged along the second direction.

選択ラインの各々に結合された垂直柱は第2方向に沿って順次的に配列された第1及び第2列に各々配置された第1垂直柱PL1及び第2垂直柱PL2を含む。第1及び第2垂直柱PL1、PL2は第1方向及び第2方向のマトリックスに配列される。第1方向に直ちに隣接する垂直柱は、例えばビットライン(BL1、BL2)の1ピッチぐらい離隔される。
補助配線の各々は直ちに隣接する第1及び第2ストリング選択ラインSSL1、SSL2の各々に結合された垂直柱(PL1、PL2)、即ち第1ストリング選択ラインSSL1に結合された1つの垂直柱と第2ストリング選択ラインSSL2に結合された他の垂直柱とを一対一に接続する。補助配線は他のストリング選択ラインに結合された垂直柱(PL1、PL2)を接続する。補助配線は第1補助配線SBL1と第2補助配線SBL2とを含む。
The vertical pillars coupled to each of the selection lines include first vertical pillars PL1 and second vertical pillars PL2 arranged in first and second columns, which are sequentially arranged along the second direction. The first and second vertical pillars PL1 and PL2 are arranged in a matrix in the first direction and the second direction. The vertical columns immediately adjacent in the first direction are separated by, for example, one pitch of the bit lines (BL1, BL2).
Each of the auxiliary lines immediately has a vertical column (PL1, PL2) coupled to each of the adjacent first and second string selection lines SSL1, SSL2, ie, one vertical column coupled to the first string selection line SSL1 and the first column. The other vertical pillars coupled to the two string selection line SSL2 are connected one-to-one. The auxiliary wiring connects vertical columns (PL1, PL2) coupled to other string selection lines. The auxiliary wiring includes a first auxiliary wiring SBL1 and a second auxiliary wiring SBL2.

例えば、第1補助配線SBL1は1つの第1ストリング選択ラインSSL1の第2垂直柱PL2と第2ストリング選択ラインSSL2の第1垂直柱PL1とを接続し、第2補助配線SBL2は第2ストリング選択ラインSSL2の第2垂直柱PL2と他の第1ストリング選択ラインSSL1の第1垂直柱PL1とを接続する。
補助配線(SBL1、SBL2)は下部コンタクト152を通じて、垂直柱(PL1、PL2)に接続される。下部コンタクト152は垂直柱(PL1、PL2)上に重畳されて各々配置される。第1補助配線SBL1と第2補助配線SBL2とは第2方向に延長される。第1補助配線SBL1は第1方向に突出された第1突出部P1を有し、第2補助配線SBL2は第1方向に反対となる方向に突出された第2突出部P2を有する。突出部(P1、P2)はゲート構造体(GL1、GL2)の間の分離絶縁膜141の上に延長される。
For example, the first auxiliary wiring SBL1 connects the second vertical pillar PL2 of one first string selection line SSL1 and the first vertical pillar PL1 of the second string selection line SSL2, and the second auxiliary wiring SBL2 is a second string selection. The second vertical pillar PL2 of the line SSL2 is connected to the first vertical pillar PL1 of the other first string selection line SSL1.
The auxiliary wirings (SBL1, SBL2) are connected to the vertical columns (PL1, PL2) through the lower contacts 152. The lower contacts 152 are arranged on the vertical pillars (PL1, PL2) so as to overlap each other. The first auxiliary wiring SBL1 and the second auxiliary wiring SBL2 are extended in the second direction. The first auxiliary wiring SBL1 has a first protrusion P1 protruding in the first direction, and the second auxiliary wiring SBL2 has a second protrusion P2 protruding in a direction opposite to the first direction. The protrusions (P1, P2) are extended on the isolation insulating film 141 between the gate structures (GL1, GL2).

複数個の第1補助配線SBL1は第1方向に沿って配置される。複数個の第2補助配線SBL2は第1方向に沿って配置される。第1及び第2補助配線SBL1、SBL2は第2方向に沿って交互に配置される。第1補助配線SBL1と第2補助配線SBL2とは互いに隣接する他のビットラインに接続される。例えば、複数個の第1補助配線SBL1は第1ビットラインBL1に接続され、複数個の第2補助配線SBL2は第2ビットラインBL2に接続される。
ビットライン(BL1、BL2)は上部コンタクト(154a、154b)を通じて補助配線(SBL1、SBL2)に各々接続される。上部コンタクト(154a、154b)はゲート構造体(GL1、GL2)の間の分離絶縁膜141上に配置される。これとは異なり、幾つかの実施形態で、上部コンタクト(154a、154b)は分離絶縁膜141上に配置されなくともよい。
The plurality of first auxiliary wirings SBL1 are arranged along the first direction. The plurality of second auxiliary wirings SBL2 are arranged along the first direction. The first and second auxiliary wirings SBL1 and SBL2 are alternately arranged along the second direction. The first auxiliary wiring SBL1 and the second auxiliary wiring SBL2 are connected to other bit lines adjacent to each other. For example, the plurality of first auxiliary lines SBL1 are connected to the first bit line BL1, and the plurality of second auxiliary lines SBL2 are connected to the second bit line BL2.
The bit lines (BL1, BL2) are connected to the auxiliary wirings (SBL1, SBL2) through the upper contacts (154a, 154b), respectively. The upper contacts (154a, 154b) are disposed on the isolation insulating film 141 between the gate structures (GL1, GL2). In contrast, in some embodiments, the upper contacts (154a, 154b) may not be disposed on the isolation insulating film 141.

第1補助配線SBL1上の第1上部コンタクト154aは下部コンタクト152から第1方向に、例えばビットライン(BL1、BL2)の1/2ピッチぐらいシフトされ、第2補助配線SBL2上の第2上部コンタクト154bは下部コンタクト152から第1方向の反対方向に、例えばビットライン(BL1、BL2)の1/2ピッチぐらいシフトされる。上部コンタクト(154a、154b)は突出部(P1、P2)上に配置される。   The first upper contact 154a on the first auxiliary wiring SBL1 is shifted from the lower contact 152 in the first direction, for example, about 1/2 pitch of the bit lines (BL1, BL2), and the second upper contact on the second auxiliary wiring SBL2 154b is shifted from the lower contact 152 in the opposite direction to the first direction, for example, by about 1/2 pitch of the bit lines (BL1, BL2). The upper contacts (154a, 154b) are disposed on the protrusions (P1, P2).

次に、図3の垂直型メモリ装置を形成する方法を説明する。図15は本発明の第1実施形態による垂直型メモリ装置を形成する工程を説明するものであって、図13に対応する平面図である。図17、19、21、23、25も図13に対応する平面図であり、図16、18、20、22、24、26は図14に対応する断面図である。
図15及び図16を参照すると、基板110が提供される。基板110は第1導電型、例えばp型の導電型を有する。基板110上にバッファ誘電膜121が形成される。バッファ誘電膜121は、例えばシリコン酸化膜である。バッファ誘電膜121は、例えば熱酸化工程によって形成される。犠牲膜123及び絶縁膜124がバッファ誘電膜121上に交互に積層されて、提供される。最上層の絶縁膜124’の厚さは他の絶縁膜の厚さより厚くなる。絶縁膜124は、例えばシリコン酸化膜である。犠牲膜123はバッファ誘電膜121及び絶縁膜124に対してウェットエッチング特性が異なる物質を含む。犠牲膜123は、例えばシリコン窒化膜、シリコン酸化窒化膜、ポリシリコン膜又はポリシリコンゲルマニウム膜を含む。犠牲膜123及び絶縁膜124は、例えば化学的気相蒸着CVD方法によって形成される。
Next, a method for forming the vertical memory device of FIG. 3 will be described. FIG. 15 illustrates a process of forming the vertical memory device according to the first embodiment of the present invention, and is a plan view corresponding to FIG. 17, 19, 21, 23, and 25 are also plan views corresponding to FIG. 13, and FIGS. 16, 18, 20, 22, 24, and 26 are cross-sectional views corresponding to FIG.
Referring to FIGS. 15 and 16, a substrate 110 is provided. The substrate 110 has a first conductivity type, for example, a p-type conductivity type. A buffer dielectric film 121 is formed on the substrate 110. The buffer dielectric film 121 is, for example, a silicon oxide film. The buffer dielectric film 121 is formed by, for example, a thermal oxidation process. The sacrificial film 123 and the insulating film 124 are provided alternately stacked on the buffer dielectric film 121. The uppermost insulating film 124 'is thicker than other insulating films. The insulating film 124 is a silicon oxide film, for example. The sacrificial film 123 includes a material having different wet etching characteristics from the buffer dielectric film 121 and the insulating film 124. The sacrificial film 123 includes, for example, a silicon nitride film, a silicon oxynitride film, a polysilicon film, or a polysilicon germanium film. The sacrificial film 123 and the insulating film 124 are formed by, for example, a chemical vapor deposition CVD method.

図17及び図18を参照すると、バッファ誘電膜121、犠牲膜123及び絶縁膜124を貫通して、基板110を露出する垂直ホール126が形成される。垂直ホール126は図13を参照して説明した垂直柱(PL1、PL2)のように配置されてもよい。
垂直ホール126内に垂直柱(PL1、PL2)が形成される。一側面で、垂直柱(PL1、PL2)は第1導電型の半導体膜である。半導体膜は垂直ホール126を完全に満たさないように形成され、半導体膜上に絶縁物質が形成されて垂直ホール126を完全に満たす。半導体膜及び絶縁物質は平坦化されて、最上層の絶縁膜124’が露出される。これによって、その内部の空いた中が充填絶縁膜127で満たされた、シリンダー型の垂直柱(PL1、PL2)が形成される。
Referring to FIGS. 17 and 18, a vertical hole 126 that exposes the substrate 110 is formed through the buffer dielectric film 121, the sacrificial film 123, and the insulating film 124. The vertical holes 126 may be arranged like the vertical columns (PL1, PL2) described with reference to FIG.
Vertical pillars (PL 1, PL 2) are formed in the vertical hole 126. In one aspect, the vertical columns (PL1, PL2) are first conductivity type semiconductor films. The semiconductor film is formed so as not to completely fill the vertical hole 126, and an insulating material is formed on the semiconductor film to completely fill the vertical hole 126. The semiconductor film and the insulating material are planarized, and the uppermost insulating film 124 'is exposed. As a result, cylinder-type vertical pillars (PL1, PL2) are formed in which the empty space inside is filled with the filling insulating film 127.

半導体膜は垂直ホール126を満たすように形成される。この場合、充填絶縁膜は要求されないこともある。垂直柱(PL1、PL2)の上部はリセスされて、最上層の絶縁膜124’の上部面129より低くなる。垂直柱(PL1、PL2)がリセスされた垂直ホール126内に導電パターン128が形成される。導電パターン128はドーピングされたポリシリコン又は金属である。導電パターン128及び垂直柱(PL1、PL2)の上部分に第2導電型の不純物イオンを注入して、ドレーン領域が形成される。第2導電型は、例えばN型である。   The semiconductor film is formed so as to fill the vertical hole 126. In this case, the filling insulating film may not be required. The upper portions of the vertical pillars (PL1, PL2) are recessed to be lower than the upper surface 129 of the uppermost insulating film 124 '. A conductive pattern 128 is formed in the vertical hole 126 in which the vertical pillars (PL1, PL2) are recessed. The conductive pattern 128 is doped polysilicon or metal. A drain region is formed by implanting impurity ions of the second conductivity type into the upper portions of the conductive pattern 128 and the vertical pillars (PL1, PL2). The second conductivity type is, for example, an N type.

他の側面で、垂直柱(PL1、PL2)は導電性物質(例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は(炭素ナノチューブ又はグラフェン等のような)ナノ構造体)の中で少なくとも1つを含む。
図19及び図20を参照すると、バッファ誘電膜121、犠牲膜123、及び絶縁膜124を連続的にパターニングして、互いに離隔され、第1方向に延長され、基板110を露出する、分離領域131が形成される。パターニングされた絶縁膜124は絶縁パターン125になる。
In other aspects, the vertical pillars (PL1, PL2) are conductive materials (eg, doped semiconductors, metals, conductive metal nitrides, silicides, or nanostructures (such as carbon nanotubes or graphene)). Including at least one of them.
Referring to FIGS. 19 and 20, the buffer dielectric layer 121, the sacrificial layer 123, and the insulating layer 124 are continuously patterned to be separated from each other and extended in the first direction to expose the substrate 110. Is formed. The patterned insulating film 124 becomes the insulating pattern 125.

図21及び図22を参照すると、分離領域131に露出された犠牲膜123を選択的に除去してゲート領域133を形成する。ゲート領域133は犠牲膜123が除去された領域に該当し、垂直柱(PL1、PL2)の側壁及び絶縁パターン125の上部面及び下部面によって定義される。犠牲膜123がシリコン窒化膜又はシリコン酸窒化膜を含む場合、犠牲膜の除去工程は燐酸を含むエッチング溶液を使用して遂行される。ゲート領域133によって垂直柱(PL1、PL2)の側壁の一部分が露出される。   Referring to FIGS. 21 and 22, the sacrificial film 123 exposed in the isolation region 131 is selectively removed to form a gate region 133. The gate region 133 corresponds to a region where the sacrificial film 123 has been removed, and is defined by the sidewalls of the vertical columns (PL1, PL2) and the upper and lower surfaces of the insulating pattern 125. In the case where the sacrificial film 123 includes a silicon nitride film or a silicon oxynitride film, the sacrificial film removing process is performed using an etching solution containing phosphoric acid. The gate region 133 exposes a part of the side wall of the vertical pillar (PL1, PL2).

図23及び図24を参照すると、ゲート領域133に情報記憶要素135を形成する。一側面で、情報記憶要素135は垂直柱(PL1、PL2)の側壁に接触するトンネル絶縁膜、トンネル絶縁膜上の電荷蓄積膜、及び電荷蓄積膜上のブロッキング絶縁膜を含む。(図4参照)。この場合、垂直柱(PL1、PL2)は半導体柱である。トンネル絶縁膜は、シリコン酸化膜を含む。トンネル絶縁膜は、ゲート領域133に露出された垂直柱(PL1、PL2)を熱酸化して形成される。これとは異なり、トンネル絶縁膜は原子層堆積法で形成されてもよい。電荷蓄積膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。   Referring to FIGS. 23 and 24, an information storage element 135 is formed in the gate region 133. In one aspect, the information storage element 135 includes a tunnel insulating film in contact with the sidewalls of the vertical pillars (PL1, PL2), a charge storage film on the tunnel insulating film, and a blocking insulating film on the charge storage film. (See FIG. 4). In this case, the vertical pillars (PL1, PL2) are semiconductor pillars. The tunnel insulating film includes a silicon oxide film. The tunnel insulating film is formed by thermally oxidizing the vertical pillars (PL1, PL2) exposed in the gate region 133. Unlike this, the tunnel insulating film may be formed by atomic layer deposition. The charge storage film is a charge trap film or an insulating film containing conductive nanoparticles. The charge trap film includes, for example, a silicon nitride film.

ブロッキング絶縁膜は高誘電膜(例えば、アルミニウム酸化膜又はハフニウム酸化膜)を含む。ブロッキング絶縁膜は複数の薄膜で構成される多層膜である。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を含み、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様である。電荷蓄積膜及びブロッキング誘電膜は段差塗布性が優れた原子層堆積法及び/又は化学気相蒸着法で形成される。これとは異なり、情報記憶要素135が図5乃至図8の構造を有する場合、情報記憶要素135を構成するトンネル絶縁膜、電荷蓄積膜及び/又はブロッキング絶縁膜の少なくとも1つは垂直柱(PL1、PL2)を形成する前に垂直ホール126内に形成される。   The blocking insulating film includes a high dielectric film (for example, an aluminum oxide film or a hafnium oxide film). The blocking insulating film is a multilayer film composed of a plurality of thin films. For example, the blocking insulating film includes an aluminum oxide film and a silicon oxide film, and the stacking order of the aluminum oxide film and the silicon oxide film is various. The charge storage film and the blocking dielectric film are formed by an atomic layer deposition method and / or a chemical vapor deposition method with excellent step coverage. In contrast, when the information storage element 135 has the structure shown in FIGS. 5 to 8, at least one of the tunnel insulating film, the charge storage film and / or the blocking insulating film constituting the information storage element 135 is a vertical column (PL1). , PL2) is formed in the vertical hole 126.

他の側面で、情報記憶要素135は可変抵抗パターンである(図9乃至図11参照)。可変抵抗パターンはそれを通過する電流によってその抵抗が選択的に変化できる、可変抵抗特性を有する物質の中で少なくとも1つを含む。この場合、垂直柱(PL1、PL2)は導電性物質(例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は(炭素ナノチューブ又はグラフェン等のような)ナノ構造体)の中で少なくとも1つを含む導電柱である。情報記憶要素135が図10の構造を有する場合、情報記憶要素135は垂直柱(PL1、PL2)を形成する前に垂直ホール126内に形成される。   In another aspect, the information storage element 135 is a variable resistance pattern (see FIGS. 9 to 11). The variable resistance pattern includes at least one of materials having variable resistance characteristics, the resistance of which can be selectively changed by a current passing therethrough. In this case, the vertical columns (PL1, PL2) are in a conductive material (eg, doped semiconductor, metal, conductive metal nitride, silicide, or nanostructure (such as carbon nanotubes or graphene)). A conductive pillar including at least one. When the information storage element 135 has the structure of FIG. 10, the information storage element 135 is formed in the vertical hole 126 before forming the vertical pillars (PL1, PL2).

ゲート領域133の情報記憶要素135上に導電膜が形成される。導電膜はドーピングされたシリコン膜、金属膜(例えば、タングステン)、金属窒化膜又は金属シリサイド膜の中で少なくとも1つで形成される。導電膜は原子層蒸着方法によって形成される。
導電膜が金属シリサイド膜である場合、導電膜を形成することはポリシリコン膜を形成し、分離領域131に隣接するポリシリコン膜の一部を除去してポリシリコン膜をリセスし、リセスされたポリシリコン膜上に金属膜を形成し、金属膜を熱処理し、そして未反応金属膜を除去することを含む。金属シリサイド膜のための金属膜はタングステン、チタニウム、コバルト、又はニッケルを含む。
A conductive film is formed on the information storage element 135 in the gate region 133. The conductive film is formed of at least one of a doped silicon film, a metal film (for example, tungsten), a metal nitride film, or a metal silicide film. The conductive film is formed by an atomic layer deposition method.
When the conductive film is a metal silicide film, forming the conductive film forms a polysilicon film, removes a part of the polysilicon film adjacent to the isolation region 131, and recesses the polysilicon film. Forming a metal film on the polysilicon film; heat treating the metal film; and removing the unreacted metal film. The metal film for the metal silicide film includes tungsten, titanium, cobalt, or nickel.

ゲート領域133の外部(即ち、分離領域131)に形成された導電膜が除去される。これによって、ゲート領域133の内にゲート電極G1〜G6が形成される。ゲート電極G1〜G6は第1方向に延長する。ゲート構造体GLはゲート電極G1〜G6を含む。ゲート構造体GLは第2方向に交互に配置された第1及び第2ゲート構造体GL1、GL2を含む。1つのゲート構造体に、第1及び第2方向にマトリックス状に配列された、第1及び第2垂直柱PL1、PL2が結合される。
分離領域131に形成された導電膜が除去されて基板110が露出される。露出された基板110に第2導電型の不純物イオンが高濃度に提供されて共通ソースラインCSLが形成される。
The conductive film formed outside the gate region 133 (that is, the isolation region 131) is removed. As a result, gate electrodes G <b> 1 to G <b> 6 are formed in the gate region 133. The gate electrodes G1 to G6 extend in the first direction. The gate structure GL includes gate electrodes G1 to G6. The gate structure GL includes first and second gate structures GL1 and GL2 that are alternately arranged in the second direction. The first and second vertical pillars PL1 and PL2 arranged in a matrix in the first and second directions are coupled to one gate structure.
The conductive film formed in the isolation region 131 is removed, and the substrate 110 is exposed. The impurity ions of the second conductivity type are provided at a high concentration on the exposed substrate 110 to form a common source line CSL.

図25及び図26を参照すると、分離領域131を満たす分離絶縁膜141が形成される。下部コンタクト152が垂直柱(PL1、PL2)上に重畳されて形成される。下部コンタクト152上に補助配線(SBL1、SBL2)が形成される。補助配線(SBL1、SBL2)は下部コンタクト152を通じて、直に隣接するストリング選択ライン(SSL1、SSL2)の各々に結合された垂直柱(PL1、PL2)を一対一に接続する。   Referring to FIGS. 25 and 26, an isolation insulating film 141 that fills the isolation region 131 is formed. A lower contact 152 is formed to overlap the vertical pillars (PL1, PL2). Auxiliary wirings (SBL1, SBL2) are formed on the lower contact 152. The auxiliary wirings (SBL1, SBL2) connect the vertical columns (PL1, PL2) coupled to the string selection lines (SSL1, SSL2) immediately adjacent to each other through the lower contact 152 on a one-to-one basis.

図13及び図14を再び参照して、第1補助配線SBL1と第2補助配線SBL2との上に第1及び第2上部コンタクト154a、154bが各々形成される。第1及び第2上部コンタクト154a、154bの上にビットライン(BL1、BL2)が形成される。第1補助配線SBL1と第2補助配線SBL2とは各々第1及び第2上部コンタクト154a、154bを通じて、互いに隣接する他のビットラインに接続される。第1補助配線SBL1は第1上部コンタクト154aを通じて第1ビットラインBL1に接続される。第2補助配線SBL2は第2上部コンタクト154bを通じて第2ビットラインBL2に接続される。   Referring to FIGS. 13 and 14 again, first and second upper contacts 154a and 154b are formed on the first auxiliary wiring SBL1 and the second auxiliary wiring SBL2, respectively. Bit lines BL1 and BL2 are formed on the first and second upper contacts 154a and 154b. The first auxiliary wiring SBL1 and the second auxiliary wiring SBL2 are connected to other bit lines adjacent to each other through the first and second upper contacts 154a and 154b, respectively. The first auxiliary line SBL1 is connected to the first bit line BL1 through the first upper contact 154a. The second auxiliary line SBL2 is connected to the second bit line BL2 through the second upper contact 154b.

図27は本発明の第1実施形態の他の例による垂直型メモリ装置の平面図であり、図28は図27のI−I’線に沿う断面図である。図3、図13、及び図14を参照して説明した本発明の第1実施形態の一例と重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図27及び図28を参照すると、補助配線は第1補助配線SBL1と第2補助配線SBL2とを含む。第1補助配線SBL1は第1垂直柱PL1上に重畳された第1下部コンタクト152aを通じて第1垂直柱PL1に接続される。第2補助配線SBL2は第2垂直柱PL2上に重畳された第2下部コンタクト152bを通じて第2垂直柱PL2に接続される。
27 is a plan view of a vertical memory device according to another example of the first embodiment of the present invention, and FIG. 28 is a cross-sectional view taken along the line II ′ of FIG. A detailed description of the technical features that overlap with the example of the first embodiment of the present invention described with reference to FIGS. 3, 13, and 14 will be omitted, and the differences will be described in detail.
Referring to FIGS. 27 and 28, the auxiliary wiring includes a first auxiliary wiring SBL1 and a second auxiliary wiring SBL2. The first auxiliary wiring SBL1 is connected to the first vertical pillar PL1 through the first lower contact 152a superimposed on the first vertical pillar PL1. The second auxiliary wiring SBL2 is connected to the second vertical pillar PL2 through the second lower contact 152b superimposed on the second vertical pillar PL2.

複数個の第1補助配線SBL1は第1方向に沿って配置される。複数個の第2補助配線SBL2は第1方向に沿って配置される。第1及び第2補助配線SBL1、SBL2は第2方向に沿って交互に配置される。複数個の第1補助配線SBL1と複数個の第2補助配線SBL2とは互いに隣接する他のビットラインに接続される。
第1補助配線SBL1は第1垂直柱PL1から第1方向にオフセットされた第1上部コンタクト154aを通じて第1ビットラインBL1に接続される。第2補助配線SBL2は第2垂直柱PL2から第1方向の反対方向にオフセットされた第2上部コンタクト154bを通じて第2ビットラインBL2に接続される。
The plurality of first auxiliary wirings SBL1 are arranged along the first direction. The plurality of second auxiliary wirings SBL2 are arranged along the first direction. The first and second auxiliary wirings SBL1 and SBL2 are alternately arranged along the second direction. The plurality of first auxiliary lines SBL1 and the plurality of second auxiliary lines SBL2 are connected to other bit lines adjacent to each other.
The first auxiliary line SBL1 is connected to the first bit line BL1 through a first upper contact 154a that is offset from the first vertical pillar PL1 in the first direction. The second auxiliary line SBL2 is connected to the second bit line BL2 through the second upper contact 154b offset from the second vertical pillar PL2 in the direction opposite to the first direction.

第1補助配線SBL1上の第1上部コンタクト154aは第1下部コンタクト152aから第1方向に、例えばビットライン(BL1、BL2)の1/2ピッチぐらいシフトされ、第2補助配線SBL2上の第2上部コンタクト154bは第2下部コンタクト152bから第1方向の反対方向に、例えばビットライン(BL1、BL2)の1/2ピッチぐらいシフトされる。   The first upper contact 154a on the first auxiliary wiring SBL1 is shifted from the first lower contact 152a in the first direction, for example, by about 1/2 pitch of the bit lines (BL1, BL2), and the second upper contact 154a on the second auxiliary wiring SBL2 The upper contact 154b is shifted from the second lower contact 152b in the opposite direction to the first direction, for example, by about 1/2 pitch of the bit lines (BL1, BL2).

図29は本発明の第2実施形態による垂直型メモリ装置の平面図である。図30は図29のI−I’線に沿う断面図である。図3、図13、及び図14を参照して説明した本発明の第1実施形態と重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図29及び図30を参照すると、ゲート構造体GLは互いに隣接する第1乃至第3ゲート構造体GL1〜GL3を含む。第1ゲート構造体GL1の第6ゲート電極G6は第1ストリング選択ラインSSL1と称され、第2ゲート構造体GL2の第6ゲート電極G6は第2ストリング選択ラインSSL2と称され、第3ゲート構造体GL3の第6ゲート電極G6は第3ストリング選択ラインSSL3と称される。第1乃至第3ストリング選択ラインSSL1〜SSL3は第2方向に沿って反復的に配置される。
FIG. 29 is a plan view of a vertical memory device according to a second embodiment of the present invention. 30 is a cross-sectional view taken along line II ′ of FIG. A detailed description of the technical features overlapping with the first embodiment of the present invention described with reference to FIGS. 3, 13, and 14 will be omitted, and the differences will be described in detail.
Referring to FIGS. 29 and 30, the gate structure GL includes first to third gate structures GL1 to GL3 adjacent to each other. The sixth gate electrode G6 of the first gate structure GL1 is referred to as a first string selection line SSL1, and the sixth gate electrode G6 of the second gate structure GL2 is referred to as a second string selection line SSL2, and a third gate structure. The sixth gate electrode G6 of the body GL3 is referred to as a third string selection line SSL3. The first to third string selection lines SSL1 to SSL3 are repeatedly arranged along the second direction.

選択ラインの各々に結合された垂直柱はジグザグに配置され、第2方向に沿って順次に配列された第1乃至第4列に各々配置された第1乃至第4垂直柱PL1〜PL4を含む。第2垂直柱PL2は第1垂直柱PL1から第1方向に第1距離ぐらいシフトされ、第3垂直柱PL3は第2垂直柱PL2から第1方向に第1距離ぐらいシフトされ、第4垂直柱PL4は第3垂直柱PL3から第1方向に第1距離ぐらいシフトされる。第1距離は、例えばビットラインBL1〜BL4の2ピッチぐらいである。第1方向に直に隣接する垂直柱は、例えばビットラインBL1〜BL4の2ピッチぐらい第1方向に離隔される。   The vertical pillars coupled to each of the selection lines are arranged in a zigzag manner and include first to fourth vertical pillars PL1 to PL4 arranged in first to fourth columns sequentially arranged in the second direction. . The second vertical column PL2 is shifted from the first vertical column PL1 by the first distance in the first direction, and the third vertical column PL3 is shifted from the second vertical column PL2 by the first distance in the first direction to be the fourth vertical column. PL4 is shifted from the third vertical pillar PL3 by a first distance in the first direction. The first distance is, for example, about two pitches of the bit lines BL1 to BL4. The vertical pillars immediately adjacent to the first direction are separated in the first direction by, for example, two pitches of the bit lines BL1 to BL4.

補助配線は第1乃至第4補助配線SBL1〜SBL4を含む。第1補助配線SBL1は第1ストリング選択ラインSSL1の第4垂直柱PL4と第2ストリング選択ラインSSL2に結合された(又は貫通する)第1垂直柱PL1とを接続する。第2補助配線SBL2は第2ストリング選択ラインSSL2の第3垂直柱PL3と第3ストリング選択ラインSSL3に結合された(又は貫通する)第2垂直柱PL2とを接続する。第3補助配線SBL3は第1ストリング選択ラインSSL1に結合された(又は貫通する)第3垂直柱PL3と第2ストリング選択ラインSSL2に結合された(又は貫通する)第2垂直柱PL2とを接続する。第4補助配線SBL4は第2ストリング選択ラインSSL2に結合された(又は貫通する)第4垂直柱PL4と第3ストリング選択ラインSSL3に結合された(又は貫通する)第1垂直柱PL1とを接続する。   The auxiliary wiring includes first to fourth auxiliary wirings SBL1 to SBL4. The first auxiliary wiring SBL1 connects the fourth vertical column PL4 of the first string selection line SSL1 and the first vertical column PL1 coupled (or penetrating) to the second string selection line SSL2. The second auxiliary wiring SBL2 connects the third vertical column PL3 of the second string selection line SSL2 and the second vertical column PL2 coupled (or penetrating) to the third string selection line SSL3. The third auxiliary line SBL3 connects the third vertical pillar PL3 coupled (or penetrates) to the first string selection line SSL1 and the second vertical pillar PL2 coupled (or penetrates) to the second string selection line SSL2. To do. The fourth auxiliary line SBL4 connects the fourth vertical pillar PL4 coupled (or penetrating) to the second string selection line SSL2 and the first vertical pillar PL1 coupled (or penetrating) to the third string selection line SSL3. To do.

補助配線SBL1〜SBL4は下部コンタクト152を通じて、垂直柱PL1〜PL4に各々接続される。下部コンタクト152は垂直柱PL1〜PL4上に重畳されて各々配置される。第1乃至第4補助配線SBL1〜SBL4は第2方向に伸張する。第1及び第3補助配線SBL1、SBL3は各々第1方向に突出された第1及び第3突出部P1、P3を有し、第2及び第4補助配線SBL2、SBL4は各々第1方向と反対となる方向に突出された第2及び第4突出部P2、P4を有する。突出部P1〜P4はゲート構造体間の分離絶縁膜141の上に延長される。   The auxiliary wirings SBL1 to SBL4 are connected to the vertical pillars PL1 to PL4 through the lower contacts 152, respectively. The lower contacts 152 are respectively disposed so as to overlap the vertical pillars PL1 to PL4. The first to fourth auxiliary wirings SBL1 to SBL4 extend in the second direction. The first and third auxiliary wires SBL1 and SBL3 have first and third protrusions P1 and P3 protruding in the first direction, respectively, and the second and fourth auxiliary wires SBL2 and SBL4 are opposite to the first direction, respectively. It has the 2nd and 4th protrusion part P2, P4 protruded in the direction which becomes. The protrusions P1 to P4 are extended on the isolation insulating film 141 between the gate structures.

第1補助配線SBL1及び第3補助配線SBL3は第1方向に沿って交互に配列され、第2補助配線SBL2及び第4補助配線SBL4は第1方向に沿って交互に配列される。第1及び第2補助配線SBL1、SBL2は第2方向に沿って交互に配置され、第3及び第4補助配線SBL3、SBL4は第2方向に沿って交互に配置される。第1乃至第4補助配線SBL1〜SBL4は互いに隣接する他のビットラインに接続される。
例えば、複数個の第1補助配線SBL1は第1ビットラインBL1に接続され、複数個の第2補助配線SBL2は第2ビットラインBL2に接続され、複数個の第3補助配線SBL3は第3ビットラインBL3に接続され、複数個の第4補助配線SBL4は第4ビットラインBL4に接続される。第1乃至第4ビットラインBL1〜BL4は第2方向に延長し、第1方向に順次に直に隣接して配置される。
The first auxiliary wiring SBL1 and the third auxiliary wiring SBL3 are alternately arranged along the first direction, and the second auxiliary wiring SBL2 and the fourth auxiliary wiring SBL4 are alternately arranged along the first direction. The first and second auxiliary wirings SBL1 and SBL2 are alternately arranged along the second direction, and the third and fourth auxiliary wirings SBL3 and SBL4 are arranged alternately along the second direction. The first to fourth auxiliary wirings SBL1 to SBL4 are connected to other bit lines adjacent to each other.
For example, the plurality of first auxiliary lines SBL1 are connected to the first bit line BL1, the plurality of second auxiliary lines SBL2 are connected to the second bit line BL2, and the plurality of third auxiliary lines SBL3 are connected to the third bit line BL2. The plurality of fourth auxiliary lines SBL4 connected to the line BL3 are connected to the fourth bit line BL4. The first to fourth bit lines BL1 to BL4 extend in the second direction and are arranged immediately adjacent to each other in the first direction.

第1乃至第4ビットラインBL1〜BL4は上部コンタクト(154a、154b、154c、154d)を通じて第1乃至第4補助配線SBL1〜SBL4に各々接続される。上部コンタクト154a〜154dは突出部P1〜P4上に配置される。例えば、第1及び第3補助配線SBL1、SBL3上の第1及び第3上部コンタクト154a、154cは下部コンタクト152から第1方向にビットラインの1/2ピッチぐらいシフトされ、第2及び第4補助配線SBL2、SBL4上の第2及び第4上部コンタクト154b、154dは下部コンタクト152から第1方向の反対方向にビットラインの1/2ピッチぐらいシフトされる。   The first to fourth bit lines BL1 to BL4 are connected to the first to fourth auxiliary wirings SBL1 to SBL4 through upper contacts (154a, 154b, 154c and 154d), respectively. The upper contacts 154a to 154d are disposed on the protrusions P1 to P4. For example, the first and third upper contacts 154a and 154c on the first and third auxiliary lines SBL1 and SBL3 are shifted from the lower contact 152 in the first direction by about 1/2 pitch of the bit line, and the second and fourth auxiliary contacts The second and fourth upper contacts 154b and 154d on the wirings SBL2 and SBL4 are shifted from the lower contact 152 in the opposite direction to the first direction by about ½ pitch of the bit line.

図31は本発明の第2実施形態の他の例による垂直型メモリ装置の平面図である。図31の断面は図28を参照して理解することができる。図29及び図30を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図31を参照すると、補助配線は第1乃至第4補助配線SBL1〜SBL4を含む。第1補助配線SBL1は第1垂直柱PL1上に重畳された第1下部コンタクト152aを通じて第1垂直柱PL1に接続される。第2補助配線SBL2は第3垂直柱PL3上に重畳された第3下部コンタクト152cを通じて第3垂直柱PL3に接続される。第3補助配線SBL3は第2垂直柱PL2上に重畳された第2下部コンタクト152bを通じて第2垂直柱PL2に接続される。第4補助配線SBL4は第4垂直柱PL4上に重畳された第4下部コンタクト152dを通じて第4垂直柱PL4に接続される。
FIG. 31 is a plan view of a vertical memory device according to another example of the second embodiment of the present invention. The cross section of FIG. 31 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIGS. 29 and 30 will be omitted, and the differences will be described in detail.
Referring to FIG. 31, the auxiliary lines include first to fourth auxiliary lines SBL1 to SBL4. The first auxiliary wiring SBL1 is connected to the first vertical pillar PL1 through the first lower contact 152a superimposed on the first vertical pillar PL1. The second auxiliary wiring SBL2 is connected to the third vertical pillar PL3 through a third lower contact 152c superimposed on the third vertical pillar PL3. The third auxiliary wiring SBL3 is connected to the second vertical pillar PL2 through the second lower contact 152b superimposed on the second vertical pillar PL2. The fourth auxiliary line SBL4 is connected to the fourth vertical pillar PL4 through a fourth lower contact 152d superimposed on the fourth vertical pillar PL4.

複数個の第1補助配線SBL1は第1方向に沿って配置される。複数個の第2補助配線SBL2は第1方向に沿って配置される。複数個の第3補助配線SBLは第1方向に沿って配置される。複数個の第4補助配線SBL4は第1方向に沿って配置される。第1及び第2補助配線SBL1、SBL2は第2方向に沿って交互に配置される。第3及び第4補助配線SBL3、SBL4は第2方向に沿って交互に配置される。第1乃至第4補助配線SBL1〜SBL4は互いに隣接する他のビットラインに接続される。   The plurality of first auxiliary wirings SBL1 are arranged along the first direction. The plurality of second auxiliary wirings SBL2 are arranged along the first direction. The plurality of third auxiliary lines SBL are arranged along the first direction. The plurality of fourth auxiliary wirings SBL4 are arranged along the first direction. The first and second auxiliary wirings SBL1 and SBL2 are alternately arranged along the second direction. The third and fourth auxiliary wirings SBL3 and SBL4 are alternately arranged along the second direction. The first to fourth auxiliary wirings SBL1 to SBL4 are connected to other bit lines adjacent to each other.

複数個の第1補助配線SBL1は第1垂直柱PL1から第1方向にオフセットされた第1上部コンタクト154aを通じて第1ビットラインBL1に接続される。複数個の第2補助配線SBL2は第3垂直柱PL3から第1方向の反対方向にオフセットされた第2上部コンタクト154bを通じて第2ビットラインBL2に接続される。複数個の第3補助配線SBL3は第2垂直柱PL2から第1方向にオフセットされた第3上部コンタクト154cを通じて第3ビットラインBL3に接続される。複数個の第4補助配線SBL4は第4垂直柱PL4から第1方向の反対方向にオフセットされた第4上部コンタクト154dを通じて第4ビットラインBL4に接続される。   The plurality of first auxiliary lines SBL1 are connected to the first bit line BL1 through a first upper contact 154a offset in the first direction from the first vertical pillar PL1. The plurality of second auxiliary lines SBL2 are connected to the second bit line BL2 through the second upper contact 154b offset from the third vertical pillar PL3 in the direction opposite to the first direction. The plurality of third auxiliary lines SBL3 are connected to the third bit line BL3 through a third upper contact 154c offset in the first direction from the second vertical pillar PL2. The plurality of fourth auxiliary lines SBL4 are connected to the fourth bit line BL4 through a fourth upper contact 154d that is offset from the fourth vertical pillar PL4 in the direction opposite to the first direction.

第1補助配線SBL1上の第1上部コンタクト154aは第1下部コンタクト152aから第1方向に、例えばビットラインBL1〜BL4の1/2ピッチぐらいシフトされる。第2補助配線SBL2上の第2上部コンタクト154bは第3下部コンタクト152cから第1方向の反対方向に、例えばビットラインBL1〜BL4の1/2ピッチぐらいシフトされる。第3補助配線SBL3上の第3上部コンタクト154cは第2下部コンタクト152bから第1方向に、例えばビットラインBL1〜BL4の1/2ピッチぐらいシフトされる。第4補助配線SBL4上の第4上部コンタクト154dは第4下部コンタクト152dから第1方向の反対方向に、例えばビットラインBL1〜BL4の1/2ピッチぐらいシフトされる。   The first upper contact 154a on the first auxiliary wiring SBL1 is shifted from the first lower contact 152a in the first direction by, for example, about 1/2 pitch of the bit lines BL1 to BL4. The second upper contact 154b on the second auxiliary wiring SBL2 is shifted from the third lower contact 152c in the opposite direction to the first direction, for example, about 1/2 pitch of the bit lines BL1 to BL4. The third upper contact 154c on the third auxiliary wiring SBL3 is shifted from the second lower contact 152b in the first direction by, for example, about ½ pitch of the bit lines BL1 to BL4. The fourth upper contact 154d on the fourth auxiliary wiring SBL4 is shifted from the fourth lower contact 152d in the opposite direction to the first direction by, for example, about 1/2 pitch of the bit lines BL1 to BL4.

図32は本発明の第3実施形態による垂直型メモリ装置の平面図であり、図33は図32のI−I’線に沿う断面図である。図3、図13、及び図14を参照して説明した本発明の第1実施形態と重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図32及び図33を参照すると、ゲート構造体GLは互いに隣接する第1乃至第3ゲート構造体GL1〜GL3を含む。第1ゲート構造体GL1の第6ゲート電極G6は第1ストリング選択ラインSSL1と称され、第2ゲート構造体GL2の第6ゲート電極G6は第2ストリング選択ラインSSL2と称され、第3ゲート構造体GL3の第6ゲート電極G6は第3ストリング選択ラインSSL3と称される。第1乃至第3ストリング選択ラインSSL1〜SSL3は第2方向に沿って反復的に配置される。
32 is a plan view of a vertical memory device according to the third embodiment of the present invention, and FIG. 33 is a cross-sectional view taken along the line II ′ of FIG. A detailed description of the technical features overlapping with the first embodiment of the present invention described with reference to FIGS. 3, 13, and 14 will be omitted, and the differences will be described in detail.
Referring to FIGS. 32 and 33, the gate structure GL includes first to third gate structures GL1 to GL3 adjacent to each other. The sixth gate electrode G6 of the first gate structure GL1 is referred to as a first string selection line SSL1, and the sixth gate electrode G6 of the second gate structure GL2 is referred to as a second string selection line SSL2, and a third gate structure. The sixth gate electrode G6 of the body GL3 is referred to as a third string selection line SSL3. The first to third string selection lines SSL1 to SSL3 are repeatedly arranged along the second direction.

選択ラインの各々に結合された垂直柱は第2方向に沿って順次的に配列された第1、第2、及び第3列に各々配置された第1、第2、及び第3垂直柱PL1、PL2、PL3を含む。第1乃至第3垂直柱PL1〜PL3は第1方向及び第2方向のマトリックス状に配列される。
補助配線は第2方向に順次的に配置された第1補助配線SBL1、第2補助配線SBL2、及び第3補助配線SBL3を含む。例えば、第1補助配線SBL1は第1ストリング選択ラインSSL1に結合された(又は貫通する)第3垂直柱PL3と第2ストリング選択ラインSSL2に結合された(又は貫通する)第1垂直柱PL1とを接続し、第3補助配線SBL3は第2ストリング選択ラインSSL2に結合された(又は貫通する)第3垂直柱PL3と第3ストリング選択ラインSSL3に結合された(又は貫通する)第1垂直柱PL1とを接続する。第2補助配線SBL2は第2垂直柱PL2上に重畳されて提供される。
The vertical pillars coupled to each of the selection lines are first, second, and third vertical pillars PL1 respectively disposed in first, second, and third columns that are sequentially arranged along the second direction. , PL2, and PL3. The first to third vertical columns PL1 to PL3 are arranged in a matrix in the first direction and the second direction.
The auxiliary wiring includes a first auxiliary wiring SBL1, a second auxiliary wiring SBL2, and a third auxiliary wiring SBL3 that are sequentially arranged in the second direction. For example, the first auxiliary line SBL1 is coupled to (or penetrates) the first string selection line SSL1 and the first vertical pillar PL1 is coupled to (or penetrates) the second string selection line SSL2. The third auxiliary line SBL3 is coupled to (or penetrates) the second string selection line SSL2 and the first vertical pillar is coupled (or penetrates) to the third string selection line SSL3. Connect to PL1. The second auxiliary line SBL2 is provided to be superimposed on the second vertical pillar PL2.

第1乃至第3補助配線SBL1〜SBL3は第1乃至第3下部コンタクト152a〜152cを通じて第1乃至第3垂直柱PL1〜PL3に各々接続される。下部コンタクト152a〜152cは第1乃至第3垂直柱PL1〜PL3上に各々重畳されて提供される。
第1補助配線SBL1と第3補助配線SBL3との各々は第2方向に延長される。第1補助配線SBL1は第1方向に突出された第1突出部P1を有し、第3補助配線SBL3は第1方向に反対となる方向に突出された第2突出部P2を有する。突出部(P1、P2)はゲート構造体(GL1、GL2)間の分離絶縁膜141の上に延長される。第2補助配線SBL2は第2垂直柱PL2上及びそれに隣接して提供される。
The first to third auxiliary wires SBL1 to SBL3 are connected to the first to third vertical columns PL1 to PL3 through the first to third lower contacts 152a to 152c, respectively. The lower contacts 152a to 152c are provided to overlap the first to third vertical pillars PL1 to PL3, respectively.
Each of the first auxiliary wiring SBL1 and the third auxiliary wiring SBL3 is extended in the second direction. The first auxiliary wiring SBL1 has a first protrusion P1 protruding in the first direction, and the third auxiliary wiring SBL3 has a second protrusion P2 protruding in a direction opposite to the first direction. The protrusions (P1, P2) are extended on the isolation insulating film 141 between the gate structures (GL1, GL2). The second auxiliary line SBL2 is provided on and adjacent to the second vertical pillar PL2.

複数個の第1補助配線SBL1は第1方向に沿って配置される。複数個の第2補助配線SBL2は第1方向に沿って配置される。複数個の第3補助配線SBL3は第1方向に沿って配置される。第1乃至第3補助配線SBL1〜SBL3は第2方向に沿って反復的に配置される。第1補助配線SBL1、第2補助配線SBL2、及び第3補助配線SBL3は互いに隣接する他のビットラインに接続される。例えば、複数個の第1補助配線SBL1は第1ビットラインBL1に接続され、複数個の第2補助配線SBL2は第2ビットラインBL2に接続され、複数個の第3補助配線SBL3は第3ビットラインBL3に接続される。   The plurality of first auxiliary wirings SBL1 are arranged along the first direction. The plurality of second auxiliary wirings SBL2 are arranged along the first direction. The plurality of third auxiliary wirings SBL3 are arranged along the first direction. The first to third auxiliary wirings SBL1 to SBL3 are repeatedly arranged along the second direction. The first auxiliary wiring SBL1, the second auxiliary wiring SBL2, and the third auxiliary wiring SBL3 are connected to other bit lines adjacent to each other. For example, the plurality of first auxiliary lines SBL1 are connected to the first bit line BL1, the plurality of second auxiliary lines SBL2 are connected to the second bit line BL2, and the plurality of third auxiliary lines SBL3 are connected to the third bit line BL2. Connected to line BL3.

第1乃至第3ビットラインBL1〜BL3は第2方向に延長し、第1方向に順次に配列されて提供される。第1ビットラインBL1は第1上部コンタクト154aを通じて複数個の第1補助配線SBL1に接続される。第2ビットラインBL2は第2上部コンタクト154bを通じて複数個の第2補助配線SBL2に接続される。第3ビットラインBL3は第3上部コンタクト154cを通じて複数個の第3補助配線SBL3に接続される。
第1及び第3上部コンタクト154a、154cはゲート構造体GL1〜GL3間の分離絶縁膜141上に配置される。第1上部コンタクト154aは第1下部コンタクト152aから第1方向に、例えばビットラインBL1〜BL3の1ピッチぐらいシフトされ、第3上部コンタクト154cは第3下部コンタクト152cから第1方向の反対方向に、例えばビットラインBL1〜BL3の1ピッチぐらいシフトされる。第2上部コンタクト154bは第2垂直柱PL2上に重畳されて提供される。
The first to third bit lines BL1 to BL3 extend in the second direction and are sequentially arranged in the first direction. The first bit line BL1 is connected to the plurality of first auxiliary lines SBL1 through the first upper contact 154a. The second bit line BL2 is connected to the plurality of second auxiliary lines SBL2 through the second upper contact 154b. The third bit line BL3 is connected to the plurality of third auxiliary lines SBL3 through the third upper contact 154c.
The first and third upper contacts 154a and 154c are disposed on the isolation insulating film 141 between the gate structures GL1 to GL3. The first upper contact 154a is shifted from the first lower contact 152a in the first direction, for example, about one pitch of the bit lines BL1 to BL3, and the third upper contact 154c is shifted from the third lower contact 152c in the opposite direction to the first direction. For example, the bit lines BL1 to BL3 are shifted by about 1 pitch. The second upper contact 154b is provided to be overlapped on the second vertical pillar PL2.

図34は本発明の第3実施形態の他の例による垂直型メモリ装置の平面図であり、図35は図34のI−I’線に沿う断面図である。図32及び図33を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図34及び図35を参照すると、第2補助配線SBL2が形成されないこともある。第2ビットラインBL2は、第2補助配線SBL2無しで、第2下部コンタクト152b及び第2上部コンタクト154bを通じて第2垂直柱PL2に直接接続される。
FIG. 34 is a plan view of a vertical memory device according to another example of the third embodiment of the present invention, and FIG. 35 is a cross-sectional view taken along the line II ′ of FIG. Detailed descriptions of technical features that are the same as those described with reference to FIGS. 32 and 33 will be omitted, and differences will be described in detail.
Referring to FIGS. 34 and 35, the second auxiliary wiring SBL2 may not be formed. The second bit line BL2 is directly connected to the second vertical pillar PL2 through the second lower contact 152b and the second upper contact 154b without the second auxiliary wiring SBL2.

図36は本発明の第3実施形態の更に他の例による垂直型メモリ装置の平面図である。図36の断面は図28を参照して理解することができる。図32及び図33を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図36を参照すると、第1ビットラインBL1は第1垂直柱PL1から第1方向に、例えばビットラインの1ピッチぐらいオフセットされた第1上部コンタクト154aを通じて複数個の第1補助配線SBL1に接続される。第3ビットラインBL3は第3垂直柱PL3から第1方向の反対方向に、例えばビットラインの1ピッチぐらいオフセットされた第3上部コンタクト154cを通じて複数個の第3補助配線SBL3に接続される。第2ビットラインBL2は第2垂直柱PL2上に重畳された第2上部コンタクト154bを通じて複数個の第2補助配線SBL2に接続される。
さらに、図34及び図35を参照して説明したように、第2補助配線SBL2が形成されないこともある。第2ビットラインBL2は、第2補助配線SBL2無しで、第2下部コンタクト152b及び第2上部コンタクト154bを通じて第2垂直柱PL2に直接接続される。
FIG. 36 is a plan view of a vertical memory device according to still another example of the third embodiment of the present invention. The cross section of FIG. 36 can be understood with reference to FIG. Detailed descriptions of technical features that are the same as those described with reference to FIGS. 32 and 33 will be omitted, and differences will be described in detail.
Referring to FIG. 36, the first bit line BL1 is connected to the plurality of first auxiliary lines SBL1 through the first upper contacts 154a offset from the first vertical pillar PL1 in the first direction, for example, by one pitch of the bit lines. The The third bit line BL3 is connected to a plurality of third auxiliary lines SBL3 through a third upper contact 154c offset from the third vertical pillar PL3 in the first direction, for example, by one pitch of the bit line. The second bit line BL2 is connected to the plurality of second auxiliary lines SBL2 through the second upper contact 154b superimposed on the second vertical pillar PL2.
Furthermore, as described with reference to FIGS. 34 and 35, the second auxiliary wiring SBL2 may not be formed. The second bit line BL2 is directly connected to the second vertical pillar PL2 through the second lower contact 152b and the second upper contact 154b without the second auxiliary wiring SBL2.

図37は本発明の第4実施形態による垂直型メモリ装置の平面図である。図37の断面は図33を参照して理解することができる。図32及び図33を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図37を参照すると、選択ラインの各々に結合された垂直柱はジグザグに配置され、第2方向に沿って順次に配列された第1乃至第5列に各々配置された第1乃至第5垂直柱PL1〜PL5を含む。第2垂直柱PL2は第1垂直柱PL1から第1方向に第1距離ぐらいシフトされ、第3垂直柱PL3は第2垂直柱PL2から第1方向に第1距離ぐらいシフトされ、第4垂直柱PL4は第3垂直柱PL3から第1方向に第1距離ぐらいシフトされ、第5垂直柱PL5は第4垂直柱PL4から第1方向に第1距離ぐらいシフトされる。直に隣接する垂直柱は、例えばビットラインBL1〜BL4の2ピッチ以上に第1方向に離隔される。
FIG. 37 is a plan view of a vertical memory device according to the fourth embodiment of the present invention. The cross section of FIG. 37 can be understood with reference to FIG. Detailed descriptions of technical features that are the same as those described with reference to FIGS. 32 and 33 will be omitted, and differences will be described in detail.
Referring to FIG. 37, the vertical pillars coupled to each of the selection lines are arranged in a zigzag manner, and are arranged in first to fifth columns arranged sequentially in a second direction. Includes pillars PL1-PL5. The second vertical column PL2 is shifted from the first vertical column PL1 by the first distance in the first direction, and the third vertical column PL3 is shifted from the second vertical column PL2 by the first distance in the first direction to be the fourth vertical column. PL4 is shifted from the third vertical column PL3 by a first distance in the first direction, and the fifth vertical column PL5 is shifted from the fourth vertical column PL4 by a first distance in the first direction. Immediately adjacent vertical columns are spaced apart in the first direction by, for example, two or more pitches of bit lines BL1 to BL4.

補助配線は第1乃至第5補助配線SBL1〜SBL5を含む。第1補助配線SBL1は第1ストリング選択ラインSSL1に結合された(又は貫通する)第4垂直柱PL4と第2ストリング選択ラインSSL2に結合された(又は貫通する)第1垂直柱PL1とを接続する。第2補助配線SBL2は第2垂直柱PL2上及びそれに隣接して提供されて、第2垂直柱PL2に接続される。第3補助配線SBL3は第2ストリング選択ラインSSL2に結合された(又は貫通する)第5垂直柱PL5と第3ストリング選択ラインSSL3に結合された(又は貫通する)第2垂直柱PL2とを接続する。第4補助配線SBL4は第1ストリング選択ラインSSL1に結合された(又は貫通する)第5垂直柱PL5と第2ストリング選択ラインSSL2に結合された(又は貫通する)第2垂直柱PL2とを接続する。第5補助配線SBL5は第2ストリング選択ラインSSL2に結合された(又は貫通する)第4垂直柱PL4と第3ストリング選択ラインSSL3に結合された(又は貫通する)第1垂直柱PL1とを接続する。第1乃至第5補助配線SBL1〜SBL5は下部コンタクト(152a、152b、152c、152d、152e)を通じて、第1乃至第5垂直柱PL1〜PL5に各々接続される。下部コンタクト(152a、152b、152c、152d、152e)は第1乃至第5垂直柱PL1〜PL5の各々に重畳されて配置されてもよい。   The auxiliary wiring includes first to fifth auxiliary wirings SBL1 to SBL5. The first auxiliary line SBL1 connects the fourth vertical pillar PL4 coupled (or penetrates) to the first string selection line SSL1 and the first vertical pillar PL1 coupled (or penetrates) to the second string selection line SSL2. To do. The second auxiliary line SBL2 is provided on and adjacent to the second vertical pillar PL2, and is connected to the second vertical pillar PL2. The third auxiliary line SBL3 connects the fifth vertical pillar PL5 coupled (or penetrates) to the second string selection line SSL2 and the second vertical pillar PL2 coupled (or penetrates) to the third string selection line SSL3. To do. The fourth auxiliary line SBL4 connects the fifth vertical pillar PL5 coupled (or penetrates) to the first string selection line SSL1 and the second vertical pillar PL2 coupled (or penetrates) to the second string selection line SSL2. To do. The fifth auxiliary line SBL5 connects the fourth vertical column PL4 coupled (or penetrates) to the second string selection line SSL2 and the first vertical column PL1 coupled (or penetrates) to the third string selection line SSL3. To do. The first to fifth auxiliary wires SBL1 to SBL5 are connected to the first to fifth vertical columns PL1 to PL5 through lower contacts (152a, 152b, 152c, 152d, 152e), respectively. The lower contacts (152a, 152b, 152c, 152d, 152e) may be disposed to overlap each of the first to fifth vertical columns PL1 to PL5.

第1補助配線SBL1及び第4補助配線SBL4は第1方向に沿って交互に配列され、第3補助配線SBL3及び第5補助配線SBL5は第1方向に沿って交互に配列される。第1、第2、及び第3補助配線SBL1、SBL2、SBL3は第2方向に沿って反復的に配置され、第4及び第5補助配線SBL4、SBL5は第2方向に沿って反復的に配置される。第1乃至第5補助配線SBL1〜SBL5は互いに隣接する他のビットラインに接続される。
例えば、複数個の第1補助配線SBL1は第1ビットラインBL1に接続され、複数個の第2補助配線SBL2は第2ビットラインBL2に接続され、第3補助配線SBL3は第3ビットラインBL3に接続され、複数個の第4補助配線SBL4は第4ビットラインBL4に接続され、複数個の第5補助配線SBL5は第5ビットラインBL5に接続される。
The first auxiliary wiring SBL1 and the fourth auxiliary wiring SBL4 are alternately arranged along the first direction, and the third auxiliary wiring SBL3 and the fifth auxiliary wiring SBL5 are alternately arranged along the first direction. The first, second, and third auxiliary wirings SBL1, SBL2, and SBL3 are repeatedly arranged along the second direction, and the fourth and fifth auxiliary wirings SBL4 and SBL5 are repeatedly arranged along the second direction. Is done. The first to fifth auxiliary wirings SBL1 to SBL5 are connected to other bit lines adjacent to each other.
For example, the plurality of first auxiliary lines SBL1 are connected to the first bit line BL1, the plurality of second auxiliary lines SBL2 are connected to the second bit line BL2, and the third auxiliary line SBL3 is connected to the third bit line BL3. The plurality of fourth auxiliary lines SBL4 are connected to the fourth bit line BL4, and the plurality of fifth auxiliary lines SBL5 are connected to the fifth bit line BL5.

第1乃至第5ビットラインBL1〜BL5は第2方向に延長し、第1方向に順次に隣接して配置される。第1乃至第5ビットラインBL1〜BL5は第1乃至第5上部コンタクト154a、154b、154c、154d、154eを通じて、第1乃至第5補助配線SBL1〜SBL5に各々接続される。第1上部コンタクト154aは第1下部コンタクト152aから第1方向に、例えばビットラインBL1〜BL5の1ピッチぐらいシフトされる。第2上部コンタクト154bは第3垂直柱PL3上に提供される。第3上部コンタクト154cは第5下部コンタクト152eから第1方向の反対方向に、例えばビットラインBL1〜BL5の1ピッチぐらいシフトされる。第4上部コンタクト154dは第2下部コンタクト152bから第1方向に、例えばビットラインBL1〜BL5の1ピッチぐらいシフトされる。第5上部コンタクト154eは第4下部コンタクト152dから第1方向の反対方向に、例えばビットラインBL1〜BL5の1ピッチぐらいシフトされる。   The first to fifth bit lines BL1 to BL5 extend in the second direction and are sequentially adjacent to each other in the first direction. The first to fifth bit lines BL1 to BL5 are connected to the first to fifth auxiliary wirings SBL1 to SBL5 through the first to fifth upper contacts 154a, 154b, 154c, 154d and 154e, respectively. The first upper contact 154a is shifted from the first lower contact 152a in the first direction by, for example, one pitch of the bit lines BL1 to BL5. The second upper contact 154b is provided on the third vertical pillar PL3. The third upper contact 154c is shifted from the fifth lower contact 152e in the opposite direction to the first direction by, for example, one pitch of the bit lines BL1 to BL5. The fourth upper contact 154d is shifted from the second lower contact 152b in the first direction by, for example, one pitch of the bit lines BL1 to BL5. The fifth upper contact 154e is shifted from the fourth lower contact 152d in the opposite direction to the first direction by, for example, one pitch of the bit lines BL1 to BL5.

図38は本発明の第4実施形態の他の例による垂直型メモリ装置の平面図である。図38の断面は図35を参照して理解することができる。図37を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図38を参照すると、第3補助配線SBL3が形成されないこともある。第3ビットラインBL3は、第3補助配線SBL3無しで、第2下部コンタクト152b及び第3上部コンタクト154cを通じて第3垂直柱PL3に接続される。
FIG. 38 is a plan view of a vertical memory device according to another example of the fourth embodiment of the present invention. The cross section of FIG. 38 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIG. 37 will be omitted, and the differences will be described in detail.
Referring to FIG. 38, the third auxiliary wiring SBL3 may not be formed. The third bit line BL3 is connected to the third vertical pillar PL3 through the second lower contact 152b and the third upper contact 154c without the third auxiliary line SBL3.

図39は本発明の第4実施形態の更に他の例による垂直型メモリ装置の平面図である。図39の断面は図28を参照して理解することができる。図37を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図39を参照すると、第1補助配線SBL1は第1ストリング選択ラインSSL1に結合された(又は貫通する)第4垂直柱PL4上及び第2ストリング選択ラインSSL2に結合された(又は貫通する)第1垂直柱PL1上に配置され、第1ストリング選択ラインSSL1に結合された(又は貫通する)第4垂直柱PL4及び第2ストリング選択ラインSSL2に結合された(又は貫通する)第1垂直柱PL1を接続する。
第2補助配線SBL2は第3垂直柱PL3上に配置され、第3垂直柱PL3を接続する。
FIG. 39 is a plan view of a vertical memory device according to still another example of the fourth embodiment of the present invention. The cross section of FIG. 39 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIG. 37 will be omitted, and the differences will be described in detail.
Referring to FIG. 39, the first auxiliary line SBL1 is coupled to (or penetrates) the fourth vertical pillar PL4 coupled to (or penetrates) the first string selection line SSL1 and to the second string selection line SSL2. A first vertical column PL1 disposed on one vertical column PL1 and coupled (or penetrates) to a fourth vertical column PL4 and a second string selection line SSL2 coupled (or penetrates) the first string selection line SSL1. Connect.
The second auxiliary wiring SBL2 is disposed on the third vertical pillar PL3 and connects the third vertical pillar PL3.

第3補助配線SBL3は第2ストリング選択ラインSSL2に結合された(又は貫通する)第5垂直柱PL5上及び第3ストリング選択ラインSSL3に結合された(又は貫通する)第2垂直柱PL2上に配置され、第2ストリング選択ラインSSL2に結合された(又は貫通する)第5垂直柱PL5及び第3ストリング選択ラインSSL3に結合された(又は貫通する)第2垂直柱PL2を接続する。
第4補助配線SBL4は第1ストリング選択ラインSSL1に結合された(又は貫通する)第5垂直柱PL5上及び第2ストリング選択ラインSSL2に結合された(又は貫通する)第2垂直柱PL2上に配置され、第1ストリング選択ラインSSL1に結合された(又は貫通する)第5垂直柱PL5及び第2ストリング選択ラインSSL2に結合された(又は貫通する)第2垂直柱PL2を接続する。
The third auxiliary line SBL3 is on the fifth vertical column PL5 coupled (or penetrates) to the second string selection line SSL2 and on the second vertical column PL2 coupled (or penetrates) the third string selection line SSL3. The fifth vertical pillar PL5 disposed and coupled (or penetrates) to the second string selection line SSL2 is connected to the second vertical pillar PL2 coupled to (or penetrates) the third string selection line SSL3.
The fourth auxiliary line SBL4 is on the fifth vertical column PL5 coupled (or penetrates) the first string selection line SSL1 and on the second vertical column PL2 coupled (or penetrates) the second string selection line SSL2. The fifth vertical pillar PL5 disposed and coupled to (or penetrates) the first string selection line SSL1 is connected to the second vertical pillar PL2 coupled to (or penetrates) the second string selection line SSL2.

第5補助配線SBL5は第2ストリング選択ラインSSL2に結合された(又は貫通する)第4垂直柱PL4上及び第3ストリング選択ラインSSL3に結合された(又は貫通する)第1垂直柱PL1上に配置され、第2ストリング選択ラインSSL2に結合された(又は貫通する)第4垂直柱PL4及び第3ストリング選択ラインSSL3に結合された(又は貫通する)第1垂直柱PL1を接続する。   The fifth auxiliary wiring SBL5 is on the fourth vertical column PL4 coupled (or penetrates) to the second string selection line SSL2 and on the first vertical column PL1 coupled (or penetrates) the third string selection line SSL3. The fourth vertical column PL4 disposed and coupled to (or penetrates) the second string selection line SSL2 is connected to the first vertical column PL1 coupled to (or penetrates) the third string selection line SSL3.

第1ビットラインBL1は複数個の第1補助配線SBL1に接続される。第2ビットラインBL2は複数個の第2補助配線SBL2に接続される。第3ビットラインBL3は複数個の第3補助配線SBL3に接続される。第4ビットラインBL4は複数個の第4補助配線SBL4に接続される。第5ビットラインBL5は複数個の第5補助配線SBL5に接続される。
さらに、図38を参照して説明したように、第2補助配線SBL2が形成されないこともある。その場合、第2ビットラインBL2は、第2補助配線SBL2無しで、第3下部コンタクト152c及び第2上部コンタクト154bを通じて第3垂直柱PL3に直接接続される。
一側面で、第1補助配線SBL1の長軸は第2補助配線SBL2の長軸と直交する。
The first bit line BL1 is connected to a plurality of first auxiliary lines SBL1. The second bit line BL2 is connected to a plurality of second auxiliary lines SBL2. The third bit line BL3 is connected to a plurality of third auxiliary lines SBL3. The fourth bit line BL4 is connected to a plurality of fourth auxiliary lines SBL4. The fifth bit line BL5 is connected to a plurality of fifth auxiliary lines SBL5.
Furthermore, as described with reference to FIG. 38, the second auxiliary wiring SBL2 may not be formed. In this case, the second bit line BL2 is directly connected to the third vertical pillar PL3 through the third lower contact 152c and the second upper contact 154b without the second auxiliary wiring SBL2.
In one aspect, the long axis of the first auxiliary wiring SBL1 is orthogonal to the long axis of the second auxiliary wiring SBL2.

図40は本発明の第5実施形態による垂直型メモリ装置の平面図である。図40の断面は図33を参照して理解することができる。図37を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図40を参照すると、選択ラインの各々に結合された垂直柱はジグザグに配置され、第2方向に沿って順次に配列された第1乃至第6列に各々配置された第1乃至第6垂直柱PL1〜PL6を含む。第2垂直柱PL2は第1垂直柱PL1から第1方向に第1距離ぐらいシフトされ、第3垂直柱PL3は第2垂直柱PL2から第1方向に第1距離ぐらいシフトされ、第4垂直柱PL4は第3垂直柱PL3から第1方向に第1距離ぐらいシフトされ、第5垂直柱PL5は第4垂直柱PL4から第1方向に第1距離ぐらいシフトされ、第6垂直柱PL6は第5垂直柱PL5から第1方向に第1距離ぐらいシフトされる。直に隣接する垂直柱は、例えばビットラインBL1〜BL6の2ピッチ以上に第1方向に離隔される。
FIG. 40 is a plan view of a vertical memory device according to a fifth embodiment of the present invention. The cross section of FIG. 40 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIG. 37 will be omitted, and the differences will be described in detail.
Referring to FIG. 40, the vertical pillars coupled to each of the selection lines are arranged in a zigzag manner, and are arranged in first to sixth columns sequentially arranged in the second direction. Includes pillars PL1-PL6. The second vertical column PL2 is shifted from the first vertical column PL1 by the first distance in the first direction, and the third vertical column PL3 is shifted from the second vertical column PL2 by the first distance in the first direction to be the fourth vertical column. PL4 is shifted from the third vertical column PL3 in the first direction by a first distance, the fifth vertical column PL5 is shifted from the fourth vertical column PL4 in the first direction by a first distance, and the sixth vertical column PL6 is in the fifth direction. It is shifted from the vertical pillar PL5 by a first distance in the first direction. Immediately adjacent vertical columns are spaced apart in the first direction by, for example, two or more pitches of bit lines BL1 to BL6.

補助配線は第1乃至第6補助配線SBL1〜SBL6を含む。第1補助配線SBL1は第1ストリング選択ラインSSL1の第5垂直柱PL5と第2ストリング選択ラインSSL2の第1垂直柱PL1とを接続する。第2補助配線SBL2は第3垂直柱PL3上及びそれに隣接して提供されて、第3垂直柱PL3に接続される。第3補助配線SBL3は第2ストリング選択ラインSSL2の第5垂直柱PL5と第3ストリング選択ラインSSL3の第1垂直柱PL1とを接続する。第4補助配線SBL4は第1ストリング選択ラインSSL1の第6垂直柱PL6と第2ストリング選択ラインSSL2の第2垂直柱PL2とを接続する。第5補助配線SBL5は第4垂直柱PL4上及びそれに隣接して提供されて、第4垂直柱PL4に接続される。第6補助配線SBL6は第2ストリング選択ラインSSL2の第6垂直柱PL6と第3ストリング選択ラインSSL3の第2垂直柱PL2とを接続する。   The auxiliary wiring includes first to sixth auxiliary wirings SBL1 to SBL6. The first auxiliary line SBL1 connects the fifth vertical column PL5 of the first string selection line SSL1 and the first vertical column PL1 of the second string selection line SSL2. The second auxiliary line SBL2 is provided on and adjacent to the third vertical column PL3 and is connected to the third vertical column PL3. The third auxiliary line SBL3 connects the fifth vertical column PL5 of the second string selection line SSL2 and the first vertical column PL1 of the third string selection line SSL3. The fourth auxiliary line SBL4 connects the sixth vertical column PL6 of the first string selection line SSL1 and the second vertical column PL2 of the second string selection line SSL2. The fifth auxiliary line SBL5 is provided on and adjacent to the fourth vertical column PL4 and is connected to the fourth vertical column PL4. The sixth auxiliary line SBL6 connects the sixth vertical column PL6 of the second string selection line SSL2 and the second vertical column PL2 of the third string selection line SSL3.

第1乃至第6補助配線SBL1〜SBL6は下部コンタクト(152a、152c、152e、152b、152d、152f)を通じて、第1乃至第6垂直柱PL1〜PL6に各々接続される。下部コンタクト(152a、152b、152c、152d、152e、152f)は垂直柱PL1〜PL6上に重畳されて配置される。
第1補助配線SBL1及び第4補助配線SBL4は第1方向に沿って交互に配列され、第3補助配線SBL3及び第6補助配線SBL6は第1方向に沿って交互に配列される。第1、第2、及び第3補助配線SBL1、SBL2、SBL3は第2方向に沿って反復的に配置され、第4、第5、及び第6補助配線SBL4、SBL5、SBL6は第2方向に沿って反復的に配置される。
The first to sixth auxiliary wires SBL1 to SBL6 are connected to the first to sixth vertical columns PL1 to PL6 through lower contacts (152a, 152c, 152e, 152b, 152d, 152f), respectively. The lower contacts (152a, 152b, 152c, 152d, 152e, 152f) are arranged so as to be superimposed on the vertical columns PL1 to PL6.
The first auxiliary wiring SBL1 and the fourth auxiliary wiring SBL4 are alternately arranged along the first direction, and the third auxiliary wiring SBL3 and the sixth auxiliary wiring SBL6 are alternately arranged along the first direction. The first, second, and third auxiliary wirings SBL1, SBL2, and SBL3 are repeatedly arranged along the second direction, and the fourth, fifth, and sixth auxiliary wirings SBL4, SBL5, and SBL6 are arranged in the second direction. Are arranged repeatedly.

第1乃至第6補助配線SBL1〜SBL6は互いに隣接する他のビットラインに接続される。例えば、複数個の第1補助配線SBL1は第1ビットラインBL1に接続され、複数個の第2補助配線SBL2は第2ビットラインBL2に接続され、複数個の第3補助配線SBL3は第3ビットラインBL3に接続され、複数個の第4補助配線SBL4は第4ビットラインBL4に接続され、複数個の第5補助配線SBL5は第5ビットラインBL5に接続され、複数個の第6補助配線SBL6は第6ビットラインBL6に接続される。
第1乃至第6ビットラインBL1〜BL6は第2方向に延長し、第1方向に順次に直に隣接して配置される。
The first to sixth auxiliary wirings SBL1 to SBL6 are connected to other bit lines adjacent to each other. For example, the plurality of first auxiliary lines SBL1 are connected to the first bit line BL1, the plurality of second auxiliary lines SBL2 are connected to the second bit line BL2, and the plurality of third auxiliary lines SBL3 are connected to the third bit line BL2. The plurality of fourth auxiliary lines SBL4 are connected to the fourth bit line BL4, the plurality of fifth auxiliary lines SBL5 are connected to the fifth bit line BL5, and the plurality of sixth auxiliary lines SBL6 are connected to the line BL3. Is connected to the sixth bit line BL6.
The first to sixth bit lines BL1 to BL6 extend in the second direction and are arranged immediately adjacent to each other in the first direction.

第1上部コンタクト154aは第1下部コンタクト152aから第1方向に、例えばビットラインBL1〜BL6の1ピッチぐらいシフトされる。第2上部コンタクト154bは第3垂直柱PL3上に提供される。第3上部コンタクト154cは第5下部コンタクト152eから第1方向の反対方向に、例えばビットラインBL1〜BL6の1ピッチぐらいシフトされる。第4上部コンタクト154dは第2下部コンタクト152bから第1方向に、例えばビットラインBL1〜BL6の1ピッチぐらいシフトされる。第5上部コンタクト154eは第4垂直柱PL4上に提供される。第6上部コンタクト154fは第6下部コンタクト152fから第1方向の反対方向に、例えばビットラインBL1〜BL6の1ピッチぐらいシフトされる。
第1乃至第6ビットラインBL1〜BL6は第1乃至第6上部コンタクト154a、154b、154c、154d、154e、154fを通じて、第1乃至第6補助配線SBL1〜SBL6に各々接続される。
The first upper contact 154a is shifted from the first lower contact 152a in the first direction by, for example, one pitch of the bit lines BL1 to BL6. The second upper contact 154b is provided on the third vertical pillar PL3. The third upper contact 154c is shifted from the fifth lower contact 152e in the opposite direction to the first direction by, for example, one pitch of the bit lines BL1 to BL6. The fourth upper contact 154d is shifted from the second lower contact 152b in the first direction by, for example, one pitch of the bit lines BL1 to BL6. The fifth upper contact 154e is provided on the fourth vertical pillar PL4. The sixth upper contact 154f is shifted from the sixth lower contact 152f in the direction opposite to the first direction by, for example, one pitch of the bit lines BL1 to BL6.
The first to sixth bit lines BL1 to BL6 are connected to the first to sixth auxiliary wirings SBL1 to SBL6 through the first to sixth upper contacts 154a, 154b, 154c, 154d, 154e, and 154f, respectively.

図41は本発明の第5実施形態の他の例による垂直型メモリ装置の平面図である。図41の断面は図35を参照して理解することができる。図40を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図41を参照すると、第2及び第5補助配線SBL2、SBL5が形成されないこともある。第2ビットラインBL2は、第2補助配線SBL2無しで、第3下部コンタクト152c及び第2上部コンタクト154bを通じて第3垂直柱PL3に直接接続される。第5ビットラインBL5は、第5補助配線SBL5無しで、第4下部コンタクト152d及び第5上部コンタクト154eを通じて第4垂直柱PL4に直接接続される。
FIG. 41 is a plan view of a vertical memory device according to another example of the fifth embodiment of the present invention. The cross section of FIG. 41 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIG. 40 will be omitted, and the differences will be described in detail.
Referring to FIG. 41, the second and fifth auxiliary wirings SBL2 and SBL5 may not be formed. The second bit line BL2 is directly connected to the third vertical pillar PL3 through the third lower contact 152c and the second upper contact 154b without the second auxiliary wiring SBL2. The fifth bit line BL5 is directly connected to the fourth vertical pillar PL4 through the fourth lower contact 152d and the fifth upper contact 154e without the fifth auxiliary line SBL5.

図42は本発明の第5実施形態の更に他の例による垂直型メモリ装置の平面図である。図42の断面は図28を参照して理解することができる。図40を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図42を参照すると、第2ストリング選択ラインSSL2において、第1補助配線SBL1は第1垂直柱PL1上又は隣接して配置され、第1垂直柱PL1に接続される。第2補助配線SBL2は第3垂直柱PL3上又は隣接して配置され、第3垂直柱PL3に接続される。第3補助配線SBL3は第5垂直柱PL5上又は隣接して配置され、第5垂直柱PL5に接続される。第4補助配線SBL4は第2垂直柱PL2上又は隣接して配置され、第2垂直柱PL2に接続される。第5補助配線SBL5は第4垂直柱PL4上又は隣接して配置され、第4垂直柱PL4に接続される。第6補助配線SBL6は第6垂直柱PL6上又は隣接して配置され、第6垂直柱PL6に接続される。
FIG. 42 is a plan view of a vertical memory device according to still another example of the fifth embodiment of the present invention. The cross section of FIG. 42 can be understood with reference to FIG. A detailed description of the technical features that overlap with those described with reference to FIG. 40 will be omitted, and the differences will be described in detail.
Referring to FIG. 42, in the second string selection line SSL2, the first auxiliary wiring SBL1 is disposed on or adjacent to the first vertical pillar PL1, and is connected to the first vertical pillar PL1. The second auxiliary wiring SBL2 is disposed on or adjacent to the third vertical column PL3 and is connected to the third vertical column PL3. The third auxiliary wiring SBL3 is disposed on or adjacent to the fifth vertical column PL5 and is connected to the fifth vertical column PL5. The fourth auxiliary wiring SBL4 is disposed on or adjacent to the second vertical pillar PL2, and is connected to the second vertical pillar PL2. The fifth auxiliary wiring SBL5 is disposed on or adjacent to the fourth vertical column PL4 and is connected to the fourth vertical column PL4. The sixth auxiliary wiring SBL6 is disposed on or adjacent to the sixth vertical column PL6 and is connected to the sixth vertical column PL6.

第1ビットラインBL1は複数個の第1補助配線SBL1に接続される。第2ビットラインBL2は複数個の第2補助配線SBL2に接続される。第3ビットラインBL3は複数個の第3補助配線SBL3に接続される。第4ビットラインBL4は複数個の第4補助配線SBL4に接続される。第5ビットラインBL5は複数個の第5補助配線SBL5に接続される。第6ビットラインBL6は複数個の第6補助配線SBL6に接続される。
さらに、図41を参照して説明したように、第2及び第5補助配線SBL2、SBL5が形成されないこともある。その場合、第2ビットラインBL2は、第2補助配線SBL2無しで、第3下部コンタクト152c及び第2上部コンタクト154bを通じて第3垂直柱PL3に直接接続される。第5ビットラインBL5は、第5補助配線SBL5無しで、第4下部コンタクト152d及び第5上部コンタクト154eを通じて第4垂直柱PL4に直接接続される。
The first bit line BL1 is connected to a plurality of first auxiliary lines SBL1. The second bit line BL2 is connected to a plurality of second auxiliary lines SBL2. The third bit line BL3 is connected to a plurality of third auxiliary lines SBL3. The fourth bit line BL4 is connected to a plurality of fourth auxiliary lines SBL4. The fifth bit line BL5 is connected to a plurality of fifth auxiliary lines SBL5. The sixth bit line BL6 is connected to a plurality of sixth auxiliary lines SBL6.
Furthermore, as described with reference to FIG. 41, the second and fifth auxiliary wirings SBL2 and SBL5 may not be formed. In this case, the second bit line BL2 is directly connected to the third vertical pillar PL3 through the third lower contact 152c and the second upper contact 154b without the second auxiliary wiring SBL2. The fifth bit line BL5 is directly connected to the fourth vertical pillar PL4 through the fourth lower contact 152d and the fifth upper contact 154e without the fifth auxiliary line SBL5.

本発明の概念にしたがう実施形態で、ここで記述した構成にしたがって補助配線を通じて垂直柱とビットラインとを接続することにより、直に隣接するビットラインをさらに近く配置することができる。さらに、通常のVNANDに比べて1つのストリング選択ゲートによって選択されるビットラインの数、即ちページサイズ(page size)が2倍に増加される。これによって、プログラム及び読出し速度を増加させることができる。
例えば、図13を参照すると、水平的観点で垂直柱の直径がFであるとすれば、有効面積(effective area)は上部面上で1つのチャンネルが占める平均面積として定義される。図13で1つのチャンネルに対する有効面積は、通常のVNAND配置のレイアウトでは6F(2F×3F/1チャンネル)であるのに対し、本発明の概念による実施形態では5F(2F×5F/2チャンネル)に減少される。このように、単位セル面積を減少して集積度を増加することができる。
In the embodiment according to the concept of the present invention, by connecting the vertical pillar and the bit line through the auxiliary wiring according to the configuration described here, the immediately adjacent bit lines can be arranged closer to each other. Further, the number of bit lines selected by one string selection gate, that is, the page size, is increased by a factor of two compared to a normal VNAND. This can increase program and read speed.
For example, referring to FIG. 13, if the diameter of the vertical column is F from a horizontal perspective, the effective area is defined as the average area occupied by one channel on the upper surface. In FIG. 13, the effective area for one channel is 6F 2 (2F × 3F / 1 channel) in the layout of the normal VNAND layout, whereas 5F 2 (2F × 5F / 2) in the embodiment according to the concept of the present invention. Channel). In this way, the unit cell area can be reduced and the degree of integration can be increased.

図43は本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。
図43を参照すると、本発明の実施形態による電子システム1100はコントローラ1110、入出力装置(1120、I/O)、記憶装置(1130、memory device)、インターフェイス1140、及びバス(1150、bus)を含む。コントローラ1110、入出力装置1120、記憶装置1130及び/又はインターフェイス1140はバス1150を通じて互いに接続される。バス1150はデータが移動される通路(path)に該当する。記憶装置(1130、memory device)は本発明の実施形態による半導体装置を含む。
FIG. 43 is a schematic block diagram showing an example of a memory system including the semiconductor device formed according to the embodiment of the present invention.
Referring to FIG. 43, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device (1120, I / O), a storage device (1130, memory device), an interface 1140, and a bus (1150, bus). Including. The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 are connected to each other through a bus 1150. The bus 1150 corresponds to a path through which data is moved. The memory device (1130, memory device) includes the semiconductor device according to the embodiment of the present invention.

コントローラ1110はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれと同様な機能を実行できる論理素子の中で少なくとも1つを含む。入出力装置1120はキーパッド(keypad)、キーボード、及びディスプレー装置等を含む。記憶装置1130はデータ及び/又は命令語等を格納する。インターフェイス1140は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス1140は有線又は無線形態である。例えば、インターフェイス1140はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム1100はコントローラ1110の動作を向上するためのキャッシュメモリとして、高速のDRAM素子及び/又はSRAM素子等をさらに含んでもよい。   The controller 1110 includes at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 includes a keypad, a keyboard, and a display device. The storage device 1130 stores data and / or instructions. The interface 1140 performs a function of transmitting data to the communication network or receiving data from the communication network. The interface 1140 is in a wired or wireless form. For example, the interface 1140 includes an antenna or a wired / wireless transceiver. Although not shown, the electronic system 1100 may further include a high-speed DRAM device and / or an SRAM device as a cache memory for improving the operation of the controller 1110.

電子システム1100は個人携帯用情報端末機(PDA、personal digital assistant)ポータブルコンピュータ(portable computer)、ウェブタブレット(web tablet)、無線電話機(wireless phone)、モバイルフォン(mobile phone)、デジタルミュージックプレーヤー(digital music player)、メモリカード(memory card)、又は情報を無線環境で送信及び/又は受信できるすべての電子製品に適用される。   The electronic system 1100 includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player (digital). Applies to a music player, memory card, or any electronic product that can transmit and / or receive information in a wireless environment.

図44は本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。
図44を参照すると、メモリシステム1200は記憶装置1210を含む。記憶装置1210は前述した実施形態に開示された半導体装置の中で少なくとも1つを含む。また、記憶装置1210は他の形態の半導体メモリ装置(例えば、DRAM装置及び/又はSRAM装置等)をさらに含む。メモリシステム1200はホスト(Host)と記憶装置1210との間のデータ交換を制御するメモリコントローラ1220を含む。記憶装置1210及び/又はコントローラ1220は本発明の実施形態による半導体装置を含む。
FIG. 44 is a schematic block diagram showing an example of a memory system including a semiconductor device formed according to an embodiment of the present invention.
Referring to FIG. 44, the memory system 1200 includes a storage device 1210. The memory device 1210 includes at least one of the semiconductor devices disclosed in the above-described embodiments. The storage device 1210 further includes another form of semiconductor memory device (eg, a DRAM device and / or an SRAM device). The memory system 1200 includes a memory controller 1220 that controls data exchange between the host (Host) and the storage device 1210. The storage device 1210 and / or the controller 1220 includes a semiconductor device according to an embodiment of the present invention.

メモリコントローラ1220はメモリシステムの全般的な動作を制御するプロセシングユニット(CPU)1222を含む。また、メモリコントローラ1220はプロセシングユニット1222の動作メモリとして使用されるSRAM1221を含む。これに加えて、メモリコントローラ1220はホストインターフェイス(ホストI/F)1223、メモリインターフェイス(メモリI/F)1225をさらに含む。ホストインターフェイス1223はメモリシステム1200とホスト(Host)との間のデータ交換プロトコルを具備する。   The memory controller 1220 includes a processing unit (CPU) 1222 that controls the overall operation of the memory system. The memory controller 1220 also includes an SRAM 1221 that is used as an operation memory for the processing unit 1222. In addition, the memory controller 1220 further includes a host interface (host I / F) 1223 and a memory interface (memory I / F) 1225. The host interface 1223 includes a data exchange protocol between the memory system 1200 and the host (Host).

メモリインターフェイス1225はメモリコントローラ1220と記憶装置1210とを接続させる。さらに、メモリコントローラ1220はエラー訂正ブロック(1224、Ecc)をさらに含む。エラー訂正ブロック1224は記憶装置1210から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリシステム1200はホスト(Host)とのインターフェイシングのためのコードデータを格納するROM装置をさらに含んでもよい。メモリシステム1200は携帯用データ格納カードとして使用されることができる。これと異なり、メモリシステム1200はコンピューターシステムのハードディスクを代替できる固相ディスク(SSD、Solid State Disk)としても具現され得る。   The memory interface 1225 connects the memory controller 1220 and the storage device 1210. Further, the memory controller 1220 further includes an error correction block (1224, Ecc). Error correction block 1224 can detect and correct errors in data read from storage device 1210. Although not shown, the memory system 1200 may further include a ROM device that stores code data for interfacing with a host. The memory system 1200 can be used as a portable data storage card. In contrast, the memory system 1200 may be implemented as a solid state disk (SSD) that can replace a hard disk of a computer system.

図45は本発明の実施形態によって形成された半導体装置を備えた情報処理システムの一例を示す概略ブロック図である。
図45を参照すると、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明の概念による実施形態によるフラッシュメモリシステム1310が具備される。本発明の概念による実施形態による情報処理システム1300はフラッシュメモリシステム1310と各々のシステムバス1360に電気的に接続続されたモデム1320、中央処理装置(CPU)1330、RAM1340、ユーザーインターフェイス1350を含む。
FIG. 45 is a schematic block diagram illustrating an example of an information processing system including a semiconductor device formed according to an embodiment of the present invention.
Referring to FIG. 45, an information processing system such as a mobile device or a desktop computer includes a flash memory system 1310 according to an embodiment of the inventive concept. An information processing system 1300 according to an embodiment of the inventive concept includes a flash memory system 1310 and a modem 1320, a central processing unit (CPU) 1330, a RAM 1340, and a user interface 1350 electrically connected to each system bus 1360.

フラッシュメモリシステム1310は先に言及したメモリシステムと実質的に同様に構成される。フラッシュメモリシステム1310には中央処理装置1330によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム1310が半導体ディスク装置SSDで構成してもよく、この場合、情報処理システム1300は大容量のデータをフラッシュメモリシステム1310に安定的に格納することができる。そして、信頼性の増大にしたがって、フラッシュメモリシステム1310はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム1300に提供する。
図示しないが、本発明の概念による実施形態による情報処理システム1300には応用チップセット(Application Chipset)、カメライメージプロセッサ(Camera Image Processor:CIS)、入出力装置等がさらに提供されることはこの分野の通常的な知識を習得した者に明確である。
The flash memory system 1310 is configured in substantially the same manner as the memory system referred to above. The flash memory system 1310 stores data processed by the central processing unit 1330 or data input from the outside. Here, the above-described flash memory system 1310 may be configured by a semiconductor disk device SSD. In this case, the information processing system 1300 can stably store a large amount of data in the flash memory system 1310. As the reliability increases, the flash memory system 1310 can save resources required for error correction, thus providing the information processing system 1300 with a high-speed data exchange function.
Although not shown, the information processing system 1300 according to the embodiment of the concept of the present invention is further provided with an application chipset, a camera image processor (CIS), an input / output device, and the like. It is clear to those who have acquired the normal knowledge of.

以上、添付した図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変えることなく、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なことであり、限定的なことではないことと理解しなければならない。   As mentioned above, although embodiment of this invention was described with reference to attached drawing, this invention may be implemented with another concrete form, without changing the technical idea and an essential characteristic. . Accordingly, it should be understood that the embodiments described above are illustrative in all aspects and not limiting.

110 基板
121 バッファ誘電膜
123 犠牲膜
124 絶縁膜
125 絶縁パターン
126 垂直ホール
127 充填絶縁膜
128 導電パターン
131 分離領域
133 ゲート領域
135 情報記憶要素
141 分離絶縁膜
152 下部コンタクト
BL1〜BL6 ビットライン
CSL 共通ソースライン
CTRL 制御信号
DL データライン
G1〜G6 ゲート電極
GSL 接地選択ゲート
P1〜P4 突出部
PL1〜PL6 垂直柱
SBL1〜SBL6 補助配線
SSL1〜SSL3 ストリング選択ライン
WL・・・ワードライン
110 Substrate 121 Buffer dielectric film 123 Sacrificial film 124 Insulating film 125 Insulating pattern 126 Vertical hole 127 Filling insulating film 128 Conductive pattern 131 Isolation region 133 Gate region 135 Information storage element 141 Isolation insulating film 152 Lower contact BL1 to BL6 Bit line CSL common source Line CTRL Control signal DL Data line G1 to G6 Gate electrode GSL Ground selection gate P1 to P4 Projection part PL1 to PL6 Vertical pillar SBL1 to SBL6 Auxiliary wiring SSL1 to SSL3 String selection line WL ... Word line

Claims (25)

第1方向に延長し、前記第1方向と交差する第2方向に順次に配列された第1乃至第3選択ラインと、
前記選択ラインの各々に結合され、第3方向に延長し前記第2方向に順次に配列された第1乃至第3垂直柱と、
前記第1選択ラインに結合された前記第3垂直柱と前記第2選択ラインに結合された前記第1垂直柱とを接続する第1補助配線と、
前記第2選択ラインに結合された前記第3垂直柱と前記第3選択ラインに結合された前記第1垂直柱とを接続する第2補助配線と、
前記補助配線に接続され、前記第2方向に延長するビットラインと、を有することを特徴とするメモリ装置。
First to third selection lines extending in a first direction and sequentially arranged in a second direction intersecting the first direction;
First to third vertical pillars coupled to each of the selection lines, extending in a third direction and sequentially arranged in the second direction;
A first auxiliary wiring connecting the third vertical column coupled to the first selection line and the first vertical column coupled to the second selection line;
A second auxiliary line connecting the third vertical column coupled to the second selection line and the first vertical column coupled to the third selection line;
And a bit line connected to the auxiliary wiring and extending in the second direction.
前記ビットラインは、前記第1方向に配列された第1乃至第3ビットラインを含み、
前記第1ビットラインは、前記第1補助配線に接続され、前記第2ビットラインは、前記第2垂直柱に接続され、前記第3ビットラインは、前記第2補助配線に接続されることを特徴とする請求項1に記載のメモリ装置。
The bit lines include first to third bit lines arranged in the first direction,
The first bit line is connected to the first auxiliary wiring, the second bit line is connected to the second vertical pillar, and the third bit line is connected to the second auxiliary wiring. The memory device according to claim 1.
前記第2垂直柱に接続される第3補助配線をさらに有し、
前記第2ビットラインは、前記第3補助配線を通じて前記第2垂直柱に接続されることを特徴とする請求項2に記載のメモリ装置。
A third auxiliary wiring connected to the second vertical pillar;
The memory device of claim 2, wherein the second bit line is connected to the second vertical pillar through the third auxiliary line.
前記第1及び第2補助配線は、第1及び第3下部コンタクトを通じて前記第1及び第3垂直柱に接続され、
前記第1及び第3ビットラインは、第1及び第3上部コンタクトを通じて前記第1及び第2補助配線に各々接続され、
前記第2ビットラインは、互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第2垂直柱に接続されることを特徴とする請求項2に記載のメモリ装置。
The first and second auxiliary lines are connected to the first and third vertical columns through first and third lower contacts,
The first and third bit lines are connected to the first and second auxiliary lines through first and third upper contacts, respectively.
The memory device of claim 2, wherein the second bit line is connected to the second vertical pillar through a second lower contact and a second upper contact that are in contact with each other.
前記選択ラインは、基板上に提供され、
前記選択ラインと基板との間のセルゲートをさらに有し、
前記垂直柱の各々は、前記選択ラインの1つ及び前記セルゲートを貫通して、前記基板に接続されることを特徴とする請求項1に記載のメモリ装置。
The selection line is provided on a substrate;
A cell gate between the selection line and the substrate;
The memory device of claim 1, wherein each of the vertical pillars is connected to the substrate through one of the selection lines and the cell gate.
前記垂直柱と前記セルゲートとの間に提供された情報記憶要素をさらに有することを特徴とする請求項5に記載のメモリ装置。   6. The memory device of claim 5, further comprising an information storage element provided between the vertical pillar and the cell gate. 第1方向に延長し、前記第1方向と交差する第2方向に離隔し、それらの各々に第3方向に延長する複数個の垂直柱が結合された複数個の選択ラインと、
前記選択ラインの各々に結合された前記複数個の垂直柱と、
前記互いに隣接する選択ラインの上に延長する補助配線と、
前記補助配線に接続され、前記第2方向に延長するビットラインと、を有し、
前記選択ラインは、前記第2方向に沿って順次に配置された第1乃至第3選択ラインを含み、
前記垂直柱は、ジグザグに配置され、前記第2方向に沿って順次に配列された第1乃至第5列に各々配置された第1乃至第5垂直柱を含むことを特徴とするメモリ装置。
A plurality of selection lines extending in a first direction, spaced apart in a second direction intersecting the first direction, each of which is coupled with a plurality of vertical pillars extending in a third direction;
The plurality of vertical columns coupled to each of the selection lines;
An auxiliary wiring extending above the selection lines adjacent to each other;
A bit line connected to the auxiliary wiring and extending in the second direction,
The selection line includes first to third selection lines sequentially arranged along the second direction,
The memory device according to claim 1, wherein the vertical columns include first to fifth vertical columns arranged in first to fifth columns arranged in a zigzag manner and sequentially arranged along the second direction.
前記第2垂直柱は、前記第1垂直柱から前記第1方向に第1距離シフトされ、前記第3垂直柱は、前記第2垂直柱から前記第1方向に前記第1距離シフトされ、前記第4垂直柱は、前記第3垂直柱から前記第1方向に前記第1距離シフトされ、前記第5垂直柱は、前記4垂直柱から前記第1方向に前記第1距離シフトされるように配置されることを特徴とする請求項7に記載のメモリ装置。   The second vertical column is shifted a first distance from the first vertical column in the first direction, the third vertical column is shifted a first distance from the second vertical column in the first direction, and The fourth vertical column is shifted by the first distance from the third vertical column in the first direction, and the fifth vertical column is shifted by the first distance from the fourth vertical column in the first direction. The memory device according to claim 7, wherein the memory device is arranged. 前記第2選択ラインに結合された前記第1垂直柱は、前記第1選択ラインに結合された前記第1垂直柱から前記第1方向に第1距離シフトされることを特徴とする請求項8に記載のメモリ装置。   9. The first vertical column coupled to the second selection line is shifted a first distance in the first direction from the first vertical column coupled to the first selection line. A memory device according to 1. 前記補助配線は、
前記第1選択ラインに結合された第4垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、
前記第2選択ラインに結合された第5垂直柱と前記第3選択ラインに結合された第2垂直柱とを接続する第2補助配線と、
前記第1選択ラインに結合された第5垂直柱と前記第2選択ラインに結合された第2垂直柱とを接続する第3補助配線と、
前記第2選択ラインに結合された第4垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第4補助配線と、を含むことを特徴とする請求項9に記載のメモリ装置。
The auxiliary wiring is
A first auxiliary wiring connecting a fourth vertical column coupled to the first selection line and a first vertical column coupled to the second selection line;
A second auxiliary wiring connecting a fifth vertical column coupled to the second selection line and a second vertical column coupled to the third selection line;
A third auxiliary wiring connecting a fifth vertical column coupled to the first selection line and a second vertical column coupled to the second selection line;
The method of claim 9, further comprising a fourth auxiliary line connecting the fourth vertical column coupled to the second selection line and the first vertical column coupled to the third selection line. Memory device.
前記選択ラインの各々に結合された前記第3垂直柱に接続される第5補助配線をさらに含むことを特徴とする請求項10に記載のメモリ装置。   The memory device of claim 10, further comprising a fifth auxiliary line connected to the third vertical pillar coupled to each of the selection lines. 前記ビットラインは、前記第1方向に配列された第1乃至第5ビットラインを含み、
前記第1乃至第5補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項11に記載のメモリ装置。
The bit lines include first to fifth bit lines arranged in the first direction,
12. The memory device according to claim 11, wherein the first to fifth auxiliary wirings are connected to different bit lines.
前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に接続され、
前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に接続されることを特徴とする請求項12に記載のメモリ装置。
The auxiliary wiring is connected to the vertical pillar through a lower contact disposed on the vertical pillar,
The memory device of claim 12, wherein the bit line is connected to the auxiliary wiring through an upper contact disposed on the auxiliary wiring.
前記ビットラインは、前記第1方向に順次に配列された第1乃至第5ビットラインを含み、
前記第1乃至第4補助配線は、前記第1、第2、第4、及び第5垂直柱上に各々配置される第1下部コンタクトを通じて前記第1、第2、第4、及び第5垂直柱に接続され、
前記ビットラインの中の4つは、前記第1乃至第4補助配線上に各々配置される第1上部コンタクトを通じて前記第1乃至第4補助配線に各々接続され、
前記ビットラインの中の残る1つは、前記選択ラインの各々に結合された前記第3垂直柱上の互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第3垂直柱に接続されることを特徴とする請求項10に記載のメモリ装置。
The bit lines include first to fifth bit lines sequentially arranged in the first direction,
The first to fourth auxiliary lines are connected to the first, second, fourth, and fifth vertical contacts through first lower contacts disposed on the first, second, fourth, and fifth vertical pillars, respectively. Connected to the pillar,
Four of the bit lines are connected to the first to fourth auxiliary wirings through first upper contacts disposed on the first to fourth auxiliary wirings, respectively.
The remaining one of the bit lines is connected to the third vertical pillar through a second lower contact and a second upper contact that contact each other on the third vertical pillar coupled to each of the selection lines. The memory device according to claim 10.
前記選択ラインの各々に結合された垂直柱は、前記第5列の次の第6列に沿って配置された第6垂直柱をさらに含み、
前記第6垂直柱は、前記第5垂直柱から前記第1方向に前記第1距離シフトされるように配置されることを特徴とする請求項8に記載のメモリ装置。
The vertical column coupled to each of the selection lines further includes a sixth vertical column disposed along a sixth column next to the fifth column,
The memory device of claim 8, wherein the sixth vertical column is arranged to be shifted from the fifth vertical column by the first distance in the first direction.
前記補助配線は、
前記第1選択ラインに結合された第5垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、
前記第2選択ラインに結合された第5垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第2補助配線と、
前記第1選択ラインに結合された第6垂直柱と前記第2選択ラインに結合された第2垂直柱とを接続する第3補助配線と、
前記第2選択ラインに結合された第6垂直柱と前記第3選択ラインに結合された第2垂直柱とを接続する第4補助配線と、を含むことを特徴とする請求項15に記載のメモリ装置。
The auxiliary wiring is
A first auxiliary wiring connecting a fifth vertical column coupled to the first selection line and a first vertical column coupled to the second selection line;
A second auxiliary line connecting a fifth vertical column coupled to the second selection line and a first vertical column coupled to the third selection line;
A third auxiliary wiring connecting a sixth vertical column coupled to the first selection line and a second vertical column coupled to the second selection line;
The method of claim 15, further comprising a fourth auxiliary line connecting the sixth vertical column coupled to the second selection line and the second vertical column coupled to the third selection line. Memory device.
前記第3垂直柱に接続される第5補助配線と、
前記第4垂直柱に接続される第6補助配線と、をさらに含むことを特徴とする請求項16に記載のメモリ装置。
A fifth auxiliary wiring connected to the third vertical pillar;
The memory device of claim 16, further comprising a sixth auxiliary line connected to the fourth vertical pillar.
前記ビットラインは、前記第1方向に配列された第1乃至第6ビットラインを含み、
前記第1乃至第6補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項17に記載のメモリ装置。
The bit lines include first to sixth bit lines arranged in the first direction,
The memory device of claim 17, wherein the first to sixth auxiliary wirings are connected to different bit lines.
前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、
前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることを特徴とする請求項18に記載のメモリ装置。
The auxiliary wirings are respectively connected to the vertical pillars through lower contacts disposed on the vertical pillars.
The memory device of claim 18, wherein the bit lines are connected to the auxiliary lines through upper contacts disposed on the auxiliary lines.
前記ビットラインは、前記第1方向に順次に配列された第1乃至第6ビットラインを含み、
前記第1乃至第4補助配線は、前記第1、第2、第5、及び第6垂直柱上に配置される第1下部コンタクトを通じて前記第1、第2、第5、及び第6垂直柱に各々接続され、
前記第1、第4、第6、及び第3ビットラインは、前記第1乃至第4補助配線上に配置される第1上部コンタクトを通じて前記第1乃至第4補助配線に各々接続され、
前記第2ビットラインは、前記選択ラインの各々に結合された前記第3垂直柱上の互いに接触する第2下部コンタクト及び第2上部コンタクトを通じて前記第3垂直柱に接続され、前記第5ビットラインは、前記選択ラインの各々に結合された前記第4垂直柱上の第3下部コンタクト及び第3上部コンタクトを通じて前記第4垂直柱に接続されることを特徴とする請求項16に記載のメモリ装置。
The bit lines include first to sixth bit lines sequentially arranged in the first direction,
The first to fourth auxiliary lines are connected to the first, second, fifth, and sixth vertical pillars through first lower contacts disposed on the first, second, fifth, and sixth vertical pillars. Each connected to
The first, fourth, sixth, and third bit lines are connected to the first to fourth auxiliary lines through first upper contacts disposed on the first to fourth auxiliary lines, respectively.
The second bit line is connected to the third vertical column through a second lower contact and a second upper contact that are in contact with each other on the third vertical column coupled to each of the selection lines, and the fifth bit line. The memory device of claim 16, wherein the memory device is connected to the fourth vertical pillar through a third lower contact and a third upper contact on the fourth vertical pillar coupled to each of the selection lines. .
第1方向に延長し、前記第1方向と交差する第2方向に離隔し、それらの各々に第3方向に延長する複数個の垂直柱が結合され、そして前記第2方向に沿って順次に配置された第1乃至第3選択ラインを含む複数個の選択ラインと、
前記互いに隣接する選択ラインの上に延長する補助配線と、
前記補助配線に接続され、前記第2方向に延長するビットラインと、を含み、
前記垂直柱は、マトリックスに配置され、前記第2方向に沿って順次に配列された第1乃至第3列に各々配置された第1乃至第3垂直柱を含むことを特徴とするメモリ装置。
A plurality of vertical pillars extending in a first direction, spaced apart in a second direction intersecting the first direction, and extending in a third direction are coupled to each of them, and sequentially along the second direction A plurality of selection lines including first to third selection lines arranged;
An auxiliary wiring extending above the selection lines adjacent to each other;
A bit line connected to the auxiliary wiring and extending in the second direction,
The memory device according to claim 1, wherein the vertical pillars include first to third vertical pillars arranged in a matrix and arranged in first to third columns sequentially arranged in the second direction.
前記補助配線は、
前記第1選択ラインに結合された第3垂直柱と前記第2選択ラインに結合された第1垂直柱とを接続する第1補助配線と、
前記第2選択ラインに結合された第3垂直柱と前記第3選択ラインに結合された第1垂直柱とを接続する第2補助配線と、を含むことを特徴とする請求項21に記載のメモリ装置。
The auxiliary wiring is
A first auxiliary wiring connecting a third vertical column coupled to the first selection line and a first vertical column coupled to the second selection line;
The second auxiliary line connecting the third vertical pillar coupled to the second selection line and the first vertical pillar coupled to the third selection line. Memory device.
前記第2垂直柱に接続される第3補助配線をさらに含むことを特徴とする請求項22に記載のメモリ装置。   The memory device of claim 22, further comprising a third auxiliary line connected to the second vertical pillar. 前記ビットラインは、前記第1方向に配列された第1乃至第3ビットラインを含み、
前記第1乃至第3補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項23に記載のメモリ装置。
The bit lines include first to third bit lines arranged in the first direction,
24. The memory device according to claim 23, wherein the first to third auxiliary wirings are connected to different bit lines.
前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、
前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることを特徴とする請求項24に記載のメモリ装置。
The auxiliary wirings are respectively connected to the vertical pillars through lower contacts disposed on the vertical pillars.
25. The memory device of claim 24, wherein the bit line is connected to the auxiliary wiring through an upper contact disposed on the auxiliary wiring.
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