JP2015095874A - Solid state imaging device, imaging system, and method of driving solid state imaging device - Google Patents
Solid state imaging device, imaging system, and method of driving solid state imaging device Download PDFInfo
- Publication number
- JP2015095874A JP2015095874A JP2013236016A JP2013236016A JP2015095874A JP 2015095874 A JP2015095874 A JP 2015095874A JP 2013236016 A JP2013236016 A JP 2013236016A JP 2013236016 A JP2013236016 A JP 2013236016A JP 2015095874 A JP2015095874 A JP 2015095874A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- capacitor
- amplifier
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、固体撮像装置、撮像システム及び固体撮像装置の駆動方法に関する。 The present invention relates to a solid-state imaging device, an imaging system, and a driving method of the solid-state imaging device.
ＣＭＯＳセンサなどの固体撮像装置において、読み出し回路の固定パターンノイズは、画像上で主に列毎の筋となって現れる。固定パターンノイズ低減の方法には、特許文献１のような方法がある。特許文献１の図３では、画素の１列に対して、輝度信号用アンプ（第１のインピーダンス変換部２０１）とリセット信号用アンプ（第２のインピーダンス変換部２０２）の２個のアンプがある。特許文献１では、各列に設けられた２個のアンプのそれぞれに、オフセット除去回路を設けている。
In a solid-state imaging device such as a CMOS sensor, fixed pattern noise of a readout circuit appears mainly as a streak for each column on an image. As a method of reducing fixed pattern noise, there is a method as described in
しかし、設けられたアンプの数が多いと、消費電力が大きくなるだけでなく、回路規模も大きくなってしまう。 However, when the number of amplifiers provided is large, not only the power consumption increases, but also the circuit scale increases.
本発明の目的は、固定パターンノイズを低減しつつ、消費電力の増大と回路規模の増大を抑制できる固体撮像装置、撮像システム及び固体撮像装置の駆動方法を提供することである。 An object of the present invention is to provide a solid-state imaging device, an imaging system, and a driving method of the solid-state imaging device that can suppress an increase in power consumption and an increase in circuit scale while reducing fixed pattern noise.
本発明の固体撮像装置は、光電変換に基づく電圧を出力する単位画素と、前記単位画素の出力端子に第１のスイッチを介して接続される第１の容量と、入力端子が前記第１の容量を介して接続される第１のアンプと、前記第１のアンプの出力端子に第２のスイッチを介して接続される第２の容量と、前記単位画素の出力端子に第３のスイッチを介して接続される第３の容量と、第６のスイッチを介して前記第２の容量に接続される第１の信号線と、第７のスイッチを介して前記第３の容量に接続される第２の信号線とを有することを特徴とする。 The solid-state imaging device according to the present invention includes a unit pixel that outputs a voltage based on photoelectric conversion, a first capacitor connected to an output terminal of the unit pixel via a first switch, and an input terminal that is the first pixel. A first amplifier connected via a capacitor; a second capacitor connected via a second switch to the output terminal of the first amplifier; and a third switch connected to the output terminal of the unit pixel. A third capacitor connected via a sixth switch, a first signal line connected to the second capacitor via a sixth switch, and a third capacitor connected via a seventh switch. And a second signal line.
本発明によれば、固定パターンノイズを低減しつつ、消費電力の増大と回路規模の増大を抑制できる。 According to the present invention, it is possible to suppress an increase in power consumption and an increase in circuit scale while reducing fixed pattern noise.
（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置の構成例を示す回路図である。固体撮像装置は、例えばＣＭＯＳエリアセンサである。１は画素部、２は単位画素、５は周辺回路部、６は列信号線、７はリセット電圧用水平信号線、８は輝度電圧用水平信号線である。画素部１は、２次元行列状に配置された複数の単位画素２を有する。第１行の単位画素２は、フォトダイオードＤ１、転送トランジスタＭ１１、リセットトランジスタＭ２１、増幅トランジスタＭ３１、及び選択トランジスタＭ４１を有する。第２行の単位画素２は、フォトダイオードＤ２、転送トランジスタＭ１２、リセットトランジスタＭ２２、増幅トランジスタＭ３２、及び選択トランジスタＭ４２を有する。フォトダイオードＤ１及びＤ２は、光を電荷（電子）に変換する光電変換部である。単位画素２は、フォトダイオードＤ１又はＤ２の光電変換に基づく電圧を出力する。周辺回路部５は、列毎に、列電流源Ｉｂと、リセット電圧系の回路ブロック９と、輝度電圧系の回路ブロック１０とを有する。また、周辺回路部５は、最終段のリセット電圧用出力回路ＢＲと、輝度電圧用出力回路ＢＶとを有する。リセット電圧系の回路ブロック９は、スイッチＳＣ，ＳＢ，ＳＳ，ＳＲ，ＳＲ２１、第１のリセット電圧用容量ＣＲ、リセット電圧用アンプＡＲ、第２のリセット電圧用容量ＣＲ２を有する。輝度電圧系の回路ブロック１０は、スイッチＳＶ，ＳＶ２１、及び第２の輝度電圧用容量ＣＶ２を有する。
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration example of a solid-state imaging device according to the first embodiment of the present invention. The solid-state imaging device is, for example, a CMOS area sensor. 1 is a pixel unit, 2 is a unit pixel, 5 is a peripheral circuit unit, 6 is a column signal line, 7 is a horizontal signal line for reset voltage, and 8 is a horizontal signal line for luminance voltage. The
第１のリセット電圧用容量（第１の容量）ＣＲは、単位画素２の出力端子に第１のスイッチＳＣを介して接続される。リセット電圧用アンプ（第１のアンプ）ＡＲは、差動増幅器である。リセット電圧用アンプＡＲの反転入力端子は、第１のリセット電圧用容量ＣＲの一方の端子に接続され、非反転入力端子は、基準電圧ノードＶＣＬＡＭＰに接続される。第１のスイッチＳＣは、第１のリセット電圧用容量ＣＲを介してリセット電圧用アンプＡＲの反転入力端子に接続される。第２のリセット電圧用容量（第２の容量）ＣＲ２は、リセット電圧用アンプＡＲの出力端子に第２のスイッチＳＲを介して接続される。第２の輝度電圧用容量（第３の容量）ＣＶ２は、単位画素２の出力端子に第３のスイッチＳＶを介して接続される。第４のスイッチＳＳは、リセット電圧用アンプＡＲの出力端子及び反転入力端子間に接続される。第５のスイッチＳＢは、第１のスイッチＳＣ及び第１のリセット電圧用容量ＣＲの相互接続点とリセット電圧用アンプＡＲの出力端子間に接続される。リセット電圧用水平信号線（第１の信号線）７は、第６のスイッチＳＲ２１（又はＳＲ２２）を介して第２のリセット電圧用容量ＣＲ２に接続される。輝度電圧用水平信号線（第２の信号線）８は、第７のスイッチＳＶ２１（又はＳＶ２２）を介して第２の輝度電圧用容量ＣＶ２に接続される。
The first reset voltage capacitor (first capacitor) CR is connected to the output terminal of the
図２は、図１のリセット電圧用出力回路ＢＲの構成例を示す回路図である。１１は１段目ソースフォロアＭＯＳトランジスタ、１２は２段目ソースフォロアＭＯＳトランジスタ、１３，１４はソースフォロアの負荷電流源、１５は出力パッドである。リセット電圧用出力回路ＢＲは、１段目ソースフォロアＭＯＳトランジスタ１１と、２段目ソースフォロアＭＯＳトランジスタ１２とからなる２段のソースフォロア構成である。１段目ソースフォロアＭＯＳトランジスタ１１のソース出力は、２段目ソースフォロアＭＯＳトランジスタ１２のゲート入力に接続されている。１段目ソースフォロアＭＯＳトランジスタ１１及び２段目ソースフォロアＭＯＳトランジスタ１２のそれぞれのソース出力には、負荷電流源１３及び１４が接続されている。また、２段目ソースフォロアＭＯＳトランジスタ１２のソース出力は、出力パッド１５に接続されている。２段目ソースフォロアＭＯＳトランジスタ１２は、出力パッド１５を介して、次段のＡＦＥ（Analog Front End）チップなどを駆動する。図１の輝度電圧用出力回路ＢＶも、図２で示したリセット電圧用出力回路ＢＲと同じ回路構成である。
FIG. 2 is a circuit diagram showing a configuration example of the reset voltage output circuit BR of FIG. 11 is a first-stage source follower MOS transistor, 12 is a second-stage source follower MOS transistor, 13 and 14 are load current sources of the source follower, and 15 is an output pad. The reset voltage output circuit BR has a two-stage source follower configuration including a first-stage source
図３は、図１の固体撮像装置の駆動方法を示すタイミングチャートである。図３を参照しながら、第１の実施形態の固体撮像装置の駆動方法を説明する。まず、時刻ｔ０では、信号φＳＥＬ１がハイレベルとなり、第１行のｎＭＯＳ選択トランジスタＭ４１がオンし、第１行の単位画素２が選択される。同時に、信号φＳＢがローレベル、信号φＳＳがハイレベルとなることで、スイッチＳＢがオフし、スイッチＳＳがオンし、リセット電圧用アンプＡＲがサンプリングモードとなり、第１のリセット電圧用容量ＣＲに信号が書き込める状態になる。なお、信号φＲＥＳ１及びφＲＥＳ２がハイレベルであり、リセットトランジスタＭ２１及びＭ２２がオンし、浮遊拡散容量部ＦＤ１及びＦＤ２が電源電圧にリセットされている。
FIG. 3 is a timing chart showing a driving method of the solid-state imaging device of FIG. A method for driving the solid-state imaging device according to the first embodiment will be described with reference to FIG. First, at time t0, the signal φSEL1 becomes high level, the nMOS selection transistor M41 in the first row is turned on, and the
時刻ｔ１では、信号φＲＥＳ１がローレベルになり、第１行のｎＭＯＳリセットトランジスタＭ２１がオフする。すると、転送トランジスタＭ１１のドレイン、リセットトランジスタＭ２１のソース、増幅トランジスタ３１のゲートに接続された浮遊拡散容量部ＦＤ１が浮遊状態になる。 At time t1, the signal φRES1 becomes low level, and the nMOS reset transistor M21 in the first row is turned off. Then, the floating diffusion capacitance portion FD1 connected to the drain of the transfer transistor M11, the source of the reset transistor M21, and the gate of the amplification transistor 31 enters a floating state.
時刻ｔ２では、信号φＳＣがハイレベルとなり、スイッチＳＣがオンになり、リセット時の画素部１の浮遊拡散容量部ＦＤ１の電圧が、列電流源Ｉｂを負荷とした増幅トランジスタＭ３１を介して、第１のリセット電圧用容量ＣＲに書き込まれ始める。ここでいうリセットとは、フォトダイオードＤ１の電荷が転送される前の状態である。第１のリセット電圧用容量ＣＲは、単位画素２の出力電圧を保持する。時刻ｔ３では、信号φＳＣがローレベルとなり、スイッチＳＣがオフとなり、浮遊拡散容量部ＦＤ１のリセット電圧の第１のリセット電圧用容量ＣＲへの書き込みが終わる。
At time t2, the signal φSC becomes high level, the switch SC is turned on, and the voltage of the floating diffusion capacitor portion FD1 of the
時刻ｔ４の直前に、信号φＳＳがローレベルになることでスイッチＳＳがオフする。時刻ｔ４では、信号φＳＢがハイレベルとなることでスイッチＳＢがオンし、リセット電圧用アンプＡＲが第１のリセット電圧用容量ＣＲに保持されたリセット電圧の読み出しモードになる。時刻ｔ５では、信号φＴＸ１がハイレベルとなり、第１行の転送トランジスタＭ１１がオンし、フォトダイオードＤ１への光照射で蓄積された電子が浮遊拡散容量部ＦＤ１に転送される。すると、浮遊拡散容量部ＦＤ１の電圧は、蓄積電子量に応じて下がる。同時に、信号φＳＲ及びφＳＶがハイレベルとなり、スイッチＳＲ及びＳＢがオンし、浮遊拡散容量部ＦＤ１の輝度電圧が、増幅トランジスタＭ３１を介して、第２の輝度電圧用容量ＣＶ２に書き込まれ始める。第２の輝度電圧用容量ＣＶ２は、単位画素２の出力電圧を保持する。同時に、第１のリセット電圧用容量ＣＲに書き込まれたリセット電圧が、第２のリセット電圧用容量ＣＲ２に書き込まれ始める。第２のリセット電圧用容量ＣＲ２は、リセット電圧用アンプＡＲの出力電圧を保持する。
Immediately before time t4, the switch φ is turned off by the signal φSS becoming low level. At time t4, when the signal φSB becomes high level, the switch SB is turned on, and the reset voltage amplifier AR enters the reset voltage reading mode held in the first reset voltage capacitor CR. At time t5, the signal φTX1 becomes a high level, the transfer transistor M11 in the first row is turned on, and electrons accumulated by light irradiation to the photodiode D1 are transferred to the floating diffusion capacitance unit FD1. Then, the voltage of the floating diffusion capacitor unit FD1 decreases according to the amount of accumulated electrons. At the same time, the signals φSR and φSV become high level, the switches SR and SB are turned on, and the luminance voltage of the floating diffusion capacitor portion FD1 starts to be written into the second luminance voltage capacitor CV2 via the amplification transistor M31. The second luminance voltage capacitor CV2 holds the output voltage of the
時刻ｔ６では、信号φＴＸ１がローレベルとなり、第１行の転送トランジスタＭ１１がオフし、フォトダイオードＤ１への光照射で蓄積された電子の浮遊拡散容量部ＦＤ１への転送が終了する。 At time t6, the signal φTX1 becomes low level, the transfer transistor M11 in the first row is turned off, and the transfer of the electrons accumulated by the light irradiation to the photodiode D1 to the floating diffusion capacitance unit FD1 is completed.
時刻ｔ７では、信号φＳＲ及びφＳＶがローレベルとなり、スイッチＳＲ及びＳＶがオフし、第２のリセット電圧用容量ＣＲ２及び第２の輝度電圧用容量ＣＶ２へのリセット電圧及び輝度電圧の書き込みが終了する。時刻ｔ８では、信号φＲＥＳ１がハイレベルとなり、第１行のリセットトランジスタＭ２１がオンし、１行目の浮遊拡散容量部ＦＤ１がリセットされる。時刻ｔ９では、信号φＳＥＬ１がローレベルとなり、第１行の選択トランジスタＭ４１がオフし、時刻ｔ０からｔ９までの１水平走査期間が終わり、信号φＳＥＬ２がハイレベルとなり、第２行の選択トランジスタＭ４２がオンし、第２行の１水平走査期間が始まる。時刻ｔ９は、時刻ｔ０と同様の動作となる。 At time t7, the signals φSR and φSV become low level, the switches SR and SV are turned off, and the writing of the reset voltage and the luminance voltage to the second reset voltage capacitor CR2 and the second luminance voltage capacitor CV2 is completed. . At time t8, the signal φRES1 becomes high level, the reset transistor M21 in the first row is turned on, and the floating diffusion capacitor portion FD1 in the first row is reset. At time t9, the signal φSEL1 becomes low level, the first row selection transistor M41 is turned off, one horizontal scanning period from time t0 to t9 ends, the signal φSEL2 becomes high level, and the second row selection transistor M42 is turned on. Turns on and starts one horizontal scanning period of the second row. The operation at time t9 is the same as that at time t0.
時刻ｔ１０では、時刻ｔ１と同様の動作となる。また、信号φＳＲ２１及びφＳＶ２１のハイレベルにより、スイッチＳＲ２１及びＳＶ２１がオンする。これにより、第１行第１列のリセット電圧及び輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、リセット電圧用出力回路ＢＲ及び輝度電圧用出力回路ＢＶによりチップ外に出力される。このことを水平転送という。チップ外の映像信号処理部８３０（図９）は、（輝度電圧）−（リセット電圧）を、輝度電圧及びリセット電圧の差分信号として生成し、相関２重サンプリングした輝度電圧が得られる。すなわち、映像信号処理部（差分処理部）８３０は、リセット電圧用水平信号線７の電圧及び輝度電圧用水平信号線８の電圧の差分を出力する。ここで、１行目の輝度電圧及びリセット電圧を水平転送しながら、２行目の読み出しをしている。このことを裏読みと言っている。
At time t10, the operation is similar to that at time t1. Further, the switches SR21 and SV21 are turned on by the high levels of the signals φSR21 and φSV21. As a result, the reset voltage and the luminance voltage in the first row and the first column are output by the reset voltage output circuit BR and the luminance voltage output circuit BV via the reset voltage
時刻ｔ１１では、信号φＳＲ２２及びφＳＶ２２のハイレベルにより、スイッチＳＲ２２及びＳＶ２２がオンする。これにより、第１行第２列のリセット電圧及び輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、リセット電圧用出力回路ＢＲ及び輝度電圧用出力回路ＢＶによりチップ外に出力される。チップ外の映像信号処理部８３０（図９）では、（輝度電圧）−（リセット電圧）を、輝度電圧及びリセット電圧の差分信号として生成し、相関２重サンプリングした輝度電圧が得られる。時刻ｔ９〜ｔ１２は、第２行の１水平走査期間であり、時刻ｔ０〜ｔ９の第１行の１水平走査期間と同様の動作を第２行について行う。時刻ｔ１２で、第２行の１水平走査期間が終わる。
At time t11, the switches SR22 and SV22 are turned on by the high levels of the signals φSR22 and φSV22. Thereby, the reset voltage and the luminance voltage in the first row and the second column are respectively supplied by the reset voltage output circuit BR and the luminance voltage output circuit BV via the reset voltage
以上のように、単位画素２は、リセット状態でリセット電圧を出力し、非リセット状態で光電変換に基づく輝度電圧を出力する。第１のリセット電圧用容量ＣＲは、リセット電圧を保持する。第２の輝度電圧用容量ＣＶ２は、輝度電圧を保持する。
As described above, the
リセット電圧用アンプＡＲの持つオフセットをＯＦＡＲ、リセット電圧用出力回路ＢＲの持つオフセットをＯＦＢＲ、輝度電圧用出力回路ＢＶの持つオフセット電圧をＯＦＢＶとする。この場合、チップ外に出力されるリセット電圧のもつオフセットは、ＯＦＡＲ＋ＯＦＢＲとなる。また、チップ外に出力される輝度電圧のもつオフセットは、ＯＦＢＶとなる。よって、映像信号処理部８３０が行う「輝度電圧−リセット電圧」は、−ＯＦＡＲ＋（ＯＦＢＶ−ＯＦＢＲ）（＝ＯＦＢＶ−（ＯＦＡＲ＋ＯＦＢＲ））となる。ここで、リセット電圧用出力回路ＢＲ及び輝度電圧用出力回路ＢＶは、全画素列で共通で使われる回路のため、（ＯＦＢＶ−ＯＦＢＲ）は一定の値になり、列ばらつきの原因にはならない。また、オフセット除去型のリセット電圧用アンプＡＲを使っているので、オフセットＯＦＡＲは１／Ａ倍程度と小さくなる。よって、本実施形態の列ばらつきは小さくなり、固定パターンノイズを低減できる。Ａは、リセット電圧用アンプＡＲのオープンループゲインを意味している。
The offset of the reset voltage amplifier AR is OFAR, the offset of the reset voltage output circuit BR is OFBR, and the offset voltage of the luminance voltage output circuit BV is OFBV. In this case, the offset of the reset voltage output outside the chip is OFAR + OFBR. The offset of the luminance voltage output outside the chip is OFBV. Therefore, the “brightness voltage−reset voltage” performed by the video
一方、特許文献１に記載されている技術は、オフセット除去型の輝度電圧用アンプの出力から、オフセット除去型のリセット電圧用アンプの出力を差し引く。リセット電圧用アンプ及び輝度電圧用アンプは、それぞれオフセットを少なくとも１／Ａ持っており、それぞれの出力を差し引いたときのオフセットのばらつきは√２／Ａ倍となる。ＣＭＯＳエリアセンサチップの場合、読み出し回路に使うサンプルホールド回路は、画素列毎に設けられるため、一つのサンプルホールド回路は、チップレイアウトの上で小さな占有面積で設計せざるを得ない。よって、固体撮像装置の中に使うオペアンプのオープンループゲインＡは、４０ｄＢ程度であることが多い。よって、特許文献１では、√２／Ａ倍のオフセットは無視できない。
On the other hand, the technique described in
また、特許文献１は、輝度電圧用アンプ及び複数の輝度電圧用容量が必要なため、消費電力が大きく、レイアウト面積が大きい。よって、製造コスト増を招く。一方、本実施形態の場合、輝度電圧用アンプと、複数の輝度電圧用容量を必要としないため、消費電力が小さい上に、レイアウト面積も小さく済む。このため、ひいてはウェハ中のチップ取れ数が増加し、チップコストが小さくなる。また、第１のリセット電圧用容量ＣＲに保持するリセット電圧は、輝度電圧に比べれば非常に小さい振幅しか持たない。このため、リセット電圧用アンプＡＲは、非常に小さい電流で動作可能であり、このこともチップの低消費電力化に役立つ。
Further, since
（第２の実施形態）
図４は、本発明の第２の実施形態による固体撮像装置の構成例を示す回路図である。３は２画素共有の単位画素、ＧＡはゲインアンプ、ＶＦはバッファアンプ、ＭＡは出力アンプであり、他の符号は、前述の図１と同じ部品を表す。単位画素３は、４つのフォトダイオードＤａ１，Ｄｂ１，Ｄａ２，Ｄｂ２と、４つの転送トランジスタＭａ１，Ｍｂ１，Ｍａ２，Ｍｂ２と、リセットトランジスタＭ２１と、増幅トランジスタＭ３１と、選択トランジスタＭ４１とを有する。フォトダイオードＤａ１及びＤｂ１が１画素であり、フォトダイオードＤａ２及びＤｂ２が１画素である。
(Second Embodiment)
FIG. 4 is a circuit diagram showing a configuration example of a solid-state imaging device according to the second embodiment of the present invention.
周辺回路部５について、図１に対して、異なる回路部分について説明する。本実施形態では、列信号線６の後段に、ゲインアンプ（第２のアンプ）ＧＡ及びバッファアンプ（第２のアンプ）ＶＦを設けている。ゲインアンプＧＡは、入力容量Ｃｉ、フィードバック容量Ｃｆ、及び入出力端子を導通状態に制御するスイッチＳＧを有する。ゲインアンプＧＡ及びバッファアンプＶＦは、入力端子が単位画素３の出力端子に接続される。第１のリセット電圧用容量ＣＲは、第１のスイッチＳＣを介してバッファアンプＶＦの出力端子に接続される。第２の輝度電圧用容量ＣＶ２は、第３のスイッチＳＶを介してバッファアンプＶＦの出力端子に接続される。出力回路ＭＡは、差動入力の出力回路であり、リセット電圧用水平信号線７及び輝度電圧用水平信号線８に接続される。
The
本実施形態は、固体撮像装置内で位相差オートフォーカス情報を取得する例である。本実施形態では、位相差情報を取得するために、２つのフォトダイオードＤａ１，Ｄｂ１上に１つのマイクロレンズを配置し、２つのフォトダイオードＤａ２，Ｄｂ２上に１つのマイクロレンズを配置している。すなわち、単位画素２は、１つのマイクロレンズに対応して設けられる複数のフォトダイオードＤａ１及びＤｂ１と、１つのマイクロレンズに対応して設けられる複数のフォトダイオードＤａ２及びＤｂ２とを有する。２つのフォトダイオードの信号は位相差信号として利用され、また、２つのフォトダイオードの信号は加算して１画素分の画像情報として利用される。従って、２つのフォトダイオードを１画素と呼ぶことにする。
This embodiment is an example of acquiring phase difference autofocus information in a solid-state imaging device. In this embodiment, in order to acquire phase difference information, one microlens is disposed on the two photodiodes Da1, Db1, and one microlens is disposed on the two photodiodes Da2, Db2. That is, the
図５は、図４の固体撮像装置の駆動方法を示すタイミングチャートである。まず、時刻ｔ０では、信号φＳＥＬ１がハイレベルとなり、ｎＭＯＳ選択トランジスタＭ４１がオンし、第１行の単位画素３が選択される。同時に、信号φＳＢがローレベル、信号φＳＳがハイレベルとなり、スイッチＳＢがオフし、スイッチＳＳがオンし、リセット電圧用アンプＡＲがサンプリングモードとなり、第１のリセット電圧用容量ＣＲに信号が書き込める状態になる。同時に、信号φＳＧ及びφＳＣがハイレベルとなり、スイッチＳＧ及びＳＣがオンし、ボルテージフォロア状態になったゲインアンプＧＡ及びバッファアンプＶＦを介して基準電圧ＶＣ０Ｒが第１のリセット電圧用容量ＣＲに書き込まれる。なお、信号φＲＥＳ１がハイレベルであり、リセットトランジスタＭ２１がオンし、浮遊拡散容量部ＦＤが電源電圧にリセットされている。
FIG. 5 is a timing chart showing a driving method of the solid-state imaging device of FIG. First, at time t0, the signal φSEL1 becomes high level, the nMOS selection transistor M41 is turned on, and the
時刻ｔ１では、信号φＲＥＳ１がローレベルになり、ｎＭＯＳリセットトランジスタＭ２１がオフする。すると、転送トランジスタＭａ１，Ｍｂ１，Ｍａ２，Ｍｂ２のドレイン、リセットトランジスタＭ２１のソース、増幅トランジスタ３１のゲートに接続された浮遊拡散容量部ＦＤが浮遊状態になる。同時に、信号φＳＣがローレベルとなり、スイッチＳＣがオフし、電圧ＶＣ０Ｒの第１のリセット電圧用容量ＣＲへの書き込みが終了する。 At time t1, the signal φRES1 becomes low level, and the nMOS reset transistor M21 is turned off. Then, the floating diffusion capacitor portion FD connected to the drains of the transfer transistors Ma1, Mb1, Ma2, and Mb2, the source of the reset transistor M21, and the gate of the amplification transistor 31 is in a floating state. At the same time, the signal φSC becomes low level, the switch SC is turned off, and the writing of the voltage VC0R to the first reset voltage capacitor CR is completed.
時刻ｔ２では、信号φＳＧがローレベルとなり、スイッチＳＧがオフし、ゲインアンプＧＡのボルテージフォロア状態が終了し、ゲインアンプＧＡはＣｉ／Ｃｆの電圧ゲインを出力できるモードになる。時刻ｔ３では、信号φＳＣがハイレベルとなり、スイッチＳＣがオンし、浮遊拡散容量部ＦＤのリセット電圧が、列電流源Ｉｂを負荷とした増幅トランジスタＭ３１と、ゲインアンプＧＡを介し、第１のリセット電圧用容量ＣＲに書き込まれ始める。 At time t2, the signal φSG becomes low level, the switch SG is turned off, the voltage follower state of the gain amplifier GA ends, and the gain amplifier GA enters a mode in which the voltage gain of Ci / Cf can be output. At time t3, the signal φSC becomes high level, the switch SC is turned on, and the reset voltage of the floating diffusion capacitor FD is reset through the amplification transistor M31 having the column current source Ib as a load and the gain amplifier GA. Writing to the voltage capacitor CR begins.
時刻ｔ４では、信号φＳＣがローレベルとなり、スイッチＳＣがオフし、浮遊拡散容量部ＦＤのリセット電圧の第１のリセット電圧用容量ＣＲへの書き込みが終了する。時刻ｔ５の直前では、φＳＳがローレベルになり、φＳＢがハイレベルになり、スイッチＳＳがオフし、スイッチＳＢがオンし、リセット電圧用アンプＡＲが第１のリセット電圧用容量ＣＲに保持した信号の読み出しモードになる。 At time t4, the signal φSC becomes low level, the switch SC is turned off, and the writing of the reset voltage of the floating diffusion capacitor portion FD to the first reset voltage capacitor CR is completed. Immediately before time t5, φSS goes low, φSB goes high, switch SS turns off, switch SB turns on, and the signal held by reset voltage amplifier AR in first reset voltage capacitor CR The read mode is entered.
時刻ｔ６では、信号φＴＸａ１がハイレベルとなり、第１行の転送トランジスタＭａ１がオンし、第１行のフォトダイオードＤａ１への光照射で蓄積された電子（以下、Ａ像輝度電圧の電子という）が浮遊拡散容量部ＦＤに転送される。すると、浮遊拡散容量部ＦＤは蓄積電子量に応じて電位が下がる。同時に、信号φＳＲ及びφＳＶがハイレベルとなり、スイッチＳＲ及びＳＶがオンし、浮遊拡散容量部ＦＤの下がった電位（Ａ像輝度電圧）が、増幅トランジスタＭ３１及びゲインアンプＧＡを介して、第２の輝度電圧用容量ＣＶ２に書き込まれ始める。同時に、第１のリセット電圧用容量ＣＲに書き込まれたリセット電圧が、第２のリセット電圧用容量ＣＲ２に書き込まれ始める。 At time t6, the signal φTXa1 becomes a high level, the transfer transistor Ma1 in the first row is turned on, and electrons accumulated by light irradiation to the photodiode Da1 in the first row (hereinafter referred to as electrons of the A image luminance voltage). Transferred to the floating diffusion capacitor FD. Then, the potential of the floating diffusion capacitor portion FD decreases according to the amount of accumulated electrons. At the same time, the signals φSR and φSV become high level, the switches SR and SV are turned on, and the potential (A image luminance voltage) that has fallen below the floating diffusion capacitance portion FD passes through the amplification transistor M31 and the gain amplifier GA to the second level. Writing to the luminance voltage capacitor CV2 starts. At the same time, the reset voltage written in the first reset voltage capacitor CR starts to be written in the second reset voltage capacitor CR2.
時刻ｔ７では、信号φＴＸａ１がローレベルとなり、転送トランジスタＭａ１がオフし、フォトダイオードＤａ１への光照射で蓄積された電子の浮遊拡散容量部ＦＤへの転送が終了する。 At time t7, the signal φTXa1 becomes low level, the transfer transistor Ma1 is turned off, and the transfer of electrons accumulated by light irradiation to the photodiode Da1 to the floating diffusion capacitance unit FD is completed.
時刻ｔ８では、信号φＳＲ及びφＳＶがローレベルとなり、スイッチＳＲ及びＳＶがオフし、第２のリセット電圧用容量ＣＲ２及び第２の輝度電圧用容量ＣＶ２へのリセット電圧及びＡ像輝度電圧の書き込みが終了する。時刻ｔ９では、信号φＴＸａ１及びＴＸｂ１がハイレベルとなり、転送トランジスタＭａ１及びＭｂ１がオンし、第１行のフォトダイオードＤｂ１への光照射で蓄積された電子（以下、Ｂ像輝度電圧の電子という）が浮遊拡散容量部ＦＤに転送される。ここで、信号φＴＸａ１もハイレベルとするのは、時刻ｔ７からｔ９までの間でフォトダイオードＤａ１に貯まったわずかな電子も浮遊拡散容量部ＦＤに転送するためである。すると、浮遊拡散容量部ＦＤでは、Ａ像輝度電圧の電子とＢ像輝度電圧の電子が加算され、Ａ＋Ｂ像輝度電圧に相当する電圧が現れる。また、列信号線６には、増幅トランジスタＭ３１で増幅された電圧が現れる。
At time t8, the signals φSR and φSV become low level, the switches SR and SV are turned off, and the reset voltage and the A image luminance voltage are written to the second reset voltage capacitor CR2 and the second luminance voltage capacitor CV2. finish. At time t9, the signals φTXa1 and TXb1 become high level, the transfer transistors Ma1 and Mb1 are turned on, and electrons accumulated by light irradiation to the photodiode Db1 in the first row (hereinafter referred to as electrons of B image luminance voltage) Transferred to the floating diffusion capacitor FD. Here, the reason why the signal φTXa1 is also set to the high level is that a few electrons accumulated in the photodiode Da1 between time t7 and t9 are also transferred to the floating diffusion capacitor FD. Then, in the floating diffusion capacitor unit FD, the electrons of the A image luminance voltage and the electrons of the B image luminance voltage are added, and a voltage corresponding to the A + B image luminance voltage appears. Further, the voltage amplified by the amplification transistor M31 appears on the
同時に、信号φＳＲ２１及びφＳＶ２１がハイレベルになり、スイッチＳＲ２１及びＳＶ２１がオンする。これにより、第１行第１列のリセット電圧及びＡ像輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（Ａ像輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングしたＡ像輝度電圧を出力する。すなわち、差動出力回路（差分処理部）ＭＡは、リセット電圧用水平信号線７の電圧及び輝度電圧用水平信号線８の電圧の差分を出力する。
At the same time, the signals φSR21 and φSV21 become high level, and the switches SR21 and SV21 are turned on. As a result, the reset voltage and the A image luminance voltage in the first row and first column are output out of the chip by the differential output circuit MA via the reset voltage
時刻ｔ１０では、信号φＴＸａ１及びＴＸｂ１がローレベルとなり、転送トランジスタＭａ１及びＭｂ１がオフし、フォトダイオードＤａ１及びＤｂ１から浮遊拡散容量部ＦＤへの電子の転送が終了する。同時に、信号φＳＲ２２及びφＳＶ２２がハイレベルになり、スイッチＳＲ２２及びＳＶ２２がオンする。これにより、第１行第２列のリセット電圧及びＡ像輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（Ａ像輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングしたＡ像輝度電圧を出力する。
At time t10, the signals φTXa1 and TXb1 become low level, the transfer transistors Ma1 and Mb1 are turned off, and the transfer of electrons from the photodiodes Da1 and Db1 to the floating diffusion capacitor FD is completed. At the same time, the signals φSR22 and φSV22 become high level, and the switches SR22 and SV22 are turned on. As a result, the reset voltage and the A image luminance voltage in the first row and the second column are output out of the chip by the differential output circuit MA via the reset voltage
時刻ｔ１１では、信号φＳＲ及びφＳＶがハイレベルとなり、スイッチＳＲ及びＳＶがオンし、浮遊拡散容量部ＦＤの電圧（Ａ＋Ｂ像輝度電圧）が、増幅トランジスタＭ３１及びゲインアンプＧＡを介して、第２の輝度電圧用容量ＣＶ２に書き込まれ始める。同時に、第１のリセット電圧用容量ＣＲに書き込まれたリセット電圧が、再び第２のリセット電圧用容量ＣＲ２に書き込まれ始める。 At time t11, the signals φSR and φSV are at a high level, the switches SR and SV are turned on, and the voltage (A + B image luminance voltage) of the floating diffusion capacitance unit FD passes through the amplification transistor M31 and the gain amplifier GA. Writing to the luminance voltage capacitor CV2 starts. At the same time, the reset voltage written in the first reset voltage capacitor CR starts to be written again in the second reset voltage capacitor CR2.
時刻ｔ１２では、信号φＳＲ及びφＳＶがローレベルとなり、スイッチＳＲ及びＳＶがオフし、第２の輝度電圧用容量ＣＶ２及び第２のリセット電圧用容量ＣＲ２への、Ａ＋Ｂ像輝度電圧及びリセット電圧の書き込みが終了する。時刻ｔ０〜ｔ１３が、第１行の１水平走査期間となる。 At time t12, the signals φSR and φSV become low level, the switches SR and SV are turned off, and the A + B image luminance voltage and the reset voltage are written to the second luminance voltage capacitor CV2 and the second reset voltage capacitor CR2. Ends. Time t0 to t13 is one horizontal scanning period of the first row.
時刻ｔ１３では、信号φＲＥＳ１がハイレベルとなり、リセットトランジスタＭ２１がオンし、浮遊拡散容量部ＦＤが再び電源電圧にリセットされる。同時に、信号φＳＢがローレベルとなり、信号φＳＳがハイレベルとなり、スイッチＳＢがオフし、スイッチＳＳがオンし、リセット電圧用アンプＡＲが再びサンプリングモードとなり、第２のリセット電圧用容量ＣＲに信号が書き込める状態になる。同時に、信号φＳＧ及びφＳＣがハイレベルとなり、スイッチＳＧ及びＳＣがオンし、ボルテージフォロア状態になったゲインアンプＧＡ及びバッファアンプＶＦを介して、基準電圧ＶＣ０Ｒが第１のリセット電圧用容量ＣＲに再び書き込まれる。同時に、信号φＳＲ２１及びφＳＶ２１がハイレベルになり、スイッチＳＲ２１及びＳＶ２１がオンする。これにより、第１行第１列のリセット電圧及びＡ＋Ｂ像輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（Ａ＋Ｂ像輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングしたＡ＋Ｂ像輝度電圧を出力する。
At time t13, the signal φRES1 becomes high level, the reset transistor M21 is turned on, and the floating diffusion capacitor portion FD is reset to the power supply voltage again. At the same time, the signal φSB becomes low level, the signal φSS becomes high level, the switch SB is turned off, the switch SS is turned on, the reset voltage amplifier AR enters the sampling mode again, and the signal is sent to the second reset voltage capacitor CR. It is ready to write. At the same time, the signals φSG and φSC become high level, the switches SG and SC are turned on, and the reference voltage VC0R is again applied to the first reset voltage capacitor CR via the gain amplifier GA and the buffer amplifier VF that are in the voltage follower state. Written. At the same time, the signals φSR21 and φSV21 become high level, and the switches SR21 and SV21 are turned on. As a result, the reset voltage and the A + B image luminance voltage in the first row and first column are output to the outside of the chip by the differential output circuit MA via the reset voltage
時刻ｔ１４では、信号φＳＲ２２及びφＳＶ２２がハイレベルになり、スイッチＳＲ２２及びＳＶ２２がオンする。これにより、第１行第２列のリセット電圧及びＡ＋Ｂ像輝度電圧は、それぞれリセット電圧用水平信号線７及び輝度電圧用水平信号線８を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（Ａ＋Ｂ像輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングしたＡ＋Ｂ像輝度電圧を出力する。
At time t14, the signals φSR22 and φSV22 become high level, and the switches SR22 and SV22 are turned on. As a result, the reset voltage and the A + B image luminance voltage in the first row and the second column are output to the outside of the chip by the differential output circuit MA via the reset voltage
時刻ｔ１３〜ｔ１５は、第２行の１水平走査期間であり、時刻ｔ０〜ｔ１３の第１行の１水平走査期間と同様の動作を第２行について行う。時刻ｔ１５で、第２行の１水平走査期間が終わる。 Times t13 to t15 are one horizontal scanning period for the second row, and the same operation as that for one horizontal scanning period for the first row at times t0 to t13 is performed for the second row. At time t15, one horizontal scanning period of the second row ends.
時刻ｔ１５では、信号φＳＥＬ１がローレベルとなり、選択トランジスタＭ４１がオフし、時刻ｔ１３からｔ１５までの１水平走査期間が終わる。また、信号φＳＥＬ２がハイレベルとなり、次行の１水平走査期間が始まる。ここで、信号φＳＥＬ１がハイレベルの期間ｔ０〜ｔ１５は、２画素共有された単位画素３の読み出し期間となり、２行分の画素が読み出される。
At time t15, the signal φSEL1 becomes low level, the selection transistor M41 is turned off, and one horizontal scanning period from time t13 to time t15 ends. Further, the signal φSEL2 becomes high level, and one horizontal scanning period of the next row starts. Here, a period t0 to t15 in which the signal φSEL1 is at a high level is a reading period for the
以上のように、単位画素２は、リセット状態でリセット電圧を出力する。また、単位画素２は、非リセット状態で１つのフォトダイオードＤａ１（又はＤａ２）の光電変換に基づくＡ像輝度電圧を出力し、非リセット状態で複数のフォトダイオードＤａ１及びＤｂ１（Ｄａ２及びＤｂ２）の光電変換に基づくＡ＋Ｂ像輝度電圧を出力する。
As described above, the
映像信号処理部８３０（図９）は、Ａ＋Ｂ像輝度電圧からＡ像輝度電圧を引き算することにより、位相差オートフォーカスに使うＢ像輝度電圧を生成する。 The video signal processing unit 830 (FIG. 9) generates a B image luminance voltage used for phase difference autofocus by subtracting the A image luminance voltage from the A + B image luminance voltage.
図６は、図４の周辺回路部５のレイアウト図である。１６は、ゲインアンプＧＡ、バッファアンプＶＦ、及びリセット電圧用アンプＡＲのグランド配線である。１７は、第２のリセット電圧用容量ＣＲ２及び第２の輝度電圧用容量ＣＶ２へのグランド配線であり、メタル１配線層からなる。１８は、第２のリセット電圧用容量ＣＲ２及び第２の輝度電圧用容量ＣＶ２から水平信号線７及び８への接続配線であり、メタル１配線層からなる。他の符号は、前述した部品と同じである。ゲインアンプＧＡ、バッファアンプＶＦ、リセット電圧用アンプＡＲのグランド線は、リセット電圧用水平信号線７と輝度電圧用水平信号線８と別層のメタル３配線層のグランド配線１６によって、橋渡しで強化されている。リセット電圧用水平信号線７及び輝度電圧用水平信号線８は、メタル２配線層で作製しており、その容量を小さくすると、固体撮像装置の低ノイズ化に有利である。このため、信号線７及び８の容量が増えないように、ゲインアンプＧＡ、バッファアンプＶＦ及びリセット電圧用アンプＡＲのグランド配線１６は、大きく水平信号線７及び８と重ならない橋渡しとする。また、ゲインアンプＧＡ、バッファアンプＶＦ及びリセット電圧用アンプＡＲのグランド線と、第２のリセット電圧用容量ＣＲ２及び第２の輝度電圧用容量ＣＶ２へのグランド線は、パッド（ＰＡＤ）で分離した方が、グランド線間のノイズが伝わらない。したがって、クロストークやキックバックノイズに対してよい。
FIG. 6 is a layout diagram of the
リセット電圧用アンプＡＲの持つオフセットをＯＦＡＲ、ゲインアンプＧＡ及びバッファアンプＶＦを合わせたオフセットをＯＦＧＡ、差動出力回路ＭＡの持つオフセットをＯＦＭＡとする。この場合、チップ外に出力される（輝度電圧）−（リセット電圧）は、−ＯＦＡＲ＋ＯＦＭＡ（＝ＯＦＧＡ−（ＯＦＧＡ＋ＯＦＡＲ）＋ＯＦＭＡ）となる。ここで、差動出力回路ＭＡは、全画素列で共通で使われる回路のため、オフセットＯＦＭＡは一定の値になり、列ばらつきの原因にはならない。また、オフセット除去型のリセット電圧用アンプＡＲを使っているので、オフセットＯＦＡＲは１／Ａ倍程度と小さくなる。よって、本実施形態の列ばらつきは小さくなる。 The offset of the reset voltage amplifier AR is OFAR, the offset of the gain amplifier GA and the buffer amplifier VF is OFGA, and the offset of the differential output circuit MA is OFMA. In this case, (luminance voltage) − (reset voltage) output outside the chip is −OFAR + OFMA (= OFGA− (OFGA + OFAR) + OFMA). Here, since the differential output circuit MA is a circuit commonly used in all pixel columns, the offset OFMA has a constant value and does not cause column variations. Further, since the offset removal type reset voltage amplifier AR is used, the offset OFAR is reduced to about 1 / A times. Therefore, the column variation of this embodiment is reduced.
また、輝度電圧用アンプと複数の輝度電圧用容量を必要としないため、消費電力が小さい上に、レイアウト面積も小さく済む。このため、ひいてはウェハ中のチップ取れ数が大きくなり、チップコストが小さくなる。また、第１のリセット電圧用容量ＣＲに保持するリセット電圧は、輝度電圧に比べれば非常に小さい振幅しか持たない。このため、リセット電圧用アンプＡＲは、非常に小さい電流で動作可能であり、このこともチップの低消費電力化に役立つ。 Further, since a luminance voltage amplifier and a plurality of luminance voltage capacitors are not required, the power consumption is small and the layout area is small. As a result, the number of chips that can be taken in the wafer increases, and the chip cost decreases. Further, the reset voltage held in the first reset voltage capacitor CR has a very small amplitude compared to the luminance voltage. For this reason, the reset voltage amplifier AR can be operated with a very small current, which also helps to reduce the power consumption of the chip.
（第３の実施形態）
図７は、本発明の第３の実施形態による固体撮像装置の構成例を示す回路図である。図中、前述の図と同じ部品は同一の符号で示す。本実施形態は、第１及び第２の実施形態とは違い、単位画素２に転送トランジスタが無く、完全転送しないタイプの画素である。また、リセット電圧より先に輝度電圧を読み出すため、リセット電圧用アンプＡＲではなく、オフセット除去型の輝度電圧用アンプＡＶを設ける。９は、第１列のリセット電圧系の回路ブロックであり、スイッチＳＲ，ＳＲ２１及び第２のリセット電圧用容量ＣＲ２を有する。１０は、第１列の輝度電圧系の回路ブロックであり、スイッチＳＣ，ＳＢ，ＳＳ，ＳＶ，ＳＶ２１、第１の輝度電圧用容量ＣＶ、輝度電圧用アンプＡＶ、及び第２の輝度電圧用容量ＣＶ２を有する。
(Third embodiment)
FIG. 7 is a circuit diagram showing a configuration example of a solid-state imaging device according to the third embodiment of the present invention. In the figure, the same parts as those in the above-mentioned drawings are denoted by the same reference numerals. Unlike the first and second embodiments, this embodiment is a type of pixel in which the
第１の輝度電圧用容量（第１の容量）ＣＶは、単位画素２の出力端子に第１のスイッチＳＣを介して接続される。輝度電圧用アンプ（第１のアンプ）ＡＶは、差動増幅器である。輝度電圧用アンプＡＶの反転入力端子は第１の輝度電圧用容量ＣＶの一方の端子に接続され、非反転入力端子は基準電圧ノードＶＣＬＡＭＰに接続される。第１のスイッチＳＣは、第１の輝度電圧用容量ＣＶを介して輝度電圧用アンプＡＶの反転入力端子に接続される。第２の輝度電圧用容量（第２の容量）ＣＶ２は、輝度電圧用アンプＡＶの出力端子に第２のスイッチＳＶを介して接続される。第２のリセット電圧用容量（第３の容量）ＣＲ２は、単位画素２の出力端子に第３のスイッチＳＲを介して接続される。第４のスイッチＳＳは、輝度電圧用アンプＡＶの出力端子及び反転入力端子間に接続される。第５のスイッチＳＢは、第１のスイッチＳＣ及び第１の輝度電圧用容量ＣＶの相互接続点と輝度電圧用アンプＡＶの出力端子間に接続される。輝度電圧用水平信号線（第１の信号線）８は、第６のスイッチＳＶ２１（又はＳＶ２２）を介して第２の輝度電圧用容量ＣＶ２に接続される。リセット電圧用水平信号線（第２の信号線）７は、第７のスイッチＳＲ２１（又はＳＲ２２）を介して第２のリセット電圧用容量ＣＲ２に接続される。
The first luminance voltage capacitor (first capacitor) CV is connected to the output terminal of the
図８は、図７の固体撮像装置の駆動方法を示すタイミングチャートである。時刻ｔ０では、信号φＳＥＬ１がハイレベルとなり、第１行の選択トランジスタＭ４１がオンし、第１行の単位画素２が選択される。同時に、信号φＳＣがハイレベルとなり、スイッチＳＣがオンし、フォトダイオードＤ１に貯まった電子による輝度電圧を第１の輝度電圧用容量ＣＶに書き込み始める。このとき、信号φＳＳがハイレベルであり、スイッチＳＳがオンし、信号φＳＢがローレベルであり、スイッチＳＢがオフとなっており、輝度電圧用アンプＡＶ及び第１の輝度電圧用容量ＣＶは輝度電圧が書き込めるサンプリング状態になっている。時刻ｔ１では、信号φＳＣがローレベルであり、スイッチＳＣがオフとなり、輝度電圧の第１の輝度電圧用容量ＣＶへの書き込みが終了する。
FIG. 8 is a timing chart showing a driving method of the solid-state imaging device of FIG. At time t0, the signal φSEL1 becomes high level, the selection transistor M41 in the first row is turned on, and the
時刻ｔ２では、信号φＲＥＳ１がハイレベルであり、リセットトランジスタＭ２１がオンし、フォトダイオードＤ１にリセット電圧（電源電圧）が書き込まれる。時刻ｔ３では、信号φＳＳがローレベルであり、スイッチＳＳがオフし、信号φＳＢがハイレベルであり、スイッチＳＢがオンとなる。その結果、輝度電圧用アンプＡＶ及び第１の輝度電圧用容量ＣＶは、輝度電圧を後段に書き込める状態になる。 At time t2, the signal φRES1 is at a high level, the reset transistor M21 is turned on, and a reset voltage (power supply voltage) is written to the photodiode D1. At time t3, the signal φSS is at a low level, the switch SS is turned off, the signal φSB is at a high level, and the switch SB is turned on. As a result, the luminance voltage amplifier AV and the first luminance voltage capacitor CV are in a state in which the luminance voltage can be written to the subsequent stage.
時刻ｔ４では、信号φＳＲ及びφＳＶがハイレベルであり、スイッチＳＶ及びＳＲがオンとなり、輝度電圧が第２のリセット電圧用容量ＣＶ２に、リセット電圧が第２のリセット電圧用容量ＣＲ２に書き込まれ始める。時刻ｔ５では、信号φＳＲ及びφＳＶがローレベルであり、スイッチＳＶ及びＳＲがオフとなり、輝度電圧の第２のリセット電圧用容量ＣＶ２への書き込み、及びリセット電圧の第２のリセット電圧用容量ＣＲ２への書き込みが終了する。 At time t4, the signals φSR and φSV are at a high level, the switches SV and SR are turned on, and the luminance voltage starts to be written into the second reset voltage capacitor CV2 and the reset voltage starts to be written into the second reset voltage capacitor CR2. . At time t5, the signals φSR and φSV are at a low level, the switches SV and SR are turned off, the luminance voltage is written to the second reset voltage capacitor CV2, and the reset voltage is input to the second reset voltage capacitor CR2. Writing of is completed.
時刻ｔ６では、信号φＳＥＬ１がローレベルとなり、第１行の選択トランジスタＭ４１がオフし、第１行の単位画素２の選択が終了し、時刻ｔ０〜ｔ６の第１行の１水平走査期間が終わる。また、信号φＳＥＬ２がハイレベルとなり、第２行の選択トランジスタＭ４２がオンし、第２行の単位画素２の選択が始まり、第２行の１水平走査期間が始まる。同時に、信号φＳＣがハイレベルとなり、スイッチＳＣがオンし、フォトダイオードＤ２に貯まった電子による輝度電圧を第１の輝度電圧用容量ＣＶに書き込み始める。このとき、信号φＳＳがハイレベルであり、スイッチＳＳがオンし、信号φＳＢがローレベルであり、スイッチＳＢがオフとなっており、輝度電圧用アンプＡＶ及び第１の輝度電圧用容量ＣＶは輝度電圧が書き込めるサンプリング状態になっている。
At time t6, the signal φSEL1 becomes low level, the selection transistor M41 in the first row is turned off, the selection of the
時刻ｔ７では、信号φＳＲ２１及びφＳＶ２１がハイレベルになり、スイッチＳＲ２１及びＳＶ２１がオンする。これにより、第１行第１列の輝度電圧及びリセット電圧は、それぞれ輝度電圧用水平信号線８及びリセット電圧用水平信号線７を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングした輝度電圧を出力する。すなわち、差動出力回路（差分処理部）ＭＡは、リセット電圧用水平信号線７の電圧及び輝度電圧用水平信号線８の電圧の差分を出力する。
At time t7, the signals φSR21 and φSV21 become high level, and the switches SR21 and SV21 are turned on. As a result, the luminance voltage and reset voltage in the first row and first column are output outside the chip by the differential output circuit MA via the luminance voltage
時刻ｔ８では、信号φＳＲ２２及びφＳＶ２２がハイレベルになり、スイッチＳＲ２２及びＳＶ２２がオンする。これにより、第１行第２列の輝度電圧及びリセット電圧は、それぞれ輝度電圧用水平信号線８及びリセット電圧用水平信号線７を介し、差動出力回路ＭＡによりチップ外に出力される。差動出力回路ＭＡは、（輝度電圧）−（リセット電圧）の信号を生成し、相関２重サンプリングした輝度電圧を出力する。
At time t8, the signals φSR22 and φSV22 become high level, and the switches SR22 and SV22 are turned on. As a result, the luminance voltage and the reset voltage in the first row and the second column are output outside the chip by the differential output circuit MA via the luminance voltage
時刻ｔ６〜ｔ９は、第２行の１水平走査期間であり、時刻ｔ０〜ｔ６の第１行の１水平走査期間と同様の動作を第２行について行う。時刻ｔ９では、信号φＳＥＬ２がローレベルとなり、第２行の選択トランジスタＭ４２がオフし、第２行の単位画素２の選択が終了し、第２行の１水平走査期間が終わり、次の行の１水平走査期間が始まる。
Times t6 to t9 are one horizontal scanning period of the second row, and the same operation as the one horizontal scanning period of the first row at times t0 to t6 is performed for the second row. At time t9, the signal φSEL2 becomes low level, the selection transistor M42 in the second row is turned off, the selection of the
以上のように、単位画素２は、リセット状態でリセット電圧を出力し、非リセット状態で光電変換に基づく輝度電圧を出力する。第１の輝度電圧用容量ＣＶは、輝度電圧を保持する。第２のリセット電圧用容量ＣＲ２は、リセット電圧を保持する。
As described above, the
第３の実施形態でも、オフセット除去型の輝度電圧用アンプＡＶを使っているので、オフセットＯＦＡＶは１／Ａ倍程度と小さくなる。よって、本実施形態の列ばらつきは小さくなる。また、リセット電圧用アンプと複数のリセット電圧用容量を必要としないため、消費電力が小さい上に、レイアウト面積も小さく済む。このため、ひいてはウェハ中のチップ取れ数が大きくなり、チップコストが小さくなる。 Also in the third embodiment, since the offset removal type luminance voltage amplifier AV is used, the offset OFAV becomes as small as about 1 / A times. Therefore, the column variation of this embodiment is reduced. Further, since a reset voltage amplifier and a plurality of reset voltage capacitors are not required, power consumption is reduced and a layout area can be reduced. As a result, the number of chips that can be taken in the wafer increases, and the chip cost decreases.
（第４の実施形態）
図９は、本発明の第４の実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像装置８２０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。固体撮像装置８２０は、先の実施形態で説明した固体撮像装置が用いられる。
(Fourth embodiment)
FIG. 9 is a diagram illustrating a configuration example of an imaging system according to the fourth embodiment of the present invention. The
レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置８２０の、複数の画素が２次元状に配列された画素部１に結像させ、被写体の像を形成する。固体撮像装置８２０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１に結像された光に応じた信号を出力する。固体撮像装置８２０から出力された信号は、映像信号処理部８３０に入力される。映像信号処理部８３０は、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は、画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
An
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像装置８２０及び映像信号処理部８３０の駆動タイミングを制御する。
The
以上のように、第１〜第４の実施形態によれば、固定パターンノイズを低減しつつ、消費電力の増大と回路規模の増大を抑制できる。 As described above, according to the first to fourth embodiments, it is possible to suppress an increase in power consumption and an increase in circuit scale while reducing fixed pattern noise.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
２ 単位画素、７ 第１の信号線、８ 第２の信号線、ＣＲ 第１のリセット電圧用容量、ＣＶ 第１の輝度電圧用容量、ＣＲ２ 第２のリセット電圧用容量、ＣＶ２ 第２の輝度電圧用容量、ＡＲ リセット電圧用アンプ、ＡＶ 輝度電圧用アンプ、ＳＣ，ＳＢ，ＳＳ，ＳＶ，ＳＲ，ＳＲ２１，ＳＶ２１，ＳＲ２２，ＳＶ２２ スイッチ 2 unit pixels, 7 first signal line, 8 second signal line, CR first reset voltage capacitor, CV first luminance voltage capacitor, CR2 second reset voltage capacitor, CV2 second luminance Voltage capacitor, AR reset voltage amplifier, AV luminance voltage amplifier, SC, SB, SS, SV, SR, SR21, SV21, SR22, SV22 switch
Claims (10)
前記単位画素の出力端子に第１のスイッチを介して接続される第１の容量と、
入力端子が前記第１の容量を介して接続される第１のアンプと、
前記第１のアンプの出力端子に第２のスイッチを介して接続される第２の容量と、
前記単位画素の出力端子に第３のスイッチを介して接続される第３の容量と、
第６のスイッチを介して前記第２の容量に接続される第１の信号線と、
第７のスイッチを介して前記第３の容量に接続される第２の信号線と
を有することを特徴とする固体撮像装置。 A unit pixel that outputs a voltage based on photoelectric conversion; and
A first capacitor connected to an output terminal of the unit pixel via a first switch;
A first amplifier having an input terminal connected via the first capacitor;
A second capacitor connected to the output terminal of the first amplifier via a second switch;
A third capacitor connected to the output terminal of the unit pixel via a third switch;
A first signal line connected to the second capacitor via a sixth switch;
And a second signal line connected to the third capacitor via a seventh switch.
前記第１の容量は、前記リセット電圧を保持し、
前記第３の容量は、前記輝度電圧を保持することを特徴とする請求項１記載の固体撮像装置。 The unit pixel outputs a reset voltage in a reset state, and outputs a luminance voltage based on photoelectric conversion in a non-reset state,
The first capacitor holds the reset voltage,
The solid-state imaging device according to claim 1, wherein the third capacitor holds the luminance voltage.
前記第１の容量は、前記輝度電圧を保持し、
前記第３の容量は、前記リセット電圧を保持することを特徴とする請求項１記載の固体撮像装置。 The unit pixel outputs a reset voltage in a reset state, and outputs a luminance voltage based on photoelectric conversion in a non-reset state,
The first capacitor holds the luminance voltage,
The solid-state imaging device according to claim 1, wherein the third capacitor holds the reset voltage.
前記第１のアンプの反転入力端子は、前記第１のスイッチ及び前記第１の容量を介して前記単位画素の出力端子に接続され、
前記第１のアンプの非反転入力端子は、基準電圧ノードに接続され、
さらに、前記第１のアンプの出力端子及び反転入力端子間に接続される第４のスイッチと、
前記第１のスイッチ及び前記第１の容量の相互接続点と前記第１のアンプの出力端子間に接続される第５のスイッチとを有することを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。 The first amplifier is a differential amplifier,
An inverting input terminal of the first amplifier is connected to an output terminal of the unit pixel via the first switch and the first capacitor,
A non-inverting input terminal of the first amplifier is connected to a reference voltage node;
A fourth switch connected between the output terminal and the inverting input terminal of the first amplifier;
4. The device according to claim 1, further comprising: a fifth switch connected between an interconnection point of the first switch and the first capacitor and an output terminal of the first amplifier. The solid-state imaging device according to item
その後、前記第１のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオンにし、
その後、前記第２のスイッチをオンにし、前記第１のアンプの出力電圧を前記第２の容量に保持することを特徴とする請求項４記載の固体撮像装置。 By turning on the fourth switch, turning off the fifth switch, and turning on the first switch, the output voltage of the unit pixel is held in the first capacitor,
Then, turn off the first switch, turn off the fourth switch, turn on the fifth switch,
5. The solid-state imaging device according to claim 4, wherein after that, the second switch is turned on, and the output voltage of the first amplifier is held in the second capacitor.
前記単位画素の出力端子は、前記第２のアンプを介して前記第１のスイッチ及び第３のスイッチに接続されることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。 Furthermore, the input terminal has a second amplifier connected to the output terminal of the unit pixel,
The solid-state imaging according to claim 1, wherein an output terminal of the unit pixel is connected to the first switch and the third switch via the second amplifier. apparatus.
前記第１の信号線の電圧及び第２の信号線の電圧の差分を出力する差分処理部と
を有することを特徴とする撮像システム。 A solid-state imaging device according to any one of claims 1 to 7,
An imaging system comprising: a difference processing unit that outputs a difference between the voltage of the first signal line and the voltage of the second signal line.
前記固体撮像装置は、
光電変換に基づく電圧を出力する単位画素と、
前記単位画素の出力端子に第１のスイッチを介して接続される第１の容量と、
反転入力端子が前記第１のスイッチ及び前記第１の容量を介して前記単位画素の出力端子に接続され、非反転入力端子が基準電圧ノードに接続される第１のアンプと、
前記第１のアンプの出力端子に第２のスイッチを介して接続される第２の容量と、
前記単位画素の出力端子に第３のスイッチを介して接続される第３の容量と、
前記第１のアンプの出力端子及び反転入力端子間に接続される第４のスイッチと、
前記第１のスイッチ及び前記第１の容量の相互接続点と前記第１のアンプの出力端子間に接続される第５のスイッチと、
第６のスイッチを介して前記第２の容量に接続される第１の信号線と、
第７のスイッチを介して前記第３の容量に接続される第２の信号線とを有し、
前記第４のスイッチをオンにし、前記第５のスイッチをオフにし、前記第１のスイッチをオンにすることにより、前記単位画素の出力電圧を前記第１の容量に保持し、
その後、前記第１のスイッチをオフにし、前記第４のスイッチをオフにし、前記第５のスイッチをオンにし、
その後、前記第２のスイッチをオンにし、前記第１のアンプの出力電圧を前記第２の容量に保持することを特徴とする固体撮像装置の駆動方法。 A method for driving a solid-state imaging device,
The solid-state imaging device
A unit pixel that outputs a voltage based on photoelectric conversion; and
A first capacitor connected to an output terminal of the unit pixel via a first switch;
A first amplifier having an inverting input terminal connected to the output terminal of the unit pixel via the first switch and the first capacitor, and a non-inverting input terminal connected to a reference voltage node;
A second capacitor connected to the output terminal of the first amplifier via a second switch;
A third capacitor connected to the output terminal of the unit pixel via a third switch;
A fourth switch connected between the output terminal and the inverting input terminal of the first amplifier;
A fifth switch connected between an interconnection point of the first switch and the first capacitor and an output terminal of the first amplifier;
A first signal line connected to the second capacitor via a sixth switch;
A second signal line connected to the third capacitor via a seventh switch;
By turning on the fourth switch, turning off the fifth switch, and turning on the first switch, the output voltage of the unit pixel is held in the first capacitor,
Then, turn off the first switch, turn off the fourth switch, turn on the fifth switch,
Thereafter, the second switch is turned on, and the output voltage of the first amplifier is held in the second capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013236016A JP2015095874A (en) | 2013-11-14 | 2013-11-14 | Solid state imaging device, imaging system, and method of driving solid state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013236016A JP2015095874A (en) | 2013-11-14 | 2013-11-14 | Solid state imaging device, imaging system, and method of driving solid state imaging device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015095874A true JP2015095874A (en) | 2015-05-18 |
Family
ID=53197975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013236016A Pending JP2015095874A (en) | 2013-11-14 | 2013-11-14 | Solid state imaging device, imaging system, and method of driving solid state imaging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2015095874A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142351A (en) * | 2014-01-30 | 2015-08-03 | キヤノン株式会社 | Imaging apparatus and imaging system |
| JP2017050669A (en) * | 2015-09-01 | 2017-03-09 | キヤノン株式会社 | Solid state image sensor and imaging system |
| JPWO2017150469A1 (en) * | 2016-02-29 | 2019-01-24 | 株式会社ニコン | Imaging device and imaging apparatus |
| WO2021106953A1 (en) * | 2019-11-26 | 2021-06-03 | 国立大学法人静岡大学 | Imaging device |
| JP7336320B2 (en) | 2019-09-04 | 2023-08-31 | キヤノン株式会社 | IMAGING DEVICE AND CONTROL METHOD THEREOF, PROGRAM, STORAGE MEDIUM |
-
2013
- 2013-11-14 JP JP2013236016A patent/JP2015095874A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142351A (en) * | 2014-01-30 | 2015-08-03 | キヤノン株式会社 | Imaging apparatus and imaging system |
| JP2017050669A (en) * | 2015-09-01 | 2017-03-09 | キヤノン株式会社 | Solid state image sensor and imaging system |
| JPWO2017150469A1 (en) * | 2016-02-29 | 2019-01-24 | 株式会社ニコン | Imaging device and imaging apparatus |
| US10879300B2 (en) | 2016-02-29 | 2020-12-29 | Nikon Corporation | Image sensor and image-capturing apparatus |
| JP2021036589A (en) * | 2016-02-29 | 2021-03-04 | 株式会社ニコン | Imaging element and imaging apparatus |
| JP7238875B2 (en) | 2016-02-29 | 2023-03-14 | 株式会社ニコン | Imaging element and imaging device |
| JP7336320B2 (en) | 2019-09-04 | 2023-08-31 | キヤノン株式会社 | IMAGING DEVICE AND CONTROL METHOD THEREOF, PROGRAM, STORAGE MEDIUM |
| WO2021106953A1 (en) * | 2019-11-26 | 2021-06-03 | 国立大学法人静岡大学 | Imaging device |
| US11678077B2 (en) | 2019-11-26 | 2023-06-13 | National University Corporation Shizuoka University | Imaging device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10404933B2 (en) | Solid-state imaging apparatus and imaging system | |
| JP6057931B2 (en) | Photoelectric conversion device and imaging system using the same | |
| JP6319946B2 (en) | Solid-state imaging device and imaging system | |
| US6914227B2 (en) | Image sensing apparatus capable of outputting image by converting resolution by adding and reading out a plurality of pixels, its control method, and image sensing system | |
| JP6339851B2 (en) | Solid-state imaging device and driving method thereof | |
| CN102164252B (en) | Solid-state image pickup apparatus and driving method therefor | |
| JP6245882B2 (en) | Photoelectric conversion device and imaging system | |
| US8085324B2 (en) | Solid-state imaging apparatus | |
| JP6385193B2 (en) | Solid-state imaging device and imaging system | |
| JP2014222863A (en) | Imaging apparatus | |
| JP2015095874A (en) | Solid state imaging device, imaging system, and method of driving solid state imaging device | |
| US10044964B2 (en) | Column signal processing unit with driving method for photoelectric conversion apparatus, photoelectric conversion apparatus, and image pickup system | |
| JP4693863B2 (en) | Solid-state imaging device and driving method of solid-state imaging device | |
| JP2013051527A (en) | Solid-state imaging device and imaging apparatus | |
| US8836837B2 (en) | Photoelectric conversion apparatus, focus detecting apparatus, and imaging system | |
| US9426391B2 (en) | Solid-state imaging apparatus, method of controlling the same, and imaging system | |
| JP6177060B2 (en) | Photoelectric conversion device, imaging system, and driving method of photoelectric conversion device | |
| KR100775009B1 (en) | Correlated double sampling circuit and cmos image sensor having the same | |
| JP6532224B2 (en) | Imaging device, imaging system, and driving method of imaging device | |
| JP2017038312A (en) | Solid-state imaging device | |
| JP5177198B2 (en) | Physical information acquisition method and physical information acquisition device | |
| JP6422319B2 (en) | Imaging apparatus and imaging system using the same | |
| WO2011064921A1 (en) | Solid-state image pickup device, method for driving same, and image pickup device | |
| JP2015095861A (en) | Solid state imaging device and method of driving the same, and imaging system | |
| JP2011087125A (en) | Solid-state imaging element |