JP2015088699A - Bipolar semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
この発明は、バイポーラ半導体装置およびその製造方法に関する。 The present invention relates to a bipolar semiconductor device and a method for manufacturing the same.
一般に、SiC半導体素子は、SiC基板上にCVD(化学気相成長)法などにより、成長させたSiC膜を用いて作製される。また、バイポーラSiC半導体素子では、p型のSiC膜とn型のSiC膜を交互に成長させて積層する。 In general, a SiC semiconductor element is manufactured using a SiC film grown on a SiC substrate by a CVD (chemical vapor deposition) method or the like. In the bipolar SiC semiconductor element, a p-type SiC film and an n-type SiC film are alternately grown and laminated.
p型のSiC膜とn型のSiC膜を連続で成長させることで、pn接合界面でのキャリアの再結合が抑制されて、ドリフト層へのキャリアの注入効率が向上し、定常損失を低減できるが、スイッチング損失を低減できない。 By continuously growing a p-type SiC film and an n-type SiC film, carrier recombination at the pn junction interface is suppressed, the efficiency of carrier injection into the drift layer is improved, and steady loss can be reduced. However, switching loss cannot be reduced.
一方で、上記p型,n型のSiC膜の成長において、上記p型のSiC膜とn型のSiC膜を不連続で成長させた場合、pn接合界面でキャリアの再結合が促進されることが報告されている(非特許文献1)。pn接合界面でキャリアの再結合が促進されるとスイッチング損失の低減が図れるものの、定常損失が増大してしまう。 On the other hand, in the growth of the p-type and n-type SiC films, when the p-type SiC film and the n-type SiC film are grown discontinuously, carrier recombination is promoted at the pn junction interface. Has been reported (Non-patent Document 1). When carrier recombination is promoted at the pn junction interface, switching loss can be reduced, but steady loss increases.
このように、バイポーラ半導体素子では、一般に、定常損失とスイッチング損失とはトレードオフの関係にあり、スイッチング損失を低減させると、定常損失が増大してしまう傾向がある。 As described above, in the bipolar semiconductor element, the steady loss and the switching loss are generally in a trade-off relationship, and when the switching loss is reduced, the steady loss tends to increase.
そこで、この発明の課題は、スイッチング損失を低減できると共に定常損失の増大を抑えることができるバイポーラ半導体装置およびその製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a bipolar semiconductor device capable of reducing switching loss and suppressing increase in steady loss and a method for manufacturing the same.
上記課題を解決するため、この発明のバイポーラ半導体装置は、
第1導電型の炭化珪素半導体であるドリフト層と、
上記ドリフト層上に形成された第2導電型の炭化珪素半導体である第1半導体層と、
上記ドリフト層と上記第1半導体層との間または上記ドリフト層に対して上記第1半導体層と反対の側に形成された上記第1導電型の第2半導体層のうち、
少なくとも上記ドリフト層と上記第1半導体層を備え、
上記第1半導体層内、上記ドリフト層内、上記第2半導体層内、上記ドリフト層と上記第2半導体層との間の界面のうちの少なくとも1つにキャリアの再結合を促進する再結合促進面を有し、
上記第1半導体層と上記ドリフト層との界面または上記第1半導体層と上記第2半導体層との界面に再結合促進面が形成されていない構成としたことを特徴とする。
In order to solve the above problems, a bipolar semiconductor device of the present invention is
A drift layer that is a silicon carbide semiconductor of the first conductivity type;
A first semiconductor layer that is a silicon carbide semiconductor of a second conductivity type formed on the drift layer;
Of the second semiconductor layer of the first conductivity type formed between the drift layer and the first semiconductor layer or on the side opposite to the first semiconductor layer with respect to the drift layer,
Comprising at least the drift layer and the first semiconductor layer;
Recombination promotion that promotes carrier recombination in at least one of the first semiconductor layer, the drift layer, the second semiconductor layer, and the interface between the drift layer and the second semiconductor layer. Has a surface,
A recombination promoting surface is not formed at the interface between the first semiconductor layer and the drift layer or the interface between the first semiconductor layer and the second semiconductor layer.
この発明のバイポーラ半導体装置によれば、第1半導体層とドリフト層を備える場合は、第1半導体層とドリフト層との界面を除く第1半導体層内にキャリアの再結合を促進する再結合促進面を有することによって、スイッチング損失を低減できると共に、第1半導体層とドリフト層とのpn接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。 According to the bipolar semiconductor device of the present invention, when the first semiconductor layer and the drift layer are provided, recombination promotion that promotes carrier recombination in the first semiconductor layer excluding the interface between the first semiconductor layer and the drift layer. By having the surface, switching loss can be reduced, carrier recombination at the pn junction interface between the first semiconductor layer and the drift layer is suppressed, carrier injection efficiency into the drift layer is kept high, and steady loss is increased. Can be suppressed.
あるいは、上記第1半導体層とドリフト層と第2半導体層を備える場合は、第1半導体層内、ドリフト層内、第2半導体層内、ドリフト層と第2半導体層との間の界面のうちの少なくとも1つが再結合促進面であることによって、スイッチング損失を低減できると共に、第1半導体層とその半導体層とは異なる導電型のドリフト層や第2半導体層で形成されるpn接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。 Alternatively, when the first semiconductor layer, the drift layer, and the second semiconductor layer are provided, the first semiconductor layer, the drift layer, the second semiconductor layer, and the interface between the drift layer and the second semiconductor layer Since at least one of these is a recombination promoting surface, switching loss can be reduced, and carriers at a pn junction interface formed of a drift layer or a second semiconductor layer of a conductivity type different from that of the first semiconductor layer and the semiconductor layer can be reduced. Recombination is suppressed, carrier injection efficiency into the drift layer can be kept high, and an increase in steady loss can be suppressed.
そして、このバイポーラ半導体装置において、pn接合界面を形成する層を連続して成長させて、pn接合界面を連続成長界面とすることで、スイッチング損失を低減しつつ、定常損失も低減することが可能になる。 In this bipolar semiconductor device, the layer that forms the pn junction interface is continuously grown and the pn junction interface is used as the continuous growth interface, so that it is possible to reduce the steady loss while reducing the switching loss. become.
また、一実施形態のバイポーラ半導体装置では、
上記第2半導体層は、上記ドリフト層と上記第1半導体層との間に形成されており、
上記ドリフト層と上記第2半導体層との界面にキャリアの再結合を促進する再結合促進面が形成されている。
In the bipolar semiconductor device of one embodiment,
The second semiconductor layer is formed between the drift layer and the first semiconductor layer,
A recombination promoting surface that promotes carrier recombination is formed at the interface between the drift layer and the second semiconductor layer.
この実施形態では、ドリフト層と第2半導体層との界面にキャリアの再結合を促進する再結合促進面を形成することによって、スイッチング損失を低減できると共に、異なる導電型の第1半導体層と第2半導体層で形成されるpn接合界面におけるキャリアの再結合を抑制できる。 In this embodiment, by forming a recombination promoting surface that promotes carrier recombination at the interface between the drift layer and the second semiconductor layer, the switching loss can be reduced, and the first semiconductor layer and the first semiconductor layer having different conductivity types can be reduced. Recombination of carriers at the pn junction interface formed by two semiconductor layers can be suppressed.
また、一実施形態のバイポーラ半導体装置では、
上記第2半導体層は、
上記ドリフト層と上記第1半導体層との間に形成され、
上記ドリフト層に連なるように形成された第1の半導体層部と、
上記第1の半導体層部に連なるように形成された第2の半導体層部と
を有し、
上記ドリフト層は、第1の不純物濃度であり、
上記第2半導体層の第1の半導体層部は、厚さが100nm未満であり、かつ、上記第2の半導体層部側の端で第2の不純物濃度に達していると共に下端と上端の間で上記第2の不純物濃度とは異なる第3の不純物濃度であり、
上記第2半導体層の第2の半導体層部は、上記第2の不純物濃度であると共に、
上記第3の不純物濃度は、上記第2の不純物濃度の10倍もしくは上記第2の不純物濃度の10分の1以下であり、
上記第2半導体層の第1の半導体層部内にキャリアの再結合を促進する再結合促進面が形成されている。
In the bipolar semiconductor device of one embodiment,
The second semiconductor layer includes
Formed between the drift layer and the first semiconductor layer;
A first semiconductor layer portion formed to be continuous with the drift layer;
A second semiconductor layer portion formed so as to be continuous with the first semiconductor layer portion,
The drift layer has a first impurity concentration;
The first semiconductor layer portion of the second semiconductor layer has a thickness of less than 100 nm, and has reached the second impurity concentration at the end on the second semiconductor layer portion side, and between the lower end and the upper end. And a third impurity concentration different from the second impurity concentration,
The second semiconductor layer portion of the second semiconductor layer has the second impurity concentration and
The third impurity concentration is 10 times the second impurity concentration or 1/10 or less of the second impurity concentration;
A recombination promoting surface that promotes carrier recombination is formed in the first semiconductor layer portion of the second semiconductor layer.
この実施形態では、第2半導体層の厚さ100nm未満の第1の半導体層部において、第2の不純物濃度とは1桁以上相違する第3の不純物濃度から第2の不純物濃度に達している。これにより、上記第2半導体層の第1の半導体層部に不純物濃度が急峻に変化する不連続成長面が形成される。この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。 In this embodiment, in the first semiconductor layer portion having a thickness of less than 100 nm of the second semiconductor layer, the second impurity concentration is reached from the third impurity concentration which differs from the second impurity concentration by one digit or more. . As a result, a discontinuous growth surface in which the impurity concentration changes sharply is formed in the first semiconductor layer portion of the second semiconductor layer. This discontinuous growth surface serves as a recombination promoting surface that promotes carrier recombination.
また、一実施形態のバイポーラ半導体装置では、
上記半導体層は、
上記ドリフト層に連なるように形成されるか、または、上記ドリフト層上に形成された中間層に連なるように形成された第1の半導体層部と、
上記第1の半導体層部に連なるように形成された第2の半導体層部と、
上記第2の半導体層部に連なるように形成された第3の半導体層部と
を有し、
上記第1,第2,第3の半導体層部は、互いに同じ導電型であって、かつ、上記ドリフト層と異なる導電型であり、
上記第1半導体層の第1の半導体層部は、第1の不純物濃度であり、
上記第1半導体層の第2の半導体層部は、厚さが100nm未満であり、かつ、上記第3の半導体層部側の端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度とは異なる第3の不純物濃度であり、
上記第1半導体層の第3の半導体層部は、上記第2の不純物濃度であると共に、
上記第3の不純物濃度は、上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下であり、
上記第1半導体層の第2の半導体層部内に上記再結合促進面を有する。
In the bipolar semiconductor device of one embodiment,
The semiconductor layer is
A first semiconductor layer portion formed to be continuous with the drift layer, or formed to be continuous with an intermediate layer formed on the drift layer;
A second semiconductor layer portion formed so as to be continuous with the first semiconductor layer portion;
A third semiconductor layer portion formed so as to be continuous with the second semiconductor layer portion,
The first, second, and third semiconductor layer portions have the same conductivity type and different conductivity types from the drift layer,
The first semiconductor layer portion of the first semiconductor layer has a first impurity concentration;
The second semiconductor layer portion of the first semiconductor layer has a thickness of less than 100 nm, reaches the second impurity concentration at the end on the third semiconductor layer portion side, and has a lower end and an upper end. A third impurity concentration different from the second impurity concentration between,
The third semiconductor layer portion of the first semiconductor layer has the second impurity concentration,
The third impurity concentration is 10 times or more of the second impurity concentration or 1/10 or less of the second impurity concentration;
The recombination promoting surface is provided in the second semiconductor layer portion of the first semiconductor layer.
この実施形態では、厚さ100nm未満の第1半導体層の第2の半導体層部において、第2の不純物濃度とは1桁以上相違する第3の不純物濃度から上記第2の不純物濃度に達している。これにより、上記第2の半導体層部に不純物濃度が急峻に変化する不連続成長面が形成される。この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。 In this embodiment, in the second semiconductor layer portion of the first semiconductor layer having a thickness of less than 100 nm, the second impurity concentration is reached from the third impurity concentration different from the second impurity concentration by one digit or more. Yes. Thereby, a discontinuous growth surface in which the impurity concentration changes sharply is formed in the second semiconductor layer portion. This discontinuous growth surface serves as a recombination promoting surface that promotes carrier recombination.
したがって、互いに同じ導電型である第1,第2,第3の半導体層部で構成される第1半導体層は、第2の半導体層部内に不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。したがって、上記第2導電型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。 Therefore, the first semiconductor layer composed of the first, second, and third semiconductor layer portions having the same conductivity type has a discontinuous growth surface in the second semiconductor layer portion, and this discontinuous growth surface. However, it becomes a recombination promoting surface that promotes carrier recombination. Therefore, the switching loss can be reduced and the pn junction interface is a discontinuous growth surface compared to the case where the semiconductor layer made of the second conductivity type silicon carbide semiconductor does not have a discontinuous growth surface. Compared to the case, the carrier injection efficiency into the drift layer can be kept high, and the increase in steady loss can be suppressed.
また、一実施形態のバイポーラ半導体装置では、上記第1の不純物濃度と上記第2の不純物濃度とは、互いに異なる。 In the bipolar semiconductor device of one embodiment, the first impurity concentration and the second impurity concentration are different from each other.
この実施形態では、上記第1半導体層の第1の半導体層部と第2の半導体層部との界面を不連続成長面として、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。 In this embodiment, an interface between the first semiconductor layer portion and the second semiconductor layer portion of the first semiconductor layer is used as a discontinuous growth surface, so that switching loss can be reduced and increase in steady loss can be suppressed.
また、一実施形態のバイポーラ半導体装置では、上記第1の不純物濃度と上記第2の不純物濃度とは、略同一である。 In the bipolar semiconductor device of one embodiment, the first impurity concentration and the second impurity concentration are substantially the same.
この実施形態では、上記第1の不純物濃度である上記第1半導体層の上記第2の半導体層部が不連続成長面を有することにより、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。 In this embodiment, since the second semiconductor layer portion of the first semiconductor layer having the first impurity concentration has a discontinuous growth surface, switching loss can be reduced and increase in steady loss can be suppressed. it can.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層は、
原料ガスを結晶成長表面に供給して上記第1の半導体層部を形成した後、原料ガスの供給を1分間以上停止してから、原料ガスを供給して、上記第2の半導体層部と上記第3の半導体層部とを形成したものである。
In one embodiment of the bipolar semiconductor device, the first semiconductor layer is
After the source gas is supplied to the crystal growth surface to form the first semiconductor layer portion, the supply of the source gas is stopped for one minute or more, and then the source gas is supplied to form the second semiconductor layer portion and The third semiconductor layer portion is formed.
この実施形態では、上記原料ガスの供給を1分間以上停止してから形成した第1半導体層の第2の半導体層部でもって、同一導電型である上記第1の半導体層部と第2の半導体層部との界面を不連続成長面とすることができる。したがって、この実施形態によれば、上記第1半導体層の第1の半導体層部と第2の半導体層部との界面を連続成長面とした場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。 In this embodiment, the second semiconductor layer portion of the first semiconductor layer formed after the supply of the source gas is stopped for 1 minute or longer, and the first semiconductor layer portion and the second semiconductor layer portion having the same conductivity type are formed. The interface with the semiconductor layer portion can be a discontinuous growth surface. Therefore, according to this embodiment, the switching loss can be reduced and the pn can be reduced as compared with the case where the interface between the first semiconductor layer portion and the second semiconductor layer portion of the first semiconductor layer is a continuous growth surface. Compared with the case where the junction interface is a discontinuous growth surface, the carrier injection efficiency into the drift layer can be kept high, and an increase in steady loss can be suppressed.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層は、
原料ガスを結晶成長表面に供給して予め定められた成長速度で上記第1の半導体層部を形成した後、炭化珪素の成長速度を1分間以上零としてから、原料ガスを供給して、予め定められた成長速度で上記第2の半導体層部と上記第3の半導体層部とを形成したものである。
In one embodiment of the bipolar semiconductor device, the first semiconductor layer is
After supplying the source gas to the crystal growth surface and forming the first semiconductor layer portion at a predetermined growth rate, the source gas is supplied in advance after the silicon carbide growth rate is reduced to zero for 1 minute or more. The second semiconductor layer portion and the third semiconductor layer portion are formed at a predetermined growth rate.
この実施形態では、炭化珪素の成長速度を1分間以上零としてから形成した第1半導体層の第2の半導体層部に不連続成長面が形成されていることによって、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。 In this embodiment, the discontinuous growth surface is formed in the second semiconductor layer portion of the first semiconductor layer formed after the growth rate of silicon carbide is set to zero for 1 minute or more, so that switching loss can be reduced and steady state can be achieved. An increase in loss can be suppressed.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層は、
原料ガスを結晶成長表面に供給して1500℃以上の雰囲気温度で上記第1の半導体層部を形成した後、雰囲気温度を1400℃以下に降温させてから、再び1500℃以上の雰囲気温度に昇温して原料ガスを供給して、上記第2の半導体層部と上記第3の半導体層部とを形成したものである。
In one embodiment of the bipolar semiconductor device, the first semiconductor layer is
After supplying the source gas to the crystal growth surface and forming the first semiconductor layer portion at an ambient temperature of 1500 ° C. or higher, the ambient temperature is lowered to 1400 ° C. or lower, and then raised again to an ambient temperature of 1500 ° C. or higher. The source gas is supplied by heating to form the second semiconductor layer portion and the third semiconductor layer portion.
この実施形態では、上記第1半導体層の第1の半導体層部を形成する1500℃以上の雰囲気温度から、雰囲気温度を100℃以上降下させてから再び1500℃以上の雰囲気温度に昇温して形成した第1半導体層の第2の半導体層部でもって、上記第1の半導体層部と第2の半導体層部との界面を不連続成長面とすることができる。 In this embodiment, from the atmospheric temperature of 1500 ° C. or higher for forming the first semiconductor layer portion of the first semiconductor layer, the atmospheric temperature is lowered by 100 ° C. or higher and then raised again to the atmospheric temperature of 1500 ° C. or higher. With the second semiconductor layer portion of the formed first semiconductor layer, the interface between the first semiconductor layer portion and the second semiconductor layer portion can be a discontinuous growth surface.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層がアノード層を構成しているダイオードである。 In one embodiment, the first semiconductor layer is a diode constituting an anode layer.
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるダイオードを実現できる。 In this embodiment, it is possible to realize a diode that can reduce switching loss and suppress increase in steady loss.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層がベース層を構成しているトランジスタである。 In one embodiment of the bipolar semiconductor device, the first semiconductor layer is a transistor constituting a base layer.
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるトランジスタを実現できる。 In this embodiment, a transistor that can reduce switching loss and suppress increase in steady loss can be realized.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層がエミッタ層を構成しているIGBTである。 In one embodiment, the first semiconductor layer is an IGBT constituting an emitter layer.
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるIGBT(絶縁ゲートバイポーラトランジスタ)を実現できる。 In this embodiment, it is possible to realize an IGBT (insulated gate bipolar transistor) that can reduce switching loss and suppress increase in steady loss.
また、一実施形態のバイポーラ半導体装置では、上記第1半導体層がベース層を構成しているGTOである。 In one embodiment of the bipolar semiconductor device, the first semiconductor layer is a GTO constituting a base layer.
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるGTO(ゲート・ターンオフ・サイリスタ)を実現できる。 In this embodiment, it is possible to realize a GTO (gate turn-off thyristor) that can reduce switching loss and suppress increase in steady loss.
また、この発明のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、上記原料ガスの供給を1分間以上停止してから、上記原料ガスを供給して、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下である第3の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第2の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴としている。
In addition, the manufacturing method of the bipolar semiconductor device of the present invention,
A method for manufacturing the bipolar semiconductor device, comprising:
Supplying a source gas to the crystal growth surface to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration;
After forming the first semiconductor layer portion, the supply of the source gas is stopped for 1 minute or more, and then the source gas is supplied.
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The third impurity concentration that has reached the second impurity concentration and has a third impurity concentration between the lower end and the upper end that is not less than 10 times the second impurity concentration or not more than one-tenth of the second impurity concentration. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the second impurity concentration. A third semiconductor layer portion of the layer is formed.
この発明のバイポーラ半導体装置の製造方法によれば、上記原料ガスの供給を1分間以上停止してから形成した第1半導体層の第2の半導体層部でもって、同一導電型である上記第1半導体層の第1の半導体層部と第2の半導体層部との界面を不連続成長面とすることができる。したがって、pn接合界面を不連続成長面とする場合に比べて、ドリフト層へのキャリア注入効率を高く保ったまま、定常損失の増大を抑えながら、スイッチング損失の低減を図れる。 According to the method for manufacturing a bipolar semiconductor device of the present invention, the second semiconductor layer portion of the first semiconductor layer formed after the supply of the source gas is stopped for 1 minute or more is the same conductivity type. The interface between the first semiconductor layer portion and the second semiconductor layer portion of the semiconductor layer can be a discontinuous growth surface. Therefore, compared with the case where the pn junction interface is a discontinuous growth surface, switching loss can be reduced while suppressing increase in steady loss while maintaining high carrier injection efficiency to the drift layer.
また、この発明の他の観点のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを予め定められた供給速度で結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、1分間以上、炭化珪素の成長速度を略零とするように原料ガスの供給速度を制御してから、
原料ガスを予め定められた供給速度で供給して、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で上記第1の不純物濃度に達していると共に下端と上端との間で上記第1の不純物濃度の10倍以上もしくは上記第1の不純物濃度の10分の1以下である第2の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第1の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴としている。
In addition, a method for manufacturing a bipolar semiconductor device according to another aspect of the present invention includes:
A method for manufacturing the bipolar semiconductor device, comprising:
Supplying a source gas to a crystal growth surface at a predetermined supply rate to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration;
After forming the first semiconductor layer portion, controlling the feed rate of the source gas so that the growth rate of silicon carbide is substantially zero for 1 minute or more,
Supply the source gas at a predetermined supply rate,
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The first impurity concentration is reached, and the second impurity concentration is 10 times or more of the first impurity concentration or 1/10 or less of the first impurity concentration between the lower end and the upper end. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the first impurity concentration. A third semiconductor layer portion of the layer is formed.
この発明の製造方法によれば、炭化珪素の成長速度を1分間以上零としてから形成した第1半導体層の第2の半導体層部に不連続成長面が形成される。したがって、この発明によれば、上記第1半導体層の第2の半導体層部に不連続成長面が形成されていない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができるバイポーラ半導体装置を製造できる。 According to the manufacturing method of the present invention, the discontinuous growth surface is formed in the second semiconductor layer portion of the first semiconductor layer formed after the growth rate of silicon carbide is set to zero for 1 minute or more. Therefore, according to the present invention, the switching loss can be reduced and the pn junction interface can be made to be a discontinuous growth surface as compared with the case where the discontinuous growth surface is not formed in the second semiconductor layer portion of the first semiconductor layer. Compared to the case described above, it is possible to manufacture a bipolar semiconductor device capable of keeping the carrier injection efficiency into the drift layer high and suppressing an increase in steady loss.
また、この発明の他の観点のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを結晶成長表面に供給して、1500℃以上の雰囲気温度で、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、雰囲気温度を1400℃以下に降温させてから、1500℃以上の雰囲気温度に昇温して、上記原料ガスを供給し、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下である第3の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第2の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴としている。
In addition, a method for manufacturing a bipolar semiconductor device according to another aspect of the present invention includes:
A method for manufacturing the bipolar semiconductor device, comprising:
A source gas is supplied to the crystal growth surface to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration at an ambient temperature of 1500 ° C. or higher. ,
After forming the first semiconductor layer portion, the ambient temperature is lowered to 1400 ° C. or lower, and then the ambient temperature is raised to 1500 ° C. or higher to supply the source gas,
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The third impurity concentration that has reached the second impurity concentration and has a third impurity concentration between the lower end and the upper end that is not less than 10 times the second impurity concentration or not more than one-tenth of the second impurity concentration. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the second impurity concentration. A third semiconductor layer portion of the layer is formed.
この発明の製造方法によれば、上記第1半導体層の第1の半導体層部を形成する1500℃以上の雰囲気温度から、雰囲気温度を100℃以上降下させてから再び1500℃以上の雰囲気温度に昇温して形成した第1半導体層の第2の半導体層部でもって、同じ導電型の上記第1の半導体層部と第2の半導体層部との界面を不連続成長面とすることができる。したがって、この発明によれば、上記第1半導体層の第1の半導体層部と第2の半導体層部との界面を連続成長面とした場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができるバイポーラ半導体装置を製造できる。 According to the manufacturing method of the present invention, the atmospheric temperature is lowered from 100 ° C. or more to 1500 ° C. or higher again from the atmospheric temperature of 1500 ° C. or higher forming the first semiconductor layer portion of the first semiconductor layer. With the second semiconductor layer portion of the first semiconductor layer formed by raising the temperature, the interface between the first semiconductor layer portion and the second semiconductor layer portion having the same conductivity type may be a discontinuous growth surface. it can. Therefore, according to the present invention, the switching loss can be reduced and the pn junction can be reduced as compared with the case where the interface between the first semiconductor layer portion and the second semiconductor layer portion of the first semiconductor layer is a continuous growth surface. Compared with the case where the interface is a discontinuous growth surface, it is possible to manufacture a bipolar semiconductor device that can keep the carrier injection efficiency into the drift layer high and suppress an increase in steady loss.
この発明のバイポーラ半導体装置によれば、第1半導体層内、ドリフト層内、第2半導体層内、ドリフト層と第2半導体層との間の界面のうちの少なくとも1つがキャリアの再結合を促進する再結合促進面を有することによって、スイッチング損失を低減できると共に、pn接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。 According to the bipolar semiconductor device of the present invention, at least one of the first semiconductor layer, the drift layer, the second semiconductor layer, and the interface between the drift layer and the second semiconductor layer promotes carrier recombination. Therefore, the switching loss can be reduced, the carrier recombination at the pn junction interface can be suppressed, the carrier injection efficiency into the drift layer can be kept high, and the increase in the steady loss can be suppressed. .
以下、この発明を図示の実施の形態により詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
〔第1実施形態〕
図1は、この発明のバイポーラ半導体装置の第1実施形態としてのSiC ダイオード20の断面図である。この第1実施形態では、第1の導電型としてのn型の4H型SiCで作製した基板21の上に、以下に説明する半導体層を形成する。なお、4H型の「H」は六方晶を表し、4H型の「4」は原子積層が4層周期となる結晶構造を表している。また、この第1実施形態では、第1導電型をn型、第2導電型をp型としている。
[First Embodiment]
FIG. 1 is a sectional view of a
上記n型の4H型SiC基板21上に、順次、n型4H−SiC、p型(第2の導電型)4H−SiCをエピタキシャル成長させて、後述するように、エピタキシャルSiCダイオード20を作製する。
On the n-type 4H-
図1に示すn型の4H型SiC基板21は、改良レーリー法によって成長させたインゴットを、オフ角θを8度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたn型の4H型SiC基板21のキャリア密度は4×1018cm−3、厚さは350μmである。
The n-type
カソードとなるn型の4H型SiC基板21のC面(カーボン面)に、CVD法によって窒素ドープn型SiC層(n型成長層)とアルミニウムドープp型SiC層(p型成長層)を順次エピタキシャル成長で形成する。上記窒素ドープn型SiC層であるn型成長層が、図1に示す第2半導体層のn型のバッファ層22とn型のドリフト層23となる。また、バッファ層22はドナー密度4×1018cm−3、膜厚は5.0μmである。また、ドリフト層23はドナー密度2×1014cm−3、膜厚は120μmである。
A nitrogen-doped n-type SiC layer (n-type growth layer) and an aluminum-doped p-type SiC layer (p-type growth layer) are sequentially formed on the C-plane (carbon surface) of the n-type 4H-
一方、上記アルミニウムドープp型SiC層であるp型成長層が、アノード層となる第1のp型接合層24と第2のp型接合層25とp+型コンタクト層26となる。
On the other hand, the p-type growth layer, which is the aluminum-doped p-type SiC layer, becomes the first p-
上記第1のp型接合層24は、第1半導体層の第1の半導体層部をなし、第1の不純物濃度としてのアクセプタ密度が1×1018cm−3であり、膜厚は2.0μmである。
The first p-
また、第2のp型接合層25は、膜厚が0.5μmである。この第2のp型接合層25は、上記第1のp型接合層24上に上記第1のp型接合層24に接するように形成されている第1半導体層の第2の半導体層部25Aと、この第2の半導体層部25A上に第2の半導体層部25Aに連なるように形成されている第1半導体層の第3の半導体層部25Bとを有する。上記第1のp型接合層24と第2の半導体層部25Aと第3の半導体層部25Bで第1半導体層を構成している。
The second p-
上記第2の半導体層部25Aは、厚さが100nm未満(例えば50nm)であり、この第2の半導体層部25Aは、上端25A‐1において、第2の不純物濃度であるアクセプタ密度1×1019cm−3に達している。また、この第2の半導体層部25Aは、下端25A‐2と上端25A‐1との間でアクセプタ密度1×1019cm−3の10倍以上の第3の不純物濃度としてのアクセプタ密度(例えば、1×1020cm−3)を有している。上記第2の半導体層部25Aと上記第1のp型接合層24との界面に不連続成長面が形成される。なお、上記第2の半導体層部25Aの厚さは、10nmでもよい。また、上記10倍以上の第3の不純物濃度を、1×1021cm−3としてもよい。
The second
また、上記第3の半導体層部25Bは、第2の不純物濃度としてのアクセプタ密度1×1019cm−3を有する。 The third semiconductor layer portion 25B has an acceptor density of 1 × 10 19 cm −3 as the second impurity concentration.
また、p+型コンタクト層26はアクセプタ密度が1×1020cm−3であり、膜厚は0.5μmである。
The p +
この第1実施形態のSiCダイオード20は、上記n型の4H型SiC基板21の上に、n型バッファ層22、n型ドリフト層23、第1のp型接合層24、第2のp型接合層25およびp+型コンタクト層26を順次形成したものであるが、作製時の処理条件を以下により詳しく説明する。
The
先ず、この実施形態のSiCダイオード20は、材料ガスとして、シラン(SiH4)およびプロパン(C3H8)を用いる。ドーパントガスとして窒素(N2)およびトリメチルアルミニウム(Al(CH3)3) を用いる。また、キャリアガスとして水素(H2)を用いる。各ガスの流量(供給速度)は、sccm(standard cc per minute)または、slm(standard liter minute)で表す。圧力は、Torrで表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
First, the
まず、処理チャンバー内を、H2雰囲気において、40Torrで、雰囲気温度を室温から1400℃まで30分で昇温する。 First, the temperature in the processing chamber is raised from room temperature to 1400 ° C. in 30 minutes in an H 2 atmosphere at 40 Torr.
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃の雰囲気温度において、カソードとなるn型の4H型SiC基板21の表面を30分、エッチングする。
Next, the surface of the n-type
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃から1550℃まで15分で昇温する。 Next, the temperature in the processing chamber is raised from 1400 ° C. to 1550 ° C. in 15 minutes in an H 2 atmosphere at 40 Torr.
次に、カソードとなるn型の4H型SiC基板21のC面にバッファ層22を形成する工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(17sccm)および水素(10slm)を供給する。この工程の処理時間は20分である。
Next, in the step of forming the
次に、ドリフト層23の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(0.008sccm)および水素(10slm)を供給する。この工程の処理時間は480分である。
Next, in the step of forming the
次に、第1半導体層の第1の半導体層部としての第1のp型接合層24の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を結晶成長表面に供給する。この工程の処理時間は8分である。
Next, in the step of forming the first p-
(降温工程)
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。
(Cooling process)
Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
(昇温工程)
次に、H2雰囲気において、50Torrで、1400℃から1550℃まで30分で昇温する。
(Temperature raising process)
Next, the temperature is raised from 1400 ° C. to 1550 ° C. in 30 minutes at 50 Torr in an H 2 atmosphere.
次に、第2,第3の半導体層部をなす第2のp型接合層25の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(300sccm)および水素(10slm)を供給する。この工程の処理時間は2分である。
Next, in the step of forming the second p-
次に、p+型コンタクト層26の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(3000sccm)および水素(10slm)を供給する。この工程の処理時間は2分である。
Next, in the step of forming the p + -
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。 Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
次に、H2雰囲気において、100Torrで、1400℃から400℃まで30分で降温する。 Next, the temperature is lowered from 1400 ° C. to 400 ° C. in 30 minutes at 100 Torr in an H 2 atmosphere.
上記の各工程,処理により、この第1実施形態のSiCダイオード用のSiCエピタキシャルウェハを作製できる。 The SiC epitaxial wafer for the SiC diode of the first embodiment can be manufactured by the above steps and processes.
なお、上記降温工程と昇温工程において、温度を1400℃に下げてから再び1550℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。 In the temperature lowering step and the temperature raising step, the temperature was lowered to 1400 ° C. and then raised again to 1550 ° C. to re-grow the next layer. However, after the temperature was lowered to room temperature (or about the wafer take-out temperature), The temperature may be increased and the next layer may be regrown.
次に、この第1実施形態となるSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図1に示すこの第1実施形態のSiCダイオード20を作製できる。
Next, the
まず、反応性イオンエッチング(RIE)によりSiCエピタキシャルウェハの両端部を除去してメサ構造に加工する。このRIEにおけるエッチングガスとしては、CF4(4弗化炭素)とO2を用いて、プラズマ処理装置により、圧力5Pa、高周波電力260Wの条件で深さ約3.5μmまでエッチングした。また、このときのマスク材料として、CVDによって堆積したSiO2膜(厚さ10μm)を用いた。 First, both ends of the SiC epitaxial wafer are removed by reactive ion etching (RIE) and processed into a mesa structure. As etching gas in this RIE, CF 4 (carbon tetrafluoride) and O 2 were used, and etching was performed to a depth of about 3.5 μm by a plasma processing apparatus under conditions of a pressure of 5 Pa and a high frequency power of 260 W. Further, as a mask material at this time, a SiO 2 film (thickness 10 μm) deposited by CVD was used.
次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅250μm、深さ0.7μmのp型JTE(ジャンクション・ターミネーション・エクステンション)27を設けた。このp型JTE27は、Alイオン注入により形成した。このAlイオン注入のエネルギーは30〜450keVの間で6段階に変え、トータルドーズ量は1.2×1013cm−2である。また、このp型JTE27の形成時には、JTE27の注入層がボックスプロファイルとなるように設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト(厚さ5μm)を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で1700℃、3分の条件で行った。アニールの後、温度1200℃、3時間のウェット酸化により保護膜としての熱酸化膜28を形成した。なお、図1において、31は、絶縁保護膜(もしくは酸化膜)である。
Next, in order to alleviate electric field concentration at the bottom of the mesa formed by etching, a p-type JTE (junction termination extension) 27 having a width of 250 μm and a depth of 0.7 μm was provided on the mesa bottom. This p-type JTE27 was formed by Al ion implantation. The energy of the Al ion implantation is changed in six steps between 30 to 450 keV, and the total dose is 1.2 × 10 13 cm −2 . In addition, when the p-
次に、n型の4H型SiC基板21の下面に、Ni(厚さ350nm)を蒸着させてカソード電極29を形成する。p+型コンタクト層26上に、Ti(チタン:厚さ350nm)とAl(アルミニウム:厚さ100nm)の膜をそれぞれ蒸着し、アノード電極30とする。アノード電極30は、Ti層30aとAl層30bから構成されている。最後に、1000℃で20分間の熱処理を行って、カソード電極29およびアノード電極30をそれぞれオーミック電極にする。pn接合のサイズは直径が2.6mmφでありほぼ円形である。なお、この実施形態ではアルミニウムイオン注入によってp型JTE27を形成したが、ボロン(B)のイオン注入を用いた場合でも同様の効果がある。
Next, Ni (thickness 350 nm) is evaporated on the lower surface of the n-type
この第1実施形態のSiCダイオード20の耐電圧は20kVであり、オン電圧は、3.35Vである。このオン電圧(順方向電圧)は、図2の順方向特性図に示すように、実線で示す特性曲線K1における電流密度100A/cm2での値である。この順方向特性は、このSiCダイオード20の電流電圧特性をカーブトレーサで測定して求めた。
The withstand voltage of the
一方、上記第1実施形態のSiCエピタキシャルウェハの製造工程において、上記第2のp型接合層25の形成工程の前に上記(降温工程)と(昇温工程)を行わないで作製した比較例のSiCダイオードでは、図3に一点鎖線で示す特性曲線K2の如く、電流密度100A/cm2でのオン電圧は、3.33Vであった。
On the other hand, in the manufacturing process of the SiC epitaxial wafer of the first embodiment, the comparative example was manufactured without performing the (temperature decreasing process) and (temperature increasing process) before the process of forming the second p-
すなわち、上記第1実施形態では、上記比較例に比べて、順方向電圧がわずかに増加しているが、この増加は、0.6%(0.02V)であり、上記第1実施形態の順方向特性と上記比較例の順方向特性とは略同じと言える。 That is, in the first embodiment, the forward voltage is slightly increased as compared with the comparative example, but this increase is 0.6% (0.02 V), which is the same as that in the first embodiment. It can be said that the forward characteristics and the forward characteristics of the comparative example are substantially the same.
次に、図3に、逆回復特性を示す。図3に実線で示す特性曲線K11は、上記第1実施形態の逆回復特性であり、図3に一点鎖線で示す特性曲線K12は、上記比較例の逆回復特性である。 Next, FIG. 3 shows reverse recovery characteristics. A characteristic curve K11 indicated by a solid line in FIG. 3 is the reverse recovery characteristic of the first embodiment, and a characteristic curve K12 indicated by a dashed line in FIG. 3 is a reverse recovery characteristic of the comparative example.
図3の逆回復特性から、上記第1実施形態では、逆方向電流密度が200(A/cm2)であり、上記比較例の逆方向電流密度268(A/cm2)から略25%減少している。また、上記第1実施形態では、逆回復時間が、0.156(μ秒)であり、上記比較例の逆回復時間0.192(μ秒)から約20%減少している。その結果、逆回復容量は、上記第1実施形態では、0.80(μC)であり、上記比較例の逆回復容量1.34(μC)から40%も減少している。このことは、本実施形態によれば、上記比較例に比べて、スイッチング損失を大幅に低減できることを示している。 From the reverse recovery characteristics of FIG. 3, in the first embodiment, the reverse current density is 200 (A / cm 2 ), which is approximately 25% lower than the reverse current density 268 (A / cm 2 ) of the comparative example. doing. In the first embodiment, the reverse recovery time is 0.156 (μ seconds), which is approximately 20% less than the reverse recovery time 0.192 (μ seconds) of the comparative example. As a result, the reverse recovery capacity is 0.80 (μC) in the first embodiment, which is 40% less than the reverse recovery capacity 1.34 (μC) of the comparative example. This indicates that according to the present embodiment, the switching loss can be greatly reduced as compared with the comparative example.
上述の如く、本実施形態では、厚さ100nm未満(例えば50nm)の第2の半導体層部25Aにおいて、第2の不純物濃度であるアクセプタ密度1×1019cm−3とは1桁以上相違する第3の不純物濃度(例えば、1×1020cm−3)から上記第2の不純物濃度であるアクセプタ密度1×1019cm−3に達している。これにより、上記第2の半導体層部25Aに不純物濃度が急峻に変化する不連続成長面が形成される。
As described above, in the present embodiment, the second
これにより、この実施形態によれば、互いに同じ導電型である第1のp型接合層24,第2のp型接合層25で構成される半導体層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば1×104cm/s以上の有限の値を有する。
Thus, according to this embodiment, the semiconductor layer composed of the first p-
したがって、この実施形態によれば、上記p型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、ドリフト層23へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
Therefore, according to this embodiment, the switching loss can be reduced and the pn junction interface can be reduced compared to the case where the semiconductor layer made of the p-type silicon carbide semiconductor does not have a discontinuous growth surface. Compared with a continuous growth surface, the carrier injection efficiency into the
尚、上記第1実施形態のSiCダイオード20のエピタキシャルウェハを作製する工程において、第1のp型接合層24の形成工程の後、かつ、上記第2のp型接合層25の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記第1のp型接合層24の形成工程の後、かつ、上記第2のp型接合層25の形成工程の前に、原料ガスとしてのシラン、プロパン、トリメチルアルミニウムの供給を1分間以上(例えば3分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記第2のp型接合層25を形成することでもって、上記厚さが100nm未満であると共に上端25A‐1と下端25A‐2との間で不純物濃度が1桁以上変化している第2の半導体層部25Aを有する第2のp型接合層25を形成できる。
In the step of manufacturing the epitaxial wafer of the
また、上記第1実施形態では、第2のp型接合層25の第3の半導体層部25Bの第2の不純物濃度(1×1019cm−3)を第1半導体層の第1の半導体層部としての第1のp型接合層24の第1の不純物濃度(1×1018cm−3)よりも高くしたが、逆に、第3の半導体層部25Bの第2の不純物濃度を例えば1×1018cm−3とし、第1半導体層の第1の半導体層部としての第1のp型接合層24の第1の不純物濃度を例えば1×1019cm−3としてもよい。この場合、上記第2の半導体層部25Aは、上端25A‐1において第2の不純物濃度(例えば1×1018cm−3)であり、上端25A‐1と下端25A‐2との間で第2の不純物濃度の10倍以上の第3の不純物濃度(例えば、1×1019cm−3)を有する。
In the first embodiment, the second impurity concentration (1 × 10 19 cm −3 ) of the third semiconductor layer portion 25B of the second p-
〔第1実施形態の変形例〕
図4は、上記第1実施形態の変形例であるpn接合ダイオード40の断面図である。この変形例では、前述の第1実施形態の第1のp型接合層24と第2のp型接合層25に替えて、1層のp型接合層41を備えた点だけが、前述の第1実施形態と異なる。よって、この変形例では、前述の第1実施形態と同一の部分には、同一の符号を付して、前述の第1実施形態と異なる部分を主に説明する。
[Modification of First Embodiment]
FIG. 4 is a cross-sectional view of a
上記p型接合層41は、アルミニウムドープp型SiC層であり、膜厚は2.5μmである。
The p-
このp型接合層41は、次の第1〜第3の工程でもって作製される。
The p-
(第1の工程)
50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給して、第1半導体層の第1の半導体層部としてのp型SiC部41Aを成膜する。この第1の工程の処理時間は8分である。
(First step)
By supplying silane (30 sccm), propane (12 sccm), trimethylaluminum (30 sccm), and hydrogen (10 slm) at 50 Torr and 1550 ° C., the p-
(第2の工程)
次に、上記p型SiC膜の成長速度を1分間以上(例えば3分間)零にする。ここで、原料ガスを停止すると、上記水素によるキャリアガスの影響でもって成長させたp型SiC膜が極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように原料ガスを供給することによって、上記p型SiC膜の成長速度を零にする。
(Second process)
Next, the growth rate of the p-type SiC film is set to zero for 1 minute or more (for example, 3 minutes). Here, when the source gas is stopped, the p-type SiC film grown under the influence of the carrier gas by hydrogen is etched and scraped off at a very low speed. For this reason, the growth rate of the p-type SiC film is made zero by supplying the raw material gas so as to compensate for the portion cut at the extremely low etching rate.
(第3の工程)
次に、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給して、p型SiC膜を成膜する。このp型SiC膜は、第1半導体層の第2の半導体層部としてのp型SiC部41Bと第1半導体層の第3の半導体層部としてのp型SiC部41Cとで構成されている。この第3の工程の処理時間は2分である。
(Third process)
Next, silane (30 sccm), propane (12 sccm), trimethylaluminum (30 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form a p-type SiC film. This p-type SiC film is composed of a p-
上記第1〜第3の工程でもって作製されたp型接合層41は、アクセプタ密度が1×1018cm−3であり、膜厚が2.0μmである第1半導体層の第1の半導体層部としてのp型SiC部41Aを有する。
The p-
また、上記p型接合層41は、上記p型SiC部41A上にp型SiC部41Aに連なるように形成されていて、厚さが100nm未満(例えば、50nm)である第1半導体層の第2の半導体層部としてのp型SiC部41Bを有する。このp型SiC部41Bは、上端41B‐1でアクセプタ密度が1×1018cm−3に達していると共に上端41B‐1と下端41B‐2との間で上記アクセプタ密度1×1018cm−3の10分の1以下であるアクセプタ密度(例えば、1×1017cm−3)を有している。なお、上記p型SiC部41Bの厚さは10nmとしてもよい。また、上記10分の1以下であるアクセプタ密度を、1×1014cm−3としてもよい。
The p-
さらに、上記p型接合層41は、上記p型SiC部41B上に上記p型SiC部41Bに連なるように形成されていて、アクセプタ密度が1×1018cm−3である第1半導体層の第3の半導体層部としてのp型SiC部41Cを有する。
Further, the p-
この変形例によれば、互いに同じ導電型であるp型SiC部41A,p型SiC部41B,p型SiC部41Cで構成されるp型接合層41の上記p型SiC部41Bが不連続成長面を有する。このp型SiC部41Bの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記p型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、pn接合界面を不連続成長面とした場合に比べて、ドリフト層23へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
According to this modification, the p-
なお、上記第1実施形態やその変形例では、アノード層(第1のp型接合層24(第1の半導体層)と第2のp型接合層25(第2,第3の半導体層部)やp型接合層41(第2,第3の半導体層部))に本発明の構成を適用したが、本発明は、基本的に、pn接合と基板以外には適用可能であり、例えば、第2半導体層としてのn型バッファ層22や、n型バッファ層22とn型ドリフト層23との界面や、第2のp型接合層25とp+型コンタクト層26との界面や、p+型コンタクト層26層中や、p型接合層41とp+型コンタクト層26との界面にも適用可能である。
In the first embodiment and the modifications thereof, the anode layer (first p-type junction layer 24 (first semiconductor layer) and second p-type junction layer 25 (second and third semiconductor layer portions) are used. ) And the p-type junction layer 41 (second and third semiconductor layer portions)), the present invention is basically applicable to other than the pn junction and the substrate, for example, The n-
また、上記第1実施形態では、n型ドリフト層23、第1のp型接合層24(第1の半導体層部)、第2の半導体層部25A、第3の半導体層部25Bを順次形成し、第1実施形態の変形例では、n型ドリフト層23、p型SiC部41A(第1の半導体層部)、p型SiC部41B(第2の半導体層部)、p型SiC部41C(第3の半導体層部)を順次形成したが、n型ドリフト層上に第2半導体層としてのn型の中間層を形成し、そのn型の中間層上に第1半導体層のp型の第1の半導体層部とp型の第2の半導体層部とp型の第3の半導体層部を順次形成してもよい。
In the first embodiment, the n-
〔第2実施形態〕
次に、図5に、この発明のバイポーラ半導体装置の第2実施形態を示す。図5は、第2実施形態としてのnpnバイポーラトランジスタ60の断面図である。この第2実施形態でも、n型の4H型SiCの基板を採用している。このn型の4H型SiCの基板上に、n型4H−SiC、p型4H−SiC、n型4H−SiCの順番で連続的にエピタキシャル成長させ、npnバイポーラトランジスタ60を作製した。なお、この第2実施形態では、第1導電型をn型、第2導電型をp型としている。
[Second Embodiment]
Next, FIG. 5 shows a second embodiment of the bipolar semiconductor device of the present invention. FIG. 5 is a cross-sectional view of an npn
n型の4H型SiC基板61は、改良レーリー法によって成長したインゴットをオフ角θが8度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板61はn型であり、ホール効果測定法によって測定したキャリア密度は4×1018cm−3、厚さは350μmである。このn型の4H型SiC基板61のC面上に、CVD法によって窒素ドープn型SiCの第2半導体層としてのn型バッファ層62とn型ドリフト層63を成膜する。
The n-type 4H-
このn型ドリフト層63の上にアルミドープp型SiCの第1のp型成長層64、アルミドープp型SiCの第2のp型成長層65、および窒素ドープn型SiCのn型成長層66を順番にエピタキシャル成長法で成膜した。n型バッファ層62とn型ドリフト層63がn型コレクタ層になる。
On this n-
上記n型バッファ層62はドナー密度4×1017cm−3、膜厚は5μmである。また、n型ドリフト層63はドナー密度2×1014cm−3、膜厚は120μmである。
The n-
また、p型ベース層を構成する第1半導体層の第1の半導体層部としての第1のp型成長層64は、第1の不純物濃度としてのアクセプタ密度が2×1017cm−3で、層厚が0.5μmである。
Further, the first p-
また、p型ベース層を構成する第2,第3の半導体層部をなす第2のp型成長層65は、層厚が0.5μmである。この第2のp型成長層65は、上記第1のp型成長層64上に第1のp型成長層64に接するように形成されていて厚さが100nm未満(例えば、50nm)の第1半導体層の第2の半導体層部としてのp型成長層部65Aと、上記p型成長層部65A上にp型成長層部65Aに連なるように形成されている第1半導体層の第3の半導体層部としてのp型成長層部65Bとを有する。なお、上記p型成長層部65Aの厚さは、10nmでもよい。上記第1のp型成長層64とp型成長層部65Aとp型成長層部65Bで第1半導体層を構成している。
Further, the second p-
上記第1半導体層の第2の半導体層部としてのp型成長層部65Aは、上端65A‐1で第2の不純物濃度であるアクセプタ密度1×1018cm−3に達している。また、このp型成長層部65Aは、上端65A‐1と下端65A‐2との間で上記第2の不純物濃度であるアクセプタ密度1×1018cm−3の10倍以上のアクセプタ密度(例えば、1×1019cm−3)を有している。また、上記10倍以上のアクセプタ密度を、1×1021cm−3としてもよい。
The p-type
上記第1半導体層の第3の半導体層部としてのp型成長層部65Bは、第2の不純物濃度としてのアクセプタ密度1×1018cm−3である。
The p-type
上記第2のp型成長層65上にn型エミッタとなるn型成長層66が形成されている。このn型成長層66は、ドナー密度7×1017cm−3、膜厚は0.75μmである。
An n-
次に、この実施形態のnpnバイポーラトランジスタ60を作製するときの処理条件を説明する。材料ガスとして、シラン(SiH4)およびプロパン(C3H8)を用いる。ドーパントガスとして窒素(N2)およびトリメチルアルミニウム{Al(CH3)3}を用いる。また、キャリアガスとして水素(H2)を用いる。各ガスの流量(供給速度)は、sccm(standard cc per minute)または、slm(standard liter minute)で表す。また、圧力は、Torrで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
Next, processing conditions for manufacturing the npn
まず、処理チャンバー内を、H2雰囲気において、40Torrで、雰囲気温度を室温から1400℃まで30分で昇温する。 First, the temperature in the processing chamber is raised from room temperature to 1400 ° C. in 30 minutes in an H 2 atmosphere at 40 Torr.
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃の雰囲気温度において、コレクタとなるn型の4H型SiC基板61の表面を30分、エッチングする。
Next, the surface of the n-type
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃から1550℃まで15分で昇温する。 Next, the temperature in the processing chamber is raised from 1400 ° C. to 1550 ° C. in 15 minutes in an H 2 atmosphere at 40 Torr.
次に、コレクタとなるn型の4H型SiC基板61のC面にn型バッファ層62を形成する工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(17sccm)および水素(10slm)を供給する。この工程の処理時間は20分である。
Next, in the step of forming the n-
次に、n型ドリフト層63の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(0.008sccm)および水素(10slm)を供給する。この工程の処理時間は480分である。
Next, in the step of forming the n-
次に、第1半導体層の第1の半導体層部としての第1のp型成長層64の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(6sccm)および水素(10slm)を結晶成長表面に供給する。この工程の処理時間は2分である。
Next, in the step of forming the first p-
(降温工程)
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。
(Cooling process)
Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
(昇温工程)
次に、H2雰囲気において、50Torrで、1400℃から1550℃まで30分で昇温する。
(Temperature raising process)
Next, the temperature is raised from 1400 ° C. to 1550 ° C. in 30 minutes at 50 Torr in an H 2 atmosphere.
次に、第2,第3の半導体層部をなす第2のp型成長層65の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給する。この工程の処理時間は2分である。
Next, in the step of forming the second p-
次に、n型エミッタとなるn型成長層66の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(30sccm)および水素(10slm)を供給する。この工程の処理時間は3分である。
Next, in the step of forming the n-
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。 Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
次に、H2雰囲気において、100Torrで、1400℃から400℃まで30分で降温する。 Next, the temperature is lowered from 1400 ° C. to 400 ° C. in 30 minutes at 100 Torr in an H 2 atmosphere.
上記の各工程,処理により、この第2実施形態のnpnバイポーラトランジスタ用のSiCエピタキシャルウェハを作製できる。 Through the above steps and processes, the SiC epitaxial wafer for the npn bipolar transistor of the second embodiment can be produced.
なお、上記降温工程と昇温工程において、温度を1400℃に下げてから再び1550℃に上げて次の層を再成長させたが、室温(あるいはウエハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。 In the temperature lowering step and the temperature raising step, the temperature was lowered to 1400 ° C. and then raised again to 1550 ° C. to re-grow the next layer. However, the temperature was lowered to room temperature (or about the wafer take-out temperature) and then again. The temperature may be increased and the next layer may be regrown.
次に、この第2実施形態となるSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図5に示すこの第2実施形態のnpnバイポーラトランジスタを作製できる。 Next, an npn bipolar transistor according to the second embodiment shown in FIG. 5 can be produced by performing the following processing on the SiC epitaxial wafer according to the second embodiment.
まず、反応性イオンエッチング(RIE)によりn型成長層66を幅10μm、深さ0.75μm、ピッチ23μmでエッチングし、n型エミッタとなるn型成長層66を残す。このRIEのエッチングガスとしては、CF4とO2を用い、圧力は0.05Torr、高周波電力260Wの条件でエッチングした。また、このときのマスク材料として、CVDによって堆積したSiO2膜(厚さ10μm)を用いた。
First, the n-
次に、ベース領域において素子分離を行うために、反応性イオンエッチング(RIE)によりメサ構造にする。このRIEのエッチングガスにはCF4とO2を用い、圧力は0.05Torr、高周波電力260Wの条件で深さ約1μmまでエッチングした。このときのマスク材料として、CVDによって堆積したSiO2膜(厚さ10μm)を用いた。 Next, in order to perform element isolation in the base region, a mesa structure is formed by reactive ion etching (RIE). CF 4 and O 2 were used as the etching gas for this RIE, and the etching was performed to a depth of about 1 μm under the conditions of a pressure of 0.05 Torr and a high frequency power of 260 W. As a mask material at this time, a SiO 2 film (thickness 10 μm) deposited by CVD was used.
この第2実施形態では、ベース端部での電界集中を緩和するためのp型ガードリング56と、ベースのコンタクト領域68を同一プロセスのAl(アルミニウム)イオン注入によって形成した。ベースのコンタクト領域68は幅3μmでエミッタとの間隔は5μmであり、p型ガードリング56の幅は150μmである。コンタクト領域68,p型ガードリング56の深さは共に0.5μmである。
In the second embodiment, the p-
p型ガードリング56、ベースのコンタクト領域68を形成する時のAlイオン注入のエネルギーは40〜560keVであり、トータルドーズ量は1.0×1013cm−2である。このイオン注入のマスクとしては、CVDにより形成したSiO2膜(厚さ5μm)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度1600℃、時間5分の条件で行った。
The energy of Al ion implantation when forming the p-
次に、アニールの後、温度1150℃で2時間のウェット酸化によって熱酸化膜を形成し、さらにCVDによってSiO2膜を堆積させ、合計2μmの酸化膜58を形成した。
Next, after annealing, a thermal oxide film was formed by wet oxidation at a temperature of 1150 ° C. for 2 hours, and a SiO 2 film was further deposited by CVD to form an
次に、n型の4H型SiC基板61の下面にコレクタ電極59Cを形成する。また、ベースのコンタクト領域68にベース電極59Bを形成する。また、n型エミッタとなるn型成長層66にNiを蒸着してエミッタ電極69を形成する。次に、1000℃、20分間の熱処理を行ってそれぞれオーミック接合を形成した。
Next, a
最後に、ベース電極59Bおよびエミッタ電極69をTi/Au電極70で覆って各電極端子を形成した。接合部の大きさは、一例として3.2mm×3.2mmである。なお、この第2実施形態では、Alイオン注入によってガードリング56を形成したが、B(硼素)イオン注入を用いた場合でも同様の効果がある。
Finally, the
また、npnバイポーラトランジスタ60においては、n型の4H型SiC基板61、n型バッファ層62、n型ドリフト層63、第1のp型成長層64及び第2のp型成長層65のそれぞれの接合面(図中水平方向に広がる面)は、すべて(000−1)カーボン面から8度のオフ角をもつ面に平行になっている。
In the npn
こうして作製したnpnバイポーラトランジスタ60の耐圧は30kVである。オン抵抗は10.0mΩcm2であり、最大電流増幅率は約15であった。 このオン抵抗は、ベース電流0.6A、コレクタ電流密度100A/cm2での初期状態での値である。
The breakdown voltage of the npn
上述の如く、本実施形態では、厚さ100nm未満(例えば50nm)の第1半導体層の第2の半導体層部としてのp型成長層部65Aにおいて、第2の不純物濃度であるアクセプタ密度1×1018cm−3とは1桁以上相違する第3の不純物濃度(例えば、1×1019cm−3)から上記第2の不純物濃度であるアクセプタ密度1×1018cm−3に達している。これにより、上記第1半導体層の第2の半導体層部としてのp型成長層部65Aに不純物濃度が急峻に変化する不連続成長面が形成される。
As described above, in this embodiment, in the p-type
これにより、この実施形態によれば、互いに同じ導電型である第1のp型成長層64,第2のp型成長層65で構成される半導体層であるp型ベース層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば1×104cm/s以上の有限の値を有する。
Thus, according to this embodiment, the p-type base layer, which is a semiconductor layer composed of the first p-
したがって、この実施形態によれば、上記p型の炭化珪素半導体で作製されている半導体層であるpベース層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、n型ドリフト層63へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
Therefore, according to this embodiment, the switching loss can be reduced as compared with the case where the p base layer, which is a semiconductor layer made of the p-type silicon carbide semiconductor, does not have a discontinuous growth surface, Compared with the case where the pn junction interface is a discontinuous growth surface, the carrier injection efficiency to the n-
尚、上記実施形態のnpnバイポーラトランジスタ60のエピタキシャルウェハを作製する工程において、第1のp型成長層64の形成工程の後、かつ、上記第2のp型成長層65の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記第1のp型成長層64の形成工程の後、かつ、上記第2のp型成長層65の形成工程の前に、原料ガスとしてのシラン、プロパン、トリメチルアルミニウムの供給を1分間以上(例えば3分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記第2のp型成長層65を形成することでもって、上記厚さが100nm未満であると共に上端65A‐1と下端65A‐2との間で不純物濃度が1桁以上変化している第1半導体層の第2の半導体層部としてのp型成長層部65Aを有する第2のp型成長層65を形成できる。
In the step of manufacturing the epitaxial wafer of the npn
また、上記実施形態では、第2のp型成長層65の第1半導体層の第3の半導体層部としてのp型成長層部65Bの第2の不純物濃度(1×1018cm−3)を第1半導体層の第1の半導体層部としての第1のp型成長層64の第1の不純物濃度(2×1017cm−3)よりも高くしたが、逆に、第1半導体層の第3の半導体層部としてのp型成長層部65Bの第2の不純物濃度を例えば1×1018cm−3とし、第1半導体層の第1の半導体層部としての第1のp型成長層64の第1の不純物濃度を例えば1×1019cm−3としてしてもよい。この場合、上記第1半導体層の第2の半導体層部としてのp型成長層部65Aは、上端65A‐1において第2の不純物濃度(例えば1×1018cm−3)であり、上端65A‐1と下端65A‐2との間で第2の不純物濃度の10倍以上の第3の不純物濃度(例えば1×1019cm−3)を有する。
In the above-described embodiment, the second impurity concentration (1 × 10 18 cm −3 ) of the p-type
〔第2実施形態の変形例〕
図6は、上記第2実施形態の変形例であるnpnバイポーラトランジスタ80の断面図である。この変形例では、前述の第2実施形態の第1のp型成長層64と第2のp型成長層65に替えて、1層のp型成長層85を備えた点だけが、前述の第2実施形態と異なる。よって、この変形例では、前述の第2実施形態と同一の部分には、同一の符号を付して、前述の第2実施形態と異なる部分を主に説明する。
[Modification of Second Embodiment]
FIG. 6 is a cross-sectional view of an npn
上記p型成長層85は、アルミニウムドープp型SiC層であり、膜厚は1.0μmである。
The p-
このp型成長層85は、次の第1〜第3の工程でもって作製される。
This p-
(第1の工程)
50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給して、第1半導体層の第1の半導体層部としてのp型SiC部85Aを成膜する。この第1の工程の処理時間は2分である。
(First step)
By supplying silane (30 sccm), propane (12 sccm), trimethylaluminum (30 sccm) and hydrogen (10 slm) at 50 Torr and 1550 ° C., the p-
(第2の工程)
次に、上記p型SiC膜の成長速度を1分間以上(例えば3分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたp型SiCが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記p型SiC膜の成長速度を零にする。
(Second process)
Next, the growth rate of the p-type SiC film is set to zero for 1 minute or more (for example, 3 minutes). Here, when the source gas is stopped, the p-type SiC grown under the influence of the carrier gas due to the hydrogen is etched and scraped off at a very low speed. For this reason, the growth rate of the p-type SiC film is made zero by supplying a very small amount of source gas so as to compensate for the portion cut at the extremely low etching rate.
(第3の工程)
次に、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給して、p型SiC膜を成膜する。このp型SiC膜は、第1半導体層の第2の半導体層部としてのp型SiC部85Bと第1半導体層の第3の半導体層部としてのp型SiC部85Cとで構成されている。この第3の工程の処理時間は2分である。
(Third process)
Next, silane (30 sccm), propane (12 sccm), trimethylaluminum (30 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form a p-type SiC film. This p-type SiC film includes a p-
上記第1〜第3の工程でもって作製されたp型成長層85は、アクセプタ密度が1×1018cm−3であり、膜厚が0.5μmである第1半導体層の第1の半導体層部としてのp型SiC部85Aを有する。
The p-
また、上記p型成長層85は、上記p型SiC部85A上にp型SiC部85Aに連なるように形成されていて、厚さが100nm未満(例えば、50nm)である第1半導体層の第2の半導体層部としてのp型SiC部85Bを有する。このp型SiC部85Bは、上端85B‐1でアクセプタ密度が1×1018cm−3に達していると共に上端85B‐1と下端85B‐2との間で上記アクセプタ密度1×1018cm−3の10分の1以下であるアクセプタ密度(例えば、1×1017cm−3)を有している。なお、上記p型SiC部85Bの厚さは、10nmでもよい。また、上記10分の1以下であるアクセプタ密度を、1×1014cm−3としてもよい。
The p-
さらに、上記p型成長層85は、上記p型SiC部85B上に上記p型SiC部85Bに連なるように形成されていて、アクセプタ密度が1×1018cm−3である第1半導体層の第3の半導体層部としてのp型SiC部85Cを有する。
Further, the p-
この変形例によれば、互いに同じ導電型であるp型SiC部85A,p型SiC部85B,p型SiC部85Cで構成されるp型成長層85の上記p型SiC部85Bが不連続成長面を有する。このp型SiC部85Bの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記p型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、pn接合界面を不連続成長面とした場合に比べて、n型ドリフト層63へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
According to this modification, the p-
なお、上記第2実施形態やその変形例では、p型ベース層(第1のp型成長層64と第2のp型成長層65やp型成長層85)に本発明の構成を適用したが、本発明は、基本的に、pn接合と基板以外には適用可能であり、例えば、第2半導体層としてのn型バッファ層62や、n型バッファ層62とn型ドリフト層63との界面にも適用可能である。
In the second embodiment and the modifications thereof, the configuration of the present invention is applied to the p-type base layer (the first p-
また、上記第2実施形態では、n型ドリフト層63、第1のp型成長層64(第1の半導体層部)、p型成長層部65A(第2の半導体層部)、p型成長層部65B(第3の半導体層部)を順次形成し、第2実施形態の変形例では、n型ドリフト層63、p型SiC部85A(第1の半導体層部)、p型SiC部85B(第2の半導体層部)、p型SiC部85C(第3の半導体層部)を順次形成したが、n型ドリフト層上に第2半導体層としてのn型の中間層を形成し、そのn型の中間層上に第1半導体層のp型の第1の半導体層部とp型の第2の半導体層部とp型の第3の半導体層部を順次形成してもよい。
In the second embodiment, the n-
〔第3実施形態〕
次に、図7に、この発明のバイポーラ半導体素子の第3実施形態としてのIGBT(インシュレーテッド・ゲート・バイポーラトランジスタ)101の断面を示す。なお、この第3実施形態では、第1導電型をn型、第2導電型をp型としている。
[Third Embodiment]
Next, FIG. 7 shows a cross section of an IGBT (Insulated Gate Bipolar Transistor) 101 as a third embodiment of the bipolar semiconductor device of the present invention. In the third embodiment, the first conductivity type is n-type and the second conductivity type is p-type.
このIGBT101は、n型の4H型SiC基板91上に、p型4H−SiC層、n型4H−SiC層、p型4H−SiC層の順番で3つの層をエピタキシャル成長させ、以下に説明するようにして作製した。このIGBT101では、p層とn層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{0001}面となっている。
In the
このIGBT101では、面方位が、(000−1)カーボン面から3.5度のオフ角θの面をもつn型の4H型SiCを用いた基板上に、p型4H−SiC層、n型4H−SiC層、p型4H−SiC層を順次形成した。
In this
上記n型の4H型SiC基板91は、改良レーリー法によって成長したインゴットを(000−1)カーボン面から3.5度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなるn型の4H型SiC基板91はn型で、厚さは350μm、ホール効果測定法によって求めたキャリア密度は4×1018cm−3である。
The n-type
このn型の4H型SiC基板91上に、CVD法によって、アルミニウムドープp型SiC層、窒素ドープn型SiC層、アルミニウムドープp型SiC層の三層を順にエピタキシャル成長した。上記p型SiC層は、図7のp型バッファ層92とp型ドリフト層93となる。
Three layers of an aluminum-doped p-type SiC layer, a nitrogen-doped n-type SiC layer, and an aluminum-doped p-type SiC layer were epitaxially grown in this order on the n-type 4H-
上記p型バッファ層92はアクセプタ密度が4×1017cm−3、膜厚は5.0μmである。また、p型ドリフト層93はアクセプタ密度が1×1014cm−3、膜厚は120μmである。また、p型ドリフト層93の上に形成される第1半導体層の第1の半導体層部としてのn型成長層94はドナー密度1×1017cm−3、膜厚は1.0μmである。このn型成長層94の上に形成されるn型成長層95は、1×1018cm−3のドナー密度を有し、膜厚は1.0μmである。このn型成長層95は、膜厚100nm未満(例えば、50nm)の第1半導体層の第2の半導体層部としてのn型SiC部95Aと、このn型SiC部95A上に連なる第3の半導体層部としてのn型SiC部95Bとを有する。なお、上記n型SiC部95Aの厚さは、10nmでもよい。上記n型成長層94とn型SiC部95Aとn型SiC部95Bで第1半導体層を構成している。
The p-
上記n型SiC部95Aは、上端95A‐1でのドナー密度が1×1018cm−3に達しており、上端95A‐1と下端95A‐2との間で上端95A‐1でのドナー密度1×1018cm−3の10倍以上のドナー密度(例えば、1×1019cm−3)を有している。なお、上記10倍以上のドナー密度を、1×1021cm−3としてもよい。
In the n-
また、上記n型成長層95の上に形成されるp型成長層96はアクセプタ密度が1×1018cm−3、膜厚は0.75μmである。
The p-
次に、この実施形態のIGBT101を作製するときの処理条件を説明する。材料ガスとして、シラン(SiH4)およびプロパン(C3H8)を用いる。ドーパントガスとして窒素(N2)およびトリメチルアルミニウム{Al(CH3)3}を用いる。また、キャリアガスとして水素(H2)を用いる。各ガスの流量(供給速度)は、sccm(standard cc per minute)または、slm(standard liter minute)で表す。また、圧力は、Torrで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
Next, processing conditions when manufacturing the
まず、処理チャンバー内を、H2雰囲気において、40Torrで、雰囲気温度を室温から1400℃まで30分で昇温する。 First, the temperature in the processing chamber is raised from room temperature to 1400 ° C. in 30 minutes in an H 2 atmosphere at 40 Torr.
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃の雰囲気温度において、コレクタとなるn型の4H型SiC基板91の表面を30分、エッチングする。
Next, the surface of the n-type
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃から1550℃まで15分で昇温する。 Next, the temperature in the processing chamber is raised from 1400 ° C. to 1550 ° C. in 15 minutes in an H 2 atmosphere at 40 Torr.
次に、コレクタとなるn型の4H型SiC基板91のC面にp型バッファ層92を形成する工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(12sccm)および水素(10slm)を供給する。この工程の処理時間は20分である。
Next, in the step of forming the p-
次に、p型ドリフト層93の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(3sccm)および水素(10slm)を供給する。この工程の処理時間は480分である。
Next, in the step of forming the p-
次に、第1半導体層の第1の半導体層部としてのn型成長層94の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(4.5sccm)および水素(10slm)を結晶成長表面に供給する。この工程の処理時間は4分である。
Next, in the step of forming the n-
(降温工程)
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。
(Cooling process)
Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
(昇温工程)
次に、H2雰囲気において、50Torrで、1400℃から1550℃まで30分で昇温する。
(Temperature raising process)
Next, the temperature is raised from 1400 ° C. to 1550 ° C. in 30 minutes at 50 Torr in an H 2 atmosphere.
次に、第2,第3の半導体層部をなすn型成長層95の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給する。この工程の処理時間は4分である。
Next, in the step of forming the n-
次に、p型成長層96の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給する。この工程の処理時間は3分である。
Next, in the step of forming the p-
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。 Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
次に、H2雰囲気において、100Torrで、1400℃から400℃まで30分で降温する。 Next, the temperature is lowered from 1400 ° C. to 400 ° C. in 30 minutes at 100 Torr in an H 2 atmosphere.
上記の各工程,処理により、この第3実施形態のIGBT用のSiCエピタキシャルウェハを作製できる。 The SiC epitaxial wafer for IGBT of the third embodiment can be manufactured by the above steps and processes.
なお、上記降温工程と昇温工程において、温度を1400℃に下げてから再び1550℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。 In the temperature lowering step and the temperature raising step, the temperature was lowered to 1400 ° C. and then raised again to 1550 ° C. to re-grow the next layer. However, after the temperature was lowered to room temperature (or about the wafer take-out temperature), The temperature may be increased and the next layer may be regrown.
次に、上記第3実施形態用のSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図7に示すIGBT101を作製できる。
Next, the
まず、フォトリソグラフ法を用いて、p型成長層96の中央部をRIEでエッチングして、孔96aを設け、窒素をイオン注入することにより、エミッタとなるコンタクト領域97を形成する。次に、ゲート領域を形成するために、RIEによりp型成長層96とn型成長層95をエッチングして孔90(図7では2つ)をあける。
First, by using photolithography, the central portion of the p-
次に、孔90の壁面にMOS構造を形成するために、CVDによりSiO2膜を堆積させ、絶縁膜98を形成する。次に、n型の4H型SiC基板91のコレクタ領域にNiを蒸着してコレクタ電極102を形成する。また、コンタクト領域97にNiを蒸着してエミッタ電極103を形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜98の上にMo電極を形成してゲート電極99とする。
Next, in order to form a MOS structure on the wall surface of the
こうして完成した本実施形態のIGBT101の耐電圧は、30kV、オン抵抗は15.0mΩcm2であり、コレクタ‐エミッタ間電圧は−15Vである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−40V、コレクタ電流が1.4Aでの初期状態での値である。
The
上述の如く、本実施形態では、厚さ100nm未満(例えば50nm)の第1半導体層の第2の半導体層部としてのn型SiC部95Aにおいて、第2の不純物濃度であるドナー密度1×1018cm−3とは1桁以上相違する第3の不純物濃度(例えば、1×1019cm−3)から上記第2の不純物濃度であるアクセプタ密度1×1018cm−3に達している。これにより、上記第1半導体層の第2の半導体層部としてのn型SiC部95Aに不純物濃度が急峻に変化する不連続成長面が形成される。
As described above, in the present embodiment, in the n-
これにより、この実施形態によれば、互いに同じ導電型であるn型成長層94,n型成長層95で構成される半導体層であるn型エミッタ層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば1×104cm/s以上の有限の値を有する。
Thus, according to this embodiment, the n-type emitter layer, which is a semiconductor layer composed of the n-
したがって、この実施形態によれば、上記n型の炭化珪素半導体で作製されている半導体層であるn型エミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、p型ドリフト層93へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
Therefore, according to this embodiment, the switching loss can be reduced as compared with the case where the n-type emitter layer, which is a semiconductor layer made of the n-type silicon carbide semiconductor, does not have a discontinuous growth surface. Compared with the case where the pn junction interface is a discontinuous growth surface, the carrier injection efficiency into the p-
尚、上記実施形態のIGBT101のエピタキシャルウェハを作製する工程において、n型成長層94の形成工程の後、かつ、n型成長層95の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記n型成長層94の形成工程の後、かつ、上記n型成長層95の形成工程の前に、原料ガスとしてのシラン、プロパン、窒素の供給を1分間以上(例えば3分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記n型成長層95を形成することでもって、上記厚さが100nm未満であると共に上端95A‐1と下端95A‐2との間で不純物濃度が1桁以上変化している第1半導体層の第2の半導体層部としてのn型SiC部95Aを有するn型成長層95を形成できる。
In the step of manufacturing the epitaxial wafer of the
また、上記第3実施形態では、n型成長層95の第1半導体層の第3の半導体層部としてのn型SiC部95Bの第2の不純物濃度(1×1018cm−3)を第1半導体層の第1の半導体層部としてのn型成長層94の第1の不純物濃度(1×1017cm−3)よりも高くしたが、逆でもよい。すなわち、第1半導体層の第3の半導体層部としてのn型SiC部95Bの第2の不純物濃度を例えば1×1017cm−3とし、第1半導体層の第1の半導体層部としてのn型成長層94の第1の不純物濃度を例えば1×1018cm−3としてしてもよい。この場合、上記第1半導体層の第2の半導体層部としてのn型SiC部95Aは、上端95A‐1において第2の不純物濃度(例えば1×1017cm−3)であり、上端95A‐1と下端95A‐2との間で第2の不純物濃度の10倍以上の第3の不純物濃度(例えば、1×1018cm−3)を有する。
In the third embodiment, the second impurity concentration (1 × 10 18 cm −3 ) of the n-
〔第3実施形態の変形例〕
図8は、上記第3実施形態の変形例であるIGBT121の断面図である。この変形例では、前述の第3実施形態のn型成長層94とn型成長層95に替えて、1層のn型成長層115を備えた点だけが、前述の第3実施形態と異なる。よって、この変形例では、前述の第3実施形態と同一の部分には、同一の符号を付して、前述の第3実施形態と異なる部分を主に説明する。
[Modification of Third Embodiment]
FIG. 8 is a cross-sectional view of an
上記n型成長層115は、次の第1〜第3の工程でもって作製される。
The n-
(第1の工程)
50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給して、第1半導体層の第1の半導体層部としてのn型SiC部115Aを成膜する。この第1の工程の処理時間は4分である。
(First step)
Silane (30 sccm), propane (12 sccm), nitrogen (45 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form an n-
(第2の工程)
次に、上記n型SiC膜の成長速度を1分間以上(例えば3分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたn型SiCが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記n型SiC膜の成長速度を零にする。
(Second process)
Next, the growth rate of the n-type SiC film is set to zero for 1 minute or more (for example, 3 minutes). Here, if the source gas is stopped, the n-type SiC grown under the influence of the carrier gas caused by the hydrogen is etched and scraped off at a very low speed. For this reason, the growth rate of the n-type SiC film is made zero by supplying a very small amount of source gas so as to compensate for the portion cut at the extremely low etching rate.
(第3の工程)
次に、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給して、p型SiC膜を成膜する。このp型SiC膜は、第1半導体層の第2の半導体層部としてのn型SiC部115Bと第1半導体層の第3の半導体層部としてのn型SiC部115Cとで構成されている。この第3の工程の処理時間は4分である。
(Third process)
Next, silane (30 sccm), propane (12 sccm), nitrogen (45 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form a p-type SiC film. This p-type SiC film is composed of an n-
上記第1〜第3の工程でもって作製されたn型成長層115は、ドナー密度が1×1018cm−3であり、膜厚が1.0μmである第1半導体層の第1の半導体層部としてのn型SiC部115Aを有する。
The n-
また、上記n型成長層115は、上記n型SiC部115A上にn型SiC部115Aに連なるように形成されていて、厚さが100nm未満(例えば、50nm)である第1半導体層の第2の半導体層部としてのn型SiC部115Bを有する。このn型SiC部115Bは、上端115B‐1でドナー密度が1×1018cm−3に達していると共に上端115B‐1と下端115B‐2との間で上記ドナー密度1×1018cm−3の10分の1以下であるドナー密度(例えば、1×1017cm−3)を有している。なお、上記n型SiC部115Bの厚さは、10nmでもよい。また、上記10分の1以下であるドナー密度を、1×1014cm−3としてもよい。
The n-
さらに、上記n型成長層115は、上記n型SiC部115B上に上記n型SiC部115Bに連なるように形成されていて、ドナー密度が1×1018cm−3である第1半導体層の第3の半導体層部としてのn型SiC部115Cを有する。
Further, the n-
この変形例によれば、互いに同じ導電型であるn型SiC部115A,n型SiC部115B,n型SiC部115Cで構成されるn型成長層115の上記n型SiC部115Bが不連続成長面を有する。このn型SiC部115Bの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記n型の炭化珪素半導体で作製されているエミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、pn接合界面を不連続成長面とした場合に比べて、p型ドリフト層93へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
According to this modification, the n-
なお、上記第3実施形態やその変形例では、n型成長層94とn型成長層95やn型成長層115に本発明の構成を適用したが、本発明は、基本的に、pn接合と基板以外には適用可能であり、例えば、第2半導体層としてのp型バッファ層92や、p型バッファ層92とp型ドリフト層93との界面にも適用可能である。
In the third embodiment and its modifications, the configuration of the present invention is applied to the n-
また、上記第3実施形態では、n型ドリフト層93、n型成長層94(第1の半導体層部)、n型SiC部95A(第2の半導体層部)、n型SiC部95B(第3の半導体層部)を順次形成し、第3実施形態の変形例では、n型ドリフト層93、n型SiC部115A(第1の半導体層部)、n型SiC部115B(第2の半導体層部)、n型SiC部115C(第3の半導体層部)を順次形成したが、n型ドリフト層上に第2半導体層としてのn型の中間層を形成し、そのn型の中間層上に第1半導体層のp型の第1の半導体層部とp型の第2の半導体層部とp型の第3の半導体層部を順次形成してもよい。
In the third embodiment, the n-
〔第4実施形態〕
次に、図9に、この発明のバイポーラ半導体素子の第4実施形態としてのGTO(ゲート・ターンオフ・バイポーラトランジスタ)220の断面を示す。なお、この第4実施形態のGTO220に用いられるn型SiC基板は、第3実施形態のIGBT101に用いられたn型の4H型SiC基板と同じものである。なお、この第4実施形態では、第1導電型をn型、第2導電型をp型としている。
[Fourth Embodiment]
Next, FIG. 9 shows a cross section of a GTO (gate turn-off bipolar transistor) 220 as a fourth embodiment of the bipolar semiconductor device of the present invention. The n-type SiC substrate used for the
この第4実施形態のGTO220は、図9に示すように、n型の4H型SiC基板201と、このn型の4H型SiC基板201上に順に形成されたp型バッファ層202と、p型ドリフト層203と、第1半導体層の第1の半導体層部としてのn型ベース層204とを備えている。このn型ベース層204上にn型成長層205が形成されている。そして、n型成長層205上にメサ型のp型アノードエミッタ層207が形成されている。さらに、このメサ型のp型アノードエミッタ層207から露出したn型成長層205の部分に、イオン注入によりn型のゲートコンタクト領域206が形成されている。このn型のゲートコンタクト領域206はメサ型のp型アノードエミッタ層207を取り囲むように形成されている。このn型のゲートコンタクト領域206上にゲート電極210が形成される。また、上記p型アノードエミッタ層207上にアノード電極208が形成されている。また、n型の4H型SiC基板201の裏面にカソード電極299が形成されている。
As shown in FIG. 9, the
上記n型の4H型SiC基板201は、厚さが200μmでドナー密度が8×1018cm−3のSiC半導体層で構成され、p型バッファ層202は、厚さが10μmでアクセプタ密度が6×1017cm−3のSiC半導体層で構成されている。また、上記p型ドリフト層203は、厚さが200μmでアクセプタ密度が1×1014cm−3のSiC半導体層で構成されている。
The n-type
また、上記n型ベース層204は、厚さが10μmでドナー密度が1×1017cm−3のSiC半導体層で構成されている。また、第1半導体層の第1の半導体層部としてのn型ベース層204はドナー密度1×1017cm−3、膜厚は1.0μmである。このn型ベース層204の上に形成されるn型成長層205は、1×1018cm−3のドナー密度を有し、膜厚は1.0μmである。このn型成長層205は、膜厚100nm未満(例えば、50nm)の第1半導体層の第2の半導体層部としてのn型SiC部205Aと、このn型SiC部205A上に連なる第1半導体層の第3の半導体層部としてのn型SiC部205Bとを有する。なお、上記n型SiC部205Aの厚さは、10nmでもよい。上記n型ベース層204とn型SiC部205Aとn型SiC部205Bで第1半導体層を構成している。
The n-
上記n型SiC部205Aは、上端205A‐1でのドナー密度が1×1018cm−3に達しており、上端205A‐1と下端205A‐2との間で上端205A‐1でのドナー密度1×1018cm−3の10倍以上のドナー密度(例えば、1×1019cm−3)を有している。なお、上記10倍以上のドナー密度を、1×1021cm−3としてもよい。
In the n-
また、上記n型のゲートコンタクト領域206は、厚さが3μmでドナー密度が1×1018cm−3のSiC半導体層で構成されている。また、上記p型アノードエミッタ層207は、厚さが10μmでアクセプタ密度が8×1018cm−3のSiC半導体層で構成されている。
The n-type
次に、この実施形態のGTO220を作製するときの処理条件を説明する。材料ガスとして、シラン(SiH4)およびプロパン(C3H8)を用いる。ドーパントガスとして窒素(N2)およびトリメチルアルミニウム{Al(CH3)3}を用いる。また、キャリアガスとして水素(H2)を用いる。各ガスの流量(供給速度)は、sccm(standard cc per minute)または、slm(standard liter minute)で表す。また、圧力は、Torrで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
Next, processing conditions when manufacturing the
まず、処理チャンバー内を、H2雰囲気において、40Torrで、雰囲気温度を室温から1400℃まで30分で昇温する。 First, the temperature in the processing chamber is raised from room temperature to 1400 ° C. in 30 minutes in an H 2 atmosphere at 40 Torr.
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃の雰囲気温度において、コレクタとなるn型の4H型SiC基板201の表面を30分、エッチングする。
Next, the surface of the n-type
次に、処理チャンバー内を、H2雰囲気において、40Torrで、1400℃から1550℃まで15分で昇温する。 Next, the temperature in the processing chamber is raised from 1400 ° C. to 1550 ° C. in 15 minutes in an H 2 atmosphere at 40 Torr.
次に、コレクタとなるn型の4H型SiC基板201のC面にp型バッファ層202を形成する工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(12sccm)および水素(10slm)を供給する。この工程の処理時間は20分である。
Next, in the step of forming the p-
次に、p型ドリフト層203の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(3sccm)および水素(10slm)を供給する。この工程の処理時間は480分である。
Next, in the step of forming the p-
次に、第1半導体層の第1の半導体層部としてのn型ベース層204の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(4.5sccm)および水素(10slm)を結晶成長表面に供給する。この工程の処理時間は4分である。
Next, in the step of forming the n-
(降温工程)
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。
(Cooling process)
Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
(昇温工程)
次に、H2雰囲気において、50Torrで、1400℃から1550℃まで30分で昇温する。
(Temperature raising process)
Next, the temperature is raised from 1400 ° C. to 1550 ° C. in 30 minutes at 50 Torr in an H 2 atmosphere.
次に、第2,第3の半導体層部をなすn型成長層205の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給する。この工程の処理時間は4分である。
Next, in the step of forming the n-
次に、p型アノードエミッタ層207の形成工程では、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、トリメチルアルミニウム(30sccm)および水素(10slm)を供給する。この工程の処理時間は3分である。
Next, in the step of forming the p-type
次に、H2雰囲気において、50Torrで、1550℃から1400℃まで15分で降温する。 Next, the temperature is lowered from 1550 ° C. to 1400 ° C. in 15 minutes at 50 Torr in an H 2 atmosphere.
次に、H2雰囲気において、100Torrで、1400℃から400℃まで30分で降温する。 Next, the temperature is lowered from 1400 ° C. to 400 ° C. in 30 minutes at 100 Torr in an H 2 atmosphere.
上記の各工程,処理により、この第3実施形態のGTO用のSiCエピタキシャルウェハを作製できる。 Through the above steps and processes, the SiC epitaxial wafer for GTO of the third embodiment can be produced.
なお、上記降温工程と昇温工程において、温度を1400℃に下げてから再び1550℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。 In the temperature lowering step and the temperature raising step, the temperature was lowered to 1400 ° C. and then raised again to 1550 ° C. to re-grow the next layer. However, after the temperature was lowered to room temperature (or about the wafer take-out temperature), The temperature may be increased and the next layer may be regrown.
次に、上記第4実施形態用のSiCエピタキシャルウェハに、次に説明する加工を施すことによって、図9に示すGTO220を作製できる。 Next, GTO220 shown in FIG. 9 is producible by giving the process demonstrated below to the SiC epitaxial wafer for said 4th Embodiment.
まず、反応性イオンエッチング(RIE)によりp型アノードエミッタ層207をエッチングして、メサ型のp型アノードエミッタ層207を形成する。
次に、イオン注入によりn型成長層205にn型のゲートコンタクト領域206を形成する。
First, the p-type
Next, an n-type
次に、n型の4H型SiC基板201の裏面にNiを蒸着させてカソード電極299を形成する。また、p型アノードエミッタ層207上にNiを蒸着させてアノード電極208を形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、n型のゲートコンタクト領域206の上にNiを蒸着させてゲート電極210を形成する。
Next, Ni is vapor-deposited on the back surface of the n-type
上述の如く、本実施形態では、厚さ100nm未満(例えば50nm)の第1半導体層の第2の半導体層部としてのn型SiC部205Aにおいて、第2の不純物濃度であるドナー密度1×1018cm−3とは1桁以上相違する第3の不純物濃度(例えば、1×1019cm−3)から上記第2の不純物濃度であるアクセプタ密度1×1018cm−3に達している。これにより、上記第1半導体層の第2の半導体層部としてのn型SiC部205Aに不純物濃度が急峻に変化する不連続成長面が形成される。
As described above, in the present embodiment, in the n-
これにより、この実施形態によれば、互いに同じ導電型であるn型ベース層204,n型成長層205で構成される半導体層であるn型ゲート層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば1×104cm/s以上の有限の値を有する。
Thus, according to this embodiment, the n-type gate layer, which is a semiconductor layer composed of the n-
したがって、この実施形態によれば、上記n型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、pn接合界面を不連続成長面とした場合に比べて、p型ドリフト層203へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
Therefore, according to this embodiment, compared with the case where the semiconductor layer made of the n-type silicon carbide semiconductor does not have a discontinuous growth surface, the switching loss can be reduced and the pn junction interface can be reduced. Compared to a continuous growth surface, the carrier injection efficiency into the p-
尚、上記実施形態のGTO220のエピタキシャルウェハを作製する工程において、n型ベース層204の形成工程の後、かつ、n型成長層205の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記n型ベース層204の形成工程の後、かつ、上記n型成長層205の形成工程の前に、原料ガスとしてのシラン、プロパン、窒素の供給を1分間以上(例えば3分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記n型成長層205を形成することでもって、上記厚さが100nm未満であると共に上端205A‐1と下端205A‐2との間で不純物濃度が1桁以上変化している第1半導体層の第2の半導体層部としてのn型SiC部205Aを有するn型成長層205を形成できる。
In the step of manufacturing the epitaxial wafer of
また、上記第4実施形態では、n型成長層205の第1半導体層の第3の半導体層部としてのn型SiC部205Bの第2の不純物濃度(1×1018cm−3)を第1半導体層の第1の半導体層部としてのn型ベース層204の第1の不純物濃度(1×1017cm−3)よりも高くしたが、逆でもよい。すなわち、第1半導体層の第3の半導体層部としてのn型SiC部205Bの第2の不純物濃度を例えば1×1017cm−3とし、第1半導体層の第1の半導体層部としてのn型ベース層204の第1の不純物濃度を例えば1×1018cm−3としてしてもよい。この場合、上記第1半導体層の第2の半導体層部としてのn型SiC部205Aは、上端205A‐1において第2の不純物濃度(例えば1×1017cm−3)であり、上端205A‐1と下端205A‐2との間で第2の不純物濃度の10倍以上の第3の不純物濃度(例えば、1×1018cm−3)を有する。
In the fourth embodiment, the second impurity concentration (1 × 10 18 cm −3 ) of the n-
〔第4実施形態の変形例〕
図10は、上記第4実施形態の変形例であるGTO221の断面図である。この変形例では、前述の第4実施形態のn型ベース層204とn型成長層205に替えて、1層のn型成長層215を備えた点だけが、前述の第4実施形態と異なる。よって、この変形例では、前述の第4実施形態と同一の部分には、同一の符号を付して、前述の第4実施形態と異なる部分を主に説明する。
[Modification of Fourth Embodiment]
FIG. 10 is a cross-sectional view of a
上記n型成長層215は、次の第1〜第3の工程でもって作製される。
The n-
(第1の工程)
50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給して、第1半導体層の第1の半導体層部としてのn型SiC部215Aを成膜する。この第1の工程の処理時間は4分である。
(First step)
Silane (30 sccm), propane (12 sccm), nitrogen (45 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form the n-
(第2の工程)
次に、上記n型SiC膜の成長速度を1分間以上(例えば3分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたn型SiCが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記n型SiC膜の成長速度を零にする。
(Second step)
Next, the growth rate of the n-type SiC film is set to zero for 1 minute or more (for example, 3 minutes). Here, if the source gas is stopped, the n-type SiC grown under the influence of the carrier gas caused by the hydrogen is etched and scraped off at a very low speed. For this reason, the growth rate of the n-type SiC film is made zero by supplying a very small amount of source gas so as to compensate for the portion cut at the extremely low etching rate.
(第3の工程)
次に、50Torr、1550℃で、シラン(30sccm)、プロパン(12sccm)、窒素(45sccm)および水素(10slm)を供給して、p型SiC膜を成膜する。このp型SiC膜は、第1半導体層の第2の半導体層部としてのn型SiC部215Bと第1半導体層の第3の半導体層部としてのn型SiC部215Cとで構成されている。この第3の工程の処理時間は4分である。
(Third process)
Next, silane (30 sccm), propane (12 sccm), nitrogen (45 sccm) and hydrogen (10 slm) are supplied at 50 Torr and 1550 ° C. to form a p-type SiC film. This p-type SiC film is composed of an n-
上記第1〜第3の工程でもって作製されたn型成長層215は、ドナー密度が1×1018cm−3であり、膜厚が1.0μmである第1半導体層の第1の半導体層部としてのn型SiC部215Aを有する。
The n-
また、上記n型成長層215は、上記n型SiC部215A上にn型SiC部215Aに連なるように形成されていて、厚さが100nm未満(例えば、50nm)である第1半導体層の第2の半導体層部としてのn型SiC部215Bを有する。このn型SiC部215Bは、上端215B‐1でドナー密度が1×1018cm−3に達していると共に上端215B‐1と下端215B‐2との間で上記ドナー密度1×1018cm−3の10分の1以下であるドナー密度(例えば、1×1017cm−3)を有している。なお、上記n型SiC部215Bの厚さは、10nmでもよい。また、上記10分の1以下であるドナー密度を、1×1014cm−3としてもよい。
The n-
さらに、上記n型成長層215は、上記n型SiC部215B上に上記n型SiC部215Bに連なるように形成されていて、ドナー密度が1×1018cm−3である第1半導体層の第3の半導体層部としてのn型SiC部215Cを有する。
Further, the n-
この変形例によれば、互いに同じ導電型であるn型SiC部215A,n型SiC部215B,n型SiC部215Cで構成されるn型成長層215の上記n型SiC部215Bが不連続成長面を有する。このn型SiC部215Bの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記n型の炭化珪素半導体で作製されているエミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、pn接合界面を不連続成長面とした場合に比べて、p型ドリフト層203へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
According to this modification, the n-
なお、上記第4実施形態やその変形例では、n型ベース層204とn型成長層205やn型成長層215に本発明の構成を適用したが、本発明は、基本的に、pn接合と基板以外には適用可能であり、例えば、第2半導体層としてのp型バッファ層202や、p型バッファ層202とp型ドリフト層203との界面にも適用可能である。
In the fourth embodiment and its modifications, the configuration of the present invention is applied to the n-
また、上記第4実施形態では、p型ドリフト層203、n型ベース層204(第1の半導体層部)、n型SiC部205A(第2の半導体層部)、n型SiC部205B(第3の半導体層部)を順次形成し、第4実施形態の変形例では、n型ドリフト層203、n型SiC部215A(第1の半導体層部)、p型SiC部215B(第2の半導体層部)、n型SiC部215C(第3の半導体層部)を順次形成したが、p型ドリフト層上に第2半導体層としてのp型の中間層を形成し、そのp型の中間層上に第1半導体層のn型の第1の半導体層部とn型の第2の半導体層部とn型の第3の半導体層部を順次形成してもよい。
In the fourth embodiment, the p-
また、この発明のバイポーラ半導体装置は、第1導電型のドリフト層と第2導電型の第1半導体層との間に第1導電型の第2半導体層を形成し、ドリフト層と第2半導体層との界面にキャリアの再結合を促進する再結合促進面を形成してもよい。これにより、スイッチング損失を低減できると共に、異なる導電型の第1,第2半導体層で形成されるpn接合界面におけるキャリアの再結合を抑制できる。 In the bipolar semiconductor device of the present invention, the first conductivity type second semiconductor layer is formed between the first conductivity type drift layer and the second conductivity type first semiconductor layer, and the drift layer and the second semiconductor are formed. A recombination promoting surface that promotes carrier recombination may be formed at the interface with the layer. Thereby, switching loss can be reduced, and recombination of carriers at the pn junction interface formed by the first and second semiconductor layers having different conductivity types can be suppressed.
さらに、この発明のバイポーラ半導体装置は、第1導電型のドリフト層と第2導電型の第1半導体層との間に、ドリフト層に連なるように形成された第1の半導体層部と、第1の半導体層部に連なるように形成された第2の半導体層部とを有する第1導電型の第2半導体層を形成し、ドリフト層は、第1の不純物濃度であり、第2半導体層の第1の半導体層部は、厚さが100nm未満であり、かつ、第2の半導体層部側の端で第2の不純物濃度に達していると共に下端と上端の間で第2の不純物濃度とは異なる第3の不純物濃度であり、第2半導体層の第2の半導体層部は、第2の不純物濃度であると共に、第3の不純物濃度は、第2の不純物濃度の10倍もしくは第2の不純物濃度の10分の1以下であって、第2半導体層の第1の半導体層部内にキャリアの再結合を促進する再結合促進面を形成してもよい。この場合、第2半導体層の厚さ100nm未満の第2の半導体層部において、第2の不純物濃度とは1桁以上相違する第3の不純物濃度から第2の不純物濃度に達することにより、第2半導体層の第2の半導体層部に不純物濃度が急峻に変化する不連続成長面(キャリアの再結合を促進する再結合促進面)を形成できる。 Furthermore, the bipolar semiconductor device of the present invention includes a first semiconductor layer portion formed between the first conductivity type drift layer and the second conductivity type first semiconductor layer so as to be continuous with the drift layer, A second semiconductor layer of a first conductivity type having a second semiconductor layer portion formed so as to be connected to the first semiconductor layer portion, the drift layer having a first impurity concentration, and a second semiconductor layer The first semiconductor layer portion has a thickness of less than 100 nm, reaches the second impurity concentration at the end on the second semiconductor layer portion side, and has a second impurity concentration between the lower end and the upper end. And the second semiconductor layer portion of the second semiconductor layer has the second impurity concentration, and the third impurity concentration is 10 times the second impurity concentration or the second impurity concentration. 2 of an impurity concentration of 2 or less, and the first semiconductor of the second semiconductor layer It may form a recombination promoting surface to promote recombination of carriers within the layer unit. In this case, in the second semiconductor layer portion having a thickness of less than 100 nm of the second semiconductor layer, the second impurity concentration is reached from the third impurity concentration that differs from the second impurity concentration by an order of magnitude or more. A discontinuous growth surface (recombination promoting surface that promotes carrier recombination) can be formed in the second semiconductor layer portion of the two semiconductor layers where the impurity concentration changes sharply.
尚、以上では、この発明のSiC バイポーラ半導体装置の実施形態として、SiC ダイオード、npnバイポーラトランジスタ、IGBT、およびGTOを説明したが、この発明は、上記実施形態に限定されるものではなく、SIAFET、SIJFET、サイリスタ、GTO、MCT(Mos Controlled Thyristor)、SiCGT(SiC Commutated Gate Thyristor)、EST(Emitter Switched Thyristor)、BRT(Base Resistance Controlled Thyristor)などの各種の4H−SiCバイポーラ半導体素子にも応用可能である。当然ながら、反対極性の素子(例えばnpnトランジスタに対するpnpトランジスタ)などの各種の4H−SiCバイポーラ素子にも変形応用可能であり、6H−SiCなどの他の結晶構造を用いたSiCバイポーラ素子に適用できるものである。 In the above description, the SiC diode, npn bipolar transistor, IGBT, and GTO have been described as the embodiments of the SiC bipolar semiconductor device of the present invention. However, the present invention is not limited to the above-described embodiments. Applicable to various 4H-SiC bipolar semiconductor devices such as SIJFET, Thyristor, GTO, MCT (Mos Controlled Thyristor), SiCGT (SiC Commutated Gate Thyristor), EST (Emitter Switched Thyristor), BRT (Base Resistance Controlled Thyristor) is there. Of course, the present invention can be applied to various 4H-SiC bipolar elements such as elements having opposite polarities (for example, pnp transistors with respect to npn transistors) and can be applied to SiC bipolar elements using other crystal structures such as 6H-SiC. Is.
この発明のSiC バイポーラ半導体装置は、スイッチング損失および定常損失を抑制できることから、通電損失を抑制でき、大電流での使用が可能となるので、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、電力損失を低減でき、大電流での使用が可能となると共に小型化が可能になる。 Since the SiC bipolar semiconductor device of the present invention can suppress switching loss and steady loss, it can suppress energization loss and can be used with a large current. Thus, as an example, a vehicle such as a home appliance field, an industrial field, or an electric vehicle When applied to a power control device incorporated in a power control device such as an inverter in the field, power system field such as power transmission, etc., power loss can be reduced, and it can be used with a large current and is compact. Can be realized.
20 SiCダイオード
21 n型の4H型SiC基板
22 n型バッファ層
23 n型ドリフト層
24 第1のp型接合層
25 第2のp型接合層
25A 第2の半導体層部
25A‐1 上端
25A‐2 下端
25B 第3の半導体層部
26 p+型コンタクト層
27 p型JTE
28 熱酸化膜
29 カソード電極
30 アノード電極
30a Ti層
30b Al層
31 絶縁保護膜
40 pn接合ダイオード
41 p型接合層
41A p型SiC部
41B p型SiC部
41B‐1 上端
41B‐2 下端
41C p型SiC部
56 p型ガードリング
58 酸化膜
59B ベース電極
59C コレクタ電極
60 npnバイポーラトランジスタ
61 n型の4H型SiC基板
62 n型バッファ層
63 n型ドリフト層
64 第1のp型成長層
65 第2のp型成長層
65A p型成長層部
65A‐1 上端
65A‐2 下端
65B p型成長層部
66 n型成長層
68 コンタクト領域
69 エミッタ電極
70 Ti/Au電極
80 npnバイポーラトランジスタ
85 p型成長層
85A,85B,85C p型SiC部
90 孔
91 n型の4H型SiC基板
92 p型バッファ層
93 p型ドリフト層
94,95 n型成長層
95A n型SiC部
95B n型SiC部
95A‐1 上端
95A‐2 下端
96 p型成長層
97 コンタクト領域
98 絶縁膜
99 ゲート電極
101,121 IGBT
102 コレクタ電極
103 エミッタ電極
115 n型成長層
115A,115B,115C n型SiC部
115B‐1 上端
115B‐2 下端
201 n型の4H型SiC基板
202 p型バッファ層
203 p型ドリフト層
204 n型ベース層
205 n型成長層
205A n型SiC部
205B n型SiC部
206 n型のゲートコンタクト領域
207 p型アノードエミッタ層
208 アノード電極
210 ゲート電極
215 n型成長層
215A n型SiC部
215B n型SiC部
215C n型SiC部
220,221 GTO
299 カソード電極
20 SiC diode 21 n-type 4H-type SiC substrate 22 n-type buffer layer 23 n-
28
102
299 Cathode electrode
Claims (16)
上記ドリフト層上に形成された第2導電型の炭化珪素半導体である第1半導体層と、
上記ドリフト層と上記第1半導体層との間または上記ドリフト層に対して上記第1半導体層と反対の側に形成された上記第1導電型の第2半導体層のうち、
少なくとも上記ドリフト層と上記第1半導体層を備え、
上記第1半導体層内、上記ドリフト層内、上記第2半導体層内、上記ドリフト層と上記第2半導体層との間の界面のうちの少なくとも1つにキャリアの再結合を促進する再結合促進面を有し、
上記第1半導体層と上記ドリフト層との界面または上記第1半導体層と上記第2半導体層との界面に再結合促進面が形成されていない構成としたことを特徴とするバイポーラ半導体装置。 A drift layer that is a silicon carbide semiconductor of the first conductivity type;
A first semiconductor layer that is a silicon carbide semiconductor of a second conductivity type formed on the drift layer;
Of the second semiconductor layer of the first conductivity type formed between the drift layer and the first semiconductor layer or on the side opposite to the first semiconductor layer with respect to the drift layer,
Comprising at least the drift layer and the first semiconductor layer;
Recombination promotion that promotes carrier recombination in at least one of the first semiconductor layer, the drift layer, the second semiconductor layer, and the interface between the drift layer and the second semiconductor layer. Has a surface,
A bipolar semiconductor device, wherein a recombination promoting surface is not formed at an interface between the first semiconductor layer and the drift layer or an interface between the first semiconductor layer and the second semiconductor layer.
上記第2半導体層は、上記ドリフト層と上記第1半導体層との間に形成されており、
上記ドリフト層と上記第2半導体層との界面にキャリアの再結合を促進する再結合促進面が形成されていることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 1,
The second semiconductor layer is formed between the drift layer and the first semiconductor layer,
A bipolar semiconductor device, wherein a recombination promoting surface that promotes carrier recombination is formed at an interface between the drift layer and the second semiconductor layer.
上記第2半導体層は、
上記ドリフト層と上記第1半導体層との間に形成され、
上記ドリフト層に連なるように形成された第1の半導体層部と、
上記第1の半導体層部に連なるように形成された第2の半導体層部と
を有し、
上記ドリフト層は、第1の不純物濃度であり、
上記第2半導体層の第1の半導体層部は、厚さが100nm未満であり、かつ、上記第2の半導体層部側の端で第2の不純物濃度に達していると共に下端と上端の間で上記第2の不純物濃度とは異なる第3の不純物濃度であり、
上記第2半導体層の第2の半導体層部は、上記第2の不純物濃度であると共に、
上記第3の不純物濃度は、上記第2の不純物濃度の10倍もしくは上記第2の不純物濃度の10分の1以下であり、
上記第2半導体層の第1の半導体層部内にキャリアの再結合を促進する再結合促進面が形成されていることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 1,
The second semiconductor layer includes
Formed between the drift layer and the first semiconductor layer;
A first semiconductor layer portion formed to be continuous with the drift layer;
A second semiconductor layer portion formed so as to be continuous with the first semiconductor layer portion,
The drift layer has a first impurity concentration;
The first semiconductor layer portion of the second semiconductor layer has a thickness of less than 100 nm, and has reached the second impurity concentration at the end on the second semiconductor layer portion side, and between the lower end and the upper end. And a third impurity concentration different from the second impurity concentration,
The second semiconductor layer portion of the second semiconductor layer has the second impurity concentration and
The third impurity concentration is 10 times the second impurity concentration or 1/10 or less of the second impurity concentration;
A bipolar semiconductor device, wherein a recombination promoting surface that promotes carrier recombination is formed in the first semiconductor layer portion of the second semiconductor layer.
上記第1半導体層は、
上記ドリフト層に連なるように形成されるか、または、上記ドリフト層上に形成された上記第2半導体層に連なるように形成された第1の半導体層部と、
上記第1の半導体層部に連なるように形成された第2の半導体層部と、
上記第2の半導体層部に連なるように形成された第3の半導体層部と
を有し、
上記第1半導体層の第1の半導体層部は、第1の不純物濃度であり、
上記第1半導体層の第2の半導体層部は、厚さが100nm未満であり、かつ、上記第3の半導体層部側の端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度とは異なる第3の不純物濃度であり、
上記第1半導体層の第3の半導体層部は、上記第2の不純物濃度であると共に、
上記第3の不純物濃度は、上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下であり、
上記第1半導体層の第2の半導体層部内に上記再結合促進面を有することを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 1 or 2,
The first semiconductor layer includes
A first semiconductor layer portion formed to be continuous with the drift layer or formed to be continuous with the second semiconductor layer formed on the drift layer;
A second semiconductor layer portion formed so as to be continuous with the first semiconductor layer portion;
A third semiconductor layer portion formed so as to be continuous with the second semiconductor layer portion,
The first semiconductor layer portion of the first semiconductor layer has a first impurity concentration;
The second semiconductor layer portion of the first semiconductor layer has a thickness of less than 100 nm, reaches the second impurity concentration at the end on the third semiconductor layer portion side, and has a lower end and an upper end. A third impurity concentration different from the second impurity concentration between,
The third semiconductor layer portion of the first semiconductor layer has the second impurity concentration,
The third impurity concentration is 10 times or more of the second impurity concentration or 1/10 or less of the second impurity concentration;
A bipolar semiconductor device comprising the recombination promoting surface in a second semiconductor layer portion of the first semiconductor layer.
上記第1の不純物濃度と上記第2の不純物濃度とは、互いに異なることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 4, wherein
The bipolar semiconductor device, wherein the first impurity concentration and the second impurity concentration are different from each other.
上記第1の不純物濃度と上記第2の不純物濃度とは、略同一であることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 4 or 5,
The bipolar semiconductor device, wherein the first impurity concentration and the second impurity concentration are substantially the same.
上記第1半導体層は、
原料ガスを結晶成長表面に供給して上記第1の半導体層部を形成した後、原料ガスの供給を1分間以上停止してから、原料ガスを供給して、上記第2の半導体層部と上記第3の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 4 to 6,
The first semiconductor layer includes
After the source gas is supplied to the crystal growth surface to form the first semiconductor layer portion, the supply of the source gas is stopped for one minute or more, and then the source gas is supplied to form the second semiconductor layer portion and A bipolar semiconductor device comprising the third semiconductor layer portion.
上記第1半導体層は、
原料ガスを結晶成長表面に供給して予め定められた成長速度で上記第1の半導体層部を形成した後、炭化珪素の成長速度を1分間以上零としてから、原料ガスを供給して、予め定められた成長速度で上記第2の半導体層部と上記第3の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to claim 6, wherein
The first semiconductor layer includes
After supplying the source gas to the crystal growth surface and forming the first semiconductor layer portion at a predetermined growth rate, the source gas is supplied in advance after the silicon carbide growth rate is reduced to zero for 1 minute or more. A bipolar semiconductor device, wherein the second semiconductor layer portion and the third semiconductor layer portion are formed at a predetermined growth rate.
上記第1半導体層は、
原料ガスを結晶成長表面に供給して1500℃以上の雰囲気温度で上記第1の半導体層部を形成した後、雰囲気温度を1400℃以下に降温させてから、再び1500℃以上の雰囲気温度に昇温して原料ガスを供給して、上記第2の半導体層部と上記第3の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 4 to 6,
The first semiconductor layer includes
After supplying the source gas to the crystal growth surface and forming the first semiconductor layer portion at an ambient temperature of 1500 ° C. or higher, the ambient temperature is lowered to 1400 ° C. or lower, and then raised again to an ambient temperature of 1500 ° C. or higher. A bipolar semiconductor device characterized in that a source gas is supplied by heating to form the second semiconductor layer portion and the third semiconductor layer portion.
上記第1半導体層がアノード層を構成しているダイオードであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 1 to 9,
A bipolar semiconductor device, wherein the first semiconductor layer is a diode constituting an anode layer.
上記第1半導体層がベース層を構成しているトランジスタであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 1 to 9,
A bipolar semiconductor device, wherein the first semiconductor layer is a transistor constituting a base layer.
上記第1半導体層がエミッタ層を構成しているIGBTであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 1 to 9,
A bipolar semiconductor device, wherein the first semiconductor layer is an IGBT constituting an emitter layer.
上記第1半導体層がベース層を構成しているGTOであることを特徴とするバイポーラ半導体装置。 The bipolar semiconductor device according to any one of claims 1 to 9,
A bipolar semiconductor device, wherein the first semiconductor layer is a GTO constituting a base layer.
原料ガスを結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、上記原料ガスの供給を1分間以上停止してから、上記原料ガスを供給して、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下である第3の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第2の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴とするバイポーラ半導体装置の製造方法。 A method for manufacturing a bipolar semiconductor device according to claim 4,
Supplying a source gas to the crystal growth surface to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration;
After forming the first semiconductor layer portion, the supply of the source gas is stopped for 1 minute or more, and then the source gas is supplied.
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The third impurity concentration that has reached the second impurity concentration and has a third impurity concentration between the lower end and the upper end that is not less than 10 times the second impurity concentration or not more than one-tenth of the second impurity concentration. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the second impurity concentration. Forming a third semiconductor layer portion of the layer.
原料ガスを予め定められた供給速度で結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、1分間以上、炭化珪素の成長速度を略零とするように原料ガスの供給速度を制御してから、
原料ガスを予め定められた供給速度で供給して、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で上記第1の不純物濃度に達していると共に下端と上端との間で上記第1の不純物濃度の10倍以上もしくは上記第1の不純物濃度の10分の1以下である第2の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第1の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴とするバイポーラ半導体装置の製造方法。 A method for manufacturing a bipolar semiconductor device according to claim 4,
Supplying a source gas to a crystal growth surface at a predetermined supply rate to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration;
After forming the first semiconductor layer portion, controlling the feed rate of the source gas so that the growth rate of silicon carbide is substantially zero for 1 minute or more,
Supply the source gas at a predetermined supply rate,
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The first impurity concentration is reached, and the second impurity concentration is 10 times or more of the first impurity concentration or 1/10 or less of the first impurity concentration between the lower end and the upper end. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the first impurity concentration. Forming a third semiconductor layer portion of the layer.
原料ガスを結晶成長表面に供給して、1500℃以上の雰囲気温度で、炭化珪素半導体で作製されていると共に第1の不純物濃度を有する上記第1半導体層の第1の半導体層部を形成し、
上記第1の半導体層部を形成した後、雰囲気温度を1400℃以下に降温させてから、1500℃以上の雰囲気温度に昇温して、上記原料ガスを供給し、
上記第1の半導体層部上に上記第1の半導体層部に連なるように形成されていて上記第1の半導体層部と同じ導電型であり、厚さが100nm未満であり、かつ、上端で第2の不純物濃度に達していると共に下端と上端との間で上記第2の不純物濃度の10倍以上もしくは上記第2の不純物濃度の10分の1以下である第3の不純物濃度を有する上記第1半導体層の第2の半導体層部と、
上記第2の半導体層部上に上記第2の半導体層部に連なるように形成されていて上記第2の半導体層部と同じ導電型であると共に上記第2の不純物濃度である上記第1半導体層の第3の半導体層部と
を形成することを特徴とするバイポーラ半導体装置の製造方法。 A method for manufacturing a bipolar semiconductor device according to claim 4,
A source gas is supplied to the crystal growth surface to form a first semiconductor layer portion of the first semiconductor layer made of a silicon carbide semiconductor and having a first impurity concentration at an ambient temperature of 1500 ° C. or higher. ,
After forming the first semiconductor layer portion, the ambient temperature is lowered to 1400 ° C. or lower, and then the ambient temperature is raised to 1500 ° C. or higher to supply the source gas,
It is formed on the first semiconductor layer portion so as to be continuous with the first semiconductor layer portion, has the same conductivity type as the first semiconductor layer portion, has a thickness of less than 100 nm, and has an upper end. The third impurity concentration that has reached the second impurity concentration and has a third impurity concentration between the lower end and the upper end that is not less than 10 times the second impurity concentration or not more than one-tenth of the second impurity concentration. A second semiconductor layer portion of the first semiconductor layer;
The first semiconductor is formed on the second semiconductor layer portion so as to be continuous with the second semiconductor layer portion, has the same conductivity type as the second semiconductor layer portion, and has the second impurity concentration. Forming a third semiconductor layer portion of the layer.
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