JP2015058047A - Game machine - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To avoid occurrence of a loss of a game parlor by preventing a situation in that putout balls are fraudulently put out even in a fraudulent act of connecting a fraudulent board between a main control board and a sub-control board to feed in a fraudulent command.SOLUTION: A main control board 11 includes a main CPU 111 for outputting a predetermined control command, and an output circuit 112 for sending a control command to a sub-control board 21. When a board for fraudulence is connected to a signal cable 30 connected between the main control board 11 and the sub-control board 21, and voltage is applied to the signal cable 30 from the board for fraudulence, output impedance at a side of an output terminal t22 in the output circuit 112 has a value in that voltage polarity in the output terminal t22 of the output circuit 112 does not change.

Description

本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に関し、特に、それらメイン制御基板とサブ制御基板とを接続する信号ケーブル等に不正目的の基板が取り付けられた場合でも、遊技場が損害を蒙る事態を回避可能とする遊技機に関する。   The present invention relates to a gaming machine including a main control board that controls the progress of a game and a sub-control board that controls a predetermined performance, and particularly to a signal cable that connects the main control board and the sub-control board. The present invention relates to a gaming machine capable of avoiding a situation in which a game hall suffers damage even when an illegal board is attached.

スロットマシンやパチンコ機などの遊技機は、ゲームの進行を制御するメイン制御基板と、液晶表示器、LED等の装飾ランプ、及びスピーカなどの演出手段を制御することにより、ゲームの進行に沿った遊技演出の制御を行うサブ制御基板と、を備えている。
これらの基板間におけるデータの送受は、メイン制御基板からサブ制御基板への単方向データ通信であり、メイン制御基板がゲームの進行を管理しながらサブ制御基板に制御信号を送信し、この制御信号を受信したサブ制御基板がこの制御信号に従って演出手段を制御することにより、ゲームの進行に同期した遊技演出が行われるようになっている。
A gaming machine such as a slot machine or a pachinko machine is in line with the progress of the game by controlling the main control board that controls the progress of the game, and the liquid crystal display, decorative lamps such as LEDs, and presentation means such as speakers. And a sub-control board that controls game effects.
The transmission and reception of data between these boards is a unidirectional data communication from the main control board to the sub control board, and the main control board sends a control signal to the sub control board while managing the progress of the game. The sub control board that has received the game controls the effect means according to the control signal, so that a game effect synchronized with the progress of the game is performed.

ところで、近年、サブ制御基板が行う遊技演出は、単なる演出に止まらず、遊技の結果を左右する出玉率に影響を及ぼす演出もある。
例えば、サブ制御基板がメイン制御基板から入力される制御信号に基づいて遊技者に所定の操作を促すナビゲーション演出を行うことで、遊技機の出玉率を左右するように構成された遊技機がある(例えば、ART遊技状態における停止ボタンの押し順をナビゲーションするスロットマシンなど)。
By the way, in recent years, the game effects performed by the sub-control board are not limited to just effects, and there are also effects that affect the payout rate that affects the outcome of the game.
For example, there is a gaming machine configured to influence the game play rate of the gaming machine by performing a navigation effect that prompts the player to perform a predetermined operation based on a control signal input from the main control board by the sub control board. There is (for example, a slot machine that navigates the pressing order of stop buttons in the ART gaming state).

このようなナビゲーション演出を行うか否かは、メイン制御基板から入力される制御信号に基づいて決定されることから、例えば、メイン制御基板とサブ制御基板との間の接続ケーブルやコネクタに不正な発振装置などを取り付け、この装置から本来特定のタイミングで出力されるはずのナビゲーション演出に係る制御信号(例えば、ATコマンド)をサブ制御基板に対して出力することにより、ナビゲーション演出を強制的に行わせる不正行為が増加している。   Whether or not to perform such a navigation effect is determined based on a control signal input from the main control board. For example, an illegal connection cable or connector between the main control board and the sub control board is used. A navigation effect is forcibly performed by attaching an oscillation device or the like and outputting a control signal (for example, an AT command) related to a navigation effect that should be output at a specific timing from the device to the sub-control board. There is an increase in fraudulent behavior.

そこで、このような不正行為が発生したこと、すなわち、メイン制御基板とサブ制御基板との間のケーブルやコネクタに不正な装置が取り付けられたことを発見可能とする技術が提案されている。
例えば、メイン制御基板で生成されるコマンドの生成パターンを既定しておき、コマンドを受信したサブ制御基板が、この受信したコマンドに対して既定の生成パターンに従って生成されたものか否かを判断し、既定の生成パターンに従って生成されていないと判断したときに、不正行為が発生したものと判定する遊技機が提案されている(例えば、特許文献1参照。)。
具体的には、コマンドを所定数のビット(例えば、8ビット)で構成し、先行コマンドの最上位ビットを1とし、後続コマンドの最上位ビットを0とする。また、各コマンドにおける最上位ビット以外のビット(8ビットのうち下位7ビット)では、1ビットのみに1をセットし、他のビットは、0とする。そして、メイン制御基板が生成するコマンドごとに、下位ビット(例えば、下位7ビット)のうち1をセットするビットを変化させるようにし、この変移パターンを既定の生成パターンとして、メイン制御基板とサブ制御基板で共有する。
これにより、サブ制御基板では、受信したコマンドに1がセットされているビットを特定し、このセットが変移パターンにしたがっていないときに、不正行為が発生したものと判定することができる。
Therefore, a technique has been proposed that makes it possible to detect that such an illegal act has occurred, that is, that an unauthorized device has been attached to the cable or connector between the main control board and the sub control board.
For example, a generation pattern of a command generated by the main control board is predetermined, and it is determined whether or not the sub-control board that has received the command is generated according to the predetermined generation pattern for the received command. There has been proposed a gaming machine that determines that an illegal act has occurred when it is determined that it has not been generated according to a predetermined generation pattern (see, for example, Patent Document 1).
Specifically, the command is composed of a predetermined number of bits (for example, 8 bits), the most significant bit of the preceding command is set to 1, and the most significant bit of the subsequent command is set to 0. Also, in bits other than the most significant bit in each command (lower 7 bits of 8 bits), 1 is set only to 1 bit, and the other bits are set to 0. Then, for each command generated by the main control board, the bit that sets 1 among the lower bits (for example, the lower 7 bits) is changed, and the main control board and the sub-control are set with this transition pattern as a predetermined generation pattern. Share on board.
As a result, the sub-control board can identify that a fraud has occurred when a bit in which 1 is set in the received command is specified and this set does not conform to the transition pattern.

特開2010−184069号公報JP 2010-184069 A

しかしながら、上述した特許文献1に記載の技術(以下、文献技術という)においては、次のような問題があった。
例えば、文献技術では、コマンドを構成する8ビットのうち1がセットされるビットをコマンドごとに変化させることで、コマンドを複雑にし、その解析を困難にして、不正コマンドの生成を阻止することとしていた。
ところが、その1がセットされるビットの変移パターンは、既定の変移を一定周期で繰り返すものであるため、このパターンが解析されてしまうと、この変移パターンに合わせて不正コマンドを生成し、この不正コマンドを所望のタイミングでサブ制御基板に送り込むことができるようになり、不正にサブ制御基板を動作させることが可能となってしまう。
そして、このように変移パターンが解析されてしまうと、その後は、不正行為を防止することができず、不正コマンドがサブ制御基板のCPUに到達することで、不正に出玉が払い出されて、遊技場が損害を蒙る事態が生じる結果となってしまう。
このように、文献技術では、不正コマンドをサブ制御基板に送り込む不正基板に十分に対応できないという問題があった。
However, the technique described in Patent Document 1 (hereinafter referred to as document technique) has the following problems.
For example, in literature technology, by changing the bit in which 1 is set out of 8 bits constituting a command for each command, the command is complicated, its analysis becomes difficult, and illegal command generation is prevented. It was.
However, since the transition pattern of the bit in which 1 is set repeats a predetermined transition at a fixed period, if this pattern is analyzed, an illegal command is generated in accordance with this transition pattern, and this illegal The command can be sent to the sub control board at a desired timing, and the sub control board can be illegally operated.
And if the transition pattern is analyzed in this way, after that, fraudulent acts cannot be prevented, and the illegal command reaches the CPU of the sub-control board, and the balls are illegally paid out. This will result in a situation where the game hall suffers damage.
As described above, the literature technique has a problem that it cannot sufficiently cope with an illegal board that sends an illegal command to the sub-control board.

また、文献技術では、1がセットされるコマンドのビットの変移パターンをメイン制御基板とサブ制御基板の両方で共有し、その変移パターンにもとづいてメイン制御基板がコマンドを生成し、サブ制御基板が受信したコマンドの正否を判断していた。
こうした処理を実現するためには、メイン制御基板においてコマンドを生成するためのプログラムと、サブ制御基板において受信したコマンドの正否を判断するためのプログラムとを新たに開発し、これらをメイン制御基板のROMとサブ制御基板のROMのそれぞれに記憶させる必要があることから、同技術では、こうしたプログラムの開発に相当の労力を要することとなっていた。
Also, in the literature technique, a bit transition pattern of a command to which 1 is set is shared by both the main control board and the sub control board, and the main control board generates a command based on the transition pattern, and the sub control board The correctness of the received command was judged.
In order to realize such processing, a program for generating a command on the main control board and a program for determining whether the command received on the sub-control board is correct are newly developed, and these programs are stored in the main control board. Since it is necessary to store the data in the ROM and the ROM of the sub-control board, the technology requires considerable effort to develop such a program.

さらに、文献技術では、正規の制御コマンドを消去する不正行為に対応できないという問題があった。
メイン制御基板とサブ制御基板との間のケーブルやコネクタに不正な装置を取り付ける不正行為では、前述したように、その不正な装置がサブ制御基板に対して不正コマンドを出力するという動作を行うものが存在するが、これ以外にも、例えば、メイン制御基板から出力された正規のコマンドを消去するという動作を行うことにより、遊技者にとって有利な遊技状態(例えば、ART遊技状態など)の終了を回避して、その有利な遊技状態を不正に継続させ、不正に出玉を払い出させるものがある。
Furthermore, the literature technique has a problem that it cannot cope with an illegal act of deleting a regular control command.
In the unauthorized act of attaching an unauthorized device to the cable or connector between the main control board and the sub control board, as described above, the unauthorized device performs an operation of outputting an unauthorized command to the sub control board. However, in addition to this, for example, by performing an operation of deleting a regular command output from the main control board, a game state advantageous to the player (for example, an ART game state) is terminated. There are those that circumvent and illegally continue the advantageous gaming state and illegally pay out the balls.

このような不正行為に対しては、文献技術では対応できないという問題があった。その理由は、次の通りである。正規のコマンドは、複数のパルスで構成されており、ハイレベルの電位とローレベルの電位との電位差を利用して信号を送るものである。
前述した不正行為では、ケーブルをグラウンド(GND)にショートさせ、コマンドのハイレベルをローレベルに落とすことで、コマンドを消去する。
一方、文献技術は、コマンドを構成する8ビットのうち1がセットされるビットをコマンドごとに変化させて、コマンドの構成を複雑にすることにより、そのコマンドの解析を困難にさせている。
ところが、このように正規のコマンドの構成を複雑にしたとしても、コマンドを消去する不正基板がケーブルに接続された場合には、ケーブルがグラウンド(GND)にショートされることで、その複雑化した正規のコマンドも消去されてしまう。
そうすると、遊技者に有利な遊技状態が終了したことがサブ制御基板で認識されず、その有利な遊技状態が不正に継続することとなって、不正に出玉が払い出される事態が生じる結果となっていた。
このように、文献技術では、コマンドを消去する不正基板に対応できないという問題があった。
There has been a problem that literature techniques cannot cope with such fraud. The reason is as follows. The regular command is composed of a plurality of pulses, and sends a signal using a potential difference between a high level potential and a low level potential.
In the above-described fraud, the command is deleted by shorting the cable to the ground (GND) and dropping the high level of the command to the low level.
On the other hand, the literature technique makes it difficult to analyze a command by changing the bit in which 1 is set among the 8 bits constituting the command for each command to make the command configuration complicated.
However, even if the configuration of the legitimate command is complicated as described above, when the illegal board for deleting the command is connected to the cable, the cable is short-circuited to the ground (GND), which is complicated. Legitimate commands are also deleted.
Then, the sub-control board does not recognize that the gaming state advantageous to the player has ended, and the advantageous gaming state continues illegally, resulting in a situation in which the ball is illegally paid out. It was.
As described above, the literature technique has a problem that it cannot cope with an illegal substrate for erasing a command.

本発明は、上記の事情等にかんがみてなされたものであり、メイン制御基板とサブ制御基板とを接続するケーブル等に不正目的の基板が接続されたことにより遊技場が損害を蒙る事態を回避又は抑制可能とするとともに、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現でき、かつ、メイン制御基板から出力されたコマンドを消去する不正基板がケーブルに接続された場合でも、この接続された不正基板を検出可能とする遊技機の提供を目的とする。   The present invention has been made in view of the above circumstances, and avoids a situation in which a gaming hall suffers damage due to an unauthorized board connected to a cable or the like that connects a main control board and a sub-control board. Or, when it is possible to control and an effective fraud prevention technology can be realized while reducing the labor required for program development, etc., and a fraudulent board that erases commands output from the main control board is connected to the cable However, an object of the present invention is to provide a gaming machine that can detect the connected illegal board.

この目的を達成するため、本発明の遊技機は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、メイン制御基板は、所定の制御コマンドを出力するメインCPUと、制御コマンドをサブ制御基板へ送る出力回路とを備え、出力回路から出力された制御コマンドをサブ制御基板へ送るための信号ケーブルが、メイン制御基板とサブ制御基板との間に接続され、出力回路は、メインCPUから出力された制御コマンドを入力する入力端子と、信号ケーブルに接続されるとともに制御コマンドを出力する出力端子とを有し、出力回路における出力端子側の出力インピーダンスは、信号ケーブルに不正目的の基板が接続され、不正目的の基板から信号ケーブルに電圧が印加されたときに、出力回路の出力端子における電圧の極性が変化しない値とする構成としてある。   In order to achieve this object, a gaming machine according to the present invention is a gaming machine including a main control board that controls the progress of a game and a sub-control board that controls a predetermined performance. The main CPU that outputs the control command and an output circuit that sends the control command to the sub-control board, and a signal cable for sending the control command output from the output circuit to the sub-control board includes the main control board and the sub-control The output circuit is connected to the board, and the output circuit has an input terminal for inputting a control command output from the main CPU and an output terminal connected to the signal cable and for outputting the control command. The output impedance on the terminal side is output when an unauthorized board is connected to the signal cable and voltage is applied to the signal cable from the unauthorized board. It is constituted to be a value that the polarity is not changed in the voltage at the output terminal of the road.

本発明の遊技機によれば、不正基板がケーブルに接続されても遊技場が損害を蒙る事態を回避又は抑制できる。   According to the gaming machine of the present invention, it is possible to avoid or suppress a situation in which a game hall suffers damage even if an unauthorized board is connected to a cable.

本発明の実施形態におけるスロットマシンの構成を示す正面図である。It is a front view which shows the structure of the slot machine in embodiment of this invention. 本発明の実施形態におけるスロットマシンの内部構成を示す斜視図である。FIG. 4 is a perspective view showing an internal configuration of the slot machine in the embodiment of the present invention. 本発明の第一実施形態におけるメイン制御部及びサブ制御部の構成を示すブロック図である。It is a block diagram which shows the structure of the main control part in 1st embodiment of this invention, and a sub control part. 本発明の第一実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part in 1st embodiment of this invention, and a sub control part. 本発明の第二実施形態におけるメイン制御部及びサブ制御部の構成を示すブロック図である。It is a block diagram which shows the structure of the main control part in 2nd embodiment of this invention, and a sub control part. 本発明の第二実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part in 2nd embodiment of this invention, and a sub control part. 図6に示す回路において、メイン制御部とサブ制御部との間を接続する信号ケーブルに不正基板が接続され、信号ケーブルがグラウンド(GND)にショートされたときのメイン制御部の動作を示す回路図である。In the circuit shown in FIG. 6, the circuit showing the operation of the main control unit when the unauthorized board is connected to the signal cable connecting the main control unit and the sub control unit and the signal cable is short-circuited to the ground (GND). FIG. 図6に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧VCCが印加されたときのメイン制御部の動作を示す回路図である。FIG. 7 is a circuit diagram showing an operation of the main control unit when an unauthorized board is connected to a signal cable and a voltage VCC is applied to the signal cable in the circuit shown in FIG. 6. 本発明の第三実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part in 3rd embodiment of this invention, and a sub control part. 図9に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルがグラウンド(GND)にショートされたときのメイン制御部の動作を示す回路図である。FIG. 10 is a circuit diagram illustrating an operation of the main control unit when an unauthorized board is connected to the signal cable and the signal cable is short-circuited to the ground (GND) in the circuit illustrated in FIG. 9. 図9に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧VCCが印加されたときのメイン制御部の動作を示す回路図である。FIG. 10 is a circuit diagram illustrating an operation of the main control unit when an unauthorized board is connected to a signal cable and a voltage VCC is applied to the signal cable in the circuit illustrated in FIG. 9. 本発明の第四実施形態におけるメイン制御部及びサブ制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part in 4th embodiment of this invention, and a sub control part. 本発明の第四実施形態におけるメイン制御部及びサブ制御部の他の構成を示す回路図である。It is a circuit diagram which shows the other structure of the main control part in 4th embodiment of this invention, and a sub control part. 図13に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルがグラウンド(GND)にショートされたときのメイン制御部の動作を示す回路図である。FIG. 14 is a circuit diagram illustrating an operation of the main control unit when an unauthorized board is connected to the signal cable and the signal cable is short-circuited to the ground (GND) in the circuit illustrated in FIG. 13. 図13に示す回路において、信号ケーブルに不正基板が接続され、その信号ケーブルに電圧VCCが印加されたときのメイン制御部の動作を示す回路図である。FIG. 14 is a circuit diagram showing an operation of the main control unit when an unauthorized board is connected to the signal cable and a voltage VCC is applied to the signal cable in the circuit shown in FIG. 13. 第二実施形態の構成と第四実施形態の構成とを組み合わせたメイン制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part which combined the structure of 2nd embodiment, and the structure of 4th embodiment. 第三実施形態の構成と第四実施形態の構成とを組み合わせたメイン制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part which combined the structure of 3rd embodiment, and the structure of 4th embodiment. 第二実施形態の構成に安定化電源回路を取り入れたメイン制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part which took in the stabilization power supply circuit in the structure of 2nd embodiment. 第三実施形態の構成に安定化電源回路を取り入れたメイン制御部の構成を示す回路図である。It is a circuit diagram which shows the structure of the main control part which took in the stabilization power supply circuit in the structure of 3rd embodiment.

以下、本発明に係る遊技機の好ましい実施形態について、各図を参照して説明する。   Hereinafter, preferred embodiments of a gaming machine according to the present invention will be described with reference to the drawings.

[遊技機]
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板と、を備える遊技機には、スロットマシン、パチンコ機、玉スロなど様々な種類があるが、本実施形態では、本発明をスロットマシンに適用した場合について説明する。
[Game machine]
There are various types of gaming machines including a main control board that controls the progress of a game and a sub-control board that controls a predetermined performance, such as a slot machine, a pachinko machine, and a ball slot, but in this embodiment, A case where the present invention is applied to a slot machine will be described.

本実施形態のスロットマシンは、複数のリールを回転させることによって遊技媒体であるメダルを獲得できる回胴式遊技機として構成されている。
具体的には、図1、図2に示すように、メダル投入口2から実際に投入されるメダルの数(例えば、3枚)、又は内部的に記憶されたクレジットメダルからベットボタン2aの操作によって信号形式で投入されるメダルの数(例えば、3枚)に応じてゲーム開始可能な状態となり、この状態でスタートレバー3が操作(始動操作)されると、複数のリール4(4a〜4c)が回転を開始するとともに、それぞれのリール4a〜4cに対応する停止ボタン5(5a〜5c)が押圧操作されると、スタートレバー3の操作タイミングで行われる抽選処理の抽選結果に応じた図柄の組合せで停止するように各リール4a〜4cが停止制御され、停止した図柄の組合せに基づいて入賞の有無が判定され、判定結果に応じてメダル払出装置7からメダルが払い出されるという、通常のスロットマシン遊技を実現可能な構成を備えている。
The slot machine according to the present embodiment is configured as a revolving game machine that can acquire medals as game media by rotating a plurality of reels.
Specifically, as shown in FIGS. 1 and 2, the number of medals actually inserted from the medal slot 2 (for example, three), or the operation of the bet button 2a from the credit medal stored internally. When the start lever 3 is operated (starting operation) in this state, the game can be started according to the number of medals inserted in the signal format (for example, three), and a plurality of reels 4 (4a to 4c) are operated. ) Starts rotating and when the stop buttons 5 (5a to 5c) corresponding to the respective reels 4a to 4c are pressed, the symbol corresponding to the lottery result of the lottery process performed at the operation timing of the start lever 3 is performed. The reels 4a to 4c are controlled to stop at the combination of the symbols, and the presence / absence of a winning is determined based on the combination of the symbols that have been stopped, and the medal from the medal payout device 7 according to the determination result. That are paid out, and a feasible structure of ordinary slot machine game.

このようなスロットマシン遊技を実現可能なスロットマシン1においては、遊技の進行を制御するメイン制御部10が、当該スロットマシン1を構成する各装置を収納する筐体1bの内側面などに取り付けられている。
また、このスロットマシン1においては、遊技の進行に伴って所定の演出を制御するサブ制御部20が、スロットマシン1の筐体1bの内側面、又は、当該スロットマシン1の正面側を構成する前扉1aの背面上部などに取り付けられている。
In the slot machine 1 capable of realizing such a slot machine game, the main control unit 10 that controls the progress of the game is attached to the inner surface of the housing 1b that houses the devices constituting the slot machine 1. ing.
In the slot machine 1, the sub-control unit 20 that controls a predetermined effect as the game progresses configures the inner surface of the housing 1 b of the slot machine 1 or the front side of the slot machine 1. It is attached to the upper back of the front door 1a.

サブ制御部20は、所定の演出、例えば大当りに入賞したときに、前扉1aの前面等に配設されたLEDランプ等を点灯させたり、あるいは、スピーカ8から所定の効果音を出力させたりするなどしてその入賞を祝福するといった演出を実行する。
また、サブ制御部20は、現在では、いわゆるアシストタイム(AT)と呼ばれる、停止ボタン5の押し順報知に関する制御を行っている。このAT中の押し順報知は、出玉に影響を与えることから、この押し順報知を制御するサブ制御部20は、不正行為の対象となりやすい。
The sub-control unit 20 turns on an LED lamp or the like disposed on the front surface of the front door 1a or outputs a predetermined sound effect from the speaker 8 when winning a predetermined effect such as a big hit. To perform such effects as celebrating the prize.
In addition, the sub-control unit 20 currently performs control related to notification of the pressing order of the stop button 5, which is called so-called assist time (AT). Since the push order notification during the AT affects the appearance, the sub-control unit 20 that controls the push order notification is likely to be a target of fraud.

そこで、本実施形態のスロットマシン1においては、図3、図4に示すように、メイン制御部10のメイン制御基板11に、所定の制御コマンドを出力するメインCPU111と、この制御コマンドを中継してサブ制御基板21へ送る出力回路112とを備え、この出力回路112の出力インピーダンスを低インピーダンスとした。   Therefore, in the slot machine 1 of the present embodiment, as shown in FIGS. 3 and 4, the control command is relayed to the main CPU 111 that outputs a predetermined control command to the main control board 11 of the main control unit 10. And an output circuit 112 for sending to the sub-control board 21. The output impedance of the output circuit 112 is set to a low impedance.

このような構成とすることにより、メイン制御基板11とサブ制御基板21との間を接続する信号ケーブル30やこの信号ケーブル30の端部に接続されたコネクタに不正基板が取り付けられた場合でも、この不正基板からサブ制御基板21に対して不正コマンドを送り込むことができなくなる。
これにより、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できるようになっている。
以下、本実施形態のメイン制御部10及びサブ制御部20の構成及び動作の詳細について、図3〜図19を参照しつつ説明する。
By adopting such a configuration, even when an unauthorized board is attached to the signal cable 30 that connects between the main control board 11 and the sub control board 21 or the connector that is connected to the end of the signal cable 30, An illegal command cannot be sent from the illegal board to the sub-control board 21.
As a result, it is possible to avoid the situation where the ball is illegally paid out, and to prevent the situation where the game hall suffers damage.
Hereinafter, the details of the configuration and operation of the main control unit 10 and the sub control unit 20 of the present embodiment will be described with reference to FIGS.

[メイン制御部及びサブ制御部の第一実施形態]
本実施形態は、図3、図4に示すように、メイン制御部10のメイン制御基板11が、所定の制御コマンドを出力するメインCPU111と、このメインCPU111から出力された制御コマンドを中継してサブ制御部20へ送信する出力回路112とを備え、これらのうち、出力回路112が、出力インピーダンスの低いインバータ回路113を用いて構成することにより、信号ケーブル30等に接続された不正基板による不正コマンドの送り込みを不能としている。
この構成の詳細について、以下、順に説明する。
[First embodiment of main control unit and sub-control unit]
In this embodiment, as shown in FIGS. 3 and 4, the main control board 11 of the main control unit 10 relays the main CPU 111 that outputs a predetermined control command and the control command output from the main CPU 111. An output circuit 112 that transmits to the sub-control unit 20, and among these, the output circuit 112 is configured by using an inverter circuit 113 having a low output impedance, so that the unauthorized circuit board connected to the signal cable 30 or the like Command sending is disabled.
The details of this configuration will be described in order below.

メイン制御部10は、遊技の進行を制御するメイン制御基板11が、例えば合成樹脂などで形成されたメイン基板ケース12に収納された状態で、スロットマシン1の筐体1bの内側面などに取り付けられている(図2参照)。
メイン制御基板11は、中央演算処理装置であるメインCPU111、ROM及びRAMなどの記憶手段、I/OインターフェイスなどのIC部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
The main control unit 10 is attached to the inner surface of the casing 1b of the slot machine 1 in a state in which the main control board 11 for controlling the progress of the game is accommodated in the main board case 12 formed of, for example, synthetic resin. (See FIG. 2).
The main control board 11 is a printed circuit board on which a main CPU 111 as a central processing unit, storage means such as a ROM and a RAM, IC parts such as an I / O interface, various electronic parts such as resistors, capacitors, and transistors are mounted. It is.

メインCPU111は、記憶手段に記憶されたプログラムを実行して、遊技の進行に関する処理を実行するとともに、メイン制御基板11に搭載された制御回路の各部あるいはスロットマシン1の前扉1a又は筐体1bに配設された各種装置を直接的又は間接的に制御してスロットマシン遊技を実現する。
記憶手段であるROMは、メインCPU111が実行するプログラムや各種テーブル等の固定的なデータを記憶する。記憶手段であるRAMは、メインCPU111がプログラムを実行する際のワーク領域等として使用される。
The main CPU 111 executes the program stored in the storage means to execute processing relating to the progress of the game, and at the same time, each part of the control circuit mounted on the main control board 11 or the front door 1a or the housing 1b of the slot machine 1 The slot machine game is realized by directly or indirectly controlling the various devices arranged in the box.
The ROM, which is a storage unit, stores fixed data such as programs executed by the main CPU 111 and various tables. A RAM serving as a storage unit is used as a work area when the main CPU 111 executes a program.

また、メインCPU111には、所定の制御信号を入出力するための複数の端子t(例えば、図4に示す端子t11、t12等)が接続されており、メイン制御基板11に搭載された制御回路の各部やサブ制御基板21に対して所定の制御信号をその端子tを通して出力可能となっている。
メインCPU111から出力される制御信号には、制御コマンドが含まれる。制御コマンドとは、メインCPU111がサブCPU211に対して、遊技に関する所定の状態を伝えるための制御信号をいう。この制御コマンドにより伝えられる状態には、例えば、内部抽選の結果(所定の遊技状態の当選など)、大当たりの入賞、所定の遊技状態の終了などがある。
この制御コマンドは、メインCPU111の信号出力端子t11から出力されて、サブCPU211へ送られる。
In addition, a plurality of terminals t (for example, terminals t11 and t12 shown in FIG. 4) for inputting / outputting predetermined control signals are connected to the main CPU 111, and a control circuit mounted on the main control board 11 is connected. A predetermined control signal can be output through the terminal t to each part and the sub-control board 21.
The control signal output from the main CPU 111 includes a control command. The control command refers to a control signal for the main CPU 111 to transmit a predetermined state relating to the game to the sub CPU 211. The state transmitted by this control command includes, for example, the result of an internal lottery (winning of a predetermined gaming state, etc.), winning a big win, the end of the predetermined gaming state, and the like.
This control command is output from the signal output terminal t11 of the main CPU 111 and sent to the sub CPU 211.

さらに、メインCPU111は、メイン制御基板11又は電源基板(図示せず)に実装された電源部114aから、電源電圧VCCの供給を受けている。
電源部114aは、スロットマシン1の筐体1bの内部に配置された電源装置6(図2参照)から電圧の供給を受け、この電圧を所定の電圧に変換(例えば、DC12VからDC5Vに変換)するレギュレータを備えることができる。
Further, the main CPU 111 is supplied with a power supply voltage VCC from a power supply unit 114a mounted on the main control board 11 or a power supply board (not shown).
The power supply unit 114a receives supply of voltage from the power supply device 6 (see FIG. 2) disposed inside the housing 1b of the slot machine 1, and converts this voltage into a predetermined voltage (for example, from DC12V to DC5V). A regulator can be provided.

メイン制御基板11には、メインCPU111等の他に、このメインCPU111から出力された制御コマンドを中継してサブ制御基板21へ送信するための出力回路112を備えている。   In addition to the main CPU 111 and the like, the main control board 11 includes an output circuit 112 for relaying a control command output from the main CPU 111 and transmitting it to the sub control board 21.

出力回路112は、例えば、図4に示すように、制御コマンドを出力する側の出力インピーダンスが十分低い回路としてインバータ回路113を用いることができる。
インバータ回路113は、入力した信号の極性を反転して出力する論理反転回路であって、論理否定(NOT)を実装している。つまり、動作として、電位がH(High level(ハイレベル))の極性の信号を入力したときは、電位がL(Low level(ローレベル))の極性の信号を出力する。また、電位がLの極性の信号を入力したときは、電位がHの極性の信号を出力する。
この論理で入出力が可能な回路であれば、インバータ回路113として用いることができる。例えば、pチャネルのMOSFET(金属酸化膜半導体電界効果トランジスタ)であるPMOSと1個の抵抗とを組み合わせたドレイン抵抗方式のPMOS型インバータや、nチャネルのMOSFETであるNMOSと1個の抵抗とを組み合わせたドレイン抵抗方式のNMOS型インバータ、PMOSとNMOSとを相補形に配置したゲート構造のCMOS(Complementary metal-oxide-semiconductor)などを、インバータ回路113として用いることができる。また、バイポーラトランジスタで構築したインバータや、RTL(Resistor-transistor logic)又はTTL(Transistor-transistor
logic)で構成されたインバータを、インバータ回路113として用いることもできる。
なお、本実施形態においては、図4に示したCMOSをインバータ回路113として使用する。
For example, as shown in FIG. 4, the output circuit 112 can use an inverter circuit 113 as a circuit having a sufficiently low output impedance on the side of outputting a control command.
The inverter circuit 113 is a logic inversion circuit that inverts the polarity of the input signal and outputs the signal, and implements a logic negation (NOT). That is, as an operation, when a signal having a polarity of H (High level) is input, a signal having a polarity of L (Low level) is output. Further, when a signal having a polarity of L is input, a signal having a polarity of H is output.
Any circuit that can input and output with this logic can be used as the inverter circuit 113. For example, a drain resistance type PMOS inverter that combines a p-channel MOSFET (metal oxide semiconductor field effect transistor) PMOS and one resistor, or an n-channel MOSFET NMOS and one resistor. A combined drain resistance type NMOS inverter, a gate structure CMOS (complementary metal-oxide-semiconductor) in which PMOS and NMOS are arranged complementarily can be used as the inverter circuit 113. Also, inverters constructed with bipolar transistors, RTL (Resistor-transistor logic) or TTL (Transistor-transistor)
An inverter composed of logic) can also be used as the inverter circuit 113.
In the present embodiment, the CMOS shown in FIG.

サブ制御部20は、所定の演出を制御するサブ制御基板21が、例えば合成樹脂などで形成されたサブ基板ケース22に収納された状態で、スロットマシン1の筐体1bの内側面、あるいは、前扉1aの背面などに取り付けられている(図2参照)。
サブ制御基板21は、中央演算処理装置であるサブCPU211、ROM及びRAMなどの記憶手段、I/OインターフェイスなどのIC部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
The sub-control unit 20 is configured such that the sub-control board 21 for controlling a predetermined effect is housed in a sub-board case 22 formed of, for example, synthetic resin, or the inner surface of the housing 1b of the slot machine 1 or It is attached to the back surface of the front door 1a (see FIG. 2).
The sub control board 21 is a printed circuit board on which a sub CPU 211 as a central processing unit, storage means such as ROM and RAM, IC parts such as an I / O interface, various electronic parts such as resistors, capacitors, and transistors are mounted. It is.

サブCPU211は、記憶手段に記憶されたプログラムを実行することにより、前扉1aの前面等に配設されたLEDランプ等を点灯させたり、あるいは、スピーカ8から所定の効果音を出力させたりするなどして所定の演出を実行する。
また、サブCPU211には、複数の端子tが接続されており、サブ制御基板21に搭載された制御回路の各部との間で、所定の制御信号をその端子tを通して送受信することにより、前述したLEDランプの点灯等の所定の演出を実行する。
The sub CPU 211 executes a program stored in the storage means to turn on an LED lamp or the like disposed on the front surface of the front door 1a or to output a predetermined sound effect from the speaker 8. Etc. to execute a predetermined effect.
In addition, a plurality of terminals t are connected to the sub CPU 211, and a predetermined control signal is transmitted to and received from each part of the control circuit mounted on the sub control board 21 through the terminal t as described above. A predetermined effect such as lighting of the LED lamp is executed.

さらに、サブCPU211が入力する制御信号には、メインCPU111から送信されてきた制御コマンドが含まれる。
サブCPU211は、その制御コマンドを信号入力端子t41にて入力する。そして、サブCPU211は、その入力した制御コマンドを解析し、この解析結果にもとづいて、LEDランプやスピーカ8等の演出装置の出力パターンを決定し、この決定した出力パターンにもとづいてそれら演出装置の出力制御を実行する。
Further, the control signal input by the sub CPU 211 includes a control command transmitted from the main CPU 111.
The sub CPU 211 inputs the control command at the signal input terminal t41. Then, the sub CPU 211 analyzes the input control command, determines the output pattern of the effect device such as the LED lamp or the speaker 8 based on the analysis result, and determines the output device of the effect device based on the determined output pattern. Execute output control.

サブ制御基板21には、サブCPU211等の他に、メインCPU111から出力された制御コマンドを受信してサブCPU211へ送るためのゲート213を有する入力回路212を備えている。   In addition to the sub CPU 211 and the like, the sub control board 21 includes an input circuit 212 having a gate 213 for receiving a control command output from the main CPU 111 and sending it to the sub CPU 211.

これらメイン制御基板11に実装されたメインCPU111、出力回路112と、サブ制御基板21に実装されたサブCPU211、入力回路212は、次のような構成で接続されている。
メインCPU111は、信号出力端子t11が、出力回路112を構成するインバータ回路113の入力端子t21に接続されている。
また、メインCPU111は、電源端子t12が、電源部114aに接続されている。これにより、メインCPU111は、電源部114aからの電源電圧VCCの供給を受けている。
The main CPU 111 and output circuit 112 mounted on the main control board 11 and the sub CPU 211 and input circuit 212 mounted on the sub control board 21 are connected in the following configuration.
In the main CPU 111, the signal output terminal t11 is connected to the input terminal t21 of the inverter circuit 113 constituting the output circuit 112.
In the main CPU 111, the power terminal t12 is connected to the power supply unit 114a. Thus, the main CPU 111 is supplied with the power supply voltage VCC from the power supply unit 114a.

出力回路112を構成するインバータ回路113に用いられるCMOSは、PMOSのゲートとNMOSのゲートが、外部から所定の信号を入力する入力端子t21に接続されており、PMOSのドレインとNMOSのドレインが、外部へ信号を出力する出力端子t22に接続されており、PMOSのソースが、所定の電圧が印加される第一電圧端子t23に接続されており、NMOSのソースが、所定の電圧が印加される第二電圧端子t24に接続されている。
そして、このCMOSの各端子t21〜t24は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子t21は、メインCPU111の信号出力端子t11に接続されており、出力端子t22が、図示しないコネクタと信号ケーブル30を介して、サブ制御基板21に実装された入力回路212を構成するゲート213の入力端子t31に接続されている。
また、第一電圧端子t23が、電源部114aに接続されており、第二電圧端子t24が、接地用端子115に接続されている。接地用端子115は、メイン制御基板11に実装された接地用の端子であって、グラウンド(GND)に接続されている。
In the CMOS used in the inverter circuit 113 constituting the output circuit 112, the PMOS gate and the NMOS gate are connected to an input terminal t21 for inputting a predetermined signal from the outside, and the PMOS drain and the NMOS drain are Connected to the output terminal t22 for outputting a signal to the outside, the source of the PMOS is connected to the first voltage terminal t23 to which a predetermined voltage is applied, and the predetermined voltage is applied to the source of the NMOS. It is connected to the second voltage terminal t24.
In the present embodiment, the CMOS terminals t21 to t24 are connected in the following configuration. That is, the input terminal t21 is connected to the signal output terminal t11 of the main CPU 111, and the output terminal t22 constitutes an input circuit 212 mounted on the sub control board 21 via a connector (not shown) and the signal cable 30. The gate 213 is connected to the input terminal t31.
The first voltage terminal t23 is connected to the power supply unit 114a, and the second voltage terminal t24 is connected to the ground terminal 115. The ground terminal 115 is a ground terminal mounted on the main control board 11, and is connected to the ground (GND).

サブ制御基板21の入力回路212を構成するゲート213は、出力端子t32が、サブCPU211の信号入力端子t41に接続されている。
なお、サブ制御基板21には、サブCPU211等に対して、所定の電圧値を示す電源電圧VCCを電源として供給するための電源供給用配線が配設されている。
As for the gate 213 which comprises the input circuit 212 of the sub control board 21, the output terminal t32 is connected to the signal input terminal t41 of the sub CPU 211.
The sub control board 21 is provided with power supply wiring for supplying the power supply voltage VCC indicating a predetermined voltage value as power to the sub CPU 211 and the like.

このような回路構成を備えたメイン制御基板11とサブ制御基板21においては、これらメイン制御基板11とサブ制御基板21との間を電気的に接続して、制御コマンドを送信可能とするための信号ケーブル30が接続されている。
具体的に、信号ケーブル30は、その一端が、メイン制御基板11に実装されたコネクタ(図示せず)を介して、出力回路112の出力端子t22に接続されており、他端が、サブ制御基板21に実装されたコネクタ(図示せず)を介して、入力回路212の入力端子t31に接続されている。
In the main control board 11 and the sub control board 21 having such a circuit configuration, the main control board 11 and the sub control board 21 are electrically connected to enable transmission of a control command. A signal cable 30 is connected.
Specifically, the signal cable 30 has one end connected to the output terminal t22 of the output circuit 112 via a connector (not shown) mounted on the main control board 11, and the other end connected to the sub-control. The connector is connected to the input terminal t31 of the input circuit 212 via a connector (not shown) mounted on the substrate 21.

そして、これら信号ケーブル30やコネクタに対しては、スロットマシン1に対して不正に出玉を払い出させる等の不正行為を目的として製作された不正基板が取り付けられることがある。
ただし、この不正基板が動作してサブ制御基板21へ不正コマンドを送り込もうとしても、メイン制御基板11に実装された出力回路112の出力インピーダンスが低インピーダンスであるために、その不正コマンドを送り込めないようになっている。
In addition, to the signal cable 30 and the connector, an illegal board manufactured for the purpose of an illegal act such as illegally paying out a ball to the slot machine 1 may be attached.
However, even if this illegal board operates and tries to send an illegal command to the sub-control board 21, the illegal impedance is sent because the output impedance of the output circuit 112 mounted on the main control board 11 is low impedance. It cannot be put in.

その理由は、次の通りである。
メインCPU111から出力される制御コマンドは、高い方の電位を「H」とし、低い方の電位を「L」とする矩形波のパルス信号である。このため、不正基板がその制御コマンドに偽装した不正コマンドを信号ケーブル30に送り込むためには、この信号ケーブル30に加わる電圧をHとLとの間で変動させる必要がある。
例えば、Hの信号を送り込むためには、その信号ケーブル30に電圧を印加することになるが、この電圧を印加する方法として、例えば、信号ケーブル30に抵抗を接続し、これに電圧を印加する方法がある。
The reason is as follows.
The control command output from the main CPU 111 is a rectangular wave pulse signal in which the higher potential is “H” and the lower potential is “L”. For this reason, in order to send an illegal command impersonated by the illegal board to the control command to the signal cable 30, it is necessary to vary the voltage applied to the signal cable 30 between H and L.
For example, in order to send an H signal, a voltage is applied to the signal cable 30. As a method of applying this voltage, for example, a resistor is connected to the signal cable 30, and a voltage is applied to the resistor. There is a way.

一方、メイン制御基板11の出力回路112には、出力インピーダンスが低インピーダンスであるインバータ回路113が使用されている。これは、インバータ回路113の出力端子t22とGNDとの間の抵抗値が非常に小さいことを意味する。
ここで、不正基板が信号ケーブル30に抵抗を接続したとき、この抵抗の抵抗値は、インバータ回路113の出力インピーダンスよりも大きいものとなる。これは、インバータ回路113の出力インピーダンスが非常に小さいからである。
そして、その不正基板がその抵抗に電圧を印加すると、その大半がその抵抗で電圧降下する。これにより、信号ケーブル30の電位を上げることができず、信号ケーブル30の論理をLからHに変化させることができない。
よって、不正基板から信号ケーブル30へ不正コマンドを送り込むことができなくなる。これにより、不正に出玉が払い出される事態が回避され、遊技場が損害を蒙る事態を阻止できるようになっている。
On the other hand, the output circuit 112 of the main control board 11 uses an inverter circuit 113 having a low output impedance. This means that the resistance value between the output terminal t22 of the inverter circuit 113 and GND is very small.
Here, when the unauthorized board connects a resistor to the signal cable 30, the resistance value of this resistor is larger than the output impedance of the inverter circuit 113. This is because the output impedance of the inverter circuit 113 is very small.
When the illegal substrate applies a voltage to the resistor, most of the voltage drops at the resistor. As a result, the potential of the signal cable 30 cannot be raised, and the logic of the signal cable 30 cannot be changed from L to H.
Therefore, an illegal command cannot be sent from the illegal board to the signal cable 30. As a result, it is possible to avoid a situation in which the game ball is illegally paid out, and to prevent the amusement hall from suffering damage.

出力回路112の出力インピーダンスの具体的な数値は、次の事項を考慮して設定することができる。
(a)電源電圧VCCの電圧値
(b)制御コマンドの極性のうちHを検出する電圧Vh
(c)不正基板が信号ケーブル30に接続する抵抗の抵抗値Rf
Specific numerical values of the output impedance of the output circuit 112 can be set in consideration of the following matters.
(A) Voltage value of power supply voltage VCC (b) Voltage Vh for detecting H from the polarity of the control command
(C) Resistance value Rf of the resistor connected to the signal cable 30 by the illegal board

そして、次の式が成立するような値を、出力回路112の出力インピーダンスZoutとして設定することができる。
Zout<{(Vh×Rf)/(VCC−Vh)}
(式1)
A value that satisfies the following equation can be set as the output impedance Zout of the output circuit 112.
Zout <{(Vh × Rf) / (VCC−Vh)}
(Formula 1)

この式1が示す技術的な意味について、具体的な数値を挙げて説明する。
具体的な数値として、例えば、電源電圧VCCを5Vとし、電圧Vhを3Vとし、抵抗値Rfは、計算を容易とするために、10Ωとする。
これらの数値を式1に代入すると、出力回路112の出力インピーダンスZoutは、15Ω未満となる。
つまり、出力回路112の出力インピーダンスZoutを15Ω未満の値とした場合、不正基板が10Ωの抵抗を信号ケーブル30に接続し、ここに5Vの電圧を印加したとしても、信号ケーブル30の電圧は、3Vに達しないので、この信号ケーブル30の論理をLからHに変化させることができず、その不正基板から信号ケーブル30へ不正コマンドを送り込むことができないことになる。
このように、出力回路112の出力インピーダンスZoutは、不正基板から信号ケーブル30に電圧が印加されたときに、出力回路112の出力端子t22における電圧の極性が変化しない値として設定される。
The technical meaning represented by Equation 1 will be described with specific numerical values.
As specific numerical values, for example, the power supply voltage VCC is 5 V, the voltage Vh is 3 V, and the resistance value Rf is 10Ω for easy calculation.
When these numerical values are substituted into Equation 1, the output impedance Zout of the output circuit 112 becomes less than 15Ω.
That is, when the output impedance Zout of the output circuit 112 is less than 15Ω, even if the illegal substrate connects a 10Ω resistor to the signal cable 30 and a voltage of 5V is applied thereto, the voltage of the signal cable 30 is Since the voltage does not reach 3V, the logic of the signal cable 30 cannot be changed from L to H, and an illegal command cannot be sent from the illegal board to the signal cable 30.
Thus, the output impedance Zout of the output circuit 112 is set as a value that does not change the polarity of the voltage at the output terminal t22 of the output circuit 112 when a voltage is applied from the unauthorized board to the signal cable 30.

なお、ここでは、不正基板が信号ケーブル30に接続する抵抗の抵抗値Rfを10Ωとしたが、これは、計算を容易とするために設定した仮の数値である。実際にその抵抗値Rfを予測することは困難であり、10Ω以上のものもあれば、10Ω未満のものもある。
ただし、出力回路112の出力インピーダンスZoutを15Ωよりも小さい値、例えば、5Ω以下とすれば、不正基板が信号ケーブル30に接続する抵抗の抵抗値Rfが、10Ωの半分の5Ωであったとしても、信号ケーブル30の論理をLからHに変化させることができず、その不正基板から信号ケーブル30へ不正コマンドを送り込むことができない。
このように、インバータ回路113の出力インピーダンスの具体的な数値としては、例えば、5Ω以下とするのが望ましく、さらに不正コマンドの送り込みをより困難とするために、1Ω〜数mΩとするのが望ましい。
Here, although the resistance value Rf of the resistor connected to the signal cable 30 by the illegal board is 10Ω, this is a temporary value set for easy calculation. Actually, it is difficult to predict the resistance value Rf, and some of them are 10Ω or more, and others are less than 10Ω.
However, if the output impedance Zout of the output circuit 112 is a value smaller than 15Ω, for example, 5Ω or less, even if the resistance value Rf of the resistor connected to the signal cable 30 by the illegal substrate is 5Ω, which is half of 10Ω. The logic of the signal cable 30 cannot be changed from L to H, and an illegal command cannot be sent from the illegal board to the signal cable 30.
Thus, the specific value of the output impedance of the inverter circuit 113 is preferably 5Ω or less, for example, and more preferably 1Ω to several mΩ in order to make it more difficult to send an illegal command. .

また、市販されているCMOSの出力インピーダンスは、その多くが50〜100Ω程度に設定されている。
これに対し、前述したインバータ回路113の出力インピーダンスの具体的な数値は、「5Ω以下」又は「1Ω〜数mΩ」である。
このように、本実施形態のメイン制御基板11に実装される出力回路112の出力インピーダンスは、市販されているCMOSの出力インピーダンスよりも非常に小さい値となっている。
このため、本実施形態においては、50Ω未満のインピーダンスを低インピーダンスというものとする。
Further, most of the commercially available CMOS output impedance is set to about 50 to 100Ω.
On the other hand, the specific numerical value of the output impedance of the inverter circuit 113 described above is “5Ω or less” or “1Ω to several mΩ”.
Thus, the output impedance of the output circuit 112 mounted on the main control board 11 of the present embodiment is a value that is much smaller than the output impedance of a commercially available CMOS.
For this reason, in this embodiment, an impedance of less than 50Ω is referred to as a low impedance.

さらに、上述したように、市販されているCMOSの出力インピーダンスは、その多くが50〜100Ω程度に設定されている。
このため、単に市販されているCMOSをインバータ回路113として出力回路112に採用しただけでは、この出力回路112の出力インピーダンスを低インピーダンスにすることはできない。
この出力回路112の出力インピーダンスを低インピーダンスにするためには、式1などを用いて算出された出力インピーダンスに適合するCMOSを選択して当該出力回路112に採用することになる。
Furthermore, as described above, most of the commercially available CMOS output impedance is set to about 50 to 100Ω.
For this reason, the output impedance of the output circuit 112 cannot be lowered by simply adopting a commercially available CMOS as the inverter circuit 113 in the output circuit 112.
In order to make the output impedance of the output circuit 112 low, a CMOS that matches the output impedance calculated using Equation 1 or the like is selected and adopted in the output circuit 112.

ここで、出力インピーダンスが低インピーダンスであるCMOSの例として、DCモーターを回転制御するときに使用するモータードライバを挙げることができる。
モータードライバは、CMOSなどのトランジスタが一又は二以上組み込まれたICであって、負荷として出力側に接続されたDCモーターが回転又は停止して当該モータードライバの出力電流や出力電圧が変動した場合でも、この変動の影響を受けて当該モータードライバが破損等しないように、出力インピーダンスが低インピーダンスとなっている。
このモータードライバを出力回路112として使用することにより、出力インピーダンスを低インピーダンスとすることができ、不正基板から信号ケーブル30への不正コマンドの送り込みを阻止できる。
Here, as an example of a CMOS whose output impedance is low impedance, a motor driver used when rotationally controlling a DC motor can be cited.
A motor driver is an IC in which one or more transistors such as CMOS are incorporated, and when the DC motor connected to the output side as a load rotates or stops and the output current or output voltage of the motor driver fluctuates However, the output impedance is low so that the motor driver is not damaged due to the influence of this fluctuation.
By using this motor driver as the output circuit 112, the output impedance can be made low, and the sending of illegal commands from the illegal board to the signal cable 30 can be prevented.

また、本実施形態では、CMOSであるインバータ回路113を出力回路112として用いる構成について説明したが、出力回路112は、少なくとも出力インピーダンスが低インピーダンスであることを条件としているので、CMOSを含むインバータ回路113に限るものではない。
例えば、電源部114aからの電圧の供給を受けながら、メインCPU111から出力された制御コマンドを入力して出力する回路と、この回路の出力側に接続される、出力インピーダンスが低インピーダンスである回路(例えば、オペアンプなど)とを組み合わせて、出力回路112を構成することもできる。
In this embodiment, the configuration using the inverter circuit 113 that is a CMOS as the output circuit 112 has been described. However, since the output circuit 112 is conditional on at least the output impedance being a low impedance, the inverter circuit including the CMOS It is not limited to 113.
For example, a circuit that inputs and outputs a control command output from the main CPU 111 while receiving supply of voltage from the power supply unit 114a, and a circuit that is connected to the output side of the circuit and has a low impedance ( For example, the output circuit 112 can be configured in combination with an operational amplifier or the like.

[メイン制御部及びサブ制御部の第二実施形態]
次に、本発明のメイン制御部及びサブ制御部の第二の実施形態について、図5〜図8を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例としてヒューズを設けた点が相違する。他の構成要素は、第一実施形態と同様である。
したがって、図5〜図8において、図1等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
[Second embodiment of main control unit and sub-control unit]
Next, a second embodiment of the main control unit and the sub control unit of the present invention will be described with reference to FIGS.
Compared with the first embodiment, this embodiment is provided with a change detection unit on the main control board for detecting that an illegal board is connected to the signal cable, and a fuse is provided as a specific example of this change detection unit. The point is different. Other components are the same as those in the first embodiment.
Therefore, in FIG. 5 to FIG. 8, the same components as those in FIG.

本実施形態におけるメイン制御部10のメイン制御基板11には、メインCPU111と、出力回路112と、変化検出部116が配設されている。
出力回路112は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路113を用いることができる。
A main CPU 111, an output circuit 112, and a change detection unit 116 are disposed on the main control board 11 of the main control unit 10 in the present embodiment.
The output circuit 112 can use the inverter circuit 113 as a circuit whose output impedance on the side of outputting a control command is low impedance.

変化検出部116は、正規のスロットマシン遊技に反して不正に出玉を払い出させる等の不正な動作を当該スロットマシン1に実行させることを目的として作成された基板である不正基板が信号ケーブル30に接続されたことにより、あるいは、この不正基板が信号ケーブル30に接続されて所定の不正動作を実行したことにより、出力回路112に接続された配線、回路、電子部品等において生じた電気的変化を検出する回路又は部品である。そして、本実施形態では、この変化検出部116としてヒューズ117(117a、117b)が用いられている。   The change detection unit 116 detects that an illegal board, which is a board created for the purpose of causing the slot machine 1 to execute an illegal operation such as illegally paying out a ball against a regular slot machine game, is a signal cable. The electrical circuit generated in the wiring, circuit, electronic component, etc. connected to the output circuit 112 as a result of being connected to the output circuit 112 or by being connected to the signal cable 30 and executing a predetermined illegal operation. A circuit or component that detects a change. In the present embodiment, the fuse 117 (117a, 117b) is used as the change detection unit 116.

ヒューズ117は、所定値以上の電流が流れることで自らを溶断して回路を切断する、過電流保護用又は過熱保護用の部品である。
このヒューズ117は、メイン制御基板11上において、出力回路112に接続された配線あるいは回路に接続されている。具体的には、図6に示すように、出力回路112であるインバータ回路113に電源電圧VCCを供給するための配線にヒューズ117aが接続されている。また、そのインバータ回路113とメイン制御基板11に実装された接地用端子115とを接続する配線にヒューズ117bが接続されている。
さらに、詳細には、ヒューズ117aの一端が、出力回路112であるインバータ回路113の第一電圧端子t23に接続されており、他端が、電源部114aに接続されている。また、ヒューズ117bの一端が、出力回路112であるインバータ回路113の第二電圧端子t24に接続されており、他端が、メイン制御基板11に実装された接地用端子115に接続されて接地されている。
The fuse 117 is a component for overcurrent protection or overheat protection that blows itself and cuts a circuit when a current of a predetermined value or more flows.
The fuse 117 is connected to wiring or a circuit connected to the output circuit 112 on the main control board 11. Specifically, as shown in FIG. 6, a fuse 117 a is connected to a wiring for supplying the power supply voltage VCC to the inverter circuit 113 that is the output circuit 112. Further, a fuse 117b is connected to a wiring connecting the inverter circuit 113 and the ground terminal 115 mounted on the main control board 11.
More specifically, one end of the fuse 117a is connected to the first voltage terminal t23 of the inverter circuit 113 which is the output circuit 112, and the other end is connected to the power supply unit 114a. Further, one end of the fuse 117b is connected to the second voltage terminal t24 of the inverter circuit 113 which is the output circuit 112, and the other end is connected to the ground terminal 115 mounted on the main control board 11 and grounded. ing.

このように、出力回路112に接続された配線にヒューズ117を接続することにより、信号ケーブル30に不正基板が接続されたとき、あるいは、この不正基板が所定の不正動作を実行したときに、出力回路112に接続された配線に多大な電流が流れるという電気的変化が生じることで、ヒューズ117が溶断して、その不正基板を検出するものである。   As described above, by connecting the fuse 117 to the wiring connected to the output circuit 112, when the illegal board is connected to the signal cable 30, or when the illegal board executes a predetermined illegal operation, the output is performed. An electrical change in which a large amount of current flows through the wiring connected to the circuit 112 causes the fuse 117 to melt and detect the illegal substrate.

このような優れた効果を奏する本実施形態のメイン制御基板11とサブ制御基板21の動作について、図6〜図8を参照して説明する。
なお、ここでは、次の項目について、順に説明する。
(1)正常状態
(2)不正基板接続状態
Operations of the main control board 11 and the sub control board 21 of the present embodiment that exhibit such excellent effects will be described with reference to FIGS.
Here, the following items will be described in order.
(1) Normal state (2) Unauthorized board connection state

(1)正常状態
信号ケーブル30等に不正基板が接続されていない正常状態においては、メイン制御基板11とサブ制御基板21が、次のような動作を実行する。
(1) Normal state In a normal state where an illegal board is not connected to the signal cable 30 or the like, the main control board 11 and the sub control board 21 perform the following operations.

メイン制御基板11のメインCPU111は、所定のタイミングで、信号出力端子t11から制御コマンドを出力する。制御コマンドは、一つのコマンドを所定数のパルス(例えば、八つのパルス)で表した信号である。   The main CPU 111 of the main control board 11 outputs a control command from the signal output terminal t11 at a predetermined timing. The control command is a signal that represents one command with a predetermined number of pulses (for example, eight pulses).

出力回路112のインバータ回路113においては、第一電圧端子t23にて、電源部114aからの電圧VCCの供給を受けている。
このインバータ回路113は、メインCPU111から送られてきた制御コマンドを入力端子t21で入力する。
ここで、インバータ回路113は、メインCPU111から送られてきた電位がLを示す制御コマンドを入力端子t21で入力すると、このインバータ回路113の有するPMOS−FETをオンにし、NMOS−FETをオフにして、第一電圧端子t23の電位であるVCCとほぼ同電位のHの制御コマンドを出力端子t22から出力し、サブ制御基板21の入力回路212へ送る。
In the inverter circuit 113 of the output circuit 112, supply of the voltage VCC from the power supply unit 114a is received at the first voltage terminal t23.
The inverter circuit 113 inputs the control command sent from the main CPU 111 at the input terminal t21.
Here, when the inverter circuit 113 receives a control command indicating that the potential sent from the main CPU 111 is L at the input terminal t21, the inverter circuit 113 turns on the PMOS-FET and turns off the NMOS-FET. Then, an H control command having substantially the same potential as VCC which is the potential of the first voltage terminal t23 is output from the output terminal t22 and sent to the input circuit 212 of the sub-control board 21.

また、インバータ回路113は、電位がHを示す制御コマンドを入力端子t21で入力すると、このインバータ回路113の有するPMOS−FETをオフにし、NMOS−FETをオンにして、接地された第二電圧端子t24の電位と同じ電位であるゼロすなわちLの電位の制御コマンドを出力端子t22から出力し、サブ制御基板21の入力回路212へ送る。
このように、出力回路112のインバータ回路113は、入力端子t21で入力した制御コマンドの極性を反転させて出力端子t22から出力する。
When the inverter circuit 113 receives a control command having a potential of H at the input terminal t21, the PMOS-FET of the inverter circuit 113 is turned off, the NMOS-FET is turned on, and the grounded second voltage terminal A control command of zero, that is, L potential, which is the same potential as t24, is output from the output terminal t22 and sent to the input circuit 212 of the sub-control board 21.
In this way, the inverter circuit 113 of the output circuit 112 inverts the polarity of the control command input at the input terminal t21 and outputs it from the output terminal t22.

サブ制御基板21の入力回路212を構成するゲート213は、入力端子t31で入力した制御コマンドを出力端子t32から出力して、サブCPU211へ送る。
サブCPU211は、入力回路212の出力端子t32から出力された制御コマンドを、信号入力端子t41で入力する。
そして、サブCPU211は、その入力した制御コマンドを解析し、この解析結果にもとづいて、所定の演出制御を実行する。
The gate 213 constituting the input circuit 212 of the sub control board 21 outputs the control command input at the input terminal t31 from the output terminal t32 and sends it to the sub CPU 211.
The sub CPU 211 inputs the control command output from the output terminal t32 of the input circuit 212 at the signal input terminal t41.
Then, the sub CPU 211 analyzes the input control command, and executes predetermined presentation control based on the analysis result.

なお、メインCPU111が制御コマンドを出力していないときは、出力回路112は、入力端子t21にて制御コマンドを入力していないので、出力端子t22から制御コマンドを出力しない。
また、この場合、サブ制御基板21に実装された入力回路212のゲート213は、入力端子t31にて制御コマンドを入力していないので、出力端子t32からは、制御コマンドを出力しない。これにより、サブCPU211は、信号入力端子t41にて、制御コマンドを入力しないので、この制御コマンドにもとづく演出制御を実行しない。
When the main CPU 111 does not output a control command, the output circuit 112 does not input a control command at the input terminal t21, and therefore does not output a control command from the output terminal t22.
In this case, the gate 213 of the input circuit 212 mounted on the sub-control board 21 does not output a control command from the output terminal t32 because the control command is not input at the input terminal t31. Thereby, since the sub CPU 211 does not input the control command at the signal input terminal t41, the sub CPU 211 does not execute the effect control based on the control command.

さらに、この正常状態においては、各ヒューズ117a、117bが溶断することがない。その理由は、次の通りである。
例えば、メイン制御基板11の出力回路112を構成するインバータ回路113の第一電圧端子t23には、所定の電圧値を示す電源電圧VCCが電源部114aから印加されている。そして、インバータ回路113の入力端子t21に電位がHを示す制御コマンドが入力されたときは、当該インバータ回路113を構成するCMOSのPMOS−FETがオフの状態になるので、このPMOS−FET側の第一電圧端子t23に接続された配線には電流がほとんど流れず、この配線に接続されたヒューズ117aにも電流がほとんど流れない。
一方、インバータ回路113の入力端子t21に電位がLを示す制御コマンドが入力されたときは、当該CMOSのPMOS−FETがオンの状態になる。そして、インバータ回路113の出力端子t22の電位は、電圧VCCと同じ電位のHとなる。つまり、電源部114aが出力する電源電圧VCCとインバータ回路113の出力端子t22の電位が同じ電位となるので、この間に接続された配線には電流がほとんど流れず、この配線に接続されたヒューズ117aにも電流がほとんど流れない。
このため、ヒューズ117aは、正常状態においては、溶断することがない。
Further, in this normal state, the fuses 117a and 117b are not melted. The reason is as follows.
For example, the power supply voltage VCC indicating a predetermined voltage value is applied from the power supply unit 114a to the first voltage terminal t23 of the inverter circuit 113 constituting the output circuit 112 of the main control board 11. When a control command indicating a potential H is input to the input terminal t21 of the inverter circuit 113, the CMOS PMOS-FET constituting the inverter circuit 113 is turned off. Almost no current flows through the wiring connected to the first voltage terminal t23, and almost no current flows through the fuse 117a connected to the wiring.
On the other hand, when a control command whose potential is L is inputted to the input terminal t21 of the inverter circuit 113, the PMOS-FET of the CMOS is turned on. The potential of the output terminal t22 of the inverter circuit 113 is H, which is the same potential as the voltage VCC. That is, since the power supply voltage VCC output from the power supply unit 114a and the potential of the output terminal t22 of the inverter circuit 113 are the same potential, almost no current flows through the wiring connected between them, and the fuse 117a connected to the wiring is connected. However, almost no current flows.
For this reason, the fuse 117a is not blown in a normal state.

また、この正常状態において、メイン制御基板11の出力回路112を構成するインバータ回路113の入力端子t21に電位がHを示す制御コマンドが入力されたときは、当該インバータ回路113のNMOS−FETがオフとなるので、第二電圧端子t24に接続されたヒューズ117bには、電流がほとんど流れない。
一方、インバータ回路113の入力端子t21に電位がLを示す制御コマンドが入力されたときは、当該インバータ回路113のNMOS−FETがオンとなるが、第二電圧端子t24には、ヒューズ117bを介して接地用端子115が接続されており、CMOSの出力端子t22の電位がゼロのLとなるので、ヒューズ117bには電流がほとんど流れない。
このため、ヒューズ117bは、正常状態においては、溶断することがない。
In this normal state, when a control command indicating a potential H is input to the input terminal t21 of the inverter circuit 113 that constitutes the output circuit 112 of the main control board 11, the NMOS-FET of the inverter circuit 113 is turned off. Therefore, almost no current flows through the fuse 117b connected to the second voltage terminal t24.
On the other hand, when a control command whose potential is L is input to the input terminal t21 of the inverter circuit 113, the NMOS-FET of the inverter circuit 113 is turned on, but the second voltage terminal t24 is connected via the fuse 117b. Since the grounding terminal 115 is connected and the potential of the output terminal t22 of the CMOS becomes L of zero, almost no current flows through the fuse 117b.
For this reason, the fuse 117b is not blown in a normal state.

(2)不正基板接続状態
ここでは、信号ケーブル30あるいはコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板11とサブ制御基板21の動作について説明する。
(2) Unauthorized board connection state Here, the operation of the main control board 11 and the sub control board 21 when an unauthorized board is connected to the signal cable 30 or the connector or when this unauthorized board is operated will be described.

不正基板に実装された回路が行う不正な動作には、種々のタイプがあるが、代表的なものとして、次の二つのタイプがある。
例えば、第一のタイプとして、信号ケーブル30をグラウンド(GND)にショート(接地)させることにより、この信号ケーブル30を通してメインCPU111からサブ制御基板21へ送信されている制御コマンドを消去して、この制御コマンドが示す状態である、遊技者に有利な遊技状態が終了したという状態をサブCPU211にて認識不可能にし、その遊技者に有利な遊技状態をその後も継続させて、不正に出玉を払い出させるなどの不正行為を行うものがある。
また、第二のタイプとして、所定の電圧を信号ケーブル30に印加するなどして、正規の制御コマンドを装った擬似的な不正コマンドを、信号ケーブル30を通してサブ制御基板21へ送り込むものがある。
これら第一のタイプの不正基板が接続された場合と、第二のタイプの不正基板が接続された場合について、順に説明する。
There are various types of illegal operations performed by a circuit mounted on an illegal substrate, but there are the following two types as typical ones.
For example, as a first type, the control command transmitted from the main CPU 111 to the sub control board 21 through this signal cable 30 is deleted by short-circuiting (grounding) the signal cable 30 to the ground (GND). The sub-CPU 211 makes the sub CPU 211 unable to recognize the game state advantageous to the player, which is the state indicated by the control command, and continues the game state advantageous to the player afterwards, Some conduct illegal activities such as paying out money.
Further, as a second type, there is a type in which a pseudo illegal command disguised as a normal control command is sent to the sub control board 21 through the signal cable 30 by applying a predetermined voltage to the signal cable 30.
A case where the first type of illegal substrate is connected and a case where the second type of illegal substrate is connected will be described in order.

(i)第一のタイプの不正基板が接続された場合
このタイプの不正基板が信号ケーブル30に接続された場合は、図7に示すように、信号ケーブル30がグラウンド(GND)にショートされるので、この信号ケーブル30の電位がゼロとなる。また、この信号ケーブル30が接続されたインバータ回路113の出力端子t22も、電位がゼロとなる。
この状態において、メインCPU111から制御コマンドが出力された場合、出力回路112を構成するインバータ回路113の入力端子t21に、電位がLを示す制御コマンドが入力されると、インバータ回路113であるCMOSのPMOS−FETがオンとなり、このPMOS−FETのソース−ドレイン間の抵抗が低下するので、電源電圧VCCを供給する電源部114aから、ヒューズ117a、インバータ回路113の第一電圧端子t23、出力端子t22、信号ケーブル30を通って、不正基板のグラウンド(GND)へ電流が流れ込む。
(I) When the first type of illegal board is connected When this type of illegal board is connected to the signal cable 30, the signal cable 30 is short-circuited to the ground (GND) as shown in FIG. Therefore, the potential of the signal cable 30 becomes zero. The potential of the output terminal t22 of the inverter circuit 113 to which the signal cable 30 is connected is also zero.
In this state, when a control command is output from the main CPU 111, when a control command having a potential of L is input to the input terminal t 21 of the inverter circuit 113 constituting the output circuit 112, the CMOS of the inverter circuit 113 is connected. Since the PMOS-FET is turned on and the resistance between the source and drain of the PMOS-FET is lowered, the power supply unit 114a that supplies the power supply voltage VCC, the fuse 117a, the first voltage terminal t23 of the inverter circuit 113, and the output terminal t22. The current flows through the signal cable 30 to the ground (GND) of the illegal board.

この電流の値は、電源電圧VCCと、PMOS−FETのソース−ドレイン間の抵抗(Rds)によって、ほぼ決まる値である。例えば、電圧VCCが5V、抵抗Rdsが1Ωの場合は、その電流が5Aとなる。また、電圧VCCが5V、抵抗Rdsが0.1Ωの場合は、その電流が50Aとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ117aとして、インバータ回路113の第一電圧端子t23と電源部114aとの間に接続する。これにより、信号ケーブル30に不正基板が接続され、その信号ケーブル30がグラウンド(GND)にショートされたときには、ヒューズ117aに所定値以上の電流が流れて溶断するので、不正基板が接続されたことを検出できる。
The value of this current is almost determined by the power supply voltage VCC and the source-drain resistance (Rds) of the PMOS-FET. For example, when the voltage VCC is 5V and the resistance Rds is 1Ω, the current is 5A. When the voltage VCC is 5V and the resistance Rds is 0.1Ω, the current is 50A.
Assuming such a current value, a fuse that blows when this current flows is connected as a fuse 117a between the first voltage terminal t23 of the inverter circuit 113 and the power supply unit 114a. As a result, when the illegal board is connected to the signal cable 30 and the signal cable 30 is short-circuited to the ground (GND), a current of a predetermined value or more flows through the fuse 117a, so that the illegal board is connected. Can be detected.

また、このように、ヒューズ117aに多大な電流が流れたときには、電源部114aがその多大な電流を検知してメインCPU111にリセット信号を送るので、メインCPU111にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル30をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避又は抑制でき、遊技場が損害を蒙る事態を阻止できる。
As described above, when a large amount of current flows through the fuse 117a, the power supply unit 114a detects the large amount of current and sends a reset signal to the main CPU 111. Therefore, the main CPU 111 is reset and the game being executed Stops.
Therefore, even when the illegal board short-circuits the signal cable 30 to the ground, it is possible to avoid or suppress the situation where the ball is illegally paid out, and the situation where the game hall suffers damage can be prevented.

さらに、メイン制御基板11においては、メインCPU111にリセットがかかるため、このメインCPU111からは、制御コマンドが出力されなくなる。一方、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。例えば、遊技が停止したときに実行されていたLEDランプの点灯制御がその後も継続して行われ、LEDランプが点灯したままの状態、あるいは、点滅が繰り返される状態となる。また、前扉1aの前面上方に設けられた液晶表示器9(図1参照)には、遊技が停止した時点で表示していた画面がその後もそのまま表示され続けるようになる。このような演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。   Further, in the main control board 11, since the main CPU 111 is reset, no control command is output from the main CPU 111. On the other hand, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. For example, the lighting control of the LED lamp, which has been executed when the game is stopped, is continuously performed thereafter, and the LED lamp remains turned on or repeatedly blinks. Further, on the liquid crystal display 9 (see FIG. 1) provided above the front surface of the front door 1a, the screen displayed when the game is stopped continues to be displayed as it is thereafter. A player who has visually observed such an effect or a store clerk at the game hall can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality.

(ii)第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル30に対して不正コマンドを出力し、サブ制御基板21へ送り込むものである。
このタイプの不正基板が信号ケーブル30に接続された場合には、この不正基板、又は、メイン制御基板11及びサブ制御基板21において、次の状態が起こるようになっている。
(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
(ii−2)ヒューズ117が溶断することにより不正基板を検出する
これらの状態について、順に説明する。
(Ii) When a second type of illegal board is connected The second type of illegal board outputs an illegal command to the connected signal cable 30 and sends it to the sub-control board 21.
When this type of illegal board is connected to the signal cable 30, the following state occurs in the illegal board or the main control board 11 and the sub control board 21.
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. (ii-2) An illegal board is detected when the fuse 117 is blown. These states will be described in order.

(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
メイン制御基板11の出力回路112を構成するインバータ回路113においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. In the inverter circuit 113 constituting the output circuit 112 of the main control board 11, the output impedance is low impedance. It is impossible to send an illegal command from the illegal board to the signal cable 30.
Since this point has already been described in the first embodiment, a description thereof is omitted here.

(ii−2)ヒューズ117が溶断することにより不正基板を検出する
図8に示すように、第二のタイプの不正基板が信号ケーブル30に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル30に電圧VCCを印加した場合、メイン制御基板11は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインCPU111から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインCPU111から電位がHを示す信号が出力されているとき、メイン制御基板11の出力回路112を構成するインバータ回路113においては、CMOSのNMOS−FETがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル30に電圧VCCを印加したとき、インバータ回路113の出力インピーダンスが非常に小さく、かつ、当該CMOSのNMOS−FETがオンの状態となっているため、その不正基板からの電流が、インバータ回路113の出力端子t22に流入し、NMOS−FETのドレインとソースとを通り、第二電圧端子t24、ヒューズ117b、接地用端子115を通って、グラウンドに流れ込む。
(Ii-2) Detecting an illegal board by fusing fuse 117 As shown in FIG. 8, a second type of illegal board is connected to signal cable 30, and this illegal board tries to send an illegal command. When the voltage VCC is applied to the signal cable 30, the main control board 11 operates as follows.
An illegal command is normally sent when the control command is not output from the main CPU 111. In this standby state, when a signal indicating the potential H is output from the main CPU 111, the CMOS NMOS-FET is turned on in the inverter circuit 113 constituting the output circuit 112 of the main control board 11.
In this case, when a voltage VCC is applied to the signal cable 30 to send an illegal command to the illegal board, the output impedance of the inverter circuit 113 is very small, and the NMOS-FET of the CMOS is turned on. Therefore, the current from the illegal substrate flows into the output terminal t22 of the inverter circuit 113, passes through the drain and source of the NMOS-FET, passes through the second voltage terminal t24, the fuse 117b, and the grounding terminal 115. Flow into the ground.

この電流の値は、電圧VCCと、NMOS−FETのソース−ドレイン間の抵抗(Rds)によって、ほぼ決まる値である。例えば、電圧VCCが5V、抵抗Rdsが1Ωの場合は、その電流が5Aとなる。また、電圧VCCが5V、抵抗Rdsが0.1Ωの場合は、その電流が50Aとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ117bとして、インバータ回路113の第二電圧端子t24とメイン制御基板11の接地用端子115との間に接続する。これにより、信号ケーブル30に不正基板が接続され、その信号ケーブル30に電圧VCCが印加されたときには、ヒューズ117bに所定値以上の電流が流れて溶断するので、不正基板が接続されたことを検出できる。
The value of this current is substantially determined by the voltage VCC and the resistance (Rds) between the source and drain of the NMOS-FET. For example, when the voltage VCC is 5V and the resistance Rds is 1Ω, the current is 5A. When the voltage VCC is 5V and the resistance Rds is 0.1Ω, the current is 50A.
Assuming such a current value, a fuse that blows when this current flows is connected as a fuse 117b between the second voltage terminal t24 of the inverter circuit 113 and the ground terminal 115 of the main control board 11. As a result, when an unauthorized board is connected to the signal cable 30 and a voltage VCC is applied to the signal cable 30, a current of a predetermined value or more flows through the fuse 117b, so that the unauthorized board is detected. it can.

また、このように、ヒューズ117bに多大な電流が流れたときには、これに誘引されてヒューズ117aにも多大な電流が流れて溶断する。そして、電源部114aがその多大な電流を検知してメインCPU111にリセット信号を送るので、メインCPU111にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル30に電圧を印加した場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、メイン制御基板11においては、メインCPU111にリセットがかかるため、このメインCPU111からは、制御コマンドが出力されなくなる。一方、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
In addition, when a large current flows through the fuse 117b as described above, the large current flows through the fuse 117a by being attracted by the large current. And since the power supply part 114a detects the enormous current and sends a reset signal to the main CPU 111, the main CPU 111 is reset and the game being executed is stopped.
Therefore, even when the unauthorized board applies a voltage to the signal cable 30, it is possible to avoid the situation where the ball is illegally paid out, and the situation where the game hall suffers damage can be prevented.
Further, in the main control board 11, since the main CPU 111 is reset, no control command is output from the main CPU 111. On the other hand, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. A player or a store clerk who visually observes the effect of repeating such an operation can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality. .

[メイン制御部及びサブ制御部の第三実施形態]
次に、本発明のメイン制御部及びサブ制御部の第三の実施形態について、図9〜図11を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例としてヒューズを設けた点が相違する。また、本実施形態は、第二実施形態と比較して、変化検出部であるヒューズの接続位置が相違する。すなわち、第二実施形態では、出力回路の第一電圧端子と第二電圧端子のそれぞれにヒューズを接続する構成としたのに対し、本実施形態では、その出力回路の出力端子と信号ケーブルとの間にヒューズを接続する構成となっている。他の構成要素は、第一実施形態、第二実施形態と同様である。
したがって、図9〜図11において、図1等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
[Third embodiment of main control unit and sub control unit]
Next, a third embodiment of the main control unit and the sub control unit of the present invention will be described with reference to FIGS.
Compared with the first embodiment, this embodiment is provided with a change detection unit on the main control board for detecting that an illegal board is connected to the signal cable, and a fuse is provided as a specific example of this change detection unit. The point is different. Further, the present embodiment is different from the second embodiment in the connection position of the fuse serving as the change detection unit. That is, in the second embodiment, a fuse is connected to each of the first voltage terminal and the second voltage terminal of the output circuit, whereas in this embodiment, the output terminal of the output circuit and the signal cable are connected to each other. A fuse is connected between them. Other components are the same as those in the first embodiment and the second embodiment.
Therefore, in FIGS. 9-11, the same code | symbol is attached | subjected about the component similar to FIG. 1, etc., and the detailed description is abbreviate | omitted.

本実施形態におけるメイン制御部10のメイン制御基板11には、メインCPU111と、出力回路112と、変化検出部116が配設されている。
出力回路112は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路113を用いることができる。
A main CPU 111, an output circuit 112, and a change detection unit 116 are disposed on the main control board 11 of the main control unit 10 in the present embodiment.
The output circuit 112 can use the inverter circuit 113 as a circuit whose output impedance on the side of outputting a control command is low impedance.

変化検出部116は、信号ケーブル30に不正基板が接続されたこと、又は、この不正基板が動作したことを検出する回路又は電子部品であって、本実施形態では、この変化検出部116としてヒューズ117cを用いている。
ヒューズ117cは、メイン制御基板11上において、出力回路112を構成するインバータ回路113の出力端子t22と信号ケーブル30との間に接続されている。
The change detection unit 116 is a circuit or an electronic component that detects that an illegal board is connected to the signal cable 30 or that this illegal board has been operated. In the present embodiment, the change detection unit 116 is a fuse. 117c is used.
The fuse 117c is connected on the main control board 11 between the output terminal t22 of the inverter circuit 113 constituting the output circuit 112 and the signal cable 30.

なお、第二実施形態においては、変化検出部116を構成するヒューズ117aを、インバータ回路113の第一電圧端子t23と電源部114aとの間に接続するとともに、ヒューズ117bを、インバータ回路113の第二電圧端子t24と接地用端子115との間に接続する構成としたが、本実施形態においては、それらヒューズ117a、117bを接続しない構成となっている。   In the second embodiment, the fuse 117a constituting the change detection unit 116 is connected between the first voltage terminal t23 of the inverter circuit 113 and the power supply unit 114a, and the fuse 117b is connected to the first circuit of the inverter circuit 113. Although the connection is made between the two voltage terminal t24 and the grounding terminal 115, in the present embodiment, the fuses 117a and 117b are not connected.

このような回路構成を備えたメイン制御基板11とサブ制御基板21においては、これらメイン制御基板11とサブ制御基板21とを接続する信号ケーブル30やコネクタに対して不正基板が取り付けられることがある。
ただし、このような不正基板が信号ケーブル30等に接続された場合でも、この不正基板が接続されたこと、あるいは、この不正基板が所定の不正動作を実行したことを、メイン制御基板11の変化検出部116を構成するヒューズ117cが溶断することによって検出し、メインCPU111にリセットがかかって、実行中の遊技が停止し、不正な出玉の払い出しを阻止して、遊技場が損害を蒙る事態を回避又は抑制できるようになっている。
In the main control board 11 and the sub control board 21 having such a circuit configuration, an illegal board may be attached to the signal cable 30 or the connector that connects the main control board 11 and the sub control board 21. .
However, even when such an illegal board is connected to the signal cable 30 or the like, the change of the main control board 11 indicates that this illegal board has been connected or that this illegal board has performed a predetermined illegal operation. Detected when the fuse 117c constituting the detection unit 116 is blown, the main CPU 111 is reset, the game being executed is stopped, illegal payout of the game is prevented, and the game hall suffers damage Can be avoided or suppressed.

このような優れた効果を奏する本実施形態のメイン制御基板11とサブ制御基板21の動作について、図9〜図11を参照して説明する。
なお、不正基板が信号ケーブル30等に接続されていない正常な状態におけるメイン制御基板11とサブ制御基板21の動作は、第二実施形態において「(1)正常状態」という項目の中で説明した内容と同様であるため、ここでの説明は、省略する。
ここでは、信号ケーブル30あるいはコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板11とサブ制御基板21の動作について説明する。
Operations of the main control board 11 and the sub control board 21 of the present embodiment that exhibit such excellent effects will be described with reference to FIGS.
The operations of the main control board 11 and the sub control board 21 in a normal state where the unauthorized board is not connected to the signal cable 30 or the like have been described in the item “(1) Normal state” in the second embodiment. Since it is the same as the contents, description here is omitted.
Here, the operation of the main control board 11 and the sub control board 21 when an illegal board is connected to the signal cable 30 or the connector or when the illegal board is operated will be described.

(i)第一のタイプの不正基板が接続された場合
第一のタイプの不正基板は、信号ケーブル30をグラウンド(GND)にショート(接地)させることにより、この信号ケーブル30を通してメインCPU111からサブ制御基板21へ送信されている制御コマンドを消去して、遊技者に有利な遊技状態を不正に継続させるものである。
(I) When the first type of illegal board is connected The first type of illegal board is connected to the main CPU 111 through the signal cable 30 by short-circuiting (grounding) the signal cable 30 to the ground (GND). The control command transmitted to the control board 21 is deleted, and the gaming state advantageous to the player is illegally continued.

このタイプの不正基板が信号ケーブル30に接続された場合は、図10に示すように、その不正基板において信号ケーブル30がグラウンド(GND)にショートされるので、この信号ケーブル30の電位がゼロとなる。また、この信号ケーブル30が接続されたインバータ回路113の出力端子t22も、電位がゼロとなる。
この状態において、メインCPU111から制御コマンドが出力された場合、出力回路112を構成するインバータ回路113の入力端子t21に、電位がLを示す制御コマンドが入力されると、インバータ回路113であるCMOSのPMOS−FETがオンとなり、このPMOS−FETのソース−ドレイン間の抵抗が低下するので、電圧VCCを供給する電源部114aから、インバータ回路113の第一電圧端子t23、出力端子t22、ヒューズ117c、信号ケーブル30を通って、不正基板のグラウンド(GND)へ電流が流れ込む。
この電流の値は、電圧VCCと、PMOS−FETのソース−ドレイン間の抵抗(Rds)によって、ほぼ決まる値である。例えば、電圧VCCが5V、抵抗Rdsが1Ωの場合は、その電流が5Aとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ117cとして、インバータ回路113の出力端子t22と信号ケーブル30との間に接続する。これにより、信号ケーブル30に不正基板が接続され、その信号ケーブル30がグラウンド(GND)にショートされたときには、ヒューズ117cに電流が流れて溶断するので、不正基板が接続されたことを検出できる。
When this type of illegal board is connected to the signal cable 30, as shown in FIG. 10, the signal cable 30 is short-circuited to the ground (GND) on the illegal board, so that the potential of the signal cable 30 is zero. Become. The potential of the output terminal t22 of the inverter circuit 113 to which the signal cable 30 is connected is also zero.
In this state, when a control command is output from the main CPU 111, when a control command having a potential of L is input to the input terminal t 21 of the inverter circuit 113 constituting the output circuit 112, the CMOS of the inverter circuit 113 is connected. Since the PMOS-FET is turned on and the resistance between the source and drain of the PMOS-FET is lowered, the first voltage terminal t23 of the inverter circuit 113, the output terminal t22, the fuse 117c, from the power supply unit 114a that supplies the voltage VCC. A current flows through the signal cable 30 to the ground (GND) of the illegal board.
The value of this current is substantially determined by the voltage VCC and the source-drain resistance (Rds) of the PMOS-FET. For example, when the voltage VCC is 5V and the resistance Rds is 1Ω, the current is 5A.
Assuming such a current value, a fuse that blows when this current flows is connected as a fuse 117c between the output terminal t22 of the inverter circuit 113 and the signal cable 30. As a result, when an illegal board is connected to the signal cable 30 and the signal cable 30 is short-circuited to the ground (GND), current flows through the fuse 117c, so that it can be detected that the illegal board is connected.

また、このように、ヒューズ117cに多大な電流が流れたときには、電源部114aがその多大な電流を検知してメインCPU111にリセット信号を送るので、メインCPU111にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル30をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
As described above, when a large amount of current flows through the fuse 117c, the power supply unit 114a detects the large amount of current and sends a reset signal to the main CPU 111, so that the main CPU 111 is reset and the game being executed Stops.
Therefore, even when the illegal board short-circuits the signal cable 30 to the ground, it is possible to avoid a situation in which the ball is illegally paid out, and to prevent a situation where the game hall suffers damage.
Further, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. A player or a store clerk who visually observes the effect of repeating such an operation can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality. .

(ii)第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル30に対して不正コマンドを出力し、サブ制御基板21へ送り込むものである。
このタイプの不正基板が信号ケーブル30に接続された場合には、この不正基板、又は、メイン制御基板11及びサブ制御基板21において、次の状態が起こるようになっている。
(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
(ii−2)ヒューズ117cが溶断することにより不正基板を検出する
これらの状態について、順に説明する。
(Ii) When a second type of illegal board is connected The second type of illegal board outputs an illegal command to the connected signal cable 30 and sends it to the sub-control board 21.
When this type of illegal board is connected to the signal cable 30, the following state occurs in the illegal board or the main control board 11 and the sub control board 21.
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. (ii-2) An illegal board is detected when the fuse 117c is blown. These states will be described in order.

(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
メイン制御基板11の出力回路112を構成するインバータ回路113においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. In the inverter circuit 113 constituting the output circuit 112 of the main control board 11, the output impedance is low impedance. It is impossible to send an illegal command from the illegal board to the signal cable 30.
Since this point has already been described in the first embodiment, a description thereof is omitted here.

(ii−2)ヒューズ117cが溶断することにより不正基板を検出する
図11に示すように、第二のタイプの不正基板が信号ケーブル30に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル30に電圧VCCを印加した場合、メイン制御基板11は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインCPU111から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインCPU111から電位がHを示す信号が出力されているとき、メイン制御基板11の出力回路112を構成するインバータ回路113においては、CMOSのNMOS−FETがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル30に電圧VCCを印加したとき、インバータ回路113の出力インピーダンスが非常に小さく、かつ、当該CMOSのNMOS−FETがオンの状態となっているため、その不正基板からの電流が、ヒューズ117cを通って、インバータ回路113の出力端子t22に流入し、NMOS−FETのドレインとソースとを通り、第二電圧端子t24、接地用端子115を通って、グラウンドに流れ込む。
(Ii-2) Detecting an illegal substrate by fusing fuse 117c As shown in FIG. 11, a second type of illegal substrate is connected to signal cable 30, and this illegal substrate attempts to send an illegal command. When the voltage VCC is applied to the signal cable 30, the main control board 11 operates as follows.
An illegal command is normally sent when the control command is not output from the main CPU 111. In this standby state, when a signal indicating the potential H is output from the main CPU 111, the CMOS NMOS-FET is turned on in the inverter circuit 113 constituting the output circuit 112 of the main control board 11.
In this case, when a voltage VCC is applied to the signal cable 30 to send an illegal command to the illegal board, the output impedance of the inverter circuit 113 is very small, and the NMOS-FET of the CMOS is turned on. Therefore, the current from the illegal substrate flows into the output terminal t22 of the inverter circuit 113 through the fuse 117c, passes through the drain and source of the NMOS-FET, and passes through the second voltage terminal t24 and the ground terminal 115. Through and into the ground.

この電流の値は、電圧VCCと、NMOS−FETのソース−ドレイン間の抵抗(Rds)によって、ほぼ決まる値である。例えば、電圧VCCが5V、抵抗Rdsが1Ωの場合は、その電流が5Aとなる。
こうした電流の値を想定し、この電流が流れることで溶断するヒューズをヒューズ117cとして、インバータ回路113の出力端子t22と信号ケーブル30との間に接続する。これにより、信号ケーブル30に不正基板が接続され、その信号ケーブル30に電圧VCCが印加されたときには、ヒューズ117cに電流が流れて溶断するので、不正基板が接続されたことを検出できる。
The value of this current is substantially determined by the voltage VCC and the resistance (Rds) between the source and drain of the NMOS-FET. For example, when the voltage VCC is 5V and the resistance Rds is 1Ω, the current is 5A.
Assuming such a current value, a fuse that blows when this current flows is connected as a fuse 117c between the output terminal t22 of the inverter circuit 113 and the signal cable 30. As a result, when the unauthorized board is connected to the signal cable 30 and the voltage VCC is applied to the signal cable 30, current flows through the fuse 117c, so that the unauthorized board is connected.

また、このように、ヒューズ117cに多大な電流が流れたときには、電源部114aがその多大な電流を検知してメインCPU111にリセット信号を送るので、メインCPU111にリセットがかかって、実行中の遊技が停止する。
よって、その不正基板が信号ケーブル30に電圧を印加した場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
As described above, when a large amount of current flows through the fuse 117c, the power supply unit 114a detects the large amount of current and sends a reset signal to the main CPU 111, so that the main CPU 111 is reset and the game being executed Stops.
Therefore, even when the unauthorized board applies a voltage to the signal cable 30, it is possible to avoid the situation where the ball is illegally paid out, and the situation where the game hall suffers damage can be prevented.
Further, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. A player or a store clerk who visually observes the effect of repeating such an operation can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality. .

[メイン制御部及びサブ制御部の第四実施形態]
次に、本発明のメイン制御部及びサブ制御部の第四の実施形態について、図12〜図15を参照して説明する。
本実施形態は、第一実施形態と比較して、信号ケーブルに不正基板が接続されたこと等を検出する変化検出部をメイン制御基板に設けるとともに、この変化検出部の具体例として電圧検出回路を設けた点が相違する。
また、本実施形態は、第一実施形態と比較して、安定化電源回路を備えた点が相違する。すなわち、第一実施形態では、メインCPUに電源電圧を供給する電源部と出力回路のインバータ回路に電圧を供給する電源部が共通する一つの電源部で構成したのに対し、本実施形態では、メインCPUに電源電圧を供給する電源部と出力回路のインバータ回路に電圧を供給する電源部とをそれぞれ個別に設ける構成とした。他の構成要素は、第一実施形態と同様である。
したがって、図12〜図15において、図1等と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
[Fourth Embodiment of Main Control Unit and Sub Control Unit]
Next, a fourth embodiment of the main control unit and the sub control unit of the present invention will be described with reference to FIGS.
Compared with the first embodiment, the present embodiment is provided with a change detection unit on the main control board for detecting that an illegal board is connected to the signal cable, and a voltage detection circuit as a specific example of the change detection unit. Is different.
Further, this embodiment is different from the first embodiment in that a stabilized power supply circuit is provided. That is, in the first embodiment, the power supply unit that supplies the power supply voltage to the main CPU and the power supply unit that supplies the voltage to the inverter circuit of the output circuit are configured by a single power supply unit. A power supply unit that supplies a power supply voltage to the main CPU and a power supply unit that supplies a voltage to the inverter circuit of the output circuit are individually provided. Other components are the same as those in the first embodiment.
Accordingly, in FIGS. 12 to 15, the same components as those in FIG. 1 and the like are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態におけるメイン制御部10のメイン制御基板11には、メインCPU111と、出力回路112と、変化検出部116と、安定化電源回路114bが配設されている。
出力回路112は、制御コマンドを出力する側の出力インピーダンスが低インピーダンスである回路としてインバータ回路113を用いることができる。
A main CPU 111, an output circuit 112, a change detection unit 116, and a stabilized power supply circuit 114b are disposed on the main control board 11 of the main control unit 10 in the present embodiment.
The output circuit 112 can use the inverter circuit 113 as a circuit whose output impedance on the side of outputting a control command is low impedance.

変化検出部116は、不正基板が信号ケーブル30に接続されたことにより、あるいは、この不正基板が信号ケーブル30に接続されて所定の不正動作を実行したことにより、出力回路112に接続された配線、回路、電子部品等において生じた電気的変化を検出する回路又は部品である。そして、本実施形態では、この変化検出部116として電圧検出回路118aを用いている。
電圧検出回路118aは、出力回路112に接続された配線上の電圧を監視し、この電圧値が所定の電圧値以下又は所定の電圧値以上に変動したことを検知すると、リセット信号を出力する電源監視回路又はリセット回路である。
The change detection unit 116 is connected to the output circuit 112 when the unauthorized board is connected to the signal cable 30 or when the unauthorized board is connected to the signal cable 30 and performs a predetermined unauthorized operation. A circuit or a component for detecting an electrical change occurring in a circuit, an electronic component or the like. In the present embodiment, a voltage detection circuit 118 a is used as the change detection unit 116.
The voltage detection circuit 118a monitors the voltage on the wiring connected to the output circuit 112, and outputs a reset signal when detecting that the voltage value has changed below a predetermined voltage value or above a predetermined voltage value. It is a monitoring circuit or a reset circuit.

この電圧検出回路118aには、例えば、コンパレータを含む回路を用いることができる。
コンパレータとは、二つの電圧又は二つの電流を比較し、一方が大きい場合と他方が大きい場合とで出力を切り替える回路をいう。
具体的に、このコンパレータを含む電圧検出回路118aは、基準電圧である電圧VDDを入力する電圧端子t51と、検知対象である電圧を入力する入力端子t52と、リセット信号を出力するリセット端子t53とを備えている。そして、電圧端子t51に入力された基準電圧VDDと、入力端子t52に入力された電圧とを比較し、この電圧が基準電圧VDDよりも低くなると、リセット信号となる電圧をリセット端子t53から出力する。
For example, a circuit including a comparator can be used as the voltage detection circuit 118a.
A comparator is a circuit that compares two voltages or two currents and switches the output when one is large and the other is large.
Specifically, the voltage detection circuit 118a including the comparator includes a voltage terminal t51 that inputs a voltage VDD that is a reference voltage, an input terminal t52 that inputs a voltage to be detected, and a reset terminal t53 that outputs a reset signal. It has. Then, the reference voltage VDD input to the voltage terminal t51 is compared with the voltage input to the input terminal t52, and when this voltage becomes lower than the reference voltage VDD, a voltage serving as a reset signal is output from the reset terminal t53. .

電圧検出回路118aの入力端子t52は、出力回路112を構成するインバータ回路113の第一電圧端子t23に接続されている。
この第一電圧端子t23は、安定化電源回路114bから電圧VCCの供給を受けており、信号ケーブル30に不正基板が接続されていない正常状態においては、その電圧VCCが印加された状態が維持されている。ところが、信号ケーブル30に不正基板が接続され、その信号ケーブル30がグラウンドにショートされると、安定化電源回路114bからインバータ回路113の第一電圧端子t23を通って不正基板に電流が流れる。そして、この経路上に接続された抵抗R1において電圧降下が生じるので、電圧検出回路118aがその電圧降下を検出し、メインCPU111へリセット信号を送って、実行中の遊技を停止させるものである。
The input terminal t52 of the voltage detection circuit 118a is connected to the first voltage terminal t23 of the inverter circuit 113 that constitutes the output circuit 112.
The first voltage terminal t23 is supplied with the voltage VCC from the stabilized power supply circuit 114b, and the state where the voltage VCC is applied is maintained in a normal state in which the illegal board is not connected to the signal cable 30. ing. However, when an unauthorized board is connected to the signal cable 30 and the signal cable 30 is short-circuited to the ground, a current flows from the stabilized power supply circuit 114b through the first voltage terminal t23 of the inverter circuit 113 to the unauthorized board. Since a voltage drop occurs in the resistor R1 connected on this path, the voltage detection circuit 118a detects the voltage drop and sends a reset signal to the main CPU 111 to stop the game being executed.

この電圧検出回路118aは、図12に示す回路においては、出力回路112であるインバータ回路113の第一電圧端子t23側に接続されているが、例えば、図13に示すように、インバータ回路113の第二電圧端子t24側に電圧検出回路118bを接続することができる。
この電圧検出回路118bは、電圧検出回路118aと同様の機能を有しており、インバータ回路113の第二電圧端子t24に接続された配線の電圧が変動したことを検出すると、リセット信号を出力して、メインCPU111へ送る。
In the circuit shown in FIG. 12, the voltage detection circuit 118a is connected to the first voltage terminal t23 side of the inverter circuit 113 that is the output circuit 112. For example, as shown in FIG. The voltage detection circuit 118b can be connected to the second voltage terminal t24 side.
This voltage detection circuit 118b has the same function as the voltage detection circuit 118a, and outputs a reset signal when it detects that the voltage of the wiring connected to the second voltage terminal t24 of the inverter circuit 113 has fluctuated. To the main CPU 111.

この電圧検出回路118bには、例えば、コンパレータを含む回路を用いることができる。
具体的に、電圧検出回路118bは、基準電圧である電圧VDDを入力する電圧端子t51と、検知対象である電圧を入力する入力端子t52と、リセット信号を出力するリセット端子t53とを備えている。そして、電圧端子t51に入力された基準電圧VDDと、入力端子t52に入力された電圧とを比較し、この電圧が基準電圧VDDよりも高くなると、リセット信号となる電圧をリセット端子t53から出力する。
As the voltage detection circuit 118b, for example, a circuit including a comparator can be used.
Specifically, the voltage detection circuit 118b includes a voltage terminal t51 that inputs a voltage VDD that is a reference voltage, an input terminal t52 that inputs a voltage to be detected, and a reset terminal t53 that outputs a reset signal. . Then, the reference voltage VDD input to the voltage terminal t51 is compared with the voltage input to the input terminal t52. When this voltage becomes higher than the reference voltage VDD, a voltage serving as a reset signal is output from the reset terminal t53. .

電圧検出回路118bの入力端子t52は、出力回路112を構成するインバータ回路113の第二電圧端子t24に接続されている。
この第二電圧端子t24は、接地用端子115に接続されて接地されており、信号ケーブル30に不正基板が接続されていない正常状態においては、電位がゼロの状態が維持されている。ところが、信号ケーブル30に不正基板が接続され、その信号ケーブル30に電圧VCCが印加されると、この不正基板からインバータ回路113の出力端子t22、第二電圧端子t24、接地用端子115を通って、グラウンドに電流が流れる。そして、この経路上に接続された抵抗R2において電圧が生じるので、電圧検出回路118bがその電圧を検出し、メインCPU111へリセット信号を送って、実行中の遊技を停止させるものである。
The input terminal t52 of the voltage detection circuit 118b is connected to the second voltage terminal t24 of the inverter circuit 113 that constitutes the output circuit 112.
The second voltage terminal t24 is connected to the grounding terminal 115 and grounded. In a normal state in which the illegal board is not connected to the signal cable 30, the state where the potential is zero is maintained. However, when an unauthorized board is connected to the signal cable 30 and the voltage VCC is applied to the signal cable 30, the unauthorized board passes through the output terminal t 22, the second voltage terminal t 24, and the grounding terminal 115 of the inverter circuit 113. , Current flows to ground. Since a voltage is generated in the resistor R2 connected on this path, the voltage detection circuit 118b detects the voltage and sends a reset signal to the main CPU 111 to stop the game being executed.

安定化電源回路114bは、外部から入力した電圧を所定の電圧値に変換(降下)し、一定の電圧値を示す電圧を電源等として所定の回路に供給する回路である。
本実施形態において、安定化電源回路114bは、メイン制御基板11の外部から入力した電圧を所定の電圧値を示す電圧VCCに変換して出力し、出力回路112のインバータ回路113における第一電圧端子t23に印加する。
この安定化電源回路114bには、例えば、リニアレギュレータやスイッチングレギュレータなどを用いることができる。また、リニアレギュレータとして、シリーズレギュレータや3端子レギュレータなどを用いることができる。
中でも、3端子レギュレータは、入力端子(IN)と出力端子(OUT)とグラウンド端子(GND)(又は、共通端子(COM))という3つの端子を備えたシンプルな構造を有し、入出力特性が安定しており、ノイズの発生がなく、低価格であるなどの利点があるため、メイン制御基板11に実装する安定化電源回路114bとして有用である。
The stabilized power supply circuit 114b is a circuit that converts (drops) an externally input voltage to a predetermined voltage value and supplies a voltage indicating a constant voltage value to a predetermined circuit as a power supply or the like.
In the present embodiment, the stabilized power supply circuit 114b converts the voltage input from the outside of the main control board 11 into a voltage VCC indicating a predetermined voltage value and outputs the voltage VCC, and outputs the first voltage terminal in the inverter circuit 113 of the output circuit 112. Apply at t23.
For example, a linear regulator or a switching regulator can be used for the stabilized power circuit 114b. As the linear regulator, a series regulator, a three-terminal regulator, or the like can be used.
Above all, the three-terminal regulator has a simple structure with three terminals: an input terminal (IN), an output terminal (OUT), and a ground terminal (GND) (or a common terminal (COM)). Are stable, free from noise, and inexpensive, and are useful as a stabilized power supply circuit 114b mounted on the main control board 11.

このように、本実施形態においては、安定化電源回路114bをメイン制御基板11に実装し、この安定化電源回路114bから出力された電圧を、出力回路112を構成するインバータ回路113に供給することとしている。
また、同じメイン制御基板11に実装されたメインCPU111に対しては、第一〜第三実施形態のメインCPU111と同様、電源部114aから電源電圧VCCを供給している。
つまり、メインCPU111に電源電圧VCCを供給する電源部114aと、インバータ回路113に電圧VCCを供給する電源部である安定化電源回路114bとが、それぞれ個別に設けられている。
As described above, in the present embodiment, the stabilized power supply circuit 114b is mounted on the main control board 11, and the voltage output from the stabilized power supply circuit 114b is supplied to the inverter circuit 113 constituting the output circuit 112. It is said.
The main CPU 111 mounted on the same main control board 11 is supplied with the power supply voltage VCC from the power supply unit 114a as in the main CPU 111 of the first to third embodiments.
That is, the power supply unit 114a that supplies the power supply voltage VCC to the main CPU 111 and the stabilized power supply circuit 114b that is the power supply unit that supplies the voltage VCC to the inverter circuit 113 are provided individually.

ここで、第二実施形態では、電源部114aとインバータ回路113の第一電圧端子t23との間にヒューズ117aが接続されており、このヒューズ117aが溶断するほどの多大な電流が流れると、電源部114aがその電流を検知してメインCPU111にリセット信号を送り、実行中の遊技を停止させるようになっていた。
これに対し、本実施形態では、電源部114aと安定化電源回路114bが別体となっており、安定化電源回路114bとインバータ回路113の第一電圧端子t23とは接続されているものの、このインバータ回路113の第一電圧端子t23に電源部114aは、接続されていない。このため、そのインバータ回路113の第一電圧端子t23に大電流が流れても、電源部114aではその大電流を検知できないことから、メインCPU111にリセットがかからず、実行中の遊技が停止しない。
ただし、本実施形態のメイン制御基板11においては、変化検出部116として、電圧検出回路118aを備えている。電圧検出回路118aは、インバータ回路113の第一電圧端子t23に大電流が流れた場合に、その第一電圧端子t23に接続された抵抗R1における電圧降下を検出して、リセット信号をメインCPU111へ送る。これにより、メインCPU111にリセットがかかるので、実行中の遊技を停止させることができる。
Here, in the second embodiment, a fuse 117a is connected between the power supply unit 114a and the first voltage terminal t23 of the inverter circuit 113, and when a large amount of current flows to blow the fuse 117a, The unit 114a detects the current and sends a reset signal to the main CPU 111 to stop the game being executed.
In contrast, in the present embodiment, the power supply unit 114a and the stabilized power supply circuit 114b are separated, and the stabilized power supply circuit 114b and the first voltage terminal t23 of the inverter circuit 113 are connected. The power supply unit 114a is not connected to the first voltage terminal t23 of the inverter circuit 113. For this reason, even if a large current flows through the first voltage terminal t23 of the inverter circuit 113, since the large current cannot be detected by the power supply unit 114a, the main CPU 111 is not reset and the game being executed does not stop. .
However, the main control board 11 of the present embodiment includes a voltage detection circuit 118a as the change detection unit 116. When a large current flows through the first voltage terminal t23 of the inverter circuit 113, the voltage detection circuit 118a detects a voltage drop in the resistor R1 connected to the first voltage terminal t23, and sends a reset signal to the main CPU 111. send. Thereby, since the main CPU 111 is reset, the game being executed can be stopped.

これら安定化電源回路114bと、電圧検出回路118a、118bは、メイン制御基板11上において、次のような構成で接続されている。
安定化電源回路114bは、入力端子t61が電源を供給する装置(例えば、電源装置6あるいは電源基板(図示せず))に接続されており、出力端子t62が、抵抗R1の一端に接続されている。
抵抗R1の他端は、出力回路112を構成するインバータ回路113の第一電圧端子t23に接続されている。
The stabilized power supply circuit 114b and the voltage detection circuits 118a and 118b are connected on the main control board 11 in the following configuration.
In the stabilized power supply circuit 114b, the input terminal t61 is connected to a device that supplies power (for example, the power supply device 6 or a power supply board (not shown)), and the output terminal t62 is connected to one end of the resistor R1. Yes.
The other end of the resistor R1 is connected to the first voltage terminal t23 of the inverter circuit 113 that constitutes the output circuit 112.

電圧検出回路118aは、入力端子t52が、抵抗R1の他端とインバータ回路113の第一電圧端子t23との間に接続されており、リセット端子t53が、メインCPU111のリセット端子t13に接続されている。また、電圧検出回路118aの電圧端子t51には、電源電圧VDDが印加されている。
電圧検出回路118bは、入力端子t52が、インバータ回路113の第二電圧端子t24と抵抗R2の一端との間に接続されており、リセット端子t53が、メインCPU111のリセット端子t14に接続されている。また、電圧検出回路118bの電圧端子t51には、電源電圧VDDが印加されている。
抵抗R2の他端は、接地用端子115に接続されており、接地されている。
In the voltage detection circuit 118a, the input terminal t52 is connected between the other end of the resistor R1 and the first voltage terminal t23 of the inverter circuit 113, and the reset terminal t53 is connected to the reset terminal t13 of the main CPU 111. Yes. The power supply voltage VDD is applied to the voltage terminal t51 of the voltage detection circuit 118a.
In the voltage detection circuit 118b, the input terminal t52 is connected between the second voltage terminal t24 of the inverter circuit 113 and one end of the resistor R2, and the reset terminal t53 is connected to the reset terminal t14 of the main CPU 111. . The power supply voltage VDD is applied to the voltage terminal t51 of the voltage detection circuit 118b.
The other end of the resistor R2 is connected to the ground terminal 115 and is grounded.

メインCPU111の信号出力端子t11と出力回路112のインバータ回路113の入力端子t21との間には、ゲート119が接続されている。
メイン制御基板11とサブ制御基板21における他の接続構成は、第一実施形態における、メイン制御基板11とサブ制御基板21における他の接続構成と同様である。
A gate 119 is connected between the signal output terminal t11 of the main CPU 111 and the input terminal t21 of the inverter circuit 113 of the output circuit 112.
Other connection configurations of the main control board 11 and the sub control board 21 are the same as other connection configurations of the main control board 11 and the sub control board 21 in the first embodiment.

このような回路構成を備えたメイン制御基板11とサブ制御基板21においては、これらメイン制御基板11とサブ制御基板21とを接続する信号ケーブル30やコネクタに対して不正基板が取り付けられることがある。
ただし、このような不正基板が信号ケーブル30に接続された場合でも、この不正基板が接続されたこと、あるいは、この不正基板が所定の不正動作を実行したことを、メイン制御基板11の変化検出部116である電圧検出回路118a、118bが検出し、これら電圧検出回路118a、118bがメインCPU111にリセット信号を送ることで、このメインCPU111にリセットがかかって、実行中の遊技が停止し、不正な出玉の払い出しを阻止して、遊技場が損害を蒙る事態を回避又は抑制できるようになっている。
In the main control board 11 and the sub control board 21 having such a circuit configuration, an illegal board may be attached to the signal cable 30 or the connector that connects the main control board 11 and the sub control board 21. .
However, even when such an illegal board is connected to the signal cable 30, it is detected that the illegal board has been connected or that the illegal board has performed a predetermined illegal operation. The voltage detection circuits 118a and 118b, which are the unit 116, detect, and the voltage detection circuits 118a and 118b send a reset signal to the main CPU 111, so that the main CPU 111 is reset, and the game being executed is stopped and illegal. It is possible to prevent or control the situation where the game hall suffers damage by preventing the payout of a lot of balls.

このような優れた効果を奏する本実施形態のメイン制御基板11とサブ制御基板21の動作について、図12〜図15を参照して説明する。
なお、ここでは、次の項目について、順に説明する。
(1)正常状態
(2)不正基板接続状態
Operations of the main control board 11 and the sub control board 21 of the present embodiment that exhibit such excellent effects will be described with reference to FIGS.
Here, the following items will be described in order.
(1) Normal state (2) Unauthorized board connection state

(1)正常状態
不正基板が信号ケーブル30等に接続されていない正常な状態におけるメイン制御基板11とサブ制御基板21の動作は、基本的には、第二実施形態において「(1)正常状態」という項目の中で説明した内容と同様であるため、ここでの説明は、省略する。
ここでは、第二実施形態との相違点として、正常状態における電圧検出回路118a、118bの動作を説明する。
(1) Normal state The operation of the main control board 11 and the sub control board 21 in a normal state in which the illegal board is not connected to the signal cable 30 or the like is basically “(1) normal state in the second embodiment. ”Is the same as the content described in the item“, ”and the description thereof is omitted here.
Here, as a difference from the second embodiment, the operation of the voltage detection circuits 118a and 118b in a normal state will be described.

出力回路112を構成するインバータ回路113の第一電圧端子t23は、安定化電源回路114bから電圧VCCの供給を受けており、信号ケーブル30に不正基板が接続されていない正常状態においては、その電圧VCCが印加された状態が維持されている。
電圧検出回路118aは、インバータ回路113の第一電圧端子t23の電圧を入力端子t52で入力し、基準電圧VDDと比較する。そして、その入力した電圧が基準電圧VDDを上回っていることにより、リセット信号をリセット端子t53から出力しないようになっている。
これにより、メインCPU111では、リセット端子t13にリセット信号が入力されていないことから、リセットがかかっていない通常の状態として、通常のスロットマシン遊技を実行する。
The first voltage terminal t23 of the inverter circuit 113 constituting the output circuit 112 is supplied with the voltage VCC from the stabilized power supply circuit 114b, and in the normal state where the unauthorized board is not connected to the signal cable 30, the voltage The state where VCC is applied is maintained.
The voltage detection circuit 118a receives the voltage of the first voltage terminal t23 of the inverter circuit 113 at the input terminal t52 and compares it with the reference voltage VDD. Since the input voltage exceeds the reference voltage VDD, the reset signal is not output from the reset terminal t53.
As a result, since the reset signal is not input to the reset terminal t13, the main CPU 111 executes a normal slot machine game as a normal state where no reset is applied.

また、出力回路112を構成するインバータ回路113の第二電圧端子t24は、接地用端子115に接続されており、信号ケーブル30に不正基板が接続されていない正常状態においては、その第二電圧端子t24の電位がゼロとなっている。
電圧検出回路118bは、インバータ回路113の第二電圧端子t24の電位を入力端子t52で入力し、基準電圧VDDと比較する。そして、その入力した電圧が基準電圧VDDを下回っていることにより、リセット信号をリセット端子t53から出力しないようになっている。
これにより、メインCPU111では、リセット端子t14にリセット信号が入力されていないことから、リセットがかかっていない通常の状態として、通常のスロットマシン遊技を実行する。
Further, the second voltage terminal t24 of the inverter circuit 113 constituting the output circuit 112 is connected to the grounding terminal 115, and in the normal state where the illegal board is not connected to the signal cable 30, the second voltage terminal t24 is connected. The potential at t24 is zero.
The voltage detection circuit 118b inputs the potential of the second voltage terminal t24 of the inverter circuit 113 at the input terminal t52 and compares it with the reference voltage VDD. Since the input voltage is lower than the reference voltage VDD, the reset signal is not output from the reset terminal t53.
As a result, the main CPU 111 executes a normal slot machine game as a normal state in which no reset is applied since no reset signal is input to the reset terminal t14.

(2)不正基板接続状態
ここでは、メイン制御基板11とサブ制御基板21とを接続する信号ケーブル30やこの信号ケーブル30の端部に接続されたコネクタに不正基板が接続された場合、又は、この不正基板が動作した場合における、メイン制御基板11とサブ制御基板21の動作について説明する。
(2) Unauthorized board connection state Here, when an unauthorized board is connected to the signal cable 30 connecting the main control board 11 and the sub-control board 21 or the connector connected to the end of the signal cable 30, or The operation of the main control board 11 and the sub control board 21 when this unauthorized board is operated will be described.

(i)第一のタイプの不正基板が接続された場合
第一のタイプの不正基板は、信号ケーブル30をグラウンド(GND)にショート(接地)させることにより、この信号ケーブル30を通してメインCPU111からサブ制御基板21へ送信されている制御コマンドを消去して、遊技者に有利な遊技状態を不正に継続させるものである。
(I) When the first type of illegal board is connected The first type of illegal board is connected to the main CPU 111 through the signal cable 30 by short-circuiting (grounding) the signal cable 30 to the ground (GND). The control command transmitted to the control board 21 is deleted, and the gaming state advantageous to the player is illegally continued.

このタイプの不正基板が信号ケーブル30に接続された場合は、図14に示すように、その不正基板において信号ケーブル30がグラウンド(GND)にショートされるので、この信号ケーブル30の電位がゼロとなる。また、この信号ケーブル30が接続されたインバータ回路113の出力端子t22も、電位がゼロとなる。
この状態において、メインCPU111から制御コマンドが出力された場合、出力回路112を構成するインバータ回路113の入力端子t21に、電位がLを示す制御コマンドが入力されると、インバータ回路113であるCMOSのPMOS−FETがオンとなり、このPMOS−FETのソース−ドレイン間の抵抗が低下するので、電圧VCCを供給する安定化電源回路114bから、抵抗R1、インバータ回路113の第一電圧端子t23、出力端子t22、信号ケーブル30を通って、不正基板のグラウンド(GND)へ電流が流れ込む。
このような経路で電流が流れたとき、抵抗R1では電圧降下が生じる。この抵抗R1の他端に接続された電圧検出回路118aは、その降下した電圧を入力端子t52で入力し、基準電圧VDDと比較し、その降下した電圧が基準電圧VDDを下回ることで、リセット信号をリセット端子t53から出力する。これにより、不正基板が接続されたことを検出できる。
When this type of illegal board is connected to the signal cable 30, as shown in FIG. 14, the signal cable 30 is short-circuited to the ground (GND) on the illegal board, so that the potential of the signal cable 30 is zero. Become. The potential of the output terminal t22 of the inverter circuit 113 to which the signal cable 30 is connected is also zero.
In this state, when a control command is output from the main CPU 111, when a control command having a potential of L is input to the input terminal t 21 of the inverter circuit 113 constituting the output circuit 112, the CMOS of the inverter circuit 113 is connected. Since the PMOS-FET is turned on and the resistance between the source and drain of the PMOS-FET is lowered, the resistor R1, the first voltage terminal t23 of the inverter circuit 113, the output terminal are supplied from the stabilized power supply circuit 114b that supplies the voltage VCC. At t22, the current flows through the signal cable 30 to the ground (GND) of the illegal board.
When current flows through such a path, a voltage drop occurs in the resistor R1. The voltage detection circuit 118a connected to the other end of the resistor R1 inputs the lowered voltage at the input terminal t52, compares it with the reference voltage VDD, and the lowered voltage falls below the reference voltage VDD. Is output from the reset terminal t53. Thereby, it can be detected that an unauthorized substrate is connected.

メインCPU111は、リセット端子t13にてリセット信号を入力すると、リセットがかかって、実行中の遊技を停止させる。
よって、その不正基板が信号ケーブル30をグラウンドにショートした場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
When the main CPU 111 inputs a reset signal at the reset terminal t13, the main CPU 111 is reset and stops the game being executed.
Therefore, even when the illegal board short-circuits the signal cable 30 to the ground, it is possible to avoid a situation in which the ball is illegally paid out, and to prevent a situation where the game hall suffers damage.
Further, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. A player or a store clerk who visually observes the effect of repeating such an operation can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality. .

(ii)第二のタイプの不正基板が接続された場合
第二のタイプの不正基板は、接続された信号ケーブル30に対して不正コマンドを出力し、サブ制御基板21へ送り込むものである。
このタイプの不正基板が信号ケーブル30に接続された場合には、この不正基板又はメイン制御基板11及びサブ制御基板21において、次の状態が起こるようになっている。
(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
(ii−2)電圧検出回路118bが動作することにより不正基板を検出する
これらの状態について、順に説明する。
(Ii) When a second type of illegal board is connected The second type of illegal board outputs an illegal command to the connected signal cable 30 and sends it to the sub-control board 21.
When this type of illegal board is connected to the signal cable 30, the following state occurs in the illegal board or the main control board 11 and the sub control board 21.
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. (ii-2) The illegal board is detected by the operation of the voltage detection circuit 118b. These states will be described in order.

(ii−1)不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となる
メイン制御基板11の出力回路112を構成するインバータ回路113においては、出力インピーダンスが低インピーダンスとなっているために、不正基板から信号ケーブル30への不正コマンドの送り込みが不可能となっている。
この点については、既に第一実施形態で説明したので、ここでの説明は、省略する。
(Ii-1) An illegal command cannot be sent from the illegal board to the signal cable 30. In the inverter circuit 113 constituting the output circuit 112 of the main control board 11, the output impedance is low impedance. It is impossible to send an illegal command from the illegal board to the signal cable 30.
Since this point has already been described in the first embodiment, a description thereof is omitted here.

(ii−2)電圧検出回路118bが動作することにより不正基板を検出する
図15に示すように、第二のタイプの不正基板が信号ケーブル30に接続され、この不正基板が不正コマンドを送り込もうとして、信号ケーブル30に電圧VCCを印加した場合、メイン制御基板11は、次のように動作する。
不正コマンドが送り込まれるときは、通常、メインCPU111から制御コマンドが出力されていない待機状態となっているときである。この待機状態において、メインCPU111から電位がHを示す信号が出力されているとき、メイン制御基板11の出力回路112を構成するインバータ回路113においては、CMOSのNMOS−FETがオンの状態となる。
この場合において、不正基板が不正コマンドを送り込もうとして信号ケーブル30に電圧VCCを印加したとき、インバータ回路113の出力インピーダンスが非常に小さく、かつ、当該CMOSのNMOS−FETがオンの状態となっているため、その不正基板からの電流が、インバータ回路113の出力端子t22に流入し、NMOS−FETのドレインとソースとを通り、第二電圧端子t24、抵抗R2、接地用端子115を通って、グラウンドに流れ込む。
(Ii-2) An illegal board is detected by the operation of the voltage detection circuit 118b. As shown in FIG. 15, a second type of illegal board is connected to the signal cable 30, and this illegal board sends an illegal command. As another example, when the voltage VCC is applied to the signal cable 30, the main control board 11 operates as follows.
An illegal command is normally sent when the control command is not output from the main CPU 111. In this standby state, when a signal indicating the potential H is output from the main CPU 111, the CMOS NMOS-FET is turned on in the inverter circuit 113 constituting the output circuit 112 of the main control board 11.
In this case, when a voltage VCC is applied to the signal cable 30 to send an illegal command to the illegal board, the output impedance of the inverter circuit 113 is very small, and the NMOS-FET of the CMOS is turned on. Therefore, the current from the illegal substrate flows into the output terminal t22 of the inverter circuit 113, passes through the drain and source of the NMOS-FET, passes through the second voltage terminal t24, the resistor R2, and the grounding terminal 115. Flow into the ground.

このような経路で電流が流れたとき、抵抗R2で電圧が生じる。この抵抗R2の一端に接続された電圧検出回路118bは、その生じた電圧を入力端子t52で入力し、基準電圧VDDと比較し、その生じた電圧が基準電圧VDDを上回ることで、リセット信号をリセット端子t53から出力する。これにより、不正基板が接続されたことを検出できる。   When current flows through such a path, a voltage is generated at the resistor R2. The voltage detection circuit 118b connected to one end of the resistor R2 inputs the generated voltage at the input terminal t52 and compares it with the reference voltage VDD. When the generated voltage exceeds the reference voltage VDD, the reset signal is output. Output from the reset terminal t53. Thereby, it can be detected that an unauthorized substrate is connected.

メインCPU111は、リセット端子t14にてリセット信号を入力すると、リセットがかかって、実行中の遊技を停止させる。
よって、その不正基板が信号ケーブル30に電圧VCCが印加された場合でも、不正に出玉が払い出される事態を回避でき、遊技場が損害を蒙る事態を阻止できる。
さらに、サブ制御基板21においては、サブCPU211等に対して電源電圧VCCが供給されているので、演出制御プログラムにしたがった動作が継続される。ただし、メイン制御基板11からは制御コマンドが送られてこないので、サブ制御基板21では制御コマンドが上書きされず、遊技が停止したときの演出がその後も継続して行われるようになる。このような動作を繰り返す演出を目視した遊技者や遊技場の店員は、当該スロットマシン1において異常が発生したことを知得でき、店員は、この異常に対して適切な対応を講ずることができる。
When the main CPU 111 inputs a reset signal at the reset terminal t14, the main CPU 111 is reset and stops the game being executed.
Therefore, even when the unauthorized board is applied with the voltage VCC to the signal cable 30, it is possible to avoid the situation where the ball is illegally paid out, and the situation where the game hall suffers damage can be prevented.
Further, in the sub control board 21, since the power supply voltage VCC is supplied to the sub CPU 211 and the like, the operation according to the effect control program is continued. However, since the control command is not sent from the main control board 11, the control command is not overwritten on the sub-control board 21, and the effect when the game is stopped is continuously performed after that. A player or a store clerk who visually observes the effect of repeating such an operation can know that an abnormality has occurred in the slot machine 1, and the store clerk can take appropriate measures against this abnormality. .

以上説明したように、本実施形態の遊技機によれば、メイン制御基板に実装された出力回路の出力インピーダンスが低インピーダンスであるため、信号ケーブルに不正基板が接続された場合でも、この不正基板からサブ制御基板へ不正コマンドを送り込むことができないようになっている。これにより、不正に出玉が払い出される事態を回避することができ、遊技場が損害を蒙る事態を阻止できる。   As described above, according to the gaming machine of the present embodiment, since the output impedance of the output circuit mounted on the main control board is low impedance, even if the illegal board is connected to the signal cable, The illegal command cannot be sent to the sub-control board. As a result, it is possible to avoid a situation in which the game balls are illegally paid out, and to prevent a situation where the game hall suffers damage.

また、信号ケーブルに不正基板が接続されたことによってメイン制御基板上の回路に生じた電気的変化を検出する変化検出部をそのメイン制御基板上に備えているので、信号ケーブルに不正基板が接続されたことを検出できる。
さらに、ケーブルに接続された不正基板を検出した場合には、メイン制御基板のCPUにリセットがかかるなどして、実行中の遊技が停止することから、当該不正行為が行われた場合でも、不正に出玉が払い出される事態を回避することができ、遊技場が損害を蒙る事態を抑制できる。
しかも、変化検出部は、不正コマンドをサブ制御基板へ送り込む不正基板だけでなく、メイン制御基板から出力された制御コマンドを消去する不正基板がケーブルに接続された場合でも、この接続を検出できる。
In addition, since the main control board is equipped with a change detection unit that detects electrical changes that occur in the circuit on the main control board due to the unauthorized board being connected to the signal cable, the unauthorized board is connected to the signal cable. Can be detected.
In addition, if an illegal board connected to the cable is detected, the CPU on the main control board is reset, and the game being executed is stopped. It is possible to avoid a situation in which the game is paid out, and it is possible to suppress the situation where the game hall suffers damage.
In addition, the change detection unit can detect this connection not only when an unauthorized board sends an unauthorized command to the sub-control board but also when an unauthorized board that erases a control command output from the main control board is connected to the cable.

しかも、本実施形態のメイン制御基板及びサブ制御基板を実現するためには、メイン制御基板に変化検出部を設ける等、メイン制御基板に実装される回路の構成を変更すればよく、メインCPUを駆動するプログラムやサブCPUを駆動するプログラムについては、新たに開発する必要がほとんどなく、従来から使用しているものをそのまま使用することも可能なことから、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現できる。   Moreover, in order to realize the main control board and the sub control board of this embodiment, the configuration of the circuit mounted on the main control board may be changed, such as providing a change detection unit on the main control board, There is almost no need to newly develop a program to drive or a program to drive a sub CPU, and since a program that has been used in the past can be used as it is, the labor required for program development is reduced. However, effective fraud prevention technology can be realized.

また、本実施形態におけるメイン制御基板とサブ制御基板の構成は、メイン制御基板に実装された出力回路の出力インピーダンスを低インピーダンスとし、このメイン制御基板に変化検出部を設けるものであり、サブ制御基板からメイン制御基板へのデータ信号の送信を新たに追加するものではない。つまり、本発明は、メイン制御基板からサブ制御基板への単方向データ通信を遵守したものであることから、既存の遊技機の機種や新規の遊技機の機種においても、本発明を適用することができる。   The configuration of the main control board and the sub control board in this embodiment is such that the output impedance of the output circuit mounted on the main control board is set to a low impedance, and a change detection unit is provided on the main control board. It does not newly add transmission of a data signal from the board to the main control board. In other words, since the present invention complies with unidirectional data communication from the main control board to the sub control board, the present invention can also be applied to existing game machine models and new game machine models. Can do.

以上、本発明の遊技機の好ましい実施形態について説明したが、本発明に係る遊技機は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、本発明を適用する遊技機の例としてスロットマシンを挙げたが、本発明を適用可能な遊技機は、スロットマシンに限るものではなく、メイン制御基板とサブ制御基板とを備えた遊技機、例えば、パチンコ機、玉スロ、雀球機、アレンジボールなどの遊技機にも適用可能である。
The preferred embodiment of the gaming machine of the present invention has been described above, but the gaming machine according to the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention. Needless to say.
For example, in the above-described embodiment, the slot machine is given as an example of the gaming machine to which the present invention is applied. However, the gaming machine to which the present invention is applicable is not limited to the slot machine, and the main control board and the sub control board. The present invention is also applicable to gaming machines such as pachinko machines, ball slots, sparrow balls, and arrangement balls.

また、上述した実施形態では、変化検出部としてヒューズを用いた構成を第二実施形態及び第三実施形態とし、変化検出部として電圧検出回路を用いた構成を第四実施形態として説明したが、これら第二実施形態〜第四実施形態は、任意に組み合わせることができる。
例えば、第二実施形態と第四実施形態とを組み合わせることにより、図16に示す構成とすることができる。すなわち、変化検出部としてヒューズ(117a、117b)を実装したメイン制御基板において、安定化電源回路と電圧検出回路とを備えた構成とすることができる。
また、例えば、第三実施形態と第四実施形態とを組み合わせることにより、図17に示す構成とすることができる。すなわち、変化検出部としてヒューズ(117c)を実装したメイン制御基板において、安定化電源回路と電圧検出回路とを備えた構成とすることができる。
In the above-described embodiment, the configuration using the fuse as the change detection unit is described as the second embodiment and the third embodiment, and the configuration using the voltage detection circuit as the change detection unit is described as the fourth embodiment. These second to fourth embodiments can be arbitrarily combined.
For example, it can be set as the structure shown in FIG. 16 by combining 2nd embodiment and 4th embodiment. That is, the main control board on which the fuses (117a, 117b) are mounted as the change detection unit can be configured to include a stabilized power supply circuit and a voltage detection circuit.
Further, for example, by combining the third embodiment and the fourth embodiment, the configuration shown in FIG. 17 can be obtained. That is, the main control board on which the fuse (117c) is mounted as the change detection unit can be configured to include a stabilized power supply circuit and a voltage detection circuit.

さらに、上述した第二実施形態では、変化検出部としてヒューズ(117a、117b)を実装したメイン制御基板において、メインCPUに対する電源電圧と、インバータ回路に対する電圧を、電源部(114a)から供給する構成としたが、この構成に限るものではなく、図18に示すように、変化検出部としてヒューズを実装したメイン制御基板において、メインCPUに対する電源電圧を電源部(114a)から供給し、インバータ回路に対する電圧を安定化電源回路(114b)から供給する構成とすることができる。
同様に、上述した第三実施形態では、変化検出部としてヒューズ(117c)を実装したメイン制御基板において、メインCPUに対する電源電圧と、インバータ回路に対する電圧を、電源部(114a)から供給する構成としたが、この構成に限るものではなく、図19に示すように、変化検出部としてヒューズを実装したメイン制御基板において、メインCPUに対する電源電圧を電源部(114a)から供給し、インバータ回路に対する電圧を安定化電源回路(114b)から供給する構成とすることができる。
Furthermore, in the above-described second embodiment, the main control board on which the fuses (117a, 117b) are mounted as the change detection unit is configured to supply the power supply voltage for the main CPU and the voltage for the inverter circuit from the power supply unit (114a). However, the present invention is not limited to this configuration. As shown in FIG. 18, in the main control board on which a fuse is mounted as a change detection unit, the power supply voltage for the main CPU is supplied from the power supply unit (114a), and the inverter circuit is connected. The voltage can be supplied from the stabilized power supply circuit (114b).
Similarly, in the above-described third embodiment, in the main control board on which the fuse (117c) is mounted as the change detection unit, the power supply voltage for the main CPU and the voltage for the inverter circuit are supplied from the power supply unit (114a). However, the present invention is not limited to this configuration. As shown in FIG. 19, in the main control board on which the fuse is mounted as the change detection unit, the power supply voltage for the main CPU is supplied from the power supply unit (114a) and the voltage for the inverter circuit is supplied. Can be supplied from the stabilized power supply circuit (114b).

また、上述した実施形態では、メイン制御基板に実装される出力回路として、制御コマンドを反転させて出力するインバータ回路を用いる構成としたが、出力回路は、論理反転回路であるインバータ回路を用いることに限るものではなく、例えば、入力した制御コマンドをサブCPUへ送信可能な回路を用いることができる。   In the above-described embodiment, the inverter circuit that inverts and outputs the control command is used as the output circuit mounted on the main control board. However, the output circuit uses an inverter circuit that is a logic inverting circuit. For example, a circuit capable of transmitting the input control command to the sub CPU can be used.

本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に利用可能である。   The present invention can be used for a gaming machine including a main control board that controls the progress of a game and a sub-control board that controls a predetermined effect.

1 スロットマシン(遊技機)
11 メイン制御基板
111 メインCPU
112 出力回路
114a 電源部(第一の電源部)
114b 安定化電源回路(第二の電源部)
116 変化検出部
117(117a〜117c) ヒューズ
118(118a、118b) 電圧検出回路
21 サブ制御基板
30 信号ケーブル
t21 入力端子
t22 出力端子
1 slot machine (game machine)
11 Main control board 111 Main CPU
112 output circuit 114a power supply section (first power supply section)
114b Stabilized power supply circuit (second power supply unit)
116 Change Detection Unit 117 (117a to 117c) Fuse 118 (118a, 118b) Voltage Detection Circuit 21 Sub Control Board 30 Signal Cable t21 Input Terminal t22 Output Terminal

Claims (6)

遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、
前記メイン制御基板は、
所定の制御コマンドを出力するメインCPUと、
前記制御コマンドを前記サブ制御基板へ送る出力回路とを備え、
前記出力回路から出力された前記制御コマンドを前記サブ制御基板へ送るための信号ケーブルが、前記メイン制御基板と前記サブ制御基板との間に接続され、
前記出力回路は、前記メインCPUから出力された前記制御コマンドを入力する入力端子と、前記信号ケーブルに接続されるとともに前記制御コマンドを出力する出力端子とを有し、
前記出力回路における前記出力端子側の出力インピーダンスは、
前記信号ケーブルに不正目的の基板が接続され、前記不正目的の基板から前記信号ケーブルに電圧が印加されたときに、前記出力回路の前記出力端子における電圧の極性が変化しない値である
ことを特徴とする遊技機。
A gaming machine comprising a main control board for controlling the progress of a game and a sub-control board for controlling a predetermined effect,
The main control board is
A main CPU that outputs a predetermined control command;
An output circuit for sending the control command to the sub-control board,
A signal cable for sending the control command output from the output circuit to the sub control board is connected between the main control board and the sub control board,
The output circuit includes an input terminal that inputs the control command output from the main CPU, and an output terminal that is connected to the signal cable and outputs the control command.
The output impedance on the output terminal side in the output circuit is:
The polarity of the voltage at the output terminal of the output circuit does not change when an unauthorized board is connected to the signal cable and a voltage is applied from the unauthorized board to the signal cable. A gaming machine.
前記信号ケーブルに接続された不正目的の基板が所定の動作を実行したことにより前記メイン制御基板に実装されている回路で電気的変化が生じたことを検出する変化検出部を、前記メイン制御基板に備えた
ことを特徴とする請求項1記載の遊技機。
A change detecting unit for detecting that an electrical change has occurred in a circuit mounted on the main control board by executing a predetermined operation by an unauthorized board connected to the signal cable; The gaming machine according to claim 1, further comprising:
前記変化検出部として、ヒューズを備え、
前記信号ケーブルに接続された前記不正目的の基板が所定の動作を実行したことにより、前記メイン制御基板に実装されている前記出力回路に所定値以上の電流が流れて、前記ヒューズが溶断することにより、前記不正目的の基板を検出する
ことを特徴とする請求項2記載の遊技機。
As the change detection unit, a fuse is provided,
When the unauthorized substrate connected to the signal cable performs a predetermined operation, a current of a predetermined value or more flows through the output circuit mounted on the main control board, and the fuse is blown. The gaming machine according to claim 2, wherein the unauthorized board is detected.
前記変化検出部として、電圧検出回路を備え、
この電圧検出回路は、前記信号ケーブルに接続された前記不正目的の基板が所定の動作を実行したことにより、前記メイン制御基板に実装されている前記出力回路に接続された配線上の電圧が変動したことを検出することにより、前記不正目的の基板を検出する
ことを特徴とする請求項2記載の遊技機。
As the change detection unit, a voltage detection circuit is provided,
In this voltage detection circuit, the voltage on the wiring connected to the output circuit mounted on the main control board fluctuates due to execution of a predetermined operation by the unauthorized board connected to the signal cable. The gaming machine according to claim 2, wherein the illegal purpose substrate is detected by detecting the fact that the game has been performed.
前記電圧検出回路は、前記配線上の電圧が変動したことを検出すると、前記メインCPUをリセットするためのリセット信号を出力し、
前記メインCPUは、前記リセット信号を入力すると、実行中の遊技を停止させる
ことを特徴とする請求項4記載の遊技機。
When detecting that the voltage on the wiring has fluctuated, the voltage detection circuit outputs a reset signal for resetting the main CPU,
The gaming machine according to claim 4, wherein the main CPU stops the game being executed when the reset signal is input.
前記メイン制御基板は、
前記メインCPUに電源電圧を供給する第一の電源部と、
前記出力回路に電圧を供給する第二の電源部とを有した
ことを特徴とする請求項1〜5のいずれかに記載の遊技機。
The main control board is
A first power supply for supplying a power supply voltage to the main CPU;
The gaming machine according to claim 1, further comprising: a second power supply unit that supplies a voltage to the output circuit.
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