JP2015056845A - Signal transmission device, signal reception device and signal transmission system - Google Patents
Signal transmission device, signal reception device and signal transmission system Download PDFInfo
- Publication number
- JP2015056845A JP2015056845A JP2013190454A JP2013190454A JP2015056845A JP 2015056845 A JP2015056845 A JP 2015056845A JP 2013190454 A JP2013190454 A JP 2013190454A JP 2013190454 A JP2013190454 A JP 2013190454A JP 2015056845 A JP2015056845 A JP 2015056845A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- driver circuit
- voltage
- circuit
- output type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Abstract
Description
本発明は、例えば差動信号などの伝送信号を送信する信号送信装置、前記伝送信号を受信する信号受信装置、これら信号送信装置及び信号受信装置を備えた信号伝送システムに関する。 The present invention relates to a signal transmission device that transmits a transmission signal such as a differential signal, a signal reception device that receives the transmission signal, and a signal transmission system including these signal transmission device and signal reception device.
信号を伝送するとき、信号の伝送には、伝送に用いる伝送路の信号減衰特性、データレート、ＥＭＩ、及び信号受信回路の特性などの条件が影響する。 When transmitting a signal, signal transmission is affected by conditions such as signal attenuation characteristics of a transmission path used for transmission, data rate, EMI, and characteristics of a signal receiving circuit.
信号伝送に関して様々な技術が開発されている。例えば、特許文献１には、通信速度の高速化に加えて、消費電力の低減あるいは伝送波形品質の向上を図る出力ドライバ回路が開示されている。
Various techniques have been developed for signal transmission. For example,
減衰が大きい伝送路を用いる場合、伝送信号の波形が伝送路で劣化する恐れがある。よって、伝送信号の電圧によっては信号受信装置での信号誤り率が増大するおそれがある。よって、信号誤り率を低減するために、信号送信装置によって出力される伝送信号の電圧を大きくすることが考えられる。しかし、伝送信号の電圧を大きくすることによって、信号送信装置の消費電力が増大するという問題がある。 When a transmission line with large attenuation is used, the waveform of the transmission signal may be deteriorated in the transmission line. Therefore, depending on the voltage of the transmission signal, the signal error rate in the signal receiving apparatus may increase. Therefore, in order to reduce the signal error rate, it is conceivable to increase the voltage of the transmission signal output by the signal transmission device. However, there is a problem that the power consumption of the signal transmission device increases by increasing the voltage of the transmission signal.
本発明の目的は以上の問題点を解決し、信号送信装置によって出力される伝送信号の電圧を大きくする際に生じる信号送信装置での消費電力の増大を抑制できる信号送信装置を提供することである。 An object of the present invention is to solve the above problems and provide a signal transmission device that can suppress an increase in power consumption in the signal transmission device that occurs when the voltage of a transmission signal output by the signal transmission device is increased. is there.
本発明にかかる信号送信装置は、信号伝送路を介して所定の伝送信号を信号受信装置に送信する信号送信装置であって、
前記伝送信号を増幅して、実質的に信号電流を用いて送信する電流出力型ドライバ回路と、
前記伝送信号を増幅して、実質的に信号電圧を用いて送信する電圧出力型ドライバ回路と、
所定のテスト信号を生成する信号生成部と、
前記電流出力型ドライバ回路及び前記電圧出力型ドライバ回路の動作を制御する制御手段とを備え、
前記制御手段は、前記テスト信号を前記信号送信装置に送信したときに、前記信号受信装置において受信されたテスト信号の信号品質が所定のしきい値以上であることを示す比較結果通知信号に基づいて、前記電流出力型ドライバ回路を選択して前記伝送信号を増幅して送信するように制御する一方、前記テスト信号の信号品質が所定のしきい値未満であることを示す比較結果通知信号に基づいて、前記制御手段は、前記電圧出力型ドライバ回路を選択して前記伝送信号を増幅して送信するように制御することを特徴とする。
A signal transmission device according to the present invention is a signal transmission device that transmits a predetermined transmission signal to a signal reception device via a signal transmission path,
A current output driver circuit that amplifies the transmission signal and transmits it substantially using a signal current;
A voltage output type driver circuit that amplifies the transmission signal and transmits substantially using the signal voltage;
A signal generator for generating a predetermined test signal;
Control means for controlling the operation of the current output type driver circuit and the voltage output type driver circuit,
The control means is based on a comparison result notification signal indicating that the signal quality of the test signal received by the signal receiving device is equal to or higher than a predetermined threshold when the test signal is transmitted to the signal transmitting device. A comparison result notification signal indicating that the signal quality of the test signal is less than a predetermined threshold value, while controlling to select the current output driver circuit and amplify and transmit the transmission signal. On the basis of the above, the control means controls to select the voltage output type driver circuit and amplify and transmit the transmission signal.
本発明によれば、信号送信装置によって出力される伝送信号の電圧を大きくする際に生じる信号送信装置での消費電力の増大を抑制できる信号送信装置を提供することできる。 ADVANTAGE OF THE INVENTION According to this invention, the signal transmission apparatus which can suppress the increase in the power consumption in the signal transmission apparatus produced when enlarging the voltage of the transmission signal output by a signal transmission apparatus can be provided.
以下、適宜図面を参照しながら本発明の実施形態を説明する。なお、同一の構成要素については同一の符号を付す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings as appropriate. In addition, the same code | symbol is attached | subjected about the same component.
実施形態１．
図１は、実施形態１に係る差動伝送システム１０の構成を示すブロック図である。図１に示すように、本実施形態に係る差動伝送システム１０は、送信装置１００と、受信装置２００と、差動伝送路３００とを備えて構成される。送信装置１００は、データ発生回路１４０と、セレクタ１１０と、電流出力型ドライバ回路１２０と、電圧出力型ドライバ回路１３０と、コントローラ１５０とを備えて構成される。差動伝送路３００は、伝送路３０１，３０２と、カップリング容量Ｃ１〜Ｃ４とを備えて構成される。
FIG. 1 is a block diagram illustrating a configuration of a
差動伝送システム１０はテストモードとデータ伝送モードとの２つの動作モードを有する。テストモードは、差動伝送システム１０が備える２つの出力ドライバのうちのいずれを用いるかを決定するためのモードである。データ伝送モードは、テストモード以外においてデータを伝送するモードである。
The
図１において、電流出力型ドライバ回路１２０及び電圧出力型ドライバ回路１３０は、送信装置１００の出力端子Ｔｘｐ，Ｔｘｍに接続される。送信装置１００の出力端子Ｔｘｐは、差動伝送路３００の伝送路３０１とカップリング容量Ｃ１，Ｃ２を介して、受信装置２００の入力端子Ｒｘｐに接続される。送信装置１００の出力端子Ｔｘｍは、差動伝送路３００の伝送路３０２とカップリング容量Ｃ３，Ｃ４を介して、受信装置２００の入力端子Ｒｘｍに接続される。
In FIG. 1, the current
コントローラ１５０は、テストモードにおいて、データ発生回路１４０に、出力ドライバの選択の判定に用いるテストデータＴＸ，ＴＹの生成を指示するための送信指示信号ＳＴを生成してデータ発生回路１４０に出力する。また、コントローラ１５０は、受信装置２００から入力される比較結果通知信号ＳＮに基づいて、ドライバ選択信号Ｓｅｌをセレクタ１１０に出力する。ドライバ選択信号Ｓｅｌは、電流出力型ドライバ回路１２０及び電圧出力型ドライバ回路１３０のうちの一方を出力ドライバとして選択するための信号である。
In the test mode, the
データ発生回路１４０は、所定のデータＤＸ，ＤＹを生成してセレクタ１１０に出力する。ここで、データＤＸ，ＤＹはそれぞれ、互いに反転関係にあり、ハイレベル又はローレベルを有する２値のデジタルデータである。
The
セレクタ１１０は、入力された選択信号Ｓｅｌに基づいて、電流出力型ドライバ回路１２０を出力ドライバとして選択するか否かを切り替えるための切替信号Ｓｌｐを生成して、電流出力型ドライバ回路１２０に出力する。また、セレクタ１１０は、入力されたデータＤＸ，ＤＹと選択信号Ｓｅｌとに基づいて、電圧出力型ドライバ回路１３０を制御するための制御信号ＤＸＰ，ＤＸＮ，ＤＹＰ，ＤＹＮを生成して、電圧出力型ドライバ回路１３０に出力する。セレクタ１１０は、切替信号Ｓｌｐと制御信号ＤＸＰ，ＤＸＮ，ＤＹＰ，ＤＹＮとによって、電流出力型ドライバ回路１２０及び電圧出力型ドライバ回路１３０のうちの一方を出力ドライバとして選択する。
The
選択された電流出力型ドライバ回路１２０又は電圧出力型ドライバ回路１３０は、入力されるデータＤＸ，ＤＹを駆動することによりデータＤＸ，ＤＹを含む差動信号を生成して、差動伝送路３００を介して受信装置２００に送信する。受信装置２００は、送信装置１００から受信した差動信号に基づいて、出力ドライバを選択するために用いる選択信号Ｓｅｌを生成してセレクタ１１０に出力する。
The selected current output
図２は、図１のセレクタ１１０の構成を示す回路図である。図２に示すように、セレクタ１１０は、インバータ１１１と、ノアゲート１１２，１１４と、ナンドゲート１１３，１１５とを備えて構成される。
FIG. 2 is a circuit diagram showing a configuration of the
図２において、データ発生回路１４０から入力されたデータＤＸ，ＤＹは、電流出力型ドライバ回路１２０にそのまま出力される。また、データＤＸはノアゲート１１２の第１入力端子とナンドゲートの１１３の第１入力端子とに入力される。また、データＤＹはノアゲート１１４の第１入力端子とナンドゲートの１１５の第１入力端子とに入力される。受信装置２００から入力された選択信号Ｓｅｌは、切替信号Ｓｌｐとして電流出力型ドライバ回路１２０に出力される。また、選択信号Ｓｅｌは、ナンドゲート１１３の第２入力端子と、ナンドゲート１１５の第２入力端子とに入力される。また、選択信号Ｓｅｌはインバータ１１１を介して、ノアゲート１１２の第２入力端子とノアゲート１１４の第２入力端子とに入力される。
In FIG. 2, the data DX and DY input from the
ノアゲート１１２は、入力されたデータＤＸと反転された選択信号Ｓｅｌとの否定論理和を演算し、演算結果を示す制御信号ＤＹＮを電圧出力型ドライバ回路１３０に出力する。ナンドゲート１１３は、入力されたデータＤＸと選択信号Ｓｅｌとの否定論理積を演算し、演算結果を示す制御信号ＤＹＰを電圧出力型ドライバ回路１３０に出力する。ノアゲート１１４は、入力されたデータＤＹと反転された選択信号Ｓｅｌとの否定論理和を演算し、演算結果を示す制御信号ＤＸＮを電圧出力型ドライバ回路１３０に出力する。ナンドゲート１１５は、入力されたデータＤＹと選択信号Ｓｅｌとの否定論理積を演算し、演算結果を示す制御信号ＤＸＰを電圧出力型ドライバ回路１３０に出力する。
The NOR
以上のように構成されたセレクタ１１０において、データ発生回路１４０から入力されたデータＤＸ，ＤＹはそのまま電流出力型ドライバ回路１２０に出力される。受信装置２００から入力された選択信号Ｓｅｌは切替信号Ｓｌｐとして電流出力型ドライバ回路１２０に出力される。これにより、セレクタ１１０は、選択信号Ｓｅｌがローレベルであるとき電流出力型ドライバ回路１２０を動作させる一方、選択信号Ｓｅｌがハイレベルであるとき電流出力型ドライバ回路１２０の動作を停止させる。
In the
また、セレクタ１１０は、入力された選択信号Ｓｅｌがハイレベルのとき、入力されたデータＤＸと同じ信号レベルの制御信号ＤＸＮ，ＤＸＰと、入力されたデータＤＹと同じ信号レベルの制御信号ＤＹＮ，ＤＹＰとを電圧出力型ドライバ回路１３０に出力する。これにより、セレクタ１１０は電圧出力型ドライバ回路１３０を動作させる。
Further, the
一方、入力された選択信号Ｓｅｌがローレベルのときは、ノアゲート１１２，１１４の第２入力端子に入力される信号の信号レベルはハイレベルである。よって、ノアゲート１１２，１１４によって出力される制御信号ＤＹＮ，ＤＸＮはデータＤＸ，ＤＹの信号レベルに関わらずローレベルとなる。また、ナンドゲート１１３，１１５の第２入力端子に入力される信号の信号レベルはローレベルである。よって、ナンドゲート１１３，１１５によって出力される制御信号ＤＹＰ，ＤＸＰはデータＤＸ，ＤＹの信号レベルに関わらずハイレベルとなる。従ってセレクタ１１０は、入力された選択信号Ｓｅｌがローレベルのとき、ローレベルの制御信号ＤＹＮ，ＤＸＮとハイレベルの制御信号ＤＹＰ，ＤＸＰとを電圧出力型ドライバ回路１３０に出力する。これにより、セレクタ１１０は電圧出力型ドライバ回路１３０の動作を停止させる。
On the other hand, when the input selection signal Sel is at the low level, the signal level of the signal input to the second input terminals of the NOR
図３は、図１の電流出力型ドライバ回路１２０の構成を示す回路図である。図３に示すように、電流出力型ドライバ回路１２０は、電流出力型ドライバ１２５ａを備えて構成される。電流出力型ドライバ１２５ａは２個の定電流源１２１，１２２と、スイッチング回路１２３とを備えて構成される。スイッチング回路１２３は、２個のｐチャンネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）ＴＰ１，ＴＰ２と、２個のｎチャンネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）ＴＮ１，ＴＮ２と、バイアス電圧生成回路１２４とを備えて構成される。バイアス電圧生成回路１２４は、抵抗Ｒ１と、抵抗値Ｚ０[Ω]を有する抵抗Ｒ２と、抵抗値Ｚ０[Ω]を有する抵抗Ｒ３とを備えて構成される。ここで、抵抗Ｒ１の抵抗値は抵抗値Ｚ０[Ω]よりも十分に大きくなるように設定される。
FIG. 3 is a circuit diagram showing a configuration of the current output
図３において、電源電圧Ｖｄｄは定電流源１２１を介してｐＭＯＳトランジスタＴＰ１，ＴＰ２の各ソースに接続される。ｐＭＯＳトランジスタＴＰ１のドレインはバイアス電圧生成回路１２４ｎの抵抗Ｒ２の一端、ｎＭＯＳトランジスタＴＮ１のドレイン及び出力端子Ｔｘｍに接続される。ｎＭＯＳトランジスタＴＮ１のソースは定電流源１２２を介して接地される。ｐＭＯＳトランジスタＴＰ２のドレインはバイアス電圧生成回路１２４の抵抗Ｒ３の一端、ｎＭＯＳトランジスタＴＮ２のドレイン及び出力端子Ｔｘｐに接続される。ｎＭＯＳトランジスタＴＮ２のソースは定電流源１２２を介して接地される。バイアス電圧生成回路１２４において、所定の定電圧Ｖｄｃは抵抗Ｒ１を介して抵抗Ｒ２の他端及び抵抗Ｒ３の他端に接続される。
In FIG. 3, the power supply voltage Vdd is connected to the sources of the pMOS transistors TP1 and TP2 via the constant
セレクタ１１０から入力されたデータＤＸは、ｐＭＯＳトランジスタＴＰ１のゲートとｎＭＯＳトランジスタＴＮ１のゲートとに入力される。また、入力されたデータＤＹは、ｐＭＯＳトランジスタＴＰ２のゲートとｎＭＯＳトランジスタＴＮ２のゲートとに入力される。また、入力された切替信号Ｓｌｐは定電流源１２１，１２２に入力される。定電流源１２１，１２２は、切替信号Ｓｌｐがローレベルのとき所定の定電流Ｉｄを流す一方、切替信号Ｓｌｐがハイレベルのとき電流を流さない。
The data DX input from the
本実施形態では、伝送路３０１，３０２のそれぞれの特性インピーダンスはＺ０[Ω]であるので、差動伝送路３００としての特性インピーダンスは２×Ｚ０[Ω]である。よって、送信装置１００−差動伝送路３００間及び受信装置２００−差動伝送路３００間でのインピーダンス整合のために、送信装置１００の出力インピーダンスは２×Ｚ０[Ω]に、受信装置２００の入力インピーダンスＲｒは２×Ｚ０[Ω]に設定される。ここで、抵抗値Ｚ０[Ω]を有する抵抗Ｒ２，Ｒ３は受信装置２００の入力インピーダンスＲｒと並列に接続されるので、抵抗Ｒ２，Ｒ３と入力インピーダンスＲｒとの合成抵抗はＺ０[Ω]となる。
In the present embodiment, since the characteristic impedance of each of the
以上のように構成された電流出力型ドライバ回路１２０によれば、セレクタ１１０から入力されたデータＤＸがハイレベルであり、データＤＹがローレベルであるとき、ｐＭＯＳトランジスタＴＰ２とｎＭＯＳトランジスタＴＮ１とがオンする。また、このとき、ｐＭＯＳトランジスタＴＰ１とｎＭＯＳトランジスタＴＮ２とがオフする。よって、電流出力型ドライバ回路１２０は、所定の送信電流を、送信装置１００の出力端子Ｔｘｐから出力端子Ｔｘｍの向きで受信装置２００の入力インピーダンスＲｒに流す。
According to the current output
一方、入力されたデータＤＸがローレベルであり、データＤＹがハイレベルであるとき、ｐＭＯＳトランジスタＴＰ１とｎＭＯＳトランジスタＴＮ２とがオンし、ｐＭＯＳトランジスタＴＰ２とｎＭＯＳトランジスタＴＮ１とがオフする。よって、電流出力型ドライバ回路１２０は、所定の送信電流を、送信装置１００の出力端子Ｔｘｍから出力端子Ｔｘｐの向きで受信装置２００の入力インピーダンスＲｒに流す。
On the other hand, when the input data DX is at a low level and the data DY is at a high level, the pMOS transistor TP1 and the nMOS transistor TN2 are turned on, and the pMOS transistor TP2 and the nMOS transistor TN1 are turned off. Therefore, the current output
従って、電流出力型ドライバ回路１２０は、入力された切替信号Ｓｌｐがローレベルのとき動作し、データＤＸ，ＤＹに応じて送信電流の向きが変化する差動信号を受信装置２００に送信する一方、切替信号Ｓｌｐがハイレベルのときは動作を停止する。
Accordingly, the current output
図４は、図１の電圧出力型ドライバ回路１３０の構成を示す回路図である。図４に示すように、電圧出力型ドライバ回路１３０は、電圧生成回路１３１と、４つの抵抗ユニットＵＰ１１，ＵＰ１２，ＵＮ１１，ＵＮ１２とを備えて構成される。抵抗ユニットＵＰ１１は、ｐＭＯＳトランジスタＴＰ１１と、抵抗Ｒ１１とを備えて構成される。抵抗ユニットＵＮ１１は、ｐＭＯＳトランジスタＴＮ１１と、抵抗Ｒ１２とを備えて構成される。抵抗ユニットＵＰ１２は、ｐＭＯＳトランジスタＴＰ１２と、抵抗Ｒ１３とを備えて構成される。抵抗ユニットＵＮ１２は、ｐＭＯＳトランジスタＴＮ１２と、抵抗Ｒ１４とを備えて構成される。
FIG. 4 is a circuit diagram showing a configuration of the voltage output
図４において、電圧生成回路１３１の定電圧Ｖｇを出力する端子は、２個のｐＭＯＳトランジスタＴＰ１１，ＴＰ１２の各ソースに接続される。ｐＭＯＳトランジスタＴＰ１１のドレインは抵抗Ｒ１１を介して、出力端子Ｔｘｍ及び抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２の他端はｎＭＯＳトランジスタＴＮ１１のドレイン及びソースを介して接地される。ｐＭＯＳトランジスタＴＰ１２のドレインは抵抗Ｒ１３を介して、出力端子Ｔｘｐ及び抵抗Ｒ１４の一端に接続される。抵抗Ｒ１４の他端はｎＭＯＳトランジスタＴＮ１２のドレイン及びソースを介して接地される。
In FIG. 4, a terminal for outputting the constant voltage Vg of the
抵抗Ｒ１１〜Ｒ１４は、送信装置１００と差動伝送路３００との間、及び差動伝送路３００と受信装置２００との間でインピーダンス整合をとるために設けられる。ここで、抵抗Ｒ１１の抵抗値は、抵抗Ｒ１１の抵抗値とｐＭＯＳトランジスタＴＰ１１のオン抵抗との合計である抵抗ユニットＵＰ１１の抵抗値がＺ０[Ω]となるように設定される。また、抵抗Ｒ１２，１３，１４の各抵抗値は、抵抗Ｒ１１と同様に、抵抗ユニットＵＰ１２，ＵＮ１１，ＵＮ１２の各抵抗値がＺ０[Ω]となるように設定される。
The resistors R11 to R14 are provided for impedance matching between the transmission device 100 and the
セレクタ１１０から入力された制御信号ＤＸＰはｐＭＯＳトランジスタＴＰ１１のゲートに入力される。入力された制御信号ＤＹＰはｐＭＯＳトランジスタＴＰ１２のゲートに入力される。入力された制御信号ＤＸＮはｎＭＯＳトランジスタＴＮ１１のゲートに入力される。入力された制御信号ＤＹＮはｎＭＯＳトランジスタＴＮ１２のゲートに入力される。
The control signal DXP input from the
本実施形態では、電圧出力型ドライバ回路１３０は以下の能力を有するように構成される。電圧出力型ドライバ回路１３０は、電圧出力型ドライバ回路１３０を用いた場合に生じる入力インピーダンスＲｒでの両端電圧が、電流出力型ドライバ回路１２０を用いた場合の入力インピーダンスＲｒでの両端電圧より大きくなるように設定される。さらに、電圧出力型ドライバ回路１３０は、受信装置２００によって受信される差動信号の検出電圧Ｖｄｔが所定のしきい値電圧Ｖｒｅｆ−ｔｈ（図７参照）以上であるように設定される。ここで、例えば、定電流Ｉｄ及び／又は定電圧Ｖｇが、前記条件を満たすように予め決められる。
In the present embodiment, the voltage output
以上のように構成された電圧出力型ドライバ回路１３０において、制御信号ＤＸＰ，ＤＸＮがハイレベルであり、制御信号ＤＹＰ，ＤＹＮがローレベルである場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ１２とｎＭＯＳトランジスタＴＮ１１とがオンし、ｐＭＯＳトランジスタＴＰ１１とｎＭＯＳトランジスタＴＮ１２とがオフする。よって、電圧出力型ドライバ回路１３０は、入力インピーダンスＲｒの出力端子Ｔｘｐ側端子をハイレベルにし、入力インピーダンスＲｒの出力端子Ｔｘｍ側端子をローレベルにする。
In the voltage output
一方、入力された制御信号ＤＸＰ，ＤＸＮがローレベルであり、制御信号ＤＹＰ，ＤＹＮがハイレベルである場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ１１とｎＭＯＳトランジスタＴＮ１２とがオンし、ｐＭＯＳトランジスタＴＰ１２とｎＭＯＳトランジスタＴＮ１１とがオフする。よって、電圧出力型ドライバ回路１３０は、受信装置２００の入力インピーダンスＲｒの出力端子Ｔｘｐ側端子をローレベルにし、入力インピーダンスＲｒの出力端子Ｔｘｍ側端子をハイレベルにする。
On the other hand, the case where the input control signals DXP and DXN are at the low level and the control signals DYP and DYN are at the high level will be described. In this case, the pMOS transistor TP11 and the nMOS transistor TN12 are turned on, and the pMOS transistor TP12 and the nMOS transistor TN11 are turned off. Therefore, the voltage
以上のようにして電圧出力型ドライバ回路１３０は、データＤＸ，ＤＹに応じて送信電流の向きが変化する差動信号を受信装置２００に送信する。
As described above, the voltage
なお、電圧出力型ドライバ回路１３０を流れる電流は全て受信装置２００の入力インピーダンスＲｒを流れる。よって、電圧出力型ドライバ回路１３０が検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ−ｔｈ以上となるように差動信号を出力する場合において、電圧出力型ドライバ回路１３０の消費電力は、同じ電圧を生じさせる電流出力型ドライバ回路１２０の消費電力より小さい。
Note that all of the current flowing through the voltage
図５は、図１の受信装置２００の構成を示す回路図である。図５に示すように、受信装置２００は、受信回路２１０と、振幅検出回路２２０と、振幅比較回路２３０と、コントローラ２４０とを備えて構成される。
FIG. 5 is a circuit diagram showing a configuration of receiving
なお、図５に示す受信装置２００の構成は、出力ドライバを選択するためのテストモードにおいて用いられる構成である。受信装置２００はデータ伝送モードにおいて送信装置１００によって送信された差動信号を受信する構成も有しているが、データ伝送モード時に用いる構成についての説明は省略する。
Note that the configuration of receiving
受信回路２１０は、２個の抵抗Ｒｒ１，Ｒｒ２を備えて構成される。振幅検出回路２２０は、オペアンプ２２１と、ｎＭＯＳトランジスタＴＮ２１と、コンデンサＣｄと、スイッチＳＷとを備えて構成される。振幅比較回路２３０は、抵抗合成回路２３１と、コンパレータ２２２と、抵抗Ｒｒｅｆとを備えて構成される。抵抗合成回路２３１は、Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍと、Ｍ個の抵抗Ｒ２０−１〜Ｍとを備えて構成される。ここで、Ｍは正の整数である。また、Ｍ個の抵抗Ｒ２０−１〜Ｍの各抵抗値は全て同じである。
The receiving circuit 210 includes two resistors Rr1 and Rr2. The amplitude detection circuit 220 includes an
コントローラ２４０は、スイッチＳＷの開閉を制御するためのリセット信号ＲＳＴを生成してスイッチＳＷに出力する。また、コントローラ２４０は、ｐＭＯＳトランジスタＴＰ２１−１〜Ｍを制御するためのＭ個の制御信号ＲＳ−１〜Ｍを生成してｐＭＯＳトランジスタＴＰ２１−１〜Ｍにそれぞれ出力する。
The
受信回路２１０において、入力端子Ｒｘｐとオペアンプ２２１の非反転入力端子とは、
抵抗Ｒｒ１，Ｒｒ２を介して入力端子Ｒｘｍに接続される。抵抗Ｒｒ１及び抵抗Ｒｒ２の接続点は接地される。本実施形態では、受信回路２１０の直流（ＤＣ）電圧レベルを接地電位（ＧＮＤ）とする。しかし受信回路２１０の直流電圧レベルは、接地電位以外の所定のレベルに設定されてもよい。
In the receiving circuit 210, the input terminal Rxp and the non-inverting input terminal of the
The resistor Rr1, Rr2 is connected to the input terminal Rxm. A connection point between the resistors Rr1 and Rr2 is grounded. In the present embodiment, the direct current (DC) voltage level of the receiving circuit 210 is set to the ground potential (GND). However, the DC voltage level of the receiving circuit 210 may be set to a predetermined level other than the ground potential.
振幅検出回路２２０において、オペアンプ２２１の出力端子は、オペアンプ２２１の反転入力端子と、ｎＭＯＳトランジスタＴＮ２１のゲートに接続される。オペアンプ２２１はボルテージ・フォロワであり、入力端子Ｒｘｐに入力された信号を緩衝増幅してｎＭＯＳトランジスタＴＮ２１のゲートに出力する。電源電圧Ｖｄｄは、ｎＭＯＳトランジスタＴＮ２１のドレイン及びソースを介して、コンデンサＣｄの一端とスイッチＳＷの一端とコンパレータ２２２の反転入力端子とに接続される。コンデンサＣｄの他端とスイッチＳＷの他端とは接地される。ｎＭＯＳトランジスタＴＮ２１とコンデンサＣｄとスイッチＳＷとは積分回路を構成し、積分回路は、コントローラ２４０がスイッチＳＷを開いている間、オペアンプ２２１から入力された信号を積分してコンパレータ２２２に出力する。一方、コントローラ２４０がスイッチＳＷを閉じたとき、積分回路は積分した信号をリセットする。
In the amplitude detection circuit 220, the output terminal of the
振幅比較回路２３０において、電源電圧Ｖｄｄは、Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍの各ソースに印加される。Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍの各ドレインはそれぞれＭ個の抵抗Ｒ２０−１〜Ｍの一端に接続される。Ｍ個の抵抗Ｒ２０−１〜Ｍの各他端は、コンパレータ２２２の非反転入力端子と抵抗Ｒｒｅｆの一端に接続される。抵抗Ｒｒｅｆの他端は接地される。コントローラ２４０は信号ＲＳ−１〜Ｍによって抵抗合成回路２３１の合成抵抗を調節することにより、しきい値電圧Ｖｅｆを調節する。しきい値電圧Ｖｒｅｆを調節できるように抵抗合成回路２３１を構成することにより、しきい値電圧Ｖｒｅｆをユーザによって所望される電圧に設定できる。コンパレータ２２２は、検出電圧Ｖｄｔをしきい値電圧Ｖｒｅｆと比較し、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ以上であるとき、ローレベルの比較結果通知信号ＳＮをセレクタ１１０に出力する。一方、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ未満であるときは、コンパレータ２２２はハイレベルの比較結果通知信号ＳＮをセレクタ１１０に出力する。
In the amplitude comparison circuit 230, the power supply voltage Vdd is applied to each source of the M pMOS transistors TP21-1 to TP21-1. Each drain of the M pMOS transistors TP21-1 to TP21-1 to M is connected to one end of each of the M resistors R20-1 to R20-1. The other ends of the M resistors R20-1 to R20-1 to M are connected to the non-inverting input terminal of the
以上のように構成された受信装置２００の動作について以下で説明する。
The operation of receiving
コントローラ２４０は、差動伝送システム１０の動作モードがテストモードに設定されたとき図５に示す受信回路２１０と振幅検出回路２２０と振幅比較回路２３０とを用いて差動信号を受信するように受信装置２００を制御する。一方、コントローラ２４０は、動作モードがデータ伝送モードに設定されたときは、データ伝送モード用の構成を用いて差動信号を受信するよう受信装置２００を制御する。
When the operation mode of the
図６は、図５の受信装置２００における種々のしきい値電圧Ｖｒｅｆ−１〜Ｎを示す図である。
FIG. 6 is a diagram illustrating various threshold voltages Vref-1 to N in the receiving
コントローラ２４０は、テストモードにおいて、しきい値電圧Ｖｒｅｆを次のように設定する。コントローラ２４０はＭ個の制御信号ＲＳ−１〜Ｍによって、抵抗合成回路２３１のＭ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍの全てをオフするか、又はＭ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍの少なくとも１つをオンする。つまりコントローラ２４０は、ｐＭＯＳトランジスタＴＰ２１−１〜Ｍのうちオンする数を変更することにより、抵抗Ｒ２０−１〜Ｍのうち電源電圧Ｖｄｄの分圧に用いる数を変更して、しきい値電圧Ｖｒｅｆを変更する。図６に示すように、コントローラ２４０が抵抗合成回路２３１の全てのｐＭＯＳトランジスタＴＰ２１−１〜Ｍをオフした場合、しきい値電圧Ｖｒｅｆはゼロ[Ｖ]になる。コントローラ２４０がｐＭＯＳトランジスタＴＰ２１−１のみをオンし他のｐＭＯＳトランジスタＴＰ２１−２〜Ｍをオフした場合、しきい値電圧Ｖｒｅｆはゼロ[Ｖ]より高いＶｒｅｆ−１[Ｖ]となる。同様に、コントローラ２４０がオンするｐＭＯＳトランジスタＴＰ２１の数を増やすに伴ってしきい値電圧Ｖｒｅｆは、Ｖｒｅｆ−２，Ｖｒｅｆ−３，…，Ｖｒｅｆ−ｔｈ，…，Ｖｒｅｆ−（Ｎ−１），Ｖｒｅｆ−Ｎと大きくなる。ここで、Ｖｒｅｆ−Ｎ[Ｖ]は、Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍの全てがオンされたときに設定されるしきい値電圧Ｖｒｅｆである。以上のようにコントローラ２４０は、Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍを用いて、しきい値電圧Ｖｒｅｆを（Ｎ＋１）個のレベルのうちのいずれか一つに設定する。ここで、Ｎは整数Ｍ以下の正の整数である。
The
テストモードにおいて、コントローラ２４０は、しきい値電圧Ｖｒｅｆを例えばＶｒｅｆ−ｔｈ[Ｖ]に設定する。しきい値電圧Ｖｒｅｆは、送信装置１００によって出力される差動信号を受信装置２００が誤りなく受信できる差動信号の電圧の下限に設定される。受信回路２１０が送信装置１００によって送信された差動信号を受信したとき、受信された差動信号の電圧が入力端子Ｒｘｐに生じる。振幅検出回路２２０のオペアンプ２２１は、入力端子Ｒｘｐの電圧を緩衝増幅して電圧ＶａｍｐとしてｎＭＯＳトランジスタＴＮ２１のゲートに出力する。コントローラ２４０は、まずスイッチＳＷを閉じた後、所定時間、スイッチＳＷを開く。このとき、コンデンサＣｄは、受信装置２００によって受信された差動信号の電圧に応じた量の電荷を蓄える。よって、コンデンサＣｄの両端には、受信された差動信号の電圧に応じた検出電圧Ｖｄｔが生じる。コンパレータ２２２は、検出電圧Ｖｄｔをしきい値電圧Ｖｒｅｆと比較し、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ以上であるとき、ローレベルの選択信号Ｓｅｌをセレクタ１１０に出力する。一方、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ未満であるとき、コンパレータ２２２はハイレベルの選択信号Ｓｅｌをセレクタ１１０に出力する。
In the test mode, the
一方、データ伝送モードにおいては、受信装置２００は、データＤＸ，ＤＹを含む差動信号を送信装置１００から受信する。
On the other hand, in the data transmission mode, the
図７は、図１の送信装置１００の出力端子での差動信号の電圧に対する、図５の受信装置２００での検出電圧Ｖｄｔを示すグラフである。図７に示すように、本実施形態の差動伝送システム１０は、テストモード時、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ−ｔｈ以上であるとき、電流出力型ドライバ回路１２０から送信される差動信号を受信装置２００によって誤りなく受信することができると判断する。そして差動伝送システム１０は電流出力型ドライバ回路１２０を出力ドライバとして選択する。これにより、受信装置２００はデータ伝送モードにおいて差動信号のデジタルデータＤＸ，ＤＹを誤りなく受信できる。一方、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ−ｔｈ未満であるとき、差動伝送システム１０は、電流出力型ドライバ回路１２０から送信される差動信号を受信装置２００によって誤りなく受信することができないと判断する。よって差動伝送システム１０は、検出電圧Ｖｄｔをしきい値電圧Ｖｒｅｆ−ｔｈ以上にするために、電圧出力型ドライバ回路１３０を出力ドライバとして選択する。これにより、受信装置２００はデータ伝送モードにおいて誤りなく差動信号のデジタルデータＤＸ，ＤＹを受信できる。
FIG. 7 is a graph showing the detection voltage Vdt in the receiving
ここで、電流出力型ドライバ回路１２０は実質的に信号電流を用いて差動信号を送信するドライバ回路である。電圧出力型ドライバ回路１３０は実質的に信号電圧を用いて差動信号を送信するドライバ回路である。一般に、送信装置１００の出力端子での差動信号の電圧が所定のしきい値電圧以下では、電流出力型ドライバ回路１２０の消費電力は、電圧出力型ドライバ回路１３０の消費電力よりも小さい。一方、差動信号の電圧が前記しきい値電圧を超えると、その関係は逆転するので、電圧出力型ドライバ回路１３０の消費電力が小さくなり、当該電圧出力型ドライバ回路１３０を用いることが好ましい。本実施形態では、電流出力型ドライバ回路１２０を用いて受信装置２００での検出電圧Ｖｄｔを所定のしきい値電圧Ｖｒｅｆ−ｔｈ以上に確保できるときは、電流出力型ドライバ回路１２０をそのまま用いる。一方、検出電圧Ｖｄｔをしきい値電圧Ｖｒｅｆ−ｔｈ以上に確保できないときは電圧出力型ドライバ回路１３０に切り換えることにより、消費電力の増大を抑えることができる。
Here, the current output
図８は、図１のコントローラ１５０によって実行されるテストモード処理を示すフローチャートである。
FIG. 8 is a flowchart showing test mode processing executed by the
図８に示すように、コントローラ１５０は、所定のタイミングにテストモード動作を開始する。所定のタイミングは、例えば、ユーザが差動伝送システム１０をテストモードに設定したとき、又は送信装置１００が受信装置２００へデータＤＸ，ＤＹを送信する前等である。ステップＳ１において、コントローラ１５０は、テストモード動作が開始されると、一旦、電流出力型ドライバ回路１２０を出力ドライバとして設定する。ステップＳ２において、コントローラ１５０は、送信指示信号ＳＴをデータ発生回路１４０に送信することによって、テストデータＴＸ，ＴＹを含む差動信号を送信装置１００から受信装置２００に送信する。ここで、テストデータＴＸ，ＴＹは、差動伝送システム１０によって出力ドライバの選択のための判定に用いられる所定のデータである。具体的には、データ発生回路１４０は、送信指示信号ＳＴを受信すると、データＤＸ，ＤＹとしてテストデータＴＸ，ＴＹを生成してセレクタ１１０に出力する。データ発生回路１４０は、差動伝送路３００における高周波減衰の影響を大きく受けるテストデータＴＸ，ＴＹとして、「０１…」の連続データと「１０…」の連続データとを生成する。電流出力型ドライバ回路１２０は、生成されたテストデータＴＸ，ＴＹを含む差動信号を、差動伝送路３００を介して受信装置２００に送信する。
As shown in FIG. 8, the
ステップＳ３において、コントローラ１５０は、送信装置１００によって送信された差動信号を受信装置２００に受信させ、受信装置２００からの比較結果通知信号ＳＮを受信する。ステップＳ４において、コントローラ１５０は、比較結果通知信号ＳＮに基づいて検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ−ｔｈ以上であるか否かを判定する。ステップＳ４においてＮＯのとき、ステップＳ５に進み、ステップＳ４においてＹＥＳのときは、コントローラ１５０は電流出力型ドライバ回路１２０を出力ドライバのままにし、テストモード処理を終了する。ステップＳ５においてコントローラ１５０は電圧出力型ドライバ回路１３０を出力ドライバとして設定し、テストモード処理を終了する。
In step S <b> 3, the
出力ドライバの選択を完了してテストモード処理を終了すると、コントローラ１５０は、差動伝送システム１０の動作モードをテストモードからデータ伝送モードに変更する。データ伝送モードにおいて、データ発生回路１４０はテストデータＴＸ，ＴＹでないデータＤＸ，ＤＹをセレクタ１１０に出力し、セレクタ１１０は選択された電流出力型ドライバ回路１２０又は電圧出力型ドライバ回路１３０を動作させる。選択された電流出力型ドライバ回路１２０又は電圧出力型ドライバ回路１３０は、データＤＸ，ＤＹを含む差動信号を受信装置２００に送信する。受信装置２００はデータＤＸ，ＤＹを含む差動信号を受信する。
When the selection of the output driver is completed and the test mode process ends, the
以上のように構成された本実施形態に係る差動伝送システム１０は、電流出力型ドライバ回路１２０を用いて受信装置２００での検出電圧Ｖｄｔを所定のしきい値電圧Ｖｒｅｆ−ｔｈ以上に確保できるときは、電流出力型ドライバ回路１２０をそのまま用いる。一方、検出電圧Ｖｄｔをしきい値電圧Ｖｒｅｆ−ｔｈ以上に確保できないときは電圧出力型ドライバ回路１３０に切り換える。ここで、前述のように、電圧出力型ドライバ回路１３０の消費電力は、送信装置１００の出力端子での差動信号の電圧が所定のしきい値電圧を超えると電流出力型ドライバ回路１２０の消費電力より小さくなる。よって、消費電力の増大を抑えることができる。
The
実施形態２．
図９は、実施形態２に係る差動伝送システム１０Ａの構成を示すブロック図である。図９に示すように、差動伝送システム１０Ａは、図１の実施形態１に係る差動伝送システム１０に比べて、コントローラ１５０に代えて、メモリ１５１を有するコントローラ１５０Ａを備えたことを特徴としている。実施形態１において、電流出力型ドライバ回路１２０によって出力される差動信号の電圧と、電圧出力型ドライバ回路１３０によって出力される差動信号の電圧とはそれぞれ一定である。これに対して本実施形態においては、コントローラ１５０Ａが、電流出力型ドライバ回路１２０Ａ及び電圧出力型ドライバ回路１３０Ａによって出力される各差動信号の電圧を、それぞれ電流調節信号ＳＣ及び電圧調節信号ＳＶを用いて調節することを特徴としている。以下、本実施形態に係る差動伝送システム１０Ａについて、実施形態１に係る差動伝送システム１０との相違点について説明する。
FIG. 9 is a block diagram illustrating a configuration of a
図９において、コントローラ１５０Ａは、比較結果通知信号ＳＮに基づいて、電流出力型ドライバ回路１２０Ａに含まれる定電流源１２１Ａ，１２２Ａの定電流Ｉｄを調節するための電流調節信号ＳＣを生成して定電流源１２１Ａ，１２２Ａに出力する。また、コントローラ１５０Ａは、比較結果通知信号ＳＮに基づいて、電圧出力型ドライバ回路１３０Ａに含まれる電圧生成回路１３１Ａの定電圧Ｖｇを調節するための電圧調節信号ＳＶを生成して電圧生成回路１３１Ａに出力する。電流調節信号ＳＣ及び電圧調節信号ＳＶはアナログ信号である。コントローラ１５０Ａは、定電流Ｉｄと比較するための所定の電流値Ｉｍａｘ（固定）と、現在設定されている電流調節信号ＳＣ及び電圧調節信号ＳＶの信号レベルとを格納するメモリ１５１を備えて構成される。ここで、電流値Ｉｍａｘは、定電流源１２１，１２２が流せる電流の範囲のうち最大の電流として予め決められてもよいし、電流出力型ドライバ回路１２０Ａの消費電力の上限を考慮して予め決められてもよい。本実施形態に係る定電流源１２１Ａ，１２２Ａは、詳細後述するように、電流調節信号ＳＣの信号レベルに応じて定電流Ｉｄが調節されるように設けられる。本実施形態に係る電圧生成回路Ｖｇは、詳細後述するように、電圧調節信号ＳＶの信号レベルに応じて定電圧Ｖｇが調節されるように設けられる。
In FIG. 9, the
以上のように構成された差動伝送システム１０Ａにおいて、コントローラ１５０Ａは、比較結果通知信号ＳＮがハイレベルであるとき、出力ドライバとして電流出力型ドライバ回路１２０Ａが設定されている場合は、電流調節信号ＳＣの信号レベルを上昇させる。これによりコントローラ１５０Ａは定電流Ｉｄを増大させて、電流出力型ドライバ回路１２０Ａによって出力される差動信号の電圧を大きくする。一方、出力ドライバとして電圧出力型ドライバ回路１３０Ａが設定されている場合、コントローラ１５０Ａは、比較結果通知信号ＳＮがハイレベルであるとき、電圧調節信号ＳＶの信号レベルを上昇させる。これによりコントローラ１５０Ａは定電圧Ｖｇを増大させて、電圧出力型ドライバ回路１３０Ａによって出力される差動信号の電圧を大きくする。また、コントローラ１５０Ａは、比較結果通知信号ＳＮがハイレベルからローレベルに変化したとき、出力ドライバとして電流出力型ドライバ回路１２０Ａが設定されている場合、そのとき設定されている電流調節信号ＳＣの信号レベルをメモリ１５１に格納する。一方、出力ドライバとして電圧出力型ドライバ回路１３０Ａが設定されている場合、コントローラ１５０Ａは、比較結果通知信号ＳＮがハイレベルからローレベルに変化したとき、そのとき設定されている電圧調節信号ＳＶの信号レベルをメモリ１５１に格納する。その後、コントローラ１５０Ａは、差動伝送システム１０Ａの動作モードをテストモードからデータ伝送モードに変更する。データ伝送モードにおいて、コントローラ１５０Ａは、出力ドライバとして電流出力型ドライバ回路１２０Ａが設定されている場合、メモリ１５１に格納された電流調節信号ＳＣの信号レベルを用いてデータＤＸ，ＤＹを伝送する。一方、出力ドライバとして電流出力型ドライバ回路１２０Ａが設定されている場合は、コントローラ１５０Ａは、メモリ１５１に格納された電圧調節信号ＳＶの信号レベルを用いてデータＤＸ，ＤＹを伝送する。
In the
図１０Ａ及び図１０Ｂは、コントローラ１５０Ａによって実行されるテストモード処理を示すフローチャートである。図１０Ａ及び図１０Ｂに示すように、コントローラ１５０Ａは、電流出力型ドライバ回路１２０Ａを出力ドライバとして設定する。例えば、コントローラ２４０Ａは選択信号Ｓｅｌを強制的にローレベルに設定する。ステップＳ１２において、コントローラ１５０Ａは、定電流Ｉｄを最小値Ｉｍｉｎに設定する。ステップＳ１３において、コントローラ１５０Ａは、送信指示信号ＳＴをデータ発生回路１４０に出力することにより、テストデータＴＸ，ＴＹを含む差動信号を電流出力型ドライバ回路１２０Ａから受信装置２００Ａに送信する。ステップＳ１４において、コントローラ１５０Ａは、受信装置２００Ａに差動信号を受信させ、差動信号から検出電圧Ｖｄｔを検出させる。ステップＳ１５において、コントローラ１５０Ａは、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ以上であるか否かを判定する。検出電圧Ｖｄｔの判定は、受信装置２００Ａから出力される比較結果通知信号ＳＮを用いて行われる。コントローラ１５０Ａは、ステップＳ１５においてＹＥＳのときステップＳ１６に進み、ステップＳ１５においてＮＯのときステップＳ１７に進む。
10A and 10B are flowcharts showing test mode processing executed by the
ステップＳ１６において、コントローラ１５０Ａは、電流調節信号ＳＣの信号レベルをメモリ１５１に格納し、テストモード処理を終了する。ステップＳ１７において、コントローラ１５０Ａは、定電流Ｉｄが所定の電流値Ｉｍａｘ未満であるか否かを判定する。定電流Ｉｄの判定は、例えば、現在の電流調節信号ＳＣと電流値Ｉｍａｘに対応する信号レベルとを比較することによって行われる。コントローラ１５０Ａは、ステップＳ１７においてＹＥＳのときステップＳ１８に進み、ステップＳ１７においてＮＯのときステップＳ１９に進む。
In step S16, the
ステップＳ１８において、コントローラ１５０Ａは電流調節信号ＳＣの信号レベルを調節して定電流Ｉｄを所定の電流増加値ΔＩ分大きくし、ステップＳ１３に戻る。ステップＳ１９において、コントローラ１５０Ａは、電圧出力型ドライバ回路１３０Ａを出力ドライバとして設定する。ステップＳ２０において、差動伝送システム１０は定電圧Ｖｇを最小値Ｖｍｉｎに設定する。ステップＳ２１において、コントローラ１５０Ａは、送信指示信号ＳＴをデータ発生回路１４０に出力することにより、テストデータＴＸ，ＴＹを含む差動信号を電圧出力型ドライバ回路１３０Ａから受信装置２００Ａに送信する。ステップＳ２２において、コントローラ１５０Ａは、受信装置２００Ａに差動信号を受信させ、差動信号から検出電圧Ｖｄｔを検出させる。ステップＳ２３において、コントローラ１５０Ａは、受信した差動信号の検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆ以上であるか否かを判定する。コントローラ１５０Ａは、ステップＳ２３においてＹＥＳのときステップＳ２４に進み、ステップＳ１５においてＮＯのときステップＳ２５に進む。ステップＳ２４において、コントローラ１５０Ａは、電圧調節信号ＳＶの信号レベルをメモリ１５１に格納し、テストモード処理を終了する。ステップＳ２５において、コントローラ１５０Ａは電圧調節信号ＳＶを調節して定電圧Ｖｇを所定の電圧増加値ΔＶ分大きくし、ステップＳ２１に戻る。
In step S18, the
テストモード処理を終了すると、コントローラ１５０Ａは、差動伝送システム１０Ａの動作モードをテストモードからデータ伝送モードに変更する。データ伝送モードにおいて、送信装置１００Ａは、電流出力型ドライバ回路１２０Ａを用いてデータ伝送する場合、格納された電流調節信号ＳＣに対応する定電流Ｉｄによって設定される電圧の差動信号を受信装置２００Ａに出力する。一方、電圧出力型ドライバ回路１３０Ａを用いてデータ伝送する場合、送信装置１００Ａは、格納された電圧調節信号ＳＶに対応する定電圧Ｖｇによって設定される電圧の差動信号を受信装置２００Ａに出力する。
When the test mode process ends, the
以上のように構成された本実施形態に係る差動伝送システム１０Ａにおいてコントローラ１５０Ａは、比較結果通知信号ＳＮに基づいて電流調節信号ＳＣを調節する。これによりコントローラ１５０Ａは定電流Ｉｄを、差動信号のデジタルデータを誤りなく伝送できる電流の範囲のうち最小の電流に設定する。よって、コントローラ１５０Ａは電流出力型ドライバ回路１２０Ａの消費電力を、データＤＸ，ＤＹを伝送する上で必要な消費電力のうちの最小の消費電力に設定できる。また、コントローラ１５０Ａは、比較結果通知信号ＳＮに基づいて電圧調節信号ＳＶを調節する。これによりコントローラ１５０Ａは定電圧Ｖｇを、差動信号のデジタルデータを誤りなく伝送できる電圧の範囲のうち最小の電圧に設定する。よって、コントローラ１５０Ａは電圧出力型ドライバ回路１３０Ａの消費電力を、データＤＸ，ＤＹを伝送する上で必要な消費電力のうちの最小の消費電力に設定できる。また、コントローラ１５０Ａは、定電流Ｉｄが所定の電流値Ｉｍａｘ以上であるとき、電流出力型ドライバ回路１２０Ａより消費電力が少ない電圧出力型ドライバ回路１３０Ａを出力ドライバとして設定する。これにより、差動信号の電圧調節における消費電力の増大を抑制できる。
In the
以上の実施形態２においては、１つの受信装置２００Ａを備えているが、本発明はこれに限らず、２つの受信装置２００Ａを並列に備えてもよい。
In
実施形態３．
図１１は、実施形態３に係る送信装置１００Ｂの構成を示すブロック図である。図１１に示すように、送信装置１００Ｂは、図１の実施形態１に係る送信装置１００と比べて、以下の点が相違する。
（１）データ発生回路１４０に代えてデータ発生回路１４０Ａを備える。データ発生回路１４０Ａは、データ発生回路１４０と比べて、差動信号の高周波成分及び低周波成分を調節するエンファシス処理を制御するエンファシス制御回路１６０をさらに備える。
（２）セレクタ１１０に代えて、セレクタ１１０Ｂを備える。
（３）電流出力型ドライバ回路１２０に代えて、電流出力型ドライバ回路１２０Ｂを備える。
（４）電圧出力型ドライバ回路１３０に代えて、電圧出力型ドライバ回路１３０Ｂを備える。
（５）コントローラ１５０に代えてコントローラ１５０Ｂを備える。
以下、前記相違点について説明する。
FIG. 11 is a block diagram illustrating a configuration of a
(1) A
(2) A
(3) A current
(4) A voltage
(5) A
Hereinafter, the difference will be described.
図１１において、コントローラ１５０Ｂは、受信装置２００から入力された比較結果通知信号ＳＮに基づいて、電流制御信号Ｓｃｄ，Ｓｃｅを生成して電流出力型ドライバ回路１２０Ｂに出力する。また、コントローラ１５０Ｂは入力された比較結果通知信号ＳＮに基づいてエンファシス制御信号Ｓｅｍを生成してエンファシス制御回路１６０に出力する。ここで、電流制御信号Ｓｃｄ，Ｓｃｅは電流出力型ドライバ回路１２０Ｂによって実行されるエンファシス処理を制御するための信号である。エンファシス制御信号Ｓｅｍは電圧出力型ドライバ回路１３０Ｂによって実行されるエンファシス処理を制御するための信号である。電流制御信号Ｓｃｄ，Ｓｃｅはそれぞれ、正の整数Ｎｓ個の電流制御信号Ｓｃｄ−１〜Ｎｓ，Ｓｃｅ−１〜Ｎｓから構成される。
In FIG. 11, the
図１１において、エンファシス制御回路１６０は、詳細後述するように、データＤＸ，ＤＹに基づいて、エンファシス処理に用いられるエンファシス制御信号ＤＥＸ，ＤＥＹを生成してセレクタ１１０Ｂに出力する。ここで、エンファシス制御信号ＤＥＸ，ＤＥＹはそれぞれ、互いに反転関係にあり、ハイレベル又はローレベルを有する２値のデジタルデータである。エンファシス制御信号ＤＥＸ，ＤＥＹは、データＤＸ，ＤＹと同期して生成される。また、エンファシス制御回路１６０は、入力されたエンファシス制御信号Ｓｅｍに基づいてトランジスタ選択信号Ｓｅｌ−ｚを生成してセレクタ１１０Ｂに出力する。トランジスタ選択信号Ｓｅｌ−ｚは、電圧出力型ドライバ回路１３０ＢのＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）ＴＰ３１−１〜Ｋ，ＴＰ３２−１〜Ｋ，ＴＮ３１−１〜Ｋ，ＴＮ３２−１〜Ｋ（図１３参照）を選択するための信号である。トランジスタ選択信号Ｓｅｌ−ｚは正の整数Ｋ個のトランジスタ選択信号Ｓｅｌ−ｚ−１〜Ｋで構成される。エンファシス制御回路１６０は電流出力型ドライバ回路１２０Ｂ又は電圧出力型ドライバ回路１３０Ｂがエンファシス処理を実行するように制御する。また、エンファシス制御回路１６０は、電流出力型ドライバ回路１２０Ｂによって実行されるエンファシス処理を制御する。
In FIG. 11, the
以上のように構成されたコントローラ１５０Ｂは、詳細後述するように、電流制御信号Ｓｃｄ，Ｓｃｅによって、電流出力型ドライバ回路１２０Ｂにより実行されるエンファシス処理を制御する。また、コントローラ１５０Ｂは、詳細後述するように、エンファシス制御信号Ｓｅｍによって、電圧出力型ドライバ回路１３０Ｂにより実行されるエンファシス処理を制御する。
The
エンファシス制御回路１６０が、電流出力型ドライバ回路１２０Ｂにより実行されるエンファシス処理を制御する場合を説明する。エンファシス制御回路１６０は、エンファシス処理において差動信号の電圧が強調されるように制御する場合、データＤＸ，ＤＹとそれぞれ同じ信号レベルのエンファシス制御信号ＤＥＸ，ＤＥＹをセレクタ１１０Ｂに出力する。一方、エンファシス処理において差動信号の電圧が強調されないように制御する場合、エンファシス制御回路１６０は、データＤＸ，ＤＹを反転した信号レベルのエンファシス制御信号ＤＥＸ，ＤＥＹをセレクタ１１０Ｂに出力する。また、エンファシス制御回路１６０は、詳細後述するように、電圧出力型ドライバ回路１３０Ｂがエンファシス処理を実行するためのトランジスタ選択信号Ｓｅｌ−ｚを生成し、電圧出力型ドライバ回路１３０Ｂに出力する。
A case where the
セレクタ１１０Ｂは、入力されたデータＤＸ，ＤＹとエンファシス制御信号ＤＥＸ，ＤＥＹとをそのまま電流出力型ドライバ回路１２０Ｂに出力する。また、セレクタ１１０Ｂは、詳細後述するように、入力されたデータＤＸ，ＤＹとトランジスタ選択信号Ｓｅｌ−ｚとドライバ選択信号Ｓｅｌとに基づいて、制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰを生成して電圧出力型ドライバ回路１３０Ｂに出力する。制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰは電圧出力型ドライバ回路１３０Ｂを制御するための信号である。制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰはそれぞれ、Ｋ個の制御信号ＤＸＮ−１〜Ｋ、Ｋ個の制御信号ＤＸＰ−１〜Ｋ、Ｋ個の制御信号ＤＹＮ−１〜Ｋ、及びＫ個の制御信号ＤＹＰ−１〜Ｋで構成される（図１３参照）。
The
以上のように構成されたセレクタ１１０Ｂは、入力されたドライバ選択信号Ｓｅｌがローレベルのとき、電圧出力型ドライバ回路１３０Ｂの動作が停止するための制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰを生成して電圧出力型ドライバ回路１３０Ｂに出力する。一方、入力されたドライバ選択信号Ｓｅｌがハイレベルのときは、セレクタ１１０Ｂは、ハイレベルの切替信号Ｓｌｐを電流出力型ドライバ回路１２０Ｂに出力することにより、電流出力型ドライバ回路１２０Ｂの動作を停止させる。以上の動作によりセレクタ１１０Ｂは、ドライバ選択信号Ｓｅｌがローレベルのときは電流出力型ドライバ回路１２０Ｂを出力ドライバとして設定する。一方、ドライバ選択信号Ｓｅｌがハイレベルのとき、セレクタ１１０Ｂは電圧出力型ドライバ回路１３０Ｂを出力ドライバとして設定する。
The
図１２は、図１１の電流出力型ドライバ回路１２０Ｂの構成を示す回路図である。図１２に示すように、本実施形態に係る電流出力型ドライバ回路１２０Ｂは、図３の実施形態１に係る電流出力型ドライバ１２５ａと電流出力型ドライバ１２５ｂとを備えて構成される。さらに、電流出力型ドライバ回路１２０Ｂは、ｐＭＯＳトランジスタＴＰ６５と、定電流源１２９と、ｎＭＯＳトランジスタＴＮ６６，ＴＮ６７，ＴＮ６８とを備えて構成される。定電流源１２９は定電流Ｉｒｅｆを流す。電流出力型ドライバ１２５ｂは、定電流源１２１ｂ，１２２ｂと、ｐＭＯＳトランジスタＴＰ３，ＴＰ４と、ｎＭＯＳトランジスタＴＮ３，ＴＮ４とを備えて構成される。電流出力型ドライバ１２５ｂは電流出力型ドライバ１２５ａと比べて、ｎＭＯＳトランジスタＴＮ１，ＴＮ２に代えて、ｐＭＯＳトランジスタＴＮ３，ＴＮ４を備えたことを特徴としている。また、電流出力型ドライバ１２５ｂは、電流出力型ドライバ１２５ａと比べて、定電流源１２１，１２２に代えて、定電流源１２１ｂ，１２２ｂを備えたことを特徴としている。電流出力型ドライバ１２５ｂは、電流出力型ドライバ１２５ａと比べて、ｐＭＯＳトランジスタＴＰ１，ＴＰ２に代えて、ｐＭＯＳトランジスタＴＰ３，ＴＰ４を備えたことを特徴としている。ｎＭＯＳトランジスタＴＮ３，ＴＮ４及びｐＭＯＳトランジスタＴＰ３，ＴＰ４はスイッチング回路１２３ｂを構成する。
FIG. 12 is a circuit diagram showing a configuration of the current output
定電流源１２１は、ｐＭＯＳトランジスタＴＰ６３−１〜Ｎｓ，ＴＰ６４−１〜Ｎｓからそれぞれ構成される各直列回路を、電源電圧Ｖｄｄとスイッチング回路１２３との間に並列に接続して構成される。定電流源１２２は、ｎＭＯＳトランジスタＴＮ６３−１〜Ｎｓ，ＴＮ６４−１〜Ｎｓからそれぞれ構成される各直列回路を、スイッチング回路１２３と接地との間に並列に接続して構成される。入力された電流制御信号Ｓｃｄ−１〜Ｎｓはそれぞれ、ｎＭＯＳトランジスタＴＮ６３−１〜Ｎｓの各ゲートに入力され、インバータ１２−１〜Ｎｓを介してｐＭＯＳトランジスタＴＰ６３−１〜Ｎｓの各ゲートに入力される。
The constant
定電流源１２１ｂは、ｐＭＯＳトランジスタＴＰ６１−１〜Ｎｓ，ＴＰ６２−１〜Ｎｓからそれぞれ構成される各直列回路を、電源電圧Ｖｄｄとスイッチング回路１２３ｂとの間に並列に接続して構成される。定電流源１２２ｂは、ｎＭＯＳトランジスタＴＮ６１−１〜Ｎｓ，ＴＮ６２−１〜Ｎｓからそれぞれ構成される各直列回路を、スイッチング回路１２３ｂと接地との間に並列に接続して構成される。入力された電流制御信号Ｓｃｅ−１〜Ｎｓはそれぞれ、ｎＭＯＳトランジスタＴＮ６１−１〜Ｎｓの各ゲートに入力され、インバータ１１−１〜Ｎｓを介してｐＭＯＳトランジスタＴＰ６１−１〜Ｎｓの各ゲートに入力される。
The constant current source 121b is configured by connecting each series circuit including pMOS transistors TP61-1 to Ns and TP62-1 to Ns in parallel between the power supply voltage Vdd and the
電源電圧Ｖｄｄと接地との間に、ｐＭＯＳトランジスタＴＰ６５及びｎＭＯＳトランジスタＴＮ６８の直列回路が挿入される。また、電源電圧Ｖｄｄと接地との間に、定電流源１２９と、ｎＭＯＳトランジスタＴＮ６６，ＴＮ６７の並列回路との直列回路が挿入される。ｎＭＯＳトランジスタＴＮ６７のドレイン−ゲート間と、ｐＭＯＳトランジスタＴＰ６５のゲート−ドレイン間とはそれぞれ短絡される。ｎＭＯＳトランジスタＴＮ６７と、ｎＭＯＳトランジスタＴＮ６８，ＴＮ６２−１〜Ｎｓ，ＴＮ６４−１〜Ｎｓとはカレントミラー回路を構成する。ｎＭＯＳトランジスタＴＮ６７に流れる電流に対応する電流が、ｎＭＯＳトランジスタＴＮ６８，ＴＮ６２−１〜Ｎｓ，ＴＮ６４−１〜Ｎｓにそれぞれ流れる。ｐＭＯＳトランジスタＴＰ６５と、ｐＭＯＳトランジスタＴＰ６２−１〜Ｎｓ，ＴＰ６４−１〜Ｎｓとはカレントミラー回路を構成する。ｐＭＯＳトランジスタＴＰ６５に流れる電流に対応する電流が、ｐＭＯＳトランジスタＴＰ６２−１〜Ｎｓ，ＴＰ６４−１〜Ｎｓにそれぞれ流れる。
A series circuit of a pMOS transistor TP65 and an nMOS transistor TN68 is inserted between the power supply voltage Vdd and the ground. A series circuit of a constant
入力された電流制御信号Ｓｃｄによって、ｐＭＯＳトランジスタＴＰ６３−１〜Ｎｓ及びｎＭＯＳトランジスタＴＮ６３−１〜Ｎｓのうちオンする数を変化させることができる。これにより、定電流源１２１，１２２によって流される定電流Ｉｄが調整される。また、入力された電流制御信号Ｓｃｅによって、ｐＭＯＳトランジスタＴＰ６１−１〜Ｎｓ及びｎＭＯＳトランジスタＴＮ６１−１〜Ｎｓのうちオンする数を変化させることができる。これにより、定電流源１２１ｂ，１２２ｂによって流される定電流Ｉｅが調整される。定電流Ｉｅは、スイッチング回路１２３ｂを流れ、電流出力型ドライバ回路１２０Ｂにおけるエンファシス処理に用いられる。また、電流出力型ドライバ１２５ａ，１２５ｂは、入力された切替信号Ｓｌｐがローレベルのときそれぞれ定電流Ｉｄ，Ｉｅを流す一方、切替信号Ｓｌｐがハイレベルのとき動作を停止する。
The number of pMOS transistors TP63-1 to Ns and nMOS transistors TN63-1 to Ns that are turned on can be changed by the input current control signal Scd. Thereby, the constant current Id supplied by the constant
エンファシス制御信号ＤＥＸはｐＭＯＳトランジスタＴＰ３及びｎＭＯＳトランジスタＴＮ３の各ゲートに入力され、エンファシス制御信号ＤＥＹはｐＭＯＳトランジスタＴＰ４及びｎＭＯＳトランジスタＴＮ４の各ゲートに入力される。電流出力型ドライバ１２５ｂのｐＭＯＳトランジスタＴＰ４のドレインとｎＭＯＳトランジスタＴＮ３のドレインはそれぞれ、出力端子Ｔｘｐ，Ｔｘｍに接続される。抵抗Ｒ２，Ｒ３と受信装置２００の入力インピーダンスＲｒとは、実施形態１と同様に、互いに並列に接続されているので、抵抗Ｒ２，Ｒ３と受信装置２００の入力インピーダンスＲｒとの合成抵抗値はＺ０[Ω]である。
The emphasis control signal DEX is input to the gates of the pMOS transistor TP3 and the nMOS transistor TN3, and the emphasis control signal DEY is input to the gates of the pMOS transistor TP4 and the nMOS transistor TN4. The drain of the pMOS transistor TP4 and the drain of the nMOS transistor TN3 of the current
以上のように構成された電流出力型ドライバ回路１２０Ｂは、入力された電流制御信号Ｓｃｅ−１〜Ｎｓが全てローレベルの場合、定電流源１２１ｂ，１２２ｂは動作しないので、エンファシス処理を行わない。この場合、電流出力型ドライバ回路１２０Ｂは、実施形態１の電流出力型ドライバ回路１２０と同様に動作する。
The current
一方、電流制御信号Ｓｃｅ−１〜Ｎｓの全てがローレベルではない場合、電流出力型ドライバ回路１２０Ｂは、定電流源１２１ｂ，１２２ｂが上記調整された定電流Ｉｅを流すので、エンファシス処理を行う。エンファシス処理において、電流出力型ドライバ回路１２０Ｂに、ハイレベルのデータＤＸ及びエンファシス制御信号ＤＥＸと、ローレベルのデータＤＹ及びエンファシス制御信号ＤＥＹとが入力される場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ２，ＴＰ４とｎＭＯＳトランジスタＴＮ１，ＴＮ３とがオンし、ｐＭＯＳトランジスタＴＰ１，ＴＰ３とｎＭＯＳトランジスタＴＮ２，ＴＮ４とがオフする。よって、電流出力型ドライバ回路１２０Ｂは、電流Ｉｄ＋Ｉｅを出力端子Ｔｘｐから出力端子Ｔｘｍのへの方向で、抵抗Ｒ２，Ｒ３及び受信装置２００の入力インピーダンスＲｒとの合成抵抗に流す。
On the other hand, when all of the current control signals Sce-1 to Ns are not at the low level, the current
また、ローレベルのデータＤＸ及びエンファシス制御信号ＤＥＸと、ハイレベルのデータＤＹ及びエンファシス制御信号ＤＥＹとが電流出力型ドライバ回路１２０Ｂに入力される場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ１，ＴＰ３とｎＭＯＳトランジスタＴＮ２，ＴＮ４とがオンし、ｐＭＯＳトランジスタＴＰ２，ＴＰ４とｎＭＯＳトランジスタＴＮ１，ＴＮ３とがオフする。よって、電流出力型ドライバ回路１２０Ｂは、電流Ｉｄ＋Ｉｅを出力端子Ｔｘｍから出力端子Ｔｘｐのへの方向で、抵抗Ｒ２，Ｒ３及び受信装置２００の入力インピーダンスＲｒとの合成抵抗に流す。以上のように電流出力型ドライバ回路１２０Ｂは、強調された差動信号を受信装置２００に出力する。
A case will be described in which the low-level data DX and the emphasis control signal DEX and the high-level data DY and the emphasis control signal DEY are input to the current output
一方、ハイレベルのデータＤＸ及びエンファシス制御信号ＤＥＹと、ローレベルのデータＤＹ及びエンファシス制御信号ＤＥＸとが電流出力型ドライバ回路１２０Ｂに入力される場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ２，ＴＰ３とｎＭＯＳトランジスタＴＮ１，ＴＮ４とがオンし、ｐＭＯＳトランジスタＴＰ１，ＴＰ４とｎＭＯＳトランジスタＴＮ２，ＴＮ３とがオフする。よって、電流出力型ドライバ回路１２０Ｂは、電流Ｉｄ−Ｉｅを出力端子Ｔｘｐから出力端子Ｔｘｍのへの方向で、抵抗Ｒ２，Ｒ３及び受信装置２００の入力インピーダンスＲｒとの合成抵抗に流す。
On the other hand, the case where the high level data DX and the emphasis control signal DEY and the low level data DY and the emphasis control signal DEX are input to the current output
また、ローレベルのデータＤＸ及びエンファシス制御信号ＤＥＹと、ハイレベルのデータＤＹ及びエンファシス制御信号ＤＥＸとが電流出力型ドライバ回路１２０Ｂに入力される場合を説明する。この場合、ｐＭＯＳトランジスタＴＰ１，ＴＰ４とｎＭＯＳトランジスタＴＮ２，ＴＮ３とがオンし、ｐＭＯＳトランジスタＴＰ２，ＴＰ３とｎＭＯＳトランジスタＴＮ１，ＴＮ４とがオフする。よって、電流出力型ドライバ回路１２０Ｂは、電流Ｉｄ−Ｉｅを出力端子Ｔｘｍから出力端子Ｔｘｐのへの方向で、抵抗Ｒ２，Ｒ３及び受信装置２００の入力インピーダンスＲｒとの合成抵抗に流す。以上のように電流出力型ドライバ回路１２０Ｂは強調されていない差動信号を受信装置２００に出力する。
The case where the low level data DX and the emphasis control signal DEY and the high level data DY and the emphasis control signal DEX are input to the current output
以上のように、電流出力型ドライバ回路１２０Ｂは、電流制御信号Ｓｃｅ−１〜Ｎｓの全てがローレベルではないとき差動信号にエンファシス処理を施す一方、電流制御信号Ｓｃｅ−１〜Ｎｓが全てローレベルであるとき差動信号にエンファシス処理を施さない。
As described above, the current
プリエンファシス処理を施された差動信号の電圧ＶｐｒｅはＺ０×（Ｉｄ＋Ｉｅ）[Ｖ]であり、デエンファシス処理を施された差動信号の電圧ＶｄｅはＺ０×（Ｉｄ−Ｉｅ）[Ｖ]である。よって、差動信号を強調する程度を示す振幅強調度（エンファシス量）はＶｐｒｅ／Ｖｄｅ＝（Ｉｄ＋Ｉｅ）／（Ｉｄ−Ｉｅ）となる。よって、電流制御信号Ｓｃｄ，Ｓｃｅによって、定電流源１２１，１２２，１２１ｂ，１２２ｂによる定電流Ｉｄ，Ｉｅを大きくすることにより、振幅強調度を高めることができる。
The voltage Vpre of the differential signal subjected to the pre-emphasis processing is Z0 × (Id + Ie) [V], and the voltage Vde of the differential signal subjected to the de-emphasis processing is Z0 × (Id−Ie) [V]. is there. Therefore, the amplitude enhancement degree (emphasis amount) indicating the degree of enhancing the differential signal is Vpre / Vde = (Id + Ie) / (Id−Ie). Therefore, the amplitude enhancement degree can be increased by increasing the constant currents Id and Ie by the constant
図１３は、図１１の電圧出力型ドライバ回路１３０Ｂの構成を示す回路図である。図１３に示すように、電圧出力型ドライバ回路１３０Ｂは、図４の実施形態１に係る電圧生成回路１３１及び出力端子Ｔｘｐ，Ｔｘｍと、第１スイッチ回路１３２と、第２スイッチ回路１３３とを備えて構成される。電圧出力型ドライバ回路１３０Ｂは、実施形態１に係る電圧出力型ドライバ回路１３０と比べて、ＭＯＳトランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２に代えて、第１スイッチ回路１３２と第２スイッチ回路１３３とを備えたことを特徴としている。第１スイッチ回路１３２及び第２スイッチ回路１３３は、電圧生成回路１３１及び出力端子Ｔｘｐ，Ｔｘｍとの間に設けられる。第１スイッチ回路１３２は、Ｋ個の抵抗ユニットＵＰ２１−１〜Ｋ（以下、抵抗ユニットＵＰ２１ともいう。）と、Ｋ個の抵抗ユニットＵＮ２１−１〜Ｋ（以下、抵抗ユニットＵＮ２１ともいう。）を備えて構成される。第２スイッチ回路１３３は、Ｋ個の抵抗ユニットＵＰ２２−１〜Ｋ（以下、抵抗ユニットＵＰ２２ともいう。）と、Ｋ個の抵抗ユニットＵＮ２２−１〜Ｋ（以下、抵抗ユニットＵＮ２２ともいう。）を備えて構成される。抵抗ユニットＵＰ２１−１〜Ｋはそれぞれ、ｐＭＯＳトランジスタＴＰ３１−１〜Ｋ（以下、ｐＭＯＳトランジスタＴＰ３１ともいう。）と抵抗Ｒ３１−１〜Ｋとを備えて構成される。抵抗ユニットＵＮ２１−１〜Ｋはそれぞれ、ｎＭＯＳトランジスタＴＮ３１−１〜Ｋ（以下、ｎＭＯＳトランジスタＴＮ３１ともいう。）と抵抗Ｒ３２−１〜Ｋとを備えて構成される。抵抗ユニットＵＰ２２−１〜Ｋはそれぞれ、ｐＭＯＳトランジスタＴＰ３２−１〜Ｋ（以下、ｐＭＯＳトランジスタＴＰ３２ともいう。）と抵抗Ｒ３３−１〜Ｋとを備えて構成される。抵抗ユニットＵＮ２２−１〜Ｋはそれぞれ、ｎＭＯＳトランジスタＴＮ３２−１〜Ｋ（以下、ｎＭＯＳトランジスタＴＮ３２ともいう。）と抵抗Ｒ３４−１〜Ｋとを備えて構成される。
FIG. 13 is a circuit diagram showing a configuration of the voltage output
Ｋ個のｐＭＯＳトランジスタＴＰ３１−１〜Ｋの各ドレインはそれぞれ、Ｋ個の抵抗Ｒ３１−１〜ＫとＫ個の抵抗Ｒ３２−１〜ＫとｎＭＯＳトランジスタＴＮ３１−１〜Ｋの各ドレイン及び各ソースとを介して接地される。また、Ｋ個のｐＭＯＳトランジスタＴＰ３１−１〜Ｋの各ドレインはそれぞれ、Ｋ個の抵抗Ｒ３１−１〜Ｋを介して出力端子Ｔｘｍに接続される。Ｋ個のｐＭＯＳトランジスタＴＰ３２−１〜Ｋの各ドレインはそれぞれ、Ｋ個の抵抗Ｒ３３−１〜ＫとＫ個の抵抗Ｒ３４−１〜ＫとｎＭＯＳトランジスタＴＮ３２−１〜Ｋの各ドレイン及び各ソースとを介して接地される。また、Ｋ個のｐＭＯＳトランジスタＴＰ３２−１〜Ｋの各ドレインはそれぞれ、Ｋ個の抵抗Ｒ３３−１〜Ｋを介して出力端子Ｔｘｐに接続される。入力された制御信号ＤＸＰ−１〜Ｋはそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ３１−１〜Ｋの各ゲートに入力される。入力された制御信号ＤＸＮ−１〜Ｋはそれぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ３１−１〜Ｋの各ゲートに入力される。入力された制御信号ＤＹＰ−１〜Ｋはそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ３２−１〜Ｋの各ゲートに入力される。入力された制御信号ＤＹＮ−１〜Ｋはそれぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ３２−１〜Ｋの各ゲートに入力される。各抵抗ユニットＵＰ２１−１〜Ｋ，ＵＰ２２−１〜Ｋ，ＵＮ２１−１〜Ｋ，ＵＮ２２−１〜Ｋは、実施形態１に係る抵抗ユニットＵＰ１１と同様に、各抵抗ユニットが含むＭＯＳトランジスタのオン抵抗と抵抗との合計がＫ×Ｚ０[Ω]となるように設けられる。 The drains of the K pMOS transistors TP31-1 to TP31-1 to K are respectively the K resistors R31-1 to K, the K resistors R32-1 to K, and the drains and sources of the nMOS transistors TN31-1 to TN31-K. Is grounded. The drains of the K pMOS transistors TP31-1 to TP31-1 to TP3 are connected to the output terminal Txm via the K resistors R31-1 to K3. The drains of the K pMOS transistors TP32-1 to TP32-1 to K are respectively the K resistors R33-1 to K, the K resistors R34-1 to K, the drains and the sources of the nMOS transistors TN32-1 to TN32 -K. Is grounded. The drains of the K pMOS transistors TP32-1 to TP32 -K are connected to the output terminal Txp via the K resistors R33-1 to R3, respectively. The input control signals DXP-1 to K are input to the gates of the K pMOS transistors TP31-1 to TP31-1 to K, respectively. Input control signals DXN-1 to K are input to the gates of K nMOS transistors TN31-1 to TN31-1 to K, respectively. The input control signals DYP-1 to K are input to the gates of the K pMOS transistors TP32-1 to TP32-1, respectively. The input control signals DYN-1 to K are input to the gates of the K nMOS transistors TN32-1 to TN32-1, respectively. Each resistance unit UP21-1 to K, UP22-1 to K, UN21-1 to K, UN22-1 to K is similar to the resistance unit UP11 according to the first embodiment, and the on-resistance of the MOS transistor included in each resistance unit. And the resistance are set to be K × Z0 [Ω].
以上のように構成された電圧出力型ドライバ回路１３０Ｂにおいて、抵抗ユニットＵＰ２１，ＵＰ２２，ＵＮ２１，ＵＮ２２は、エンファシス処理時、入力された制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰによって２つのグループに分けられる。第１スイッチ回路１３２内のＫ個の抵抗ユニットＵＰ２１−１〜ＫのうちのＳ個を第１グループに帰属させ、残りの（Ｋ−Ｓ）個を第２グループに帰属させる。ここでＳは１以上Ｋ以下の整数である。また、Ｋ個の抵抗ユニットＵＮ２１−１〜Ｋのうちの（Ｋ−Ｓ）個を第１グループに帰属させ、残りのＳ個を第２グループに帰属させる。第２スイッチ回路１３３のＫ個の抵抗ユニットＵＰ２２−１〜Ｋのうちの（Ｋ−Ｓ）個を第１グループに帰属させ、残りのＳ個を第２グループに帰属させる。Ｋ個の抵抗ユニットＵＮ２２−１〜ＫのうちのＳ個を第１グループに帰属させ、残りの（Ｋ−Ｓ）個を第２グループに帰属させる。
In the voltage
そして、ＭＯＳトランジスタＴＰ３１，ＴＰ３２，ＴＮ３１，ＴＮ３２のうち第１グループに帰属するＭＯＳトランジスタと第２グループに帰属するＭＯＳトランジスタとは、制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰによって交互にオンされる。つまり、ＭＯＳトランジスタＴＰ３１，ＴＰ３２，ＴＮ３１，ＴＮ３２のうち第１グループに帰属するＭＯＳトランジスタがオンされるとき、第２グループに帰属するＭＯＳトランジスタはオフされる。ＭＯＳトランジスタＴＰ３１，ＴＰ３２，ＴＮ３１，ＴＮ３２のうち第１グループに帰属するＭＯＳトランジスタがオフされるとき、第２グループに帰属するＭＯＳトランジスタはオンされる。よって、第１スイッチ回路１３２において、常に、並列接続された合計数Ｋ個のＭＯＳトランジスタＴＰ３１，ＴＮ３１がオンされるので、第１スイッチ回路１３２の合成抵抗は常にＺ０[Ω]となる。また、第２スイッチ回路１３３において、常に、並列接続された合計数Ｋ個のＭＯＳトランジスタＴＰ３２，ＴＮ３２がオンされるので、第２スイッチ回路１３３の合成抵抗は常にＺ０[Ω]となる。したがって、抵抗ユニットＵＰ２１，ＵＰ２２，ＵＮ２１，ＵＮ２２のグループ分けに用いるグループ分け数Ｓが任意に設定されても、第１スイッチ回路１３２の合成抵抗及び第２スイッチ回路１３３の合成抵抗はそれぞれＺ０[Ω]である。故に、グループ分け数Ｓが変更されても、送信装置１００Ｂと受信装置２００との間のインピーダンス整合は維持される。また、グループ分け数Ｓを変更することにより、電圧出力型ドライバ回路１３０Ｂによって出力される差動信号の電圧が変更される。
Of the MOS transistors TP31, TP32, TN31, and TN32, the MOS transistor belonging to the first group and the MOS transistor belonging to the second group are alternately turned on by the control signals DXN, DXP, DYN, and DYP. That is, when the MOS transistor belonging to the first group among the MOS transistors TP31, TP32, TN31, and TN32 is turned on, the MOS transistor belonging to the second group is turned off. When the MOS transistor belonging to the first group among the MOS transistors TP31, TP32, TN31, and TN32 is turned off, the MOS transistor belonging to the second group is turned on. Accordingly, since the total number K of MOS transistors TP31 and TN31 connected in parallel are always turned on in the
以上のように構成された電圧出力型ドライバ回路１３０Ｂは制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰによって、内部の合成抵抗をＺ０[Ω]に維持したまま、差動信号の電圧を変更する。よって、送信装置１００Ｂと受信装置２００との間のインピーダンス整合を維持したまま、差動信号の電圧を調節することができる。
The voltage
図１４Ａは、図１３の電圧出力型ドライバ回路１３０Ｂにおける第１スイッチ回路１３２の構成例を示す回路図である。図１４Ｂは、図１３の電圧出力型ドライバ回路１３０Ｂにおける第２スイッチ回路１３３の構成例を示す回路図である。図１４Ａ、図１４Ｂに示す第１スイッチ回路１３２及び第２スイッチ回路１３３はそれぞれ、図１３に示す電圧出力型ドライバ回路１３０Ｂにおいて、個数Ｋ＝６、定電圧Ｖｇ＝１．２[Ｖ]、特性インピーダンスＺ０＝５０[Ω]と設定された場合の回路例である。
14A is a circuit diagram showing a configuration example of the
図１４Ａ及び図１４Ｂにおいて、抵抗ユニットＵＰ２１−１〜６，ＵＰ２２−１〜６，ＵＮ２１−１〜６，ＵＮ２２−１〜６の抵抗はそれぞれ３００Ωである。また、第１スイッチ回路１３２の５個の抵抗ユニットＵＰ２１−１〜５及び１個の抵抗ユニットＵＮ２１−６が第１グループに帰属する。また、第２スイッチ回路１３３の１個の抵抗ユニットＵＰ２２−１及び５個の抵抗ユニットＵＮ２２−１〜５が第１グループに帰属する（図１４Ａ及び図１４Ｂにおいて、点線で描かれた四角で囲われた抵抗ユニット）。一方、第１スイッチ回路１３２の１個の抵抗ユニットＵＰ２１−６及び５個の抵抗ユニットＵＮ２１−１〜５が第２グループに帰属する。また、第２スイッチ回路１３３の５個の抵抗ユニットＵＰ２２−１〜５及び１個の抵抗ユニットＵＮ２２−６が第２グループに帰属する（実線で描かれた四角で囲われた抵抗ユニット）。そして、第１グループに帰属する抵抗ユニットＵＰ２１−１〜５，ＵＮ２１−６のＭＯＳトランジスタと第２グループに帰属する抵抗ユニットのＭＯＳトランジスタとが交互にオンされる。
14A and 14B, the resistances of the resistance units UP21-1 to 6, UP22-1 to 6, UN21-1 to UN21-1, and UN22-1 to 6 are each 300Ω. Further, the five resistance units UP21-1 to UP5-5 and the one resistance unit UN21-6 of the
よって、第１スイッチ回路１３２内の６個のＭＯＳトランジスタが常にオンし、かつ、これら６個のＭＯＳトランジスタをそれぞれ有する抵抗ユニットが互いに並列に接続されているので、第１スイッチ回路１３２内の合成抵抗は５０Ω（＝３００／６）となる。また、同様の理由により、第２スイッチ回路１３３内の合成抵抗も５０Ωとなる。よって、図１４Ａ及び図１４Ｂに示す回路例によっても、送信装置１００Ｂと受信装置２００との間のインピーダンス整合をとることができる。
Therefore, the six MOS transistors in the
電圧出力型ドライバ回路１３０Ｂの出力端子Ｔｘｐにおける電圧は、以下に示すように、抵抗ユニットのグループ分けによって、つまりグループ分け数Ｓによって設定される。図１４Ａ及び図１４Ｂにおいては、第１スイッチ回路１３２の５個の抵抗ユニットＵＰ２１−１〜５の合成抵抗は６０Ωであり、第２スイッチ回路１３３の５個の抵抗ユニットＵＮ２２−１〜５の合成抵抗は６０Ωである。また、前述のように、第１スイッチ回路１３２の１個の抵抗ユニットＵＮ２１−６の抵抗は３００Ωであり、第２スイッチ回路１３３の１個の抵抗ユニットＵＰ２２−６の抵抗は３００Ωであり、受信装置２００の入力インピーダンスは２×５０Ωである。よって、抵抗ユニットＵＮ２１−６の抵抗と、抵抗ユニットＵＰ２２−６の抵抗と、受信装置２００の入力インピーダンスとの合成抵抗は８６Ωとなる。以上のことから、電圧出力型ドライバ回路１３０Ｂが出力する差動信号の差動電圧振幅は、２×１．２×８６／（６０＋８６＋６０）＝１．０[Ｖ]となる。
The voltage at the output terminal Txp of the voltage output
以上のように構成された本実施形態に係る送信装置１００Ｂにおいて、電流出力型ドライバ回路１２０Ｂがエンファシス処理を実行しないように制御される場合を説明する。この場合、コントローラ１５０Ｂは、全ての電流制御信号Ｓｃｅ−１〜Ｎｓをローレベルに設定し、設定された電流制御信号Ｓｃｅ−１〜Ｎｓを電流出力型ドライバ回路１２０Ｂに送信する。電流出力型ドライバ回路１２０Ｂは、全てローレベルに設定された電流制御信号Ｓｃｅ−１〜Ｎｓを受信したとき、エンファシス処理を行わない。一方、電流出力型ドライバ回路１２０Ｂがエンファシス処理を実行するように制御される場合を説明する。この場合、コントローラ１５０Ｂは、電流制御信号Ｓｃｅ−１〜Ｎｓのうちの少なくとも１つをハイレベルに設定して、設定された電流制御信号Ｓｃｅ−１〜Ｎｓを電流出力型ドライバ回路１２０Ｂに送信する。
A case will be described in which the current
さらに、エンファシス処理において差動信号が強調されるように制御される場合を説明する。この場合、エンファシス制御回路１６０は、データＤＸ，ＤＹとそれぞれ同じ信号レベルのエンファシス制御信号ＤＥＸ，ＤＥＹを、セレクタ１１０Ｂを介して電流出力型ドライバ回路１２０Ｂに送信する。電流出力型ドライバ回路１２０Ｂは、以上のように設定されたエンファシス制御信号ＤＥＸ，ＤＥＹを受信したとき、差動信号を強調する。
Further, a case where the differential signal is controlled to be emphasized in the emphasis process will be described. In this case, the
また、エンファシス処理において差動信号が強調されないように制御される場合を説明する。この場合、エンファシス制御回路１６０は、データＤＸ，ＤＹをそれぞれ反転した信号レベルのエンファシス制御信号ＤＥＸ，ＤＥＹとをセレクタ１１０Ｂを介して電流出力型ドライバ回路１２０Ｂに送信する。電流出力型ドライバ回路１２０Ｂは、以上のように設定されたエンファシス制御信号ＤＥＸ，ＤＥＹを受信したとき、差動信号を強調しない。
A case will be described in which the differential signal is controlled not to be emphasized in the emphasis processing. In this case, the
また、エンファシス制御回路１６０は、電圧出力型ドライバ回路１３０Ｂがエンファシス処理を実行しないように制御する場合、グループ分け数Ｓを数Ｋに設定するためのトランジスタ選択信号Ｓｅｌ−ｚを生成してセレクタ１１０Ｂに出力する。セレクタ１１０Ｂは、入力されたドライバ選択信号ＳｅｌとデータＤＸ，ＤＹとトランジスタ選択信号Ｓｅｌ−ｚとに基づいて、制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰを生成して電圧出力型ドライバ回路１３０Ｂに出力する。電圧出力型ドライバ回路１３０Ｂは、入力された制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰに従って、エンファシス処理を実行することなく差動信号を送信装置１００に出力する。
Further, the
一方、電圧出力型ドライバ回路１３０Ｂがエンファシス処理を実行するように制御する場合、エンファシス制御回路１６０はグループ分け数ＳをＫ＞Ｓ＞０が満たされる範囲で設定するためのトランジスタ選択信号Ｓｅｌ−ｚを生成してセレクタ１１０Ｂに出力する。セレクタ１１０Ｂは、入力されたトランジスタ選択信号Ｓｅｌ−ｚとデータＤＸ，ＤＹとドライバ選択信号Ｓｅｌとに基づいて、制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰを生成して電圧出力型ドライバ回路１３０Ｂに出力する。電圧出力型ドライバ回路１３０Ｂは、入力された制御信号ＤＸＮ，ＤＸＰ，ＤＹＮ，ＤＹＰに従ってエンファシス処理を差動信号に施し、処理を施した差動信号を送信装置１００に出力する。
On the other hand, when the voltage output
以上のように構成された本実施形態に係る電流出力型ドライバ回路１２０Ｂ及び電圧出力型ドライバ回路１３０Ｂはエンファシス処理を差動信号に施すので、差動信号の高周波成分を低周波成分より高くなるように補償することができる。さらに、本実施形態に係る差動伝送システム１０Ｂは、実施形態１に係る差動伝送システム１０と同様に、差動信号の検出電圧Ｖｄｔに応じて電流出力型ドライバ回路１２０Ｂ又は電圧出力型ドライバ回路１３０Ｂを出力ドライバとして設定する。これにより本実施形態によっても、実施形態１と同様に、差動信号のデジタルデータＤＸ，ＤＹを受信装置２００に誤りなく受信させることができるとともに、消費電力の増大を抑制できる。
Since the current output
実施形態４．
図１５は、実施形態４に係る送信装置１００Ｃの構成を示すブロック図である。図１５に示すように、本実施形態に係る送信装置１００Ｃは、図１１の実施形態３に係る送信装置１００Ｂと比べて、以下の点で相違する。
（１）出力ドライバの出力インピーダンスを調整する抵抗補正制御回路１７０をさらに備える。
（２）セレクタ１１０Ｂに代えて、セレクタ１１０Ｃを備える。
（３）電流出力型ドライバ回路１２０Ｂに代えて、電流出力型ドライバ回路１２０Ｃを備える。
（４）電圧出力型ドライバ回路１３０Ｂに代えて、電圧出力型ドライバ回路１３０Ｃを備える。
以下、前記相違点について説明する。
FIG. 15 is a block diagram illustrating a configuration of a
(1) A resistance
(2) A
(3) A current
(4) A voltage output driver circuit 130C is provided instead of the voltage
Hereinafter, the difference will be described.
図１５において、抵抗補正制御回路１７０は、電流出力型ドライバ回路１２０Ｃの出力インピーダンスを調節するための抵抗調節信号Ｓｒ１を生成してセレクタ１１０Ｃに出力する。抵抗調節信号Ｓｒ１は２以上の整数Ｎｉ個の抵抗調節信号Ｓｒ１−１〜Ｎｉで構成される（図１６参照）。また、抵抗補正制御回路１７０は電圧出力型ドライバ回路１３０Ｃの出力インピーダンスを調節するための抵抗調節信号Ｓｒ２を生成してセレクタ１１０Ｃに出力する。
In FIG. 15, the resistance
セレクタ１１０Ｃは、入力されたデータＤＸ，ＤＹと、エンファシス制御信号ＤＥＸ，ＤＥＹと、抵抗調節信号Ｓｒ１とをそのまま電流出力型ドライバ回路１２０Ｃに出力する。また、セレクタ１１０Ｃは、入力されたドライバ選択信号Ｓｅｌに基づいて切替信号Ｓｌｐを生成して電流出力型ドライバ回路１２０Ｃに出力する。また、セレクタ１１０Ｃは、入力されたデータＤＸ，ＤＹと、エンファシス制御信号ＤＥＸ，ＤＥＹと、トランジスタ選択信号Ｓｅｌ−ｚと、抵抗調節信号Ｓｒ２とに基づいて制御信号ＤＸＮ０，ＤＸＰ０，ＤＹＮ０，ＤＹＰ０を生成する。また、セレクタ１１０Ｃは、入力されたデータＤＸ，ＤＹと、エンファシス制御信号ＤＥＸ，ＤＥＹと、トランジスタ選択信号Ｓｅｌ−ｚと、抵抗調節信号Ｓｒ２とに基づいて制御信号ＤＸＮ１，ＤＸＰ１，ＤＹＮ１，ＤＹＰ１を生成する。そして、セレクタ１１０Ｃは、生成された制御信号ＤＸＮ０，ＤＸＰ０，ＤＹＮ０，ＤＹＰ０，ＤＸＮ１，ＤＸＰ１，ＤＹＮ１，ＤＹＰ１を電圧出力型ドライバ回路１３０Ｃに出力する。制御信号ＤＸＮ０はＫ個の制御信号ＤＸＮ０−１〜Ｋで構成される。制御信号ＤＸＰ０はＫ個の制御信号ＤＸＰ０−１〜Ｋで構成される。制御信号ＤＹＮ０はＫ個の制御信号ＤＹＮ０−１〜Ｋで構成される。制御信号ＤＹＰ０はＫ個の制御信号ＤＹＰ０−１〜Ｋで構成される（図１７参照）。制御信号ＤＸＮ１はＫ個の制御信号ＤＸＮ１−１〜Ｋで構成される。制御信号ＤＸＰ１はＫ個の制御信号ＤＸＰ１−１〜Ｋで構成される。制御信号ＤＹＮ１はＫ個の制御信号ＤＹＮ１−１〜Ｋで構成される。制御信号ＤＹＰ１はＫ個の制御信号ＤＹＰ１−１〜Ｋで構成される（図１７参照）。制御信号ＤＸＮ０，ＤＸＰ０，ＤＹＮ０，ＤＹＰ０，ＤＸＮ１，ＤＸＰ１，ＤＹＮ１，ＤＹＰ１は、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスを調節するための信号である。
The
図１６は、図１５の電流出力型ドライバ回路１２０Ｃの構成を示す回路図である。図１６に示すように、電流出力型ドライバ回路１２０Ｃは、実施形態３に係る電流出力型ドライバ１２５ｂと、電流出力型ドライバ１２５ｃとを備えて構成される。電流出力型ドライバ１２５ｃは、実施形態３に係る定電流源１２１，１２２と、ｐＭＯＳトランジスタＴＰ１，ＴＰ２とｎＭＯＳトランジスタＴＮ１，ＴＮ２と、バイアス電圧生成回路１２４ｃとを備えて構成される。電流出力型ドライバ１２５ｃは、実施形態１に係る電流出力型ドライバ１２５ａと比べて、実施形態１に係るバイアス電圧生成回路１２４に代えて、バイアス電圧生成回路１２４ｃを備えたことを特徴とする。バイアス電圧生成回路１２４ｃは、Ｎｉ個の抵抗ユニットＵＮ３１−１〜ＮｉとＮｉ個の抵抗ユニットＵＮ３２−１〜Ｎｉとを備えて構成される。抵抗ユニットＵＮ３１−１〜Ｎｉはそれぞれ、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉと抵抗Ｒ４２−１〜Ｎｉとを備えて構成される。抵抗ユニットＵＮ３２−１〜Ｎｉはそれぞれ、ｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉと抵抗Ｒ４３−１〜Ｎｉとを備えて構成される。
FIG. 16 is a circuit diagram showing a configuration of the current output
ｐＭＯＳトランジスタＴＰ１のドレインは、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉの各ソースとｎＭＯＳトランジスタＴＮ１のドレインと出力端子Ｔｘｍとに接続される。ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉの各ドレインはそれぞれ、抵抗Ｒ４２−１〜Ｎｉと抵抗Ｒ４３−１〜Ｎｉとを介してｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉの各ドレインに接続される。ｐＭＯＳトランジスタＴＰ２のドレインは、ｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉの各ソースと、ｎＭＯＳトランジスタＴＮ２のドレインと、出力端子Ｔｘｐとに接続される。定電圧Ｖｄｃは、抵抗Ｒ４２−１〜Ｎｉ及び抵抗Ｒ４３−１〜Ｎｉの各接続点に接続される。入力された抵抗調節信号Ｓｒ１−１〜Ｎｉはそれぞれ、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉの各ゲート及びｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉの各ゲートに入力される。 The drain of the pMOS transistor TP1 is connected to the sources of the nMOS transistors TN41-1 to Ni, the drain of the nMOS transistor TN1, and the output terminal Txm. The drains of the nMOS transistors TN41-1 to TN41-1 are connected to the drains of the nMOS transistors TN42-1 to TN4 through resistors R42-1 to R4 and resistors R43-1 to Ni, respectively. The drain of the pMOS transistor TP2 is connected to the sources of the nMOS transistors TN42-1 to Ni, the drain of the nMOS transistor TN2, and the output terminal Txp. The constant voltage Vdc is connected to each connection point of the resistors R42-1 to R4 and Ni and the resistors R43-1 to R43-1. The inputted resistance adjustment signals Sr1-1 to Ni are inputted to the gates of the nMOS transistors TN41-1 to Ni and the gates of the nMOS transistors TN42-1 to Ni, respectively.
抵抗ユニットＵＮ３１−１〜Ｎｉはそれぞれ、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉのオン抵抗と抵抗Ｒ４２−１〜Ｎｉとの合計が抵抗値Ｚ−１〜Ｎｉ[Ω]となるように設けられる。抵抗ユニットＵＮ３２−１〜Ｎｉはそれぞれ、ｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉのオン抵抗と抵抗Ｒ４３−１〜Ｎｉとの合計が抵抗値Ｚ−１〜Ｎｉ[Ω]となるように設けられる。ここで抵抗値Ｚ−１〜Ｎｉ[Ω]は互いに異なる。 The resistance units UN31-1 to Ni are provided so that the sum of the on-resistances of the nMOS transistors TN41-1 to Ni and the resistances R42-1 to Ni becomes resistance values Z-1 to Ni [Ω]. Each of the resistance units UN32-1 to Ni is provided such that the sum of the on-resistances of the nMOS transistors TN42-1 to TN42-1 to Ni and the resistances R43-1 to Ni becomes resistance values Z-1 to Ni [Ω]. Here, the resistance values Z-1 to Ni [Ω] are different from each other.
なお、本実施形態においては、電圧出力型ドライバ回路１３０Ｃに含まれるｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉ，ＴＮ４２−１〜Ｎｉは、各オン抵抗が比較的大きくなるように設けられる。そのために、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉ，ＴＮ４２−１〜Ｎｉは、各サイズが比較的小さくなるように設けられる。これにより、電流出力型ドライバ回路１２０Ｃの回路規模をより小さくできる。
In the present embodiment, the nMOS transistors TN41-1 to Ni, TN42-1 to Ni included in the voltage output driver circuit 130C are provided so that their on-resistances are relatively large. For this purpose, the nMOS transistors TN41-1 to Ni and TN42-1 to Ni are provided so that their sizes are relatively small. Thereby, the circuit scale of the current output
以上のように構成された電流出力型ドライバ回路１２０Ｃにおいて、抵抗調節信号Ｓｒ１−１〜Ｎｉによって、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉのうち少なくとも１つがオンされる。また、抵抗調節信号Ｓｒ１−１〜Ｎｉによって、ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉのうち、オンされたｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉに対応するｎＭＯＳトランジスタがオンされる。ｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉ，ＴＮ４２−１〜ＮｉのうちオンされるｎＭＯＳトランジスタに応じて、電流出力型ドライバ回路１２０Ｃの出力インピーダンスは、段階的に調節される。例えば、電流出力型ドライバ回路１２０Ｃの出力インピーダンスはＺ０[Ω]とＺ１[Ω]との間で段階的に調節される。また、全てのｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉ，ＴＮ４２−１〜Ｎｉをオフすることにより、電流出力型ドライバ回路１２０Ｃの出力インピーダンスはハイインピーダンスに設定される。
In the current output
図１７は、図１５の電圧出力型ドライバ回路１３０Ｃの構成を示す回路図である。図１７に示すように、電圧出力型ドライバ回路１３０Ｃは、図１３の実施形態３に係る電圧生成回路１３１、出力端子Ｔｘｐ，Ｔｘｍ、第１スイッチ回路１３２、及び第２スイッチ回路１３３を備えて構成される。さらに、電圧出力型ドライバ回路１３０Ｃは、第１スイッチ回路１３２ａ及び第２スイッチ回路１３３ａを備えて構成される。第１スイッチ回路１３２ａ及び第２スイッチ回路１３３ａは、電圧生成回路１３１と出力端子Ｔｘｐ，Ｔｘｍとの間に、第１スイッチ回路１３２及び第２スイッチ回路１３３と並列に設けられる。
FIG. 17 is a circuit diagram showing a configuration of the voltage output type driver circuit 130C of FIG. As shown in FIG. 17, the voltage output type driver circuit 130C includes a
第１スイッチ回路１３２ａは、第１スイッチ回路１３２と比べて、抵抗ユニットＵＰ２１−１〜Ｋ，ＵＮ２１−１〜Ｋに代えて、抵抗ユニットＵＰ４１−１〜Ｋ，ＵＮ４１−１〜Ｋを備えて構成される。抵抗ユニットＵＰ４１−１〜Ｋはそれぞれ、抵抗ユニットＵＰ２１−１〜Ｋに比べて、ｐＭＯＳトランジスタＴＰ３１−１〜Ｋ及び抵抗Ｒ３１−１〜Ｋに代えて、ｐＭＯＳトランジスタＴＰ５１−１〜Ｋ及び抵抗Ｒ５１−１〜Ｋを備えて構成される。抵抗ユニットＵＮ４１−１〜Ｋはそれぞれ、抵抗ユニットＵＮ２１−１〜Ｋに比べて、ｎＭＯＳトランジスタＴＮ３１−１〜Ｋ及び抵抗Ｒ３２−１〜Ｋに代えて、ｎＭＯＳトランジスタＴＮ５１−１〜Ｋ及び抵抗Ｒ５２−１〜Ｋを備えて構成される。
Compared with the
第２スイッチ回路１３３ａは、第２スイッチ回路１３３と比べて、抵抗ユニットＵＰ２２−１〜Ｋ，ＵＮ２２−１〜Ｋに代えて、抵抗ユニットＵＰ４２−１〜Ｋ，ＵＮ４２−１〜Ｋを備えて構成される。抵抗ユニットＵＰ４２−１〜Ｋはそれぞれ、抵抗ユニットＵＰ２２−１〜Ｋに比べて、ｐＭＯＳトランジスタＴＰ３２−１〜Ｋ及び抵抗Ｒ３３−１〜Ｋに代えて、ｐＭＯＳトランジスタＴＰ５２−１〜Ｋ及び抵抗Ｒ５３−１〜Ｋを備えて構成される。抵抗ユニットＵＮ４２−１〜Ｋはそれぞれ、抵抗ユニットＵＮ２２−１〜Ｋに比べて、ｎＭＯＳトランジスタＴＮ３２−１〜Ｋ及び抵抗Ｒ３４−１〜Ｋに代えて、ｎＭＯＳトランジスタＴＮ５２−１〜Ｋ及び抵抗Ｒ５４−１〜Ｋを備えて構成される。抵抗ユニットＵＰ４１−１〜Ｋ，ＵＮ４１−１〜Ｋ，ＵＰ４２−１〜Ｋ，ＵＮ４２−１〜Ｋの各抵抗値は、（Ｋ×Ｚ１）[Ω]に設定される。ここで抵抗値Ｚ１[Ω]は抵抗値Ｚ０[Ω]と異なる。第１スイッチ回路１３２及び第２スイッチ回路１３３は電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ０[Ω]に設定するための回路である。第１スイッチ回路１３２ａ及び第２スイッチ回路１３３ａは電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ１[Ω]に設定するための回路である。
Compared with the
入力されたＫ個の制御信号ＤＸＰ０−１〜Ｋ（以下、制御信号ＤＸＰ０ともいう。）はそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ３１−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＹＰ０−１〜Ｋ（以下、制御信号ＤＹＰ０ともいう。）はそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ３２−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＸＮ０−１〜Ｋ（以下、制御信号ＤＸＮ０ともいう。）はそれぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ３１−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＹＮ０−１〜Ｋ（以下、制御信号ＤＹＮ０ともいう。）はそれぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ３２−１〜Ｋの各ゲートに入力される。また、入力されたＫ個の制御信号ＤＸＰ１−１〜Ｋ（以下、制御信号ＤＸＰ１ともいう。）はそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ５１−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＹＰ１−１〜Ｋ（以下、制御信号ＤＹＰ１ともいう。）はそれぞれ、Ｋ個のｐＭＯＳトランジスタＴＰ５２−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＸＮ１−１〜Ｋは（以下、制御信号ＤＸＮ１ともいう。）それぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ５１−１〜Ｋの各ゲートに入力される。入力されたＫ個の制御信号ＤＹＮ１−１〜Ｋ（以下、制御信号ＤＹＮ１ともいう。）はそれぞれ、Ｋ個のｎＭＯＳトランジスタＴＮ５２−１〜Ｋの各ゲートに入力される。 The input K control signals DXP0-1 to K (hereinafter also referred to as control signal DXP0) are respectively input to the gates of the K pMOS transistors TP31-1 to TP31-1. The input K control signals DYP0-1 to K (hereinafter also referred to as control signal DYP0) are input to the gates of the K pMOS transistors TP32-1 to TP32-1, respectively. The inputted K control signals DXN0-1 to K (hereinafter also referred to as control signal DXN0) are inputted to the gates of the K nMOS transistors TN31-1 to TN31-1 to K, respectively. The input K control signals DYN0-1 to K (hereinafter also referred to as control signal DYN0) are input to the gates of the K nMOS transistors TN32-1 to TN32-1, respectively. The input K control signals DXP1-1 to K (hereinafter also referred to as control signal DXP1) are input to the gates of the K pMOS transistors TP51-1 to TP51-1. The input K control signals DYP1-1 to K (hereinafter also referred to as control signal DYP1) are input to the gates of the K pMOS transistors TP52-1 to TP52-1, respectively. The input K control signals DXN1-1 to K (hereinafter also referred to as control signal DXN1) are input to the gates of the K nMOS transistors TN51-1 to TN51-1. The input K control signals DYN1-1 to K (hereinafter also referred to as control signal DYN1) are input to the gates of the K nMOS transistors TN52-1 to TN52-1, respectively.
以上のように構成された電圧出力型ドライバ回路１３０Ｃにおいて、ＭＯＳトランジスタＴＰ３１−１〜Ｋ，ＴＰ３２−１〜Ｋ，ＴＮ３１−１〜Ｋ，ＴＮ３２−１〜Ｋはそれぞれ、制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０によってオン又はオフされる。ＭＯＳトランジスタＴＰ５１−１〜Ｋ，ＴＰ５２−１〜Ｋ，ＴＮ５１−１〜Ｋ，ＴＮ５２−１〜Ｋはそれぞれ、制御信号ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１によってオン又はオフされる。電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ０[Ω]に設定するように制御する場合を説明する。この場合、制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０は、第１及び第２スイッチ回路１３２，１３３が実施形態３と同様の動作を実行するように設定される。それと共に、制御信号ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１は、第１及び第２スイッチ回路１３２ａ，１３３ａ内の全てのＭＯＳトランジスタＴＰ５１，ＴＰ５２，ＴＮ５１，ＴＮ５２がオフされるように設定される。これにより、第１及び第２スイッチ回路１３２，１３３の出力インピーダンスはＺ０[Ω]に設定され、第１及び第２スイッチ回路１３２ａ，１３３ａの出力インピーダンスはハイインピーダンスに設定される。よって、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスはＺ０[Ω]に設定される。
In the voltage output type driver circuit 130C configured as described above, the MOS transistors TP31-1 to K, TP32-1 to K, TN31-1 to K, and TN32-1 to K are control signals DXP0, DYP0, and DXN0, respectively. , DYN0 to turn on or off. The MOS transistors TP51-1 to K, TP52-1 to K, TN51-1 to K, and TN52-1 to K are turned on or off by the control signals DXP1, DYP1, DXN1, and DYN1, respectively. A case will be described in which the output impedance of the voltage output driver circuit 130C is controlled to be set to Z0 [Ω]. In this case, the control signals DXP0, DYP0, DXN0, and DYN0 are set so that the first and
一方、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ１[Ω]に設定するように制御する場合を説明する。この場合、制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０は、第１及び第２スイッチ回路１３２，１３３内の全てのＭＯＳトランジスタＴＰ３１，ＴＰ３２，ＴＮ３１，ＴＮ３２がオフされるように設定される。それと共に、制御信号ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１は、第１及び第２スイッチ回路１３２ａ，１３３ａが実施形態３における第１及び第２スイッチ回路１３２，１３３と同様の動作を実行するように設定される。これにより、第１及び第２スイッチ回路１３２，１３３の出力インピーダンスはハイインピーダンスに設定され、第１及び第２スイッチ回路１３２ａ，１３３ａの出力インピーダンスはＺ１[Ω]に設定される。よって、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスはＺ１[Ω]に設定される。
On the other hand, a case where the output impedance of the voltage output driver circuit 130C is controlled to be set to Z1 [Ω] will be described. In this case, the control signals DXP0, DYP0, DXN0, DYN0 are set so that all the MOS transistors TP31, TP32, TN31, TN32 in the first and
また、全てのＭＯＳトランジスタＴＰ３１，ＴＰ３２，ＴＮ３１，ＴＮ３２，ＴＰ５１，ＴＰ５２，ＴＮ５１，ＴＮ５２をオフすることにより、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスはハイインピーダンスに設定される。以上のように、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスは、制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１に応じて、ハイインピーダンス、Ｚ０[Ω]、又はＺ１[Ω]に設定される。 Further, by turning off all the MOS transistors TP31, TP32, TN31, TN32, TP51, TP52, TN51, and TN52, the output impedance of the voltage output driver circuit 130C is set to a high impedance. As described above, the output impedance of the voltage output driver circuit 130C is high impedance, Z0 [Ω], or Z1 [Ω] according to the control signals DXP0, DYP0, DXN0, DYN0, DXP1, DYP1, DXN1, and DYN1. Set to
以上のように構成された本実施形態に係る送信装置１００Ｃにおいて、電流出力型ドライバ回路１２０Ｃが出力ドライバとして用いられる場合において電流出力型ドライバ回路１２０Ｃの出力インピーダンスを調節する場合を説明する。この場合、抵抗補正制御回路１７０は、電流出力型ドライバ回路１２０Ｃの出力インピーダンスを設定するための抵抗調節信号Ｓｒ１を生成する。そして抵抗補正制御回路１７０は生成された抵抗調節信号Ｓｒ１をセレクタ１１０Ｃを介して電流出力型ドライバ回路１２０Ｃに出力する。これによって電流出力型ドライバ回路１２０Ｃの出力インピーダンスは所定の抵抗値に設定される。また、抵抗補正制御回路１７０は、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをハイインピーダンスに設定するための抵抗調節信号Ｓｒ２を生成してセレクタ１１０Ｃに出力する。セレクタ１１０Ｃは、入力された抵抗調節信号Ｓｒ２等に基づいて制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１を生成して電圧出力型ドライバ回路１３０Ｃに出力する。電圧出力型ドライバ回路１３０Ｃの出力インピーダンスは、入力された制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１によってハイインピーダンスに設定される。以上のように電流出力型ドライバ回路１２０Ｃが調節されることにより、送信装置１００Ｃの出力インピーダンスは調節される。
In the
一方、電圧出力型ドライバ回路１３０Ｃが出力ドライバとして用いられる場合において、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ０[Ω]に設定するように制御する場合を説明する。この場合、抵抗補正制御回路１７０は、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ０[Ω]に設定するための抵抗調節信号Ｓｒ２を生成してセレクタ１１０Ｃに出力する。セレクタ１１０Ｃは、入力された抵抗調節信号Ｓｒ２等に基づいて、第１スイッチ回路１３２及び第２スイッチ回路１３３を動作させるための制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０を生成する。それと共に、セレクタ１１０Ｃは、入力された抵抗調節信号Ｓｒ２等に基づいて、第１スイッチ回路１３２ａ及び第２スイッチ回路１３３ａの出力インピーダンスをハイインピーダンスに設定するための制御信号ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１を生成する。そしてセレクタ１１０Ｃは、生成した制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１を電圧出力型ドライバ回路１３０Ｃに出力する。電圧出力型ドライバ回路１３０Ｃの出力インピーダンスは、入力された制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１によってＺ０[Ω]に設定される。また、抵抗補正制御回路１７０は、電流出力型ドライバ回路１２０Ｃの出力インピーダンスをハイインピーダンスに設定するための抵抗調節信号Ｓｒ１を生成してセレクタ１１０Ｃを介して電流出力型ドライバ回路１２０Ｃに出力する。これにより電流出力型ドライバ回路１２０Ｃの出力インピーダンスはハイインピーダンスに設定される。したがって、送信装置１００Ｃの出力インピーダンスはＺ０[Ω]に設定される。
On the other hand, when the voltage output driver circuit 130C is used as an output driver, a case will be described in which the output impedance of the voltage output driver circuit 130C is controlled to be set to Z0 [Ω]. In this case, the resistance
また、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ１[Ω]に設定するように制御する場合を説明する。この場合、抵抗補正制御回路１７０は、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ１[Ω]に設定するための抵抗調節信号Ｓｒ２を生成してセレクタ１１０Ｃに出力する。セレクタ１１０Ｃは、入力された抵抗調節信号Ｓｒ２等に基づいて、第１スイッチ回路１３２及び第２スイッチ回路１３３の出力インピーダンスをハイインピーダンスに設定するための制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０を生成する。それと共に、セレクタ１１０Ｃは、入力された抵抗調節信号Ｓｒ２等に基づいて、第１スイッチ回路１３２ａ及び第２スイッチ回路１３３ａを動作させるための制御信号ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１を生成する。そしてセレクタ１１０Ｃは、生成した制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１を電圧出力型ドライバ回路１３０Ｃに出力する。電圧出力型ドライバ回路１３０Ｃの出力インピーダンスは、入力された制御信号ＤＸＰ０，ＤＹＰ０，ＤＸＮ０，ＤＹＮ０、ＤＸＰ１，ＤＹＰ１，ＤＸＮ１，ＤＹＮ１によってＺ１[Ω]に設定される。また、抵抗補正制御回路１７０は、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ１[Ω]に設定するように制御する場合と同様に、電流出力型ドライバ回路１２０Ｃの出力インピーダンスをハイインピーダンスに設定する。したがって、送信装置１００Ｃの出力インピーダンスはＺ０[Ω]に設定される。以上のように抵抗補正制御回路１７０は抵抗調節信号Ｓｒ２によって電圧出力型ドライバ回路１３０Ｃの出力インピーダンスをＺ０[Ω]又はＺ１[Ω]に設定することにより、送信装置１００Ｃの出力インピーダンスをＺ０[Ω]又はＺ１[Ω]に設定する。
A case will be described in which the output impedance of the voltage output driver circuit 130C is controlled to be set to Z1 [Ω]. In this case, the resistance
以上のように構成された本実施形態に係る送信装置１００Ｃにおいて、抵抗補正制御回路１７０は、電流出力型ドライバ回路１２０Ｃ及び電圧出力型ドライバ回路１３０Ｃの出力インピーダンスを調節する。これにより、受信装置２００の入力インピーダンスが変更された場合にも、送信装置１００Ｃと受信装置２００との間のインピーダンス整合を維持できる。よって、インピーダンス整合がとれていないことに起因する反射波による伝送信号の波形の歪み（つまり、ジッタ）を抑制できる。また、送信装置１００Ｃは、実施形態３と同様に、差動信号の検出電圧Ｖｄｔに応じて出力ドライバを切り替えるので消費電力の増大を抑制できる。また、本実施形態に係る送信装置１００Ｃは、実施形態３に係る送信装置１００Ｂと同様に、差動信号にエンファシス処理を施すので、差動信号の高周波成分を低周波成分より高くなるように補償できる。
In the
なお、前述の実施形態１〜４において、抵抗合成回路２３１に含まれるＭ個の抵抗Ｒ２０−１〜Ｍの各抵抗値は全て同じであるが、本発明はこれに限定されず、抵抗Ｒ２０−１〜Ｍの各抵抗値が互いに異なってもよい。その場合、Ｍ個のｐＭＯＳトランジスタＴＰ２１−１〜Ｍのいずれか一つをオンすることによってＭ個の抵抗Ｒ２０−１〜Ｍのいずれか一つを分圧に用いてもよい。
In the first to fourth embodiments, the resistance values of the M resistors R20-1 to M20-1 included in the
実施形態２において、定電流Ｉｄを所定の電流増加値ΔＩずつ増大させる（図１０ＡにおけるステップＳ１８）が、本発明はこれに限定されず、電流増加値ΔＩを、定電流Ｉｄが所定の最大値Ｉｍａｘに近づくに伴って減少させてもよい。また、実施形態２において、定電圧Ｖｇを所定の電圧増加値ΔＶずつ増大させる（図１０ＢのステップＳ２５）が、本発明はこれに限定されず、電圧増加値ΔＶを、検出電圧Ｖｄｔがしきい値電圧Ｖｒｅｆに近づくに伴って減少させてもよい。 In the second embodiment, the constant current Id is increased by a predetermined current increase value ΔI (step S18 in FIG. 10A). However, the present invention is not limited to this, and the current increase value ΔI is set to a predetermined maximum value. It may be decreased as it approaches Imax. In the second embodiment, the constant voltage Vg is increased by a predetermined voltage increase value ΔV (step S25 in FIG. 10B). However, the present invention is not limited to this, and the detection voltage Vdt is the threshold value of the voltage increase value ΔV. It may be decreased as the value voltage Vref is approached.
実施形態４に係る送信装置１００Ｃにおいて、抵抗ユニットＵＮ３１−１〜Ｎｉ，ＵＮ３２−１〜Ｎｉの各抵抗値Ｚ−１〜Ｎｉ[Ω]は互いに異なるが、本発明はこれに限定されず、各抵抗値Ｚ−１〜Ｎｉ[Ω]が互いに同じであってもよい。なお、抵抗ユニットＵＮ３１−１〜Ｎｉの各抵抗値はそれぞれ、抵抗ユニットＵＮ３２−１〜Ｎｉの各抵抗値と同じとなるように設定される。
In the
実施形態４に係る送信装置１００Ｃは、差動信号に対するエンファシス機能と出力ドライバの出力インピーダンスの調節機能とを備えたが、本発明はこれに限定されず、出力インピーダンスの調節機能のみを備えた送信装置１００にも本発明を適用できる。
The
実施形態４に係る電流出力型ドライバ回路１２０Ｃにおいて、抵抗ユニットＵＮ３１−１〜ＮｉはそれぞれｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉ及び抵抗Ｒ４２−１〜Ｎｉを備えて構成される。抵抗ユニットＵＮ３２−１〜ＮｉはそれぞれｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉ及び抵抗Ｒ４３−１〜Ｎｉを備えて構成される。しかし本発明はこれに限定されない。抵抗ユニットＵＮ３１−１〜ＮｉはそれぞれｎＭＯＳトランジスタＴＮ４１−１〜Ｎｉのみを備えて構成され、抵抗ユニットＵＮ３２−１〜ＮｉはそれぞれｎＭＯＳトランジスタＴＮ４２−１〜Ｎｉのみを備えて構成されてもよい。この場合、電流出力型ドライバ回路１２０Ｃの回路規模をより小さくできる。
In the current
実施形態４において、電圧出力型ドライバ回路１３０Ｃの出力インピーダンスはＺ０[Ω]及びＺ１[Ω]の２つの値のいずれか一つに設定されるが、本発明はこれに限定されず、出力インピーダンスが３つ以上の値のいずれか一つに設定されてもよい。これを実現するために、電圧出力型ドライバ回路１３０Ｃは、例えば、３つ以上の第１スイッチ回路１３２と３つ以上の第２スイッチ回路１３３とを備えて構成してもよい。
In the fourth embodiment, the output impedance of the voltage output type driver circuit 130C is set to one of two values of Z0 [Ω] and Z1 [Ω], but the present invention is not limited to this, and the output impedance May be set to any one of three or more values. In order to realize this, the voltage output type driver circuit 130C may include, for example, three or more
実施形態１〜４に係る受信装置２００においてデータ伝送モード時にデータＤＸ，ＤＹの受信に用いられる構成は、送信装置１００によって送信された差動信号を受信する構成であれば、任意の構成でよい。
In the receiving
以上の実施形態においては、受信装置２００，２００Ａにおいて差動信号の電圧（その他、電流、電力などの信号レベルであってもよい。）を検出して比較結果通知信号ＳＮを折り返し送信している。本発明はこれに限らず、差動信号のアイパターン又はジッタを検出してそれぞれ例えば基準アイパターン又は基準ジッタと比較して比較結果通知信号ＳＮを折り返し送信してもよい。すなわち、比較結果通知信号ＳＮは、信号レベル、アイパターン、又はジッタなどの信号品質が所定のしきい値であるか否かを示し信号であってもよい。
In the above embodiment, the
また、実施形態１〜４に係る各構成の一部を、本発明を適用できる限りにおいて、適宜組み合わせてもよい。 Moreover, you may combine suitably a part of each structure which concerns on Embodiment 1-4 as long as this invention is applicable.
１００：送信装置
１１０：セレクタ
１２０：電流出力型ドライバ回路
１２１，１２２：定電流源
１２３：スイッチング回路
１２４：バイアス電圧生成回路
１２５：電流出力型ドライバ
１３０：電圧出力型ドライバ回路
１３１：電圧生成回路
１３２：第１スイッチ回路
１３３：第２スイッチ回路
１４０：データ発生回路
１５０：振幅制御回路
１６０：エンファシス制御回路
１７０：抵抗補正制御回路
２００：受信装置
２１０：受信回路
２２０：振幅検出回路
２２１：オペアンプ
２２２：コンパレータ
ＳＷ：スイッチ
２３０：振幅比較回路
２３１：抵抗合成回路
２２２：比較器
２４０：コントローラ
３００：差動伝送路
100: Transmitter 110: Selector 120: Current
Claims (6)
前記伝送信号を増幅して、実質的に信号電流を用いて送信する電流出力型ドライバ回路と、
前記伝送信号を増幅して、実質的に信号電圧を用いて送信する電圧出力型ドライバ回路と、
所定のテスト信号を生成する信号生成部と、
前記電流出力型ドライバ回路及び前記電圧出力型ドライバ回路の動作を制御する制御手段とを備え、
前記制御手段は、前記テスト信号を前記信号送信装置に送信したときに、前記信号受信装置において受信されたテスト信号の信号品質が所定のしきい値以上であることを示す比較結果通知信号に基づいて、前記電流出力型ドライバ回路を選択して前記伝送信号を増幅して送信するように制御する一方、前記テスト信号の信号品質が所定のしきい値未満であることを示す比較結果通知信号に基づいて、前記制御手段は、前記電圧出力型ドライバ回路を選択して前記伝送信号を増幅して送信するように制御することを特徴とする信号送信装置。 A signal transmission device that transmits (outputs) a predetermined transmission signal to a signal reception device via a signal transmission path,
A current output driver circuit that amplifies the transmission signal and transmits it substantially using a signal current;
A voltage output type driver circuit that amplifies the transmission signal and transmits substantially using the signal voltage;
A signal generator for generating a predetermined test signal;
Control means for controlling the operation of the current output type driver circuit and the voltage output type driver circuit,
The control means is based on a comparison result notification signal indicating that the signal quality of the test signal received by the signal receiving device is equal to or higher than a predetermined threshold when the test signal is transmitted to the signal transmitting device. A comparison result notification signal indicating that the signal quality of the test signal is less than a predetermined threshold value, while controlling to select the current output driver circuit and amplify and transmit the transmission signal. Based on this, the control means controls to select the voltage output type driver circuit and amplify and transmit the transmission signal.
前記エンファシス制御回路は、前記エンファシス処理を制御するための制御信号を生成し、前記伝送信号と前記制御信号との関係に基づいて、前記エンファシス処理を制御することを特徴とする請求項１又は２記載の信号送信装置。 Controls the execution of emphasis processing for the transmission signal amplified by the current output type driver circuit, and executes emphasis processing for changing the signal level for the transmission signal amplified by the voltage output type driver circuit. Further comprising an emphasis control circuit for controlling
The said emphasis control circuit produces | generates the control signal for controlling the said emphasis process, and controls the said emphasis process based on the relationship between the said transmission signal and the said control signal. The signal transmission device according to the description.
前記信号受信装置からテスト信号を受信したときに、受信されたテスト信号の信号品質が所定のしきい値以上であることを示す比較結果通知信号を生成して前記信号送信装置に送信する信号生成手段を備えたことを特徴とする信号受信装置。 A signal reception device that receives a transmission signal from the signal transmission device according to any one of claims 1 to 4,
Signal generation for generating a comparison result notification signal indicating that the signal quality of the received test signal is equal to or higher than a predetermined threshold when the test signal is received from the signal receiving device and transmitting the signal to the signal transmitting device A signal receiving device comprising means.
請求項５記載の信号受信装置とを備えたことを特徴とする信号伝送システム。 A signal transmission device according to any one of claims 1 to 4,
A signal transmission system comprising the signal receiving device according to claim 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013190454A JP6295559B2 (en) | 2013-09-13 | 2013-09-13 | Signal transmitting apparatus, signal receiving apparatus, and signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013190454A JP6295559B2 (en) | 2013-09-13 | 2013-09-13 | Signal transmitting apparatus, signal receiving apparatus, and signal transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015056845A true JP2015056845A (en) | 2015-03-23 |
| JP6295559B2 JP6295559B2 (en) | 2018-03-20 |
Family
ID=52820897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013190454A Expired - Fee Related JP6295559B2 (en) | 2013-09-13 | 2013-09-13 | Signal transmitting apparatus, signal receiving apparatus, and signal transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6295559B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108886411A (en) * | 2016-03-31 | 2018-11-23 | 英特尔Ip公司 | Transceiver, transmitter, receiver and the minimum power source voltage for determining receiver and transmitter method |
| JP2021185721A (en) * | 2016-02-22 | 2021-12-09 | ソニーグループ株式会社 | Transmission device, transmission method, and communication system |
| CN117318689A (en) * | 2023-11-28 | 2023-12-29 | 成都市硅海武林科技有限公司 | Bootstrap driving circuit of full-bridge and half-bridge circuit high-side power tube |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7282699B2 (en) | 2020-01-21 | 2023-05-29 | キオクシア株式会社 | semiconductor storage device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114522A1 (en) * | 2003-06-24 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | Device and method for matching output impedance in signal transmission system |
| JP2007158490A (en) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | Output apparatus, semiconductor laser modulation drive unit, and image forming apparatus |
| JP2008227696A (en) * | 2007-03-09 | 2008-09-25 | Nec Corp | Interface circuit and signal output adjustment method |
| JP2011166260A (en) * | 2010-02-05 | 2011-08-25 | Hitachi Ltd | Output driver circuit |
| JP2012514412A (en) * | 2008-12-29 | 2012-06-21 | シリコン・ワークス・カンパニー・リミテッド | Differential voltage drive transmitter, transmitter, receiver and interface system capable of selectively applying differential current drive and differential voltage drive |
| JP2013051464A (en) * | 2011-08-30 | 2013-03-14 | Elpida Memory Inc | Semiconductor device |
-
2013
- 2013-09-13 JP JP2013190454A patent/JP6295559B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114522A1 (en) * | 2003-06-24 | 2004-12-29 | Matsushita Electric Industrial Co., Ltd. | Device and method for matching output impedance in signal transmission system |
| JP2007158490A (en) * | 2005-12-01 | 2007-06-21 | Ricoh Co Ltd | Output apparatus, semiconductor laser modulation drive unit, and image forming apparatus |
| JP2008227696A (en) * | 2007-03-09 | 2008-09-25 | Nec Corp | Interface circuit and signal output adjustment method |
| JP2012514412A (en) * | 2008-12-29 | 2012-06-21 | シリコン・ワークス・カンパニー・リミテッド | Differential voltage drive transmitter, transmitter, receiver and interface system capable of selectively applying differential current drive and differential voltage drive |
| JP2011166260A (en) * | 2010-02-05 | 2011-08-25 | Hitachi Ltd | Output driver circuit |
| JP2013051464A (en) * | 2011-08-30 | 2013-03-14 | Elpida Memory Inc | Semiconductor device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021185721A (en) * | 2016-02-22 | 2021-12-09 | ソニーグループ株式会社 | Transmission device, transmission method, and communication system |
| JP7259904B2 (en) | 2016-02-22 | 2023-04-18 | ソニーグループ株式会社 | Transmission device, transmission method, and communication system |
| US11750421B2 (en) | 2016-02-22 | 2023-09-05 | Sony Group Corporation | Transmission device, transmission method, and communication system |
| CN108886411A (en) * | 2016-03-31 | 2018-11-23 | 英特尔Ip公司 | Transceiver, transmitter, receiver and the minimum power source voltage for determining receiver and transmitter method |
| CN108886411B (en) * | 2016-03-31 | 2021-09-07 | 苹果公司 | Transceiver, transmitter, receiver, and method for determining minimum supply voltage of receiver and transmitter |
| CN117318689A (en) * | 2023-11-28 | 2023-12-29 | 成都市硅海武林科技有限公司 | Bootstrap driving circuit of full-bridge and half-bridge circuit high-side power tube |
| CN117318689B (en) * | 2023-11-28 | 2024-03-22 | 成都市硅海武林科技有限公司 | Bootstrap driving circuit of full-bridge and half-bridge circuit high-side power tube |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6295559B2 (en) | 2018-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6665351B2 (en) | Circuit and method for providing a digital data signal with pre-distortion | |
| US7639746B2 (en) | Hybrid voltage/current-mode transmission line driver | |
| JP6295559B2 (en) | Signal transmitting apparatus, signal receiving apparatus, and signal transmission system | |
| JP6451738B2 (en) | Transmitting apparatus and communication system | |
| US8674747B2 (en) | Semiconductor device | |
| US20110193595A1 (en) | Output driver circuit | |
| US20120194224A1 (en) | Pre-emphasis circuit and differential current signaling system having the same | |
| US20070124518A1 (en) | Transmitter driver circuit in high-speed serial communications system | |
| US9444659B2 (en) | Voltage mode transmitter | |
| US9832048B2 (en) | Transmitter circuit for and methods of generating a modulated signal in a transmitter | |
| CN109714234B (en) | Transceiver unit for transmitting data via a differential bus | |
| US20120049897A1 (en) | Output buffer circuit and semiconductor device | |
| TWI842700B (en) | Drive circuit and operating method thereof | |
| US9270505B2 (en) | Communication system | |
| KR20200137361A (en) | Transmitter for transmitting multi-bit data | |
| US7616926B2 (en) | Conductive DC biasing for capacitively coupled on-chip drivers | |
| KR102509941B1 (en) | Transmitter and system including the same | |
| US9280162B2 (en) | Method and apparatus for minimizing within-die variations in performance parameters of a processor | |
| US7902872B2 (en) | Data transmitters and methods thereof | |
| JP2004312614A (en) | Semiconductor device | |
| US10348538B2 (en) | Transmitter performing an equalizing operation | |
| CN114667718A (en) | Time-dependent line equalizer for data transmission system | |
| KR101745342B1 (en) | De-emphasis circuit in transmitter | |
| JP5626240B2 (en) | Driver circuit | |
| US8384422B2 (en) | Terminal resistance device, semiconductor device, and control method for terminal resistance |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160908 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170606 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180123 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180205 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6295559 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| LAPS | Cancellation because of no payment of annual fees |