JP2015056677A - Diplexer - Google Patents
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Abstract
Description
本発明は、積層された複数の誘電体層を有する積層体を用いたダイプレクサに関する。 The present invention relates to a diplexer using a laminated body having a plurality of laminated dielectric layers.
近年、携帯電話機やスマートフォンに代表される小型無線通信装置は、小型化が求められている一方で、本来の通信機能の他に、ブルートゥース(登録商標)規格の通信や無線LAN(ローカルエリアネットワーク)用の通信等の他の通信機能を有するものが増えている。 In recent years, miniaturized wireless communication devices typified by mobile phones and smartphones have been required to be miniaturized, but in addition to the original communication function, Bluetooth (registered trademark) standard communication and wireless LAN (local area network) There are an increasing number of devices having other communication functions such as communication.
1台の無線通信装置で、周波数帯域の異なる複数の受信信号を処理するためには、アンテナで受信した複数の受信信号を互いに分離する手段が必要になる。周波数帯域の異なる2つの受信信号を分離する手段としては、ダイプレクサが知られている。 In order to process a plurality of received signals having different frequency bands with a single wireless communication device, means for separating the received signals received by the antenna from each other is required. A diplexer is known as a means for separating two received signals having different frequency bands.
近年、無線通信装置の小型化、省スペース化が市場から要求されており、その通信装置に用いられるダイプレクサの小型化も要求されている。 In recent years, miniaturization and space saving of wireless communication devices have been demanded from the market, and miniaturization of diplexers used in the communication devices has also been demanded.
小型化に適したダイプレクサとしては、特許文献1ないし3に示されるように、積層された複数の誘電体層を有する積層体を用いたものが知られている。このダイプレクサは、積層体の外周部に設けられた第1の端子、第2の端子および共通端子と、積層体の内部に設けられた第1および第2のフィルタを備えている。第1のフィルタは、共通端子と第1の端子との間に設けられている。第2のフィルタは、共通端子と第2の端子との間に設けられている。第1のフィルタは、第1の周波数帯域内の周波数の第1の信号を通過させるものである。第2のフィルタは、第1の周波数帯域よりも高い周波数帯域である第2の周波数帯域内の周波数の第2の信号を通過させるものである。第1のフィルタは、例えばローパスフィルタまたはバンドパスフィルタである。第2のフィルタは、例えばハイパスフィルタまたはバンドパスフィルタである。
As a diplexer suitable for miniaturization, as shown in
積層体を用いたダイプレクサでは、特に小型化しようとすると、第1のフィルタと第2のフィルタが近づき、第1のフィルタと第2のフィルタの間で電磁気的な結合が生じ、その結果、第1の端子と第2の端子の間のアイソレーション特性が悪化しやすくなるという問題点がある。 In a diplexer using a laminated body, particularly when trying to reduce the size, the first filter and the second filter approach each other, and electromagnetic coupling occurs between the first filter and the second filter. There is a problem in that the isolation characteristic between the first terminal and the second terminal tends to deteriorate.
特許文献2には、コンデンサ部に対して積層体の積層方向の両側に第1のインダクタ回路と第2のインダクタ回路を配置して、第1のインダクタ回路と第2のインダクタ回路の干渉を抑制する技術が記載されている。しかし、この技術では、ダイプレクサを小型化しようとすると、コンデンサ部に対して第1および第2のインダクタ回路が近づき、第1および第2のインダクタ回路が発生する磁界がコンデンサ部によって妨げられてしまう。その結果、第1および第2のインダクタ回路のQ値が低下して、ダイプレクサの挿入損失が大きくなるという問題点がある。
In
本発明はかかる問題点に鑑みてなされたもので、その目的は、挿入損失を増加させずに小型化でき、且つアイソレーション特性を向上させることができるようにしたダイプレクサを提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a diplexer that can be miniaturized without increasing insertion loss and can improve isolation characteristics.
本発明のダイプレクサは、積層された複数の誘電体層を含む積層体と、積層体の外周部に配置された第1の端子、第2の端子および共通端子と、積層体内に設けられた第1のフィルタおよび第2のフィルタとを備えている。第1のフィルタは、共通端子と第1の端子との間に設けられて、第1の周波数帯域内の周波数の第1の信号と、第1の周波数帯域よりも高い周波数帯域である第2の周波数帯域内の周波数の第2の信号のうちの、第1の信号を選択的に通過させる。第2のフィルタは、共通端子と第2の端子との間に設けられて、第1の信号と第2の信号のうちの第2の信号を選択的に通過させる。ダイプレクサは、更に、第1のフィルタと第2のフィルタの間で容量結合を生じさせる結合素子を備えている。 A diplexer according to the present invention includes a laminated body including a plurality of laminated dielectric layers, a first terminal, a second terminal, and a common terminal disposed on an outer peripheral portion of the laminated body, and a first terminal provided in the laminated body. 1 filter and a second filter. The first filter is provided between the common terminal and the first terminal, and has a first signal having a frequency within the first frequency band and a second frequency band higher than the first frequency band. The first signal of the second signals having a frequency within the frequency band of is selectively passed. The second filter is provided between the common terminal and the second terminal, and selectively passes the second signal of the first signal and the second signal. The diplexer further includes a coupling element that causes capacitive coupling between the first filter and the second filter.
本発明のダイプレクサにおいて、第1のフィルタは第1の導体層を含み、第2のフィルタは第2の導体層を含んでいてもよい。第1の導体層と第2の導体層は、複数の誘電体層の積層方向における互いに異なる位置に配置され、互いに接触してない。第1の導体層は第1のキャパシタ構成部を含み、第2の導体層は第2のキャパシタ構成部を含んでいる。第1のキャパシタ構成部と第2のキャパシタ構成部は、誘電体層のうちの少なくとも1つの誘電体層を介して対向している。第1のキャパシタ構成部と第2のキャパシタ構成部の間には、いかなる導体層も存在していない。この場合、結合素子は、第1のキャパシタ構成部と第2のキャパシタ構成部と少なくとも1つの誘電体層によって構成されたキャパシタである。第1の導体層は第1の端子に直接接続され、第2の導体層は第2の端子に直接接続されていてもよい。 In the diplexer of the present invention, the first filter may include a first conductor layer, and the second filter may include a second conductor layer. The first conductor layer and the second conductor layer are arranged at different positions in the stacking direction of the plurality of dielectric layers and are not in contact with each other. The first conductor layer includes a first capacitor component, and the second conductor layer includes a second capacitor component. The first capacitor component and the second capacitor component are opposed via at least one dielectric layer of the dielectric layers. There is no conductor layer between the first capacitor component and the second capacitor component. In this case, the coupling element is a capacitor constituted by a first capacitor component, a second capacitor component, and at least one dielectric layer. The first conductor layer may be directly connected to the first terminal, and the second conductor layer may be directly connected to the second terminal.
本発明のダイプレクサでは、第1のフィルタと第2のフィルタの間には、浮遊インダクタンスおよび浮遊キャパシタンスの他に、結合素子のキャパシタンスが生じる。これらによる共振の共振周波数は、浮遊インダクタンスおよび浮遊キャパシタンスのみによる共振の共振周波数よりも低くなり、第2の周波数帯域に近づく。これにより、本発明によれば、挿入損失を増加させずにダイプレクサを小型化でき、且つダイプレクサのアイソレーション特性を向上させることが可能になるという効果を奏する。 In the diplexer of the present invention, the capacitance of the coupling element is generated between the first filter and the second filter in addition to the stray inductance and stray capacitance. The resonance frequency of resonance by these becomes lower than the resonance frequency of resonance by only the stray inductance and the stray capacitance, and approaches the second frequency band. Thus, according to the present invention, it is possible to downsize the diplexer without increasing the insertion loss and to improve the isolation characteristics of the diplexer.
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1を参照して、本発明の一実施の形態に係るダイプレクサの回路構成について説明する。本実施の形態に係るダイプレクサ1は、第1の周波数帯域内の周波数の第1の信号と、第1の周波数帯域よりも高い周波数帯域である第2の周波数帯域内の周波数の第2の信号とを分離するものである。第1の周波数帯域は、例えば、IEEE802.11bやIEEE802.11gにおいて使用される2.4GHz帯である。第2の周波数帯域は、例えば、IEEE802.11aにおいて使用される5GHz帯である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, a circuit configuration of a diplexer according to an embodiment of the present invention will be described with reference to FIG. The
ダイプレクサ1は、第1の端子2と、第2の端子3と、共通端子4と、第1のフィルタ5と、第2のフィルタ6と、結合素子C9とを備えている。共通端子4には、第1の信号と第2の信号が入力される。第1のフィルタ5は、共通端子4と第1の端子2との間に設けられて、第1の信号と第2の信号のうちの第1の信号を選択的に通過させる。第1のフィルタ5は、例えば、ローパスフィルタまたはバンドパスフィルタである。第2のフィルタ6は、共通端子4と第2の端子3との間に設けられて、第1の信号と第2の信号のうちの第2の信号を選択的に通過させる。第2のフィルタ6は、例えば、ハイパスフィルタまたはバンドパスフィルタである。第1の端子2は、第1の信号を出力する。第2の端子3は、第2の信号を出力する。結合素子C9は、第1のフィルタ5と第2のフィルタ6の間で容量結合を生じさせる。
The
図1には、第1のフィルタ5がローパスフィルタであり、第2のフィルタ6がバンドパスフィルタであり、結合素子C9は、第1の端子2と第2の端子3との間に設けられたキャパシタである例を示している。以下、この例について詳しく説明する。第1のフィルタ5は、2つのインダクタL1,L2と、2つのキャパシタC1,C2を有している。インダクタL1の一端は、共通端子4に接続されている。インダクタL2の一端とキャパシタC1,C2の各一端は、インダクタL1の他端に接続されている。インダクタL2の他端とキャパシタC1の他端は、第1の端子2に接続されている。キャパシタC2の他端は、グランドに接続されている。
In FIG. 1, the
第2のフィルタ6は、2つのインダクタL3,L4と、6つのキャパシタC3,C4,C5,C6,C7,C8を有している。キャパシタC3,C5の各一端は、共通端子4に接続されている。インダクタL3の一端とキャパシタC4の一端は、キャパシタC3の他端に接続されている。インダクタL3の他端は、グランドに接続されている。キャパシタC6の一端は、キャパシタC5の他端に接続されている。キャパシタC6の他端は、キャパシタC4の他端に接続されている。インダクタL4の一端とキャパシタC7の一端は、キャパシタC4,C6の各他端に接続されている。インダクタL4の他端とキャパシタC7の他端とキャパシタC8の一端は、第2の端子3に接続されている。キャパシタC8の他端は、グランドに接続されている。
The
本実施の形態に係るダイプレクサ1では、第1のフィルタ5は、共通端子4に入力された第1の信号および第2の信号のうちの第1の信号を選択的に通過させて、第1の端子2から出力させる。また、第2のフィルタ6は、共通端子4に入力された第1の信号および第2の信号のうちの第2の信号を選択的に通過させて、第2の端子3から出力させる。
In the
次に、図2および図3を参照して、ダイプレクサ1の構造の概略について説明する。図2は、ダイプレクサ1の斜視図である。図3は、下側から見たダイプレクサ1の斜視図である。ダイプレクサ1は、ダイプレクサ1の構成要素を一体化するための積層体10を備えている。後で詳しく説明するが、積層体10は、積層された複数の誘電体層と複数の導体層とを含んでいる。第1のフィルタ5、第2のフィルタ6および結合素子C9は、積層体10内に設けられている。
Next, an outline of the structure of the
積層体10は、外周部を有する直方体形状をなしている。積層体10の外周部は、上面10Aと、底面10Bと、4つの側面10C〜10Fとを含んでいる。上面10Aと底面10Bは互いに反対側を向き、側面10C,10Dも互いに反対側を向き、側面10E,10Fも互いに反対側を向いている。側面10C〜10Fは、上面10Aおよび底面10Bに対して垂直になっている。積層体10において、上面10Aおよび底面10Bに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図2および図3では、この積層方向を、記号Tを付した矢印で示している。
The
ダイプレクサ1は、第1の端子2、第2の端子3および共通端子4の他に、グランド端子8を備えている。第1の端子2、第2の端子3、共通端子4およびグランド端子8は、積層体10の外周部に配置されている。第1の端子2と第2の端子3は、上面10Aから側面10Cを経由して底面10Bにかけて配置されている。また、第1の端子2と第2の端子3は、上面10Aと側面10Cの間の稜線に平行な方向に並んでいる。共通端子4とグランド端子8は、上面10Aから側面10Dを経由して底面10Bにかけて配置されている。グランド端子8は、グランドに接続される。
The
次に、図4ないし図6を参照して、積層体10について詳しく説明する。積層体10は、積層された15層の誘電体層を有している。以下、この15層の誘電体層を、下から順に1層目ないし15層目の誘電体層と呼ぶ。図4において(a)〜(e)は、それぞれ、1層目ないし5層目の誘電体層の下面を示している。図5において(a)〜(e)は、それぞれ、6層目ないし10層目の誘電体層の下面を示している。図6において(a)〜(e)は、それぞれ、11層目ないし15層目の誘電体層の下面を示している。
Next, the
図4(a)に示した1層目の誘電体層11の下面には、4つの導体層112,113,114,118が形成されている。導体層112,113,114,118には、それぞれ第1の端子2、第2の端子3、共通端子4、グランド端子8が接続されている。
Four conductor layers 112, 113, 114, and 118 are formed on the lower surface of the
図4(b)に示した2層目の誘電体層12の下面には、キャパシタC8の一部を構成する導体層12C8と、導体層121とが形成されている。導体層121は、キャパシタC1の一部を構成するキャパシタ構成部12C1と、キャパシタC2の一部を構成するキャパシタ構成部12C2とを含んでいる。また、誘電体層12には、導体層121に接続されたスルーホール12T1と、導体層12C8に接続されたスルーホール12T2とが形成されている。
On the lower surface of the
図4(c)に示した3層目の誘電体層13の下面には、キャパシタC1の他の一部を構成する導体層13C1と、導体層13Gとが形成されている。導体層13C1は、誘電体層12を介してキャパシタ構成部12C1に対向している。キャパシタC1は、キャパシタ構成部12C1と導体層13C1と誘電体層12とによって構成されている。導体層13Gは、誘電体層12を介してキャパシタ構成部12C2と導体層12C8に対向している。キャパシタC2は、キャパシタ構成部12C2と導体層13Gと誘電体層12とによって構成されている。キャパシタC8は、導体層12C8と導体層13Gと誘電体層12とによって構成されている。また、誘電体層13には、スルーホール12T1に接続されたスルーホール13T1と、スルーホール12T2に接続されたスルーホール13T2と、導体層13C1に接続されたスルーホール13T3と、導体層13Gに接続されたスルーホール13T4とが形成されている。
On the lower surface of the
図4(d)に示した4層目の誘電体層14には、それぞれスルーホール13T1,13T2,13T3,13T4に接続されたスルーホール14T1,14T2,14T3,14T4が形成されている。
In the
図4(e)に示した5層目の誘電体層15の下面には、導体層15G,151が形成されている。導体層15Gは、グランド端子8に直接接続されている。導体層151は、第2の端子3に直接接続されている。導体層151は、インダクタL4の一部を構成するインダクタ構成部15L4と、枝部15Cとを含んでいる。枝部15Cは、インダクタ構成部15L4における第2の端子3の近傍の部分から、第1の端子2と第2の端子3が並ぶ方向、すなわち上面10Aと側面10Cの間の稜線に平行な方向に、第1の端子2の近傍まで延びている。枝部15Cは、その先端の近傍に位置する第2のキャパシタ構成部15C9を含んでいる。第2のキャパシタ構成部15C9については、後で詳しく説明する。導体層151には、スルーホール14T2が接続されている。導体層15Gには、スルーホール14T4が接続されている。また、誘電体層15には、スルーホール14T1に接続されたスルーホール15T1と、インダクタ構成部15L4の先端の近傍部分に接続されたスルーホール15T2と、スルーホール14T3に接続されたスルーホール15T3とが形成されている。
図5(a)に示した6層目の誘電体層16の下面には、インダクタL2の一部を構成する導体層161と、インダクタL4の他の一部を構成する導体層16L4とが形成されている。導体層161は、第1の端子2に直接接続されている。また、導体層161は、第1の端子2の近傍に位置する第1のキャパシタ構成部16C9を含んでいる。第1のキャパシタ構成部16C9については、後で詳しく説明する。導体層161には、スルーホール15T3が接続されている。また、導体層16L4の一端の近傍部分には、スルーホール15T2が接続されている。また、誘電体層16には、スルーホール15T1に接続されたスルーホール16T1と、導体層161の先端の近傍部分に接続されたスルーホール16T2と、導体層16L4の他端の近傍部分に接続されたスルーホール16T3とが形成されている。
On the lower surface of the
ここで、図5(a)に示した第1のキャパシタ構成部16C9と図4(e)に示した第2のキャパシタ構成部15C9について詳しく説明する。第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9は、積層体10の複数の誘電体層の積層方向Tから見たときに重なる位置にある。すなわち、第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9は、複数の誘電体層のうちの少なくとも1つの誘電体層を介して対向している。本実施の形態では、特に、第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9は、誘電体層15を介して対向している。第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9の間には、いかなる導体層も存在していない。第1のキャパシタ構成部16C9と、第2のキャパシタ構成部15C9と、それらの間の誘電体層15は、結合素子C9であるキャパシタを構成している。
Here, the first capacitor component 16C9 shown in FIG. 5A and the second capacitor component 15C9 shown in FIG. 4E will be described in detail. The first capacitor component 16C9 and the second capacitor component 15C9 are in positions that overlap when viewed from the stacking direction T of the plurality of dielectric layers of the stacked
第1のキャパシタ構成部16C9を含む導体層161は、本発明における第1の導体層に対応する。第2のキャパシタ構成部15C9を含む導体層151は、本発明における第2の導体層に対応する。導体層161と導体層151は、積層方向Tにおける互いに異なる位置に配置され、互いに接触していない。
The
図5(b)に示した7層目の誘電体層17の下面には、インダクタL2の他の一部を構成する導体層17L2と、インダクタL4の更に他の一部を構成する導体層17L4とが形成されている。導体層17L2の一端の近傍部分には、スルーホール16T2が接続されている。導体層17L4の一端の近傍部分には、スルーホール16T3が接続されている。また、誘電体層17には、スルーホール16T1に接続されたスルーホール17T1と、導体層17L2の他端の近傍部分に接続されたスルーホール17T2と、導体層17L4の他端の近傍部分に接続されたスルーホール17T3とが形成されている。インダクタL4は、インダクタ構成部15L4、導体層16L4,17L4およびスルーホール15T2,16T3によって構成されている。
On the lower surface of the
図5(c)に示した8層目の誘電体層18の下面には、インダクタL2の更に他の一部を構成する導体層18L2と、インダクタL3の一部を構成する導体層18L3とが形成されている。導体層18L2の一端の近傍部分には、スルーホール17T2が接続されている。導体層18L3は、グランド端子8に直接接続されている。また、誘電体層18には、導体層18L2の他端の近傍部分に接続されると共にスルーホール17T1に接続されたスルーホール18T1と、導体層18L3の先端の近傍部分に接続されたスルーホール18T2と、スルーホール17T3に接続されたスルーホール18T3とが形成されている。インダクタL2は、導体層161,17L2,18L2およびスルーホール16T2,17T2によって構成されている。
On the lower surface of the
図5(d)に示した9層目の誘電体層19の下面には、インダクタL3の他の一部を構成する導体層19L3が形成されている。導体層19L3の一端の近傍部分には、スルーホール18T2が接続されている。また、誘電体層19には、スルーホール18T1に接続されたスルーホール19T1と、導体層19L3の他端の近傍部分に接続されたスルーホール19T2と、スルーホール18T3に接続されたスルーホール19T3とが形成されている。
A conductor layer 19L3 constituting another part of the inductor L3 is formed on the lower surface of the
図5(e)に示した10層目の誘電体層20の下面には、インダクタL1の一部を構成する導体層20L1と、インダクタL3の更に他の一部を構成する導体層20L3とが形成されている。導体層20L1の一端の近傍部分には、スルーホール19T1が接続されている。導体層20L3の一端の近傍部分には、スルーホール19T2が接続されている。また、誘電体層20には、導体層20L1の他端の近傍部分に接続されたスルーホール20T1と、導体層20L3の他端の近傍部分に接続されたスルーホール20T2と、スルーホール19T3に接続されたスルーホール20T3とが形成されている。インダクタL3は、導体層18L3,19L3,20L3およびスルーホール18T2,19T2によって構成されている。
On the lower surface of the
図6(a)に示した11層目の誘電体層21の下面には、インダクタL1の他の一部を構成する導体層21L1が形成されている。導体層21L1の一端の近傍部分には、スルーホール20T1が接続されている。また、誘電体層21には、導体層21L1の他端の近傍部分に接続されたスルーホール21T1と、スルーホール20T2に接続されたスルーホール21T2と、スルーホール20T3に接続されたスルーホール21T3とが形成されている。
On the lower surface of the
図6(b)に示した12層目の誘電体層22の下面には、インダクタL1の更に他の一部を構成する導体層22L1が形成されている。導体層22L1の一端の近傍部分には、スルーホール21T1が接続されている。また、誘電体層22には、導体層22L1の他端の近傍部分に接続されたスルーホール22T1と、スルーホール21T2に接続されたスルーホール22T2と、スルーホール21T3に接続されたスルーホール22T3とが形成されている。
On the lower surface of the
図6(c)に示した13層目の誘電体層23の下面には、インダクタL1の更に他の一部を構成する導体層23L1と、導体層231とが形成されている。導体層23L1の一端の近傍部分には、スルーホール22T1が接続されている。導体層231は、キャパシタC3の一部を構成するキャパシタ構成部23C3と、キャパシタC4の一部を構成するキャパシタ構成部23C4とを含んでいる。導体層231には、スルーホール22T2が接続されている。また、誘電体層23には、導体層23L1の他端の近傍部分に接続されたスルーホール23T1と、スルーホール22T3に接続されたスルーホール23T3とが形成されている。インダクタL1は、導体層20L1,21L1,22L1,23L1およびスルーホール20T1,21T1,22T1によって構成されている。
On the lower surface of the
図6(d)に示した14層目の誘電体層24の下面には、導体層241,242が形成されている。導体層241は、誘電体層23を介してキャパシタ構成部23C3に対向している。キャパシタC3は、キャパシタ構成部23C3と導体層241と誘電体層23とによって構成されている。導体層242には、スルーホール23T3が接続されている。導体層242は、誘電体層23を介してキャパシタ構成部23C4に対向している。キャパシタC4は、キャパシタ構成部23C4と導体層242と誘電体層23とによって構成されている。また、誘電体層24には、導体層241に接続されると共にスルーホール23T1に接続されたスルーホール24T1が形成されている。キャパシタC4は、キャパシタ構成部23C4と導体層242と誘電体層24とによって構成されている。
Conductor layers 241 and 242 are formed on the lower surface of the
図6(e)に示した15層目の誘電体層25の下面には、導体層251,254と、キャパシタC7の一部を構成する導体層25C7とが形成されている。導体層251は、キャパシタC5の一部を構成するキャパシタ構成部25C5と、キャパシタC6の一部を構成するキャパシタ構成部25C6とを含んでいる。キャパシタ構成部25C5は、誘電体層24を介して導体層241に対向している。キャパシタC5は、導体層241とキャパシタ構成部25C5と誘電体層24とによって構成されている。キャパシタ構成部25C6は、誘電体層24を介して導体層242に対向している。キャパシタC6は、導体層242とキャパシタ構成部25C6と誘電体層24とによって構成されている。導体層25C7は、第2の端子3に直接接続されている。導体層25C7は、誘電体層24を介して導体層242に対向している。キャパシタC7は、導体層242,25C7と誘電体層24とによって構成されている。導体層254は、共通端子4に直接接続されている。また、導体層254には、スルーホール24T1が接続されている。
Conductor layers 251 and 254 and a conductor layer 25C7 constituting a part of the capacitor C7 are formed on the lower surface of the
1層目ないし15層目の誘電体層11〜25が、それぞれの下面が下に向いた姿勢で、下から順に積層されて、第1および第2のフィルタ5,6を含む積層体10が構成される。そして、この積層体10の外周部に対して端子2,3,4,8が形成されて、図1および図2に示したダイプレクサ1が完成する。
The first to fifteenth
図7は、本実施の形態に係るダイプレクサ1における結合素子C9の変形例を示す説明図である。図7において、(a)は5層目の誘電体層15の下面を示し、(b)は6層目の誘電体層16の下面を示している。この変形例では、図7(a)に示したように、導体層151は、図4(e)に示した枝部15Cよりも短い枝部15Cを有している。枝部15Cは、その先端の近傍に位置する第2のキャパシタ構成部15C9を含んでいる。
FIG. 7 is an explanatory diagram showing a modification of the coupling element C9 in the
変形例では、図7(b)に示したように、導体層161は、インダクタL2の一部を構成するインダクタ構成部16L2と、枝部16Cとを含んでいる。枝部16Cは、インダクタ構成部16L2における第1の端子2の近傍の部分から、第1の端子2と第2の端子3が並ぶ方向、すなわち上面10Aと側面10Cの間の稜線に平行な方向に、第2のキャパシタ構成部15C9の近傍まで延びている。枝部16Cは、その先端の近傍に位置する第1のキャパシタ構成部16C9を含んでいる。
In the modification, as shown in FIG. 7B, the
図7に示した変形例において、第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9は、積層方向Tから見たときに重なる位置にある。すなわち、第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9は、誘電体層15を介して対向している。第1のキャパシタ構成部16C9と第2のキャパシタ構成部15C9の間には、いかなる導体層も存在していない。第1のキャパシタ構成部16C9と、第2のキャパシタ構成部15C9と、それらの間の誘電体層15は、結合素子C9であるキャパシタを構成している。
In the modification shown in FIG. 7, the first capacitor component 16C9 and the second capacitor component 15C9 are in positions that overlap when viewed from the stacking direction T. That is, the first capacitor component 16C9 and the second capacitor component 15C9 are opposed to each other with the
なお、導体層151が枝部15Cを有さず、積層方向Tから見たときに導体層161の枝部16Cの一部が導体層151の一部に重なるようにして、結合素子C9であるキャパシタを形成してもよい。
Note that the
次に、比較例のダイプレクサと比較しながら、本実施の形態に係るダイプレクサ1の効果について説明する。比較例のダイプレクサでは、積層方向Tから見たときに導体層151,161が互いに重なる部分を有していない。すなわち、比較例のダイプレクサは、結合素子C9を備えていない。比較例のダイプレクサのその他の構成は、本実施の形態に係るダイプレクサ1と同じである。
Next, effects of the
比較例のダイプレクサでは、特に小型化しようとすると、第1のフィルタ5と第2のフィルタ6が近づき、第1のフィルタ5と第2のフィルタ6の間で電磁気的な結合が生じ、その結果、第1の端子2と第2の端子3の間のアイソレーション特性が悪化しやすくなる。アイソレーション特性の悪化は、第1の周波数帯域よりも第2の周波数帯域で顕著に生じる。第1のフィルタ5と第2のフィルタ6の間で電磁気的な結合が生じるということは、第1のフィルタ5と第2のフィルタ6の間に浮遊インダクタンスおよび浮遊キャパシタンスが生じるということである。この浮遊インダクタンスおよび浮遊キャパシタンスが生じると、これらによって並列共振が生じる。一般的に、この浮遊インダクタンスおよび浮遊キャパシタンスによる並列共振の共振周波数は、第2の周波数帯域よりも高い周波数になる。
In the diplexer of the comparative example, when trying to reduce the size in particular, the
本実施の形態に係るダイプレクサ1では、第1のフィルタ5と第2のフィルタ6の間には、浮遊インダクタンスおよび浮遊キャパシタンスの他に、結合素子C9のキャパシタンスが生じる。これら浮遊インダクタンス、浮遊キャパシタンスおよび結合素子C9のキャパシタンスによる並列共振の共振周波数は、浮遊インダクタンスおよび浮遊キャパシタンスのみによる並列共振の共振周波数よりも低くなり、第2の周波数帯域に近づく。これにより、本実施の形態によれば、比較例に比べて、第2の周波数帯域およびその近傍における第1の端子2と第2の端子3の間のアイソレーション特性が向上する。
In the
なお、第1のフィルタ5と第2のフィルタ6の間の電磁気的な結合を遮断するために、第1のフィルタ5と第2のフィルタ6の間にグランド層を設けると、特にダイプレクサ1を小型化すると、インダクタが発生する磁界がグランド層によって妨げられ、その結果、インダクタのQ値が低下して、ダイプレクサ1の挿入損失が増加するという問題が生じる。
If a ground layer is provided between the
これに対し、本実施の形態では、第1のフィルタ5と第2のフィルタ6の間の電磁気的な結合をグランド層によって遮断するのではなく、この結合と結合素子C9とを用いて、第1の端子2と第2の端子3の間のアイソレーション特性を向上させる。そのため、本実施の形態によれば、ダイプレクサ1を小型化しても、インダクタが発生する磁界がグランド層によって妨げられることによるダイプレクサ1の挿入損失の増加が発生しない。
On the other hand, in the present embodiment, the electromagnetic coupling between the
以上のことから、本実施の形態によれば、挿入損失を増加させずにダイプレクサ1を小型化でき、且つダイプレクサ1のアイソレーション特性を向上させることが可能になる。
From the above, according to the present embodiment, the
以下、比較例のダイプレクサと本実施の形態に係るダイプレクサ1の特性を比較した第1および第2の実験の結果について説明する。第1の実験では、比較例のダイプレクサと本実施の形態に係るダイプレクサ1のそれぞれについて、第1のフィルタ5の入力端(共通端子4側の端)と第2のフィルタ6の入力端(共通端子4側の端)を切り離した状態で、第1の端子2と第2の端子3の間のアイソレーション特性を測定した。その結果、図8および図9に示す。図8は、比較例のダイプレクサにおけるアイソレーション特性を示し、図9は、本実施の形態に係るダイプレクサ1のアイソレーション特性を示している。図8および図9において、横軸は周波数、縦軸は減衰量である。
Hereinafter, the results of the first and second experiments comparing the characteristics of the diplexer of the comparative example and the
図8および図9から、本実施の形態に係るダイプレクサ1では、比較例のダイプレクサに比べて、特に第2の周波数帯域(5GHz帯)およびその近傍におけるアイソレーション特性が向上していることが分かる。
8 and 9, it can be seen that the
第2の実験では、比較例のダイプレクサと本実施の形態に係るダイプレクサ1のそれぞれについて、第1のフィルタ5の入力端と第2のフィルタ6の入力端を接続した状態で、以下の4つの特性を測定した。4つの特性とは、共通端子4の反射減衰特性、共通端子4と第1の端子2の間の通過減衰特性、共通端子4と第2の端子3の間の通過減衰特性、および第1の端子2と第2の端子3の間のアイソレーション特性である。第2の実験の結果、図10および図11に示す。図10は、比較例のダイプレクサにおける4つの特性を示し、図11は、本実施の形態に係るダイプレクサ1における4つの特性を示している。図10および図11において、横軸は周波数、縦軸は減衰量である。
In the second experiment, with respect to each of the diplexer of the comparative example and the
図10では、符号31を付した曲線が共通端子4の反射減衰特性を示し、符号32を付した曲線が共通端子4と第1の端子2の間の通過減衰特性を示し、符号33を付した曲線が共通端子4と第2の端子3の間の通過減衰特性を示し、符号34を付した曲線が第1の端子2と第2の端子3の間のアイソレーション特性を示している。
In FIG. 10, the curve labeled 31 indicates the return attenuation characteristic of the
図11では、符号41を付した曲線が共通端子4の反射減衰特性を示し、符号42を付した曲線が共通端子4と第1の端子2の間の通過減衰特性を示し、符号43を付した曲線が共通端子4と第2の端子3の間の通過減衰特性を示し、符号44を付した曲線が第1の端子2と第2の端子3の間のアイソレーション特性を示している。
In FIG. 11, the curve denoted by
図10および図11から、本実施の形態に係るダイプレクサ1では、比較例のダイプレクサに比べて、特に第2の周波数帯域(5GHz帯)およびその近傍におけるアイソレーション特性が向上していることが分かる。また、図11から、本実施の形態に係るダイプレクサ1では、アイソレーション特性以外の特性も優れていることが分かる。
10 and 11, it can be seen that the
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、第1のキャパシタ構成部を含む第1の導体層は、第1の端子2に直接接続された導体層に限らず、第1の端子2に直接接続されてはいないが、第1のフィルタ5を構成する導体層であってもよい。同様に、第2のキャパシタ構成部を含む第2の導体層は、第2の端子3に直接接続された導体層に限らず、第2の端子3に直接接続されてはいないが、第2のフィルタ6を構成する導体層であってもよい。
In addition, this invention is not limited to the said embodiment, A various change is possible. For example, the first conductor layer including the first capacitor component is not limited to the conductor layer directly connected to the
1…ダイプレクサ、2…第1の端子、3…第2の端子、4…共通端子、5…第1のフィルタ、6…第2のフィルタ、C9…結合素子、10…積層体。
DESCRIPTION OF
Claims (3)
前記積層体の外周部に配置された第1の端子、第2の端子および共通端子と、
前記積層体内に設けられた第1のフィルタおよび第2のフィルタとを備えたダイプレクサであって、
前記第1のフィルタは、前記共通端子と前記第1の端子との間に設けられて、第1の周波数帯域内の周波数の第1の信号と、前記第1の周波数帯域よりも高い周波数帯域である第2の周波数帯域内の周波数の第2の信号のうちの、前記第1の信号を選択的に通過させ、
前記第2のフィルタは、前記共通端子と前記第2の端子との間に設けられて、前記第1の信号と前記第2の信号のうちの前記第2の信号を選択的に通過させ、
前記ダイプレクサは、更に、前記第1のフィルタと前記第2のフィルタの間で容量結合を生じさせる結合素子を備えたことを特徴とするタイプレクサ。 A laminate including a plurality of laminated dielectric layers;
A first terminal, a second terminal and a common terminal disposed on the outer periphery of the laminate;
A diplexer comprising a first filter and a second filter provided in the laminate,
The first filter is provided between the common terminal and the first terminal, and has a first signal having a frequency within a first frequency band and a frequency band higher than the first frequency band. Selectively passing the first signal out of the second signal having a frequency within the second frequency band of
The second filter is provided between the common terminal and the second terminal, and selectively passes the second signal of the first signal and the second signal,
The diplexer further comprises a coupling element for generating capacitive coupling between the first filter and the second filter.
前記第2のフィルタは第2の導体層を含み、
前記第1の導体層と前記第2の導体層は、前記複数の誘電体層の積層方向における互いに異なる位置に配置され、互いに接触せず、
前記第1の導体層は第1のキャパシタ構成部を含み、
前記第2の導体層は第2のキャパシタ構成部を含み、
前記第1のキャパシタ構成部と前記第2のキャパシタ構成部は、前記複数の誘電体層のうちの少なくとも1つの誘電体層を介して対向し、
前記第1のキャパシタ構成部と前記第2のキャパシタ構成部の間には、いかなる導体層も存在せず、
前記結合素子は、前記第1のキャパシタ構成部と前記第2のキャパシタ構成部と前記少なくとも1つの誘電体層によって構成されたキャパシタであることを特徴とする請求項1記載のダイプレクサ。 The first filter includes a first conductor layer;
The second filter includes a second conductor layer;
The first conductor layer and the second conductor layer are disposed at different positions in the stacking direction of the plurality of dielectric layers, do not contact each other,
The first conductor layer includes a first capacitor component;
The second conductor layer includes a second capacitor component;
The first capacitor component and the second capacitor component are opposed via at least one dielectric layer of the plurality of dielectric layers,
There is no conductor layer between the first capacitor component and the second capacitor component,
2. The diplexer according to claim 1, wherein the coupling element is a capacitor configured by the first capacitor component, the second capacitor component, and the at least one dielectric layer.
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Application Number | Priority Date | Filing Date | Title |
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