JP2015042080A - Switching power supply device - Google Patents
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Abstract
Description
本発明は、ゼロ電圧スイッチング(ZVS)方式のスイッチング電源装置に関する。 The present invention relates to a zero voltage switching (ZVS) switching power supply.
スイッチング電源にて、スイッチング素子のスイッチング損失を低減したソフトスイッチングが実用化されている。ソフトスイッチングを実現したスイッチング電源の代表例として、位相シフト方式のフルブリッジ回路がある。この回路では、スイッチング素子に並列に形成される寄生容量と、トランスの一次巻線に直列に接続されるインダクタンスとの共振を利用する。この共振により、スイッチング素子の両端電圧がゼロになったときにスイッチング素子をオンすることにより、ゼロ電圧スイッチングを実現している(例えば、特許文献1参照)。 Soft switching with reduced switching loss of switching elements has been put into practical use in switching power supplies. A typical example of a switching power supply realizing soft switching is a phase shift type full bridge circuit. In this circuit, the resonance between the parasitic capacitance formed in parallel with the switching element and the inductance connected in series with the primary winding of the transformer is used. By this resonance, zero voltage switching is realized by turning on the switching element when the voltage across the switching element becomes zero (see, for example, Patent Document 1).
スイッチング損失は、スイッチング素子の寄生容量に電荷が蓄えられている状態でスイッチング素子がオンされ、寄生容量が短絡することにより発生する。この点、寄生容量とインダクタンスの直列共振を利用すると、インダクタンスに蓄えられたエネルギーにより寄生容量に逆方向の電流を流して、寄生容量をゼロにできる。 The switching loss occurs when the switching element is turned on while the charge is stored in the parasitic capacitance of the switching element, and the parasitic capacitance is short-circuited. In this regard, when the series resonance between the parasitic capacitance and the inductance is used, the parasitic capacitance can be made zero by causing a current in the reverse direction to flow through the parasitic capacitance by the energy stored in the inductance.
上述のゼロ電圧スイッチングを実現するには、スイッチング素子と、トランスの一次巻線の間にインダクタンスを設ける必要がある。この構成では当該インダクタンスと、トランスの二次側の整流回路を構成するダイオードの寄生容量との間にも共振が発生する。この共振により、当該インダクタンスと当該寄生容量の接続点に電圧振動およびサージ電圧が発生する。この電圧振動は回路全体の電力損失につながり、当該サージ電圧は部品に不具合を発生させる要因となる。 In order to realize the above-described zero voltage switching, it is necessary to provide an inductance between the switching element and the primary winding of the transformer. In this configuration, resonance also occurs between the inductance and the parasitic capacitance of the diode constituting the rectifier circuit on the secondary side of the transformer. Due to this resonance, voltage oscillation and surge voltage are generated at the connection point between the inductance and the parasitic capacitance. This voltage oscillation leads to power loss of the entire circuit, and the surge voltage becomes a factor that causes malfunctions in the components.
本発明はこうした状況に鑑みてなされたものであり、その目的は、ゼロ電圧スイッチング方式のスイッチング電源装置にて、一次側のインダクタンスと二次側の容量成分により発生する共振の影響を低減する技術を提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to reduce the influence of resonance generated by primary-side inductance and secondary-side capacitance components in a zero-voltage switching switching power supply device. Is to provide.
上記課題を解決するために、本発明のある態様のスイッチング電源装置は、二つのスイッチング素子を含む第1アームと、二つのスイッチング素子を含む第2アームが並列接続されたフルブリッジ回路と、フルブリッジ回路の出力電力を変圧するトランスと、第1アームの出力端子と、トランスの一次巻線の一方の端子との間に接続される第1インダクタと、第2アームの出力端子と、トランスの一次巻線の他方の端子との間に接続される第2インダクタと、トランスの二次巻線に接続され、トランスの出力電力を整流する整流回路と、整流回路により整流された電力を平滑化する平滑化回路と、第1インダクタと一次巻線の一方の端子との第1接続点にアノード端子が接続され、フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第1ダイオードと、第1接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第2ダイオードと、第2インダクタと一次巻線の他方の端子との第2接続点にアノード端子が接続され、電源の高電圧側の電力ラインにカソード端子が接続される第3ダイオードと、第2接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第4ダイオードと、を備える。 In order to solve the above problems, a switching power supply device according to an aspect of the present invention includes a first arm including two switching elements, a full bridge circuit in which a second arm including two switching elements is connected in parallel, A transformer for transforming the output power of the bridge circuit; an output terminal of the first arm; a first inductor connected between one terminal of the primary winding of the transformer; an output terminal of the second arm; A second inductor connected between the other terminal of the primary winding, a rectifier circuit connected to the secondary winding of the transformer and rectifying the output power of the transformer, and the power rectified by the rectifier circuit being smoothed The anode terminal is connected to the first connection point of the smoothing circuit, the first inductor, and one terminal of the primary winding, and the power supply on the high voltage side of the power source supplying power to the full bridge circuit A first diode having a cathode terminal connected to the line; a second diode having a cathode terminal connected to the first connection point; and an anode terminal connected to the power line on the low voltage side of the power supply; a second inductor and a primary winding; A third diode having an anode terminal connected to the second connection point with the other terminal of the line, a cathode terminal connected to the power line on the high voltage side of the power supply, and a cathode terminal connected to the second connection point; And a fourth diode having an anode terminal connected to the low-voltage power line.
本発明の別の態様もまた、スイッチング電源装置である。この装置は、二つのスイッチング素子を含む第1アームと、二つのスイッチング素子を含む第2アームが並列接続されたフルブリッジ回路と、フルブリッジ回路の出力電力を変圧するトランスと、第1アームの出力端子と、トランスの一次巻線の一方の端子との間に接続される第1インダクタと、トランスの二次巻線に接続され、トランスの出力電力を整流する整流回路と、整流回路により整流された電力を平滑化する平滑化回路と、第1インダクタと一次巻線の一方の端子との第1接続点にアノード端子が接続され、フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第1ダイオードと、第1接続点にカソード端子が接続され、電源の低電圧側の電力ラインにアノード端子が接続される第2ダイオードと、を備える。 Another embodiment of the present invention is also a switching power supply device. This device includes a first arm including two switching elements, a full bridge circuit in which a second arm including two switching elements is connected in parallel, a transformer for transforming output power of the full bridge circuit, A first inductor connected between the output terminal and one terminal of the primary winding of the transformer, a rectifier circuit connected to the secondary winding of the transformer and rectifying the output power of the transformer, and rectified by the rectifier circuit A smoothing circuit for smoothing the generated power, and a high voltage of a power source that supplies power to the full bridge circuit with the anode terminal connected to the first connection point of the first inductor and one terminal of the primary winding A first diode whose cathode terminal is connected to the power line on the side, a second diode whose cathode terminal is connected to the first connection point, and whose anode terminal is connected to the power line on the low voltage side of the power supply. It includes a diode, a.
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements and a representation obtained by converting the expression of the present invention between apparatuses, methods, systems, and the like are also effective as an aspect of the present invention.
本発明によれば、ゼロ電圧スイッチング方式のスイッチング電源装置にて、一次側のインダクタンスと二次側の容量成分により発生する共振の影響を低減できる。 ADVANTAGE OF THE INVENTION According to this invention, the influence of the resonance which generate | occur | produces with the primary side inductance and the capacitance component of a secondary side can be reduced in the switching power supply device of a zero voltage switching system.
図1は、ゼロ電圧スイッチング方式のスイッチング電源装置100の基本構成例を示す図である。このスイッチング電源装置100は、位相シフト方式のフルブリッジ型のDC−DCコンバータである。位相シフト方式のフルブリッジ型のDC−DCコンバータは、大電力を高効率で変換できる。
FIG. 1 is a diagram illustrating a basic configuration example of a zero-voltage switching switching
図1のスイッチング電源装置100は、フルブリッジ回路10、第1共振インダクタL1、トランスT1、整流回路20、平滑化回路30、制御部40を備える。フルブリッジ回路10は、上側に第1スイッチング素子Qa及び下側に第2スイッチング素子Qbを含む第1アームと、上側に第3スイッチング素子Qc及び下側に第4スイッチング素子Qdを含む第2アームを備える。第1アーム及び第2アームは直流電源Eに並列に接続される。第1スイッチング素子Qa〜第4スイッチング素子Qdには、例えばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の半導体スイッチング素子が用いられる。以下、第1スイッチング素子Q1〜第4スイッチング素子QdにNチャンネルMOSFETを使用することを想定する。
The switching
第1スイッチング素子Qaと並列に第1寄生ダイオードDa及び第1寄生容量Caが形成される。第1スイッチング素子QaにNチャンネルMOSFETを使用しているため、第1寄生ダイオードDaは第1スイッチング素子Qaの導通方向と逆向きに形成される。即ち、ソースからドレイン方向を順方向に形成される。第1寄生容量Caは、第1スイッチング素子Qaのドレイン−ソース間を交流的に短絡した場合に形成される出力容量Cossである。 A first parasitic diode Da and a first parasitic capacitance Ca are formed in parallel with the first switching element Qa. Since the N-channel MOSFET is used for the first switching element Qa, the first parasitic diode Da is formed in the direction opposite to the conduction direction of the first switching element Qa. That is, the direction from the source to the drain is formed in the forward direction. The first parasitic capacitance Ca is an output capacitance Coss formed when the drain and source of the first switching element Qa are short-circuited in an alternating manner.
同様に第2スイッチング素子Qbと並列に第2寄生ダイオードDb及び第2寄生容量Cbが形成される。同様に第3スイッチング素子Qcと並列に第3寄生ダイオードDc及び第3寄生容量Ccが形成される。同様に第4スイッチング素子Qdと並列に第4寄生ダイオードDd及び第4寄生容量Cdが形成される。 Similarly, a second parasitic diode Db and a second parasitic capacitor Cb are formed in parallel with the second switching element Qb. Similarly, a third parasitic diode Dc and a third parasitic capacitor Cc are formed in parallel with the third switching element Qc. Similarly, a fourth parasitic diode Dd and a fourth parasitic capacitor Cd are formed in parallel with the fourth switching element Qd.
第1スイッチング素子Qa〜第4スイッチング素子Qdの制御端子(MOSFETの場合、ゲート端子)に、制御部40により生成される第1制御パルス信号Pa〜第4制御パルス信号Pdがそれぞれ入力される。フルブリッジ回路10は第1制御パルス信号Pa〜第4制御パルス信号Pdを受けて、直流電源Eからの直流電力をスイッチングして交流電力に変換する。
The first control pulse signal Pa to the fourth control pulse signal Pd generated by the
トランスT1はフルブリッジ回路10の出力電力を、一次巻線と二次巻線の巻線比に応じて変圧するとともに、一次側と二次側を絶縁する。トランスT1の一次巻線の上側の端子は、第1共振インダクタL1を介してフルブリッジ回路10の第1アームの出力端子と接続される。トランスT1の一次巻線の下側の端子は、フルブリッジ回路10の第2アームの出力端子と接続される。
The transformer T1 transforms the output power of the
整流回路20はトランスT1の二次巻線に接続され、トランスT1の出力電力を整流する。整流回路20は第1整流ダイオードDr1及び第2整流ダイオードDr2を含む。第1整流ダイオードDr1と並列に第1二次側寄生容量Cr1が形成され、第2整流ダイオードDr2と並列に第2二次側寄生容量Cr2が形成される。
The
第1整流ダイオードDr1のアノード端子は、トランスT1の二次巻線の上側の端子に接続される。第2整流ダイオードDr2のアノード端子は、トランスT1の二次巻線の下側の端子に接続される。第1整流ダイオードDr1のカソード端子と第2整流ダイオードDr2のカソード端子が接続され、平滑化回路30の高電圧側入力端子に接続される。トランスT1の二次巻線の中点は、平滑化回路30の低電圧側入力端子に接続される。
The anode terminal of the first rectifier diode Dr1 is connected to the upper terminal of the secondary winding of the transformer T1. The anode terminal of the second rectifier diode Dr2 is connected to the lower terminal of the secondary winding of the transformer T1. The cathode terminal of the first rectifier diode Dr1 and the cathode terminal of the second rectifier diode Dr2 are connected and connected to the high voltage side input terminal of the
平滑化回路30は、整流回路20により整流された電力を平滑化して、外部の負荷Roに供給する。平滑化回路30は出力インダクタLo及び出力容量Coを含み、整流回路20の出力電力を平滑化する。
The
制御部40は、第1スイッチング素子Qa〜第4スイッチング素子Qdの制御端子に入力すべき第1制御パルス信号Pa〜第4制御パルス信号Pdを生成し、フルブリッジ回路10を位相シフト方式で駆動する。制御部40は、第1スイッチング素子Qaの第1寄生容量Caが、第1共振インダクタL1のエネルギーに基づく電流により放電された後、第1スイッチング素子Qaをオンする。第2スイッチング素子Qb〜第4スイッチング素子Qdについても同様である。
The
図2は、図1のスイッチング電源装置100の動作例1を説明するためのタイミングチャートを示す図である。動作例1は、一般的な位相シフト方式の動作例である。フルブリッジ回路では、第1スイッチング素子Qa及び第4スイッチング素子Qdがオンで第2スイッチング素子Qb及び第3スイッチング素子QcがオフのときにトランスT1に正方向電圧が印加される。反対に第1スイッチング素子Qa及び第4スイッチング素子Qdがオフで第2スイッチング素子Qb及び第3スイッチング素子QcがオンのときにトランスT1に逆方向電圧が印加される。
2 is a timing chart for explaining an operation example 1 of the switching
ハードスイッチング方式では、単位周期Tに対するオン時間を調整することにより、即ちデューティ比を調整することにより出力電圧Voを調整する。これに対して動作例1に係る位相シフト方式では、第1制御パルス信号Pa〜第4制御パルス信号Pdのデューティ比は50%で固定である。第1スイッチング素子Qa及び第2スイッチング素子Qbはデットタイムを除き相補的に動作する。同様に第3スイッチング素子Qc及び第4スイッチング素子Qdもデットタイムを除き相補的に動作する。 In the hard switching method, the output voltage Vo is adjusted by adjusting the ON time with respect to the unit period T, that is, by adjusting the duty ratio. On the other hand, in the phase shift method according to the operation example 1, the duty ratio of the first control pulse signal Pa to the fourth control pulse signal Pd is fixed at 50%. The first switching element Qa and the second switching element Qb operate complementarily except for the dead time. Similarly, the third switching element Qc and the fourth switching element Qd operate complementarily except for the dead time.
以上を前提に、第1スイッチング素子Qa及び第2スイッチング素子Qbで構成される第1アームのパルス位相と、第3スイッチング素子Qc及び第4スイッチング素子Qdで構成される第2アームのパルス位相の位相差を調整することにより出力電圧Voを調整する。具体的には制御部40は、負荷Roに出力される出力電圧Voと目標電圧を比較して、両電圧が近づくように、第2アームのパルス位相を前記第1アームのパルス位相に対して適応的にシフトする。第1アームのパルス位相と第2アームのパルス位相の位相差が変化すると、トランスT1の一次巻線に流れる電流量を調整できるため、出力電圧Voを調整できる。
Based on the above, the pulse phase of the first arm configured by the first switching element Qa and the second switching element Qb and the pulse phase of the second arm configured by the third switching element Qc and the fourth switching element Qd are The output voltage Vo is adjusted by adjusting the phase difference. Specifically, the
図2にて、上から順に第1スイッチング素子Qaに入力される第1制御パルス信号Paの波形、第2スイッチング素子Qbに入力される第2制御パルス信号Pbの波形、第3スイッチング素子Qcに入力される第3制御パルス信号Pcの波形、第4スイッチング素子Qdに入力される第4制御パルス信号Pdの波形が示されている。第1スイッチング素子Qa及び第2スイッチング素子Qbの位相反転時、及び第3スイッチング素子Qc及び第4スイッチング素子Qdの位相反転時にそれぞれデットタイムが設けられる。 In FIG. 2, in order from the top, the waveform of the first control pulse signal Pa input to the first switching element Qa, the waveform of the second control pulse signal Pb input to the second switching element Qb, and the third switching element Qc The waveform of the input third control pulse signal Pc and the waveform of the fourth control pulse signal Pd input to the fourth switching element Qd are shown. A dead time is provided when the first switching element Qa and the second switching element Qb are inverted in phase and when the third switching element Qc and the fourth switching element Qd are inverted.
続いてトランスT1の一次巻線に印加される電圧VT1の波形、及び第1共振インダクタL1に流れる電流iL1の波形が示されている。以下、電流波形は太線で描いている。続いて第1スイッチング素子Qaの両端に印加される電圧VQaの波形、及び第1スイッチング素子Qaに流れる電流iQaの波形が示されている。続いて第2スイッチング素子Qbの両端に印加される電圧VQbの波形、及び第2スイッチング素子Qbに流れる電流iQbの波形が示されている。続いて第3スイッチング素子Qcの両端に印加される電圧VQcの波形、及び第3スイッチング素子Qcに流れる電流iQcの波形が示されている。最後に第4スイッチング素子Qdの両端に印加される電圧VQdの波形、及び第4スイッチング素子Qdに流れる電流iQdの波形が示されている。 Subsequently, the waveform of the voltage V T1 applied to the primary winding of the transformer T1 and the waveform of the current i L1 flowing through the first resonance inductor L1 are shown. Hereinafter, the current waveform is drawn with a thick line. Subsequently, the waveform of the voltage V Qa applied across the first switching element Qa and the waveform of the current i Qa flowing through the first switching element Qa are shown. Subsequently, the waveform of the voltage V Qb applied across the second switching element Qb and the waveform of the current i Qb flowing through the second switching element Qb are shown. Subsequently, the waveform of the voltage V Qc applied across the third switching element Qc and the waveform of the current i Qc flowing through the third switching element Qc are shown. Finally, the waveform of the voltage V Qd applied across the fourth switching element Qd and the waveform of the current i Qd flowing through the fourth switching element Qd are shown.
図2のタイミングチャートの初めの状態は、第1スイッチング素子Qa及び第3スイッチング素子Qcがオフで第2スイッチング素子Qb及び第4スイッチング素子Qdがオンの状態である。この状態では第1共振インダクタL1に負電流が流れ、第2スイッチング素子Qbに正電流が流れ、第4スイッチング素子Qdに負電流が流れている。第1寄生容量Ca及び第3寄生容量Ccは充電状態である。 The initial state of the timing chart of FIG. 2 is a state in which the first switching element Qa and the third switching element Qc are off and the second switching element Qb and the fourth switching element Qd are on. In this state, a negative current flows through the first resonant inductor L1, a positive current flows through the second switching element Qb, and a negative current flows through the fourth switching element Qd. The first parasitic capacitance Ca and the third parasitic capacitance Cc are in a charged state.
この状態から第1アームの位相が反転する。その際、デットタイムdt1が設けられる。即ち第3スイッチング素子Qcがオフした後にデットタイムdt1が挿入され、その終了後に第1スイッチング素子Qaがオンする。デットタイムdt1中、第1共振インダクタL1に蓄えられたエネルギーにより電流が維持され、第1スイッチング素子Qaに負電流が流れる。この負電流により第1寄生容量Caに蓄えられた電荷が放電される。その後、第1スイッチング素子Qaがオンされるため、第1寄生容量Caに蓄えられた電荷によるスイッチング損失が発生しない。 From this state, the phase of the first arm is reversed. At that time, a dead time dt1 is provided. That is, the dead time dt1 is inserted after the third switching element Qc is turned off, and the first switching element Qa is turned on after the third switching element Qc is turned off. During the dead time dt1, the current is maintained by the energy stored in the first resonant inductor L1, and a negative current flows through the first switching element Qa. Due to this negative current, the charge stored in the first parasitic capacitance Ca is discharged. Thereafter, since the first switching element Qa is turned on, switching loss due to the electric charge stored in the first parasitic capacitance Ca does not occur.
スイッチング損失Pcは下記式(1)で定義されるため、スイッチング素子の出力容量Cossを小さくするほどスイッチング損失Pcを小さくできる。
Pc=1/2・Coss・V2・f ・・・式(1)
Vはスイッチング素子に印加される電圧、fはスイッチング周波数を示す。
Since the switching loss Pc is defined by the following formula (1), the switching loss Pc can be reduced as the output capacitance Coss of the switching element is reduced.
Pc = 1/2 · Coss · V 2 · f Formula (1)
V represents a voltage applied to the switching element, and f represents a switching frequency.
またゼロ電圧共振条件は下記式(2)で定義できる。
L・It2>Coss・V2 ・・・式(2)
Lは共振インダクタのインダクタンス、Itは共振インダクタに流れる電流を示す。
The zero voltage resonance condition can be defined by the following formula (2).
L · It 2 > Coss · V 2 Formula (2)
L represents the inductance of the resonant inductor, and It represents the current flowing through the resonant inductor.
上記式(2)の関係を満たせば、ゼロ電圧共振が可能となる。従ってスイッチング素子の出力容量Cossに対して十分な大きさの共振インダクタを設ける必要がある。図1の第1共振インダクタL1は、トランスT1の一次巻線の漏れインダクタンスで構成されてもよい。ただし上記式(2)の関係を満たさない場合、完全なゼロ電圧スイッチングが実現できなくなる。従ってスイッチング素子の出力容量Cossが大きくなる用途では、一次巻線と別にインダクタ素子を設けることが好ましい。 If the relationship of said Formula (2) is satisfy | filled, zero voltage resonance will be attained. Therefore, it is necessary to provide a resonant inductor having a sufficient size with respect to the output capacitance Coss of the switching element. The first resonant inductor L1 in FIG. 1 may be configured with a leakage inductance of the primary winding of the transformer T1. However, when the relationship of the above equation (2) is not satisfied, complete zero voltage switching cannot be realized. Therefore, in an application where the output capacity Coss of the switching element is increased, it is preferable to provide an inductor element separately from the primary winding.
図2に戻り、第1アームの位相が反転すると、第1スイッチング素子Qa及び第4スイッチング素子Qdがオンで第2スイッチング素子Qb及び第3スイッチング素子Qdがオフの状態になる。この状態では、トランスT1の一次巻線に正電圧が印加され、第1共振インダクタL1に正電流が流れ、第1スイッチング素子Qaに正電流が流れ、第4スイッチング素子Qdに正電流が流れている。第2寄生容量Cb及び第3寄生容量Ccは充電状態である。 Returning to FIG. 2, when the phase of the first arm is reversed, the first switching element Qa and the fourth switching element Qd are turned on, and the second switching element Qb and the third switching element Qd are turned off. In this state, a positive voltage is applied to the primary winding of the transformer T1, a positive current flows through the first resonant inductor L1, a positive current flows through the first switching element Qa, and a positive current flows through the fourth switching element Qd. Yes. The second parasitic capacitor Cb and the third parasitic capacitor Cc are in a charged state.
この状態から第2アームの位相が反転する。その際、デットタイムdt2が設けられる。即ち第4スイッチング素子Qdがオフした後にデットタイムdt2が挿入され、その終了後に第3スイッチング素子Qcがオンする。デットタイムdt2中、第1共振インダクタL1に蓄えられたエネルギーにより電流が維持され、第3スイッチング素子Qcに負電流が流れる。この負電流により第3寄生容量Ccに蓄えられた電荷が放電される。その後、第3スイッチング素子Qcがオンされるため、第3寄生容量Ccに蓄えられた電荷によるスイッチング損失が発生しない。同様の原理により第2スイッチング素子Qbのオン時、及び第4スイッチング素子Qdのオン時にもスイッチング損失が発生しない。以上によりフルブリッジ回路10のゼロ電圧スイッチングを実現している。
From this state, the phase of the second arm is reversed. At that time, a dead time dt2 is provided. That is, the dead time dt2 is inserted after the fourth switching element Qd is turned off, and the third switching element Qc is turned on after the end. During the dead time dt2, the current is maintained by the energy stored in the first resonant inductor L1, and a negative current flows through the third switching element Qc. The electric charge stored in the third parasitic capacitance Cc is discharged by this negative current. Thereafter, since the third switching element Qc is turned on, a switching loss due to the charge stored in the third parasitic capacitance Cc does not occur. According to the same principle, no switching loss occurs when the second switching element Qb is turned on and when the fourth switching element Qd is turned on. As described above, zero voltage switching of the
図3は、図1のスイッチング電源装置100の動作例2を説明するためのタイミングチャートを示す図である。動作例2は、動作例1と異なる第1制御パルス信号Pa〜第4制御パルス信号Pdを用いて、トランスT1に動作例1と同じ電力を供給する変形例である。動作例2に係る位相シフト方式では、第1制御パルス信号Pa及び第3制御パルス信号Pcのデューティ比は50%で固定である。第2制御パルス信号Pb及び第4制御パルス信号Pdのデューティ比は約25%で固定である。第1スイッチング素子Qa及び第3スイッチング素子Qcはデットタイムを除き相補的に動作する。第2スイッチング素子Qb及び第4スイッチング素子Qdは180°の位相差を持って動作する。第1スイッチング素子Qaの立ち上がり位相と第4スイッチング素子Qdの立ち上がり位相が同期し、第2スイッチング素子Qbと第3スイッチング素子Qcの立ち上がり位相が同期する。これにより動作例1に係る位相シフト方式と同様の波形の、一次巻線に印加される電圧VT1を生成できる。
FIG. 3 is a timing chart for explaining an operation example 2 of the switching
第1スイッチング素子Qa〜第4スイッチング素子Qdのそれぞれの両端に印加される電圧VQa〜VQdの波形、及び第1スイッチング素子Qa〜第4スイッチング素子Qdのそれぞれに流れる電流iQa〜iQdの波形は、図3の通りであり詳細な説明は省略する。第1スイッチング素子Qa〜第4スイッチング素子Qdのいずれもが、第1寄生容量Ca〜第4寄生容量Cdが放電されて電荷が蓄えられていない状態でオンされるため、フルブリッジ回路10のゼロ電圧スイッチングが実現される。
Waveforms of voltages V Qa to V Qd applied to both ends of each of the first switching element Qa to the fourth switching element Qd, and currents i Qa to i Qd flowing in the first switching element Qa to the fourth switching element Qd, respectively. These waveforms are as shown in FIG. 3 and will not be described in detail. Since all of the first switching element Qa to the fourth switching element Qd are turned on in a state where the first parasitic capacitance Ca to the fourth parasitic capacitance Cd are discharged and no electric charge is stored, the zero of the
図1のゼロ電圧スイッチング方式のスイッチング電源装置100は以上に説明したように高効率なスイッチング電源装置であるが、以下に説明する課題がある。即ち第1共振インダクタL1と、第1二次側寄生容量Cr1及び第2二次側寄生容量Cr2との共振によりサージ電圧が発生する点である。このサージ電圧がスイッチング電源装置100内の各種素子の耐圧を超えると各種素子に不具合が発生する可能性がある。また共振によりトランスT1の一次巻線に供給される電圧および電流が振動し、電力損失が発生する。
Although the switching
第1二次側寄生容量Cr1及び第2二次側寄生容量Cr2は下記式(3)により一次側の容量C0に換算される。
C0=N2・Cr ・・・式(3)
N=N2/N1
N1はトランスT1の一次巻線の巻き数、N2は二次巻線の巻き数を示し、Crは第1二次側寄生容量Cr1及び第2二次側寄生容量Cr2の一方のキャパシタンスを示す。
The first secondary side parasitic capacitance Cr1 and the second secondary side parasitic capacitance Cr2 are converted to the primary side capacitance C0 by the following equation (3).
C0 = N 2 · Cr (3)
N = N2 / N1
N1 represents the number of turns of the primary winding of the transformer T1, N2 represents the number of turns of the secondary winding, and Cr represents one capacitance of the first secondary side parasitic capacitance Cr1 and the second secondary side parasitic capacitance Cr2.
以下、第1共振インダクタL1と、第1二次側寄生容量Cr1及び第2二次側寄生容量Cr2との共振の影響を抑える仕組みについて考える。 Hereinafter, a mechanism for suppressing the influence of resonance between the first resonant inductor L1, the first secondary side parasitic capacitance Cr1, and the second secondary side parasitic capacitance Cr2 will be considered.
図4は、比較例に係るスイッチング電源装置100の構成例を示す図である。このスイッチング電源装置100は、図1のスイッチング電源装置100と比較し、第1整流ダイオードDr1及び第2整流ダイオードDr2のそれぞれに、CRアブソーバを並列接続した構成である。具体的には第1保護抵抗Ra1及び第1保護容量Ca1の直列回路が、第1整流ダイオードDr1に並列接続される。同様に第2保護抵抗Ra2及び第2保護容量Ca2の直列回路が、第2整流ダイオードDr2に並列接続される。第1保護容量Ca1及び第2保護容量Ca2は、高周波のサージ電圧を吸収する。
FIG. 4 is a diagram illustrating a configuration example of the switching
しかしながらCRアブソーバを設けると回路が大型化する。また振動による電力損失を抑え込むには不十分である。 However, providing a CR absorber increases the circuit size. Moreover, it is insufficient to suppress power loss due to vibration.
図5は、本発明の実施の形態に係るスイッチング電源装置100の構成例を示す図である。このスイッチング電源装置100は、図1のスイッチング電源装置100と比較し、一次側に第2共振インダクタL2、第1保護ダイオードD1〜第4保護ダイオードD4が追加された構成である。
FIG. 5 is a diagram illustrating a configuration example of the switching
第2共振インダクタL2は、フルブリッジ回路10の第2アームの出力端子と、トランスの一次巻線の下側の端子との間に接続される。第1保護ダイオードD1は、第1共振インダクタL1とトランスT1の一次巻線の上側の端子との第1接続点と、直流電源Eの高電圧側の電力ラインとの間に接続される。具体的には第1保護ダイオードD1のアノード端子が第1接続点に接続され、カソード端子が当該電力ラインに接続される。第2保護ダイオードD2は第1接続点と、直流電源Eの低電圧側の電力ラインとの間に接続される。具体的には第2保護ダイオードD2のカソード端子が第1接続点に接続され、アノード端子が当該電力ラインに接続される。
The second resonant inductor L2 is connected between the output terminal of the second arm of the
第3保護ダイオードD3は、第2共振インダクタL2とトランスT1の一次巻線の下側の端子との第2接続点と、直流電源Eの高電圧側の電力ラインとの間に接続される。具体的には第3保護ダイオードD3のアノード端子が第2接続点に接続され、カソード端子が当該電力ラインに接続される。第4保護ダイオードD4は第2接続点と、直流電源Eの低電圧側の電力ラインとの間に接続される。具体的には第4保護ダイオードD4のカソード端子が第2接続点に接続され、アノード端子が当該電力ラインに接続される。 The third protection diode D3 is connected between the second connection point between the second resonant inductor L2 and the lower terminal of the primary winding of the transformer T1 and the power line on the high voltage side of the DC power supply E. Specifically, the anode terminal of the third protection diode D3 is connected to the second connection point, and the cathode terminal is connected to the power line. The fourth protection diode D4 is connected between the second connection point and the low voltage side power line of the DC power supply E. Specifically, the cathode terminal of the fourth protection diode D4 is connected to the second connection point, and the anode terminal is connected to the power line.
これにより、上記2つの接続点の上限電圧および下限電圧を、直流電源Eの高電圧側の電力ライン及び低電圧側の電力ラインにクランプできる。即ち、上記2つの接続点に発生するサージ電圧を第1保護ダイオードD1〜第4保護ダイオードD4を介して、直流電源Eに帰還させることができる。 Thereby, the upper limit voltage and the lower limit voltage of the two connection points can be clamped to the high voltage side power line and the low voltage side power line of the DC power supply E. That is, the surge voltage generated at the two connection points can be fed back to the DC power source E via the first protection diode D1 to the fourth protection diode D4.
図6(a)−(b)は、トランスT1の一次巻線に印加される電圧VT1の波形を示す図である。図6(a)は、図1の共振対策が施されていないスイッチング電源装置100における波形を示し、図6(b)は、図5の共振対策が施されているスイッチング電源装置100における波形を示す。
FIGS. 6A to 6B are diagrams illustrating the waveform of the voltage V T1 applied to the primary winding of the transformer T1. 6A shows a waveform in the switching
図6(a)では第1共振インダクタL1と、第1二次側寄生容量Cr1及び第2二次側寄生容量Cr2との共振により、一次巻線に印加される電圧VT1は振動しており、そのピーク電圧は直流電源Eの電圧範囲−V〜+Vを超えている。 In FIG. 6A, the voltage V T1 applied to the primary winding is oscillating due to the resonance between the first resonant inductor L1 and the first secondary parasitic capacitance Cr1 and the second secondary parasitic capacitance Cr2. The peak voltage exceeds the voltage range −V to + V of the DC power supply E.
この振動の周波数fは下記式(4)で規定され、その周期Tは下記式(5)で規定される。
f=1/(2π√(L1・C0)) ・・・式(4)
T=1/f ・・・式(5)
The frequency f of this vibration is defined by the following formula (4), and the period T is defined by the following formula (5).
f = 1 / (2π√ (L1 · C0)) (4)
T = 1 / f Expression (5)
図6(b)では第1保護ダイオードD1〜第4保護ダイオードD4により一次巻線に印加される電圧VT1が、直流電源Eの高電圧側の電力ライン及び低電圧側の電力ラインの電圧にクランプされ、振動を抑えることができる。 In FIG. 6B, the voltage V T1 applied to the primary winding by the first protection diode D1 to the fourth protection diode D4 becomes the voltage of the power line on the high voltage side and the power line on the low voltage side of the DC power supply E. Clamped and vibration can be suppressed.
以上説明したように本発明の実施の形態によれば、一次側の共振インダクタとトランスの一次巻線の接続点と、電源電圧ラインとの間にダイオードを逆向きに接続する。これにより、一次側の共振インダクタと二次側の容量成分により発生する共振の影響を低減できる。当該共振によるサージ電圧を抑えることができるため、スイッチング電源装置100内の各種素子を保護することができる。各種素子の耐圧を上げる必要がないため、素子の大型化、コスト高を抑制できる。また当該共振による振動を抑えることができるため、振動による電力損失を抑えることができ、変換効率の低下を抑制できる。
As described above, according to the embodiment of the present invention, the diode is connected in the opposite direction between the connection point between the primary side resonant inductor and the primary winding of the transformer and the power supply voltage line. Thereby, it is possible to reduce the influence of resonance generated by the primary side resonance inductor and the secondary side capacitance component. Since the surge voltage due to the resonance can be suppressed, various elements in the switching
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. is there.
図7は、変形例に係るスイッチング電源装置100の構成例を示す図である。変形例に係るスイッチング電源装置100は、図5のスイッチング電源装置100から第2共振インダクタL2、第3保護ダイオードD3及び第4保護ダイオードD4を省略した構成である。トランスT1の一次巻線の一方の端子にのみ保護ダイオードを接続しても、一定の共振抑制効果が得られる。また図4のスイッチング電源装置100で示した二次側のCRアブソーバと併用すれば、共振抑制効果をより高めることができる。
FIG. 7 is a diagram illustrating a configuration example of the switching
また上述の実施の形態では平滑化回路30を第1整流ダイオードDr1と第2整流ダイオードDr2で構成する例を説明したが、それらの代わりにMOSFET等のスイッチング素子を用いてもよい。この場合も、当該スイッチング素子の寄生容量と、一次側の共振インダクタとの間で共振が発生するが、第1保護ダイオードD1〜第4保護ダイオードD4により、その共振の影響を低減できる。
In the above-described embodiment, the example in which the smoothing
またスイッチング素子と並列に寄生容量および寄生ダイオードが形成される例を説明したが、スイッチング素子と並列に容量素子および/またはダイオード素子を接続してもよい。 Further, although an example in which a parasitic capacitance and a parasitic diode are formed in parallel with the switching element has been described, a capacitance element and / or a diode element may be connected in parallel with the switching element.
またフルブリッジ回路10に入力電圧を供給する直流電源Eの代わりに、交流電源、整流回路およびPFC(Power Factor Correction)回路を用いてもよい。
Further, instead of the DC power supply E that supplies the input voltage to the
Qa 第1スイッチング素子、 Da 第1寄生ダイオード、 Ca 第1寄生容量、 L1 第1共振インダクタ、 T1 トランス、 E 直流電源、 Dr1 第1整流ダイオード、 Cr1 第1二次側寄生容量、 Ra1 第1保護抵抗、 Ca1 第1保護容量、 D1 第1保護ダイオード、 Qb 第2スイッチング素子、 Db 第2寄生ダイオード、 Cb 第2寄生容量、 L2 第2共振インダクタ、 Dr2 第2整流ダイオード、 Cr2 第2二次側寄生容量、 Ra2 第2保護抵抗、 Ca2 第2保護容量、 D2 第2保護ダイオード、 Qc 第3スイッチング素子、 Dc 第3寄生ダイオード、 Cc 第3寄生容量、 D3 第3保護ダイオード、 Qd 第4スイッチング素子、 Dd 第4寄生ダイオード、 Co 出力容量、 Lo 出力インダクタ、 Ro 負荷、 Cd 第4寄生容量、 D4 第4保護ダイオード、 10 フルブリッジ回路、 20 整流回路、 30 平滑化回路、 40 制御部、 50 DC−DCコンバータ、 100 スイッチング電源装置。 Qa first switching element, Da first parasitic diode, Ca first parasitic capacitance, L1 first resonant inductor, T1 transformer, E DC power supply, Dr1 first rectifier diode, Cr1 first secondary side parasitic capacitance, Ra1 first protection Resistor, Ca1 first protection capacitor, D1 first protection diode, Qb second switching element, Db second parasitic diode, Cb second parasitic capacitance, L2 second resonant inductor, Dr2 second rectifier diode, Cr2 second secondary side Parasitic capacitance, Ra2 second protection resistor, Ca2 second protection capacitance, D2 second protection diode, Qc third switching element, Dc third parasitic diode, Cc third parasitic capacitance, D3 third protection diode, Qd fourth switching element Dd 4th parasitic diode, Co Output capacitance , Lo output inductor, Ro load, Cd fourth parasitic capacitance, D4 fourth protection diode, 10 full bridge circuit, 20 rectifier circuit, 30 smoothing circuit, 40 control unit, 50 DC-DC converter, 100 switching power supply device.
Claims (5)
前記フルブリッジ回路の出力電力を変圧するトランスと、
前記第1アームの出力端子と、前記トランスの一次巻線の一方の端子との間に接続される第1インダクタと、
前記第2アームの出力端子と、前記トランスの一次巻線の他方の端子との間に接続される第2インダクタと、
前記トランスの二次巻線に接続され、前記トランスの出力電力を整流する整流回路と、
前記整流回路により整流された電力を平滑化する平滑化回路と、
前記第1インダクタと前記一次巻線の一方の端子との第1接続点にアノード端子が接続され、前記フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第1ダイオードと、
前記第1接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第2ダイオードと、
前記第2インダクタと前記一次巻線の他方の端子との第2接続点にアノード端子が接続され、前記電源の高電圧側の電力ラインにカソード端子が接続される第3ダイオードと、
前記第2接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第4ダイオードと、
を備えることを特徴とするスイッチング電源装置。 A full bridge circuit in which a first arm including two switching elements and a second arm including two switching elements are connected in parallel;
A transformer for transforming the output power of the full bridge circuit;
A first inductor connected between the output terminal of the first arm and one terminal of the primary winding of the transformer;
A second inductor connected between the output terminal of the second arm and the other terminal of the primary winding of the transformer;
A rectifier circuit connected to the secondary winding of the transformer and rectifying the output power of the transformer;
A smoothing circuit that smoothes the power rectified by the rectifier circuit;
An anode terminal is connected to a first connection point between the first inductor and one terminal of the primary winding, and a cathode terminal is connected to a power line on a high voltage side of a power supply that supplies power to the full bridge circuit. A first diode to be
A second diode having a cathode terminal connected to the first connection point and an anode terminal connected to a power line on a low voltage side of the power source;
A third diode having an anode terminal connected to a second connection point between the second inductor and the other terminal of the primary winding, and a cathode terminal connected to a power line on the high voltage side of the power source;
A fourth diode having a cathode terminal connected to the second connection point and an anode terminal connected to a power line on a low voltage side of the power source;
A switching power supply device comprising:
前記制御部は、前記スイッチング素子の寄生容量が、前記第1インダクタ及び前記第2インダクタに基づく電流により放電された後、前記スイッチング素子をオンすることを特徴とする請求項1に記載のスイッチング電源装置。 A control unit for controlling the full bridge circuit;
2. The switching power supply according to claim 1, wherein the control unit turns on the switching element after the parasitic capacitance of the switching element is discharged by a current based on the first inductor and the second inductor. apparatus.
前記フルブリッジ回路の出力電力を変圧するトランスと、
前記第1アームの出力端子と、前記トランスの一次巻線の一方の端子との間に接続されるインダクタと、
前記トランスの二次巻線に接続され、前記トランスの出力電力を整流する整流回路と、 前記整流回路により整流された電力を平滑化する平滑化回路と、
前記インダクタと前記一次巻線の一方の端子との第1接続点にアノード端子が接続され、前記フルブリッジ回路に電力を供給している電源の高電圧側の電力ラインにカソード端子が接続される第1ダイオードと、
前記第1接続点にカソード端子が接続され、前記電源の低電圧側の電力ラインにアノード端子が接続される第2ダイオードと、
を備えることを特徴とするスイッチング電源装置。 A full bridge circuit in which a first arm including two switching elements and a second arm including two switching elements are connected in parallel;
A transformer for transforming the output power of the full bridge circuit;
An inductor connected between the output terminal of the first arm and one terminal of the primary winding of the transformer;
A rectifier circuit connected to the secondary winding of the transformer and rectifying the output power of the transformer; and a smoothing circuit for smoothing the power rectified by the rectifier circuit;
An anode terminal is connected to a first connection point between the inductor and one terminal of the primary winding, and a cathode terminal is connected to a power line on a high voltage side of a power supply that supplies power to the full bridge circuit. A first diode;
A second diode having a cathode terminal connected to the first connection point and an anode terminal connected to a power line on a low voltage side of the power source;
A switching power supply device comprising:
前記制御部は、前記スイッチング素子の寄生容量が、前記インダクタに基づく電流により放電された後、前記スイッチング素子をオンすることを特徴とする請求項3に記載のスイッチング電源装置。 A control unit for controlling the full bridge circuit;
4. The switching power supply device according to claim 3, wherein the control unit turns on the switching element after the parasitic capacitance of the switching element is discharged by a current based on the inductor.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013172383A JP2015042080A (en) | 2013-08-22 | 2013-08-22 | Switching power supply device |
US14/096,993 US20150055374A1 (en) | 2013-08-22 | 2013-12-04 | Switching power supply apparatus corresponding to zero voltage switching system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2015042080A true JP2015042080A (en) | 2015-03-02 |
Family
ID=52695951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013172383A Pending JP2015042080A (en) | 2013-08-22 | 2013-08-22 | Switching power supply device |
Country Status (1)
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JP (1) | JP2015042080A (en) |
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