JP2015018923A - Optical semiconductor element and manufacturing apparatus of the same - Google Patents
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Abstract
Description
本発明は、光半導体素子と、その製造方法に関する。 The present invention relates to an optical semiconductor element and a method for manufacturing the same.
微小な光素子を実現する手段として、半導体ナノワイヤの利用が期待されている。レーザ、LEDなどの発光素子や、PINフォトダイオードなどの受光素子では、利得や出力の点から、一般的に機能層となる量子井戸層や量子ドット層を多層にして、活性層の総体積を大きくしている。量子井戸や量子ドットの材料には、母材と格子定数の異なる歪系の半導体材料が用いられることが多い。これにより、動作波長を合わせる、価電子帯の縮退を分裂させるなどして、量子効率を上げている。特に、量子ドットの場合は、S−Kモード成長によって量子ドットを形成するために、格子不整合量が数%と大きな歪材料が用いられる。 The use of semiconductor nanowires is expected as a means for realizing minute optical elements. In light-emitting elements such as lasers and LEDs, and light-receiving elements such as PIN photodiodes, the quantum well layer and quantum dot layer, which are generally functional layers, are generally multilayered from the viewpoint of gain and output, and the total volume of the active layer is increased. It is getting bigger. As a material for the quantum well or quantum dot, a strained semiconductor material having a lattice constant different from that of the base material is often used. Thereby, the quantum efficiency is increased by adjusting the operating wavelength, splitting the valence band degeneration, and the like. In particular, in the case of quantum dots, in order to form quantum dots by SK mode growth, a strain material having a large lattice mismatch amount of several percent is used.
図1は、一般的なナノワイヤデバイスの構成図である。図1(A)のナノワイヤデバイス101では、量子井戸層(あるいは量子ドット層)102を含む活性層104は、ナノワイヤ軸を取り囲んで径方向(R方向)に積層されている。図1(B)のナノワイヤデバイス111では、活性層114は基板面と平行な面内に形成され、量子井戸(量子ドット)層112は軸方向又は高さ方向(H方向)に積層されている。どちらの構成も、量子井戸層(量子ドット層)102、112の層数が増えるほど歪が蓄積するため、転位を生じさせずに結晶性を維持して積層できる層の数に限界がある。その結果、得られる光学利得も限られてしまう。
FIG. 1 is a configuration diagram of a general nanowire device. In the
なお、第1導電型のSi基板をエッチングして多数のナノワイヤを形成し、ナノワイヤ上に第2導電型のエミッタ層を積層してPN接合構造体とし、PN接合構造体をITOコンタクト電極で埋め込んだ太陽電池が提案されている(たとえば、特許文献1参照)。また、多数のSiナノワイヤの各々を第1導電型の半導体薄膜で覆った構造体を真性半導体(Si)で埋め込み、第2導電型の半導体層で覆った光素子が知られている(たとえば、特許文献2参照)。 The first conductivity type Si substrate is etched to form a large number of nanowires, and a second conductivity type emitter layer is stacked on the nanowires to form a PN junction structure, and the PN junction structure is embedded with an ITO contact electrode. A solar cell has been proposed (see, for example, Patent Document 1). In addition, an optical element in which a structure in which each of a large number of Si nanowires is covered with a first conductive type semiconductor thin film is embedded with an intrinsic semiconductor (Si) and covered with a second conductive type semiconductor layer is known (for example, Patent Document 2).
従来の光デバイスと同等のサイズで、より大きな光学利得と良好な光特性を実現する光半導体素子とその製造方法を提供する。 Provided are an optical semiconductor element that realizes a larger optical gain and good optical characteristics with a size equivalent to that of a conventional optical device, and a method for manufacturing the same.
ひとつの態様では、光半導体素子は、
半導体基板と、
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さいことを特徴とする。
In one aspect, the optical semiconductor element is
A semiconductor substrate;
A plurality of nanowire cores grown on the semiconductor substrate, each having a strained semiconductor layer;
A semiconductor crystal layer that embeds between the plurality of nanowire cores to form one columnar structure, and has the same crystal structure and the same plane orientation as the nanowire core with respect to the in-plane direction of the semiconductor substrate Layers,
And the optical distance between the centers of the adjacent nanowire cores is smaller than the operating wavelength.
従来の光デバイスと同等のサイズで、より大きな光学利得と良好な光特性を実現する光半導体素子が得られる。 An optical semiconductor element that achieves a larger optical gain and better optical characteristics with a size equivalent to that of a conventional optical device can be obtained.
実施形態では、量子井戸層や量子ドット層などの歪み半導体層を有するナノワイヤコアを2つ以上まとめて、ひとつの柱状構造体とする。このとき、隣接するナノワイヤコアの中心間の光学距離をターゲットの動作波長よりも短い距離に設定する。柱状構造体では、歪み半導体領域を複数個に分割することで、各ナノワイヤコアの歪み半導体層の積層数を増やしても、一つのナノワイヤコアにかかる歪みを結晶性が維持できる範囲に抑えることができる。柱状構造体と同じサイズのナノワイヤデバイスと比較して、歪み半導体層の総体積を大きくできるので、光学利得を大きくして光特性を向上することができる。 In the embodiment, two or more nanowire cores having a strained semiconductor layer such as a quantum well layer or a quantum dot layer are combined to form one columnar structure. At this time, the optical distance between the centers of adjacent nanowire cores is set to be shorter than the operating wavelength of the target. In the columnar structure, by dividing the strained semiconductor region into a plurality of layers, even if the number of strained semiconductor layers in each nanowire core is increased, the strain applied to one nanowire core can be kept within a range where crystallinity can be maintained. it can. Compared with a nanowire device having the same size as the columnar structure, the total volume of the strained semiconductor layer can be increased, so that the optical gain can be increased and the optical characteristics can be improved.
図2は、実施形態の光半導体素子の構成を示す概略図である。図2(A)の光半導体素子1は、半導体基板6上に高さhの柱状構造体5を有する。ひとつの柱状構造体5は、複数のナノワイヤコア3と、ナノワイヤコア3をまとめる半導体結晶層7とを有する。各ナノワイヤコア3は、ナノワイヤコア3の径方向に積層された歪み半導体層2を含む活性層4を有する。歪み半導体層2は、量子井戸層、量子ドット層などであり、一例として量子井戸層2とする。互いに隣接するナノワイヤコア3の中心間の光学距離は、動作波長より短い。半導体結晶層7は、基板6の面内方向で、ナノワイヤコア3と結晶構造および面方位が同じ(エピタキシャル関係が保たれた)層である。
FIG. 2 is a schematic diagram illustrating the configuration of the optical semiconductor element of the embodiment. The
図2(A)の例では、柱状構造体5は、高さがhの3個のナノワイヤコア3を含む。柱状構造体5とナノワイヤコア3の断面形状はともに正六角形である。複数のナノワイヤコア3の各々が、径方向に積層された量子井戸層2を有し、1つの柱状構造体5に含まれる量子井戸層2の総体積を、柱状構造体5と同じサイズの単一のナノワイヤデバイスと比較して大きくすることができる。
In the example of FIG. 2A, the
図2(B)の光半導体素子11は、半導体基板16上に高さhの柱状構造体15を有する。ひとつの柱状構造体15は、複数のナノワイヤコア13と、ナノワイヤコア13をまとめる半導体結晶層17とを有する。各ナノワイヤコア13は、ナノワイヤコア3の軸方向または高さh方向に積層された量子井戸層(歪み半導体層)12を含む活性層14を有する。隣接するナノワイヤコア13の中心間の光学距離は、動作波長より短い。半導体結晶層17は、基板16の面内方向で、ナノワイヤコア13と結晶構造および面方位が同じ(エピタキシャル関係が保たれた)層である。
The
図2(B)では、柱状構造体15は、高さがhの3個のナノワイヤコア13を含む。柱状構造体15とナノワイヤコア13の断面形状はともに正六角形である。複数のナノワイヤコア13の各々が軸方向に積層された量子井戸層12を有し、1つの柱状構造体15に含まれる歪み半導体層12の総体積を、柱状構造体15と同じサイズの単一のナノワイヤデバイスと比較して大きくすることができる。
In FIG. 2B, the
図3は、図2(A)の光半導体素子1の効果を説明する図である。図3(A)の柱状構造体5は、3個のナノワイヤコア3を含み、各ナノワイヤコア3は径方向に積層された量子井戸層2を有する。量子井戸層2を含むナノワイヤコア3の外径はb2、内径はb1である。
FIG. 3 is a diagram for explaining the effect of the
比較例として、図3(B)に柱状構造体5と同じサイズ、同じ形状を有する単一のナノワイヤデバイス101を示す。量子井戸層102を含むナノワイヤデバイス101の外径はa2、内径はa1である。
As a comparative example, FIG. 3B shows a
ナノワイヤコア3とナノワイヤデバイス101の高さをともにhとする。図3(B)のナノワイヤデバイス101の量子井戸層102の体積VQWは、式(1)で表わされる。
The heights of the
これに対して、量子井戸領域を3つに分割した図3(A)の構成の量子井戸層2の総体積VTQWは、式(2)で表わされる。 On the other hand, the total volume V TQW of the quantum well layer 2 having the configuration shown in FIG. 3A in which the quantum well region is divided into three is expressed by Expression (2).
公平な比較のためにデバイスサイズを同じにするという制約を考慮すると、3つのナノワイヤコア3をまとめた柱状構造体5の径が、従来のナノワイヤデバイス101の直径以下であるという条件(式(3))が課される。
Considering the restriction that the device sizes are the same for fair comparison, the condition that the diameter of the
量子井戸層2の総体積と量子井戸層102の体積の差ΔVQWは式(4)で表わされる。
The difference ΔV QW between the total volume of the quantum well layer 2 and the volume of the
柱状構造体5の量子井戸層2の総体積の方がナノワイヤデバイス101の量子井戸層102の総体積よりも大きくなるためには、式(5)の条件が導かれる。
In order for the total volume of the quantum well layer 2 of the
式(4)と式(5)から、式(6)が成立する。 Expression (6) is established from Expression (4) and Expression (5).
また、量子井戸層2の膜厚と量子井戸層102の膜厚は同じであるから、式(7)が満たされる。
Moreover, since the film thickness of the quantum well layer 2 and the film thickness of the
式(6)と式(7)から式(8)が導かれる。 Expression (8) is derived from Expression (6) and Expression (7).
量子井戸層2の膜厚がナノワイヤコア3のコア径よりも十分に薄い状況を考えると、式(8)から、各ナノワイヤコア3(適宜「分割コア3」と称する)の内径b1の下限を決定する式(9)が求められる。
Considering the situation where the film thickness of the quantum well layer 2 is sufficiently thinner than the core diameter of the
ナノワイヤコア3の内径b1の上限については、デバイスサイズを同じにする条件を、量子井戸層2の膜厚が十分に薄い状況で考えることにより、式(10)が求められる。
Regarding the upper limit of the inner diameter b 1 of the
したがって、ナノワイヤコア3の内径b1の範囲は式(11)で決まる。
Therefore, the range of the inner diameter b 1 of the
ナノワイヤコア3の内径b1をa1/3より大きく、a1/2より小さく設定することで、同じサイズのナノワイヤデバイス101の量子井戸層102と同じ膜厚、同じ層数で、より多くの体積を得ることができる。
The inner diameter b 1 of the
この効果に加え、各ナノワイヤコア3の径が小さくなると、歪に対して強くなることから、積層する量子井戸層2の数を増やすことができるという効果も得られる。量子井戸層の積層数増大の効果は、以下で説明するように、量子井戸層を軸方向に積層する場合にも当てはまる。
In addition to this effect, if the diameter of each
図4は、図2(B)の光半導体素子11の効果を説明する図である。図4(A)の柱状構造体15は、3個のナノワイヤコア13を含み、各ナノワイヤコア13は軸方向に積層された量子井戸層12を有する。各ナノワイヤコア13の半径をbとする。
FIG. 4 is a diagram for explaining the effect of the
比較例として、図4(B)に、柱状構造体15と同じサイズ、同じ形状を有する単一のナノワイヤデバイス111を示す。ナノワイヤデバイス111の半径はaである。
As a comparative example, FIG. 4B shows a
ナノワイヤデバイス113の量子井戸層112の積層数をnとすると、量子井戸層112の総体積VQWは、式(12)で表わされる。 When the number of stacked quantum well layers 112 of the nanowire device 113 is n, the total volume V QW of the quantum well layers 112 is expressed by Expression (12).
図4(A)の柱状構造体15における量子井戸層12の積層数をmとすると、量子井戸層12の総体積VTQWは、式(13)で表わされる。
When the number of stacked quantum well layers 12 in the
量子井戸層112の総体積VQWに対する量子井戸層12の総体積VTQWの比RQWは、式(14)で表わされる。
The ratio R QW of the total volume V TQW of the
比RQWが1より大きい場合(RQW>1)、すなわち、b2*m/a2*n>1であれば、複数のナノワイヤコア13に分配された量子井戸層12の総体積が大きくなる。図4(B)のナノワイヤデバイス111で量子井戸層112が3層とすると、b=0.45aとなるようにナノワイヤコア13を形成し、量子井戸層12を5層以上積層すれば、結晶性を良好に維持したまま、利得を増大した光半導体素子11を作製することが可能になる。
When the ratio R QW is greater than 1 (R QW > 1), that is, b 2 * m / a 2 * n> 1, the total volume of the quantum well layers 12 distributed to the plurality of
複数のナノワイヤコア3(又は13)に対して、均一に、損失なくキャリアを注入するには、コアとコアの間を、ナノワイヤコア3(又は13)とエピタキシャル関係を維持する半導体結晶層7(又は17)で埋めることが望ましい。 In order to uniformly inject carriers into a plurality of nanowire cores 3 (or 13) without loss, the semiconductor crystal layer 7 (which maintains an epitaxial relationship with the nanowire cores 3 (or 13) is formed between the cores. Or it is desirable to fill in 17).
半導体結晶層7をナノワイヤコア3とエピタキシャル関係を満たして形成するために、後述するようにナノワイヤコア3とナノワイヤコア3の間の底面に、結晶成長をマスクする層が設けられる。マスク層としては、SiO2やSiNなど用いることができる。これによって、半導体結晶層7は、ナノワイヤコア3の径方向(面内方向)にエピタキシャルに成長し、最後には、一体化した単結晶の層となる。ナノワイヤコア3と半導体結晶層7は、面内で結晶構造と面方位を同じくするので、キャリアの注入効率が高い良質な光半導体素子1が得られる。同様のことが、複数のナノワイヤコア13を埋め込む半導体結晶層17についてもあてはまる。
In order to form the
さらに、図3のように隣接する3つのナノワイヤコア3の中心点の位置が正三角形をなすように配置されたときは、コアとコアの隙間の距離が一定値となることから、半導体結晶層7の横方向(ナノワイヤコア3の径方向)の成長によるナノワイヤコア3同士の連結が同時に起こる。この場合、ナノワイヤコア3と半導体結晶層7の界面でのボイドの発生が抑制され、良好な形状の柱状構造5を得ることができ、キャリア注入効率が向上する。同様のことが、図4のナノワイヤコア13を用いた光半導体素子11にも当てはまる。
Further, when the positions of the center points of the adjacent three
柱状構造体5(又は15)を単一の光デバイスとして動作させるには、ナノワイヤコア3(又は13)は、コア同士の光のモードが結合される距離に配置されるのが望ましい。 In order to operate the columnar structure 5 (or 15) as a single optical device, the nanowire core 3 (or 13) is desirably disposed at a distance where the light modes of the cores are coupled.
図5は、二つの隣接するナノワイヤコアの規格化光学距離(光学距離/動作波長)に対する結合係数の変化を計算した結果である。ここでナノワイヤコア材料の平均屈折率と、コア間を埋める半導体材料の屈折率の差を0.1として計算している。コア間の光学距離が波長より短ければ(規格化光学距離が1.0より小さければ)、7%以上の結合が可能となる。特に、規格化光学距離が0.7以下であれば、10%以上の結合が可能となり、より安定した動作が可能となる。 FIG. 5 shows the result of calculating the coupling coefficient change with respect to the normalized optical distance (optical distance / operating wavelength) of two adjacent nanowire cores. Here, the difference between the average refractive index of the nanowire core material and the refractive index of the semiconductor material filling between the cores is calculated as 0.1. If the optical distance between the cores is shorter than the wavelength (if the normalized optical distance is less than 1.0), 7% or more coupling is possible. In particular, when the normalized optical distance is 0.7 or less, 10% or more coupling is possible, and more stable operation is possible.
このシミュレーション結果から、コア間の光学距離(屈折率×コア間距離)は、動作波長の長さ以下、特に動作波長の0.7以下が好ましいことが分かる。 From this simulation result, it is understood that the optical distance between the cores (refractive index × inter-core distance) is preferably equal to or shorter than the length of the operating wavelength, particularly 0.7 or shorter of the operating wavelength.
図6は、実施例1の光半導体素子20の構成例を示す。光半導体素子20は、図2(A)の光半導体素子1に対応する構成を有し、複数のナノワイヤコア25を含む柱状構造体31を有する。ナノワイヤコア25は、たとえばSiO2膜22をマスクとして半導体基板21上に成長している。各ナノワイヤコア25の径方向に活性層26が積層されている。ナノワイヤコア25は、たとえばn型不純物を含むInPで形成されている。活性層26は、たとえばInAsP歪み量子井戸層とInGaAsP障壁層を交互に積層したものである。
FIG. 6 shows a configuration example of the
活性層26で覆われたナノワイヤコア25は、真性半導体結晶層27でまとめられ、その周囲にさらにナノワイヤコアと逆の導電型の半導体結晶層28が設けられる。この例では、真性半導体結晶層27はi−InP層、半導体結晶層29は、p型の不純物を含むInP層である。InPナノワイヤコア25、i−InP層27、p型InP層28は、結晶構造および面方位を同じくし、面内方向にエピタキシャル関係を満たしている。
The
柱状構造体31の上面に透明絶縁膜35が配置され、光取り出し窓として機能する。SiN膜29上に形成された上部電極34は、柱状構造体31の側面でp型InP層28と接続する。n型InP基板21の裏面に底部電極38が、形成されている。
A transparent insulating
図7〜図9は、図6の光半導体素子20の製造工程図である。
7 to 9 are manufacturing process diagrams of the
図7(A)で、面方位が(111)のn−InP基板21上に、成長マスクとなるSiO2を例えば50nm堆積した後、ナノワイヤコアの成長場所となる部分にリソグラフィによって開口23を形成し、成長触媒となる金属薄膜24を堆積する。金属薄膜24の直径は、10〜100nmの範囲が好ましい。金属材料には、例えば金(Au)を用いる。1つの素子あたりの開口23の数は、目的、用途に応じて決定されるが、この例では、3つの開口23を、互いに200nm離して正三角形の頂点位置に形成する。
In FIG. 7A, after depositing, for example, 50 nm of SiO 2 serving as a growth mask on an n-
図7(B)で、例えば、MOVPE法によって、n−InPナノワイヤコア25を成長温度300〜500℃で成長する。原料には、トリメチインジウム(TMIn)とホスフィン(PH3)を用いる。n型不純物としては、例えば成長時にH2Sを供給してSをドープする。S濃度は、例えば1×1018〜1×1020cm-3とする。
In FIG. 7B, the n-
図7(C)で、金属薄膜24をエッチングにより除去する。次に、再びMOVPE法により、ナノワイヤコア25の側面に活性層26を形成する。活性層26として、ナノワイヤコア25の径方向に、InGaAsP障壁層とInAsP歪み量子井戸層を、成長温度500〜600℃で交互に積層する(InGaAsP/InAsP活性層)。Gaの原料にはトリエチルガリウム(TEGa)を、As原料には、アルシン(AsH3)を用いる。InAsPの歪み量を1.5%、膜厚を2nmとすると、波長1.3μm帯を動作波長とする量子井戸を形成することができる。この場合、1〜3層のInAsP量子井戸層を形成する。ナノワイヤコアの中心間隔の光学距離は、おおよそ200×3.2=640nmであり、動作波長の49%の長さであるため、完成後の光半導体素子は、コア同士の光のモードが結合した単体光デバイスとして動作することができる。
In FIG. 7C, the metal
図7(D)で、i−InP層27を成長温度500〜600℃で成長する。成長時に、PH3とTMInの供給比(V/III比)を2000〜10000と高くすることによって、横方向成長(面内方向の成長)が維持され、ナノワイヤコア25を適切に接続することができる。
In FIG. 7D, the i-
図8(A)で、i−InP層27の周囲にp−InP層28を成長する。これにより、柱状構造体31が形成される。p型の不純物をドープする際に、例えばZn原料であるジエチルジンク(DEZn)を用いる。Zn濃度は、例えば5×1017〜2×1018cm-3である。図示はしないが、その後、低抵抗のp型電極を形成するために、p−InGaAs層を例えば、10〜50nm成長してもよい。
In FIG. 8A, a p-
図8(B)で、全面にSiN膜29をCVDにより形成する。CVDにより、柱状構造体31の側壁のSiN膜29の膜厚が、基板21の主面と水平な面上のSiN膜29の膜厚よりも小さくなるように堆積することができる。基板21と水平な面上でのSiN膜29の膜厚は500〜1500nmである。
In FIG. 8B, a
図8(C)で、全面にレジスト32を塗布する。 In FIG. 8C, a resist 32 is applied to the entire surface.
図8(D)で、レジスト32を加工して柱状構造体31の上方のSiN膜29を露出する。
In FIG. 8D, the resist 32 is processed to expose the
図9(A)で、コントロールエッチングにより、柱状構造体31の頭頂部のSiN膜29を残したまま、柱状構造体31の側壁のp型InP層28を露出する。このエッチング過程で、柱状構造体31の上面のSiN膜29の膜厚が低減し、光取り出し窓35が形成される。その後、レジスト32を除去する。
In FIG. 9A, the p-
図9(B)で、p電極となる金属膜34を蒸着により形成する。金属膜34として、例えば、Ti/Pt/Auの多層膜を用いてもよい。
In FIG. 9B, a
図9(C)で、残したい金属膜34の部分をレジスト36で保護する。
In FIG. 9C, the portion of the
図9(D)で、柱状構造体31の頭頂部の金属膜34をドライエッチングにより除去して、光取り出し窓35を露出する。SiN基板21の裏面にn型の金属電極38を形成して、表面発光型の光半導体素子20が得られる。
In FIG. 9D, the
図10は、実施例2の光半導体素子40の構成例を示す。光半導体素子40は、図2(B)の光半導体素子11に対応する構成を有し、複数のナノワイヤコア50を含む柱状構造体61を有する。各ナノワイヤコア50の軸方向に活性層51が積層されている。活性層51は、第1導電型の半導体層(例えばp型AlGaAs層)45と、第2導電型の半導体層(例えばn型AlGaAs層)52の間に配置される。活性層51は、例えばInGaAs歪み量子井戸層とGaAs障壁層を交互に積層したものである。
FIG. 10 shows a configuration example of the
活性層51を有するナノワイヤコア50は、半導体結晶層56でまとめられて柱状構造体61を形成する。この例では、半導体結晶層56はi−GaAs層である。半導体結晶層56は、基板41の面内方向で、ナノワイヤコア50と同じ結晶構造、同じ面方位を有しエピタキシャル関係を保っている。柱状構造体61の側壁は絶縁膜62で覆われる。柱状構造体61の露出した上面と側壁の一部は、透明導電(ITO)膜65で覆われる。半導体基板(例えばp型GaAs基板)41の裏面に電極膜68が形成されている。
The
図11〜図13は、図10の光半導体素子40の製造工程図である。
11 to 13 are manufacturing process diagrams of the
図11(A)で、面方位が(111)のp型GaAs基板41上に、成長マスクとなるSiO2層42を例えば50nm堆積した後、所定の箇所に開口43を形成し、ナノワイヤの成長触媒となる金属薄膜44を堆積する。金属薄膜44の直径は、10〜100nmの範囲が好ましい。金属材料には、例えば金(Au)を用いる。
In FIG. 11A, after depositing, for example, 50 nm of a SiO 2 layer 42 as a growth mask on a p-
図11(B)で、例えばMOVPE法により、第1導電型のナノワイヤコア層45を形成する。この例では、p型AlGaAsコア層45を、成長温度300〜500℃で成長する。原料ガスとして、トリメチルアルミニウム(TMAl)、トリエチルガリウム(TEGa)、アルシン(AsH3)を用いる。p型のドーピングのために、例えばDEZnを用いる。Zn濃度は、1×1019〜1×1020cm-3である。
In FIG. 11B, the
図11(C)で、p型コア層45上に活性層51を成長する。活性層51としてGaAs障壁層47とInGaAs歪み量子井戸層48を形成する場合は、成長温度300〜500℃で、トリメチルアルミニウム(TMAl)、トリエチルガリウム(TEGa)、トリメチルインジウム(TMIn)、アルシン(AsH3)の供給を制御する。
In FIG. 11C, an
図11(D)で、活性層51上に第2導電型のナノワイヤコア層52をMOVPE方により形成する。この例では、n型AlGaAs層52を成長温度成長温度300〜500℃で成長する。原料ガスとして、トリメチルアルミニウム(TMAl)、トリエチルガリウム(TEGa)、アルシン(AsH3)を用いる。n型のドーピングのために、H2Sを用いる。S濃度は、例えば1×1018〜1×1019cm-3である。
In FIG. 11D, a second conductivity type
図12(A)で、金属薄膜44をエッチングにより除去する。これにより、SiO2層42にマスクされた半導体基板41上に、複数のナノワイヤコア50が残る。
In FIG. 12A, the metal
図12(B)で、複数のナノワイヤコア50を真性半導体層56でまとめて、柱状構造体61を形成する。真性半導体層56として、例えば、i−GaAs層56を成長温度500〜600℃で成長する。成長時に、特に、AsH3とTEGaの供給比(V/III比)を1000〜5000と高くすることによって、横方向(面内方向)の成長が維持され、ナノワイヤコア50を適切に接続することができる。
In FIG. 12B, a plurality of
図12(C)で、全面にSiO2膜62をCVDにより形成する。SiO2膜62の膜厚は、基板面や柱状構造体61の上面の平坦部で500〜1500nmである。柱状構造体61の側壁に形成されるSiO2膜62の膜厚は、平坦部の膜厚に比べて小さい。
In FIG. 12C, a SiO 2 film 62 is formed on the entire surface by CVD. The thickness of the SiO 2 film 62 is 500 to 1500 nm at the flat portion of the substrate surface and the upper surface of the
図12(D)で、レジスト64を塗布し、リソグラフィおよびコントロールエッチングによって、柱状構造体61の上面と側壁のi−GaAs層56を露出させる。
In FIG. 12D, a resist 64 is applied and the upper surface of the
図13(A)で、レジスト64を除去する。 In FIG. 13A, the resist 64 is removed.
図13(B)で、n型電極となる透明導電膜(ITO)65を形成する。さらに半導体基板41の裏面にp型金属電極68を形成することで、表面発光型の光半導体素子40が得られる。
In FIG. 13B, a transparent conductive film (ITO) 65 to be an n-type electrode is formed. Further, by forming the p-
図14は、実施形態の光半導体素子の適用例として、光半導体素子アレイ70を示す。光半導体素子アレイ70には、実施例1の光半導体素子20(図6)も、実施例2の光半導体素子40(図10)も適用可能である。この例では、実施例1の柱状構造体31をアレイ状に配置している。各柱状構造体31は、径方向に積層された活性層26を有する3つのナノワイヤコア25を含む。
FIG. 14 shows an optical
実施例1の光半導体素子20、及び実施例2の光半導体素子40の典型的な発光断面積はμm2のオーダーであり、それ自体で通常の近赤外光検出器で検出可能な光を出力する。したがって、一つの光半導体素子20又は40を、単体の光源として利用することができる。柱状構造体31又は61の上面に適切な反射膜を形成することで、光半導体素子20又は40をレーザとして用いることができる。
A typical light emission cross-sectional area of the
また、光半導体素子20、40の面内断面積は小さいので、図14のように光半導体素子アレイ70に用いることができる。光半導体素子アレイ70をレーザとして動作させる場合、光インターコネクションなどの多信号伝送装置の光源として用いることが可能である。また、受光素子として動作させる場合は、適切なマイクロレンズアレイと組み合わせることによって、高精細なイメージセンサとして利用することが可能である。
Further, since the in-plane cross-sectional areas of the
図15は、複数のナノワイヤコアを配置した別の例を示す図である。図15(A)は、2つのナノワイヤコア80を配置した柱状構造体85を示す。各ナノワイヤコア80は、径方向に積層された歪み半導体層(例えば量子井戸層)82を有する。図15(B)は、4つのナノワイヤコア90を配置した柱状構造体95の例を示す。各ナノワイヤコア90は、径方向に積層された歪み半導体層(例えば量子井戸層)92を有する。ナノワイヤコア80及び90の面内方向の断面形状は四角形である。
FIG. 15 is a diagram showing another example in which a plurality of nanowire cores are arranged. FIG. 15A shows a
ナノワイヤコアの面内方向の断面形状は、半導体ナノワイヤの成長条件を制御することによって、六角形や正方形に制御することができる他、半導体基板の面方位を適切に選択することによって、安定して六角形または正方形に成長できる。面方位が(111)の基板を用いると、面内方向の断面形状が六角形のナノワイヤを安定して形成することができる。面方位が(100)の基板を用いると、面内方向の水平断面形状が四角形のナノワイヤを安定して形成することができる。 The cross-sectional shape in the in-plane direction of the nanowire core can be controlled to be hexagonal or square by controlling the growth conditions of the semiconductor nanowire, and stable by selecting the plane orientation of the semiconductor substrate. Can grow into hexagons or squares. When a substrate having a plane orientation of (111) is used, nanowires having a hexagonal cross-sectional shape in the in-plane direction can be stably formed. When a substrate having a plane orientation of (100) is used, nanowires having a rectangular horizontal cross-sectional shape in the in-plane direction can be stably formed.
図16は、複数のナノワイヤコアを用いたときの歪み半導体層の総体積の増大効果を説明する図である。図16(A)は、4つのナノワイヤコア90を用いた柱状構造体95における量子井戸層92の配置を示す。比較例として、図16(B)に、柱状構造体95と同じサイズ、同じ形状の単一のナノワイヤデバイス105に積層された量子井戸層104の配置を示す。
FIG. 16 is a diagram for explaining the effect of increasing the total volume of the strained semiconductor layer when a plurality of nanowire cores are used. FIG. 16A shows an arrangement of quantum well layers 92 in a
図16(B)の量子井戸層104の体積VQWは、式(15)で表わされる。
The volume V QW of the
これに対して、図16(A)の活性領域を4つに分割した構成で、量子井戸層92の総体積VTQWは、式(16)で表わされる。
In contrast, in the configuration in which the active region of FIG. 16A is divided into four, the total volume V TQW of the
ここで、公平な比較のために、デバイスサイズを同じにするという制約、すなわち、4つのナノワイヤコア90をまとめた柱状構造体95の面内方向の断面積が、単一のナノワイヤデバイス105の面内方向の断面積以下であるという条件を課す。
Here, for fair comparison, the constraint that the device sizes are the same, that is, the cross-sectional area in the in-plane direction of the
柱状構造体96の量子井戸層92と、ナノワイヤデバイス105の量子井戸層104の体積差ΔVQWは、式(18)で表わされる。
The volume difference ΔV QW between the
図16(A)の構成の量子井戸層92の体積が、図16(B)の構成の量子井戸層104の体積よりも大きくなるためには、式(19)の条件を満たす必要がある。
In order for the volume of the
式(18)と式(19)から、式(20)が導かれる。 Expression (20) is derived from Expression (18) and Expression (19).
図16(A)と図16(B)の構成において、量子井戸層104と量子井戸層92の膜厚は同じであるから、式(21)の関係が成立する。
In the configurations of FIGS. 16A and 16B, the
式(21)を式(20)に代入すると、式(22)の関係になる。 Substituting equation (21) into equation (20) results in the relationship of equation (22).
量子井戸層92、104の膜厚がナノワイヤコア90の径よりも十分に薄い状況を考えれば、ナノワイヤコア90の内径b1に関する下限が式(23)で与えられる。
Considering a situation in which the film thickness of the quantum well layers 92 and 104 is sufficiently thinner than the diameter of the
また、デバイスサイズを同じにする条件を、量子井戸層92の膜厚が十分に薄い状況で考えることにより、内径b1に関する上限が式(24)で与えられる。
Further, by considering the conditions for making the device sizes the same in a situation where the
式(23)と式(24)から、内径b1の範囲が求まる。 From the expressions (23) and (24), the range of the inner diameter b 1 is obtained.
柱状構造体95とナノワイヤデバイス105を比較すると、量子井戸層の積層数が同じであっても、量子井戸領域を分割した柱状構造体95のほうが、量子井戸の体積をより大きくすることができる。
Comparing the
以上のように、ナノワイヤを用いて、活性層の厚さを十分に大きくした光半導体素子を作製することができる。これによって、光半導体素子の利得を増大させ、良好な光特性を実現することができる。 As described above, an optical semiconductor element in which the thickness of the active layer is sufficiently large can be manufactured using nanowires. Thereby, the gain of the optical semiconductor element can be increased and good optical characteristics can be realized.
上述した実施例は本発明の例示であり、他の変形例も含む。たとえば、面内方向の断面形状が正方形のナノワイヤコアを形成するときは、任意の数のナノワイヤコアをエピタキシャルな関係を満たす半導体結晶層で埋め込んで、断面形状が矩形(正方形または長方形)の柱状構造体を形成することができる。 The above-described embodiment is an exemplification of the present invention, and includes other modifications. For example, when a nanowire core having a square cross-sectional shape in the in-plane direction is formed, a columnar structure having a rectangular (square or rectangular) cross-sectional shape by embedding an arbitrary number of nanowire cores with a semiconductor crystal layer that satisfies an epitaxial relationship The body can be formed.
以下の説明に対し、以下の付記を提示する。
(付記1)
半導体基板と、
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さいことを特徴とする光半導体素子。
(付記2)
前記半導体基板上に、前記ナノワイヤコア以外の領域を覆うマスク層を有し、
前記半導体結晶層は、前記マスク層上に成長して前記面内方向で前記ナノワイヤコアと接続していることを特徴とする付記1に記載の光半導体素子。
(付記3)
前記各ナノワイヤコアは、第1導電型の不純物を含み、
前記歪み半導体層は、前記ナノワイヤコアの側壁に当該ナノワイヤコアの径方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの第1半導体結晶層と、前記第1半導体結晶層の周囲に配置され、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第2導電型の第2半導体結晶層とを含むことを特徴とする付記1又は2に記載の光半導体素子。
(付記4)
前記各ナノワイヤコアは、第1導電型の第1コア層と、第2導電型の第2コア層と、前記第1コア層と前記第2コア層の間に位置し前記歪み半導体層を含む活性層と、を有し、
前記歪み半導体層は前記ナノワイヤコアの高さ方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの半導体結晶層であることを特徴とする付記1又は2に記載の光半導体素子。
(付記5)
前記半導体基板は、面方位が(111)の化合物半導体基板であり、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状は六角形であることを特徴とする付記1〜4のいずれかに記載の光半導体素子。
(付記6)
前記柱状構造体に含まれる前記ナノワイヤコアの数は3であり、
前記ナノワイヤコアの径をb1、前記柱状構造体の径をa1とすると、
(a1/3)<b1<(a1/2)
の関係を満たすことを特徴とする付記5に記載の光半導体素子。
(付記7)
前記半導体基板は、面方位が(100)の化合物半導体基板であり、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状は四角形であることを特徴とする付記1〜4のいずれかに記載の光半導体素子。
(付記8)
前記柱状構造体に含まれる前記ナノワイヤコアの数は4であり、
前記ナノワイヤコア及び前記柱状構造体の前記断面形状は正方形であり、
前記ナノワイヤコアの径をb1、前記柱状構造体の径をa1とすると、
(a1/4)<b1<(a1/2)
の関係を満たすことを特徴とする付記7に記載の光半導体素子。
(付記9)
前記半導体基板上に、付記1〜8のいずれかに記載の前記光半導体素子を複数個配列した光半導体素子アレイ。
(付記10)
半導体基板上に、各々が歪み半導体層を有する複数のナノワイヤコアを、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長より短くなるように形成し、
前記複数のナノワイヤコアの間を、前記ナノワイヤコアと前記半導体基板の面内方向に同じ結晶構造および同じ面方位を有する半導体結晶層で埋め込んで、柱状構造体を形成する、
工程を含むことを特徴とする光半導体素子の製造方法。
(付記11)
前記半導体基板上に、マスク層を形成し、
前記マスク層の所定の箇所に開口を形成し、前記開口内に触媒層を配置して前記ナノワイヤコアを成長し、
前記半導体結晶層を前記マスク層上に成長して、前記面内方向で前記ナノワイヤコアと接続させる
工程をさらに含むことを特徴とする付記10に記載の光半導体素子の製造方法。
(付記12)
前記ナノワイヤコアを第1導電型の半導体材料で形成し、
前記ナノワイヤコアの側壁上で、アンドープの前記歪み半導体層を前記ナノワイヤコアの径方向に積層し、
前記柱状構造体の形成は、前記歪み半導体層が形成された前記複数のナノワイヤコアの間をアンドープの第1半導体結晶層で埋め込み、前記第1半導体結晶層の周囲に、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第2導電型の第2半導体結晶層を形成する工程を含むことを特徴とする付記10又は11に記載の光半導体素子の製造方法。
(付記13)
前記ナノワイヤコアの形成は、前記半導体基板上に第1導電型の第1コア層を形成し、前記第1コア層上に、アンドープの前記歪み半導体層を含む活性層を形成し、前記活性層上に第2導電型の第2コア層を形成する工程を含み、
前記歪み半導体層が形成された前記ナノワイヤコアの間を、アンドープの前記半導体結晶層で埋め込むことを特徴とする付記10又は11に記載の光半導体素子の製造方法。
(付記14)
前記半導体基板に、面方位が(111)の化合物半導体基板を用い、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状を六角形に形成することを特徴とする付記10〜13のいずれかに記載の光半導体素子の製造方法。
(付記15)
前記半導体基板に、面方位が(100)の化合物半導体基板を用い、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状を四角形に形成することを特徴とする付記10〜13のいずれかに記載の光半導体素子の製造方法。
The following notes are presented for the following explanation.
(Appendix 1)
A semiconductor substrate;
A plurality of nanowire cores grown on the semiconductor substrate, each having a strained semiconductor layer;
A semiconductor crystal layer that embeds between the plurality of nanowire cores to form one columnar structure, and has the same crystal structure and the same plane orientation as the nanowire core with respect to the in-plane direction of the semiconductor substrate Layers,
And an optical distance between the centers of the adjacent nanowire cores is smaller than an operating wavelength.
(Appendix 2)
On the semiconductor substrate, having a mask layer covering a region other than the nanowire core,
2. The optical semiconductor element according to
(Appendix 3)
Each of the nanowire cores includes an impurity of a first conductivity type,
The strained semiconductor layer is an undoped strained semiconductor layer laminated in the radial direction of the nanowire core on the sidewall of the nanowire core,
The semiconductor crystal layer includes an undoped first semiconductor crystal layer that groups the plurality of nanowire cores, and a second conductive layer that is disposed around the first semiconductor crystal layer and has the same crystal structure and the same plane orientation as the nanowire core. The optical semiconductor element according to
(Appendix 4)
Each nanowire core includes a first conductive type first core layer, a second conductive type second core layer, and the strained semiconductor layer positioned between the first core layer and the second core layer. An active layer,
The strained semiconductor layer is an undoped strained semiconductor layer laminated in the height direction of the nanowire core,
The optical semiconductor element according to
(Appendix 5)
The semiconductor substrate is a compound semiconductor substrate having a plane orientation of (111),
The optical semiconductor element according to any one of
(Appendix 6)
The number of the nanowire cores included in the columnar structure is 3,
When the diameter of the nanowire core is b 1 and the diameter of the columnar structure is a 1 ,
(A 1/3) <b 1 <(a 1/2)
The optical semiconductor element according to
(Appendix 7)
The semiconductor substrate is a compound semiconductor substrate having a plane orientation of (100),
The optical semiconductor element according to any one of
(Appendix 8)
The number of the nanowire cores included in the columnar structure is 4,
The cross-sectional shape of the nanowire core and the columnar structure is a square,
When the diameter of the nanowire core is b 1 and the diameter of the columnar structure is a 1 ,
(A 1/4) <b 1 <(a 1/2)
8. The optical semiconductor element according to
(Appendix 9)
An optical semiconductor element array in which a plurality of the optical semiconductor elements according to any one of
(Appendix 10)
On a semiconductor substrate, a plurality of nanowire cores each having a strained semiconductor layer are formed such that the optical distance between the centers of adjacent nanowire cores is shorter than the operating wavelength,
A space between the plurality of nanowire cores is embedded with a semiconductor crystal layer having the same crystal structure and the same plane orientation in the in-plane direction of the nanowire core and the semiconductor substrate to form a columnar structure.
The manufacturing method of the optical semiconductor element characterized by including a process.
(Appendix 11)
Forming a mask layer on the semiconductor substrate;
Forming an opening at a predetermined portion of the mask layer, and arranging the catalyst layer in the opening to grow the nanowire core;
The method for manufacturing an optical semiconductor element according to appendix 10, further comprising: growing the semiconductor crystal layer on the mask layer and connecting the semiconductor crystal layer to the nanowire core in the in-plane direction.
(Appendix 12)
Forming the nanowire core from a semiconductor material of a first conductivity type;
On the sidewall of the nanowire core, the undoped strained semiconductor layer is laminated in the radial direction of the nanowire core,
The columnar structure is formed by embedding a space between the plurality of nanowire cores on which the strained semiconductor layer is formed with an undoped first semiconductor crystal layer and surrounding the first semiconductor crystal layer with the same crystal as the nanowire core. 12. The method of manufacturing an optical semiconductor element according to
(Appendix 13)
The nanowire core is formed by forming a first conductive type first core layer on the semiconductor substrate, forming an undoped strained semiconductor layer on the first core layer, and forming the active layer. Forming a second core layer of the second conductivity type thereon,
12. The method for manufacturing an optical semiconductor element according to
(Appendix 14)
A compound semiconductor substrate having a (111) plane orientation is used as the semiconductor substrate,
14. The method of manufacturing an optical semiconductor element according to any one of appendices 10 to 13, wherein a cross-sectional shape in the in-plane direction of the nanowire core and the columnar structure is formed in a hexagon.
(Appendix 15)
A compound semiconductor substrate having a plane orientation of (100) is used as the semiconductor substrate,
14. The method for manufacturing an optical semiconductor element according to any one of appendices 10 to 13, wherein a cross-sectional shape in the in-plane direction of the nanowire core and the columnar structure is formed in a quadrangular shape.
1、11、20、40 光半導体素子
2、12、48、82、92 量子井戸層(歪み半導体層)
3、13、25、50、69、90 ナノワイヤコア
4、14、26、51 活性層
5、15、31、61、85、95 柱状構造体
6、16、21、41 半導体基板
7、17、27、28、56 半導体結晶層
22、42 マスク層
24、44 触媒層
70 光半導体素子アレイ
1, 11, 20, 40
3, 13, 25, 50, 69, 90
Claims (7)
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さいことを特徴とする光半導体素子。 A semiconductor substrate;
A plurality of nanowire cores grown on the semiconductor substrate, each having a strained semiconductor layer;
A semiconductor crystal layer that embeds between the plurality of nanowire cores to form one columnar structure, and has the same crystal structure and the same plane orientation as the nanowire core with respect to the in-plane direction of the semiconductor substrate Layers,
And an optical distance between the centers of the adjacent nanowire cores is smaller than an operating wavelength.
前記半導体結晶層は、前記マスク層上に成長して前記面内方向で前記ナノワイヤコアと接続していることを特徴とする請求項1に記載の光半導体素子。 On the semiconductor substrate, having a mask layer covering a region other than the nanowire core,
The optical semiconductor element according to claim 1, wherein the semiconductor crystal layer is grown on the mask layer and connected to the nanowire core in the in-plane direction.
前記歪み半導体層は、前記ナノワイヤコアの側壁に当該ナノワイヤコアの径方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの第1半導体結晶層と、前記第1半導体結晶層の周囲に配置され、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第2導電型の第2半導体結晶層とを含むことを特徴とする請求項1又は2に記載の光半導体素子。 Each of the nanowire cores includes an impurity of a first conductivity type,
The strained semiconductor layer is an undoped strained semiconductor layer laminated in the radial direction of the nanowire core on the sidewall of the nanowire core,
The semiconductor crystal layer includes an undoped first semiconductor crystal layer that groups the plurality of nanowire cores, and a second conductive layer that is disposed around the first semiconductor crystal layer and has the same crystal structure and the same plane orientation as the nanowire core. The optical semiconductor element according to claim 1, further comprising a second semiconductor crystal layer of a type.
前記歪み半導体層は前記ナノワイヤコアの高さ方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの半導体結晶層であることを特徴とする請求項1又は2に記載の光半導体素子。 Each nanowire core includes a first conductive type first core layer, a second conductive type second core layer, and the strained semiconductor layer positioned between the first core layer and the second core layer. An active layer,
The strained semiconductor layer is an undoped strained semiconductor layer laminated in the height direction of the nanowire core,
The optical semiconductor element according to claim 1, wherein the semiconductor crystal layer is an undoped semiconductor crystal layer that groups the plurality of nanowire cores.
前記複数のナノワイヤコアの間を、前記ナノワイヤコアと前記半導体基板の面内方向に同じ結晶構造および同じ面方位を有する半導体結晶層で埋め込んで、柱状構造体を形成する、
工程を含むことを特徴とする光半導体素子の製造方法。 On a semiconductor substrate, a plurality of nanowire cores each having a strained semiconductor layer are formed such that the optical distance between the centers of adjacent nanowire cores is shorter than the operating wavelength,
A space between the plurality of nanowire cores is embedded with a semiconductor crystal layer having the same crystal structure and the same plane orientation in the in-plane direction of the nanowire core and the semiconductor substrate to form a columnar structure.
The manufacturing method of the optical semiconductor element characterized by including a process.
前記マスク層の所定の箇所に開口を形成し、前記開口内に触媒層を配置して前記ナノワイヤコアを成長し、
前記半導体結晶層を前記マスク層上に成長して、前記面内方向で前記ナノワイヤコアと接続させる
工程をさらに含むことを特徴とする請求項6に記載の光半導体素子の製造方法。 Forming a mask layer on the semiconductor substrate;
Forming an opening at a predetermined portion of the mask layer, and arranging the catalyst layer in the opening to grow the nanowire core;
The method of manufacturing an optical semiconductor element according to claim 6, further comprising a step of growing the semiconductor crystal layer on the mask layer and connecting to the nanowire core in the in-plane direction.
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