JP2015018350A - 画像処理装置及びプログラム - Google Patents

Abstract

【課題】画像データをメモリに高速に書き込むことが可能な技術を提供する。
【解決手段】再構成可能回路部１４は、回路構成が再構成可能な回路である。描画処理部が、再構成可能回路部１４内の回路として構成される。描画処理部は、画像メモリにバーストアクセスすることで画像データを画像メモリに書き込む。再構成制御部１２は、画像データに表されたオブジェクトのサイズに応じて、バーストアクセスのサイズを変えるように再構成可能回路部１４の回路構成を再構成する。
【選択図】図３

Description

本発明は、画像処理装置及びプログラムに関する。

メモリに対する画像データの描画の高速化を図った技術が知られている。例えば特許文献１には、フレームメモリに画像データを描画する際、書き込む画像のない不要なデータを除去することにより、描画の高速化を図った装置が開示されている。

特開平５−２１６４６４号公報

ところで、メモリにアクセスするモードとしてバーストモードが採用される場合がある。この場合、画像データが描画されないメモリ領域へのアクセスが発生することがあるので、無駄な処理時間が発生し、処理時間が増大するおそれがある。

本発明の目的は、本発明の構成を用いない場合と比較して、画像データをメモリに高速に書き込むことが可能な画像処理装置及びプログラムを提供することである。

請求項１に係る発明は、回路構成が再構成可能な再構成可能回路と、前記再構成可能回路内の回路として構成され、画像メモリにバーストアクセスすることで画像データを前記画像メモリに書き込む描画処理手段と、前記画像データに表されたオブジェクトのサイズに応じて、バーストアクセスのサイズを変えるように前記再構成可能回路の回路構成を再構成する制御手段と、を有することを特徴とする画像処理装置である。

請求項２に係る発明は、請求項１に記載の画像処理装置であって、前記制御手段は、前記オブジェクトのサイズが予め決定された閾値以上の場合、第１のサイズでバーストアクセスする回路構成を前記再構成可能回路に再構成し、前記オブジェクトのサイズが前記閾値未満の場合、前記第１のサイズよりも小さい第２のサイズでバーストアクセスする回路構成を前記再構成可能回路に再構成する、ことを特徴とする。

請求項３に係る発明は、請求項１又は請求項２に記載の画像処理装置であって、ページ記述言語で記述された前記画像データを解釈して中間データを生成する中間データ生成手段を更に有し、前記制御手段は、前記中間データに基づき前記オブジェクトのサイズを特定し、前記オブジェクトのサイズに応じて前記再構成可能回路の回路構成を再構成する、ことを特徴とする。

請求項４に係る発明は、請求項３に記載の画像処理装置であって、前記制御手段は、前記中間データに基づき、前記オブジェクトに外接する矩形状の描画領域のサイズを前記オブジェクトのサイズとして特定し、前記描画領域のサイズに応じて前記再構成可能回路の回路構成を再構成する、ことを特徴とする。

請求項５に係る発明は、コンピュータに、画像データに表されたオブジェクトのサイズを特定するステップと、画像メモリにバーストアクセスすることで前記画像データを前記画像メモリに書き込む再構成可能回路の回路構成を再構成するステップであって、前記特定されたオブジェクトのサイズに応じて、バーストアクセスのサイズを変えるように前記再構成可能回路の回路構成を再構成するステップと、を実行させることを特徴とするプログラムである。

請求項１，５に係る発明によると、本発明の構成を備えていない場合と比較して、画像データを画像メモリに高速に書き込むことが可能となる。

請求項２に係る発明によると、画像メモリへの無駄なアクセスを抑制することが可能となる。

請求項３に係る発明によると、中間データを利用することで、オブジェクトのサイズに応じた回路を構成することが可能となる。

請求項４に係る発明によると、中間データで規定された描画領域のサイズを利用することで、オブジェクトのサイズに応じた回路を構成することが可能となる。

実施形態に係るシステムの一例を示すブロック図である。 再構成可能回路を用いて処理を行うシステムの一例を示すブロック図である。 実施形態に係る画像処理装置のハードウェア構成の一例を示すブロック図である。 中間データのフォーマットの一例を示す図である。 実施形態に係るバーストアクセスの一例を示す図である。 実施形態に係る画像処理装置の動作の一例を示すフローチャートである。 参考例に係るバーストアクセスの一例を示す図である。

図１に、本発明の実施形態に係るシステムの一例を示す。本システムは、画像処理装置１００と、画像メモリ１３０と、印刷装置１４０とを含む。画像処理装置１００は、中間データ生成部１１０と描画処理部１２０とを含む。

例えば、ページ記述言語（ＰＤＬ：Ｐａｇｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）で記述された画像データが、コンピュータ等の装置から画像処理装置１００に提供される。ページ記述言語は、印刷処理やディスプレイ表示処理等を情報処理装置に実行させるためのコンピュータプログラミング言語である。ページ記述言語で記述された画像データは、印刷対象の画像を構成する文字や図形等のオブジェクトの位置情報、書式情報及び色情報等を含む。以下の説明では、ページ記述言語で記述された画像データを「ＰＤＬ」と称する。

中間データ生成部１１０はコマンドデコーダであり、ＰＤＬを解釈することで、印刷対象の画像が中間言語で記述された中間データを生成し、出力する。中間データは、最終的に印刷装置１４０に出力される描画データに変換される前段階のデータであり、描画データの生成の手順を表すコマンドを含む。中間データの具体例として、例えばディスプレイリスト（ＤＬ）があるが、本発明はこの例に限定されるものではない。中間データは、印刷対象の画像の構成要素であるオブジェクトのそれぞれについて、当該オブジェクトを描画する手順を表す描画コマンドを含む。具体的には、中間データは、ページ内におけるオブジェクトの配置情報、そのオブジェクトの大きさを示すサイズ情報、そのオブジェクトの描画内容（例えばイメージや図形や文字等）を示す描画情報、及び、そのオブジェクトの色（例えばオブジェクトを何色で塗りつぶすか等）を示す色情報等を含む。例えば、あるページの中間データは、当該ページを構成する各オブジェクトの描画手順を表すコマンドの集合であると捉えられる。

描画処理部１２０（ラスタライザ）は、例えばＲＩＰ（Ｒａｓｔｅｒ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）であり、中間データ生成部１１０から中間データを取得し、当該中間データに従って描画データを生成する。描画データは、例えば印刷画像を構成する画素毎の情報（画素値）を含むラスタデータであり、例えばビットマップデータ等である。描画処理部１２０は、画像メモリ１３０（フレームメモリ）にアクセスして描画データを画像メモリ１３０に書き込むことで、描画データを画像メモリ１３０に記憶させる。このとき、描画処理部１２０は、バーストモードのアクセスによって画像メモリ１３０にアクセス（バーストアクセス）することで、描画データを画像メモリ１３０に書き込む。

印刷装置１４０は、描画データによって表される画像を用紙等の記録媒体に印刷する。例えば、１ページ分の描画データが画像メモリ１３０に書き込まれると、この描画データは印刷装置１４０に出力され、描画データによって表される画像が印刷装置１４０によって記録媒体に印刷される。

上述した画像処理装置１００では、例えばＤＲＰ（Ｄｙｎａｍｉｃ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｃｅｓｓｏｒ：動的再構成可能プロセッサ）によって処理が実行される。

図２に、ＤＲＰを用いて処理を行うシステムの一例を示す。このシステムは、一例として、メインＣＰＵ（中央演算装置）１と、メインメモリ２と、ＣＰＵバス−ＰＣＩブリッジ３と、ＤＲＰアクセラレータ４と、これらを接続するための内部バス５０とを含む。ＤＲＰアクセラレータ４は、例えば複数のＤＲＰシステム５とＰＣＩスイッチ６とを含む。ＰＣＩスイッチ６には、複数のＤＲＰシステム５が接続されている。ＤＲＰシステム５は、ＤＲＰ１０とメモリ４０とを含む。メモリ４０には、ＤＲＰ１０を制御するためのデータやプログラム等が記憶される。

図３に、画像処理装置１００のハードウェア構成の一例を示す。図３に示す例では、画像処理装置１００は、ＤＲＰ１０によって構成される。

ＤＲＰ１０は、内部の論理回路の構成を動的に変更（再構成）可能なプロセッサである。ＤＲＰ１０は、一例として、特開２００９−３７６５号公報に開示されているＤＡＰ・ＤＮＡアーキテクチャのプロセッサであるが、本発明はこの例に限定されるものではなく、他の回路で構成されてもよい。以下、図３を参照してＤＲＰ１０の一例を説明する。

ＤＲＰ１０は、ＤＡＰ（Ｄｉｇｉｔａｌ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）と称される再構成制御部１２（ＲＩＳＣコアモジュール）と、ＤＮＡ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｎｅｔｗｏｒｋ Ａｒｃｈｉｔｅｃｔｕｒｅ）と称される再構成可能回路部１４（ダイナミックコンフィギュラブルデータフローアクセラレータ）とを含む。ＤＲＰ１０は、再構成制御部１２及び再構成可能回路部１４に加え、再構成可能回路部１４のダイレクト入出力用のインタフェース１６と、ＰＣＩインタフェース１８と、ＳＤＲＡＭインタフェース２０と、ＤＭＡコントローラ２２と、その他の周辺デバイス２４と、これらを接続するための内部バス（高速スイッチングバス）２６とを含む。再構成制御部１２は、デバッグインタフェース１２ａと、ＲＩＳＣコア１２ｂと、命令キャッシュ１２ｃと、データキャッシュ１２ｄとを含む。再構成可能回路部１４は、ＰＥマトリックス１４ａと、コンフィギュレーションメモリ１４ｂとを含む。ＰＥマトリックス１４ａには、複数の処理エレメントＰＥ（論理回路要素）が２次元に配置されている。一例として、３７６個の処理エレメントＰＥが、ＰＥマトリックス１４ａに配置されている。コンフィギュレーションメモリ１４ｂには、コンフィギュレーションデータ１４ｃが格納されている。コンフィギュレーションデータ１４ｃは、ＰＥマトリックス１４ａに含まれる処理エレメントＰＥの機能及び／又は接続を変えてＰＥマトリックス１４ａを再構成するためのデータである。

再構成制御部１２は、再構成可能回路部１４を含むＤＲＰ１０全体の動作制御を行うモジュールであり、例えば、制御のためのプログラムを実行することで実現される。再構成制御部１２は、ＰＥマトリックス１４ａ内の処理エレメントＰＥの接続関係を制御することで、ＰＥマトリックス１４ａにおいてデータ処理のための回路を構成する。また、再構成制御部１２は、ＰＥマトリックス１４ａにおいて構成された回路に対してデータを供給したり、その回路からのデータを他のシステムに出力したりする制御を行う。

コンフィギュレーションデータ１４ｃは、ＰＥマトリックス１４ａの回路構成を規定するデータである。ＰＥマトリックス１４ａ内の回路の再構成は、コンフィギュレーションデータ１４ｃに従って行われる。コンフィギュレーションメモリ１４ｂには、複数のコンフィギュレーションデータ１４ｃが記憶される。コンフィギュレーションメモリ１４ｂ内の複数のコンフィギュレーションデータ１４ｃのうち１つが選択されてアクティブ状態になると、そのコンフィギュレーションデータ１４ｃが規定する回路構成がＰＥマトリックス１４ａ内に構成されることになる。一例として、コンフィギュレーションメモリ１４ｂには３つのコンフィギュレーションデータ１４ｃが記憶されている。但し、本発明はこの例に限定されるものではなく、３つ以外の数のコンフィギュレーションデータ１４ｃが、コンフィギュレーションメモリ１４ｂに記憶されてもよい。

コンフィギュレーションメモリ１４ｂについて詳しく説明すると、コンフィギュレーションメモリ１４ｂは、複数バンクの構成となっている。そして、フォアグラウンドバンクに格納されたコンフィギュレーションデータ１４ｃによって、ＰＥマトリックス１４ａには第１の機能が構成される。また、異なるバックグラウンドバンクにそれぞれ格納されたコンフィギュレーションデータ１４ｃによって、ＰＥマトリックス１４ａには第２の機能又は第３の機能が構成される。コンフィギュレーションメモリ１４ｂのバンクを切り替えることにより、ＰＥマトリックス１４ａには、第１の機能に替わって第２の機能又は第３の機能が再構成される。ＰＥマトリックス１４ａの再構成は、例えば１サイクル（クロックサイクル）でダイナミックに行われる。このようにＰＥマトリックス１４ａは、回路を構成するための複数の処理エレメントＰＥと、これらの処理エレメントＰＥを接続するための内部配線とを含む再構成ユニットであり、内部配線によって処理エレメントＰＥの接続を変えることにより、ＰＥマトリックス１４ａに含まれる回路が再構成される。

また、ＤＲＰ１０は、コンフィギュレーションメモリ１４ｂに新たなコンフィギュレーションデータ１４ｃを追加したり、コンフィギュレーションメモリ１４ｂ内のコンフィギュレーションデータ１４ｃを他のコンフィギュレーションデータ１４ｃに置き換えたり、削除したりする機能を備える。

次に、図４を参照して、中間データのフォーマットについて説明する。一例として、中間データは、Ｓｔｒｅａｍ０（パラメータ情報）とＳｔｒｅａｍ１（シェイプ情報）とを含む。パラメータ情報は、オブジェクトの描画領域を規定する「Ｂｂｏｘ」を含む。「Ｂｂｏｘ」はバウンディングボックス（Ｂｏｕｎｄｉｎｇ ｂｏｘ）であり、オブジェクトに外接する矩形状の描画領域の位置及びサイズを規定する。一例として、「Ｂｂｏｘ」はｘ−ｙ座標系で規定され、矩形状の描画領域における対角線上の頂点の座標（（Ｌｘ，Ｌｙ）、（Ｇｘ，Ｇｙ））を示す。

パラメータ情報は、「Ｂｂｏｘ」の他に、「コンフィギュレーションＩＤ（Ｃｏｎｆｉｇ ＩＤ）」、「Ｄａｔａ ＩＤ」、「Ｓｈａｐｅ Ｔｏｐ ａｄｄｒｅｓｓ」、「Ｓｈａｐｅ Ｌｅｎｇｔｈ」、「ＢｉｔＭａｓｋ＿ＣｏｎｓｔＣｏｌｏｒ」、及び、「Ｏｆｆｓｅｔ＿Ｙ＿ＬＳＢ、Ｏｆｆｓｅｔ＿Ｘ＿ＬＳＢ」を含む。また、シェイプ情報は、「Ｃｏｎｆｉｇ ＩＤ」、「Ｄａｔａ ＩＤ」、及び、「Ｓｈａｐｅ ｄａｔａ」を含む。「Ｃｏｎｆｉｇ ＩＤ」は、コンフィギュレーションデータ１４ｃのＩＤである。「Ｄａｔａ ＩＤ」は、コマンドのシリーズ番号である。「Ｓｈａｐｅ Ｔｏｐ ａｄｄｒｅｓｓ」は、シェイプ情報の先頭アドレスを示す。「ＢｉｔＭａｓｋ＿ＣｏｎｓｔＣｏｌｏｒ」は、画像データの色属性を示す。色属性は、一例として、画像データの色を表す色空間（ＲＧＢ系、ＣＭＹＫ系等）や階調等である。また、「Ｏｆｆｓｅｔ＿Ｙ＿ＬＳＢ、Ｏｆｆｓｅｔ＿Ｘ＿ＬＳＢ」は、原点からの位置を示す。「Ｓｈａｐｅ ｄａｔａ」は、オブジェクトの形状のデータであり、一例として２５６ｂｙｔｅバースト単位となるように０データが埋められる。

なお、図４に示す中間データのフォーマットは一例であり、本発明はこの例に限定されるものではない。オブジェクトのサイズが特定されるものであれば、中間データのフォーマットは、図４に示すフォーマット以外のものであってもよい。

本実施形態では、画像データに表されたオブジェクトのサイズを利用することで、描画処理部１２０を構成する再構成可能回路部１４（ＰＥマトリックス１４ａ）の回路構成を変更する。例えば、再構成制御部１２は、中間データに含まれる「Ｂｂｏｘ」を参照することで、オブジェクトのサイズ（矩形状の描画領域のサイズ）を特定し、特定したサイズに応じて、バーストアクセスのサイズを変えるように再構成可能回路部１４（ＰＥマトリックス１４ａ）の回路構成を変更する。

例えば、２５６ｂｙｔｅバウンダリでバーストアクセスするためのコンフィギュレーションデータ１４ｃと、６４ｂｙｔｅバウンダリでバーストアクセスするためのコンフィギュレーションデータ１４ｃとを、コンフィギュレーションメモリ１４ｂに記憶させておく。再構成制御部１２は、オブジェクトのサイズ（描画領域のサイズ）に対応するコンフィギュレーションデータ１４ｃを選択し、選択したコンフィギュレーションデータ１４ｃに従い、ＰＥマトリックス１４ａ内の処理エレメントＰＥの接続関係を制御することで、オブジェクトのサイズに応じたバーストアクセス用の回路を構成する。例えば、コンフィギュレーションメモリ１４ｂのフォアグラウンドバンクに、２５６ｂｙｔｅ用又は６４ｂｙｔｅ用のいずれか一方のコンフィギュレーションデータ１４ｃを格納しておき、バックグラウンドバンクに他方のコンフィギュレーションデータ１４ｃを格納しておく。そして、再構成制御部１２が、コンフィギュレーションメモリ１４ｂのバンクを切り替えることにより、ＰＥマトリックス１４ａには、２５６ｂｙｔｅバウンダリでバーストアクセスする回路、又は、６４ｂｙｔｅバウンダリでバーストアクセスする回路が構成される。

例えば、オブジェクトのサイズが予め設定された閾値以上の場合、再構成制御部１２は、２５６ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、２５６ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する。一方、オブジェクトのサイズが閾値未満の場合、再構成制御部１２は、６４ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、６４ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する。

一例として、閾値を１２８ｐｉｘｅｌとする。中間データの「Ｂｂｏｘ」で規定されたオブジェクトのｘ方向のサイズが１２８ｐｉｘｅｌ以上の場合、再構成制御部１２は、２５６ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、２５６ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する。一方、オブジェクトのｘ方向のサイズが１２８ｐｉｘｅｌ未満の場合、再構成制御部１２は、６４ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、６４ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する。これにより、描画処理部１２０は、２５６ｂｙｔｅバウンダリ又は６４ｂｙｔｅバウンダリ毎にバーストアクセスすることで、描画データを画像メモリ１３０に書き込む。なお、ｘ方向に沿ってバウンダリが規定され、ｘ方向に沿ってバウンダリ毎にバーストアクセスが行われることで、描画データが画像メモリ１３０に書き込まれるものとする。

図５に具体例を示す。図５（ａ）及び（ｂ）に示すように、Ｂｂｏｘは、オブジェクト２００に外接する矩形状の領域であり、画像メモリ１３０において描画データが描画される領域を規定する。例えば図５（ａ）に示すように、オブジェクト２００のｘ方向のサイズ（Ｂｂｏｘのｘ方向のサイズ）が３５０ｐｉｘｅｌの場合、再構成制御部１２は、２５６ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、２５６ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する。これにより、描画処理部１２０は、２５６ｂｙｔｅバウンダリ毎に画像メモリ１３０にバーストアクセスすることで、描画データを画像メモリ１３０に書き込む。一方、図５（ｂ）に示すように、オブジェクト２００のｘ方向のサイズ（Ｂｂｏｘのｘ方向のサイズ）が１００ｐｉｘｅｌの場合、再構成制御部１２は、６４ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、６４ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａに構成する。これにより、描画処理部１２０は、６４ｂｙｔｅバウンダリ毎に画像メモリ１３０にバーストアクセスすることで、描画データを画像メモリ１３０に書き込む。

次に、図６に示すフローチャートを参照して、画像処理装置１００の動作の一例を説明する。ＰＤＬが画像処理装置１００に供給されると、中間データ生成部１１０は、ＰＤＬを解釈することで、ＰＤＬを中間データに変換する（Ｓ０１）。ＤＲＰ１０の再構成制御部１２は、中間データに含まれる「Ｂｂｏｘ」を参照することで、オブジェクトのｘ方向のサイズ（Ｂｂｏｘのｘ方向のサイズ）を特定する。そして、オブジェクトのサイズが閾値（１２８ｐｉｘｅｌ）以上の場合（Ｓ０２，Ｙｅｓ）、再構成制御部１２は、２５６ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、２５６ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する（Ｓ０３）。一方、オブジェクトのサイズが閾値（１２８ｐｉｘｅｌ）未満の場合（Ｓ０２，Ｎｏ）、再構成制御部１２は、６４ｂｙｔｅ用のコンフィギュレーションデータ１４ｃによって、６４ｂｙｔｅバウンダリでバーストアクセスする回路をＰＥマトリックス１４ａ内に構成する（Ｓ０４）。これにより、描画処理部１２０の回路が、オブジェクトのサイズに応じて再構成可能回路部１４によって構成される。描画処理部１２０は、２５６ｂｙｔｅバウンダリ又は６４ｂｙｔｅバウンダリで画像メモリ１３０にバーストアクセスすることで、描画データ（ラスタデータ）を画像メモリ１３０に書き込む（Ｓ０５）。そして、１ページ分の描画データが画像メモリ１３０に書き込まれると、この描画データは印刷装置１４０に出力され、印刷装置１４０によって画像が記録媒体に印刷される。

以上のように、オブジェクトのサイズに応じて描画処理部１２０（再構成可能回路部１４）の回路構成を変えて、画像メモリに対するバーストアクセスのサイズを変えることで、バーストアクセスのサイズを一定にする場合と比較して、画像メモリ１３０へのアクセス回数の増大が抑制され、また、無駄なメモリ領域へのアクセスが抑制される。そのことにより、処理時間が短縮し、画像データの描画の高速化が図れる。

ここで、図７を参照して参考例について説明する。参考例においては、オブジェクトのサイズに関わらず、一定のバウンダリ（６４ｂｙｔｅバウンダリ又は２５６ｂｙｔｅバウンダリ）でバーストアクセスを行う。この場合、オブジェクトの大きさによっては、画像メモリ１３０へのアクセス数が増大したり、メモリ領域への無駄なアクセスが発生したりする場合がある。例えば図７（ａ）に示すように、オブジェクトのｘ方向のサイズ（Ｂｂｏｘのｘ方向のサイズ）が３５０ｐｉｘｅｌの場合に、６４ｂｙｔｅバウンダリ毎にバーストアクセスすると、画像メモリ１３０へのアクセス回数が増大し、処理の効率が低下する。図７（ａ）に示す参考例では、６回のアクセスが必要となる。そこで、図７（ｂ）に示すように、２５６ｂｙｔｅバウンダリ毎にバーストアクセスすることが考えられる。２５６ｂｙｔｅバウンダリでバーストアクセスを行うことで、６４ｂｙｔｅバウンダリでバーストアクセスを行う場合と比較して、画像メモリ１３０へのアクセス回数が減少するため、処理の効率が向上する。しかしながら、図７（ｃ）に示すように、オブジェクトのｘ方向のサイズが１００ｐｉｘｅｌ等のように小さい場合、２５６ｂｙｔｅバウンダリ毎にバーストアクセスを行うと、メモリ領域への無駄なアクセスが発生し、その分、処理時間が増大する。すなわち、画像データが描画されないメモリ領域へのアクセスが発生するため、無駄な描画時間が発生する。

これに対して本実施形態では、オブジェクトのサイズに応じてバーストアクセスのサイズを変更することで、オブジェクトのサイズが相対的に大きい場合であっても、画像メモリ１３０に対するアクセス数の増大が抑制され、オブジェクトのサイズが相対的に小さい場合であっても、メモリ領域への無駄なアクセスの発生が抑制される。図５に示す例では、オブジェクト２００のｘ方向のサイズが３５０ｐｉｘｅｌ及び１００ｐｉｘｅｌのいずれの場合であっても、２回のアクセスでオブジェクト２００の描画データが画像メモリ１３０に描画される。従って、画像メモリ１３０へのアクセス数の増大が抑制される。また、画像データが描画されないメモリ領域が、参考例に比較して小さくなるので、無駄なメモリ領域へのアクセスが抑制される。このように、本実施形態によると、画像データに様々な大きさのオブジェクトが含まれる場合であっても、アクセス数の増大が抑制され、また、無駄なアクセスの発生が抑制されるので、参考例と比較して、処理時間が短縮し、画像データの描画の高速化が図れる。

一例として、オブジェクトの半分（ｘ方向の半分）がバウンダリ内に含まれるように、バウンダリのサイズが決定されてもよい。この場合、最大で２回のバーストアクセスでオブジェクトの描画データが画像メモリ１３０に書き込まれるので、アクセス数の増大及び無駄なアクセスの発生が抑制される。

また、本実施形態では、中間データを利用して描画処理部１２０（再構成可能回路部１４）の回路構成を変更しているので、描画処理部１２０（再構成可能回路部１４）の回路構成を変更するための特別な情報を画像データに付与せずに済む。すなわち、描画データ（ラスタデータ）を生成するために用いられる中間データを巧みに利用することで、特別な情報を用いずに、オブジェクトのサイズに応じた回路が構成されることになる。

なお、再構成制御部１２は、中間データを利用せずに、ＰＤＬを利用することでＰＤＬに表されたオブジェクトのサイズを特定し、特定したサイズに応じて描画処理部１２０（再構成可能回路部１４）の回路構成を変更してもよい。すなわち、本実施形態では、中間データを用いて描画処理部１２０の回路構成を変更してもよいし、中間データ以外のデータとしてＰＤＬを用いて描画処理部１２０の回路構成を変更してもよい。

上記の例では、２５６ｂｙｔｅバウンダリ用の回路と６４ｂｙｔｅバウンダリ用の回路とを切り替える場合について説明したが、２５６ｂｙｔｅバウンダリ及び６４ｂｙｔｅバウンダリ以外のバーストアクセスを行う回路を用いてもよい。また、３つ以上の回路を切り替えるようにしてもよい。例えば、１２８ｂｙｔｅバウンダリ用のコンフィギュレーションデータ１４ｃを用いて１２８ｂｙｔｅバウンダリ用の回路を構成してもよいし、より大きいサイズのオブジェクトに対応するために、２５６ｂｙｔｅバウンダリよりも大きいバウンダリのコンフィギュレーションデータ１４ｃを用いて回路を構成してもよい。例えば３つ以上の回路を切り替える場合、再構成制御部１２は、値がそれぞれ異なる２つ以上の閾値を用いることで、オブジェクトのサイズに応じて描画処理部１２０（再構成可能回路部１４）の回路構成を切り替える。

なお、上記の例はあくまで一例であり、取り扱われる画像データに応じて、バウンダリのサイズを変えたり、バーストアクセス用のコンフィギュレーションデータ１４ｃの種類や数を変えたりしてもよい。

１０ ＤＲＰ、１２ 再構成制御部、１４ 再構成可能回路部、１００ 画像処理装置、１１０ 中間データ生成部、１２０ 描画処理部、１３０ 画像メモリ、１４０ 印刷装置。

Claims (5)

1. 回路構成が再構成可能な再構成可能回路と、
   前記再構成可能回路内の回路として構成され、画像メモリにバーストアクセスすることで画像データを前記画像メモリに書き込む描画処理手段と、
   前記画像データに表されたオブジェクトのサイズに応じて、バーストアクセスのサイズを変えるように前記再構成可能回路の回路構成を再構成する制御手段と、
   を有することを特徴とする画像処理装置。
2. 請求項１に記載の画像処理装置であって、
   前記制御手段は、前記オブジェクトのサイズが予め決定された閾値以上の場合、第１のサイズでバーストアクセスする回路構成を前記再構成可能回路に再構成し、前記オブジェクトのサイズが前記閾値未満の場合、前記第１のサイズよりも小さい第２のサイズでバーストアクセスする回路構成を前記再構成可能回路に再構成する、
   ことを特徴とする画像処理装置。
3. 請求項１又は請求項２に記載の画像処理装置であって、
   ページ記述言語で記述された前記画像データを解釈して中間データを生成する中間データ生成手段を更に有し、
   前記制御手段は、前記中間データに基づき前記オブジェクトのサイズを特定し、前記オブジェクトのサイズに応じて前記再構成可能回路の回路構成を再構成する、
   ことを特徴とする画像処理装置。
4. 請求項３に記載の画像処理装置であって、
   前記制御手段は、前記中間データに基づき、前記オブジェクトに外接する矩形状の描画領域のサイズを前記オブジェクトのサイズとして特定し、前記描画領域のサイズに応じて前記再構成可能回路の回路構成を再構成する、
   ことを特徴とする画像処理装置。
5. コンピュータに、
   画像データに表されたオブジェクトのサイズを特定するステップと、
   画像メモリにバーストアクセスすることで前記画像データを前記画像メモリに書き込む再構成可能回路の回路構成を再構成するステップであって、前記特定されたオブジェクトのサイズに応じて、バーストアクセスのサイズを変えるように前記再構成可能回路の回路構成を再構成するステップと、
   を実行させることを特徴とするプログラム。

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