JP2015017034A - Semiconductor multilayer structure, and semiconductor element - Google Patents
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Abstract
Description
本発明は、半導体積層構造体及び半導体素子に関する。 The present invention relates to a semiconductor multilayer structure and a semiconductor element.
従来、Ｇａ２Ｏ３基板と、Ｇａ２Ｏ３基板上にＧａＮバッファ層を介して形成されたＧａＮ層とを有する発光ダイオードが知られている（例えば、特許文献１参照）。特許文献１によれば、（１００）面から２度以上４度以下の角度で傾斜した面を主面とするＧａ２Ｏ３基板上に、ＧａＮバッファ層及びＧａＮ層を成長させる。 Conventionally, a light emitting diode having a Ga 2 O 3 substrate and a GaN layer formed on the Ga 2 O 3 substrate via a GaN buffer layer is known (see, for example, Patent Document 1). According to Patent Document 1, a GaN buffer layer and a GaN layer are grown on a Ga 2 O 3 substrate whose main surface is a surface inclined at an angle of 2 ° to 4 ° from the (100) plane.
Ｇａ２Ｏ３結晶の（１００）面は劈開性の強い面であるので、（１００）面又は（１００）面から僅かに傾斜した面を主面とするＧａ２Ｏ３基板上に結晶層をエピタキシャル成長させると、結晶層がＧａ２Ｏ３基板から剥離するおそれがある。 Since the (100) plane of the Ga 2 O 3 crystal is a strong cleavage plane, a crystal layer is formed on the (100) plane or a Ga 2 O 3 substrate whose principal plane is a plane slightly inclined from the (100) plane. When epitaxial growth is performed, the crystal layer may be peeled off from the Ga 2 O 3 substrate.
したがって、本発明の目的は、Ｇａ２Ｏ３基板と、Ｇａ２Ｏ３基板からの剥離のおそれが少なく、結晶品質の高い窒化物半導体層とを有する半導体積層構造体を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor laminated structure having a Ga 2 O 3 substrate and a nitride semiconductor layer having a high crystal quality with little risk of peeling from the Ga 2 O 3 substrate.
本発明の一態様は、上記目的を達成するために、[１]〜[３]の半導体積層構造体及び[４]の半導体素子を提供する。 In order to achieve the above object, one embodiment of the present invention provides a semiconductor stacked structure according to [1] to [3] and a semiconductor element according to [4].
[１] Ｇａ２Ｏ３基板と、当該基板上に形成された、ＧａＮ系バッファ層と、当該バッファ層を介して前記基板上に形成された窒化物半導体層を有する半導体積層構造体であって、前記窒化物半導体層は、その（００２）面のＸ線ロッキングカーブの半値幅において２４０〜２８０秒である、半導体積層構造体。 [1] A semiconductor stacked structure including a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer. The nitride semiconductor layer is a semiconductor multilayer structure having a half width of the X-ray rocking curve of the (002) plane of 240 to 280 seconds.
[２] Ｇａ２Ｏ３基板と、当該基板上に形成された、ＧａＮ系バッファ層と、当該バッファ層を介して前記基板上に形成された窒化物半導体層を有する半導体積層構造体であって、前記窒化物半導体層は、その（１０１）面のＸ線ロッキングカーブの半値幅において２４０〜３１５秒である、半導体積層構造体。 [2] A semiconductor stacked structure including a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer. The nitride semiconductor layer is a semiconductor multilayer structure having a half width of the X-ray rocking curve of the (101) plane of 240 to 315 seconds.
[３] Ｇａ２Ｏ３基板と、当該基板上に形成された、ＧａＮ系バッファ層と、当該バッファ層を介して前記基板上に形成された窒化物半導体層を有する半導体積層構造体であって、前記窒化物半導体層は、その（００２）面のＸ線ロッキングカーブの半値幅において２４０〜２８０秒であり、その（１０１）面のＸ線ロッキングカーブの半値幅において２４０〜３１５秒である、半導体積層構造体。 [3] A semiconductor multilayer structure including a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer. The nitride semiconductor layer has a full width at half maximum of the (002) plane X-ray rocking curve of 240 to 280 seconds, and a full width at half maximum of the (101) plane X-ray rocking curve of 240 to 315 seconds. Semiconductor laminated structure.
[４] 前記[１]〜[３]のいずれか１項に記載の半導体積層構造体を含む、半導体素子。 [4] A semiconductor element comprising the semiconductor multilayer structure according to any one of [1] to [3].
本発明によれば、Ｇａ２Ｏ３基板と、Ｇａ２Ｏ３基板からの剥離のおそれが少なく、結晶品質の高い窒化物半導体層とを有する半導体積層構造体を提供することができる。 According to the present invention, it is possible to provide a Ga 2 O 3 substrate, Ga 2 O 3 fear less of peeling from the substrate, a semiconductor multilayer structure having a high crystal quality nitride semiconductor layer.
〔第１の実施の形態〕
（半導体積層構造体の構造）
図１は、第１の実施の形態に係る半導体積層構造体１の垂直断面図である。半導体積層構造体１は、β−Ｇａ２Ｏ３基板２と、β−Ｇａ２Ｏ３基板２の主面２ａ上に形成されたバッファ層３と、バッファ層３を介してβ−Ｇａ２Ｏ３基板２の主面２ａ上に形成された窒化物半導体層４とを有する。
[First Embodiment]
(Structure of semiconductor laminated structure)
FIG. 1 is a vertical sectional view of a semiconductor multilayer structure 1 according to the first embodiment. Semiconductor laminated structure 1, β-Ga 2 O 3 substrate 2, β-Ga 2 O 3 and the buffer layer 3 formed on the main surface 2a of the substrate 2, β-Ga 2 O through the buffer layer 3 3 having a nitride semiconductor layer 4 formed on the main surface 2a of the substrate 2.
β−Ｇａ２Ｏ３基板２は、β−Ｇａ２Ｏ３結晶からなる。β−Ｇａ２Ｏ３基板２は、Ｓｉ等の導電型不純物を含んでもよい。β−Ｇａ２Ｏ３基板２の厚さは、例えば、４００μｍである。 The β-Ga 2 O 3 substrate 2 is made of β-Ga 2 O 3 crystal. The β-Ga 2 O 3 substrate 2 may contain a conductivity type impurity such as Si. The thickness of the β-Ga 2 O 3 substrate 2 is, for example, 400 μm.
β−Ｇａ２Ｏ３基板２の主面２ａは、（−２０１）面を基準として［１０２］方向にオフセット角度θｓで傾斜した面、すなわち法線ベクトルが（−２０１）面の法線ベクトルを基準として［１０２］方向にオフセット角度θｓで傾斜した面である。 The principal surface 2a of the β-Ga 2 O 3 substrate 2 is a surface inclined with an offset angle θs in the [102] direction with respect to the (−201) plane, that is, a normal vector whose normal vector is the (−201) plane. As a reference, the surface is inclined at an offset angle θs in the [102] direction.
オフセット角度θｓは、−０．４°以上０．２°以下であることが好ましく、−０．２°以上０．０°以下であることがより好ましい。 The offset angle θs is preferably −0.4 ° or more and 0.2 ° or less, and more preferably −0.2 ° or more and 0.0 ° or less.
図２は、β−Ｇａ２Ｏ３結晶の単位格子と、β−Ｇａ２Ｏ３基板２の主面２ａとの方位関係を示す概念図である。図２のθｓは、（−２０１）面からの［１０２］方向へのオフセット角度を表す。なお、図２においては、（−２０１）面からの［０１０］方向へのオフセット角度は０°であるとする。 Figure 2 is a conceptual diagram illustrating a unit cell of the β-Ga 2 O 3 crystal, the orientation relationship between the main surface 2a of the β-Ga 2 O 3 substrate 2. 2 represents an offset angle in the [102] direction from the (−201) plane. In FIG. 2, it is assumed that the offset angle in the [010] direction from the (−201) plane is 0 °.
図２中の単位格子２ｂがβ−Ｇａ２Ｏ３結晶の単位格子である。β−Ｇａ２Ｏ３結晶は単斜晶系に属するβ−ガリア構造を有し、不純物を含まないβ−Ｇａ２Ｏ３結晶の典型的な格子定数はａ０＝１２．２３Å、ｂ０＝３．０４Å、ｃ０＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。ここで、ａ０、ｂ０、ｃ０は、それぞれ［１００］方向、［０１０］方向、［００１］方向の軸の長さを表す。 A unit cell 2b in FIG. 2 is a unit cell of a β-Ga 2 O 3 crystal. The β-Ga 2 O 3 crystal has a β-gallia structure belonging to a monoclinic system, and a typical lattice constant of the β-Ga 2 O 3 crystal not containing impurities is a 0 = 12.23Å, b 0 = 3.04 cm, c 0 = 5.80 cm, α = γ = 90 °, β = 103.7 °. Here, a 0 , b 0 , and c 0 represent axis lengths in the [100] direction, [010] direction, and [001] direction, respectively.
バッファ層３は、ＧａＮ結晶からなる。バッファ層３は、β−Ｇａ２Ｏ３基板２上にアイランド状に形成されてもよいし、膜状に形成されてもよい。バッファ層３は、Ｓｉ等の導電型不純物を含んでもよい。バッファ層３の厚さは、例えば、４〜９６ｎｍ程度である。 The buffer layer 3 is made of GaN crystal. The buffer layer 3 may be formed in an island shape on the β-Ga 2 O 3 substrate 2 or may be formed in a film shape. The buffer layer 3 may contain a conductivity type impurity such as Si. The thickness of the buffer layer 3 is, for example, about 4 to 96 nm.
バッファ層３は、例えば、β−Ｇａ２Ｏ３基板２の主面２ａ上に４５０〜５３０℃程度の成長温度でＧａＮ結晶をエピタキシャル成長させることにより、形成される。 The buffer layer 3 is formed, for example, by epitaxially growing a GaN crystal on the main surface 2a of the β-Ga 2 O 3 substrate 2 at a growth temperature of about 450 to 530 ° C.
窒化物半導体層４は、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなり、特に、高い品質の結晶が得られやすいＧａＮ結晶（ｙ＝１、ｘ＝ｚ＝０）からなることが好ましい。窒化物半導体層４の厚さは、例えば、５μｍである。窒化物半導体層４は、Ｓｉ等の導電型不純物を含んでもよい。 The nitride semiconductor layer 4 is made of Al x Ga y In z N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z = 1) crystal, and in particular, a high quality crystal is obtained. It is preferable that the GaN crystal is easily formed (y = 1, x = z = 0). The thickness of the nitride semiconductor layer 4 is, for example, 5 μm. The nitride semiconductor layer 4 may contain a conductivity type impurity such as Si.
窒化物半導体層４は、例えば、β−Ｇａ２Ｏ３基板２の主面２ａ上にバッファ層３を介して、１０００°程度の成長温度でＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させることにより、形成される。 The nitride semiconductor layer 4 is, for example, Al x Ga y In z N (0 ≦ x ≦ 1) at a growth temperature of about 1000 ° on the main surface 2a of the β-Ga 2 O 3 substrate 2 via the buffer layer 3. 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z = 1) The crystal is formed by epitaxial growth.
窒化物半導体層４の主面４ａは、（００２）面を基準として傾斜角度θで傾斜した面である。この傾斜角度θが小さいほど、窒化物半導体層４の主面４ａの表面粗さが小さくなる。 The main surface 4a of the nitride semiconductor layer 4 is a surface inclined at an inclination angle θ with respect to the (002) plane. The surface roughness of the main surface 4a of the nitride semiconductor layer 4 decreases as the tilt angle θ decreases.
窒化物半導体層４の主面４ａの凹凸は、半導体積層構造体１を含む半導体素子におけるリークの原因となるため、窒化物半導体層４の主面４ａの表面粗さを低減することにより、リークを低減することができる。 Since the unevenness of the main surface 4a of the nitride semiconductor layer 4 causes a leak in the semiconductor element including the semiconductor multilayer structure 1, the surface roughness of the main surface 4a of the nitride semiconductor layer 4 can be reduced by reducing the surface roughness. Can be reduced.
図３（ａ）〜（ｃ）は、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓと窒化物半導体層４の主面４ａの傾斜角度θとの関係を表す模式図である。図３（ａ）〜（ｃ）の断面は、β−Ｇａ２Ｏ３基板２の（−２０１）面に直交する、［１０２］方向に平行な面である。 FIGS. 3A to 3C are schematic diagrams showing the relationship between the offset angle θs of the main surface 2 a of the β-Ga 2 O 3 substrate 2 and the inclination angle θ of the main surface 4 a of the nitride semiconductor layer 4. . 3A to 3C is a plane parallel to the [102] direction orthogonal to the (−201) plane of the β-Ga 2 O 3 substrate 2.
図３（ａ）に示されるように、β−Ｇａ２Ｏ３基板２の主面２ａがオフセット角度θｓを有さない（θｓ＝０°）のときには、窒化物半導体層４の主面４ａが所定の傾斜角度θで（００２）面から傾斜する。 As shown in FIG. 3A, when the main surface 2a of the β-Ga 2 O 3 substrate 2 has no offset angle θs (θs = 0 °), the main surface 4a of the nitride semiconductor layer 4 is Inclination from the (002) plane at a predetermined inclination angle θ.
図３（ｂ）に示されるように、β−Ｇａ２Ｏ３基板２の主面２ａがオフセット角度θｓを有し、窒化物半導体層４の主面４ａの傾斜角度θが小さくなると、窒化物半導体層４の主面４ａの表面粗さが低減する。 As shown in FIG. 3B, when the main surface 2a of the β-Ga 2 O 3 substrate 2 has an offset angle θs and the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 decreases, the nitride The surface roughness of the main surface 4a of the semiconductor layer 4 is reduced.
図３（ｃ）に示されるように、β−Ｇａ２Ｏ３基板２の主面２ａに適切なオフセット角度θｓの傾きを設けることにより、窒化物半導体層４の主面４ａの傾斜角度θを０°に近づけることができる。これにより、窒化物半導体層４の主面４ａの表面粗さを効果的に低減することができる。 As shown in FIG. 3C, by providing the main surface 2a of the β-Ga 2 O 3 substrate 2 with an appropriate offset angle θs, the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 is set. It can be close to 0 °. Thereby, the surface roughness of main surface 4a of nitride semiconductor layer 4 can be effectively reduced.
具体的には、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓが−０．４°以上０．２°以下であるときに窒化物半導体層４の主面４ａの傾斜角度θを０°に近い−０．４°以上０．４°以下という数値範囲に収めることができ、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓが−０．２°以上０．０°以下であるときに窒化物半導体層４の主面４ａの傾斜角度θをより０°に近い−０．２°以上０．２°以下という数値範囲に収めることができる。 Specifically, the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 when the offset angle θs of the main surface 2a of the β-Ga 2 O 3 substrate 2 is −0.4 ° or more and 0.2 ° or less. Can be within a numerical range of −0.4 ° to 0.4 °, which is close to 0 °, and the offset angle θs of the main surface 2a of the β-Ga 2 O 3 substrate 2 is −0.2 ° to 0.2 °. When the angle is 0 ° or less, the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 can be within a numerical range of −0.2 ° or more and 0.2 ° or less, which is closer to 0 °.
図４は、β−Ｇａ２Ｏ３基板２の（−２０１）面に直交し、［０１０］方向に平行な半導体積層構造体１の断面の模式図である。ここで、［０１０］方向は、（−２０１）面内で［１０２］方向と直行する方向である。 FIG. 4 is a schematic diagram of a cross section of the semiconductor multilayer structure 1 orthogonal to the (−201) plane of the β-Ga 2 O 3 substrate 2 and parallel to the [010] direction. Here, the [010] direction is a direction orthogonal to the [102] direction in the (−201) plane.
図４に示される断面においては、β−Ｇａ２Ｏ３基板２の（−２０１）面と窒化物半導体層４の（００２）面はほぼ平行である。このため、窒化物半導体層４の主面４ａを（００２）面に近づけて表面粗さを低減するためには、β−Ｇａ２Ｏ３基板２の主面２ａの（−２０１）面を基準とした［０１０］方向へのオフセット角度は、０°を中心とする−０．４°以上０．４°以下の範囲内であることが好ましく、−０．２°以上０．２°以下の範囲内であることがより好ましい。 In the cross section shown in FIG. 4, the (−201) plane of the β-Ga 2 O 3 substrate 2 and the (002) plane of the nitride semiconductor layer 4 are substantially parallel. Therefore, in order to reduce the surface roughness by bringing the major surface 4a of the nitride semiconductor layer 4 closer to the (002) plane, the (−201) plane of the major surface 2a of the β-Ga 2 O 3 substrate 2 is used as a reference. The offset angle in the [010] direction is preferably in the range of −0.4 ° to 0.4 ° centered on 0 °, and is −0.2 ° to 0.2 °. More preferably within the range.
（半導体積層構造体の評価）
以下に、半導体積層構造体１の評価結果を示す。この評価においては、ＧａＮ結晶からなる窒化物半導体層４を用いた。また、厚さ４８ｎｍのＧａＮ又はＡｌＮからなるバッファ層３を用いた。
(Evaluation of semiconductor laminated structure)
Below, the evaluation result of the semiconductor laminated structure 1 is shown. In this evaluation, a nitride semiconductor layer 4 made of GaN crystal was used. Further, a buffer layer 3 made of GaN or AlN having a thickness of 48 nm was used.
図５（ａ）、（ｂ）は、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓと窒化物半導体層４の主面４ａの傾斜角度θとの差Δθの半導体積層構造体１の面内の分布を表すグラフである。図５（ａ）は、ＧａＮからなるバッファ層３を用いた場合のΔθの分布を表し、図５（ｂ）は、ＡｌＮからなるバッファ層３を用いた場合のΔθの分布を表す。 FIGS. 5A and 5B show a semiconductor multilayer structure having a difference Δθ between the offset angle θs of the main surface 2 a of the β-Ga 2 O 3 substrate 2 and the inclination angle θ of the main surface 4 a of the nitride semiconductor layer 4. It is a graph showing distribution in 1 surface. 5A shows the distribution of Δθ when the buffer layer 3 made of GaN is used, and FIG. 5B shows the distribution of Δθ when the buffer layer 3 made of AlN is used.
ここで、Δθ、θ、θｓの関係は、Δθ＝θ−θｓで表される。Δθの大きさは、β−Ｇａ２Ｏ３基板２の（−２０１）面と窒化物半導体層４の（００２）面とがなす角と等しく、オフセット角度θｓの大きさに依らず一定である。 Here, the relationship between Δθ, θ, and θs is expressed by Δθ = θ−θs. The magnitude of Δθ is equal to the angle formed by the (−201) plane of the β-Ga 2 O 3 substrate 2 and the (002) plane of the nitride semiconductor layer 4 and is constant regardless of the magnitude of the offset angle θs. .
図５（ａ）、（ｂ）の横軸は、半導体積層構造体１の面内のＸ方向又はＹ方向の位置を表す。ここで、図５（ａ）、（ｂ）にプロットされたマーク○は、半導体積層構造体１の面内の中心を通り、［０１０］方向に平行な線上における測定値を表し、マーク□は、半導体積層構造体１の面内の中心を通り、［１０２］方向に平行な線上における測定値を表す。それぞれ、半導体積層構造体１の面内の中心を測定位置の原点とする。 5A and 5B represents the position in the X direction or Y direction in the plane of the semiconductor multilayer structure 1. Here, the mark ◯ plotted in FIGS. 5A and 5B represents a measured value on a line passing through the center in the plane of the semiconductor multilayer structure 1 and parallel to the [010] direction. The measured value on a line parallel to the [102] direction passing through the center in the plane of the semiconductor multilayer structure 1 is represented. The center of the surface of the semiconductor multilayer structure 1 is the origin of the measurement position.
図５（ａ）、（ｂ）は、ＧａＮからなるバッファ層３を用いた場合、ＡｌＮからなるバッファ層３を用いた場合よりも、半導体積層構造体１の面内のΔθのばらつきが小さく、均質な窒化物半導体層４が形成されていることを示している。 5A and 5B, in the case where the buffer layer 3 made of GaN is used, the variation in Δθ in the plane of the semiconductor multilayer structure 1 is smaller than in the case where the buffer layer 3 made of AlN is used. It shows that a uniform nitride semiconductor layer 4 is formed.
図６は、半導体積層構造体１ごとのΔθのばらつきを示すグラフである。図６はΔθの累積相対度数分布を表す。図６にプロットされたマーク○は、ＧａＮからなるバッファ層３を用いた半導体積層構造体１におけるΔθの累積相対度数分布を表し、マーク□は、ＡｌＮからなるバッファ層３を用いた半導体積層構造体１におけるΔθの累積度数分布を表す。なお、各々の半導体積層構造体１のΔθの値は、面内の中心位置で測定されたものである。 FIG. 6 is a graph showing variation in Δθ for each semiconductor multilayer structure 1. FIG. 6 shows the cumulative relative frequency distribution of Δθ. 6 represents the cumulative relative frequency distribution of Δθ in the semiconductor multilayer structure 1 using the buffer layer 3 made of GaN, and the mark □ represents the semiconductor multilayer structure using the buffer layer 3 made of AlN. The cumulative frequency distribution of Δθ in the body 1 is represented. In addition, the value of Δθ of each semiconductor multilayer structure 1 is measured at the center position in the plane.
図６は、ＧａＮからなるバッファ層３を用いた場合、ＡｌＮからなるバッファ層３を用いた場合よりも、半導体積層構造体１ごとのΔθのばらつきが小さくなることを示している。 FIG. 6 shows that when the buffer layer 3 made of GaN is used, the variation in Δθ for each semiconductor multilayer structure 1 is smaller than when the buffer layer 3 made of AlN is used.
図７（ａ）、（ｂ）は、窒化物半導体層４の結晶品質の半導体積層構造体１ごとのばらつきを示すグラフである。図７（ａ）は窒化物半導体層４の（００２）面のＸ線ロッキングカーブの半値幅の累積相対度数分布を表し、図７（ｂ）は窒化物半導体層４の（１０１）面のＸ線ロッキングカーブの半値幅の累積相対度数分布を表す。 FIGS. 7A and 7B are graphs showing variations in the crystal quality of the nitride semiconductor layer 4 for each semiconductor multilayer structure 1. 7A shows the cumulative relative frequency distribution of the half-value width of the X-ray rocking curve of the (002) plane of the nitride semiconductor layer 4, and FIG. 7B shows the X of the (101) plane of the nitride semiconductor layer 4. Represents the cumulative relative frequency distribution of the full width at half maximum of the line rocking curve.
図７（ａ）、（ｂ）にプロットされたマーク○は、ＧａＮからなるバッファ層３を用いた半導体積層構造体１におけるＸ線ロッキングカーブの半値幅の累積度数分布を表し、マーク□は、ＡｌＮからなるバッファ層３を用いた半導体積層構造体１におけるＸ線ロッキングカーブの半値幅の累積度数分布を表す。 The marks ◯ plotted in FIGS. 7A and 7B represent the cumulative frequency distribution of the half width of the X-ray rocking curve in the semiconductor multilayer structure 1 using the buffer layer 3 made of GaN. The cumulative frequency distribution of the half width of the X-ray rocking curve in the semiconductor laminated structure 1 using the buffer layer 3 made of AlN is shown.
図７（ａ）、（ｂ）は、ＧａＮからなるバッファ層３を用いた場合、ＡｌＮからなるバッファ層３を用いた場合よりも、窒化物半導体層４の結晶品質の半導体積層構造体１ごとのばらつきはあまり変化しないものの、窒化物半導体層４の結晶品質が向上することを示している。 FIGS. 7A and 7B show the case where the buffer layer 3 made of GaN is used and the semiconductor layered structure 1 having a crystal quality of the nitride semiconductor layer 4 as compared with the case where the buffer layer 3 made of AlN is used. This shows that the crystal quality of the nitride semiconductor layer 4 is improved, although the variation in the thickness does not change much.
図５（ａ）、図６より、ＧａＮからなるバッファ層３を用いた場合のΔθはおよそ０．０以上０．２°以下の範囲に分布することがわかる。そのため、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓを−０．４°以上０．２°以下とすることにより、窒化物半導体層４の主面４ａの傾斜角度θを−０．４°以上０．４°以下という数値範囲に収めることができる。また、β−Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓを−０．２°以上０．０°以下とすることにより、窒化物半導体層４の主面４ａの傾斜角度θを−０．２°以上０．２°以下という数値範囲に収めることができる。 5A and 6 that Δθ in the case of using the buffer layer 3 made of GaN is distributed in a range of approximately 0.0 or more and 0.2 ° or less. Therefore, by setting the offset angle θs of the main surface 2a of the β-Ga 2 O 3 substrate 2 to −0.4 ° or more and 0.2 ° or less, the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 is − It can fall within the numerical range of 0.4 ° or more and 0.4 ° or less. Further, by setting the offset angle θs of the main surface 2a of the β-Ga 2 O 3 substrate 2 to −0.2 ° or more and 0.0 ° or less, the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 is − It can be in the numerical range of 0.2 ° or more and 0.2 ° or less.
図８（ａ）〜（ｄ）は、それぞれ窒化物半導体層４の主面４ａの傾斜角度θが０．１４°、０．２５°、０．４５°、０．６３°であるときの窒化物半導体層４の主面４ａの状態を写した写真である。 8A to 8D show nitriding when the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4 is 0.14 °, 0.25 °, 0.45 °, and 0.63 °, respectively. 3 is a photograph showing the state of the main surface 4a of the physical semiconductor layer 4;
図８（ａ）〜（ｄ）は、傾斜角度θの増加に伴って窒化物半導体層４の主面４ａに現れるステップバンチングが大きくなることを示している。図８（ａ）、（ｂ）に示される窒化物半導体層４の主面４ａには、ステップバンチングがほとんど確認できないが、図８（ｃ）、（ｄ）に示される窒化物半導体層４の主面４ａには、ステップバンチングが明確に確認できる。 8A to 8D show that the step bunching that appears on the main surface 4a of the nitride semiconductor layer 4 increases as the tilt angle θ increases. Although step bunching is hardly confirmed on the main surface 4a of the nitride semiconductor layer 4 shown in FIGS. 8A and 8B, the nitride semiconductor layer 4 shown in FIGS. Step bunching can be clearly confirmed on the main surface 4a.
図８（ａ）〜（ｄ）から、傾斜角度θがおよそ０．４°よりも大きい（−０．４°よりも小さい）ときにステップバンチングが明確に目視できる大きさになると推測される。さらに、傾斜角度θがおよそ−０．２°以上０．２°以下であるときに、目視による観察が困難になるほどステップバンチングが小さくなると推測される。 From FIGS. 8A to 8D, it is presumed that the step bunching becomes a size that can be clearly visually observed when the inclination angle θ is larger than about 0.4 ° (smaller than −0.4 °). Further, when the inclination angle θ is approximately −0.2 ° or more and 0.2 ° or less, it is presumed that the step bunching becomes smaller as visual observation becomes difficult.
図９（ａ）は、ＧａＮからなるバッファ層３を用いた場合の窒化物半導体層４の主面４ａの状態を写した写真であり、図９（ｂ）は、ＡｌＮからなるバッファ層３を用いた場合の窒化物半導体層４の主面４ａの状態を写した写真である。 FIG. 9A is a photograph showing the state of the main surface 4a of the nitride semiconductor layer 4 when the buffer layer 3 made of GaN is used, and FIG. 9B shows the buffer layer 3 made of AlN. 4 is a photograph showing the state of the main surface 4a of the nitride semiconductor layer 4 when used.
図９（ａ）、（ｂ）は、ＧａＮからなるバッファ層３を用いた場合、ＡｌＮからなるバッファ層３を用いた場合よりも、窒化物半導体層４の主面４ａのヒロックが大きく低減されることを示している。 9A and 9B show that when the buffer layer 3 made of GaN is used, the hillocks on the main surface 4a of the nitride semiconductor layer 4 are greatly reduced as compared with the case where the buffer layer 3 made of AlN is used. Which indicates that.
具体的には、窒化物半導体層４の主面４ａのヒロック密度は、ＧａＮからなるバッファ層３を用いた場合は１ｃｍ２当たり１個未満、ＡｌＮからなるバッファ層３を用いた場合は１ｃｍ２当たり１０２〜１０３個であった。 Specifically, hillock density of the main surface 4a of the nitride semiconductor layer 4 is less than one per 1 cm 2 in the case of using the buffer layer 3 made of GaN, the case of using the buffer layer 3 made of AlN 1 cm 2 The number was 10 2 to 10 3 per unit.
なお、ヒロックの発生は窒化物半導体層４の主面４ａの傾斜角度θの影響はほとんど受けないが、ＧａＮからなるバッファ層３を用いてヒロック密度を低減することにより、表面粗さをより効果的に低減することができる。 The generation of hillocks is hardly affected by the inclination angle θ of the main surface 4a of the nitride semiconductor layer 4, but the surface roughness can be more effectively reduced by reducing the hillock density using the buffer layer 3 made of GaN. Can be reduced.
〔第２の実施の形態〕
（半導体素子の構造）
第２の実施の形態は、第１の実施の形態の半導体積層構造体１を含む半導体素子についての形態である。以下に、その半導体素子の一例として、ＬＥＤ素子について説明する。
[Second Embodiment]
(Structure of semiconductor element)
2nd Embodiment is a form about the semiconductor element containing the semiconductor laminated structure 1 of 1st Embodiment. Hereinafter, an LED element will be described as an example of the semiconductor element.
図１０は、第２の実施の形態に係るＬＥＤ素子１０の垂直断面図である。ＬＥＤ素子１０は、β−Ｇａ２Ｏ３基板１１と、β−Ｇａ２Ｏ３基板１１上のバッファ層１２と、バッファ層１２上のｎ型クラッド層１３と、ｎ型クラッド層１３上の発光層１４と、発光層１４上のｐ型クラッド層１５と、ｐ型クラッド層１５上のコンタクト層１６と、コンタクト層１６上のｐ側電極１７と、β−Ｇａ２Ｏ３基板１１のバッファ層１２と反対側の面上のｎ側電極１８とを有する。 FIG. 10 is a vertical cross-sectional view of the LED element 10 according to the second embodiment. The LED element 10 includes a β-Ga 2 O 3 substrate 11, a buffer layer 12 on the β-Ga 2 O 3 substrate 11, an n-type cladding layer 13 on the buffer layer 12, and light emission on the n-type cladding layer 13. Layer 14, p-type cladding layer 15 on light-emitting layer 14, contact layer 16 on p-type cladding layer 15, p-side electrode 17 on contact layer 16, and buffer layer of β-Ga 2 O 3 substrate 11. 12 and an n-side electrode 18 on the opposite surface.
また、バッファ層１２、ｎ型クラッド層１３、発光層１４、ｐ型クラッド層１５、及びコンタクト層１６から構成される積層体の側面は、絶縁膜１９に覆われる。 In addition, the side surface of the laminate including the buffer layer 12, the n-type cladding layer 13, the light emitting layer 14, the p-type cladding layer 15, and the contact layer 16 is covered with an insulating film 19.
ここで、β−Ｇａ２Ｏ３基板１１、バッファ層１２、及びｎ型クラッド層１３は、第１の実施の形態の半導体積層構造体１を構成するβ−Ｇａ２Ｏ３基板２、バッファ層３、及び窒化物半導体層４にそれぞれ相当する。β−Ｇａ２Ｏ３基板１１、バッファ層１２、及びｎ型クラッド層１３の厚さは、例えば、それぞれ４００μｍ、５ｎｍ、５μｍである。 Here, the β-Ga 2 O 3 substrate 11, the buffer layer 12, and the n-type cladding layer 13 are the β-Ga 2 O 3 substrate 2 and the buffer layer that constitute the semiconductor multilayer structure 1 of the first embodiment. 3 and nitride semiconductor layer 4 respectively. The thicknesses of the β-Ga 2 O 3 substrate 11, the buffer layer 12, and the n-type cladding layer 13 are, for example, 400 μm, 5 nm, and 5 μm, respectively.
発光層１４は、例えば、３層の多重量子井戸構造と、その上の厚さ１０ｎｍのＧａＮ結晶膜からなる。各多重量子井戸構造は、厚さ８ｎｍのＧａＮ結晶膜と厚さ２ｎｍのＩｎＧａＮ結晶膜からなる。発光層１４は、例えば、成長温度７５０℃で各結晶膜をｎ型クラッド層１３上にエピタキシャル成長させることにより形成される。 The light emitting layer 14 is composed of, for example, a three-layer multiple quantum well structure and a GaN crystal film having a thickness of 10 nm thereon. Each multiple quantum well structure includes a GaN crystal film having a thickness of 8 nm and an InGaN crystal film having a thickness of 2 nm. The light emitting layer 14 is formed, for example, by epitaxially growing each crystal film on the n-type cladding layer 13 at a growth temperature of 750 ° C.
ｐ型クラッド層１５は、例えば、厚さ１５０ｎｍの、濃度５．０×１０１９／ｃｍ３のＭｇを含むＧａＮ結晶膜である。ｐ型クラッド層１５は、例えば、成長温度１０００℃でＭｇを含むＧａＮ結晶を発光層１４上にエピタキシャル成長させることにより形成される。 The p-type cladding layer 15 is, for example, a GaN crystal film having a thickness of 150 nm and containing Mg having a concentration of 5.0 × 10 19 / cm 3 . The p-type cladding layer 15 is formed, for example, by epitaxially growing a GaN crystal containing Mg on the light emitting layer 14 at a growth temperature of 1000 ° C.
コンタクト層１６は、例えば、厚さ１０ｎｍの、濃度１．５×１０２０／ｃｍ３のＭｇを含むＧａＮ結晶膜である。コンタクト層１６は、例えば、成長温度１０００℃でＭｇを含むＧａＮ結晶をｐ型クラッド層１５上にエピタキシャル成長させることにより形成される。 The contact layer 16 is, for example, a GaN crystal film having a thickness of 10 nm and containing Mg having a concentration of 1.5 × 10 20 / cm 3 . The contact layer 16 is formed, for example, by epitaxially growing a GaN crystal containing Mg on the p-type cladding layer 15 at a growth temperature of 1000 ° C.
バッファ層１２、ｎ型クラッド層１３、発光層１４、ｐ型クラッド層１５、及びコンタクト層１６の形成においては、Ｇａ原料としてＴＭＧ(トリメチルガリウム)ガス、Ｉｎ原料としてＴＭＩ(トリメチルインジウム)ガス、Ｓｉ原料として（Ｃ２Ｈ５）２ＳｉＨ２(ジエチルシラン)ガス、Ｍｇ原料としてＣｐ２Ｍｇ(ビスシクロペンタジエニルマグネシウム)ガス、Ｎ原料としてＮＨ３(アンモニア)ガスを用いることができる。 In the formation of the buffer layer 12, the n-type cladding layer 13, the light emitting layer 14, the p-type cladding layer 15, and the contact layer 16, TMG (trimethylgallium) gas as the Ga material, TMI (trimethylindium) gas as the In material, Si (C 2 H 5 ) 2 SiH 2 (diethylsilane) gas can be used as the raw material, Cp 2 Mg (biscyclopentadienylmagnesium) gas can be used as the Mg raw material, and NH 3 (ammonia) gas can be used as the N raw material.
絶縁膜１９は、ＳｉＯ２等からなる絶縁材料からなり、例えば、スパッタリングにより形成される。 The insulating film 19 is made of an insulating material made of SiO 2 or the like, and is formed by sputtering, for example.
ｐ側電極１７及びｎ側電極１８は、それぞれコンタクト層１６及びβ−Ｇａ２Ｏ３基板１１にオーミック接合する電極であり、例えば、蒸着装置により形成される。 The p-side electrode 17 and the n-side electrode 18 are electrodes that are in ohmic contact with the contact layer 16 and the β-Ga 2 O 3 substrate 11, respectively, and are formed by, for example, a vapor deposition apparatus.
ＬＥＤ素子１０は、ウエハ状態のβ−Ｇａ２Ｏ３基板１１上に、バッファ層１２、ｎ型クラッド層１３、発光層１４、ｐ型クラッド層１５、コンタクト層１６、ｐ側電極１７、及びｎ側電極１８を形成した後、これらをダイシングによって、例えば、３００μｍ角のチップサイズに分離することにより得られる。 LED element 10 has, on β-Ga 2 O 3 substrate 11 in the wafer state, the buffer layer 12, n-type cladding layer 13, the light emitting layer 14, p-type cladding layer 15, the contact layer 16, p-side electrodes 17, and n After the side electrodes 18 are formed, they are obtained by dicing them into, for example, a 300 μm square chip size.
ＬＥＤ素子１０は、例えば、β−Ｇａ２Ｏ３基板１１側から光を取り出すＬＥＤチップであり、キャンタイプのステムにＡｇペーストを用いて実装される。 The LED element 10 is, for example, an LED chip that extracts light from the β-Ga 2 O 3 substrate 11 side, and is mounted on a can-type stem using Ag paste.
ＬＥＤ素子１０のｎ型クラッド層１３は、特別なオフセット角度で傾斜した面を主面とするβ−Ｇａ２Ｏ３基板１１上に形成されるため、第１の実施の形態に示されるように、表面粗さが小さく、かつ優れた結晶品質を有する。また、優れた結晶品質を有するｎ型クラッド層１３上にエピタキシャル結晶成長により形成される発光層１４、ｐ型クラッド層１５、及びコンタクト層１６も優れた結晶品質を有する。このため、ＬＥＤ素子１０は、リーク特性及び信頼性に優れる。 Since the n-type cladding layer 13 of the LED element 10 is formed on the β-Ga 2 O 3 substrate 11 whose main surface is a surface inclined at a special offset angle, as shown in the first embodiment. The surface roughness is small and the crystal quality is excellent. The light emitting layer 14, the p-type cladding layer 15, and the contact layer 16 formed by epitaxial crystal growth on the n-type cladding layer 13 having excellent crystal quality also have excellent crystal quality. For this reason, the LED element 10 is excellent in leak characteristics and reliability.
（実施の形態の効果）
第１及び第２の実施の形態によれば、（−２０１）面から傾斜した面を主面とするβ−Ｇａ２Ｏ３基板上にＧａＮからなるバッファ層を介してＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させることにより、主面の表面粗さが小さく、かつ結晶品質の高い窒化物半導体層を得ることができる。
(Effect of embodiment)
According to the first and second embodiments, Al x Ga y In z is interposed via a buffer layer made of GaN on a β-Ga 2 O 3 substrate whose principal surface is a plane inclined from the (−201) plane. N (0.ltoreq.x.ltoreq.1, 0.ltoreq.y.ltoreq.1, 0.ltoreq.z.ltoreq.1, x + y + z = 1) is obtained by epitaxially growing a nitride semiconductor layer with a small surface roughness of the main surface and high crystal quality. Can be obtained.
また、このような窒化物半導体層を用いることにより、窒化物半導体層の主面を流れるリーク電流の発生を抑え、信頼性に優れる半導体素子を形成することができる。 In addition, by using such a nitride semiconductor layer, it is possible to suppress the generation of a leakage current flowing through the main surface of the nitride semiconductor layer and to form a semiconductor element having excellent reliability.
本発明は、上記の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、第２の実施の形態においては、第１の実施の形態の半導体積層構造体を含む半導体素子として、ＬＥＤ素子を一例として挙げたが、半導体素子はこれに限定されるものではなく、トランジスタ等の他の素子であってもよい。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the invention. For example, in the second embodiment, an LED element is given as an example of a semiconductor element including the semiconductor multilayer structure of the first embodiment. However, the semiconductor element is not limited to this, and a transistor Other elements such as may be used.
また、上記の実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。 Moreover, said embodiment does not limit the invention which concerns on a claim. In addition, it should be noted that not all the combinations of features described in the embodiments are essential to the means for solving the problems of the invention.
１…半導体積層構造体、 ２…β−Ｇａ２Ｏ３基板、 ３…バッファ層、 ４…窒化物半導体層、 １０…ＬＥＤ素子 1 ... semiconductor stack, 2 ... β-Ga 2 O 3 substrate, 3 ... buffer layer, 4 ... nitride semiconductor layer, 10 ... LED element
Claims (4)
前記窒化物半導体層は、その（００２）面のＸ線ロッキングカーブの半値幅において２４０〜２８０秒である、半導体積層構造体。 A semiconductor stacked structure having a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer,
The nitride semiconductor layer is a semiconductor multilayer structure having a half width of an X-ray rocking curve of (002) plane of 240 to 280 seconds.
前記窒化物半導体層は、その（１０１）面のＸ線ロッキングカーブの半値幅において２４０〜３１５秒である、半導体積層構造体。 A semiconductor stacked structure having a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer,
The nitride semiconductor layer is a semiconductor laminated structure having a half width of an X-ray rocking curve of (101) plane of 240 to 315 seconds.
前記窒化物半導体層は、その（００２）面のＸ線ロッキングカーブの半値幅において２４０〜２８０秒であり、その（１０１）面のＸ線ロッキングカーブの半値幅において２４０〜３１５秒である、半導体積層構造体。 A semiconductor stacked structure having a Ga 2 O 3 substrate, a GaN-based buffer layer formed on the substrate, and a nitride semiconductor layer formed on the substrate via the buffer layer,
The nitride semiconductor layer has a (002) plane X-ray rocking curve half-value width of 240 to 280 seconds and a (101) plane X-ray rocking curve half-value width of 240 to 315 seconds. Laminated structure.
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