JP2015008281A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an art capable of improving voltage resistance of a semiconductor device without an increase in size of the semiconductor device.SOLUTION: A semiconductor device comprises: an N-type drift layer 1 in which an IGBT 31 is provided; and an annular P-type impurity region 2 which is formed in the N-type drift layer 1 so as to surround an outer peripheral part of the IGBT 31 in planar view and composes a termination structure 32. The annular P-type impurity region 2 includes a linear part 10 including a linear region 10a and a corner part 11 including a corner region 11a in which a concentration of the P-type impurity is higher than that of the linear region 10a. The linear part 10 is formed to have an impurity concentration at which an electric field intensity of the linear part 10 when a reverse voltage is applied becomes maximum on an inner peripheral side of the P-type impurity region 2 in relation to a direction from the inner peripheral side toward the outer peripheral side of the P-type impurity region 2.

Description

本発明は、半導体素子及び当該半導体素子の終端構造が設けられた半導体装置、並びに、その製造方法に関するものである。   The present invention relates to a semiconductor device, a semiconductor device provided with a termination structure of the semiconductor device, and a manufacturing method thereof.

主に電力変換や電力制御などに用いられる電力機器向けの半導体素子として、パワーデバイスが知られている。このパワーデバイスでは、高圧及び大電流に対して、通常の半導体素子よりも高い耐性が求められている。例えば、パワーデバイスは、逆方向の電圧印加時に電流を遮断して高い電圧を保持するために高い耐圧性能が求められる。パワーデバイスを高耐圧化する構造としては、ＦＬＲ（Field Limiting Ring）構造や、リサーフ（Reduced SURface Field略してRESURF）構造、ＶＬＤ（Variation of Lateral Doping）構造などの終端構造（終端領域）がよく知られている。   A power device is known as a semiconductor element for power equipment mainly used for power conversion and power control. This power device is required to have higher resistance to high voltage and large current than a normal semiconductor element. For example, a power device is required to have a high withstand voltage performance in order to cut off a current and maintain a high voltage when a reverse voltage is applied. Well known structures for increasing the withstand voltage of power devices include termination structures (termination regions) such as the FLR (Field Limiting Ring) structure, the RESURF (Reduced SURface Field for short) structure, and the VLD (Variation of Lateral Doping) structure. It has been.

これら終端構造としては、耐圧保持のための環状の不純物領域が、素子領域を囲むように形成される。なお、不純物領域の環状の形状は、通常、直線部と、直線部を接続するコーナー部とを組み合わせることによって形成される。   As these termination structures, an annular impurity region for holding a withstand voltage is formed so as to surround the element region. The annular shape of the impurity region is usually formed by combining a straight portion and a corner portion connecting the straight portions.

コーナー部では、直線部よりも電界が集中しやすいため、終端構造の耐圧性能はコーナー部の耐圧性能で決定されることが多い。そこで、コーナー部の電界強度を緩和する構造が様々に提案されている。例えば、特許文献１では、コーナー部の不純物領域の内周側または外周側にリサーフ領域を形成する構造が提案されている。この構造によれば、コーナー部の不純物領域の幅が、直線部の不純物領域の幅よりも実質的に太くなることから、コーナー部での電界強度の集中を緩和することが可能となる。   In the corner portion, since the electric field is more likely to be concentrated than in the straight portion, the pressure resistance performance of the termination structure is often determined by the pressure resistance performance of the corner portion. Therefore, various structures for relaxing the electric field strength at the corner have been proposed. For example, Patent Document 1 proposes a structure in which a RESURF region is formed on the inner peripheral side or the outer peripheral side of the impurity region in the corner portion. According to this structure, since the width of the impurity region at the corner is substantially larger than the width of the impurity region at the straight portion, it is possible to alleviate the concentration of the electric field intensity at the corner.

特開平１１−６８０８５号公報Japanese Patent Laid-Open No. 11-68085

しかしながら、コーナー部の不純物領域の内側にリサーフ領域を形成すると、活性領域の素子領域の面積を狭くする必要があり、素子領域に形成される半導体素子、ひいてはそれを含む半導体装置の性能が悪化する。一方、コーナー部の不純物領域の外側にリサーフ領域を形成すると、外側の領域をすでに有効に使用している場合（例えば半導体装置の特性及び品番を管理するためのマークを外側の領域に配置している場合など）には、リサーフ領域の分だけ半導体装置のサイズが大きくなってしまう。   However, if the RESURF region is formed inside the impurity region in the corner portion, it is necessary to reduce the area of the element region of the active region, and the performance of the semiconductor element formed in the element region and thus the semiconductor device including the element region deteriorates. . On the other hand, when the RESURF region is formed outside the impurity region in the corner portion, the outer region is already used effectively (for example, a mark for managing the characteristics and product number of the semiconductor device is disposed in the outer region). In other cases, the size of the semiconductor device is increased by the RESURF region.

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることが可能な技術を提供することを目的とする。   Therefore, the present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of improving the breakdown voltage performance of a semiconductor device without increasing the size of the semiconductor device. And

本発明に係る半導体装置は、半導体素子が設けられた第１導電型のドリフト層と、前記半導体素子の平面視での外周部を囲んで前記ドリフト層に形成され、終端構造を構成する第２導電型の環状の不純物領域とを備える。前記環状の不純物領域は、直線領域を含む直線部と、前記第２導電型の不純物の濃度が前記直線領域よりも高いコーナー領域を含むコーナー部とを有する。逆方向電圧が印加された際の前記直線部の電界強度が、前記不純物領域の内周側から外周側に向かう方向に関して内周側で最大となる前記不純物の濃度で、前記直線部が形成されている。   A semiconductor device according to the present invention includes a first conductivity type drift layer provided with a semiconductor element, and a second layer that forms a termination structure, and is formed in the drift layer so as to surround an outer peripheral portion in plan view of the semiconductor element. A conductive-type annular impurity region. The annular impurity region has a straight portion including a straight region and a corner portion including a corner region where the concentration of the second conductivity type impurity is higher than that of the straight region. The linear portion is formed at the concentration of the impurity at which the electric field strength of the linear portion when a reverse voltage is applied is maximized on the inner peripheral side in the direction from the inner peripheral side to the outer peripheral side of the impurity region. ing.

本発明によれば、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることができる。また、製造ばらつきなどがあっても、高耐圧を維持する可能性を高めることができるという効果も得ることができる。   According to the present invention, the breakdown voltage performance of a semiconductor device can be improved without increasing the size of the semiconductor device. Moreover, even if there is a manufacturing variation or the like, an effect that the possibility of maintaining a high breakdown voltage can be increased.

実施の形態１に係る半導体装置の構成を模式的に示す平面図である。1 is a plan view schematically showing a configuration of a semiconductor device according to a first embodiment. 実施の形態１に係る半導体装置の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment. 実施の形態１に係る半導体装置の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment. 実施の形態１に係る半導体装置の構成を模式的に示す平面図である。1 is a plan view schematically showing a configuration of a semiconductor device according to a first embodiment. 実施の形態１に係る半導体装置の製造に用いる注入マスクの一例を示す平面図である。4 is a plan view showing an example of an implantation mask used for manufacturing the semiconductor device according to the first embodiment. FIG. 実施の形態１に係る半導体装置の電界強度分布を模式的に示す図である。4 is a diagram schematically showing an electric field intensity distribution of the semiconductor device according to the first embodiment. FIG. 実施の形態１に係る半導体装置におけるＰ型不純物濃度及び逆方向耐圧の関係を示す図である。FIG. 6 is a diagram showing a relationship between a P-type impurity concentration and a reverse breakdown voltage in the semiconductor device according to the first embodiment. 実施の形態１に係る半導体装置の電界強度分布を模式的に示す図である。4 is a diagram schematically showing an electric field intensity distribution of the semiconductor device according to the first embodiment. FIG. 実施の形態１の変形例に係る半導体装置の構成を模式的に示す平面図である。7 is a plan view schematically showing a configuration of a semiconductor device according to a modification of the first embodiment. FIG. 実施の形態１の変形例に係る半導体装置の構成を模式的に示す平面図である。7 is a plan view schematically showing a configuration of a semiconductor device according to a modification of the first embodiment. FIG. 実施の形態１の変形例に係る半導体装置の構成を模式的に示す平面図である。7 is a plan view schematically showing a configuration of a semiconductor device according to a modification of the first embodiment. FIG. 実施の形態２に係る半導体装置の構成を模式的に示す平面図である。FIG. 6 is a plan view schematically showing a configuration of a semiconductor device according to a second embodiment. 実施の形態２に係る半導体装置の製造に用いる注入マスクの一例を示す平面図である。FIG. 6 is a plan view showing an example of an implantation mask used for manufacturing a semiconductor device according to a second embodiment. 実施の形態２の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the second embodiment. 実施の形態３に係る半導体装置の構成を模式的に示す平面図である。FIG. 6 is a plan view schematically showing a configuration of a semiconductor device according to a third embodiment. 実施の形態３の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the third embodiment. 実施の形態３の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the third embodiment. 実施の形態３の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the third embodiment. 実施の形態４に係る半導体装置の構成を模式的に示す平面図である。FIG. 6 is a plan view schematically showing a configuration of a semiconductor device according to a fourth embodiment. 実施の形態４の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the fourth embodiment. 実施の形態４の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the fourth embodiment. 実施の形態５に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a fifth embodiment. 実施の形態５に係る半導体装置の別構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing another configuration of the semiconductor device according to the fifth embodiment. 実施の形態６に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a sixth embodiment. 実施の形態７に係る半導体装置の構成を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a configuration of a semiconductor device according to a seventh embodiment. 実施の形態７に係る半導体装置の構成を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a seventh embodiment. 実施の形態７に係る半導体装置の別構成を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing another configuration of the semiconductor device according to the seventh embodiment. 実施の形態７の変形例に係る半導体装置の構成を模式的に示す平面図である。FIG. 28 is a plan view schematically showing a configuration of a semiconductor device according to a modification example of the seventh embodiment. 実施の形態７の変形例に係る半導体装置の構成を模式的に示す断面図である。FIG. 16 is a cross sectional view schematically showing a configuration of a semiconductor device according to a modification example of the seventh embodiment. 変形例に係る注入マスクの一例を示す平面図である。It is a top view which shows an example of the implantation mask which concerns on a modification.

＜実施の形態１＞
図１〜３は、本発明の実施の形態１に係る半導体装置の構成を模式的に示す図である。図１は平面図であり、図２は図１のＡ−Ａ’線に沿った断面図であり、図３は図１のＢ−Ｂ’線に沿った断面図である。 <Embodiment 1>
1 to 3 are diagrams schematically showing a configuration of the semiconductor device according to the first embodiment of the present invention. 1 is a plan view, FIG. 2 is a cross-sectional view taken along line AA ′ in FIG. 1, and FIG. 3 is a cross-sectional view taken along line BB ′ in FIG.

図１〜図３に示されるように、本実施の形態１に係る半導体装置は、基板３０（例えばシリコンなどの半導体基板）と、半導体素子であるＩＧＢＴ３１（Insulated Gate Bipolar Transistor）と、ＩＧＢＴ３１の耐圧を保持する終端構造３２とを備えて構成されている。   As shown in FIGS. 1 to 3, the semiconductor device according to the first embodiment includes a substrate 30 (for example, a semiconductor substrate such as silicon), an IGBT 31 (Insulated Gate Bipolar Transistor) that is a semiconductor element, and a breakdown voltage of the IGBT 31. And a termination structure 32 for holding the structure.

図２及び図３に示されるように、終端構造３２は、Ｎ型ドリフト層１（第１導電型のドリフト層）と、Ｐ型不純物領域２（第２導電型の不純物領域）と、Ｎ型ドリフト層１よりもＮ型不純物の濃度が高いＮ型チャネルストッパ領域３とを備えて構成されている。   As shown in FIGS. 2 and 3, the termination structure 32 includes an N-type drift layer 1 (first conductivity type drift layer), a P-type impurity region 2 (second conductivity type impurity region), and an N-type drift layer. An N-type channel stopper region 3 having a higher N-type impurity concentration than the drift layer 1 is provided.

Ｎ型ドリフト層１は、基板３０に形成されている。   The N type drift layer 1 is formed on the substrate 30.

Ｐ型不純物領域２は、Ｎ型ドリフト層１の上側部分（基板３０の主表面である上面の一部分）に形成されており、終端構造３２を構成している。図１に示されるように、環状のＰ型不純物領域２は、ＩＧＢＴ３１の平面視での外周部を囲んでおり、図２及び図３に示されるようにＩＧＢＴ３１の外周部（ここでは後述するＰ型不純物領域４）と接続されている。この環状のＰ型不純物領域２の詳細な構成については後で説明する。   The P-type impurity region 2 is formed in an upper part of the N-type drift layer 1 (a part of the upper surface, which is the main surface of the substrate 30), and constitutes a termination structure 32. As shown in FIG. 1, the annular P-type impurity region 2 surrounds the outer periphery of the IGBT 31 in plan view, and as shown in FIGS. 2 and 3, the outer periphery of the IGBT 31 (herein, P described later) Type impurity region 4). The detailed configuration of the annular P-type impurity region 2 will be described later.

なお、以下の説明では、環状のＰ型不純物領域２の内周側から外周側に向かう方向（つまり環状のＰ型不純物領域２の幅方向）を「法線方向」と記し、環状のＰ型不純物領域２の周方向（つまり環状のＰ型不純物領域２の延在方向）を「接線方向」と記す。   In the following description, the direction from the inner peripheral side to the outer peripheral side of the annular P-type impurity region 2 (that is, the width direction of the annular P-type impurity region 2) is referred to as a “normal direction”, and the annular P-type impurity region 2 The circumferential direction of the impurity region 2 (that is, the extending direction of the annular P-type impurity region 2) is referred to as “tangential direction”.

Ｎ型チャネルストッパ領域３は、Ｎ型ドリフト層１の上側部分（基板３０の上面の一部分）に形成されている。Ｎ型チャネルストッパ領域３は、Ｐ型不純物領域２に対して、ＩＧＢＴ３１と逆側（外側）に形成されている。ここでは、Ｐ型不純物領域２及びＮ型チャネルストッパ領域３は、Ｎ型ドリフト層１の一部を挟むように形成されている。   The N-type channel stopper region 3 is formed in the upper part of the N-type drift layer 1 (a part of the upper surface of the substrate 30). N-type channel stopper region 3 is formed on the side opposite to IGBT 31 (outside) with respect to P-type impurity region 2. Here, the P-type impurity region 2 and the N-type channel stopper region 3 are formed so as to sandwich a part of the N-type drift layer 1.

次にＩＧＢＴ３１について説明する。図１〜図３に示されるように、ＩＧＢＴ３１は、Ｎ型ドリフト層１と、Ｐ型不純物領域４と、ゲート電極５（ゲートパッド）と、エミッタ電極６と、Ｎ型バッファ領域７と、Ｐ型コレクタ領域８と、コレクタ電極９と、図示しないエミッタ領域（Ｐ型不純物領域４の表面内に選択的に形成される）とを備えて構成されている。   Next, the IGBT 31 will be described. As shown in FIGS. 1 to 3, the IGBT 31 includes an N-type drift layer 1, a P-type impurity region 4, a gate electrode 5 (gate pad), an emitter electrode 6, an N-type buffer region 7, and a P-type impurity region 4. A type collector region 8, a collector electrode 9, and an emitter region (not shown) that is selectively formed in the surface of the P-type impurity region 4 are configured.

Ｐ型不純物領域４は、Ｎ型ドリフト層１の上側部分（基板３０の上面の一部）に形成されている。   The P-type impurity region 4 is formed in the upper part of the N-type drift layer 1 (a part of the upper surface of the substrate 30).

図２及び図３に示されるように、ゲート電極５及びエミッタ電極６は、Ｐ型不純物領域４上（基板３０の上面上）に形成されている。また、図１に示されるように、ゲート電極５は、ＩＧＢＴ３１の平面視での領域の左右方向で中央の下側部分に形成されており、エミッタ電極６は、ゲート電極５の周囲に隣接して形成されている。   As shown in FIGS. 2 and 3, the gate electrode 5 and the emitter electrode 6 are formed on the P-type impurity region 4 (on the upper surface of the substrate 30). Further, as shown in FIG. 1, the gate electrode 5 is formed in the lower part of the center in the horizontal direction of the region of the IGBT 31 in plan view, and the emitter electrode 6 is adjacent to the periphery of the gate electrode 5. Is formed.

図２及び図３に示されるように、Ｎ型バッファ領域７は、Ｎ型ドリフト層１の下側部分に形成されている。Ｐ型コレクタ領域８は、Ｎ型ドリフト層１のＮ型バッファ領域７よりも下側部分（基板３０の下面）に形成されている。コレクタ電極９は、Ｐ型コレクタ領域８下（基板３０の下面上）に形成されている。   As shown in FIGS. 2 and 3, the N-type buffer region 7 is formed in the lower portion of the N-type drift layer 1. The P-type collector region 8 is formed in a lower part (the lower surface of the substrate 30) than the N-type buffer region 7 of the N-type drift layer 1. The collector electrode 9 is formed under the P-type collector region 8 (on the lower surface of the substrate 30).

＜Ｐ型不純物領域について＞
図４は、本実施の形態１に係る半導体装置の構成を模式的に示した図であり、具体的には、図１の破線で囲まれた領域Ｃを拡大した平面図である。環状のＰ型不純物領域２は、複数の直線部１０と、いくつかの直線部１０を接続する複数のコーナー部１１とを有しており、図４では直線部１０とコーナー部１１との境界線１２が破線で示されている。なお、図１に示されるように、Ｐ型不純物領域２の形状が、略四角形を縁取った環状の形状である場合には、当該Ｐ型不純物領域２は、略四角形の４辺に対応する４つの直線部１０と、略四角形の４つの屈曲部分に対応する４つのコーナー部１１とを有することになる。 <About P-type impurity regions>
FIG. 4 is a diagram schematically showing the configuration of the semiconductor device according to the first embodiment. Specifically, FIG. 4 is an enlarged plan view of a region C surrounded by a broken line in FIG. The annular P-type impurity region 2 has a plurality of straight portions 10 and a plurality of corner portions 11 that connect several straight portions 10, and the boundary between the straight portions 10 and the corner portions 11 in FIG. Line 12 is shown as a dashed line. As shown in FIG. 1, when the shape of the P-type impurity region 2 is an annular shape with a substantially square border, the P-type impurity region 2 corresponds to four sides of the substantially square shape. The four straight portions 10 and the four corner portions 11 corresponding to the substantially quadrangular bent portions 11 are provided.

直線部１０は直線領域１０ａを含んでおり、コーナー部１１はコーナー領域１１ａを含んでいる。ここでは、直線領域１０ａは、直線部１０の全領域と一致しているが、後述するように、直線部１０の一部の領域であってもよい。同様に、ここでは、コーナー領域１１ａは、コーナー部１１の全領域と一致しているが、後述するように、コーナー部１１の一部の領域であってもよい。なお、図４に示す例では、半導体装置の特性及び品番を管理するためのマーク３６が設けられている。   The straight line portion 10 includes a straight line region 10a, and the corner portion 11 includes a corner region 11a. Here, the straight region 10a coincides with the entire region of the straight portion 10, but may be a partial region of the straight portion 10 as described later. Similarly, here, the corner region 11a coincides with the entire region of the corner portion 11, but may be a partial region of the corner portion 11 as described later. In the example shown in FIG. 4, a mark 36 for managing the characteristics and product numbers of the semiconductor device is provided.

ここで、本実施の形態１では、「コーナー領域１１ａの濃度＞直線領域１０ａの濃度」という関係が成立している。すなわち、コーナー領域１１ａのＰ型不純物（第２導電型の不純物）の濃度が、直線領域１０ａよりも高くなっている。このような構成によれば、後述するように、コーナー部１１における耐圧を向上させることができる。なお、図２及び図３には、これらの濃度の違いがＰ型不純物領域２の深さに反映されている。すなわち、Ｐ型不純物の濃度が高いコーナー領域１１ａ（図３）においては、Ｐ型不純物領域２が深く形成され、Ｐ型不純物の濃度が低い直線領域１０ａ（図２）においては、Ｐ型不純物領域２が浅く形成される。   Here, in the first embodiment, the relationship “the density of the corner area 11a> the density of the linear area 10a” is established. That is, the concentration of the P-type impurity (second conductivity type impurity) in the corner region 11a is higher than that in the straight region 10a. According to such a configuration, as will be described later, the breakdown voltage in the corner portion 11 can be improved. In FIGS. 2 and 3, the difference in concentration is reflected in the depth of the P-type impurity region 2. That is, in the corner region 11a (FIG. 3) where the concentration of P-type impurity is high, the P-type impurity region 2 is deeply formed, and in the linear region 10a (FIG. 2) where the concentration of P-type impurity is low, the P-type impurity region is formed. 2 is formed shallow.

＜製造方法＞
次に、本実施の形態１に係る半導体装置の製造方法について説明する。まず、周知の方法により、ＩＧＢＴ３１が設けられたＮ型ドリフト層１に対し、複数の開口部を有する注入マスクを用いてＰ型不純物をイオン注入することによって、上述の環状のＰ型不純物領域２を形成する。その後、Ｐ型不純物領域２のＰ型不純物を熱拡散させるなどを行うことによって、本実施の形態１に係る半導体装置が完成する。 <Manufacturing method>
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described. First, the above-described annular P-type impurity region 2 is ion-implanted into the N-type drift layer 1 provided with the IGBT 31 by a well-known method using a implantation mask having a plurality of openings. Form. Thereafter, the semiconductor device according to the first embodiment is completed by, for example, thermally diffusing the P-type impurity in the P-type impurity region 2.

ここで、イオン注入にて用いられる注入マスクについて説明する。図５は、その注入マスクの一例を示す平面図である。ここでは、基板３０上に形成されたシリコン酸化膜１４を、注入マスク（以下、「注入マスク１４」と記すこともある）として用いるが、後述するようにこれに限ったものではない。   Here, an implantation mask used in ion implantation will be described. FIG. 5 is a plan view showing an example of the implantation mask. Here, the silicon oxide film 14 formed on the substrate 30 is used as an implantation mask (hereinafter also referred to as “implantation mask 14”), but is not limited to this as will be described later.

図５に示されるように、注入マスク１４（シリコン酸化膜１４）は、環状のＰ型不純物領域２と同形状のマスクパターン１５を有しており、このマスクパターン１５内には、複数の開口部１６（複数の注入窓）が含まれている。イオン注入時には、シリコン酸化膜１４はイオンを通過させず、開口部１６はイオンを通過させる。   As shown in FIG. 5, the implantation mask 14 (silicon oxide film 14) has a mask pattern 15 having the same shape as the annular P-type impurity region 2, and a plurality of openings are formed in the mask pattern 15. Part 16 (a plurality of injection windows) is included. At the time of ion implantation, the silicon oxide film 14 does not pass ions and the opening 16 allows ions to pass.

この注入マスク１４において、複数の開口部１６のサイズ（面積）は同一であり、かつ、コーナー部１１に対応する複数の開口部１６が、直線部１０に対応する複数の開口部１６よりも密となっている。これにより、注入マスク１４において、コーナー部１１に対応する複数の開口部１６の開口率が、直線部１０に対応する複数の開口部１６の開口率よりも大きくなっている。   In this implantation mask 14, the plurality of openings 16 have the same size (area), and the plurality of openings 16 corresponding to the corner portion 11 are denser than the plurality of openings 16 corresponding to the straight portion 10. It has become. Thereby, in the implantation mask 14, the aperture ratio of the plurality of openings 16 corresponding to the corner portion 11 is larger than the aperture ratio of the plurality of openings 16 corresponding to the linear portion 10.

ここで、開口率は、イオン注入装置から照射される単位面積当たりのイオンのドーズ量に対する、イオン注入及び熱拡散された領域全体の単位面積当たりのドーズ量の割合である。例えば、イオン注入装置から１Ｅ＋１４ｃｍ−２のドーズ量のイオンを照射した後に熱拡散を行った場合において、開口率が１％の部分に対応する領域全体の単位面積当たりのドーズ量は、上記ドーズ量の１％、つまり１Ｅ＋１２ｃｍ−２となる。 Here, the aperture ratio is the ratio of the dose amount per unit area of the entire region implanted and thermally diffused to the dose amount of ions per unit area irradiated from the ion implantation apparatus. For example, in the case where thermal diffusion is performed after irradiating ions with a dose amount of 1E + 14 cm −2 from an ion implantation apparatus, the dose amount per unit area of the entire region corresponding to a portion with an aperture ratio of 1% is the above dose amount Of 1%, that is, 1E + 12 cm −2 .

つまり、注入マスク１４（シリコン酸化膜１４）の開口率を制御（調整）することで、ウェハプロセスの工程数を増やすことなく、イオン注入及び熱拡散された領域のイオン（不純物）のドーズ量を調整することができる。ここでは、上述したように、注入マスク１４において、コーナー部１１に対応する複数の開口部１６の開口率が、直線部１０に対応する複数の開口部１６の開口率よりも大きくなっていることから、このような注入マスク１４を用いる本実施の形態に係る製造方法によれば、コーナー領域１１ａのＰ型不純物の濃度が直線領域１０ａよりも高い半導体装置（図４）を作製することができる。すなわち、Ｐ型不純物領域２を形成するのに必要な注入マスクの枚数、及び、イオン注入工程の回数を低減することができる。   That is, by controlling (adjusting) the aperture ratio of the implantation mask 14 (silicon oxide film 14), the dose of ions (impurities) in the ion implanted and thermally diffused region can be reduced without increasing the number of wafer process steps. Can be adjusted. Here, as described above, in the implantation mask 14, the aperture ratio of the plurality of openings 16 corresponding to the corner portion 11 is larger than the aperture ratio of the plurality of openings 16 corresponding to the straight portion 10. Therefore, according to the manufacturing method according to the present embodiment using such an implantation mask 14, a semiconductor device (FIG. 4) in which the concentration of the P-type impurity in the corner region 11a is higher than that in the linear region 10a can be manufactured. . That is, the number of implantation masks necessary for forming the P-type impurity region 2 and the number of ion implantation steps can be reduced.

次に、本実施の形態１に係る半導体装置の効果について説明する前に、コーナー領域１１ａのＰ型不純物の濃度が直線領域１０ａよりも高いという点を除けば、本実施の形態１の半導体装置と同じ構成を有する半導体装置（以下「関連半導体装置」と記す）について説明する。   Next, before describing the effect of the semiconductor device according to the first embodiment, the semiconductor device according to the first embodiment except that the concentration of the P-type impurity in the corner region 11a is higher than that in the straight region 10a. A semiconductor device (hereinafter referred to as “related semiconductor device”) having the same configuration as FIG.

図２のような終端構造３２を備える関連半導体装置において、エミッタ電極６の電位よりもコレクタ電極９の電位が高くなる逆方向電圧が印加されると、基板３０上面では、Ｎ型ドリフト層１とＰ型不純物領域２との接合部（Ｎ型チャネルストッパ領域３とＰ型不純物領域２とが接合している場合には、Ｎ型チャネルストッパ領域３とＰ型不純物領域２との接合部）に電圧が加わる。これにより、Ｎ型チャネルストッパ領域３（高圧側）からＰ型不純物領域２（低圧側）へ向かって空乏層が伸びる。Ｐ型不純物領域２の不純物濃度が適切に制御されていれば、上記接合部の電界が臨界点を超えて降伏する前に、Ｐ型不純物領域２の下部とＮ型ドリフト層１との境界部から基板３０表面に向かって伸びる空乏層によって、Ｐ型不純物領域２の下部表面、内部及び上部表面（基板３０表面）まで空乏化される。その結果、Ｐ型不純物領域２の内部、及び、Ｎ型ドリフト層１の内部に形成された空乏層によって逆方向電圧が保持される。   In the related semiconductor device having the termination structure 32 as shown in FIG. 2, when a reverse voltage in which the potential of the collector electrode 9 is higher than the potential of the emitter electrode 6 is applied, At the junction with P-type impurity region 2 (when N-type channel stopper region 3 and P-type impurity region 2 are joined, the junction between N-type channel stopper region 3 and P-type impurity region 2) Voltage is applied. As a result, the depletion layer extends from the N-type channel stopper region 3 (high voltage side) toward the P-type impurity region 2 (low voltage side). If the impurity concentration of the P-type impurity region 2 is appropriately controlled, the boundary between the lower portion of the P-type impurity region 2 and the N-type drift layer 1 before the electric field at the junction exceeds the critical point Is depleted to the lower surface, the inside and the upper surface (substrate 30 surface) of the P-type impurity region 2 by the depletion layer extending from the surface toward the substrate 30 surface. As a result, the reverse voltage is held by the depletion layer formed inside the P-type impurity region 2 and inside the N-type drift layer 1.

しかしながら、直線部１０及びコーナー部１１のＰ型不純物濃度をほぼ同一に形成した構成では、逆方向耐圧保持時（逆方向電圧印加時）に、何らかの理由で、コレクタ電極９の電位がさらに高くなってしまった場合には、アバランシェ降伏が、電界強度が比較的高いコーナー部１１にて起こってしまう。この結果、半導体装置の耐圧性能（終端構造３２の耐圧性能）は、コーナー部１１の耐圧性能に律速されている。   However, in the configuration in which the P-type impurity concentrations of the straight portion 10 and the corner portion 11 are formed to be substantially the same, the potential of the collector electrode 9 becomes higher for some reason when the reverse breakdown voltage is maintained (when the reverse voltage is applied). If this happens, avalanche breakdown occurs at the corner portion 11 where the electric field strength is relatively high. As a result, the breakdown voltage performance of the semiconductor device (the breakdown voltage performance of the termination structure 32) is limited by the breakdown voltage performance of the corner portion 11.

そこで、本実施の形態１に係る半導体装置では、コーナー領域１１ａのＰ型不純物の濃度が、当該コーナー領域１１ａと接線方向において隣接する直線領域１０ａよりも高くなっている。図６に、本実施の形態１に係る半導体装置の逆方向電圧印加時の直線部１０及びコーナー部１１における電界強度分布を模式的に示す。なお、図６に係る直線部１０のＰ型不純物濃度は、後で詳細に説明するように比較的低くなっている。また、この図６の横軸の０［μｍ］側は、Ｐ型不純物領域２の内周側に対応しており、３００［μｍ］側は、Ｐ型不純物領域２の外周側に対応している。   Therefore, in the semiconductor device according to the first embodiment, the concentration of the P-type impurity in the corner region 11a is higher than that of the straight region 10a adjacent to the corner region 11a in the tangential direction. FIG. 6 schematically shows the electric field intensity distribution in the straight line portion 10 and the corner portion 11 when the reverse voltage is applied to the semiconductor device according to the first embodiment. Note that the P-type impurity concentration of the linear portion 10 according to FIG. 6 is relatively low as will be described in detail later. 6 corresponds to the inner peripheral side of the P-type impurity region 2 and the 300 [μm] side corresponds to the outer peripheral side of the P-type impurity region 2. Yes.

図６に示されるように、本実施の形態１に係る半導体装置によれば、コーナー部１１の電界強度分布（実線）のうち、外周側の電界強度のピーク値近傍の電界強度分布を高くすることができるとともに、当該ピーク値を低減することができる。すなわち、関連半導体装置のコーナー部１１の外周側部分では、電界強度が急峻に立ち上がっていたが（図示せず）、本実施の形態１に係る半導体装置のコーナー部１１の外周側部分では、電界強度の立ち上がりを抑制することができる。この結果、コーナー部１１におけるアバランシェ降伏を抑制することができる。よって、半導体装置（終端構造３２）のサイズを大きくすることなく、コーナー部１１の耐圧性能、ひいては半導体装置の耐圧性能を向上させることができる。   As shown in FIG. 6, according to the semiconductor device according to the first embodiment, the electric field strength distribution in the vicinity of the peak value of the electric field strength on the outer peripheral side in the electric field strength distribution (solid line) of the corner portion 11 is increased. And the peak value can be reduced. In other words, the electric field strength steeply rises at the outer peripheral portion of the corner portion 11 of the related semiconductor device (not shown), but the electric field strength increases at the outer peripheral portion of the corner portion 11 of the semiconductor device according to the first embodiment. The rise of intensity can be suppressed. As a result, avalanche breakdown in the corner portion 11 can be suppressed. Therefore, it is possible to improve the pressure resistance performance of the corner portion 11 and consequently the pressure resistance performance of the semiconductor device without increasing the size of the semiconductor device (termination structure 32).

次に、本実施の形態１における直線部１０のＰ型不純物濃度と、電界強度分布との関係について説明する。図７は、本実施の形態１に係る半導体装置において、Ｐ型不純物濃度に対する逆方向耐圧の依存性の一例を示す図である。図７の縦軸は逆方向耐圧を示し、横軸は直線部１０（図１のＡ−Ａ’線の部分）のＰ型不純物濃度を示す。なお、図７では、ドリフト領域１のｎ型不純物濃度の面密度は９Ｅ＋１３ｃｍ−２としている。 Next, the relationship between the P-type impurity concentration of the straight line portion 10 and the electric field intensity distribution in the first embodiment will be described. FIG. 7 is a diagram showing an example of the dependence of the reverse breakdown voltage on the P-type impurity concentration in the semiconductor device according to the first embodiment. The vertical axis in FIG. 7 indicates the reverse breakdown voltage, and the horizontal axis indicates the P-type impurity concentration of the straight line portion 10 (the AA ′ line portion in FIG. 1). In FIG. 7, the surface density of the n-type impurity concentration of the drift region 1 is 9E + 13 cm −2 .

ここでは、本実施の形態１に係る半導体装置は、ＶＬＤ構造の半導体装置であるものとして説明するが、以下で説明するＶＬＤ構造の依存性と同様の依存性を有する構造の半導体装置にも同様に適用することができる。例えば単位面積当たりのＰ型不純物領域２の濃度が均一であるＲＥＳＵＲＦ構造でも、以下で説明するＶＬＤ構造の依存性と同様の依存性を有する場合には、当該ＲＥＳＵＲＦ構造の半導体装置にも適用することができる。   Here, the semiconductor device according to the first embodiment is described as a semiconductor device having a VLD structure, but the same applies to a semiconductor device having a dependency similar to the dependency of the VLD structure described below. Can be applied to. For example, even if the RESURF structure in which the concentration of the P-type impurity region 2 per unit area is uniform has the same dependency as that of the VLD structure described below, the same applies to the semiconductor device having the RESURF structure. be able to.

さて、関連半導体装置の説明の際にも説明したが、例えばＶＬＤ構造やＲＥＳＵＲＦ構造のような構造では、逆方向電圧印加時にＰ型不純物領域２の内側に向かって（図２のＮ型チャネルストッパ領域３からＰ型不純物領域２に向かって）空乏層を広げて耐圧を保持する。このような構造では、図７に示すように、逆方向電圧印加時の耐圧は、Ｐ型不純物領域２の濃度に依存する。このため、Ｐ型不純物領域２の濃度が精度よくコントロールできるのであれば、逆方向電圧印加時の耐圧値を高くすることができる。   As described in the description of the related semiconductor device, for example, in a structure such as a VLD structure or a RESURF structure, the N-type channel stopper of FIG. The depletion layer is expanded (from the region 3 toward the P-type impurity region 2) to maintain the breakdown voltage. In such a structure, as shown in FIG. 7, the breakdown voltage when a reverse voltage is applied depends on the concentration of the P-type impurity region 2. For this reason, if the concentration of the P-type impurity region 2 can be accurately controlled, the withstand voltage value when the reverse voltage is applied can be increased.

しかし、実際の生産にはどうしても多少のばらつきが存在する。しかも図７に示されるように、Ｐ型不純物領域２の濃度が、耐圧のピーク値（上述の臨界点）に対応する濃度（図７の例では１．６Ｅ＋１２ｃｍ−２）よりもたまたま大きくなった場合には、耐圧は急峻に低下してしまう。 However, there is inevitably some variation in actual production. Moreover, as shown in FIG. 7, the concentration of the P-type impurity region 2 happens to be higher than the concentration (1.6E + 12 cm −2 in the example of FIG. 7) corresponding to the peak value of the breakdown voltage (the above critical point). In such a case, the breakdown voltage drops sharply.

これらのことを考慮すれば、Ｐ型不純物領域２の濃度を、耐圧のピーク値に対応する濃度以下に設定する場合の方が、当該濃度よりも大きく設定する場合に比べて、高耐圧を維持する可能性が高まるので好ましい。   Considering these facts, a higher breakdown voltage can be maintained when the concentration of the P-type impurity region 2 is set to be equal to or lower than the concentration corresponding to the peak value of the breakdown voltage compared to the case where the concentration is set higher than the concentration. This is preferable because the possibility of increasing the

次に、耐圧のピーク値に対応する濃度よりも低いＰ型不純物濃度（低濃度）と、耐圧のピーク値に対応する濃度よりも高いＰ型不純物濃度（高濃度）とに関して、実施の形態１に係る半導体装置の直線部１０（図１のＡ−Ａ’線の部分）の電界強度分布を調べた。図８にその結果を示す。なお、この図８の横軸の０［μｍ］側は、Ｐ型不純物領域２の内周側に対応しており、３００［μｍ］側は、Ｐ型不純物領域２の外周側に対応している。   Next, regarding the P-type impurity concentration (low concentration) lower than the concentration corresponding to the peak value of the breakdown voltage and the P-type impurity concentration (high concentration) higher than the concentration corresponding to the peak value of the breakdown voltage, the first embodiment The electric field intensity distribution of the straight line portion 10 (portion AA ′ line in FIG. 1) of the semiconductor device according to FIG. FIG. 8 shows the result. 8 corresponds to the inner peripheral side of the P-type impurity region 2 and the 300 [μm] side corresponds to the outer peripheral side of the P-type impurity region 2. Yes.

図８の実線で示される高濃度では、逆方向電圧が印加された際の直線部１０の電界強度が、Ｐ型不純物領域２の内周側から外周側に向かう方向に関して「外周側」で最大となる。一方、図８の破線で示される低濃度では、逆方向電圧が印加された際の直線部１０の電界強度が、Ｐ型不純物領域２の内周側から外周側に向かう方向に関して「内周側」で最大となる。   At the high concentration shown by the solid line in FIG. 8, the electric field strength of the linear portion 10 when a reverse voltage is applied is maximum on the “outer peripheral side” in the direction from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. It becomes. On the other hand, at the low concentration shown by the broken line in FIG. 8, the electric field strength of the linear portion 10 when the reverse voltage is applied is “inner side” with respect to the direction from the inner side to the outer side of the P-type impurity region 2. "Is the maximum.

この結果を鑑みて、実施の形態１に係る半導体装置では、逆方向電圧が印加された際の直線部１０の電界強度が、Ｐ型不純物領域２の内周側から外周側に向かう方向に関して内周側で最大となるＰ型不純物の濃度で、直線部１０が形成されている。すなわち、Ｐ型不純物領域２の濃度が、低濃度（図７の耐圧のピーク値に対応する濃度以下の濃度）に設定されている。このため、高耐圧を維持する可能性を高めることができるという効果を得ることができる。   In view of this result, in the semiconductor device according to the first embodiment, the electric field strength of the linear portion 10 when the reverse voltage is applied is in the inner direction with respect to the direction from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. The straight line portion 10 is formed at a P-type impurity concentration that is maximum on the circumferential side. That is, the concentration of the P-type impurity region 2 is set to a low concentration (a concentration equal to or lower than the concentration corresponding to the peak value of the breakdown voltage in FIG. 7). For this reason, the effect that the possibility of maintaining a high breakdown voltage can be increased.

以上をまとめると、本実施の形態１に係る半導体装置では、コーナー領域１１ａのＰ型不純物の濃度が、当該コーナー領域１１ａと接線方向において隣接する直線領域１０ａよりも高くなっている。これにより、コーナー部１１の外周側部分において、電界強度の立ち上がりを抑制することができるので、半導体装置（終端構造３２）のサイズを大きくすることなく、コーナー部１１の耐圧性能、ひいては半導体装置の耐圧性能を向上させることができる。また、逆方向電圧が印加された際の直線部１０の電界強度が、Ｐ型不純物領域２の内周側から外周側に向かう方向に関して内周側で最大となるＰ型不純物の濃度で、直線部１０が形成されている。すなわち、Ｐ型不純物領域２の濃度が、低濃度（図７の耐圧のピーク値に対応する濃度以下の濃度）に設定されるので、高耐圧を維持する可能性を高めることができるという効果も得ることができる。   In summary, in the semiconductor device according to the first embodiment, the concentration of the P-type impurity in the corner region 11a is higher than that of the linear region 10a adjacent to the corner region 11a in the tangential direction. As a result, the rise of the electric field strength can be suppressed at the outer peripheral side portion of the corner portion 11, so that the withstand voltage performance of the corner portion 11 and the semiconductor device can be reduced without increasing the size of the semiconductor device (termination structure 32). Withstand voltage performance can be improved. In addition, the electric field strength of the straight line portion 10 when the reverse voltage is applied is a straight line at a P-type impurity concentration that maximizes on the inner peripheral side in the direction from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. Part 10 is formed. That is, since the concentration of the P-type impurity region 2 is set to a low concentration (concentration equal to or lower than the concentration corresponding to the peak value of the breakdown voltage in FIG. 7), there is an effect that the possibility of maintaining a high breakdown voltage can be increased. Can be obtained.

＜実施の形態１の変形例＞
以上の説明では、コーナー領域１１ａはコーナー部１１の全領域と一致し、直線領域１０ａは直線部１０の全領域と一致していたが、これに限ったものではない。 <Modification of Embodiment 1>
In the above description, the corner area 11a coincides with the entire area of the corner portion 11, and the straight line area 10a coincides with the entire area of the straight line portion 10. However, the present invention is not limited to this.

例えば、図９に示されるように、コーナー領域１１ａは、コーナー部１１の外周側に偏って設けられるとともに、コーナー部１１の残余の部分は直線領域１０ａと同じ濃度であってもよい。   For example, as shown in FIG. 9, the corner region 11a may be provided to be biased toward the outer periphery of the corner portion 11, and the remaining portion of the corner portion 11 may have the same concentration as the straight region 10a.

また、例えば、図１０に示されるように、コーナー領域１１ａは、境界線１２からコーナー部１１の中心部側に寄せて設けられるとともに、コーナー部１１の残余の領域は直線領域１０ａと同じ濃度であってもよい。すなわち、実質的に、直線領域１０ａが、コーナー部１１の一部に進出した構成であってもよい。なお、ここでいう中心部とは、二つの境界線１２の延長線の交点から、それら延長線がなす角度（ここでは９０°）の半分の角度（ここでは４５°）の方向に位置する部分である。   For example, as shown in FIG. 10, the corner region 11a is provided close to the center side of the corner portion 11 from the boundary line 12, and the remaining region of the corner portion 11 has the same concentration as the straight region 10a. There may be. That is, a configuration in which the straight region 10 a substantially extends to a part of the corner portion 11 may be used. Here, the central portion is a portion located in the direction of an angle (here 45 °) which is half of the angle (here 90 °) formed by the extension lines from the intersection of the extension lines of the two boundary lines 12. It is.

また、例えば、図１１に示されるように、直線領域１０ａは、境界線１２からコーナー部１１の中心部と逆側に寄せて設けられるとともに、直線部１０の残余の領域はコーナー領域１１ａと同じ濃度であってもよい。すなわち、実質的に、コーナー領域１１ａが、直線部１０の一部に進出した構成であってもよい。そして、直線部１０の境界線１２近傍の部分において、法線方向の濃度が一定でない構成であってもよい。   Further, for example, as shown in FIG. 11, the straight line region 10a is provided near the center line of the corner portion 11 from the boundary line 12, and the remaining region of the straight line portion 10 is the same as the corner region 11a. It may be a concentration. In other words, the corner region 11 a may be substantially advanced to a part of the straight portion 10. And the structure of the density | concentration of a normal direction may not be constant in the part of the linear part 10 vicinity of the boundary line 12. FIG.

以上のような図９〜図１１に示した構成のいずれにおいても、実施の形態１と同様の効果を得ることができる。   In any of the configurations shown in FIGS. 9 to 11 as described above, the same effect as in the first embodiment can be obtained.

＜実施の形態２＞
実施の形態１では、法線方向に対してＰ型不純物領域２の濃度が一定である構成を想定していた。しかしながら、そのような構成においては、ウェハプロセスのバラツキに対して安定した耐圧が得られる、Ｐ型不純物領域２内の範囲（部分）が狭い。 <Embodiment 2>
In the first embodiment, a configuration is assumed in which the concentration of the P-type impurity region 2 is constant with respect to the normal direction. However, in such a configuration, a range (part) in the P-type impurity region 2 in which a stable breakdown voltage can be obtained against variations in wafer processes is narrow.

そこで、本発明の実施の形態２に係る半導体装置は、Ｐ型不純物領域２におけるＰ型不純物の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰するという特徴を、実施の形態１に付加した構成となっている。   Therefore, in the semiconductor device according to the second embodiment of the present invention, the concentration of the P-type impurity in the P-type impurity region 2 is attenuated continuously or stepwise as it goes from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. This feature is added to the first embodiment.

具体的には、直線部１０のＰ型不純物の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰し、コーナー部１１のＰ型不純物の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰している。ただし、これに限ったものではなく、濃度の減衰の割合がコーナー部１１よりも直線部１０のほうが大きく、かつ、コーナー部１１が相対的に高濃度で形成されていればよい。   Specifically, the concentration of the P-type impurity in the straight portion 10 attenuates continuously or stepwise from the inner peripheral side to the outer peripheral side of the P-type impurity region 2, and the concentration of the P-type impurity in the corner portion 11 is reduced. The P-type impurity region 2 attenuates continuously or stepwise as it goes from the inner peripheral side to the outer peripheral side. However, the present invention is not limited to this, and it is only necessary that the straight line portion 10 has a higher rate of density attenuation than the corner portion 11 and the corner portion 11 is formed at a relatively high concentration.

図１２は、本実施の形態２に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。   FIG. 12 is a diagram schematically showing the configuration of the semiconductor device according to the second embodiment, and is specifically a plan view similar to FIG.

直線部１０は、Ｐ型不純物領域２の内周側から外周側に向かって、共通領域１８ａと、直線領域１０ｂと、直線領域１０ａとをこの順に含んでいる。コーナー部１１は、Ｐ型不純物領域２の内周側から外周側に向かって、共通領域１８ａと、コーナー領域１１ｂと、コーナー領域１１ａとをこの順に含んでいる。   The straight portion 10 includes a common region 18a, a straight region 10b, and a straight region 10a in this order from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. The corner portion 11 includes a common region 18a, a corner region 11b, and a corner region 11a in this order from the inner peripheral side to the outer peripheral side of the P-type impurity region 2.

そして、本実施の形態２では、「共通領域１８ａの濃度＞直線領域１０ｂの濃度＞直線領域１０ａの濃度」という関係と、「共通領域１８ａの濃度≧コーナー領域１１ｂの濃度＞コーナー領域１１ａの濃度」という関係と、「コーナー領域１１ｂの濃度＞直線領域１０ｂの濃度」という関係と、「コーナー領域１１ａの濃度＞直線領域１０ａの濃度」という関係とが成立している。また、共通領域１８ａ、直線領域１０ａ，１０ｂ及びコーナー領域１１ａ，１１ｂの各領域内においても、Ｐ型不純物の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰するものとする。   In the second embodiment, the relationship “density of common region 18a> density of linear region 10b> density of linear region 10a” and “density of common region 18a ≧ density of corner region 11b> density of corner region 11a” And the relationship of “concentration of corner region 11b> density of linear region 10b” and relationship of “concentration of corner region 11a> density of linear region 10a” are established. Further, also in each of the common region 18a, the straight regions 10a and 10b, and the corner regions 11a and 11b, the concentration of the P-type impurity is continuously or gradually increased from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. Shall be attenuated.

図１３は、本実施の形態２に係る半導体装置のイオン注入にて用いられる注入マスクの一例を示す平面図である。本実施の形態２においても、実施の形態１と同様に、基板３０上に形成されたシリコン酸化膜１４が、注入マスク１４として用いられている。   FIG. 13 is a plan view showing an example of an implantation mask used in ion implantation of the semiconductor device according to the second embodiment. Also in the second embodiment, the silicon oxide film 14 formed on the substrate 30 is used as the implantation mask 14 as in the first embodiment.

図１３に示されるように、注入マスク１４（シリコン酸化膜１４）が有するマスクパターン１５には、複数の開口部１６が含まれるだけでなく、それらよりもＩＧＢＴ３１側の環状の開口部１６ａも含んでいる。そして、この注入マスク１４において、コーナー部１１に対応する複数の開口部１６が、直線部１０に対応する複数の開口部１６よりも密となっている。   As shown in FIG. 13, the mask pattern 15 included in the implantation mask 14 (silicon oxide film 14) includes not only a plurality of openings 16, but also an annular opening 16a on the IGBT 31 side. It is out. In the implantation mask 14, the plurality of openings 16 corresponding to the corner portions 11 are denser than the plurality of openings 16 corresponding to the straight portions 10.

ただし、図１３に示される注入マスク１４においては、複数の開口部１６同士の間隔が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて広くなっている。そして、各開口部１６のサイズ（面積）が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて小さくなっている。このような注入マスク１４を用いることによって、Ｐ型不純物領域２の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰する半導体装置（図１２）を作製することができる。   However, in the implantation mask 14 shown in FIG. 13, the interval between the plurality of openings 16 becomes wider from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. The size (area) of each opening 16 decreases from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. By using such an implantation mask 14, a semiconductor device (FIG. 12) in which the concentration of the P-type impurity region 2 is attenuated continuously or stepwise as it goes from the inner peripheral side to the outer peripheral side of the P-type impurity region 2 is obtained. Can be produced.

＜効果＞
以上のように構成された本実施の形態２に係る半導体装置によれば、コーナー領域１１ａ，１１ｂのＰ型不純物の濃度が、それぞれ直線領域１０ａ，１０ｂよりも高くなっている。したがって、実施の形態１と同様に、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることができる。 <Effect>
In the semiconductor device according to the second embodiment configured as described above, the concentration of the P-type impurity in the corner regions 11a and 11b is higher than that in the straight regions 10a and 10b, respectively. Therefore, as with the first embodiment, the breakdown voltage performance of the semiconductor device can be improved without increasing the size of the semiconductor device.

また、本実施の形態２では、Ｐ型不純物領域２におけるＰ型不純物の濃度が、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰する。したがって、広範囲の耐圧保持領域に電界が加わることになり、局所的に集中していた電界を分散することができるので、ウェハプロセスのバラツキに対して安定した耐圧を得ることができる。   In the second embodiment, the concentration of the P-type impurity in the P-type impurity region 2 attenuates continuously or stepwise as it goes from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. Accordingly, an electric field is applied to a wide range of withstand voltage holding regions, and the locally concentrated electric field can be dispersed, so that a stable withstand voltage can be obtained against variations in wafer processes.

＜実施の形態２の変形例＞
実施の形態２の変形例に係る半導体装置では、コーナー領域１１ａにおけるＰ型不純物の濃度が、上述とは異なり、Ｐ型不純物領域２の内周側から外周側に向かう方向に対して一定となっている。そして、コーナー領域１１ａ以外のＰ型不純物領域２におけるＰ型不純物の濃度は、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰している。 <Modification of Embodiment 2>
In the semiconductor device according to the modification of the second embodiment, the concentration of the P-type impurity in the corner region 11a is constant in the direction from the inner peripheral side to the outer peripheral side of the P-type impurity region 2 unlike the above. ing. The concentration of the P-type impurity in the P-type impurity region 2 other than the corner region 11a is attenuated continuously or stepwise from the inner peripheral side to the outer peripheral side of the P-type impurity region 2.

図１４は、実施の形態２の変形例に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。   FIG. 14 is a diagram schematically showing a configuration of a semiconductor device according to a modification of the second embodiment, and is specifically a plan view similar to FIG.

本変形例では、直線部１０は、Ｐ型不純物領域２の内周側から外周側に向かって、共通領域１８ａと、共通領域１８ｂと、直線領域１０ａとをこの順に含んでいる。コーナー部１１は、Ｐ型不純物領域２の内周側から外周側に向かって、共通領域１８ａと、共通領域１８ｂと、コーナー領域１１ａとをこの順に含んでいる。すなわち、コーナー領域１１ａは、コーナー部１１の外周側に偏って設けられている。   In the present modification, the straight portion 10 includes a common region 18a, a common region 18b, and a straight region 10a in this order from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. The corner portion 11 includes a common region 18a, a common region 18b, and a corner region 11a in this order from the inner peripheral side to the outer peripheral side of the P-type impurity region 2. That is, the corner region 11 a is provided so as to be biased toward the outer peripheral side of the corner portion 11.

そして、「共通領域１８ａの濃度＞共通領域１８ｂの濃度＞コーナー領域１１ａの濃度＞直線領域１０ａの濃度」という関係が成立している。また、共通領域１８ａ，１８ｂ、直線領域１０ａの各領域内におけるＰ型不純物の濃度は、Ｐ型不純物領域２の内周側から外周側に向かうにつれて連続的または段階的に減衰するが、コーナー領域１１ａの領域内におけるＰ型不純物の濃度は、巨視的にみて一定であるものとする。   The relationship of “density of common area 18a> density of common area 18b> density of corner area 11a> density of linear area 10a” is established. In addition, the concentration of the P-type impurity in each of the common regions 18a and 18b and the straight region 10a attenuates continuously or stepwise from the inner peripheral side to the outer peripheral side of the P-type impurity region 2, but the corner region It is assumed that the concentration of the P-type impurity in the region 11a is constant macroscopically.

このような構成においては、コーナー部１１におけるＰ型不純物の濃度は、Ｐ型不純物領域２の内周側からコーナー領域１１ａに向かうにつれて減衰するが、コーナー領域１１ａにおいては一定となっている。このような構成においても、実施の形態２と同様の効果を得ることができる。   In such a configuration, the concentration of the P-type impurity in the corner portion 11 attenuates from the inner peripheral side of the P-type impurity region 2 toward the corner region 11a, but is constant in the corner region 11a. Even in such a configuration, the same effect as in the second embodiment can be obtained.

＜実施の形態３＞
実施の形態１，２では、接線方向において隣接する直線領域１０ａ及びコーナー領域１１ａの間において、Ｐ型不純物領域２の濃度が一段階で変化する構成を想定していた。しかしながら、この構成では、接線方向においてＰ型不純物領域２の濃度が変化する部分（直線領域１０ａ及びコーナー領域１１ａの間の境界部分）において電界強度が高くなることがあり、そこで耐圧が律速されることがあると考えられる。 <Embodiment 3>
In the first and second embodiments, a configuration is assumed in which the concentration of the P-type impurity region 2 changes in one step between the linear region 10a and the corner region 11a adjacent in the tangential direction. However, in this configuration, the electric field strength may increase at the portion where the concentration of the P-type impurity region 2 changes in the tangential direction (the boundary portion between the straight region 10a and the corner region 11a), and the breakdown voltage is limited there. There seems to be something.

そこで、本発明の実施の形態３に係る半導体装置は、濃度緩和領域２０（中間領域）を、実施の形態１，２に付加した構成となっている。この濃度緩和領域２０は、直線領域１０ａとコーナー領域１１ａとの間に形成された領域であり、Ｐ型不純物の濃度が直線領域１０ａよりも高くコーナー領域１１ａよりも低くなっている。なお、以下においては、濃度緩和領域２０を実施の形態１に付加した構成について説明するが、実施の形態２に付加した構成も以下と同様であるため、実施の形態２に付加した構成の説明については省略する。   Therefore, the semiconductor device according to the third embodiment of the present invention has a configuration in which the concentration relaxation region 20 (intermediate region) is added to the first and second embodiments. The concentration relaxation region 20 is a region formed between the straight region 10a and the corner region 11a, and the concentration of the P-type impurity is higher than that of the straight region 10a and lower than that of the corner region 11a. In the following description, the configuration in which the concentration relaxation region 20 is added to the first embodiment will be described. However, since the configuration added to the second embodiment is the same as the following, the configuration added to the second embodiment is described. Is omitted.

図１５は、本実施の形態３に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。   FIG. 15 is a diagram schematically showing the configuration of the semiconductor device according to the third embodiment. Specifically, FIG. 15 is a plan view similar to FIG.

直線部１０は直線領域１０ａを含んでいる。コーナー部１１は、コーナー領域１１ａと、直線領域１０ａとコーナー領域１１ａとの間に形成された濃度緩和領域２０とを含んでいる。そして、「コーナー領域１１ａの濃度＞濃度緩和領域２０の濃度＞直線領域１０ａの濃度」という関係が成立している。   The straight line portion 10 includes a straight line region 10a. The corner portion 11 includes a corner region 11a and a concentration relaxation region 20 formed between the straight region 10a and the corner region 11a. The relationship of “concentration of corner region 11a> concentration of concentration relaxation region 20> concentration of linear region 10a” is established.

＜効果＞
以上のように構成された本実施の形態３に係る半導体装置によれば、実施の形態１と同様に、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることができる。また、本実施の形態３では、直線領域１０ａとコーナー領域１１ａとの間に形成された濃度緩和領域２０を含むことにより、接線方向におけるＰ型不純物領域２の濃度の変化を緩和することができ、直線部１０とコーナー部１１との間の境界部分に集中する電界を分散することができる。したがって、半導体装置の耐圧性能のさらなる向上が期待できる。 <Effect>
According to the semiconductor device according to the third embodiment configured as described above, the breakdown voltage performance of the semiconductor device can be improved without increasing the size of the semiconductor device, as in the first embodiment. In the third embodiment, the concentration change region 20 formed between the linear region 10a and the corner region 11a is included, so that the change in the concentration of the P-type impurity region 2 in the tangential direction can be reduced. The electric field concentrated on the boundary portion between the straight portion 10 and the corner portion 11 can be dispersed. Therefore, further improvement in the breakdown voltage performance of the semiconductor device can be expected.

＜実施の形態３の変形例＞
以上の説明では、濃度緩和領域２０はコーナー部１１に含まれていたが、これに限ったものではない。例えば、図１６に示されるように、濃度緩和領域２０は直線部１０に含まれる構成であってもよいし、図１７に示されるように、濃度緩和領域２０は直線部１０及びコーナー部１１の両方に含まれる構成であってもよい。また、図１８に示されるように、直線部１０の境界線１２近傍の部分において、法線方向の濃度が一定でない構成であってもよい。以上のような図１６〜図１８に示した構成のいずれにおいても、実施の形態３と同様の効果が期待できる。 <Modification of Embodiment 3>
In the above description, the concentration relaxation region 20 is included in the corner portion 11, but is not limited to this. For example, as shown in FIG. 16, the concentration relaxation region 20 may be included in the straight line portion 10, or as shown in FIG. 17, the concentration relaxation region 20 includes the straight line portion 10 and the corner portion 11. The structure included in both may be sufficient. Further, as shown in FIG. 18, a configuration in which the density in the normal direction is not constant in the vicinity of the boundary line 12 of the straight line portion 10 may be used. In any of the configurations shown in FIGS. 16 to 18 as described above, the same effect as in the third embodiment can be expected.

＜実施の形態４＞
実施の形態３では、接線方向に対して、濃度緩和領域２０の濃度が一定である構成を想定していた。そのような構成であっても上述の効果が期待できるが、濃度緩和領域２０の濃度が連続的または段階的に変化する濃度勾配を持たせることにより、電界をさらに分散させることができ、より安定した耐圧が得られることが期待できる。 <Embodiment 4>
In the third embodiment, it is assumed that the concentration of the concentration relaxation region 20 is constant with respect to the tangential direction. Even with such a configuration, the above-described effect can be expected. However, by providing a concentration gradient in which the concentration of the concentration relaxation region 20 changes continuously or stepwise, the electric field can be further dispersed and more stable. It can be expected that a high withstand voltage is obtained.

そこで、本発明の実施の形態４に係る半導体装置は、濃度緩和領域２０におけるＰ型不純物の濃度が、コーナー領域１１ａから直線領域１０ａに向かうにつれて連続的または段階的に減衰するという特徴を、実施の形態３に付加した構成となっている。   Therefore, the semiconductor device according to the fourth embodiment of the present invention has a feature that the concentration of the P-type impurity in the concentration relaxation region 20 is attenuated continuously or stepwise from the corner region 11a toward the linear region 10a. It is the structure added to the form 3.

図１９は、本実施の形態４に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。   FIG. 19 is a diagram schematically showing the configuration of the semiconductor device according to the fourth embodiment, and is specifically a plan view similar to FIG.

直線部１０は直線領域１０ａを含んでいる。コーナー部１１は、コーナー領域１１ａと、直線領域１０ａとコーナー領域１１ａとの間に形成された濃度緩和領域２０とを含んでいる。また、濃度緩和領域２０は、コーナー領域１１ａ側に形成された第１濃度緩和領域２０ａと、直線領域１０ａ側に形成された第２濃度緩和領域２０ｂとを含んでいる。そして、「コーナー領域１１ａの濃度＞第１濃度緩和領域２０ａの濃度＞第２濃度緩和領域２０ｂの濃度＞直線領域１０ａの濃度」という関係が成立している。また、第１及び第２濃度緩和領域２０ａ，２０ｂの各領域内においても、Ｐ型不純物の濃度が、コーナー部１１（例えばコーナー部１１の中央部）に向かうにつれて連続的または段階的に増大するものとする。   The straight line portion 10 includes a straight line region 10a. The corner portion 11 includes a corner region 11a and a concentration relaxation region 20 formed between the straight region 10a and the corner region 11a. The concentration relaxation region 20 includes a first concentration relaxation region 20a formed on the corner region 11a side and a second concentration relaxation region 20b formed on the linear region 10a side. The relationship of “concentration of corner region 11a> concentration of first concentration relaxation region 20a> concentration of second concentration relaxation region 20b> concentration of linear region 10a” is established. Also in each of the first and second concentration relaxation regions 20a and 20b, the concentration of the P-type impurity increases continuously or stepwise toward the corner portion 11 (for example, the central portion of the corner portion 11). Shall.

＜効果＞
以上のように構成された本実施の形態４に係る半導体装置によれば、濃度緩和領域２０におけるＰ型不純物の濃度が、コーナー領域１１ａから直線領域１０ａに向かうにつれて連続的または段階的に減衰する。これにより、直線部１０とコーナー部１１との境界線１２近傍に集中していた電界をさらに分散することができる。したがって、半導体装置の耐圧性能のさらなる向上が期待できる。 <Effect>
According to the semiconductor device according to the fourth embodiment configured as described above, the concentration of the P-type impurity in the concentration relaxation region 20 is attenuated continuously or stepwise from the corner region 11a toward the straight region 10a. . Thereby, the electric field concentrated in the vicinity of the boundary line 12 between the straight portion 10 and the corner portion 11 can be further dispersed. Therefore, further improvement in the breakdown voltage performance of the semiconductor device can be expected.

＜実施の形態４の変形例＞
以上の説明では、濃度緩和領域２０は、コーナー部１１に含まれていたが、これに限ったものではない。 <Modification of Embodiment 4>
In the above description, the concentration relaxation region 20 is included in the corner portion 11, but is not limited to this.

例えば、図２０に示されるように、Ｐ型不純物の濃度が連続的または段階的に減衰する濃度緩和領域２０は、直線部１０に含まれるものであってもよい。具体的には、図２０に示される濃度緩和領域２０は、第１濃度緩和領域２０ａと、第２濃度緩和領域２０ｂとを含んでいる。そして、「コーナー領域１１ａの濃度＞第１濃度緩和領域２０ａの濃度＞第２濃度緩和領域２０ｂの濃度＞直線領域１０ａの濃度」という関係が成立するとともに、第１及び第２濃度緩和領域２０ａ，２０ｂの各領域内においても、Ｐ型不純物の濃度が、コーナー部１１に向かうにつれて連続的または段階的に増大するように構成されている。   For example, as shown in FIG. 20, the concentration relaxation region 20 in which the concentration of the P-type impurity attenuates continuously or stepwise may be included in the straight line portion 10. Specifically, the concentration relaxation region 20 shown in FIG. 20 includes a first concentration relaxation region 20a and a second concentration relaxation region 20b. The relationship of “concentration of corner region 11a> concentration of first concentration relaxation region 20a> concentration of second concentration relaxation region 20b> concentration of linear region 10a” is established, and first and second concentration relaxation regions 20a, Also in each region 20b, the concentration of the P-type impurity is configured to increase continuously or stepwise toward the corner portion 11.

また、例えば、図２１に示されるように、Ｐ型不純物の濃度が連続的または段階的に減衰する濃度緩和領域２０は、直線部１０及びコーナー部１１に含まれるものであってもよい。具体的には、図２１に示される濃度緩和領域２０は、第１濃度緩和領域２０ａと、第２濃度緩和領域２０ｂと、第３濃度緩和領域２０ｃとを含んでいる。そして、「コーナー領域１１ａの濃度＞第１濃度緩和領域２０ａの濃度＞第２濃度緩和領域２０ｂの濃度＞第３濃度緩和領域２０ｃの濃度＞直線領域１０ａの濃度」という関係が成立するとともに、第１〜第３濃度緩和領域２０ａ，２０ｂ，２０ｃの各領域内においても、Ｐ型不純物の濃度が、コーナー部１１に向かうにつれて連続的または段階的に増大するように構成されている。   Further, for example, as shown in FIG. 21, the concentration relaxation region 20 in which the concentration of the P-type impurity is attenuated continuously or stepwise may be included in the linear portion 10 and the corner portion 11. Specifically, the concentration relaxation region 20 shown in FIG. 21 includes a first concentration relaxation region 20a, a second concentration relaxation region 20b, and a third concentration relaxation region 20c. The relationship of “concentration of corner region 11a> concentration of first concentration relaxation region 20a> concentration of second concentration relaxation region 20b> concentration of third concentration relaxation region 20c> concentration of linear region 10a” is established, and Also in each of the first to third concentration relaxation regions 20a, 20b, and 20c, the concentration of the P-type impurity is configured to increase continuously or stepwise toward the corner portion 11.

以上のような図２０及び図２１に示した構成のいずれにおいても、実施の形態４と同様の効果が期待できる。   In any of the configurations shown in FIGS. 20 and 21 as described above, the same effect as in the fourth embodiment can be expected.

＜実施の形態５＞
本発明の実施の形態５に係る半導体装置は、Ｐ型不純物領域２が複数に分離されているという特徴を、実施の形態１〜４に付加した構成となっている。なお、以下においては、その特徴を実施の形態１に付加した構成について説明するが、実施の形態２〜４に付加した構成も以下と同様であるため、実施の形態２〜４に付加した構成の説明については省略する。 <Embodiment 5>
The semiconductor device according to the fifth embodiment of the present invention has a configuration in which the feature that the P-type impurity region 2 is separated into a plurality of parts is added to the first to fourth embodiments. In addition, although the structure which added the characteristic to Embodiment 1 is demonstrated below, since the structure added to Embodiment 2-4 is also the same as the following, the structure added to Embodiment 2-4 The description of is omitted.

図２２は、本実施の形態５に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。図２２に示す構成では、Ｐ型不純物領域２が、接線方向に延在するＮ型ドリフト層１によって分離されている。これにより、Ｐ型不純物領域２は、法線方向に対して複数に分離されている。   FIG. 22 is a diagram schematically showing the configuration of the semiconductor device according to the fifth embodiment, and is specifically a plan view similar to FIG. In the configuration shown in FIG. 22, the P-type impurity region 2 is separated by the N-type drift layer 1 extending in the tangential direction. Thereby, the P-type impurity region 2 is separated into a plurality in the normal direction.

図２３は、本実施の形態５に係る半導体装置の別構成を模式的に示した図であり、具体的には図４と同様の平面図である。図２３に示す構成では、図２２に示したＰ型不純物領域２が、法線方向に延在するＮ型ドリフト層１によってさらに分離されている。これにより、Ｐ型不純物領域２は、接線方向に対しても複数に分離されている。   FIG. 23 is a diagram schematically showing another configuration of the semiconductor device according to the fifth embodiment, and is specifically a plan view similar to FIG. In the configuration shown in FIG. 23, the P-type impurity region 2 shown in FIG. 22 is further separated by an N-type drift layer 1 extending in the normal direction. As a result, the P-type impurity region 2 is separated into a plurality in the tangential direction.

なお、本実施の形態５に係る半導体装置では、以上に説明した構成に限ったものではなく、Ｐ型不純物領域２が、法線方向及び接線方向の少なくともいずれか一方に対して複数に分離されていればよい。また、以下の説明では、Ｐ型不純物領域２が接線方向に複数に分離されることによって形成される領域を部分領域と記す。そして、コーナー部１１（コーナー領域１１ａ）に対応する部分領域を２ａと記し、直線部１０（直線領域１０ａ）に対応する部分領域を２ｂと記す。   Note that the semiconductor device according to the fifth embodiment is not limited to the configuration described above, and the P-type impurity region 2 is separated into a plurality in at least one of the normal direction and the tangential direction. It only has to be. In the following description, a region formed by dividing the P-type impurity region 2 into a plurality of tangential directions will be referred to as a partial region. And the partial area | region corresponding to the corner part 11 (corner area | region 11a) is described as 2a, and the partial area | region corresponding to the straight part 10 (straight line area | region 10a) is described as 2b.

＜効果＞
以上のような本実施の形態５に係る半導体装置によれば、実施の形態１と同様に、コーナー領域１１ａのＰ型不純物の濃度が直線領域１０ａよりも高いという状態が維持されることから、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることができる。 <Effect>
According to the semiconductor device according to the fifth embodiment as described above, the state in which the concentration of the P-type impurity in the corner region 11a is higher than that in the straight region 10a is maintained as in the first embodiment. The breakdown voltage performance of the semiconductor device can be improved without increasing the size of the semiconductor device.

＜実施の形態６＞
図２４は、本実施の形態６に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。図２４に示されるように、本発明の実施の形態６に係る半導体装置は、Ｐ型不純物領域２が接線方向に分離されることによって形成された複数の部分領域２ａ，２ｂに関し、コーナー部１１の部分領域２ａの面積が、直線部１０の部分領域２ｂの面積よりも大きいという特徴を、実施の形態５に付加した構成となっている。 <Embodiment 6>
FIG. 24 is a diagram schematically showing the configuration of the semiconductor device according to the sixth embodiment. Specifically, FIG. 24 is a plan view similar to FIG. As shown in FIG. 24, the semiconductor device according to the sixth embodiment of the present invention relates to a plurality of partial regions 2a and 2b formed by separating the P-type impurity region 2 in the tangential direction, and the corner portion 11 The feature that the area of the partial region 2a is larger than the area of the partial region 2b of the straight line portion 10 is added to the fifth embodiment.

＜効果＞
このような構成によれば、巨視的にみて、コーナー部１１のＰ型不純物の濃度が直線部１０よりも高くなる。したがって、実施の形態１と同様に、半導体装置のサイズを大きくすることなく、半導体装置の耐圧性能を向上させることができる。 <Effect>
According to such a configuration, when viewed macroscopically, the concentration of the P-type impurity in the corner portion 11 is higher than that in the straight portion 10. Therefore, as with the first embodiment, the breakdown voltage performance of the semiconductor device can be improved without increasing the size of the semiconductor device.

＜実施の形態７＞
本発明の実施の形態７に係る半導体装置は、Ｐ型不純物領域２（終端構造３２）上にシリコン酸化膜１４（絶縁膜）を介して形成された環状のフィールドプレート２３（第１フィールドプレート）を、実施の形態１〜６に付加した構成となっている。なお、以下においては、その特徴を実施の形態１，５に付加した構成について説明するが、実施の形態２〜４，６に付加した構成も以下と同様であるため、実施の形態２〜４，６に付加した構成の説明については省略する。 <Embodiment 7>
The semiconductor device according to the seventh embodiment of the present invention includes an annular field plate 23 (first field plate) formed on the P-type impurity region 2 (termination structure 32) via a silicon oxide film 14 (insulating film). Is added to the first to sixth embodiments. In addition, although the structure which added the characteristic to Embodiment 1 and 5 is demonstrated below, since the structure added to Embodiment 2-4, 6 is also the same as the following, Embodiment 2-4. , 6 will not be described.

図２５は、本実施の形態７に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。図２６は、当該構成を図３と同様に示す断面図である。これら図２５及び図２６には、複数のフィールドプレート２３を、実施の形態１に付加した構成が示されている。   FIG. 25 is a diagram schematically showing the configuration of the semiconductor device according to the seventh embodiment. Specifically, FIG. 25 is a plan view similar to FIG. FIG. 26 is a cross-sectional view showing the configuration in the same manner as FIG. 25 and 26 show a configuration in which a plurality of field plates 23 are added to the first embodiment.

図２７は、本実施の形態７に係る半導体装置の別構成を模式的に示した図であり、具体的には図３と同様の断面図である。この図２７には、複数のフィールドプレート２３を、実施の形態５に付加した構成が示されている。   FIG. 27 is a diagram schematically showing another configuration of the semiconductor device according to the seventh embodiment, and is specifically a cross-sectional view similar to FIG. FIG. 27 shows a configuration in which a plurality of field plates 23 are added to the fifth embodiment.

図２５及び図２６に示される構成、並びに、図２７に示される構成のいずれにおいても、各フィールドプレート２３は、各Ｐ型不純物領域２（終端構造３２）上にシリコン酸化膜１４を介して形成されているとともに、各Ｐ型不純物領域２と接続されている。そして、各フィールドプレート２３は、エミッタ電極６と離間されて形成されている。各フィールドプレート２３は、例えばアルミニウムやポリシリコンなどから構成される。また、シリコン酸化膜１４上には、Ｎ型チャネルストッパ電極２４が形成されており、Ｎ型チャネルストッパ電極２４の一端はフィールドプレート２３と近接して設けられ、他端はＮ型チャネルストッパ領域３と接続されている。   In each of the configurations shown in FIGS. 25 and 26 and the configuration shown in FIG. 27, each field plate 23 is formed on each P-type impurity region 2 (termination structure 32) with silicon oxide film 14 interposed therebetween. And connected to each P-type impurity region 2. Each field plate 23 is formed away from the emitter electrode 6. Each field plate 23 is made of, for example, aluminum or polysilicon. An N-type channel stopper electrode 24 is formed on the silicon oxide film 14. One end of the N-type channel stopper electrode 24 is provided close to the field plate 23, and the other end is the N-type channel stopper region 3. Connected with.

＜効果＞
以上のような本実施の形態７に係る半導体装置によれば、複数のフィールドプレート２３とＮ型チャネルストッパ電極２４とによる電位分担の割合を増加させることができる。これにより、電界の分散、電位の安定化、外乱の防止を実現することができる。 <Effect>
According to the semiconductor device according to the seventh embodiment as described above, the ratio of potential sharing by the plurality of field plates 23 and the N-type channel stopper electrode 24 can be increased. Thereby, dispersion of the electric field, stabilization of the potential, and prevention of disturbance can be realized.

＜実施の形態７の変形例＞
図２８は、実施の形態７の変形例に係る半導体装置の構成を模式的に示した図であり、具体的には図４と同様の平面図である。図２９は、当該構成を図３と同様に示す断面図である。本変形例では、環状の第１フローティングフィールドプレート２５（第１フィールドプレート）と、環状の第２フローティングフィールドプレート２６（第２フィールドプレート）とがそれぞれ複数設けられている。 <Modification of Embodiment 7>
FIG. 28 is a diagram schematically showing a configuration of a semiconductor device according to a modification of the seventh embodiment, and is specifically a plan view similar to FIG. FIG. 29 is a cross-sectional view showing the configuration in the same manner as FIG. In this modification, a plurality of annular first floating field plates 25 (first field plates) and annular second floating field plates 26 (second field plates) are provided.

各第１フローティングフィールドプレート２５は、Ｐ型不純物領域２上にシリコン酸化膜１４の一部を介して形成されているとともに、Ｐ型不純物領域２と絶縁されている。   Each first floating field plate 25 is formed on the P-type impurity region 2 via a part of the silicon oxide film 14 and is insulated from the P-type impurity region 2.

各第２フローティングフィールドプレート２６は、第１フローティングフィールドプレート２５上にシリコン酸化膜１４の一部を介して形成されているとともに、Ｐ型不純物領域２及び第１フローティングフィールドプレート２５と絶縁されている。そして、第１及び第２フローティングフィールドプレート２５，２６とＰ型不純物領域２（基板３０）とは容量結合を形成している。   Each second floating field plate 26 is formed on the first floating field plate 25 via a part of the silicon oxide film 14 and is insulated from the P-type impurity region 2 and the first floating field plate 25. . The first and second floating field plates 25 and 26 and the P-type impurity region 2 (substrate 30) form a capacitive coupling.

各第１及び第２フローティングフィールドプレート２５，２６は、エミッタ電極６と離間されて形成されている。また、シリコン酸化膜１４上には、Ｎ型チャネルストッパ電極２４が形成されており、Ｎ型チャネルストッパ電極２４の一端は第２フローティングフィールドプレート２６と近接して設けられ、他端はＮ型チャネルストッパ領域３と接続されている。   The first and second floating field plates 25 and 26 are formed to be separated from the emitter electrode 6. Further, an N-type channel stopper electrode 24 is formed on the silicon oxide film 14, one end of the N-type channel stopper electrode 24 is provided close to the second floating field plate 26, and the other end is an N-type channel. It is connected to the stopper region 3.

以上のような構成によれば、複数の第１及び第２フローティングフィールドプレート２５，２６とＮ型チャネルストッパ電極２４とによる電位分担の割合を増加させることができる。これにより、電界の分散、電位の安定化、外乱の防止を実現することができる。   According to the above configuration, it is possible to increase the ratio of potential sharing between the plurality of first and second floating field plates 25 and 26 and the N-type channel stopper electrode 24. Thereby, dispersion of the electric field, stabilization of the potential, and prevention of disturbance can be realized.

＜実施の形態１〜７に共通する変形例＞
以上においては、Ｎ型ドリフト層１は、シリコンなどからなる基板３０に形成されているものとして説明したが、これに限ったものではない。例えば、Ｎ型ドリフト層１は、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、もしくはダイヤモンドなどのワイドバンドギャップ半導体からなる基板に形成されてもよい。 <Modification common to the first to seventh embodiments>
In the above description, the N-type drift layer 1 is described as being formed on the substrate 30 made of silicon or the like. However, the present invention is not limited to this. For example, the N-type drift layer 1 may be formed on a substrate made of a wide band gap semiconductor such as silicon carbide (SiC), gallium nitride (GaN), or diamond.

また、以上においては、半導体素子は、ＩＧＢＴ３１であるものとして説明したが、これに限ったものではない。例えば、半導体素子は、ダイオードやＭＯＳトランジスタなどであってもよい。   In the above description, the semiconductor element is assumed to be the IGBT 31, but is not limited thereto. For example, the semiconductor element may be a diode or a MOS transistor.

＜注入マスクの変形例＞
以上に説明した注入マスク１４では、複数の開口部１６の疎密によって、複数の開口部１６の開口率が調整された。これに対し、本変形例に係る注入マスク１４では、複数の開口部１６の面積の大小によって、複数の開口部１６の開口率が調整される。 <Modification of implantation mask>
In the implantation mask 14 described above, the aperture ratio of the plurality of openings 16 is adjusted by the density of the plurality of openings 16. On the other hand, in the implantation mask 14 according to this modification, the aperture ratio of the plurality of openings 16 is adjusted depending on the size of the areas of the plurality of openings 16.

図３０は、本変形例に係る注入マスク１４の一例を示す平面図である。この注入マスク１４において、コーナー部１１に対応する複数の開口部１６の面積が、直線部１０に対応する複数の開口部１６の面積よりも大きくなっている。これにより、注入マスク１４において、コーナー部１１に対応する複数の開口部１６の開口率が、直線部１０に対応する複数の開口部１６の開口率よりも大きくなっている。このような図３０に示される注入マスク１４を用いれば、図５に示した注入マスク１４と同様に、コーナー領域１１ａのＰ型不純物の濃度が直線領域１０ａよりも高い半導体装置（図４）を作製することができる。   FIG. 30 is a plan view showing an example of the implantation mask 14 according to this modification. In the implantation mask 14, the areas of the plurality of openings 16 corresponding to the corner portions 11 are larger than the areas of the plurality of openings 16 corresponding to the straight portions 10. Thereby, in the implantation mask 14, the aperture ratio of the plurality of openings 16 corresponding to the corner portion 11 is larger than the aperture ratio of the plurality of openings 16 corresponding to the linear portion 10. If such an implantation mask 14 shown in FIG. 30 is used, a semiconductor device (FIG. 4) in which the concentration of the P-type impurity in the corner region 11a is higher than that in the straight region 10a, as in the implantation mask 14 shown in FIG. Can be produced.

なお、図３０に示される注入マスク１４では、コーナー部１１に対応する開口部１６の接線方向及び法線方向の長さを、直線部１０に対応する開口部１６の接線方向及び法線方向の長さよりも大きくすることにより、前者の面積を、後者の面積よりも大きくしている。しかしこれに限ったものではなく、コーナー部１１に対応する開口部１６の接線方向及び法線方向いずれか一方の方向の長さを、直線部１０に対応する開口部１６の当該一方の方向の長さよりも大きくし、他方の長さをほぼ同じにすることにより、前者の面積を、後者の面積よりも大きくしてもよい。   In the implantation mask 14 shown in FIG. 30, the lengths of the tangential direction and the normal direction of the opening 16 corresponding to the corner portion 11 are set in the tangential direction and the normal direction of the opening 16 corresponding to the straight portion 10. By making it larger than the length, the former area is made larger than the latter area. However, the present invention is not limited to this, and the length of one of the tangential direction and the normal direction of the opening 16 corresponding to the corner portion 11 is set to the length of the one direction of the opening 16 corresponding to the straight portion 10. The area of the former may be made larger than the area of the latter by making it larger than the length and making the other length substantially the same.

また、図５、図１３、図３０に示した構成では、各開口部１６の形状は正方形としているが、これに限ったものではなく、円、長方形、楕円などの他の形状でも同様の効果を得ることができる。また、巨視的にみて、コーナー部１１の濃度が直線部１０のよりも高い構成を、ラインパターン、ドットパターンのみで構成することも可能である。   In the configurations shown in FIGS. 5, 13, and 30, the shape of each opening 16 is a square. However, the shape is not limited to this, and the same effect can be obtained with other shapes such as a circle, a rectangle, and an ellipse. Can be obtained. In addition, when viewed macroscopically, a configuration in which the density of the corner portion 11 is higher than that of the straight portion 10 can be configured with only a line pattern and a dot pattern.

また、以上においては、注入マスクとして、基板３０上に形成されたシリコン酸化膜１４を用いた場合について説明した。しかしこれに限ったものではなく、レジストなど、通常の半導体プロセスでマスクとして用いられるものを、注入マスクとして用いてもよい。また、ハーフトーンマスクやグレイトーンマスクなどのフォトマスクを注入マスクとして用いて、Ｐ型不純物領域２を一括して形成してもよい。   In the above description, the case where the silicon oxide film 14 formed on the substrate 30 is used as the implantation mask has been described. However, the present invention is not limited to this, and a resist or the like used as a mask in a normal semiconductor process may be used as an implantation mask. Alternatively, the P-type impurity region 2 may be formed in a lump by using a photomask such as a halftone mask or a graytone mask as an implantation mask.

また、以上においては、局所的に開口率が異なる注入マスクを用いて、イオン注入を行うことによって不純物濃度の異なるＰ型不純物領域２を形成する方法について説明した。しかしこれに限ったものではなく、複数の注入マスクを用いるとともに、異なるまたは同様のドーズ量で複数回のイオン注入を行うことによってＰ型不純物領域２を形成してもよい。また、複数のマスクパターンを用いるとともに、異なるまたは同様のドーズ量で複数回のイオン注入を行うことによってＰ型不純物領域２を形成してもよい。   In the above description, the method for forming the P-type impurity regions 2 having different impurity concentrations by performing ion implantation using an implantation mask having locally different aperture ratios has been described. However, the present invention is not limited to this, and the P-type impurity region 2 may be formed by using a plurality of implantation masks and performing ion implantation a plurality of times with different or similar doses. The P-type impurity region 2 may be formed by using a plurality of mask patterns and performing ion implantation a plurality of times with different or similar doses.

なお、以上で説明した各図面は、構造等を簡易的に分かりやすく示したもので、図面における縮小や縦横比、繰り返し用いられるパターンの数などは正確ではない。また、以上に開示された実施の形態は全ての点で例示に過ぎず、本発明を制限するものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態の内容だけではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。   Each drawing described above shows the structure and the like in a simple and easy-to-understand manner, and the reduction and aspect ratio in the drawing, the number of patterns used repeatedly, and the like are not accurate. Moreover, it should be considered that embodiment disclosed above is only an illustration in all the points and does not restrict | limit this invention. The scope of the present invention is shown not only by the contents of the above-described embodiment but also by the scope of claims, and is intended to include all modifications and variations within the scope and meaning equivalent to the scope of claims. .

また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能であり、これまで記載した構造及び製造方法は、適宜組み合わせることが可能である。   Further, within the scope of the present invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted, and the structure and manufacturing method described thus far. Can be combined as appropriate.

１ Ｎ型ドリフト層、２ Ｐ型不純物領域、２ａ，２ｂ 部分領域、１０ 直線部、１０ａ 直線領域、１１ コーナー部、１１ａ コーナー領域、１４ 注入マスク、１６ 開口部、２０ 濃度緩和領域、２３ フィールドプレート、２５ 第１フローティングフィールドプレート、２６ 第２フローティングフィールドプレート、３１ ＩＧＢＴ、３２ 終端構造。   1 N-type drift layer, 2 P-type impurity region, 2a, 2b partial region, 10 linear portion, 10a linear region, 11 corner portion, 11a corner region, 14 implantation mask, 16 opening portion, 20 concentration relaxation region, 23 field plate 25 First floating field plate, 26 Second floating field plate, 31 IGBT, 32 Termination structure.

Claims (14)

半導体素子が設けられた第１導電型のドリフト層と、
前記半導体素子の平面視での外周部を囲んで前記ドリフト層に形成され、終端構造を構成する第２導電型の環状の不純物領域と
を備え、
前記環状の不純物領域は、
直線領域を含む直線部と、前記第２導電型の不純物の濃度が前記直線領域よりも高いコーナー領域を含むコーナー部とを有し、
逆方向電圧が印加された際の前記直線部の電界強度が、前記不純物領域の内周側から外周側に向かう方向に関して内周側で最大となる前記不純物の濃度で、前記直線部が形成されている、半導体装置。 A first conductivity type drift layer provided with a semiconductor element;
An annular impurity region of a second conductivity type that is formed in the drift layer so as to surround an outer peripheral portion in plan view of the semiconductor element and constitutes a termination structure;
The annular impurity region is
A straight portion including a straight region, and a corner portion including a corner region in which the concentration of the impurity of the second conductivity type is higher than that of the straight region,
The linear portion is formed at the concentration of the impurity at which the electric field strength of the linear portion when a reverse voltage is applied is maximized on the inner peripheral side in the direction from the inner peripheral side to the outer peripheral side of the impurity region. A semiconductor device. 請求項１に記載の半導体装置であって、
前記不純物領域における前記第２導電型の不純物の濃度は、前記不純物領域の内周側から外周側に向かうにつれて連続的または段階的に減衰する、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the concentration of the second conductivity type impurity in the impurity region attenuates continuously or stepwise from the inner peripheral side to the outer peripheral side of the impurity region. 請求項１に記載の半導体装置であって、
前記コーナー領域における前記第２導電型の不純物の濃度は、前記不純物領域の内周側から外周側に向かう方向に対して一定であり、
前記コーナー領域以外の前記不純物領域における前記第２導電型の不純物の濃度は、前記不純物領域の内周側から外周側に向かうにつれて連続的または段階的に減衰する、半導体装置。 The semiconductor device according to claim 1,
The concentration of the second conductivity type impurity in the corner region is constant with respect to the direction from the inner periphery side to the outer periphery side of the impurity region,
The semiconductor device, wherein the concentration of the impurity of the second conductivity type in the impurity region other than the corner region attenuates continuously or stepwise from the inner peripheral side to the outer peripheral side of the impurity region. 請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記直線部及び前記コーナー部の少なくともいずれか一方は、
前記直線領域と前記コーナー領域との間に形成された、前記第２導電型の不純物の濃度が前記直線領域よりも高く前記コーナー領域よりも低い中間領域をさらに含む、半導体装置。 A semiconductor device according to any one of claims 1 to 3,
At least one of the straight part and the corner part is
A semiconductor device further comprising an intermediate region formed between the straight region and the corner region, wherein the concentration of the second conductivity type impurity is higher than the straight region and lower than the corner region. 請求項４に記載の半導体装置であって、
前記中間領域における前記第２導電型の不純物の濃度は、前記コーナー領域から前記直線領域に向かうにつれて連続的または段階的に減衰する、半導体装置。 The semiconductor device according to claim 4,
The semiconductor device, wherein the concentration of the second conductivity type impurity in the intermediate region attenuates continuously or stepwise from the corner region toward the linear region. 請求項１乃至請求項５のいずれかに記載の半導体装置であって、
前記不純物領域は、前記不純物領域の内周側から外周側に向かう方向に対して複数に分離されている、半導体装置。 A semiconductor device according to any one of claims 1 to 5,
The semiconductor device, wherein the impurity region is separated into a plurality in a direction from the inner peripheral side to the outer peripheral side of the impurity region. 請求項１乃至請求項６のいずれかに記載の半導体装置であって、
前記不純物領域は、前記不純物領域の周方向に対して複数に分離されている、半導体装置。 A semiconductor device according to any one of claims 1 to 6,
The semiconductor device, wherein the impurity region is separated into a plurality with respect to a circumferential direction of the impurity region. 請求項７に記載の半導体装置であって、
前記不純物領域が前記周方向に分離されることによって形成された複数の部分領域に関し、前記コーナー部の前記部分領域の面積は、前記直線部の前記部分領域の面積よりも大きい、半導体装置。 The semiconductor device according to claim 7,
With respect to the plurality of partial regions formed by separating the impurity regions in the circumferential direction, a semiconductor device in which an area of the partial region of the corner portion is larger than an area of the partial region of the linear portion. 請求項１乃至請求項８のいずれかに記載の半導体装置であって、
前記不純物領域上に絶縁膜を介して形成された環状の第１フィールドプレート
をさらに備える、半導体装置。 A semiconductor device according to any one of claims 1 to 8,
A semiconductor device further comprising an annular first field plate formed on the impurity region via an insulating film. 請求項９に記載の半導体装置であって、
前記第１フィールドプレート上に絶縁膜を介して形成された環状の第２フィールドプレートをさらに備え、
前記第１及び第２フィールドプレートと前記不純物領域とは容量結合を形成する、半導体装置。 The semiconductor device according to claim 9,
An annular second field plate formed on the first field plate via an insulating film;
The semiconductor device, wherein the first and second field plates and the impurity region form capacitive coupling. （ａ）半導体素子が設けられた第１導電型のドリフト層に対し、複数の開口部を有する注入マスクを用いて第２導電型の不純物をイオン注入することによって、前記半導体素子の平面視での外周部を囲んで終端構造を構成する環状の不純物領域を形成する工程と、
（ｂ）前記不純物領域の前記第２導電型の不純物を熱拡散させる工程と
を備え、
前記工程（ａ）で用いる前記注入マスクにおいて、前記不純物領域が有するコーナー部に対応する前記複数の開口部の開口率が、前記不純物領域が有する直線部に対応する前記複数の開口部の開口率よりも大きい、半導体装置の製造方法。 (A) A second conductivity type impurity is ion-implanted into the first conductivity type drift layer provided with the semiconductor element using an implantation mask having a plurality of openings, whereby the semiconductor element is viewed in a plan view. Forming an annular impurity region that surrounds the outer peripheral portion of the terminal structure to form a termination structure;
(B) thermally diffusing the impurity of the second conductivity type in the impurity region,
In the implantation mask used in the step (a), an aperture ratio of the plurality of openings corresponding to a corner portion of the impurity region is an aperture ratio of the plurality of openings corresponding to a straight portion of the impurity region. The manufacturing method of a semiconductor device larger than the above. 請求項１１に記載の半導体装置の製造方法であって、
前記コーナー部に対応する前記複数の開口部が、前記直線部に対応する前記複数の開口部よりも密である、半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
The method for manufacturing a semiconductor device, wherein the plurality of openings corresponding to the corner portions are denser than the plurality of openings corresponding to the straight portions. 請求項１１または請求項１２に記載の半導体装置の製造方法であって、
前記複数の開口部同士の間隔が、前記不純物領域の内周側から外周側に向かうにつれて広くなる、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 11 or claim 12,
A method of manufacturing a semiconductor device, wherein an interval between the plurality of openings is increased from an inner peripheral side to an outer peripheral side of the impurity region. 請求項１１乃至請求項１３のいずれかに記載の半導体装置の製造方法であって、
前記コーナー部に対応する各前記開口部の面積が、前記直線部に対応する各前記開口部の面積よりも大きい、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 11 to 13,
The method of manufacturing a semiconductor device, wherein an area of each opening corresponding to the corner portion is larger than an area of each opening corresponding to the straight portion.
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