JP2014525708A - 時分割多重信号をスイッチングするためのネットワーク要素 - Google Patents

Abstract

時分割多重信号のスイッチングのために設計されたネットワークノードが、複数のラインカードＬＣＩ−ＬＣｎと、これらのラインカードＬＣＩ−ＬＣｎを互いに接続するスイッチファブリックＳＦと、制御システムＣＳとを含む。スイッチファブリックＳＦは、セルのセルヘッダに含まれるアドレスに基づいて、事前定義されたセルフォーマットのセルをスイッチングするように構成された１つまたは複数のスイッチモジュールＳＥＴ−ＳＥｎを有するセルベースのスイッチである。ラインカードＬＣＩ−ＬＣｎは、入力された時分割多重信号を事前定義されたセルフォーマットのセルに入れるようにセグメント化して、各セルにアドレス情報を追加するため、および前記スイッチファブリックＳＦから受け取られたセルを再組み立てして、出力される時分割多重信号にするためのセグメント化−再組み立てデバイスＳＡＲＩ−ＳＡＲｎを有する。制御システムＣＳは、スイッチファブリックＳＦのスイッチングされるポートに接続され、さらに事前定義されたセルフォーマットのセルを使用してスイッチファブリックＳＦを介してラインカードＬＣＩ−ＬＣｎを相手に制御メッセージおよび／または運用−管理−保守／ＯＡＭ／メッセージを交換する。

Description

本発明は、通信の分野に関し、より詳細には、トランスポートネットワークにおける時分割多重信号をスイッチングするためのネットワーク要素および関連する方法に関する。

パケット交換サービスが、現在、増加傾向にあるが、トランスポートネットワークは、依然として、一定速度のトランスポート信号が時分割多重化された下位速度の信号をトランスポートするＳＤＨ（同期デジタル階層）、ＳＯＮＥＴ（同期光ネットワーク）、およびＯＴＮ（光トランスポートネットワーク）などの回線交換技術に主に依拠している。ペイロード信号は、ＳＤＨ／ＳＯＮＥＴにおいて仮想コンテナと呼ばれ、ＯＴＮにおいてＯＤＵｋと呼ばれる多重化単位に入るようにマップされる。多重化単位は、ネットワークを通過する終端間経路を表し、ネットワークにおける接続は、連続するすべてのトランスポートフレーム内で同一の相対的位置に存在する対応する多重化単位をその経路上に半永久的にスイッチングするようにネットワーク要素を構成することによって確立される。

ネットワーク要素は、例えば、アド／ドロップマルチプレクサおよびデジタルクロスコネクトである。そのようなネットワーク要素は、Ｉ／Ｏ（入出力）ポートと、Ｉ／Ｏポートを互いに接続するスイッチマトリックスとを含む。ネットワークにおいて経路を確立するのに多重化単位のレベルで実行される必要があるスイッチング機能は、空間領域と時間領域の両方における、すなわち、異なる複数のＩ／Ｏポート間と異なる複数のタイムスロット位置間のスイッチングを包含する。通常、トランスポート信号は、入力ポートでタイミングが再調整されて、揃えられ、さらにスイッチング機能が、この揃えられた信号のタイムスロットに対して、事前構成された相互接続マップに従って共通のシステムクロックと同期して実行される。そのようなネットワーク要素は、通常、Ｉ／Ｏ機能およびスイッチング機能のために専用の集積回路を使用する。

自己ルーティングされるセルファブリックを利用するネットワークノードが、欧州特許第ＥＰ２２００２００Ｂ１号により知られている。時分割多重信号は、入力において同一の長さのセルにセグメント化され、アドレス情報が各セルに追加される。第１のアドレス部分は、セルスイッチングの際に空間スイッチングのために使用され、第２の部分は、それぞれの出力ラインカード上で、時間領域内で或るタイムスロットに属するセルをスイッチングするために使用される。前述のアドレス情報は、ネットワークノードにローカルであり、すなわち、外部からは見えない。

欧州特許第２２００２００号明細書 欧州特許第１３８５２９６号明細書

ＩＴＵ−Ｔ Ｇ．７０７ ＩＴＵ−Ｔ Ｇ．７０９

時分割多重信号をスイッチングするために設計されたネットワークノードが、複数のラインカードと、ラインカードを互いに接続するスイッチファブリックと、制御システムとを含む。スイッチングファブリックは、事前定義されたセルフォーマットのセルを、それらのセルのセルヘッダに含まれるアドレスに基づいてスイッチングするように構成された１つまたは複数のスイッチモジュールを有するセルベースのスイッチである。これらのラインカードは、入力された時分割多重信号を、事前定義されたセルフォーマットのセルにセグメント化して、各セルにアドレス情報を追加するため、および前記スイッチファブリックから受け取られたセルを再組み立てして、出力される時分割多重信号にするためのセグメント化−再組み立てデバイスを有する。制御システムは、スイッチファブリックのスイッチングされるポートに接続され、セルフォーマットを使用してスイッチファブリック（ＳＦ）を介してラインカードを相手に制御メッセージおよび／または運用−管理−保守（ＯＡＭ）メッセージを交換する。

トランスポートネットワークにおけるＴＤＭ信号は、パフォーマンス監視、障害検出、アラーム伝搬、保護スイッチング、およびその他多くを含む運用、管理、および保守（ＯＡＭ）目的のオーバーヘッド情報を含む。或るオーバーヘッド情報は、通常、ラインカードに終端し、中央制御システムによって収集される、または処理される。ラインカード上の複数の機能ブロックが、制御システムによってさらに構成される必要がある。通常、ネットワークノードの制御システムとラインカードの間で、イーサネット（登録商標）インターフェースなどの専用のインターフェースが、そのような種類のＯＡＭ情報交換のために提供される。

ラインカードと制御システムの処理機能の間のそのような制御情報およびメタ情報のトランスポートのため、ＴＤＭ回路も実装するセルスイッチファブリックが利用される。メタデータは、ラインカードと制御システムの間で、ラインカード間のＴＤＭ回路と同様に別のフローでトランスポートされる。このことは、セルスイッチを再使用することによって別個の通信機能の必要性を回避し、さらにラインカードと制御システムの間の通信のためにセルスイッチによってもたらされる確保された帯域幅、待ち時間限度、および障害冗長性を保障する。ＴＤＭトラフィックをトランスポートするのにサービス品質保障が、いずれにしても必要とされ、さらに前述の目的で再利用される。したがって、セルファブリック、およびセルファブリックの使用の複雑さがさらに増すことはない。

別個の通信機能を取っておくことは、その通信機能が、この事例では、冗長性およびスケーラビリティに関する、本発明を使用すると必要とされない特定のニーズに応える必要があるので、ネットワークノードのマルチシェルフ実施例において特に有利である。

次に、本発明の好ましい実施形態を、添付の図面を参照して説明する。

セルベースのスイッチファブリックを有するネットワーク要素の知られているアーキテクチャを示す図である。 内部ＯＡＭ通信がセルベースのスイッチファブリックを介してルーティングされるノードアーキテクチャを示す図である。 図２のネットワークノードにおいて使用されるラインカードを示すブロック図である。 図２のネットワークノードを介してクロスコネクションを構成する情報交換を示す図である。 図２のネットワークノードにおける通信チャネルデータのルーティングを示す図である。 図２のネットワークノードにおけるラインカードと中央コントロールの間のオーバーヘッド情報の通信を示す図である。

自己ルーティングセル交換スイッチファブリックを有するネットワーク要素が、図１に示される。このネットワーク要素は、複数の入力ポートと、複数の出力ポートとを含む。簡明のため、１つだけの入力ポートＩ、および１つだけの出力ポートＯが示される。入力ポートおよび出力ポートは、ラインカードＴＩＯ上に配置される。ラインカードは、受信機機能ＲＸと、送信機機能ＴＸとを含む。図１では、１つだけの受信機機能ＴＩＯ−ＲＸ、および１つだけの送信機機能ＴＩＯ−ＴＸが示される。しかし、現実の応用におけるネットワークノードは、例えば、３２枚などの、複数のラインカードを有することを明記しておく。さらに、各ラインカードは、複数の入力と、対応する出力ポートとを含み得る。或る実施形態において、各ラインカードは、１０Ｇｂ／秒のＴＤＭ信号のための８つの入力ポートと、８つの対応する出力ポートとを有する。合計で、このことは、２．５Ｔｂ／秒のシステム容量という計算になる。

ラインカードは、複数のスイッチモジュールＳＥ１−ＳＥｎから構築されたスイッチファブリックＳＦに接続される。これらのモジュールＳＥ１−ＳＥｎは、マトリックスアダプタＭＡと協働する、セルスイッチングをサポートする全二重スイッチング容量を有する自己ルーティングスイッチ要素である。そのようなスイッチモジュールは、市販されており、通常、イーサネットトラフィックまたは他の種類のパケット交換トラフィックのスイッチングのために使用される。そのようなスイッチモジュールは、比較的大量に生産される既製の構成要素である。ＴＤＭアプリケーションのためのこれらのデバイスの再利用は、手頃な価格で最高レベルで統合された最新の技術を使用して大型のネットワーク要素を構築することを可能にする。

或る実施形態において、ネットワークノードは、２．５Ｔｂ／秒のシステム容量を有することが可能である。スイッチファブリックＳＦは、設備保護および負荷分散の目的で、５つのファブリックカード上に配置された２０のスイッチモジュールに加えて、３つのファブリックボード上に配置された１２のスイッチモジュールを含む。各スイッチモジュールは、６．２５Ｇｂ／秒で６４×６４のラインのスイッチ容量を有する。この選択、および大きさの設定は、例に過ぎず、必要に応じて、さらに利用可能な構成要素に応じて、スケール変更され得ることを理解されたい。

ラインカードＴＩＯは、ＴＤＭフレーマ１０と、セグメント化−再組み立て（ＳＡＲ）機能のためのモジュール１１と、マトリックスアダプタ（ＭＡ）１２とを含む。受信方向（入口側）で、ＴＤＭフレーマ１０が、受信されたトランスポート信号のトランスポートオーバーヘッドを終端させる。さらに、フレーマは、受信された信号に関するタイミング再調整および整列の機能も実行する。ＳＡＲモジュール１１が、受信されたＴＤＭ信号の中のタイムスロットから多重化単位を抽出し、これらの多重化単位をセルフォーマットに変換する。また、ＳＡＲモジュールは、後段でより詳細に説明されるとおり、アドレス情報を含むセルヘッダを各セルに挿入することもする。マトリックスアダプタ１２が、これらのセルを、スイッチファブリックＳＦのスイッチ要素ＳＥ１−ＳＥｎに分配する。そのようなマトリックスアダプタもやはり、イーサネットアプリケーションまたはパケット交換アプリケーションにおいて使用されるように市販されている。

さらに、ネットワーク要素は、制御システムＣＳを含み、後段でより詳細に説明されるとおり、制御システムＣＳを介して、ラインカードが構成され得る。また、制御システムＣＳは、受信側ＴＤＭフレーマに終端したオーバーヘッド情報を受け取るとともに、送信側ＴＤＭフレーマによって挿入されるべきオーバーヘッド情報をもたらすこともする。

ラインカードＴＩＯ−ＴＸの送信側（出口側）が、図１の右側に示される。送信方向で、マトリックスアダプタ１３が、スイッチマトリックスＳＭからセルを受け取り、これらのセルを順序付け、さらにこれらのセルをＳＡＲモジュール１４に供給する。

ＳＡＲモジュールが、受け取られたセルから有用なデータを抽出し、これらのセルを再組み立てして多重化単位にする。ＴＤＭフレーマ１５が、これらの多重化単位を、前方に伝送するための新たに生成されたＴＤＭフレームに入れるようにマップする。

説明されるとおり、図１における信号フローは、左から右に進む。同一の長さのフレームに構造化されたＴＤＭライン信号が、入力ポートＩで受信される。この実施形態において、ライン信号は、１０Ｇｂｉｔ／秒の容量を有するＳＴＭ６４信号であることが可能である。ＳＴＭ６４フレームは、より高次の６４個の多重化単位ＶＣ−４を含む。代替として、４×ＳＴＭ１６もしくは１６×ＳＴＭ４で多重化されたライン信号、またはそのようなライン信号の組み合わせが使用され得る。さらに、ＳＯＮＥＴ等価物ＳＴＳ−１９２が同様にライン信号として使用され得る。いずれにしても、スイッチング粒度は、１／３ ＳＴＭ１に相当するＳＴＳ−１として選択される。しかし、これは、内部スイッチングエンティティに過ぎず、その一方で、フレーム処理は、スイッチングに先立って行われ、したがって、例えば、ＳＴＭ１は、独立した３つの「擬似」ＳＴＳ−１としてスイッチングされ得る。実際のフレーム処理は、ＳＴＭ６４フレームのセクションオーバーヘッドを終端させ、それらのフレームのＡＵポインタを処理するＴＤＭフレーマ１０によって行われ得る。

同じことが、ＯＴＵｋにおいてトランスポートされるＯＴＮ ＯＴＭ−ｍ．ｎ／ＯＴＵｋ信号およびＯＤＵｋ多重化単位にも同様に適用され得る。

ＴＤＭフレーマ１０の出力は、やはりフレームに構造化されているが、ローカルクロックに同期され、さらにフレームヘッダ（セクションオーバーヘッド）が抽出されている連続的なビットストリームである。多重化単位は、各フレーム内の固定のタイムスロット内で見つかる。ＳＡＲモジュール１１が、タイムスロットからこれらの多重化単位を抽出し、ビットストリームを６０Ｂのペイロードセルにセグメント化することによって、これらの多重化単位をセルフォーマットに変換する。ＳＡＲモジュール１１の出力は、６０Ｂのペイロードと、４Ｂのアドレスオーバーヘッドと、フレーミングバイトおよびＣＲＣバイトを含むさらなる８Ｂのセルヘッダとを有するセルフォーマットを有する。

ＭＡ１２、ＭＡ１３、およびスイッチファブリックＳＦの間のインターフェースは、送信側ＭＡ１３におけるセルの順序を受け持つタイムスタンプをさらに含む９バイトのセルヘッダを有する独自のインターフェースである。

４Ｂのアドレスフィールドは、２Ｂのファブリックヘッダと、２ＢのＴＤＭヘッダとを含む。このファブリックヘッダは、スイッチファブリックによって調べられる。このファブリックヘッダは、セルが向う出力ポートをアドレス指定するアドレスを含む。各ラインカードには、８つの出力ポートがあり、ファブリックヘッダは、宛先ＭＡを識別する１１ビットと、その宛先ＭＡによる供給を受ける出力ポートを識別する４ビットとを含む。最初のビットは、さらに後段でより詳細に説明されるとおり、ユニキャスト接続をマルチキャスト接続から区別するのに使用される。ユニキャスト接続の場合、このビットは、「０」に設定される。

ＴＤＭアドレスは、送信側ＳＡＲモジュールによって調べられ、１６ビットの出口識別子を含む。最下位の８ビットは、セルが属する出力信号のタイムスロットを示す。この実施形態におけるネットワーク要素は、ＳＴＳ−１（同期トランスポート信号レベル１）の粒度でスイッチングを行うので、１０Ｇの出力信号（ＳＴＭ６４またはＳＴＭ−１９２）内に１９２のタイムスロットが存在する。このため、８ビットでこれらのタイムスロットをアドレス指定するのに十分である（２^８＝２５６）。最上位の８ビットは、セルペイロードがマップされるタイムスロットが属する１０Ｇの信号を識別する。このことは、ファブリックヘッダＨ１、Ｈ２の情報に鑑みて冗長であるように思われ得るが、例えば、保護スイッチングのために、システムにおける信号を明確に識別するようにマルチキャスト接続が関与する場合、役立つことが分かる。

構想されるＴＤＭアプリケーションの場合、事前定義された固定長のセルを使用することが好ましい。しかし、利用可能なセルファブリック要素は、可変長のセルをサポートすることも可能であることに留意されたい。

図１に示されるネットワークノードは、引用により本明細書に組み込まれている欧州特許第ＥＰ２２００２００Ｂ１号により知られている。このネットワークノードにおいて、ローカル制御システムＣＳと様々なラインカードおよびマトリックスボードの間の相互接続は、イーサネットなどのローカルエリアネットワークの形態の直接の相互接続を介して実施される。

要するに、接続は、入口側でセルアドレスを設定することによってもたらされる。ファブリックアドレスは、宛先ＭＡポートをアドレス指定し、ＴＤＭアドレスは、発信されるタイムスロットをアドレス指定する。ファブリックＳＦの接続は、制御システムＣＳによって評価され、ラインカードのセグメント化−再組み立て（ＳＡＲ）機能にダウンロードされる。ファブリック全体に関する宛先ヘッダは、経路（ＳＮＣＰ）、および毎秒２００回（５ミリ秒サイクル）の速度のライン交換機能（ＭＳＰ）を考慮に入れて計算される。５ミリ秒ごとに、ラインカードおよびファブリックデバイスＳＥ１−ＳＥｎに完全な接続がダウンロードされる。ファブリックＳＥ１−ＳＥｎデバイスは、マルチキャスト接続専用に構成される必要がある。

そのようなネットワークノードの改良された実施形態が図２に示される。ネットワークノードは、スイッチファブリックＳＦに接続された複数のラインカードＬＣ１−ＬＣｎを有する。スイッチファブリックＳＦは、前述したタイプのセルベースの自己ルーティングスイッチファブリックである。各ラインカードＬＣ１−ＬＣｎは、ＴＤＭフレーマと、ＳＡＲモジュールと、マトリックスアダプタＭＡとを有する。制御システムＣＳは、ネットワークノードを介してクロスコネクションを構成するためのファブリックマネージャと、パフォーマンス−アラーム評価制御ブロックと、例えば、制御プレーン通信および管理プレーン通信に関する、埋め込まれた通信チャネルトラフィックを扱うＥＣＣコントローラとを含む。

本発明の或る態様によれば、ラインカードＬＣ１−ＬＣｎと制御システムＣＳの間の内部制御通信およびＯＡＭ通信は、スイッチファブリックＳＦを介してルーティングされる。この目的で、制御システムＣＳは、さらなるマトリックスアダプタＭＡを備え、さらに任意の制御メッセージおよびＯＡＭメッセージが、セグメント化されたＴＤＭトラフィック信号に関して使用されるものと同様である、セル内にカプセル化される。ローカルアドレスが、ラインカードおよび制御システムの様々な機能エンティティ間で制御セルおよびＯＡＭセルをルーティングするようにセルヘッダ内で使用される。

内部制御メッセージおよびＯＡＭメッセージのために使用されるセルフォーマットは、ＴＤＭ回路のために使用されるセルフォーマットと必ずしも同一ではないが、マトリックスアダプタおよびファブリック要素によってサポートされる任意のセルフォーマットを使用することが可能であることを理解されたい。詳細には、複数の用途に関して、可変長のセルが使用されることが可能である一方で、ＴＤＭ回路に関するセルフォーマットは、好ましくは、固定長のセルを使用する。

ラインカードＬＣ１−ＬＣｎ上のＴＤＭフレーマは、受信されたライン信号のオーバーヘッドを終端させ、さらにオーバーヘッド情報様のエラーメッセージ、保護スイッチングプロトコル、検出された誤り、および管理通信信号を制御システムＣＳに転送する。また、ＴＤＭフレーマは、送信方向で信号オーバーヘッドに挿入するために制御システムＣＳから管理通信信号および他の情報を受け取ることもする。

この内部信号交換は、スイッチファブリックＳＦを介してルーティングされる内部アドレスを有するセルを使用して実施される。この目的で、ＴＤＭフレーマと対応するマトリックスアダプタＭＡの間の接続がラインカードＬＣ１−ＬＣｎ上に存在し、これにより、セグメント化−再組み立てブロックＳＡＲがバイパスされる。

前述したとおり、ＴＤＭフローに関するクロスコネクションは、セルヘッダ内の適切なアドレス指定を介して実施される。したがって、クロスコネクションをプロビジョニングするために、制御システムは、セグメント化されたＴＤＭフローのセルに適切なセルアドレスを挿入するようにラインカードにおけるＳＡＲ機能を構成する。ラインカードにおけるＳＡＲ機能を構成する制御情報もやはり、スイッチファブリックを介して制御システムから対応するラインカードにスイッチングされるセルの形態で通信される。内部アドレスが、そのような制御セル内で個々のＳＡＲ機能ブロックをアドレス指定するのに使用される。

図２のネットワークノードのためのラインカードＬＣが図３に示される。このラインカードは、光ファイバリンクに接続されるように８つのＩ／ＯポートＩＯ１−ＩＯ８を含む。各Ｉ／ＯポートＩＯ１−ＩＯ８は、各方向でシリアルインターフェースとパラレルインターフェースの間でデータを変換する、シリアライザ／デシリアライザ（Ｓｅｒｄｅｓ）に接続されたＥ／Ｏ変換器（電気／光）を備える。ラインカードＬＣは、２つのフレーマ回路ＴＦａ、ＴＦｂをさらに含み、各フレーマ回路ＴＦａ、ＴＦｂは、４つのＩ／Ｏポートに応対し、４×１０Ｇの容量を有する。２つのフレーマ回路ＴＦａ、ＴＦｂのそれぞれは、やはり４０Ｇの容量を有するＳＡＲモジュールＳＡＲａ、ＳＡＲｂに接続され、２つのＳＡＲモジュールＳＡＲａ、ＳＡＲｂのそれぞれは、マトリックスアダプタＭＡａ、ＭＡｂに接続される。２つのマトリックスアダプタＭＡａ、ＭＡｂはそれぞれ、４レーン幅のインターフェースを介してスイッチファブリックＳＦに接続される。ラインカードＬＣのすべての機能は、双方向であり、受信機能および送信機能を含むことに留意されたい。ラインカードＬＣ上の相互接続、および外部ファイバ接続が概略で示され、好ましくは、伝送の２つの方向に関して別々の物理接続として実施される。

ラインカードＬＣは、ブリッジの役割をして、チップがインターフェースする場合、異なるタイプを互いに接続するハブ回路Ｔ−ＨＵＢをさらに含む。ハブ回路Ｔ−ＨＵＢは、両方のフレーマ回路ＴＦａ、ＴＦｂ、両方のＳＡＲモジュールＳＡＲａ、ＳＡＲｂ、および両方のマトリックスアダプタＭＡａ、ＭＡｂに接続される。ＯＡＭセルおよび制御セルは、２つのマトリックスアダプタＭＡａ、ＭＡｂのいずれにおいてもセルファブリックＳＦから受け取られて、ハブ回路Ｔ−ＨＵＢを介して、これらのセルの宛先とされる、ＳＡＲモジュールＳＡＲａ、ＳＡＲｂに、またはフレーマ回路ＴＦａ、ＴＦｂに転送されることが可能である。逆に、終端させられたオーバーヘッド情報および他のＯＡＭ信号は、フレーマ回路ＴＦａ、ＴＦｂのいずれか、またはＳＡＲモジュールのいずれかにおいてセルにカプセル化されて、ハブ回路Ｔ−ＨＵＢを介して、制御システムＣＳにさらに伝送するために対応するマトリックスアダプタＭＡａ、ＭＡｂに直接に送られることが可能である。

オプションとして、制御システムＣＳの制御下でラインカードを管理し、構成する、やはりハブ回路Ｔ−ＨＵＢに接続されるさらなるカードコントローラＣＣが提供され得る。しかし、制御システムＣＳが、ハブＴ−ＨＵＢを介してフレーマおよびＳＡＲモジュールを直接に管理して、構成し、このため、ラインカードが、別個のカードコントローラなしに実装されることも可能であるように、カードコントローラＣＣの機能を引き受けることができることも同様に可能である。

各ＳＡＲモジュールは、受け取られたＴＤＭ信号からのタイムスロットをセグメント化してセルにし、ファブリックアドレスおよびＴＤＭアドレスを割り当てる。これらのアドレスは、制御システムＣＳによって事前構成される。ＭＡは、イーサネットデバイスおよび他のパケット交換デバイスの標準の構成要素であり、セルベースのスイッチファブリックＳＦと協働して、送信側ＭＡに相互接続機能をもたらし、送信側ＭＡは、受け取られたセルを、４宛先インターフェースビットに応じて適切な出力ポートに分配する。

図４は、自己ルーティング型セルスイッチＳＦを介してクロスコネクションがどのようにプロビジョニングされるかの例を示す。制御システムＣＳは、接続マップＭＡＰにアクセスを有するファブリックマネージャＦＭを含む。接続マップＭＡＰは、確立されたすべてのクロスコネクションについての、すなわち、いずれの入力からのいずれのタイムスロットが、いずれの出力のいずれのタイムスロットに接続されるかについての構成データを含む。クロスコネクションは、管理要求のために、または保護スイッチイベントの実行のために接続マップが再構成されるまで存続する、半永久的接続である。

クロスコネクションを確立するために、それぞれの入力ポートにおけるＳＡＲ機能は、相次ぐ各セルのヘッダに、クロスコネクトされるべきタイムスロットに対応する適切なアドレスを追加するように構成される必要がある。この実施形態によれば、スイッチファブリックＳＦによって要求されるセルフォーマットを有する構成メッセージが、スイッチファブリックＳＦを介してファブリックマネージャＦＭから、構成されるべきそれぞれの入力のＳＡＲ機能に送られる。構成メッセージを有するセルは、セルのヘッダ内に、宛先とされるＳＡＲ機能ブロックと関係するローカルアドレスを含む。

構成メッセージセルは、ファブリックマネージャＦＭから制御システムＣＳのマトリックスアダプタＭＡ＿ＣＳに送られる。セルスイッチファブリックＳＦを介して、構成メッセージセルは、宛先とされるＳＡＲ機能ブロックが存在する、出力ラインカードのマトリックスアダプタＭＡにスイッチングされる。マトリックスアダプタＭＡから、構成メッセージセルは、ハブ回路Ｔ−ＨＵＢ（図３参照）を介して、宛先とされるＳＡＲ機能に向う。

図４の実施形態において、例として、ラインカードＬＣ１の入力ポートにおけるタイムスロットＡからラインカードＬＣｎの出力ポートにおける別のタイムスロットＢに対するクロスコネクションが確立されるべきであるものと想定される。このため、接続マップＭＡＰは、その新たなクロスコネクションを反映するように再構成され、ファブリックマネージャＦＭが、それぞれの入力のタイムスロットＡからのセグメント化されたデータを有するセルが送られるべきアドレス情報を含む構成ＣＭ１メッセージを、ラインカードＬＣ１上のＳＡＲ機能ＳＡＲ１に送る。このアドレス情報は、セルがスイッチングされる先の出力ポートをアドレス指定する１６ビットのファブリックアドレスに加えて、出力タイムスロットをアドレス指定する８ビットのＴＤＭアドレスを含む。前述したとおり、各ラインカードには、８つの出力ポートがある。したがって、ファブリックアドレスは、宛先ＭＡを識別する１１ビットと、その宛先ＭＡによる供給を受ける出力ポートを識別する４ビットとを含む。最初のビットは、「０」に設定されて、その新たなクロスコネクションがユニキャスト接続であることを示す。

ファブリックマネージャＦＭは、その新たなクロスコネクションについて知らせる第２の構成メッセージセルＣＭ２を、ラインカードＬＣｎのＳＡＲ機能ＳＡＲｎにさらに送る。このことは、ＳＡＲ機能ＳＡＲｎが、対応するクロスコネクションがセットアップされていることを知らずに、その新たなクロスコネクションのセルを受け取った場合、ＳＡＲ機能ＳＡＲｎは、接続ミスマッチが存在するものと考え、したがって、接続ミスマッチアラームを生成して、このクロスコネクションに属するセルをドロップすることになるため、有用である。

さらに、ＳＡＲ機能ＳＡＲ１およびＳＡＲｎが、構成要求の適切な受信および実行を確認する確認メッセージセルをファブリックマネージャに送り返すことが有利である。この確認応答を受け取ると、接続マップＭＡＰにおけるその新たなクロスコネクションのステータスが、待ち状態からプロビジョニング済みに変更される。

１つの入力ポートから１つの出力ポートに時間領域および空間領域においてＴＤＭサブ信号をスイッチングすることを可能にする前述したアドレス機構に加えて、この実施形態のネットワーク要素は、複数の出力ポートに入力信号を送る能力をさらに提供する。そのような接続は、マルチキャスト接続と呼ばれる。このことのために、セルヘッダ内のファブリックアドレスは、１５ビットのマルチキャストアドレスで置き換えられ、さらにファブリックモジュールＳＥ１からＳＥｎおよびＭＡが、或るマルチキャストアドレスを有するセルを適切なマルチキャスト出力ポートにスイッチングするように構成される。そのようなマルチキャスト接続は、入力信号が冗長なリンクを介して送られる必要がある保護スイッチングのために主に使用される。マルチキャスト接続の場合、ファブリックヘッダの最初のビットは、「１」に設定される。そのようなマルチキャスト接続を実施するのに、ファブリックマネージャは、それぞれのラインカードにおけるＳＡＲ機能に構成メッセージセルを送るだけでなく、ファブリックモジュールＳＥ１−ＳＥｎおよび宛先マトリックスアダプタにも構成メッセージセルを送る。

自己ルーティングされるセルを使用するノード内部制御およびＯＡＭシグナリングの第２の実施形態が、図５に示される。前述したとおり、各ラインカードは、受け取られたＴＤＭ信号のオーバーヘッドバイトを終端させて、オーバーヘッドバイトを、送信されるべきＴＤＭ信号に挿入するＴＤＭフレーマを有する。ＴＤＭ信号のオーバーヘッドの中の１つまたは複数のバイトを使用する、オーバーヘッドの一部分は、埋め込まれた通信チャネル（ＥＣＣ）と呼ばれる。

ＥＣＣは、ネットワーク管理システムとネットワークにおけるノードの間の通信のため、およびネットワークノード間の通信のために使用される。そのような通信は、アラーム伝搬、ネットワークノードの構成、パフォーマンス監視データの収集、およびその他多くを含む。

また、ＥＣＣは、ネットワークノードにローカルで関連付けられた分散型制御プレーンコントローラ間の制御プレーン内の通信のためにも使用され得る。制御プレーン通信は、接続のプロビジョニングのため、およびトポロジ情報およびリンク状態情報の交換のためにＧＭＰＬＳ／ＡＳＯＮプロトコルスイートを使用する。

このため、ＥＣＣは、ネットワーク要素の管理および監督をサポートして、ＤＣＮ（データ通信ネットワーク）の一部となるように、ネットワーク要素間の通信のために使用される。ＥＣＣの実例が、ＳＤＨ／ＳＯＮＥＴ信号（ＩＴＵ−Ｔ Ｇ．７０７）のセクションオーバーヘッドの中のＤＣＣバイト、およびＯＴＮ信号（ＩＴＵ−Ｔ Ｇ．７０９）のＯＴＵｋ／ＯＤＵｋオーバーヘッドの中のＧＣＣバイトである。

ＥＣＣ上の通信は、通常、ＩＰベースまたはＯＳＩベースでルーティングされるパケットプロトコルを使用する。ラインカード上に終端させられるＥＣＣ上のいずれのパケットトラフィックも、ネットワークノードにおけるルーティング機能に向かい、このルーティング機能が、各パケットに関して、パケットアドレスおよびローカルルーティングテーブルに基づいて、そのパケットがいずれの出力ＥＣＣに転送される必要があるかを判定する。ＥＣＣ通信に関するより詳細な概略は、引用により本明細書に組み込まれている欧州特許第ＥＰ１３８５２９６Ｂ１号において見ることができる。

図５の実施形態におけるルーティング機能は、制御システムＣＳの一部であるＥＣＣコントローラＥＣによって実施される。各ラインカードとＥＣＣコントローラの間のイーサネットインターフェースおよびイーサネット接続の代わりに、セルスイッチングされるフローは、ＥＣＣをそれぞれ終端させるＴＤＭフレーマ間のスイッチファブリックＳＦ、およびＥＣＣコントローラＥＣを介して実施される。

ＥＣＣコントローラＥＣは、マトリックスアダプタＭＡ＿ＣＳを介してスイッチファブリックＳＦに接続され、さらにセルスイッチを介してノードのラインカードＬＣ１−ＬＣｎに向けて通信することができる。セルスイッチＳＦを介して各ＥＣＣチャネルに関して別々の双方向フローＥＣＣ１−ＥＣＣｎがプロビジョニングされる。それらのフローは、それぞれのＥＣＣチャネルのプロパティに対応し、例えば、ＤＣＣ−Ｒチャネルに関して１９２ＭＢｉｔ／秒の確保された帯域幅、およびＤＣＣ−Ｍチャネルに関して５７６ＭＢｉｔ／秒の確保された帯域幅を実施する。ＯＴＵｋ／ＯＤＵｋ ＧＣＣ０／１／２に関する特定の帯域幅は、ｋの値に依存する。

ＥＣＣコントローラＥＣとラインカードＬＣ１−ＬＣｎの間のセルフローＥＣＣ１−ＥＣＣｎは、例えば、ネットワーク管理システムによるＩＰ／ＯＳＩトラフィックのルーティングおよび転送のための関連するＩＰインターフェースまたはＯＳＩインターフェースのＥＣＣ終端およびＥＣＣインスタンス化のプロビジョニングによって、関連するＥＣＣが終端させられて、ＤＣＮリンクとして使用されるように構成される場合、双方向の一定ビットレートのフローとしてインスタンス化される。このプロビジョニングは、各ＥＣＣに関して別々に、独立して行われる。

ＥＣＣコントローラＥＣは、必要なルーティングプロトコル、例えば、ＯＳＰＦ、ＩＳ−ＩＳ、およびＯＳＩ基準モデル層３転送（ＩＰおよび／またはＯＳＩ）を実施するためのＩＰルータおよび／またはＯＳＩルータである。ＥＣＣコントローラＥＣは、他のＤＣＮインターフェース、例えば、ＬＡＮインターフェースをさらに有し得る。

図５で、ラインカードＬＣ１上のＴＤＭフレーマＴＦ１が、ラインカードＬＣ１において受け取られたＴＤＭ信号を終端させる。受け取られたＴＤＭ信号のＥＣＣバイトは、管理プレーン通信のためのＩＰパケットを含む。例えば、ＥＣＣは、ローカルノードを宛先とする管理メッセージのＩＰパケット、およびラインカードＬＣｎに接続されたネットワークノードを宛先とする他のＩＰパケットを伝送することが可能である。

ＴＤＭフレーマＴＦ１は、終端させられたＥＣＣからすべてのＩＰパケットを取り出し、これらのパケットを等しい長さのセグメントに細断し、さらにこれらのセグメントを、セルスイッチファブリックＳＦによって要求されるセルフォーマットのセルに入れるようにマップする。これらのＥＣＣセルのそれぞれは、そのＥＣＣセルのヘッダ内にＥＣＣコントローラＥＣのローカルアドレスを有する。

ハブＴ−ＨＵＢ（図３参照）を介して、これらのＥＣＣセルは、マトリックスアダプタＭＡ１に転送され、これにより、ＳＡＲモジュールＳＡＲ１をバイパスする。マトリックスアダプタＭＡ１は、これらのＥＣＣセルを、スイッチファブリックＳＦを介して制御システムＣＳのマトリックスアダプタＭＡ＿ＣＳに送る。マトリックスアダプタＭＡ＿ＣＳは、セルをＥＣＣコントローラＥＣに転送する。

ＥＣＣコントローラＥＣが、マトリックスアダプタＭＡ＿ＣＳから受け取られたすべてのＥＣＣセルを再組み立てし、これらのセルに含まれるＩＰパケットのＩＰヘッダを処理する。ローカルノードを宛先とするＩＰパケットが、ＥＣＣコントロールＥＣによって評価され、場合により、ＬＡＮインターフェース（図５）を介してノードローカルコントローラに転送され、さらに他のノードを宛先とするＩＰパケットが、ラインカード上のそれぞれのＴＤＭフレーマに転送される。

例えば、ＩＰパケットのうちのいくつかは、（図４の実施形態におけるとおり）新たなクロスコネクションをセットアップすることを要求するネットワーク管理システムからの管理メッセージを含み得る。ＥＣＣコントローラＥＣが、このメッセージを評価し、要求されたクロスコネクションを接続マップＭＡＰの構成データに追加する。次に、ＥＣＣコントローラＥＣは、確認応答を伴うＩＰパケットを送り返すことによってこの要求に応答する。ＥＣＣコントローラＥＣは、確認応答メッセージを伴うＩＰパケットを複数のセグメントに分割して、これらのセグメントを、スイッチファブリックＳＦを介してスイッチングするために複数のセルに入れるようにマップする。これらのセルは、ラインカードＬＣ１上のＴＤＭフレーマＴＦ１にアドレス指定され、ＴＤＭフレーマＴＦ１においてＩＰパケットが再組み立てされて、発信されるＴＤＭ信号のＥＣＣに入れられる。

他のノードを宛先とするＩＰパケットは、前方に伝送するために適切なラインカードに向かわせられる。例えば、ＩＰパケットが、光リンクを介してラインカードＬＣｎに接続されたネットワークノードにアドレス指定され得る。ＥＣＣコントローラＥＣまたは別のノードローカルコントローラが、ＥＣＣコントローラＥＣまたはその別のノードローカルコントローラのルーティングテーブルおよび宛先ＩＰに基づいてルーティング判定を行い、したがって、それぞれのＩＰパケットをセルに入れるように再びマップし、さらにこれらのセルを、ラインカードＬＣｎ上のＴＤＭフレーマＴＦｎにアドレス指定する。ＴＤＭフレーマＴＦｎは、受け取られたセルを再組み立てし、さらにこれらのセルを、ＴＤＭフレーマＴＦｎの送信ＴＤＭ信号のＥＣＣに入れる。

図６は、図２のネットワークノードにおいてＴＤＭメタ情報を扱うことに関する実施形態を示す。そのようなメタ情報は、受け取られたＴＤＭ信号のオーバーヘッドバイトの中のオーバーヘッド情報、ならびにこのオーバーヘッド情報および他の信号特性から導き出された情報を含む。詳細には、この情報には、報告および保護スイッチングのための着信するＴＤＭ信号から導き出された欠陥およびアラーム、集約および後の報告のための着信するＴＤＭ信号から導き出されたパフォーマンスデータ、ＯＡＭ目的で、さらに集約、報告、および保護スイッチングのための保護通信に使用されるオーバーヘッドチャネルが含まれる。

ＴＤＭフレーマＴＦ１−ＴＦｎは、ＴＤＭ信号のオーバーヘッドバイトにオーバーヘッド情報を挿入するため／ＴＤＭ信号のオーバーヘッドバイトからオーバーヘッド情報を抽出するための機能を含み、その一方で、情報を処理するための、例えば、フィルタリング、集約、保護スイッチング、報告のための処理機能は、ラインカードＬＣ１−ＬＣｎ、および制御システムＣＳの１つまたは複数の処理インスタンスの間で共有される。

ラインカードＬＣ１−ＬＣｎと制御システムＣＳの処理機能の間でメタ情報をトランスポートするため、ＴＤＭ回路も実装するセルスイッチファブリックＳＦが利用される。メタデータは、ラインカードＬＣ１−ＬＣｎの間のＴＤＭ回路と同様に、ラインカードＬＣ１−ＬＣｎと制御システムＣＳの間で別々のフローでトランスポートされる。

受信側ラインカードにおいて、ＴＤＭフレーマＴＤ１−ＴＦｎが、受け取られたＴＤＭ信号の関係のあるセクション−経路オーバーヘッドを終端させ、さらにこのオーバーヘッドから制御バイトを抽出する。ＴＤＭフレーマは、ラインアラームおよびセクションアラーム、ならびにタイムスロットごとの、例えば、ＳＤＨにおけるＶＣ−Ｎごとのアラームおよびステータス情報を検出し、自動保護スイッチング（ＡＰＳ）バイトＫ１およびＫ２を抽出し、さらにパフォーマンス監視（ＰＭ）のためのプリミティブを検出する。これらのメタ情報は、セルスイッチファブリックＳＦを介して、すべてのラインカードからのメタ情報を集約する制御システムＣＳに転送される。保護制御ブロックＰＲＯＴが、これらのデータを評価し、障害または信号低下の場合に、保護スイッチングが実行される必要があると、そのことを判定し、さらにそれに相応して接続マップＭＡＰを構成する。接続マップＭＡＰは、前述したとおり、ファブリックマネージャＦＭによって実施される：任意の種類の接続（ユニキャストおよびマルチキャスト）に関して、ファブリックマネージャＦＭが、タイムスロットごとの、すなわち、特定の各ＳＴＳ−１に関してセルごとにいずれのアドレスが使用されるかの接続タグで受信側ＳＡＲモジュールを構成する。マルチキャスト接続の場合、ファブリックマネージャＦＭは、ファブリック要素ＳＥ１−ＳＥｎおよび送信側マトリックスアダプタをさらに構成する。

ラインカードＬＣ１−ＬＣｎと制御システムＣＳの間でメタ情報を通信する目的で、セルスイッチファブリックは、単方向フローＵＮＩＦ１−ＵＮＩＦｎとともに双方向フローＢＩＦ１−ＢＩＦｎも実施する。単方向フローＵＮＩＦ１−ＵＮＩＦｎは、欠陥、アラーム、パフォーマンスデータのためにラインカードＬＣ１−ＬＣｎから保護機能ＰＭＡに対して必要とされる。ＩＴＵ−Ｔ Ｇ．７０７によるＳＤＨの場合、通信は、例えば、ＬＯＳ（信号のロス）、ＬＯＦ（フレームのロス）などのアラーム、および誤り監視バイトＢｘ、またはＢｘから導き出された累積パフォーマンス監視情報を含む。ＩＴＵ−Ｔ Ｇ．７０９によるＯＴＮの場合、通信は、ＴＣＭ（タンデム接続監視）、ＢＤＩ（後方欠陥指示）、およびＢＥＩ（後方誤り指示）などの信号を含む。

双方向フローＢＩＦ１−ＢＩＦｎは、ラインカードＬＣ１−ＬＣｎと制御システムＣＳにおける保護処理機能ＰＲＯＴの間の保護通信チャネル、例えば、ＩＴＵ−Ｔ Ｇ．７０７におけるＫ１／Ｋ２、ＩＴＵ−Ｔ Ｇ．７０９におけるＡＰＳ、および同期ステータスバイトＳ１のために使用される。

これらのフローは、これらのフローが、要求される信頼度、および待ち時間限度の範囲内ですべてのメタデータをトランスポートすることを可能にする一定の帯域幅を有する。一定の帯域幅はラインカードのタイプによって規定され、ラインカードがシステム内に設置されたときに初期化される。

処理機能ＰＭＡは、欠陥およびアラームのフィルタリング、相互関連付け、および報告、欠陥およびアラームによってもたらされる結果としてのアクションのトリガ、ならびにパフォーマンス監視データの収集および集約を実施する。保護制御機能ＰＲＯＴは、伝送保護状態マシンを含み、さらに保護スイッチイベントの結果、ＴＤＭ回路の再構成をトリガする。

セルスイッチファブリックは、処理機能の１＋１の冗長性に対処するのに使用される冗長性を本来的にサポートする。制御システムは、好ましくは、別個の１＋１の冗長なペアのコントローラを含み、さらにソフトウェアで、さらに／またはＦＰＧＡとして実装されることが可能である。

様々な実施形態において説明されるＴＤＭラインカードに加えて、ネットワークノードは、パケットラインカードをさらに備えて、これにより、現実のマルチサービススイッチをもたらすことが可能である。そのようなマルチサービスネットワーク要素は、単一の「タイプに拘らない」スイッチマトリックスを使用してパケットおよび同期ＴＤＭサービスをスイッチングすることを可能にする。従来、これら２つの種類のトラフィックに関して完全に別々のネットワークが使用されていたが、単一のノードに実装することは、単一のネットワークアーキテクチャ内ですべての種類のサービスを有することを可能にする。このことは、ＴＤＭトラフィックのためのＴＤＭマトリックスとパケットトラフィックのための別個のセルマトリックスの両方を有するハイブリッドネットワーク要素と比べて、大幅に費用を節約する。

説明および図面は、本発明の原理を例示するに過ぎない。したがって、当業者は、本明細書で明示的に説明されることも、図示されることもないものの、本発明の原理を実現し、本発明の趣旨および範囲に含まれる様々な構成を考案することができることが認識されよう。さらに、本明細書に記載されるすべての実施例は、本発明の原理、および当技術分野を進展させることに寄与する本発明者による概念を理解する際に読者を助ける教育的な目的だけを主として明確に意図しており、そのような特別に記載される実施例および条件に限定されないものと解釈されたい。さらに、本発明の原理、態様、および実施形態、ならびに以上の特定の実施例について記載する本明細書におけるすべての記述は、そのような原理、態様、および実施形態、ならびに実施例の均等物を包含することを意図している。

コントローラと呼ばれる任意の機能ブロックを含め、図に示される様々な要素の機能は、専用のハードウェア、および適切なソフトウェアに関連してソフトウェアを実行することができるハードウェアの使用を介して提供されることが可能である。プロセッサによって提供される場合、これらの機能は、単一の専用プロセッサによって提供されても、単一の共有プロセッサによって提供されても、いくつかが共有され得る複数の個々のプロセッサによって提供されてもよい。さらに、「プロセッサ」または「コントローラ」という用語の明示的な使用は、ソフトウェアを実行することができるハードウェアだけを排他的に指すものと解釈されるべきではなく、限定なしに、デジタルシグナルプロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ソフトウェアを格納するための読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、および不揮発性ストレージを暗黙に含むことが可能である。また、従来の、さらに／またはカスタムの他のハードウェア、が含められることも可能である。同様に、図に示されるいずれのスイッチも単に概念的である。それらのスイッチの機能は、プログラムロジックの動作を介して、専用ロジックを介して、プログラム制御と専用ロジックの対話を介して、または手動でさえ実行されることが可能であり、特定の技法は、脈絡からより詳細に理解されるとおり、実施者によって選択可能である。

前段で示される複数の機能は、１つの専用のハードウェア、または適切なソフトウェアに関連してソフトウェアを実行することができるハードウェアになるように組み合わされてもよく、そのように組み合わされなくてもよい。

Claims (13)

1. 時分割多重信号をスイッチングするためのネットワークノードであって、複数のラインカード（ＬＣ１−ＬＣｎ）と、前記ラインカード（ＬＣ１−ＬＣｎ）を互いに接続するスイッチファブリック（ＳＦ）と、制御システム（ＣＳ）とを備え、
   前記スイッチファブリック（ＳＦ）が、事前定義されたセルフォーマットのセルを、前記セルのセルヘッダに含まれるアドレスに基づいてスイッチングするように構成された１つまたは複数のスイッチモジュール（ＳＥ１−ＳＥｎ）を備えるセルベースのスイッチであり、
   前記ラインカード（ＬＣ１−ＬＣｎ）が、前記事前定義されたセルフォーマットのセルに入れるように入力された時分割多重信号をセグメント化して、各セルにアドレス情報を追加するため、および前記スイッチファブリック（ＳＦ）から受け取られたセルを再組み立てして、出力される時分割多重信号にするためのセグメント化−再組み立てデバイス（ＳＡＲ）を備え、
   前記制御システム（ＣＳ）が、前記スイッチファブリック（ＳＦ）のスイッチングされるポートに接続され、さらに前記スイッチファブリック（ＳＦ）によってサポートされるセルフォーマットを使用して前記スイッチファブリック（ＳＦ）を介して前記ラインカード（ＬＣ１−ＬＣｎ）を相手に制御メッセージおよび／または運用−管理−保守／ＯＡＭ／メッセージを交換する、ネットワークノード。
2. 制御メッセージおよび／または／ＯＡＭ／メッセージを有するセルが、前記制御システム（ＣＳ）内、および前記ラインカード（ＬＣ１−ＬＣｎ）内の機能エンティティをアドレス指定するローカルアドレスを有する、請求項１に記載のネットワークノード。
3. 制御システム（ＣＳ）が、前記ラインカードと前記制御システム（ＣＳ）の間で前記スイッチファブリック（ＳＦ）を介して制御フローおよびＯＡＭフローを構成するように構成される、請求項１に記載のネットワークノード。
4. 前記制御フローおよび前記ＯＡＭフローが固定の帯域幅を有する、請求項３に記載のネットワークノード。
5. 前記ＯＡＭ情報が、受け取られた時分割多重信号から抽出された、または導き出されたメタ情報を備える、請求項１に記載のネットワークノード。
6. 前記制御情報が、対応するセルヘッダアドレスを割り当てることによって前記スイッチファブリックを介してクロスコネクションをプロビジョニングするために前記ラインカードの前記セグメント化−再組み立てデバイスを構成するための構成メッセージを備える、請求項１に記載のネットワークノード。
7. 前記制御情報が、マルチキャストセルヘッダアドレスを割り当てることによって前記スイッチファブリックを介してマルチキャストクロスコネクションをプロビジョニングするために前記ラインカードの前記セグメント化−再組み立てデバイスを構成するため、および前記マルチキャストセルヘッダアドレスを有するセルをどこに複製して、スイッチングすべきか前記スイッチファブリックを構成するためのマルチキャスト構成メッセージをさらに備える、請求項６に記載のネットワークノード。
8. 前記ＯＡＭ情報が、前記時分割多重信号のオーバーヘッド領域に含まれる埋め込まれた通信チャネル／ＥＣＣ／からの制御チャネルメッセージを備え、さらに前記制御システムが、前記制御チャネルメッセージを、前記制御チャネルメッセージに含まれるアドレスに基づいて、発信される埋め込まれた制御チャネルに向けて、さらに制御システム（ＣＳ）の他の機能、またはローカルネットワークノードの他のコントローラに向けてルーティングするために構成されたＥＣＣコントローラ（ＥＣ）を備える、請求項１に記載のネットワークノード。
9. 前記ラインカード（ＬＣ１−ＬＣｎ）および／または前記制御システム（ＣＳ）が、対応するローカルアドレスを介して個々にアドレス指定可能である複数の機能エンティティを備える、請求項１に記載のネットワークノード。
10. 前記制御システム（ＣＳ）が、個々にアドレス指定可能である、ＥＣＣコントローラ（ＥＣ）と、ファブリックマネージャ（ＦＭ）と、保護制御機能（ＰＲＯＴ）と、欠陥、アラーム、およびパフォーマンスデータのための処理機能（ＰＭＡ）とを備える、請求項９に記載のネットワークノード。
11. 前記ラインカード（ＬＣ１−ＬＣｎ）が、すべて個々にアドレス指定可能である、フレーマ（ＴＦ１−ＴＦｎ）と、セグメント化−再組み立てデバイス（ＳＡＲ１−ＳＡＲｎ）と、マトリックスアダプタ（ＭＡ１−Ｍａｎ）とを備える、請求項９に記載のネットワークノード。
12. 前記ラインカードが、前記スイッチマトリックスとインターフェースするためのマトリックスアダプタ（ＭＡ１−ＭＡｎ）を備え、さらに前記制御システム（ＣＳ）が、さらなるマトリックスアダプタ（ＭＡ＿ＣＳ）を備える、請求項１に記載のネットワークノード。
13. 時分割多重信号をスイッチングする方法であって、
    入力側ラインカード（ＬＣ１−ＬＣｎ）上で、入力された時分割多重信号を、事前定義されたセルフォーマットのセルに入れるようにセグメント化して、各セルにアドレス情報を割り当てるステップと、
    前記セルを、前記アドレス情報に応じてセルベースのスイッチファブリック（ＳＦ）を介して、対応する出力ラインカードにスイッチングするステップと、
    前記出力側ラインカード（ＬＣ１−ＬＣｎ）上で、前記スイッチファブリック（ＳＦ）から受け取られたセルを再組み立てして、出力される時分割多重信号にするステップとを備え、
    制御システム（ＣＳ）が、前記スイッチファブリック（ＳＦ）のスイッチングされるポートに接続され、前記スイッチファブリック（ＳＦ）によってサポートされるセルフォーマットを使用して前記スイッチファブリック（ＳＦ）を介して前記ラインカード（ＬＣ１−ＬＣｎ）を相手に制御メッセージおよび／または運用−管理−保守／ＯＡＭ／メッセージを交換する、方法。

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