JP2014522118A - 半導体検出装置 - Google Patents

Abstract

半導体検出装置は、入力イベントに応答して、電荷を生成する半導体材料の層と、電荷を収集する画素のアレイとを備える。トラックは、画素に接続されて、収集された電荷を表す信号を、読み出し回路に供給する。画素は、複数のセットにグループ化され、セット内の全ての画素は、同じトラックに接続され、１つの入力イベントによって生成された電荷を収集可能なｎ個の隣接する画素のグループが、画素のグループに固有のｎ個のトラックからなる組み合わせに接続されるように、画素の複数のセットが織り合わせられる。ここで、ｎは、２、３または４のうちの何れか一つの値を有する。これにより、少なくともｎ個のトラックからなる組み合わせにおける時間的に一致する信号に基づいて、電荷収集の領域の位置を検出することができる。
【選択図】図２

Description

本発明は、まばらなイベントの位置有感検出のための半導体検出装置に関する。

半導体検出装置は、半導体材料の層を使用して、入力イベントに応答して電荷を生成し、電荷を収集して、そのイベントの検出を提供する装置である。検出の位置有感性は、画素のアレイにおいて電荷を収集することによって提供され得る。電荷を収集した画素の位置に基づいて、イベントの位置を判断することができる。多くの場合、イベントは、相対的にまばらであることから、同時に発生するのは１つのまたは少数のイベントのみであり、このことから、半導体検出装置の設計を単純にすることが可能である。

まばらなイベントを検出するのに使用される半導体検出装置には、主に、２種類存在し、それらは、能動画素検出装置またはストリップ検出装置（strip detector device）である。

能動画素検出装置では、電荷が画素上で収集され、周期的に読み出されるボルタモード（voltaic mode）で動作するように、画素が設けられる。この場合、画素はそれぞれ、例えば、ＣＭＯＳ（相補型金属酸化膜半導体）構造のような、半導体材料の層に、能動素子が組み込まれる構成を含む。典型的には、能動素子は、画素が収集した電荷を表す信号をバッファするように設けられたバッファ装置構成、および、バッファされた信号を、画素に接続されたトラック（track）上で読み出すことを可能にするサンプリング装置構成を含む。画素のサンプリング装置構成は、信号を読み出すべく、選択的に起動される。このような態様で、信号を読み出すべく、例えば、画素の行が選択的に起動され、同時に、同じトラックに接続された各ラインにおける画素についても起動されて、画素のスキャンが行われる。検出されたイベントの位置は、現在サンプリングされている行、および、信号が現れたトラックの列から判断される。

能動画素検出装置は、多くの場合、複数のイベントの連続的な検出を必要とする用途に使用され、例えば、アレイ全体にわたるイベントを同時に検出するイメージセンサで使用される。能動画素検出装置はまた、まばらなイベントを検出するのに使用され得るが、この場合、アレイのスキャンを行う際に、複数の画素間で読み出し時間を分かち合うことから、検出帯域幅が相対的に低いという欠点が存在する。更に、構造上の欠点も存在する。画素のアレイのスキャンには、個々の画素のアドレス指定を提供する制御回路の設計に、複雑性をもたらす。各画素における能動素子の配置の設計および構造も、複雑になる。

ストリップ検出装置は、能動画素検出装置のこのような制限の一部を回避する種類の装置である。具体的には、収集された電荷が連続的にコンタクトによって検出される導電モードで動作するように、半導体材料の層が設けられ、コンタクトは、互いに角度を有して、典型的には、直交して延在する半導体材料層の両面に、平行な複数のストリップのアレイとして設けられる。イベントにより、電荷が発生し、発生した電荷は、半導体材料の両面におけるコンタクトによって同時に収集される。検出されたイベントの位置は、ストリップのアレイの配置が直交するようになっていることから、ストリップ間の重なりから判断される。

ストリップ検出装置は、時間間隔が十分に開いているイベントを含む、まばらなイベントの検出に使用してもよく、ある配置では、検出信号の特性に基づいて区別することが可能な同時イベントの数は限られる。しかしながら、ストリップ検出装置では、コンタクトを、半導体材料の層の両面に設ける必要があり、コンタクトの形成および両面の接続を提供しなければならないという欠点がある。この場合、一部の製造技術を使用できず、また、製造コストが増加する場合があった。更に、半導体材料の層の両面にコンタクトを形成することは、例えば、ＣＭＯＳ構造を使用する場合のように、半導体材料の層に更なるデバイスを組み込む可能性を制限してしまう。

したがって、上記のような、能動画素検出装置またはストリップ検出装置が有する問題を少なくとも部分的に解決する、まばらなイベントの位置有感検出を提供するのに使用し得る半導体検出装置を提供することが望ましい。

本発明によれば、半導体検出装置は、入力イベントに応答して、電荷を生成する半導体材料の層と、画素が２次元で空間的に分散され、半導体材料の層において生成された電荷を収集するべく、半導体材料の層に形成される画素のアレイと、画素からの収集された電荷を表す信号を、読み出し回路に供給するべく、画素に接続されたトラックと、を備え、画素のアレイは、画素の複数のセットにグループ化され、複数のセットのそれぞれにおける全ての画素は、同じトラックに接続され、１つの入力イベントによって生成された電荷を収集可能なｎ個の隣接する画素のグループが、画素のグループに固有のｎ個のトラックからなる組み合わせに接続されるように、画素の複数のセットが織り合わせられ、ｎは、２、３または４のうちの何れか一つの値を有する。

本発明は、半導体材料の層の一方の面上における画素のアレイから、まばらなイベントの位置有感検出を可能とする。これは、画素の複数のセットを同じトラックに接続し、１つの入力イベントによって生成された電荷を収集可能なｎ個の隣接する画素のグループが、画素のグループに固有のｎ個のトラックからなる組み合わせに接続されるように、画素の複数のセットを織り合わせることによって達成される。その結果、使用時には、ｎ個の隣接する画素からなるグループと重なる電荷収集の領域により、ｎ個のトラックからなる固有の組み合わせに信号が供給される。したがって、電荷収集の領域、すなわち、イベントの位置は、時間的に一致する信号が供給されるｎ個のトラックからなる組み合わせによって示される。これは、トラックが接続されているセット内のみの個々の画素を空間的に参照することにより達成される。サンプリング装置構成を制御するサンプリング制御線によって第１の次元（行）に、および、画素のセットが接続されるトラックによって第２の次元（列）に、空間的に各画素が参照される能動画素検出器と同様に、このような空間的参照自体は２次元ではない。しかしながら、位置の特定は、一致信号が供給されるトラックの組み合わせではなく、セットが織り合わせられたパターンから導かれる。

本発明は、従来の周知の型の半導体検出装置と比較して、以下に説明するような利点を有する。

能動画素検出器と比較して、本発明は、次のような利点を有する。第１に、上記のような構造により、時間的に一致する検出のために全てのトラックを同時に関しすることにより、位置有感検出が可能となり、新規のイベントを特定するのに画素を継続してスキャンする必要がない。まばらなイベントの場合、読み出し時間をより効率的に使用することができ、検出の帯域幅は高くなる。第２に、画素を恒久的に読み出し回路に接続させておけるので、各画素またはブロックのアドレス指定のために、読み出しをオンザフライで設定する必要がない。これにより、制御回路の構造を単純化でき、設計コストおよび電力消費を低減できる。第３に、画素が、能動素子の構成を有している場合であっても、サンプリング装置構成が必要ないことから、構成を簡単にすることができる。画素の複雑性が低減されると同時に、放射線効果画素の設計の幅を広げることができる。

ストリップ検出装置と比較して、本発明は、以下のような利点を有する。第１に、本発明は、画素のパターニングを、半導体材料の層の一方の面上にのみ行えばよいという簡単な構造で、従来のストリップ検出装置と同様な性能を達成できる。本発明によれば、製造に必要な工程数を減らすことができ、製造コストを低減できる。このような態様で構造を簡単にする代わりに、画素の同様な構成を、半導体装置の層の両面上に設けることができ、半導体材料の同じ層上に、２つ積層された検出器を効率的に製造することができる。これは、例えば、一方の半導体検出装置のみの追跡を可能にするような一部の用途において有益である。第２に、本発明は、ＣＭＯＳ技術との互換性を有する。この互換性により、大量生産のコストを更に低減させることができ、その他のＣＭＯＳデバイスと近い統合が可能である。第３に、本発明は、３つ以上の方向に画素のセットを配列させることによって、一致性分析を改善し、検出率を上げることができる。

必要とされる位置感度を提供するように、画素のセットを、様々に異なるパターンで織り合わせてもよい。織り合わせのパターンは、パターンに応じた、隣接する画素のグループと、サイズが、２、３または４個の画素からなるグループに対するトラックの組み合わせとの間に、固有の関係を提供する。一般的に、織り合わせパターンが複雑になるほど、画素のグループとトラックとの間の固有の関係を、画素のより小さなグループに与えることができる。織り合わせパターンの幾つかの例については、以下に詳細に記載される。

本発明に制限することなく、分析の単純性は、アレイにわたって空間的に分布するラインになった画素のセットによって提供され得る。この場合、画素の複数のラインを、画素の少なくとも２つのサブアレイへとグループ化してもよく、各サブアレイ内の画素の複数の列は、画素のアレイにわたって、サブアレイごとに異なる方向に空間的に分布する。このような態様で、画素のサブアレイはそれぞれ、サブアレイ内で空間的に分散される画素のラインの方向である、異なる方向における電荷収集の領域の位置を示す。このような態様で、２つ以上のサブアレイを使用することにより、２次元で位置を示すことができる。例として、画素のアレイが、規則的な矩形のアレイである場合、画素の複数のラインは、直線状に配列された複数の画素のラインであり、画素のサブアレイは、各ラインの画素が、行方向または列方向に空間的に分布する少なくとも１つのサブアレイを含んで、行方向または列方向における位置を示してもよい、および／または、画素の少なくとも２つのサブアレイは、各ラインの画素が、斜め方向に空間的に分布する少なくとも１つのサブアレイを含んで、斜め方向の位置を示してもよい。

織り合わせの単純なパターンとしては、例えば、行方向および列方向に、または、行方向（または列方向）および斜め方向に、２つのサブアレイを利用する。この場合、例えば、画素の２つのサブアレイを交互に、行方向および列方向に織り合わせることにより、隣接する画素のグループとトラックの組み合わせとの間の固有の関係を、４個の画素からなるグループに提供し得る。

例えば、行方向、列方向および斜め方向に、更なるサブアレイを使用することにより、更なる利点を達成し得る。この場合、例えば、画素の３つのサブアレイを織り合わせることにより、または、２つの画素からなるグループの場合、画素の４つのサブアレイを織り合わせることにより、隣接する画素のグループとトラックの組み合わせとの間の固有の関係を、３つの画素からなるグループに提供し得る。更なる織り合わせセットを使用して、１つの入力イベントについて、隣接する画素のグループとトラックの組み合わせとの間の固有の関係を得るのに必要な画素の数を低減させてもよく、同時入力イベントが発生した場合にも、このような固有の関係が維持される。

画素のアレイは、規則的な矩形のアレイであってもよく、例えば、イベントが任意の位置において等しい確率で発生するような多くの用途に適しており、単純な構成でよいという利点を有する。しかしながら、必ずしも矩形のアレイでなくてよい。アレイは、その他の規則的な配列を有してもよい、または、一般的に、位置を判断するのに必要な信号解析が複雑となるが、不規則な配列であってもよい。

理解を可能とするべく、本発明の実施形態を、図面を参照して、非制限的な例として以下に説明する。

能動画素検出装置の画素を示した図である。 図１の画素を組み込んだ能動画素検出装置を示した図である。 交互に織り合わせられた画素のグループに変更した場合の能動画素検出装置を示した図である。 交互に織り合わせられた画素のグループに変更した場合の能動画素検出装置を示した図である。 交互に織り合わせられた画素のグループに変更した場合の能動画素検出装置を示した図である。 図２の能動画素検出装置を組み込んだ検出器を示した図である。 図６の検出器の読み出し回路に実装される処理のフローチャートである。 織り込みストリップ検出装置の断面図である。 図８の織り込みストリップ検出装置を示した図である。 交互に折り合わされた画素のグループに変更した場合の織り込みストリップ検出装置を示した図である。 交互に織り合わせられた画素のグループに変更した場合の織り込みストリップ検出装置を示した図である。 交互に織り合わせられた画素のグループに変更した場合の織り込みストリップ検出装置を示した図である。 図９の織り込みストリップ検出装置を組み込んだ検出器を示した図である。

２種類の半導体検出装置、すなわち、能動画素検出装置１０および織り込み（weaved）ストリップ検出装置５０について、以下に説明する。

最初に、画素１１のアレイを備える、能動画素検出装置１０について説明する。

能動画素検出装置１０は、画素１１が、半導体層１２の半導体層１２に形成される、従来のＣＭＯＳ構造を有する。図１に示すように、画素１１はそれぞれ、例えば、シリコンである、半導体層１２に形成されたダイオード１３を有する。ダイオード１３は、半導体層１２の一方の面に形成された電極構成１４に接続されて、接地電位が提供される。ダイオード１３はまた、半導体層１２の他方の面に形成された能動素子、例えば、ＣＭＯＳトランジスタの構成に接続される。

例えば、粒子との相互作用のような検出すべきイベントが発生すると、イベントの周辺の半導体層１２の領域に電荷が生成され、この電荷が、その領域と重なる画素１１のダイオード１３によって収集される。ダイオード１３は、収集された電荷が蓄積されるボルタモードで動作するように設けられる。

リセット装置１５が、ダイオード１３とリセット線１６との間に接続されて、リセット線１６は、全ての画素１１にリセット電圧Ｖｒｓｔを供給する。リセット装置１５は、リセット装置１５の入力に接続されたリセット制御線１７におけるリセット制御信号ＲＳＴによって制御されるスイッチとして動作する。リセット制御信号ＲＳＴに従って、リセット装置１５は、取得の開始時点に収集した電荷を放電することによってダイオードをリセットするべく、ダイオード１３の入力にリセット電圧Ｖｒｓｔを選択的に印加する。周期的にまたはイベントの検出の後に、画素１１をリセットするために、リセット制御線１７は、共通して、画素１１の各々にまたは画素のサブアレイに接続されてもよい。

ダイオード１３はまた、全ての画素１１に接続されたバイアス線上のバイアス電圧Ｖｄｄによってバイアスされるバッファ装置１８の入力と接続されてもよい。バッファ装置１８は、ダイオードの電圧をバッファおよび増幅して、ダイオード１３によって収集された電荷を表す出力信号ＯＵＴを生成し、この出力信号ＯＵＴを、出力２０に供給する。

ダイオード１３、リセット装置１５およびバッファ装置１８は、従来の典型的な３Ｔ能動画素検出装置と同様な構造を有するが、バッファ装置１８と出力２０との間にサンプリングデバイスが必要ないため、画素１１が簡単な構成になっている。したがって、リセット制御線１７が、唯一の入力であり、サンプリング制御入力が存在しない。

図２に示すように、画素１１は、規則的な矩形のアレイ状に設けられ、能動画素検出装置１０の領域にわたって２次元で連続して空間的に分布している。半導体層１２は、画素１１が分布する領域の外側に延在してもよい。

画素１１の出力２０は、半導体層１２にわたって延在するトラック２１に接続され、以下に説明するように、読み出し回路３１に出力信号ＯＵＴを供給する。トラック２１はそれぞれ、以下のようなパターンで、画素１１の１セットに接続される。

本例では、矩形のアレイの行方向または列方向において直線である、アレイ全体に空間的に分布する複数の画素１１の一列からなる画素１１の１セットに、トラック２１がそれぞれ接続される。したがって、行方向および列方向のそれぞれに延在する複数の画素１１のラインは、画素１１の対応するサブアレイへとグループ化され、サブアレイ内では、画素１１のラインが空間的に列方向および行方向に分布する。例えば、ｘ０と番号が付与されている画素１１のサブアレイでは、各ライン内の複数の画素１１が、空間的に行方向に分布し、画素１１の複数のラインが、空間的に列方向に分布する。同様に、０ｘと番号が付与されている画素１１のサブアレイでは、各ライン内の複数の画素１１が、空間的に列方向に分布し、画素１１の複数のラインが、空間的に行方向に分布する。

更に、画素１１の２つのサブアレイが、織り合わせられ、この場合、アレイ全体の行方向および列方向において、２つのサブアレイの画素１１が交互に配置されるように、すなわち、碁盤の目状に配置されている。その結果、１つの入力イベントからの電荷を収集可能な４つの隣接する画素１１のグループが、この画素１１のグループに固有の４つのトラックからなる組み合わせに接続され、この絡み合うパターンでは、各サブアレイに２つのトラック２１が存在する。これは、４つの画素のグループと重なるのに十分なサイズの電荷収集の領域２２により、信号が、４つのトラックからなる固有の組み合わせに供給されるようになっていることを意味する。したがって、ボルタモードの検出を、４つのトラックからなるグループにおける一致信号の検出に提供してもよい。４つの隣接する画素のグループに固有の４つのトラックからなる組み合わせによって、位置が示される。したがって、空間分解能は、２つのサブアレイにおける画素１１のラインのピッチとなる。

一例として、図２には、出力信号ＯＵＴをトラック２０、３０、０２、０３に供給する４つの画素１１と重なる、電荷収集の領域２２が示されている。電荷収集の領域２２の位置は、出力信号ＯＵＴが現れるトラック２１の組み合わせによって示される。図２に示す例では、領域２２の位置は、列方向には、一方のサブアレイの画素１１に基づいてトラック２０および３０上の出力信号ＯＵＴによって示され、行方向には、他方のサブアレイにおける画素からトラック０２および０３に現れる信号によって示される。

図２には、画素１１のラインが、行方向および列方向に空間的に分布する例が示されたが、２つサブアレイの両方または一方において、サブアレイ内の画素の複数のラインは、その他の方向に空間的に分布してもよい。例として、図３には、トラック２１のパターンが変更された能動画素検出装置１０が示されており、トラック２１は、各サブアレイにおいて、矩形のアレイの斜め方向に空間的に分布する画素１１の列に接続される。

更に、サブアレイにおいて画素１１の複数のラインが異なる方向に延在する、３つ以上のサブアレイを提供することができる。例として、図４には、トラック２１のパターンが変更された能動画素検出装置１０が示されており、複数の画素１１が３つのサブアレイにグループ化され、サブアレイ内では、画素１１のラインが、行方向、列方向および斜め方向に空間的に分布し、各サブアレイの画素１１にはそれぞれ、ｘ００、０ｘ０および００ｘの番号が付与されている。この場合、３つのサブアレイの画素１１が織り合わせられ、３つのサブアレイの画素１１が、行方向および列方向に連続して繰り返される。

したがって、４つの画素１１と重なる十分なサイズの電荷収集の領域２２により、出力信号ＯＵＴが、重なる画素のグループに固有の４つのトラック２１の組み合わせに供給されるようになっている。図４に示された例では、領域２２では、出力信号ＯＵＴが、第１のサブアレイの画素から２つのトラック２００および３００へと供給され、第２のサブアレイの画素からトラック０３０へと供給され、第３のサブアレイの画素からトラック００３へと供給される。そして、出力信号ＯＵＴが時間的に一致するトラック２１の組み合わせが、電荷収集の領域２２の位置を示す。

３つ以上のサブアレイを使用することにより、複数の入力イベントが同時に発生した場合に起きる一致の曖昧さを解決するのを助ける。

図２および図３の場合には、隣接する画素のグループとトラックの組み合わせとの固有の関係が、４つの隣接する画素のグループごとに存在するように、織り合わせパターンが構成されており、すなわちこれは、ｎが４の場合の例である。これは、織り込みパターンの局所的な対称性の結果生じる。しかしながら、このような局所的な対称性が存在しない、その他の織り合わせパターンを使用して、隣接する画素のグループと、トラックの組み合わせとの間の固有の関係性を、２つまたは３つの画素からなるグループに対して提供してもよい。

図４には、局所的な対称性が斜め方向のトラックによって妨げられている、画素の３つのサブアレイの例が示されている。本例の織り込みパターンでは、１つの入力イベントからの電荷を収集可能な３つの隣接する画素１１のグループが、当該画素１１のグループに固有の３つのトラックからなる組み合わせに接続される。これは、３つの画素のグループと重なるのに十分なサイズの電荷収集の領域２２により、信号が、３つのトラックからなる固有の組み合わせに供給されるようになっていることを意味する。例えば、図４に示す電荷収集の領域２２のサイズを小さくし、画素２００、００３および３００のみに重なるようにした場合、信号は、トラック２００、００３および３００に供給される。このように、位置有感検出を、３つのトラックからなるグループ上の一致信号の検出に提供してもよい。３つの隣接する画素のグループに固有の３つのトラックからなる組み合わせによって、位置が示される。

図４に示された例では、画素の１つおきの行（または列）を、画素の半分のピッチだけシフトさせて、六角形のアレイを形成することにより、位置検出を改善させることができると考えられる。この場合、画素の形状も、六角形に変更してもよい。

図５には、行方向に２つ並び、列方向に２つ並んだ、画素の４つのサブアレイを有する例が示されている。本例の織り込みパターンでは、１つの入力イベントからの電荷を収集可能な２つの隣接する画素１１のグループが、当該画素１１のグループに固有の２つのトラックからなる組み合わせと接続される。これは、２つの画素のグループと重なるのに十分なサイズの電荷収集の領域２２により、信号が、２つのトラックからなる固有の組み合わせに供給されるようになっていることを意味する。例えば、図４に示す電荷収集の領域２２のサイズを小さくし、画素２００および００３のみに重なるようにした場合、信号は、トラック２００および００３に供給される。このように、位置有感検出を、２つのトラックからなるグループ上の一致信号の検出に提供してもよい。２つの隣接する画素のグループに固有の２つのトラックからなる組み合わせによって、位置が示される。

上記の例では、各トラック２１が接続される画素１１のセットは、直線状に配列された複数の画素１１である。これは、出力信号が現れるラインによって、所与のサブアレイ内に画素１１のラインが空間的に分布する方向における位置を直接特定することができることから、電荷収集の領域２２の位置を判断するのに使用する信号解析を簡単にでき、有利である。しかしながら、より一般的には、隣接する画素のグループと重なるのに十分な大きさの電荷収集の領域２２によって、重なる当該画素１１のグループに固有のトラックの組み合わせに信号が供給されるという条件を満たすように、画素のセットが織り合わせられて配置される限りにおいて、各トラック２１が接続される画素１１のセットは、ライン以外の形状または分布を有してもよい。

この条件を満たす場合には、出力信号ＯＵＴが時間的に一致するトラックの固有の組み合わせから、電荷収集の領域２２の領域の位置を判断することが可能であるが、４つのトラックからなる組み合わせの候補のそれぞれを、例えば、ルックアップテーブルを使用して所定の位置と関連付けることが必要となることから、信号解析がより難しくなる。

上記の例は、２５個の画素１１を含むが、一般的には、トラック２１を接続するパターンを繰り返すことにより、任意の数の画素１１を提供することができる。

上記の例では、画素１１のアレイは、規則的な矩形のアレイであるが、必ずしもそうでなくてもよい。複数の画素１１は、矩形でない規則的なアレイ状に配列されてもよい。例えば、複数の画素１１は、個々の画素１１が六角形である、六角形のアレイに配列されてもよい。この場合、複数の画素１１は、３つのサブアレイへとグループ化されてもよく、サブアレイ内では、同じトラックに接続された複数の画素の列が、アレイの３つの主要な方向に延在する。別の例では、複数の画素１１が、同心円のリング状に配列される。この場合、１つの可能性として、画素１１はそれぞれ、リングの一部を構成する扇形であり、１つのサブアレイの複数の画素１１は、同じ半径を有するリングを構成するセットとして配列され、別のサブアレイの複数の画素１１は、半径方向の直線状にグループ化されて、電荷収集の領域の位置が、極座標系で示される。

更に、複数の画素１１のアレイが、不規則であってもよい。一例として、所与の用途に適切なように、能動画素検出装置１０の異なる領域において異なる密度で画素が配置される。

アレイが、規則的であるか不規則であるかに関わらず、複数の画素１１が、能動画素検出装置１０の能動領域にわたって連続的に分布していることが望ましく、このように分布させることにより、閉塞なく、領域全体にわたってイベントの位置有感検出を提供することができる。

最大限可能な解像度を有するこのような位置有感検出を提供するためには、電荷収集の領域２２は、ｎ個の画素１１のグループと重なる十分小さなサイズでなければならない。ｎが４である例では、電荷収集の領域２２が、図２または図３のパターンにおける１個または２個の画素と重なるのに十分な最低限のサイズである場合、出力信号ＯＵＴが２つのトラック２１に供給されるが、出力信号が生成される複数の画素１１のグループが、固有のグループでない。すなわち、小さなサイズの電荷収集の領域であっても、低い解像度で、位置有感検出を提供し得る。例えば、ｎが４である例では、２つの隣接する画素からなる２つのグループがそれぞれ、同じ２つのトラックからなる組み合わせに接続される。例えば、図２において、２つの画素０２および２０の２つのグループが、トラック０２および２０に接続されている。これは、２つの隣接する画素と重なる十分なサイズを有する電荷収集の領域により、２つの画素の２つのグループのそれぞれに対する２つのトラック２１に、出力信号ＯＵＴが供給されるようにすることを意味する。このように、位置有感検出を提供することができるが、２つの画素の２つのグループ間の曖昧さから、空間分解能が低減されている。

能動画素検出装置１０は、イベントの所定の種類またはイベントの範囲に対して、空間分解能を最大にするように設計される。能動画素検出装置１０は、半導体層１２における物理的相互作用に応じて、イベントの種類または範囲について、電荷収集の所望のサイズの領域２２を提供するように設計される。画素１１のサイズは、このような領域２２がｎ個の画素のグループに重なるように選択される。イベントの所与の種類または範囲に対する空間分解能を最大にするように、画素１１のサイズおよびピッチが最適化される。

図６には、能動画素検出装置１０を組み込み、更に、出力信号ＯＵＴを処理する読み出し回路３１を備える検出器３０が示されている。

読み出し回路３１は、画素１１のサブアレイのそれぞれについて、アドレス指定ブロック３２を有する。図６に示す例では、４つのアドレス指定ブロック３２が、画素１１の４つのサブアレイに対して提供され、図２および図３のように、画素１１のサブアレイの数が少なければ、アドレス指定ブロック３２の数を同様に減らしてもよい。

アドレス指定ブロック３２は、サブアレイ中の画素１１のリセット制御線１７、および、サブアレイ中の画素１１の出力２０に接続されたトラック２１に接続される。

アドレス指定ブロック３２はそれぞれ、適切なタイミングでリセット制御線１７へリセット制御信号ＲＳＴの供給するのを制御するのに必要な、ラッチ、スイッチまたはバッファのような回路を含む制御ブロック３３を備える。制御ブロック３３は、従来の能動画素検出装置の対応するブロックと同様な構造を有してもよい。

また、アドレス指定ブロック３２はそれぞれ、トラック２１上の出力信号ＯＵＴを読み出し、デジタルデータへと変換する回路を含む読み出しブロック３４を備える。読み出しブロック３４は、例えば、増幅器、ＡＤＣ（アナログ−デジタルコンバータ）、ならびに、生成器、乗算器およびメモリへのクロックを含み、従来の能動画素検出装置の対応するブロックと同様な構造を有してもよい。しかしながら、アドレス指定ブロック３２は、検出器をスキャンするための画素１１におけるサンプリングデバイスを制御するための回路を提供する必要がなく、スキャンに従って位置を特定するために、読み出し出力信号ＯＵＴを時間多重化する必要がないことから、アドレス指定ブロック３２は、従来の能動画素検出装置の対応するアドレス指定ブロックよりも、単純な構成となっている。

アドレス指定ブロック３２は、デジタル信号のシリアル化、逆シリアル化、キャッシュおよびバッファを行うためのデジタル回路を含む対応するデータバス３６によって、処理ユニット３５に接続される。処理ユニット３５は、従来の能動画素検出装置の対応する処理ユニットと同様な機能および構造を全体として有し、適切なプログラムを実行させるプロセッサまたは専用ハードウェアによって実装されてもよい。処理ユニット３５は、検出器３０の動作を全体として同期させるために、クロック３７からクロック信号を受信する。

処理ユニット３５は、検出器３０の動作全体を制御し、例えば、ユーザ入力から得られた制御データをデータバッファ３８から受信してもよい、また、アドレスブロック３２の動作を制御するべく、データバス３６を介して制御データを出力してもよい。

アドレス指定ブロック３２はそれぞれ、読み出しブロック３４によってデジタル信号に変換された出力信号ＯＵＴを、データバス５６に供給し、データバス３６は、これら信号を処理ユニット３５に転送する。処理ユニット３５は、出力信号ＯＵＴを処理して、イベントを検出し、以下で図７に示すような処理を実装することにより、イベントの位置を示す信号を出力する。

ステップＳ１において、処理ユニット３５は、継続してトラック２１上の出力信号を監視し、出力信号ＯＵＴが、ｎ個の隣接する画素１１の一のグループと接続された少なくともｎ個のトラックからなる一の組み合わせにおける出力信号と時間的に一致して発生した場合には、検出フラグを設定する。例えば、トラック２１が、図２に示したようにパターニングされている場合、検出フラグを設定する基準は、各サブアレイにおける２つの隣接するトラック２１で、出力信号が時間的に一致していることである。

検出フラグにより中断されたことに応答して、処理ユニット３５は、ステップＳ２において、時間的に一致する信号が検出されたトラック２１を特定するアドレスを読み出す。そして、ステップＳ３において、処理ユニット３５は、電荷収集の領域２２の位置を判断する、すなわち、トラックを特定する読み出しアドレスに基づいてイベントの位置を判断する。ｎ個のトラックからなる組み合わせが、アレイにおける画素１１の重なるグループに固有であることから、トラック２１の組み合わせは、画素のグループの位置に対応する。したがって、ｎ個の画素の対応するグループの位置は、電荷収集の領域２２すなわちイベントの位置として検出される。

画素の複数の列が同じ方向に空間的に分布するサブアレイの規則的な配置の場合、画素の列の位置から単純に算術演算を行うことによって、位置の検出が行われてもよい。例えば、図２に示すトラック２１のパターンの場合、行方向および列方向における位置は、各サブアレイにおいて、信号が時間的に一致する２つの隣接するトラック２１から直接判断されてもよい。一般的には、より複雑な織り合わせパターンの場合であっても、例えば、ｎ個の画素のグループがとり得る全ての組み合わせと、これらグループの位置とを関連付けたルックアップテーブル使用して、位置を一意的に判断することができる。

ステップＳ４において、処理ユニット３５は、電荷収集の領域すなわちイベントの位置を特定する信号を出力する。信号は、各イベントに関して、例えば、位置情報にタイムスタンプを付加することにより、イベントの位置および時間を特定するデータ要素として格納されてもよい。このようなデータが、デジタルデータとして、格納または表示のために、処理ユニット３５からデータバッファ３９へと出力されてもよい。

処理ユニット３５に実装される処理は、複数の入力イベントが同時に発生した場合に生じる一致の曖昧さを解決するための更なるステップを含んでもよい。

処理ユニット３５は、従来の能動画素検出装置の対応する処理ユニットと同様な全体的な機能を有するが、入力イベントの位置を検出するために、図７に示すような処理を実装する点が異なっている。しかしながら、この処理は、複雑でない態様で実装することができる相対的に単純なロジックの一片であり、特に、従来の能動画素検出装置におけるアドレス指定をスキャンする態様よりも、大幅に簡単な実装となる。

次に、織り込みストリップ検出装置５０について説明する。

織り込みストリップ検出装置５０は、従来のストリップ検出装置と、全体として同様な構造を有する。図８の断面図に示すように、織り込みストリップ検出装置５０は、例えば、シリコンである、半導体材料からなる半導体層５１を含む。半導体層５１の一方の面上には、画素５２のアレイが形成され、画素５２はそれぞれ、コンタクト５３を含み、各画素は、ドープされた半導体材料の能動領域およびオーミック接合によって構成されてもよい。半導体層５１の対向する他方の面上には、同様に、ドープされた半導体材料の能動領域から構成されてもよいコンタクト５４が形成される。共通コンタクト５４は、電極構成６５に接続されて、電極構成６５とトラック５６との間の半導体層５１に電位を印加することを可能とする。

画素５２と共通コンタクト５４のコンタクト５３とは、反対の極性でドープされており、一方はｎ型で他方はｐ型である。コンタクト５３と共通コンタクト５４との間の半導体層５１の残りの部分は、ドープされておらず、各画素は、ＰＩＮ（ｐ−真性−ｎ）ダイオードとして形成される。その結果、画素５２のコンタクト５３は、半導体層５１において入力イベントによって生成された電荷を収集する。検出すべき粒子との相互作用のようなイベントによって、イベントの周辺の半導体層５１のお領域に電荷が生成されると、この電荷は、その領域と重なる画素５２のコンタクト５３によって収集される。画素５２は、収集された電荷が電流として測定される導電モードで動作するように設けられる。

織り込みストリップ検出装置５０は更に、トラック構造５５を備え、トラック構造５５は、例えば、金属である導電体で構成され、酸化シリコンのような絶縁材料で形成された絶縁層５８によって互いにおよび半導体層５１の望まない部分と分離される複数のトラック５６を含む。

トラック５６は、能動画素検出装置１０のトラック２１の接続と同様なパターンで、画素５２のコンタクト５３に接続される。したがって、能動画素検出装置１０のトラック２１のパターンについての上記の説明を、織り込みストリップ検出装置５０におけるトラック５６のパターンに同様に適用でき、簡便のために説明を省略する。図９、図１０、図１１および図１２は、図２から図５に示す能動画素検出装置１０における画素１１と同様な構成を有する画素５２のセットを備える織り込みストリップ検出装置５０のアレイの平面図が示されている。

織り込みストリップ検出装置５０において、その他のサブアレイに接続されるトラック５６を有する一のサブアレイに接続されるトラック５６を物理的に織り込むことによって、パターニングが達成され、図８に示すように、トラック５６が、接続されるコンタクト５３と接触して、接続されないコンタクト５３の上をアーチ状にまたぐ。

トラック構造５５を構築するべく、絶縁材料からなる層５８ａから５８ｄを連続して堆積させ、トラック５６の連続する部分を同時に堆積することによって、上記のようなトラック５６の織り込みが達成されてもよい。上記したように、第１の絶縁層５８ａが堆積されて、トラック５６と画素５２のコンタクト５３との間に選択的なコンタクトが提供される。第２絶縁層５８ｂおよび第３絶縁層５８ｃは、他のサブアレイの画素に接続されたトラック５６の部分をアーチ状にまたぐようにトラック５６を分離し、第４絶縁層５８ｄは、トラック構造５５全体を保護のために覆う。各トラック５６には、画素５２のアレイの領域の外側に、コンタクトパッド５９が設けられ、以下に説明するような読み出し回路６１との接続を可能にするために、絶縁材料によって覆われない。

このように、織り込みストリップ検出装置５０は、信号が読み出されるコンタクトのストリップを、半導体層５１の両面に形成することを必要とせず、従来のストリップ検出装置と同様な態様で、位置有感検出を可能とするという利点を提供する。これにより、製造工程を簡略化でき、製造コストを下げることができる。

しかしながら、これに代えて、共通コンタクト５４を、図８に示すような画素５２の第１アレイと同様な配列を有するが、半導体層５１の反対側の面に設けられる画素５２の第２アレイで置き換えてもよい。この場合、更なるトラック構造５５が設けられて、接続を可能とする。この構成によれば、同じ織り込みストリップ検出装置５０において、同じ半導体層５１上に組み合わせられた画素の２つのアレイの積層体を効率的に形成することができ、画素５２のアレイはそれぞれ、入力イベントによって生成される電荷の、独立した位置有感検出が可能である。

このような画素５２の２つのアレイからなる積層体を用意するためには、両側にコンタクト５３のアレイを形成する必要があり、従来のストリップ検出装置と同様な製造の複雑性を有する。しかしながら、画素５２のアレイはそれぞれ、独立した位置有感検出を提供できるという、従来のストリップ検出装置の利点を提供する。したがって、例えば、位置検出の解像度を上げることが可能である、または、粒子検出の場合には、粒子の軌跡を検出することが可能となり、入力角度の計算をすることができる。

図１３には、織り込みストリップ検出装置５０を組み込んだ検出器６０が示されており、検出器６０は更に、各画素５２からの出力信号を処理するための読み出し回路６１を備える。読み出し回路６１は、アドレス指定ブロック３２が、以下に説明するような読み出しブロック６２で置き換えられている点以外は、検出器３０における読み出し回路３１と同じ構造を有する。織り込みストリップ検出装置５０が、導電モードで動作するため、読み出しブロック６２は、トラック５６に現れる信号を増幅し、デジタル信号へ変換するための回路を単に含むに過ぎない。読み出しブロック６２以外の読み出し回路６１の要素は、読み出し回路３１と同様な参照番号で示されており、簡便のために、その説明を省略する。

能動画素検出装置１０および織り込みストリップ検出装置５０は、様々に異なるイベントを検出するように設計され得る。

利用可能性の１つとして、入力イベントが、例えば、電子または光子のような荷電粒子である、粒子の検出である、粒子検出器が挙げられる。この場合、光子は、質量がゼロの粒子とみなされる。入射粒子は、半導体材料の層と相互作用して、電子−正孔の組が生成され、電子−正孔の組は、電場が印加された状態では、半導体層１２または５１にわたって反対方向に移動し、広い領域２２にわたる画素１１によって検出される。このような用途には、科学用および医療用画像が含まれる。粒子が光子であるような用途には、Ｘ線検出、例えば、電子顕微鏡法、Ｘ線回折法、放射線医学または放射線治療法のためのＸ線検出が含まれる。

Claims (14)

1. 入力イベントに応答して、電荷を生成する半導体材料の層と、
   前記半導体材料の層内に形成され、前記半導体材料の層において生成された電荷を収集する画素が２次元で空間的に分散された画素のアレイと、
   前記画素に接続され、前記画素からの収集された前記電荷を表す信号を、読み出し回路に供給するトラックと、を備え、
   前記アレイの前記画素は、画素の複数のセットへとグループ化され、前記複数のセットのそれぞれにおける全ての前記画素は、同じ前記トラックに接続され、
   １つの入力イベントによって生成された電荷を収集可能なｎ個の隣接する前記画素のグループが、前記画素のグループに固有のｎ個のトラックからなる組み合わせに接続されるように、前記画素の複数のセットが織り合わせられ、
   前記ｎは、２、３または４のうちの何れか一つの値を有する、半導体検出装置。
2. 前記画素の複数のセットは、前記画素のアレイにわたって空間的に分散する複数の画素のラインであり、
   前記複数の画素のラインは、少なくとも２つの画素のサブアレイへとグループ化され、
   前記サブアレイそれぞれ内の前記複数の画素のラインは、前記画素のアレイにわたって、前記サブアレイごとに異なる方向に空間的に分散される、請求項１に記載の半導体検出装置。
3. 前記画素のアレイは、規則的な矩形のアレイであり、前記複数の画素のラインは、直線状に配列された前記複数の画素のラインである、請求項２に記載の半導体検出装置。
4. 前記少なくとも２つの画素のサブアレイは、各ラインの前記画素が、前記矩形のアレイの行方向または列方向に空間的に分散する少なくとも１つのサブアレイを含む、請求項３に記載の半導体検出装置。
5. 前記少なくとも２つの画素のサブアレイは、各列の前記画素が、前記矩形のアレイの斜め方向に空間的に分散される少なくとも１つのサブアレイを含む、請求項３または４に記載の半導体検出装置。
6. 前記複数の画素の列は、２つの画素のサブアレイへとグループ化される、請求項２から５の何れか一項に記載の半導体検出装置。
7. 前記画素のアレイは、前記半導体検出装置の領域にわたって連続して分布する、請求項１から６の何れか一項に記載の半導体検出装置。
8. 前記画素のアレイは、画素の規則的なアレイである、請求項１から７の何れか一項に記載の半導体検出装置。
9. 前記画素は、ボルタモードで動作するように設けられ、
   前記画素はそれぞれ、前記画素によって収集された前記電荷を表す信号をバッファするバッファ装置構成を更に有し、
   前記トラックは、バッファされた前記信号を受信するべく、前記バッファ装置構成と接続される、請求項１から８の何れか一項に記載の半導体検出装置。
10. 前記画素はそれぞれ、前記画素をリセットするために、前記画素にリセット電圧を選択的に印加するリセット装置構成を更に有する、請求項９に記載の半導体検出装置。
11. 前記半導体検出装置は、ＣＭＯＳ構造を備える、請求項９または１０に記載の半導体検出装置。
12. 前記画素は、導電モードで動作するように設けられる、請求項１から８の何れか一項に記載の半導体検出装置。
13. 前記半導体材料の層は、入射粒子から電荷を生成し、
    前記画素はそれぞれ、コンタクトを有し、
    前記コンタクトは、前記半導体材料の層において生成された電荷を収集するために、前記半導体材料の層の一方の面上に、ドープされた半導体材料の能動領域を含む、請求項１２に記載の半導体検出装置。
14. 請求項１から１３の何れか一項に記載の半導体検出装置と、
    前記トラックに接続された読み出し回路と、を備え、
    前記読み出し回路は、少なくともｎ個の前記トラックからなる組み合わせにおける時間的に一致する信号を検出し、検出された前記トラックの前記組み合わせに対応する電荷収集の領域の位置を示す信号を出力する、検出器。

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