JP2014233141A - Switching power supply circuit - Google Patents
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Abstract
Description
本発明は、ΔΣ変調器を備えるスイッチング電源回路に関する。 The present invention relates to a switching power supply circuit including a ΔΣ modulator.
ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御方式のスイッチング電源回路において、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）と呼ばれる電磁波ノイズが問題になっている。近年、さまざまなＥＭＩ対策技術が提案されている。例えば、ＤＣ−ＤＣコンバータのＥＭＩ対策技術には、フィルタリング、ソフトスイッチングおよび変調技術がある。 In a switching power supply circuit using a PWM (Pulse Width Modulation) control method, electromagnetic noise called EMI (Electromagnetic interference) is a problem. In recent years, various EMI countermeasure technologies have been proposed. For example, EMI countermeasure techniques for DC-DC converters include filtering, soft switching, and modulation techniques.
変調技術には、パルス周波数変調（ＰＦＭ）、ΔΣ変調等がある。ΔΣ変調によるスイッチング電源回路は、標準的なＰＷＭ制御方式のスイッチング電源回路のＰＷＭ制御部をΔΣ変調器に置き換える。ΔΣ変調器は、入力電圧を出力電圧に変換する電圧変換部（パワー段）のスイッチの駆動信号を生成する。これにより、ΔΣ変調によるスイッチング電源回路は、周波数スペクトルを拡散させて、ＥＭＩを低減することができる。 Modulation techniques include pulse frequency modulation (PFM) and ΔΣ modulation. The switching power supply circuit using ΔΣ modulation replaces the PWM control unit of a standard PWM control switching power supply circuit with a ΔΣ modulator. The ΔΣ modulator generates a drive signal for a switch of a voltage converter (power stage) that converts an input voltage into an output voltage. As a result, the switching power supply circuit using ΔΣ modulation can spread the frequency spectrum and reduce EMI.
図１は、ΔΣ変調器５００の１次の線形モデルを示す。ΔΣ変調器５００は、スイッチング電源回路のパワー段駆動信号（スイッチング信号）を生成する。ΔΣ変調器５００は、減算器ＡＤＤ１、積分器Ｈおよび量子化器ＡＤＤ２を備える。 FIG. 1 shows a first-order linear model of the ΔΣ modulator 500. The ΔΣ modulator 500 generates a power stage drive signal (switching signal) of the switching power supply circuit. The ΔΣ modulator 500 includes a subtractor ADD1, an integrator H, and a quantizer ADD2.
減算器ＡＤＤ１には、入力信号Ｘと出力信号Ｙに係数ｂ１を掛けた信号が入力される。減算器ＡＤＤ１は、入力信号Ｘから出力信号Ｙに係数ｂ１を掛けたものを減算した信号を出力する。 A signal obtained by multiplying the input signal X and the output signal Y by the coefficient b1 is input to the subtractor ADD1. The subtractor ADD1 outputs a signal obtained by subtracting the output signal Y multiplied by the coefficient b1 from the input signal X.
積分器Ｈは、減算器ＡＤＤ１の出力に係数ａ１を掛けた信号ω１を積分する。積分器Ｈの伝達関数は、Ｈ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。図１において、係数ａ１、ｂ１は、それぞれａ１＝１、ｂ１＝１である。 The integrator H integrates the signal ω1 obtained by multiplying the output of the subtractor ADD1 by the coefficient a1. The transfer function of the integrator H is represented by H (z) = Z −1 / (1−Z −1 ). In FIG. 1, coefficients a1 and b1 are a1 = 1 and b1 = 1, respectively.
量子化器ＡＤＤ２は、積分器Ｈからの信号ｙ１を量子化する。量子化器ＡＤＤ２は、積分器Ｈの出力ｙ１と量子化雑音成分Ｑを加算する加算器により線形モデル化できる。量子化器ＡＤＤ２は、積分器Ｈの出力ｙ１に量子化雑音成分Ｑとディザ信号を加算して、出力信号Ｙを出力する。 The quantizer ADD2 quantizes the signal y1 from the integrator H. The quantizer ADD2 can be linearly modeled by an adder that adds the output y1 of the integrator H and the quantization noise component Q. The quantizer ADD2 adds the quantization noise component Q and the dither signal to the output y1 of the integrator H, and outputs an output signal Y.
ΔΣ変調器５００では、アナログの入力信号ＸがＤＣ信号の場合、ディジタルの出力信号Ｙには、リミットサイクル発振による周期的な信号成分が含まれることが知られている。ΔΣ制御方式のスイッチング電源回路では、出力信号Ｙをパワー段駆動信号として用いるので、周波数スペクトルにリミットサイクルによるピークが発生すると、ＥＭＩの観点から好ましくない。 In the ΔΣ modulator 500, when the analog input signal X is a DC signal, it is known that the digital output signal Y includes a periodic signal component due to limit cycle oscillation. In the ΔΣ control type switching power supply circuit, since the output signal Y is used as a power stage drive signal, if a peak due to a limit cycle occurs in the frequency spectrum, it is not preferable from the viewpoint of EMI.
そこで、従来のΔΣ変調器５００では、リミットサイクル発振によるピークを抑制するために、積分器Ｈの出力にディザ信号を加えている。ディザ信号は、雑音成分の一種でナイキスト周波数ｆｓ／２（ｆｓはサンプリング周波数）より低い周波数の信号である。このようなΔΣ変調器５００を使用したスイッチング電源回路は、例えば非特許文献１に記載されている。
［非特許文献１］ J. Paramesh and A.V. Jouanne、 "Use of Sigma-Delta Modulation to Control EMI from Switch-Mode Power Supplies、" IEEE Trans. On Indus. Elec.、 vol. 48、 no.1、 pp111-117、 February 2001.
Therefore, in the conventional ΔΣ modulator 500, a dither signal is added to the output of the integrator H in order to suppress a peak due to limit cycle oscillation. The dither signal is a kind of noise component and is a signal having a frequency lower than the Nyquist frequency fs / 2 (fs is a sampling frequency). A switching power supply circuit using such a ΔΣ modulator 500 is described in Non-Patent Document 1, for example.
[Non-Patent Document 1] J. Paramesh and AV Jouanne, "Use of Sigma-Delta Modulation to Control EMI from Switch-Mode Power Supplies," IEEE Trans. On Indus. Elec., Vol. 48, no.1, pp111- 117, February 2001.
しかしながら、従来のΔΣ変調器５００の積分器Ｈの出力信号ｙ１にディザ信号を加えることは、雑音成分をΔΣ変調器５００が出力するスイッチング信号に加えることと同等である。したがって、従来のΔΣ変調器５００は、スイッチング信号の周波数成分のノイズフロアが上昇して、スイッチング電源回路の出力リップルが大きくなる。 However, adding a dither signal to the output signal y1 of the integrator H of the conventional ΔΣ modulator 500 is equivalent to adding a noise component to the switching signal output from the ΔΣ modulator 500. Therefore, in the conventional ΔΣ modulator 500, the noise floor of the frequency component of the switching signal is increased, and the output ripple of the switching power supply circuit is increased.
図２は、スイッチング信号の周波数スペクトルを示す。実線は、ディザ信号を加える前（ディザ信号なし）の周波数スペクトルである。破線は、ディザ信号を加えた後（ディザ信号あり）の周波数スペクトルである。 FIG. 2 shows the frequency spectrum of the switching signal. The solid line is the frequency spectrum before applying the dither signal (no dither signal). A broken line is a frequency spectrum after adding a dither signal (with a dither signal).
ディザ信号が加わる前の信号は、量子化雑音成分Ｑにリミットサイクル発振によるピークの基本波とその整数倍の信号を加えた信号となる。ディザ信号が加わる前の信号は、リミットサイクル発振の基本波によるピークとリミットサイクルの基本波の整数倍のピークを有する。 The signal before the dither signal is added is a signal obtained by adding the fundamental wave of the peak due to limit cycle oscillation and a signal of an integral multiple thereof to the quantization noise component Q. The signal before the dither signal is added has a peak due to the fundamental wave of the limit cycle oscillation and a peak that is an integral multiple of the fundamental wave of the limit cycle.
ディザ信号が加えられた後の信号のスペクトルは、ディザ信号がないときの量子化雑音成分Ｑ、リミットサイクル発振の基本波および整数倍のピークにディザ信号を重畳した信号となる。従来のスイッチング電源回路は、ディザ信号を重畳することで、リミットサイクル発振によるピークを埋もれさせることができる。しかし、ディザ信号を重畳することにより、ノイズフロアが上昇する。 The spectrum of the signal after the dither signal is added becomes a signal in which the dither signal is superimposed on the quantization noise component Q when there is no dither signal, the fundamental wave of limit cycle oscillation, and the integral multiple peak. The conventional switching power supply circuit can bury a peak due to limit cycle oscillation by superimposing a dither signal. However, the noise floor increases by superimposing the dither signal.
本発明の第１の態様においては、スイッチング信号に応じて、入力電圧を出力電圧に変換する電圧変換部と、出力電圧に応じたパルス密度のΔΣ変調信号をスイッチング信号として出力する２次以上のΔΣ変調器と、を備え、ΔΣ変調器は、信号伝達関数が全域通過関数であるときの雑音伝達関数の第１の利得と、信号伝達関数が全域通過関数でないときの雑音伝達関数の第２の利得との交点よりも低域において、第２の利得が第１の利得よりも高くなるように、係数が設定されているスイッチング電源回路を提供する。 In the first aspect of the present invention, a voltage conversion unit that converts an input voltage into an output voltage according to a switching signal, and a secondary or higher-order that outputs a ΔΣ modulation signal having a pulse density according to the output voltage as a switching signal. A ΔΣ modulator, wherein the ΔΣ modulator has a first gain of a noise transfer function when the signal transfer function is an all-pass function, and a second of the noise transfer function when the signal transfer function is not an all-pass function. Provided is a switching power supply circuit in which a coefficient is set so that the second gain is higher than the first gain in a region lower than the intersection with the first gain.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.
［実施形態１］
図３は、実施形態１に係るスイッチング電源回路１００の構成を示す。スイッチング電源回路１００は、ΔΣ変調器１１０、電圧変換部１２０、誤差増幅器１３０および帰還部１４０を備える。スイッチング電源回路１００は、いわゆるΔΣ変調制御方式のＤＣ−ＤＣコンバータである。
[Embodiment 1]
FIG. 3 shows a configuration of the switching power supply circuit 100 according to the first embodiment. The switching power supply circuit 100 includes a ΔΣ modulator 110, a voltage conversion unit 120, an error amplifier 130, and a feedback unit 140. The switching power supply circuit 100 is a so-called ΔΣ modulation control type DC-DC converter.
電圧変換部１２０（Ｇｖｄ（ｓ）、パワー段）は、ΔΣ変調器１１０の出力するスイッチング信号に応じて、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。電圧変換部１２０は、インダクタＬ、ＭＯＳ１、ＭＯＳ２および出力容量Ｃｏｕｔを備える。負荷抵抗Ｒｌｏａｄは、ＤＣ−ＤＣコンバータの負荷を示す。本例の電圧変換部１２０のパワー段は、降圧型を用いたが、昇圧型若しくは昇降圧型でもよい。 The voltage converter 120 (Gvd (s), power stage) converts the input voltage Vin into the output voltage Vout according to the switching signal output from the ΔΣ modulator 110. The voltage conversion unit 120 includes an inductor L, MOS1, MOS2, and an output capacitor Cout. The load resistance Rload indicates the load of the DC-DC converter. The power stage of the voltage converter 120 of this example is a step-down type, but may be a step-up type or a step-up / down type.
ＭＯＳ１は、電源１５０とインダクタＬとの間に接続されて、電源１５０とインダクタＬとの導通のオンオフを切り替える。ＭＯＳ１は、ゲート端子に入力されたΔΣ変調器１１０からの出力Ｄｏｕｔ（スイッチング信号）に応じて、スイッチのオンオフを切り替える。ＭＯＳ１は、パワーＭＯＳ−ＦＥＴであってよい。 The MOS 1 is connected between the power source 150 and the inductor L, and switches on and off the conduction between the power source 150 and the inductor L. The MOS 1 switches the switch on and off according to the output Dout (switching signal) from the ΔΣ modulator 110 input to the gate terminal. The MOS1 may be a power MOS-FET.
ＭＯＳ１のソース端子には、電源１５０からの入力電圧Ｖｉｎが入力される。ＭＯＳ１がオンされた場合、ＭＯＳ１は、ドレイン端子に接続されたインダクタＬに出力電圧Ｖｌｘを出力する。ＭＯＳ１がオフされた場合、電源１５０とインダクタＬの導通を遮断する。 The input voltage Vin from the power supply 150 is input to the source terminal of the MOS1. When the MOS1 is turned on, the MOS1 outputs the output voltage Vlx to the inductor L connected to the drain terminal. When the MOS1 is turned off, the conduction between the power supply 150 and the inductor L is cut off.
ＭＯＳ２は、ＭＯＳ１がオフ状態の場合、インダクタＬのＭＯＳ１側の端子を接地する。ＭＯＳ２のドレイン端子はＭＯＳ１とインダクタＬとの間に接続されて、ＭＯＳ２のソース端子は、接地される。また、ＭＯＳ２のゲート端子には、ΔΣ変調器１１０からの出力Ｄｏｕｔを反転ドライバ１７０により反転した信号が入力される。つまり、ＭＯＳ１とＭＯＳ２は、オンオフが反対となるようにスイッチングされる。 The MOS2 grounds the terminal on the MOS1 side of the inductor L when the MOS1 is in an off state. The drain terminal of the MOS2 is connected between the MOS1 and the inductor L, and the source terminal of the MOS2 is grounded. A signal obtained by inverting the output Dout from the ΔΣ modulator 110 by the inverting driver 170 is input to the gate terminal of the MOS 2. That is, the MOS1 and the MOS2 are switched so that the on / off is reversed.
インダクタＬは、ＭＯＳ１およびＭＯＳ２の動作に応じて、充放電を繰り返す。ＭＯＳ１がオンされ、ＭＯＳ２がオフされた場合、インダクタＬは、電圧Ｖｌｘのエネルギーが充電される。一方、ＭＯＳ１がオフされ、ＭＯＳ２がオンされた場合、インダクタＬは、充電されたエネルギーを負荷抵抗Ｒｌｏａｄに放電する。 The inductor L repeats charging and discharging according to the operations of the MOS1 and the MOS2. When MOS1 is turned on and MOS2 is turned off, the inductor L is charged with the energy of the voltage Vlx. On the other hand, when MOS1 is turned off and MOS2 is turned on, the inductor L discharges the charged energy to the load resistor Rload.
出力容量Ｃｏｕｔは、ＭＯＳ１およびＭＯＳ２の動作に応じて、充放電を繰り返す。出力容量Ｃｏｕｔは、インダクタＬとグラウンドとの間に、等価直列抵抗ＥＳＲと直列に接続される。これにより、ＭＯＳ１がオンされ、ＭＯＳ２がオフされた場合、出力容量Ｃｏｕｔは、等価直列抵抗ＥＳＲを介して、インダクタＬから出力されたエネルギーが充電される。一方、ＭＯＳ１がオフされ、ＭＯＳ２がオンされた場合、出力容量Ｃｏｕｔは、充電されたエネルギーを負荷抵抗Ｒｌｏａｄに放電する。 The output capacitor Cout is repeatedly charged and discharged according to the operation of the MOS1 and the MOS2. The output capacitance Cout is connected in series with the equivalent series resistance ESR between the inductor L and the ground. As a result, when MOS1 is turned on and MOS2 is turned off, the output capacitor Cout is charged with energy output from the inductor L via the equivalent series resistance ESR. On the other hand, when MOS1 is turned off and MOS2 is turned on, the output capacitor Cout discharges the charged energy to the load resistor Rload.
負荷抵抗Ｒｌｏａｄは、等価直列抵抗ＥＳＲおよび出力容量Ｃｏｕｔと並列に、インダクタＬとグラウンドとの間に接続される。負荷抵抗Ｒｌｏａｄには、インダクタＬおよび出力容量Ｃｏｕｔに充電されたエネルギーが、出力電圧Ｖｏｕｔで入力される。 The load resistance Rload is connected between the inductor L and the ground in parallel with the equivalent series resistance ESR and the output capacitance Cout. The energy charged in the inductor L and the output capacitance Cout is input to the load resistor Rload at the output voltage Vout.
帰還部１４０（Ｈ（ｓ））は、出力電圧Ｖｏｕｔを分圧したフィードバック信号Ｖｆｂを誤差増幅器１３０に出力する。帰還部１４０は、直列に接続された抵抗Ｒ１およびＲ２を備える抵抗分割器等である。つまり、フィードバック信号Ｖｆｂは、出力電圧Ｖｏｕｔが抵抗分割されて、Ｖｆｂ＝Ｒ２／（Ｒ１＋Ｒ２）Ｖｏｕｔで表される。 The feedback unit 140 (H (s)) outputs a feedback signal Vfb obtained by dividing the output voltage Vout to the error amplifier 130. The feedback unit 140 is a resistor divider or the like including resistors R1 and R2 connected in series. In other words, the feedback signal Vfb is expressed by Vfb = R2 / (R1 + R2) Vout by dividing the output voltage Vout by resistance.
抵抗Ｒ１、Ｒ２は、インダクタＬとグラウンドとの間に、出力容量Ｃｏｕｔおよび負荷抵抗Ｒｌｏａｄのそれぞれと並列に接続される。このような構成により、帰還部１４０は、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを、誤差増幅器１３０に出力する。 The resistors R1 and R2 are connected in parallel with the output capacitor Cout and the load resistor Rload between the inductor L and the ground. With such a configuration, the feedback unit 140 outputs the feedback voltage Vfb obtained by dividing the output voltage Vout to the error amplifier 130.
誤差増幅器１３０（Ｇｃ（ｓ））は、フィードバック電圧Ｖｆｂと予め定められた電圧との差に応じた誤差電圧Ｖｅａｏを生成してΔΣ変調器１１０に出力する。誤差増幅器１３０は、コンパレータ２００および位相補償回路２１０を備える。 Error amplifier 130 (Gc (s)) generates error voltage Veao corresponding to the difference between feedback voltage Vfb and a predetermined voltage, and outputs the error voltage Veao to ΔΣ modulator 110. The error amplifier 130 includes a comparator 200 and a phase compensation circuit 210.
コンパレータ２００は、負側入力端子にフィードバック電圧Ｖｆｂが入力され、正側入力端子に基準電圧Ｖｒｅｆが入力される。コンパレータ２００は、基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂとの誤差分を反転増幅した誤差信号Ｖｅａｏを出力する。 In the comparator 200, the feedback voltage Vfb is input to the negative input terminal, and the reference voltage Vref is input to the positive input terminal. The comparator 200 outputs an error signal Veao obtained by inverting and amplifying the error between the reference voltage Vref and the feedback voltage Vfb.
位相補償回路２１０は、コンパレータ２００の出力を積分するとともに、スイッチング電源回路１００の位相を補償する。位相補償回路２１０は、コンパレータ２００の出力端子とグラウンドとの間に直列に接続された抵抗Ｒｃｏｍｐおよび容量Ｃｃｏｍｐを有する。これにより、誤差増幅器１３０が出力する誤差信号Ｖｅａｏは、高周波成分を含まないほぼＤＣ信号に近いものになる。 The phase compensation circuit 210 integrates the output of the comparator 200 and compensates the phase of the switching power supply circuit 100. The phase compensation circuit 210 includes a resistor Rcomp and a capacitor Ccomp connected in series between the output terminal of the comparator 200 and the ground. As a result, the error signal Veao output from the error amplifier 130 becomes almost a DC signal that does not contain a high frequency component.
所望の出力電圧Ｖｏｕｔに応じたフィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆより大きい場合、誤差信号Ｖｅａｏは低下し、ＶｆｂがＶｒｅｆより小さい場合、誤差信号Ｖｅａｏは上昇する。つまり、誤差増幅器１３０は、出力電圧Ｖｏｕｔと予め定められた電圧との差に応じた誤差信号Ｖｅａｏを生成して、ΔΣ変調器１１０に出力する。 When the feedback voltage Vfb corresponding to the desired output voltage Vout is larger than the reference voltage Vref, the error signal Veao decreases, and when Vfb is smaller than Vref, the error signal Veao increases. That is, the error amplifier 130 generates an error signal Veao corresponding to the difference between the output voltage Vout and a predetermined voltage, and outputs the error signal Veao to the ΔΣ modulator 110.
ΔΣ変調器１１０（Ｇｓｔｆ（ｓ）、Ｇｎｔｆ（ｓ）は、出力電圧Ｖｏｕｔに応じたパルス密度のΔΣ変調信号を、パワー段のスイッチング信号Ｄｏｕｔとして出力する。ΔΣ変調器１１０は、２次以上であってよい。２次とは、ΔΣ変調器１１０が有する積分器が２個の場合をいう。 The ΔΣ modulators 110 (Gstf (s), Gntf (s) output a ΔΣ modulation signal having a pulse density corresponding to the output voltage Vout as a power stage switching signal Dout. The ΔΣ modulator 110 has a second or higher order. The second order refers to the case where the ΔΣ modulator 110 has two integrators.
ΔΣ変調器１１０には、誤差増幅器１３０からの誤差信号Ｖｅａｏおよびサンプリングクロックｆｓが入力される。ΔΣ変調器１１０は、入力された誤差信号Ｖｅａｏを、正転ドライバ１６０は、サンプリングクロックｆｓのサンプリング周波数毎に変調して出力するΔΣ変調器１１０の出力に応じた出力信号Ｄｏｕｔを出力する。 The ΔΣ modulator 110 receives the error signal Veao from the error amplifier 130 and the sampling clock fs. The ΔΣ modulator 110 outputs the output signal Dout corresponding to the output of the ΔΣ modulator 110 that modulates and outputs the input error signal Veao for each sampling frequency of the sampling clock fs.
図４は、実施形態１に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、２次のフィードバック型の線形モデルで表される。ΔΣ変調器１１０は、減算器２２０、２２１、積分器２３０、２３１、加算器２４０およびディジタルアナログ変換器ＤＡＣを備える。入力信号Ｘ（ｎ）は、誤差増幅器１３０から入力された誤差信号Ｖｅａｏであり、出力信号Ｙ（ｎ）は、ΔΣ変調器１１０の出力信号Ｄｏｕｔである。 FIG. 4 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the first embodiment. The ΔΣ modulator 110 is represented by a second-order feedback type linear model. The ΔΣ modulator 110 includes subtractors 220 and 221, integrators 230 and 231, an adder 240, and a digital / analog converter DAC. The input signal X (n) is the error signal Veao input from the error amplifier 130, and the output signal Y (n) is the output signal Dout of the ΔΣ modulator 110.
ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）をアナログ信号からディジタル信号に変換する。ディジタルアナログ変換器ＤＡＣは、変換したディジタル信号に係数ｂ１を掛けて、減算器２２０に出力する。また、ディジタルアナログ変換器ＤＡＣは、変換したディジタル信号に係数ｂ２を掛けて、減算器２２１に出力する。 The digital / analog converter DAC converts the output signal Y (n) from an analog signal to a digital signal. The digital-analog converter DAC multiplies the converted digital signal by the coefficient b1 and outputs the result to the subtractor 220. The digital / analog converter DAC multiplies the converted digital signal by a coefficient b 2 and outputs the result to the subtractor 221.
減算器２２０には、入力信号Ｘ（ｎ）とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ１が掛けられた信号とが入力される。減算器２２０は、入力信号Ｘ（ｎ）とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ１が掛けられた信号との差分を積分器２３０に出力する。 The subtracter 220 receives an input signal X (n) and a signal obtained by multiplying the output signal Y (n) converted into an analog signal by a coefficient b1. The subtractor 220 outputs the difference between the input signal X (n) and the signal obtained by multiplying the output signal Y (n) converted into the analog signal by the coefficient b1 to the integrator 230.
積分器２３０は、減算器２２０の出力に係数ａ１を掛けた信号を積分して出力する。積分器２３０の伝達関数は、Ｈ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 230 integrates and outputs a signal obtained by multiplying the output of the subtractor 220 by the coefficient a1. The transfer function of the integrator 230 is represented by H (z) = Z −1 / (1−Z −1 ).
減算器２２１は、積分器２３０の出力およびアナログ変換された出力信号Ｙ（ｎ）に係数ｂ２を掛けた信号が入力される。減算器２２１は、積分器２３０の出力とアナログ変換された出力信号Ｙ（ｎ）に係数ｂ２を掛けた信号との差分を出力する。 The subtractor 221 receives an output of the integrator 230 and a signal obtained by multiplying the analog-converted output signal Y (n) by the coefficient b2. The subtractor 221 outputs the difference between the output of the integrator 230 and the signal obtained by multiplying the analog-converted output signal Y (n) by the coefficient b2.
積分器２３１は、減算器２２１の出力に係数ａ２を掛けた信号を積分して出力する。積分器２３１の伝達関数は、積分器２３０と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 231 integrates and outputs a signal obtained by multiplying the output of the subtractor 221 by the coefficient a2. The transfer function of the integrator 231 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrator 230.
加算器２４０には、積分器２３１の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３１の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。 The output of the integrator 231 and the quantization noise component Q are input to the adder 240. The adder 240 adds the output of the integrator 231 and the quantization noise component Q, and outputs an output signal Y (n).
実施形態１のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数１で表現できる。
数１の雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の近似式は、数２で表される。
図５は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。横軸は、サンプリングクロックの周波数ｆｓで規格化した周波数［Ｈｚ］を示しており、縦軸は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトル［ｄＢ］を示す。 FIG. 5 shows the frequency spectrum of the NTF × sinc function. The horizontal axis indicates the frequency [Hz] normalized by the frequency fs of the sampling clock, and the vertical axis indicates the frequency spectrum [dB] of the NTF × sinc function.
図では、数２の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図５は、フィードフォワード経路の係数ｂ２をｂ２＝２若しくはｂ２＝１．５とした場合のそれぞれの周波数スペクトルを示す。 In the figure, in the noise transfer function NTF of Formula 2, a1 = a2 = b1 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 5 shows respective frequency spectra when the feedforward path coefficient b2 is set to b2 = 2 or b2 = 1.5.
係数ｂ２＝２の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficient b2 = 2 is a general frequency spectrum in which the coefficient is not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ２＝１．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝２としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝１．５の場合の周波数スペクトルは、サンプリング周波数ｆｓの１／２付近（０．５付近）の利得が低下する。 On the other hand, when the coefficient b2 = 1.5, on the low frequency side where the frequency is lower than the predetermined frequency, the second gain is higher than the first gain when the coefficient b2 = 2. In the frequency spectrum in the case of the coefficient b2 = 1.5, the gain near 1/2 (near 0.5) of the sampling frequency fs decreases.
ここで、所定の周波数とは、サンプリング周波数以下の低域側において、信号伝達関数ＳＴＦが全域通過関数となる場合の雑音伝達関数ＮＴＦの第１の利得と、信号伝達関数ＳＴＦが全域通過関数でないときの雑音伝達関数ＮＴＦの第２の利得と交点の周波数である。図５において、所定の周波数は、０．２８ｆｓ［Ｈｚ］となる。 Here, the predetermined frequency refers to the first gain of the noise transfer function NTF when the signal transfer function STF is an all-pass function on the low frequency side below the sampling frequency, and the signal transfer function STF is not an all-pass function. Is the second gain of the noise transfer function NTF and the frequency of the intersection. In FIG. 5, the predetermined frequency is 0.28 fs [Hz].
所定の周波数よりも低い周波数帯域において、リミットサイクル発振によるピークの基本波が存在する。ΔΣ変調器１１０は、所定の周波数よりも低い周波数帯域において、雑音伝達関数ＮＴＦの利得を上げて、量子化雑音成分Ｑを増大させる。 In a frequency band lower than a predetermined frequency, there is a peak fundamental wave due to limit cycle oscillation. The ΔΣ modulator 110 increases the gain of the noise transfer function NTF and increases the quantization noise component Q in a frequency band lower than a predetermined frequency.
これにより、ΔΣ変調器１１０は、量子化雑音成分Ｑにより、リミットサイクル発振によるピークの基本波を埋もれさせることができる。つまり、係数ｂ２＝１．５の場合のように、ΔΣ変調器１１０は、周波数スペクトルの低域側の利得を高くすることで、低域側にディザ信号を入れたのと同様の効果が得られる。したがって、本例のΔΣ変調器１１０は、ディザ信号を加える必要がないので、ノイズフロアの上昇を抑えることができる。 As a result, the ΔΣ modulator 110 can bury the peak fundamental wave due to limit cycle oscillation by the quantization noise component Q. In other words, as in the case of the coefficient b2 = 1.5, the ΔΣ modulator 110 increases the gain on the low frequency side of the frequency spectrum, thereby obtaining the same effect as the case where the dither signal is input on the low frequency side. It is done. Therefore, since the ΔΣ modulator 110 of this example does not need to add a dither signal, it is possible to suppress an increase in noise floor.
波の重ね合わせの原理若しくはフーリエ解析理論によれば、ΔΣ変調信号のような矩形の信号には、基本波成分とその整数倍の成分が存在する。本実施形態では、基本波のエネルギーを低減することで、同時に整数倍の成分も低減して、リミットサイクル発振を抑制する。これにより、本例のΔΣ変調器１１０は、出力リップルを小さくできる。なお、サンプリング周波数ｆｓ／２よりも高いところで、利得が下がっているのは、アパーチャ効果による。 According to the principle of wave superposition or Fourier analysis theory, a rectangular signal such as a ΔΣ modulation signal has a fundamental wave component and an integral multiple of the fundamental wave component. In the present embodiment, by reducing the energy of the fundamental wave, the integral multiple component is also reduced at the same time, and limit cycle oscillation is suppressed. Thereby, the ΔΣ modulator 110 of this example can reduce the output ripple. Note that the lowering of the gain at a higher frequency than the sampling frequency fs / 2 is due to the aperture effect.
図６は、ｂ２＝２の場合のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。横軸は、周波数［Ｈｚ］を示し、縦軸は、スイッチング信号および出力電圧の電力［ｄＢ］を示す。 FIG. 6 shows the frequency spectrum of the switching signal Dout and the output signal Vout when b2 = 2. The horizontal axis indicates the frequency [Hz], and the vertical axis indicates the switching signal and the power [dB] of the output voltage.
図６では、２次のフィードバック型ΔΣ変調器１１０を用いている。ΔΣ変調器１１０の係数は、それぞれａ１＝ａ２＝ｂ１＝１、ｂ２＝２としている。図６は、信号伝達関数ＳＴＦが全域通過関数になるように係数を設定した時のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。 In FIG. 6, a secondary feedback type ΔΣ modulator 110 is used. The coefficients of the ΔΣ modulator 110 are a1 = a2 = b1 = 1 and b2 = 2, respectively. FIG. 6 shows frequency spectra of the switching signal Dout and the output signal Vout when the coefficients are set so that the signal transfer function STF becomes an all-pass function.
図６では、サンプリング周波数ｆｓ＝５ＭＨｚ、入力電圧Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝３Ｖ、Ｒ１＝３０ｋΩ、Ｒ２＝１０ｋΩ、Ｖｒｅｆ＝１Ｖ、Ｌ＝１０ｕＨ、Ｃｏｕｔ＝１０ｕＦ、Ｒｌｏａｄ＝６Ω、誤差増幅器１３０のＤＣゲイン＝９０ｄＢ、誤差増幅器１３０の１次ポール＝５ｒａｄ／ｓｅｃ、Ｃｃｏｍｐ＝０．１ｕＦ、Ｒｃｏｍｐ＝１００Ω、出力容量ＣｏｕｔのＥＳＲ＝１０ｍΩ、スイッチオン抵抗＝０．１Ω、としている。 In FIG. 6, the sampling frequency fs = 5 MHz, the input voltage Vin = 12 V, the output voltage Vout = 3 V, R1 = 30 kΩ, R2 = 10 kΩ, Vref = 1 V, L = 10 uH, Cout = 10 uF, Rload = 6Ω, DC gain = 90 dB, primary pole of error amplifier 130 = 5 rad / sec, Ccomp = 0.1 uF, Rcomp = 100Ω, ESR of output capacitance Cout = 10 mΩ, and switch-on resistance = 0.1Ω.
図６では、スイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルにリミットサイクル発振によるピークが生じる。リミットサイクルは、Ｖｉｎ／Ｖｏｕｔ×ｎ×ｆｓ（ｎは整数）およびその折り返しの（１−Ｖｉｎ／Ｖｏｕｔ）×ｎ×ｆｓの位置に出現する。リミットサイクルは、ΔΣ変調器１１０の入力がＤＣ信号の場合、入力レベルに応じた周波数となる。 In FIG. 6, a peak due to limit cycle oscillation occurs in the frequency spectrum of the switching signal Dout and the output signal Vout. The limit cycle appears at a position of Vin / Vout × n × fs (n is an integer) and its return (1-Vin / Vout) × n × fs. The limit cycle has a frequency corresponding to the input level when the input of the ΔΣ modulator 110 is a DC signal.
図７は、ｂ２＝１．５の場合のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。横軸は、周波数［Ｈｚ］を示して、縦軸は、スイッチング信号および出力電圧の電力［ｄＢ］を示す。 FIG. 7 shows the frequency spectrum of the switching signal Dout and the output signal Vout when b2 = 1.5. The horizontal axis represents frequency [Hz], and the vertical axis represents switching signal and output voltage power [dB].
図７では、２次のフィードバック型ΔΣ変調器１１０を用いている。ΔΣ変調器１１０の係数は、それぞれａ１＝ａ２＝ｂ１＝１、ｂ２＝１．５としている。図７は、雑音伝達関数ＮＴＦの低域側が高くなるように係数を設定した時のスイッチング信号Ｄｏｕｔと出力信号Ｖｏｕｔの周波数スペクトルを示す。なお、係数ｂ２以外の条件は図６の場合と同様である。 In FIG. 7, a secondary feedback type ΔΣ modulator 110 is used. The coefficients of the ΔΣ modulator 110 are a1 = a2 = b1 = 1 and b2 = 1.5, respectively. FIG. 7 shows the frequency spectrum of the switching signal Dout and the output signal Vout when the coefficient is set so that the low frequency side of the noise transfer function NTF is higher. The conditions other than the coefficient b2 are the same as in the case of FIG.
図７では低域側の雑音伝達関数ＮＴＦの周波数スペクトルを持ち上げることで、図６と比較して、リミットサイクルのピークが抑制されている。また、図７では、図６と比較して、ノイズフロアの上昇も抑制できることから、出力電圧のリップルも小さくなる。なお、周波数が約１ＭＨｚよりも高域側において、スイッチング信号および出力電圧がそれぞれ減衰しているのは、電圧変換部１２０のインダクタＬと出力容量Ｃｏｕｔとで形成されるリアクタンスフィルタによる。 In FIG. 7, the peak of the limit cycle is suppressed by raising the frequency spectrum of the low-frequency noise transfer function NTF as compared to FIG. 6. Further, in FIG. 7, since the increase in the noise floor can be suppressed as compared with FIG. 6, the output voltage ripple is also reduced. Note that the switching signal and the output voltage are attenuated at frequencies higher than about 1 MHz by a reactance filter formed by the inductor L and the output capacitance Cout of the voltage converter 120.
以上、説明したように本例のΔΣ変調器１１０は、所定の周波数よりも低域側において、信号伝達関数ＳＴＦが全域通過関数となる第１の利得よりも高い第２の利得を得るように、係数が設定される。これにより、本実施形態のスイッチング電源回路１００は、リミットサイクル発振によるピークを抑制し、且つ出力リップルを小さくすることができる。 As described above, the ΔΣ modulator 110 of the present example obtains a second gain higher than the first gain at which the signal transfer function STF is an all-pass function on the lower frequency side than the predetermined frequency. , The coefficient is set. Thereby, the switching power supply circuit 100 of the present embodiment can suppress the peak due to limit cycle oscillation and reduce the output ripple.
［実施形態２］
図８は、実施形態２に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、３次のフィードバック型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態１に係るΔΣ変調器１１０の構成に加えて、減算器２２２および積分器２３２をさらに備える。実施形態１と実施形態２とは、ΔΣ変調器１１０が２次のフィードバック型であるか、３次のフィードバック型であるかの点で異なる。
[Embodiment 2]
FIG. 8 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the second embodiment. The ΔΣ modulator 110 is represented by a third-order feedback type linear model. The ΔΣ modulator 110 of the present example further includes a subtractor 222 and an integrator 232 in addition to the configuration of the ΔΣ modulator 110 according to the first embodiment. The first embodiment and the second embodiment differ in that the ΔΣ modulator 110 is a second-order feedback type or a third-order feedback type.
ディジタルアナログ変換器ＤＡＣは、ディジタルの出力信号Ｙ（ｎ）を変換したアナログ信号に係数ｂ３を掛けて、減算器２２２に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、変換したアナログ信号に係数ｂ１、ｂ２、ｂ３を掛けた信号を、減算器２２０、２２１、２２２にそれぞれ出力する。 The digital-analog converter DAC multiplies the analog signal obtained by converting the digital output signal Y (n) by the coefficient b3 and outputs the result to the subtractor 222. That is, the digital-analog converter DAC of this example outputs signals obtained by multiplying the converted analog signal by the coefficients b1, b2, and b3 to the subtracters 220, 221, and 222, respectively.
減算器２２２には、積分器２３１の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ３が掛けられた信号とが入力される。減算器２２２は、積分器２３１の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ３が掛けられた信号との差分を出力する。 The subtracter 222 receives the output of the integrator 231 and the signal obtained by multiplying the output signal Y (n) converted into an analog signal by the coefficient b3. The subtractor 222 outputs the difference between the output of the integrator 231 and the signal obtained by multiplying the output signal Y (n) converted into the analog signal by the coefficient b3.
積分器２３２は、減算器２２２の出力に係数ａ３を掛けた信号を積分して出力する。積分器２３２の伝達関数は、積分器２３０、２３１と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 232 integrates and outputs a signal obtained by multiplying the output of the subtractor 222 by the coefficient a3. The transfer function of the integrator 232 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrators 230 and 231.
加算器２４０には、積分器２３２の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３２の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。 The output of the integrator 232 and the quantization noise component Q are input to the adder 240. The adder 240 adds the output of the integrator 232 and the quantization noise component Q, and outputs an output signal Y (n).
実施形態２のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数３で表される。
図９は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図９は、数４の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図９は、フィードフォワード経路の係数ｂ２、ｂ３をｂ２＝ｂ３＝３若しくはｂ２＝ｂ３＝２．３とした場合のそれぞれの周波数スペクトルを示す。 FIG. 9 shows the frequency spectrum of the NTF × sinc function. In FIG. 9, in the noise transfer function NTF of Equation 4, a1 = a2 = a3 = b1 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 9 shows respective frequency spectra when the feedforward path coefficients b2 and b3 are set to b2 = b3 = 3 or b2 = b3 = 2.3.
係数ｂ２＝ｂ３＝３の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficient b2 = b3 = 3 is a general frequency spectrum in which the coefficient is not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ２＝ｂ３＝２．３の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝ｂ３＝３としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝ｂ３＝２．３の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。 On the other hand, when the coefficient b2 = b3 = 2.3, the second gain is higher than the first gain when the coefficient b2 = b3 = 3 on the low frequency side where the frequency is lower than the predetermined frequency. . In the frequency spectrum in the case of the coefficient b2 = b3 = 2.3, the gain on the low frequency side is high, and the gain near ½ of the sampling frequency fs is reduced.
本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られるので、実施形態１と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態１よりも急峻に持ち上げることができるので、実施形態１に係るΔΣ変調器１１０よりも出力リップルを小さくすることができる。 Since the delta-sigma modulator 110 of this example increases the gain on the low frequency side to obtain the same effect as that provided with the dither signal, the limit cycle is suppressed as in the first embodiment. Since the delta-sigma modulator 110 of this example can raise the low band side gain more steeply than the first embodiment, the output ripple can be made smaller than that of the delta-sigma modulator 110 according to the first embodiment.
［実施形態３］
図１０は、実施形態３に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、４次のフィードバック型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態２に係るΔΣ変調器１１０の構成に加えて、減算器２２３および積分器２３３をさらに備える。実施形態２と実施形態３とは、ΔΣ変調器１１０が３次のフィードバック型であるか、４次のフィードバック型であるかの点で異なる。
[Embodiment 3]
FIG. 10 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the third embodiment. The ΔΣ modulator 110 is represented by a fourth-order feedback type linear model. The ΔΣ modulator 110 of the present example further includes a subtractor 223 and an integrator 233 in addition to the configuration of the ΔΣ modulator 110 according to the second embodiment. The second and third embodiments differ in that the ΔΣ modulator 110 is a third-order feedback type or a fourth-order feedback type.
ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）を変換したアナログ信号に係数ｂ４を掛けて、減算器２２３に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、変換したアナログ信号に係数ｂ１、ｂ２、ｂ３、ｂ４を掛けた信号を、減算器２２０、２２１、２２２、２２３にそれぞれ出力する。 The digital-analog converter DAC multiplies the analog signal obtained by converting the output signal Y (n) by the coefficient b4 and outputs the result to the subtractor 223. That is, the digital-analog converter DAC of this example outputs the signals obtained by multiplying the converted analog signals by the coefficients b1, b2, b3, and b4 to the subtracters 220, 221, 222, and 223, respectively.
減算器２２３には、積分器２３２の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ４が掛けられた信号とが入力される。減算器２２３は、積分器２３２の出力とアナログ信号に変換された出力信号Ｙ（ｎ）に係数ｂ４が掛けられた信号との差分を出力する。 The subtracter 223 receives the output of the integrator 232 and the signal obtained by multiplying the output signal Y (n) converted into an analog signal by the coefficient b4. The subtractor 223 outputs the difference between the output of the integrator 232 and the signal obtained by multiplying the output signal Y (n) converted into the analog signal by the coefficient b4.
積分器２３３は、減算器２２３の出力に係数ａ４を掛けた信号を積分して出力する。積分器２３３の伝達関数は、積分器２３０、２３１、２３２と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 233 integrates and outputs a signal obtained by multiplying the output of the subtractor 223 by the coefficient a4. The transfer function of the integrator 233 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrators 230, 231, and 232.
加算器２４０には、積分器２３３の出力および量子化雑音成分Ｑが入力される。加算器２４０は、積分器２３３の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。 The adder 240 receives the output of the integrator 233 and the quantization noise component Q. The adder 240 adds the output of the integrator 233 and the quantization noise component Q, and outputs an output signal Y (n).
実施形態３のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数５で表現できる。
数５の雑音伝達関数ＮＴＦの近似式は、数６で表される。
図１１は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１１は、数６の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ａ４＝ｂ１＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１１は、フィードフォワード経路の係数ｂ２、ｂ３、ｂ４をｂ２＝ｂ４＝４およびｂ３＝６若しくはｂ２＝３、ｂ３＝４およびｂ４＝２．５とした場合の周波数スペクトルを示す。 FIG. 11 shows the frequency spectrum of the NTF × sinc function. In FIG. 11, in the noise transfer function NTF of Equation 6, a1 = a2 = a3 = a4 = b1 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 11 shows a frequency spectrum when the feed forward path coefficients b2, b3, and b4 are set to b2 = b4 = 4 and b3 = 6 or b2 = 3, b3 = 4, and b4 = 2.5.
係数ｂ２＝ｂ４＝４およびｂ３＝６の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficients b2 = b4 = 4 and b3 = 6 are general frequency spectra in which the coefficients are not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５としたときの第１の利得よりも高い第２の利得となる。係数ｂ２＝３、ｂ３＝４およびｂ４＝２．５とした場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。 On the other hand, when the coefficients b2 = 3, b3 = 4, and b4 = 2.5, the coefficients b2 = 3, b3 = 4, and b4 = 2.5 are set on the low frequency side lower than the predetermined frequency. The second gain is higher than the first gain. In the frequency spectrum when the coefficients b2 = 3, b3 = 4, and b4 = 2.5, the gain on the low frequency side increases, and the gain in the vicinity of ½ of the sampling frequency fs decreases.
本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態２と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態２よりも急峻に持ち上げることができるので、実施形態２に係るΔΣ変調器１１０よりも出力リップルを小さくすることができる。 Since the delta-sigma modulator 110 of this example increases the gain on the low frequency side to obtain the same effect as that provided with the dither signal, the limit cycle is suppressed as in the second embodiment. Since the delta-sigma modulator 110 of this example can raise the low band side gain more steeply than the second embodiment, the output ripple can be made smaller than that of the delta-sigma modulator 110 according to the second embodiment.
実施形態１−３に係るΔΣ変調器１１０は、フィードバック型であり、雑音伝達関数ＮＴＦの利得が低域側で持ち上がるように係数を設定すると、信号伝達関数ＳＴＦが低域通過特性となる。このため、図３における誤差増幅器１３０の位相補償回路２１０を構成する抵抗Ｒｃｏｍｐおよび容量Ｃｃｏｍｐの素子値を小さくすることができる。つまり、誤差増幅器１３０の回路規模を小さくすることができるので、スイッチング電源回路１００全体の回路規模を小さくすることができる。 The ΔΣ modulator 110 according to Embodiment 1-3 is a feedback type, and when the coefficient is set so that the gain of the noise transfer function NTF is raised on the low frequency side, the signal transfer function STF has a low frequency pass characteristic. For this reason, the element values of the resistor Rcomp and the capacitor Ccomp constituting the phase compensation circuit 210 of the error amplifier 130 in FIG. 3 can be reduced. That is, since the circuit scale of the error amplifier 130 can be reduced, the circuit scale of the entire switching power supply circuit 100 can be reduced.
［実施形態４］
図１２は、実施形態４に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、２次のフィードフォワード型の線形モデルで表される。実施形態１と実施形態４とは、ΔΣ変調器１１０がフィードバック型であるか、フィードフォワード型であるかの点で異なる。
[Embodiment 4]
FIG. 12 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the fourth embodiment. The ΔΣ modulator 110 is represented by a second-order feedforward linear model. The first embodiment and the fourth embodiment differ in that the ΔΣ modulator 110 is a feedback type or a feedforward type.
ディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）を変換したアナログ信号を減算器２２０に出力する。つまり、本例のディジタルアナログ変換器ＤＡＣは、出力信号Ｙ（ｎ）をフィードバックする際に係数を掛けない点でフィードバック型と異なる。 The digital / analog converter DAC outputs an analog signal obtained by converting the output signal Y (n) to the subtractor 220. That is, the digital-analog converter DAC of this example is different from the feedback type in that no coefficient is applied when the output signal Y (n) is fed back.
減算器２２０には、入力信号Ｘ（ｎ）とアナログ変換された出力信号Ｙ（ｎ）とが入力される。減算器２２０は、入力信号Ｘ（ｎ）とアナログ変換された出力信号Ｙ（ｎ）との差分を出力する。 The subtracter 220 receives the input signal X (n) and the analog-converted output signal Y (n). The subtractor 220 outputs a difference between the input signal X (n) and the analog-converted output signal Y (n).
積分器２３０は、減算器２２０の出力に係数ａ１を掛けた信号を積分して出力する。積分器２３０の伝達関数は、Ｈ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 230 integrates and outputs a signal obtained by multiplying the output of the subtractor 220 by the coefficient a1. The transfer function of the integrator 230 is represented by H (z) = Z −1 / (1−Z −1 ).
積分器２３１は、積分器２３０の出力に係数ａ２を掛けた信号を積分して出力する。積分器２３１の伝達関数は、積分器２３０と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 231 integrates and outputs a signal obtained by multiplying the output of the integrator 230 by the coefficient a2. The transfer function of the integrator 231 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrator 230.
加算器２４１には、積分器２３１の出力信号、積分器２３０の出力に係数ｂ１を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ２を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。 The adder 241 receives the output signal of the integrator 231, the signal obtained by multiplying the output of the integrator 230 by the coefficient b 1, and the signal obtained by multiplying the input signal X (n) by the coefficient b 2. The adder 241 adds the input signals and outputs the added signals to the adder 240.
実施形態４のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数７で表現できる。
数７の雑音伝達関数ＮＴＦの近似式は、数８で表される。
図１３は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１３は、数６の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ｂ２＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１３は、ｂ１＝２若しくはｂ１＝１．５とした場合の周波数スペクトルを示す。 FIG. 13 shows the frequency spectrum of the NTF × sinc function. In FIG. 13, in the noise transfer function NTF of Equation 6, a1 = a2 = b2 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 13 shows a frequency spectrum when b1 = 2 or b1 = 1.5.
係数ｂ１＝２の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficient b1 = 2 is a general frequency spectrum in which the coefficient is not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ１＝１．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝２としたときの第１の利得よりも高い第２の利得となる。ｂ１＝１．５とした場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。 On the other hand, when the coefficient b1 = 1.5, on the low frequency side where the frequency is lower than the predetermined frequency, the second gain is higher than the first gain when the coefficient b1 = 2. In the frequency spectrum when b1 = 1.5, the gain on the low frequency side is high, and the gain in the vicinity of ½ of the sampling frequency fs is reduced.
本例のΔΣ変調器１１０は、フィードフォワード型であり、各積分器出力に表れる信号成分が小さく、多くの成分が量子化雑音成分である。そのため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比が変わり、アイドルトーンの周波数が変わったときに、各積分器の出力の変化が少ない。そのため、実施形態１−３と比べて、定常状態に落ち着くまでの過渡的なトーンを小さくすることができる。 The delta-sigma modulator 110 of this example is a feedforward type, the signal component which appears in each integrator output is small, and many components are quantization noise components. Therefore, when the ratio between the input voltage Vin and the output voltage Vout changes and the frequency of the idle tone changes, the change in the output of each integrator is small. Therefore, compared with Embodiment 1-3, the transitional tone until it settles in a steady state can be made small.
［実施形態５］
図１４は、実施形態５に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、３次のフィードフォワード型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態４に係るΔΣ変調器１１０の構成に加えて、積分器２３２をさらに備える。実施形態４と実施形態５とは、ΔΣ変調器１１０が２次のフィードフォワード型であるか、３次のフィードフォワード型であるかの点で異なる。
[Embodiment 5]
FIG. 14 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the fifth embodiment. The ΔΣ modulator 110 is represented by a third-order feedforward linear model. The ΔΣ modulator 110 of this example further includes an integrator 232 in addition to the configuration of the ΔΣ modulator 110 according to the fourth embodiment. The fourth embodiment differs from the fifth embodiment in that the ΔΣ modulator 110 is a second-order feedforward type or a third-order feedforward type.
積分器２３２は、積分器２３１の出力に係数ａ３を掛けた信号を積分して出力する。積分器２３２の伝達関数は、積分器２３０、２３１と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 232 integrates and outputs a signal obtained by multiplying the output of the integrator 231 by the coefficient a3. The transfer function of the integrator 232 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrators 230 and 231.
加算器２４１には、積分器２３２の出力信号、積分器２３１の出力に係数ｂ１を掛けた信号、積分器２３０の出力に係数ｂ２を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ３を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。 The adder 241 multiplies the output signal of the integrator 232, the signal obtained by multiplying the output of the integrator 231 by the coefficient b1, the signal obtained by multiplying the output of the integrator 230 by the coefficient b2, and the input signal X (n) by the coefficient b3. Each signal is input. The adder 241 adds the input signals and outputs the added signals to the adder 240.
加算器２４０には、加算器２４１の出力および量子化雑音成分Ｑが入力される。加算器２４０は、加算器２４１の出力および量子化雑音成分Ｑを加算して、出力信号Ｙ（ｎ）を出力する。 The output of the adder 241 and the quantization noise component Q are input to the adder 240. The adder 240 adds the output of the adder 241 and the quantization noise component Q, and outputs an output signal Y (n).
実施形態５のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数９で表現できる。
数９の雑音伝達関数ＮＴＦの近似式は、数１０で表される。
図１５は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１５は、数１０の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ｂ３＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１５は、フィードフォワード経路の係数ｂ１、ｂ２をｂ１＝ｂ２＝３若しくはｂ１＝ｂ２＝２．３とした場合のそれぞれの周波数スペクトルを示す。 FIG. 15 shows the frequency spectrum of the NTF × sinc function. In FIG. 15, in the noise transfer function NTF of Formula 10, a1 = a2 = a3 = b3 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 15 shows respective frequency spectra when the feedforward path coefficients b1 and b2 are set to b1 = b2 = 3 or b1 = b2 = 2.3.
係数ｂ１＝ｂ２＝３の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficient b1 = b2 = 3 is a general frequency spectrum in which the coefficient is not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ１＝ｂ２＝２．３の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝ｂ２＝３としたときの第１の利得よりも高い第２の利得となる。係数ｂ１＝ｂ２＝２．３の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。 On the other hand, in the case of the coefficient b1 = b2 = 2.3, the second gain is higher than the first gain when the coefficient b1 = b2 = 3 on the low frequency side where the frequency is lower than the predetermined frequency. . In the frequency spectrum in the case of the coefficient b1 = b2 = 2.3, the gain on the low frequency side becomes high, and the gain near ½ of the sampling frequency fs decreases.
本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態４と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態４よりも急峻に持ち上げることができるので、実施形態４に係るΔΣ変調器１１０よりも過渡的なトーンによる出力リップルを小さくすることができる。 Since the delta-sigma modulator 110 of this example increases the gain on the low frequency side to obtain the same effect as that provided with the dither signal, the limit cycle is suppressed as in the fourth embodiment. Since the delta-sigma modulator 110 of this example can raise the gain on the low frequency side more steeply than the fourth embodiment, the output ripple due to a transient tone is made smaller than the delta-sigma modulator 110 according to the fourth embodiment. Can do.
［実施形態６］
図１６は、実施形態６に係るスイッチング電源回路１００のΔΣ変調器１１０を示す。ΔΣ変調器１１０は、４次のフィードフォワード型の線形モデルで表される。本例のΔΣ変調器１１０は、実施形態５に係るΔΣ変調器１１０の構成に加えて、積分器２３３をさらに備える。実施形態５と実施形態６とは、ΔΣ変調器１１０が３次のフィードフォワード型であるか、４次のフィードフォワード型であるかの点で異なる。
[Embodiment 6]
FIG. 16 shows the ΔΣ modulator 110 of the switching power supply circuit 100 according to the sixth embodiment. The ΔΣ modulator 110 is represented by a fourth-order feedforward linear model. The ΔΣ modulator 110 of this example further includes an integrator 233 in addition to the configuration of the ΔΣ modulator 110 according to the fifth embodiment. The fifth embodiment and the sixth embodiment differ in that the ΔΣ modulator 110 is a third-order feedforward type or a fourth-order feedforward type.
積分器２３３は、積分器２３２の出力に係数ａ４を掛けた信号を積分して出力する。積分器２３３の伝達関数は、積分器２３０、２３１、２３２と同じくＨ（ｚ）＝Ｚ−１／（１−Ｚ−１）で表される。 The integrator 233 integrates and outputs the signal obtained by multiplying the output of the integrator 232 by the coefficient a4. The transfer function of the integrator 233 is expressed by H (z) = Z −1 / (1−Z −1 ) as in the integrators 230, 231, and 232.
加算器２４１には、積分器２３２の出力信号、積分器２３２の出力に係数ｂ１を掛けた信号、積分器２３１の出力に係数ｂ２を掛けた信号、積分器２３０の出力に係数ｂ３を掛けた信号および入力信号Ｘ（ｎ）に係数ｂ４を掛けた信号がそれぞれ入力される。加算器２４１は、入力された各信号を加算して加算器２４０に出力する。 The adder 241 has an output signal from the integrator 232, a signal obtained by multiplying the output from the integrator 232 by the coefficient b 1, a signal obtained by multiplying the output from the integrator 231 by the coefficient b 2, and an output from the integrator 230 multiplied by the coefficient b 3. A signal and a signal obtained by multiplying the input signal X (n) by the coefficient b4 are input. The adder 241 adds the input signals and outputs the added signals to the adder 240.
実施形態６のスイッチング電源回路１００において、ΔΣ変調器１１０の伝達関数は、数１１で表現できる。
数１１の雑音伝達関数ＮＴＦの近似式は、数１２で表される。
図１７は、ＮＴＦ×ｓｉｎｃ関数の周波数スペクトルを示す。図１７は、数１２の雑音伝達関数ＮＴＦにおいて、ａ１＝ａ２＝ａ３＝ａ４＝ｂ４＝１、Δ＝１、Δｆｓｔｅｐ＝２４０Ｈｚと固定している。また、図１５は、フィードフォワード経路の係数ｂ１、ｂ２、ｂ３をｂ１＝ｂ３＝４およびｂ２＝６若しくはｂ１＝３、ｂ２＝４、ｂ３＝２．５とした場合の周波数スペクトルを示す。 FIG. 17 shows the frequency spectrum of the NTF × sinc function. In FIG. 17, in the noise transfer function NTF of Formula 12, a1 = a2 = a3 = a4 = b4 = 1, Δ = 1, and Δfstep = 240 Hz are fixed. FIG. 15 shows a frequency spectrum when the feedforward path coefficients b1, b2, and b3 are set to b1 = b3 = 4 and b2 = 6 or b1 = 3, b2 = 4, and b3 = 2.5.
係数ｂ１＝ｂ３＝４およびｂ２＝６の場合は、係数を調整していない一般的な周波数スペクトルである。この場合、信号伝達関数ＳＴＦが全域通過関数となり、雑音伝達関数ＮＴＦの利得が放物線状の第１の利得となる。 The coefficients b1 = b3 = 4 and b2 = 6 are general frequency spectra in which the coefficients are not adjusted. In this case, the signal transfer function STF is an all-pass function, and the gain of the noise transfer function NTF is a parabolic first gain.
一方、係数ｂ１＝３、ｂ２＝４、ｂ３＝２．５の場合は、所定の周波数よりも周波数が低い低域側において、係数ｂ１＝ｂ３＝４およびｂ２＝６としたときの第１の利得よりも高い第２の利得となる。係数ｂ１＝３、ｂ２＝４、ｂ３＝２．５の場合の周波数スペクトルは、低域側の利得が高くなり、サンプリング周波数ｆｓの１／２付近の利得が低下する。 On the other hand, when the coefficients b1 = 3, b2 = 4, and b3 = 2.5, the first frequency when the coefficients b1 = b3 = 4 and b2 = 6 are set on the low frequency side lower than the predetermined frequency. The second gain is higher than the gain. In the frequency spectrum when the coefficients b1 = 3, b2 = 4, and b3 = 2.5, the gain on the low frequency side increases, and the gain in the vicinity of ½ of the sampling frequency fs decreases.
本例のΔΣ変調器１１０は、低域側の利得を高くすることで、ディザ信号を入れたのと同様の効果が得られることから、実施形態５と同様にリミットサイクルが抑制される。本例のΔΣ変調器１１０は、低域側の利得を実施形態５よりも急峻に持ち上げることができるので、実施形態５に係るΔΣ変調器１１０よりも過渡的なトーンによる出力リップルを小さくすることができる。 Since the ΔΣ modulator 110 of this example increases the gain on the low frequency side to obtain the same effect as that provided with the dither signal, the limit cycle is suppressed as in the fifth embodiment. Since the delta-sigma modulator 110 of this example can raise the low band side gain more steeply than the fifth embodiment, the output ripple due to a transient tone is made smaller than that of the delta-sigma modulator 110 according to the fifth embodiment. Can do.
以下では、雑音伝達関数の分母１次関数Ｈ（ｚ）を数１３および数１４の通り定義して、周波数特性を考察する。そして、所定の周波数よりも周波数が低い低域側において、信号伝達関数ＳＴＦが全域通過関数であるときの雑音伝達関数ＮＴＦの利得よりも、信号伝達関数ＳＴＦが全域通過関数でないときの雑音伝達関数ＮＴＦの利得よりも高くなるように、ΔΣ変調器１１０の係数を設定する条件を導出する方法を示す。 Hereinafter, the denominator linear function H (z) of the noise transfer function is defined as in Equations 13 and 14, and the frequency characteristics are considered. The noise transfer function when the signal transfer function STF is not the all-pass function is lower than the gain of the noise transfer function NTF when the signal transfer function STF is the all-pass function on the low frequency side lower than the predetermined frequency. A method for deriving conditions for setting the coefficient of the ΔΣ modulator 110 so as to be higher than the gain of the NTF will be described.
図１８は、数１４において、ｒ＝１、θ＝πとした場合の周波数特性を示す。横軸は、位相角ωを示し、縦軸は振幅の周波数特性｜Ｈ（ｚ）｜を示す。数１４において、ｒ＝１、θ＝πとした場合、０＜ω＜πでは、低域通過フィルタ的な振る舞いをする。 FIG. 18 shows frequency characteristics when r = 1 and θ = π in Equation 14. The horizontal axis indicates the phase angle ω, and the vertical axis indicates the frequency characteristic | H (z) | of the amplitude. In Equation 14, when r = 1 and θ = π, when 0 <ω <π, it behaves like a low-pass filter.
図１９は、数１４において、ｒ＝１、θ＝０とした場合の周波数特性を示す。横軸は、位相角ωを示し、縦軸は振幅の周波数特性｜Ｈ（ｚ）｜を示す。数１４において、ｒ＝１、θ＝０とした場合、０＜ω＜πでは、高域通過フィルタ的な振る舞いをする。 FIG. 19 shows frequency characteristics when r = 1 and θ = 0 in Equation 14. The horizontal axis indicates the phase angle ω, and the vertical axis indicates the frequency characteristic | H (z) | of the amplitude. In Equation 14, when r = 1 and θ = 0, a high-pass filter behaves when 0 <ω <π.
図１８および図１９より、θを０＜ω＜πにして、極が実数軸上でなく、複素数になるように設定することで、振幅の周波数特性｜Ｈ（ｚ）｜が極ｐに近い周波数にピークを持つ。ΔΣ変調器１１０の制御を安定させるためには、全ての極が複素平面における単位円内にある必要がある。また、ΔΣ変調器１１０は、雑音伝達関数の全ての極が、共役複素数の対となる他の極が存在するか、または、複素平面の単位円内で且つ一組以上の共役複素数と残りの極が実軸上の負の位置に配置されるように係数が設定される。 18 and 19, by setting θ to be 0 <ω <π and setting the pole to be a complex number instead of the real axis, the frequency characteristic of amplitude | H (z) | is close to the pole p. Has a peak in frequency. In order to stabilize the control of the ΔΣ modulator 110, all poles need to be within a unit circle in the complex plane. In addition, the ΔΣ modulator 110 has other poles in which all the poles of the noise transfer function are paired with a conjugate complex number, or within a unit circle of a complex plane and one or more sets of conjugate complex numbers and the rest The coefficient is set so that the pole is placed at a negative position on the real axis.
ΔΣ変調器１１０が２次の場合、雑音伝達関数の極のうち少なくとも１対の極が、複素平面の単位円内且つ実軸上以外の領域において、互いに共役複素数となるように、係数が設定される。つまり、ΔΣ変調器１１０が２次の場合、２つの極を実数軸上でなく、共役複素数とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。 When ΔΣ modulator 110 is second order, the coefficients are set so that at least one pair of the poles of the noise transfer function is a conjugate complex number in a region other than the unit circle on the complex plane and on the real axis. Is done. In other words, when the ΔΣ modulator 110 is of the second order, the two poles are not on the real axis, but are conjugated complex numbers, thereby having an amplitude peak in a symmetrical form with respect to ω = π.
ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が２次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ−１×ｐ１）（１−Ｚ−１×ｐ２）＝１−（ｐ１＋ｐ２）×Ｚ−１＋ｐ１×ｐ２×Ｚ−２となる。 Here, when the denominator in the transfer function is factored, when the ΔΣ modulator 110 is second order, the denominator value of the noise transfer function NTF is (1−Z −1 × p1) (1−Z −1 × p2). = 1− (p1 + p2) × Z −1 + p1 × p2 × Z−2.
したがって、図４の実施形態１に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２としたときに、数１に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＝２−ａ２ｂ２、ｐ１ｐ２＝ａ１ａ２ｂ１−ａ２ｂ２＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２が互いに共役複素数となるように係数を設定する。 Therefore, as in the ΔΣ modulator 110 according to the first embodiment of FIG. 4, the poles of the noise transfer function are p1 and p2, and the coefficient that determines the gain of the integrator of the ΔΣ modulator among the coefficients is a1 in order from the input side to the output side. , A2, among the coefficients, when the feedback coefficient of the ΔΣ modulator is set to b1, b2 in order from the input side to the output side, p1 + p2 = 2−a2b2, p1p2 from the correspondence with the denominator of the noise transfer function NTF shown in Equation 1 The coefficient may be set so as to satisfy = a1a2b1-a2b2 + 1. However, as described above, the coefficients are set so that p1 and p2 are complex conjugate numbers.
また、図１２の実施形態４に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ２、ｂ１としたときに、数７に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＝２−ａ１ｂ１、ｐ１ｐ２＝ａ１ａ２−ａ１ｂ１＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２が互いに共役複素数となるように係数を設定する。 Further, as in the ΔΣ modulator 110 according to the fourth embodiment in FIG. 12, the poles of the noise transfer function are p1 and p2, and the coefficient that determines the gain of the integrator of the ΔΣ modulator among the coefficients is sequentially a1 from the input side to the output side. , A2, and when the feedforward coefficient of the ΔΣ modulator is b2 and b1 in order from the input side to the output side, from the correspondence with the denominator of the noise transfer function NTF shown in Equation 7, p1 + p2 = 2−a1b1, The coefficient may be set so as to satisfy p1p2 = a1a2-a1b1 + 1. However, as described above, the coefficients are set so that p1 and p2 are complex conjugate numbers.
ΔΣ変調器１１０が３次の場合、雑音伝達関数の極のうち１対の極以外の極が、複素平面の単位円内且つ実軸上の負の位置に配置されるように、係数が設定される。つまり、ΔΣ変調器１１０が３次の場合、３つの極が一組の共役複素数と、残り一つの極を実数軸上のマイナスの値とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。 When ΔΣ modulator 110 is third-order, the coefficient is set so that poles other than the pair of poles of the noise transfer function are arranged in negative positions on the real axis in the unit circle of the complex plane Is done. In other words, when the ΔΣ modulator 110 is of the third order, the three poles are a set of conjugate complex numbers, and the remaining one pole is a negative value on the real axis, so that it is symmetrical about ω = π. Has a peak of amplitude.
ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が３次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ−１×ｐ１）（１−Ｚ−１×ｐ２）（１−Ｚ−１×ｐ３）＝１−（ｐ１＋ｐ２＋ｐ３）×Ｚ−１＋（ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３）×Ｚ−２−ｐ１ｐ２ｐ３Ｚ−３となる。 Here, when the denominator in the transfer function is factored, when the ΔΣ modulator 110 is third order, the denominator value of the noise transfer function NTF is (1−Z −1 × p1) (1−Z −1 × p2). (1-Z- 1 * p3) = 1- (p1 + p2 + p3) * Z-1 + (p1p2 + p1p3 + p2p3) * Z-2-p1p2p3Z-3.
したがって、図８の実施形態２に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３としたときに、数３に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＝３−ａ３ｂ３、ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ２ａ３ｂ２−ａ２ａ３ｂ３＋３、ｐ１ｐ２ｐ３＝１−ａ３ｂ３＋ａ２ａ３ｂ２−ａ１ａ２ａ３ｂ１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３が互いに共役複素数となるように係数を設定する。 Therefore, as in the ΔΣ modulator 110 according to the second embodiment of FIG. 8, the noise transfer function poles are p1, p2, and p3, and the coefficient that determines the gain of the integrator of the ΔΣ modulator is changed from the input side to the output side. From the correspondence with the denominator of the noise transfer function NTF shown in Equation 3, when the feedback coefficient of the ΔΣ modulator is b1, b2, b3 in order from the input side to the output side among the a1, a2, a3 and coefficients in order, p1 + p2 + p3 = 3-a3b3, p1p2 + p1p3 + p2p3 = a2a3b2-a2a3b3 + 3, p1p2p3 = 1-a3b3 + a2a3b2-a1a2a3b1 may be set. However, as described above, the coefficients are set so that p1, p2, and p3 are complex conjugate numbers.
また、図１４の実施形態５に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ３、ｂ２、ｂ１としたときに、数９に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＝３−ａ１ｂ２、ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ１ａ２ｂ１−ａ２ａ１ｂ２＋３、ｐ１ｐ２ｐ３＝１−ａ１ｂ２＋ａ１ａ２ｂ１−ａ１ａ２ａ３を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３が互いに共役複素数となるように係数を設定する。 14, the noise transfer function poles are p1, p2, and p3, and among the coefficients, the coefficient that determines the gain of the integrator of the ΔΣ modulator is changed from the input side to the output side. From the correspondence with the denominator of the noise transfer function NTF shown in Equation 9, when the feedforward coefficient of the ΔΣ modulator is b3, b2, and b1 in order from the input side to the output side among the a1, a2, a3, and coefficient in order, The coefficients may be set so as to satisfy p1 + p2 + p3 = 3-a1b2, p1p2 + p1p3 + p2p3 = a1a2b1-a2a1b2 + 3, p1p2p3 = 1-a1b2 + a1a2b1-a1a2a3. However, as described above, the coefficients are set so that p1, p2, and p3 are complex conjugate numbers.
ΔΣ変調器１１０が４次の場合、雑音伝達関数の極のうち２対の極が互いに共役複素数である。つまり、ΔΣ変調器１１０が４次の場合、４つの極が一組の共役複素数と、残り二つの極を実数軸上のマイナスの値とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。 When ΔΣ modulator 110 is fourth order, two pairs of poles of the noise transfer function are complex conjugate numbers. In other words, when the ΔΣ modulator 110 is of the fourth order, the four poles are a set of conjugate complex numbers and the remaining two poles are negative values on the real axis, so that they are symmetrical about ω = π. Has a peak of amplitude.
また、ΔΣ変調器１１０が４次の場合、雑音伝達関数の極のうち２対の極が共役複素数であるように、係数が設定されている。つまり、４つの極が二組の共役複素数とすることで、ω＝πを中心に対称な形に振幅のピークを持つ。 When the ΔΣ modulator 110 is fourth order, the coefficients are set so that two pairs of poles of the noise transfer function are conjugate complex numbers. That is, when the four poles are two sets of conjugate complex numbers, the amplitude peaks in a symmetrical form with respect to ω = π.
ここで、伝達関数における分母を因数分解すると、ΔΣ変調器１１０が４次の場合、雑音伝達関数ＮＴＦの分母の値は、（１−Ｚ−１×ｐ１）（１−Ｚ−１×ｐ２）（１−Ｚ−１×ｐ３）（１−Ｚ−１×ｐ４）＝１−（ｐ１＋ｐ２＋ｐ３＋ｐ４）×Ｚ−１＋（ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４）×Ｚ−２−ｐ１ｐ２ｐ３ｐ４×Ｚ−３となる。 Here, when the denominator in the transfer function is factored, when the ΔΣ modulator 110 is fourth-order, the denominator value of the noise transfer function NTF is (1−Z −1 × p1) (1−Z −1 × p2). (1-Z- 1 * p3) (1-Z- 1 * p4) = 1- (p1 + p2 + p3 + p4) * Z- 1 + (p1p2 + p1p3 + p1p4 + p2p3 + p2p4 + p3p4) * Z- 2- p1p2p3p4 * Z- 3 .
したがって、図１０の実施形態３に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、係数のうちΔΣ変調器のフィードバック係数を入力側から出力側に順にｂ１、ｂ２、ｂ３、ｂ４、Ａ＝ａ１ａ２ａ３ａ４ｂ１、Ｂ＝ａ２ａ３ａ４ｂ２、Ｃ＝ａ３ａ４ｂ３、Ｄ＝ａ４ｂ４としたときに、数５に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ、ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６、ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ、ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３、ｐ４が互いに共役複素数となるように係数を設定する。 Therefore, as in the ΔΣ modulator 110 according to the third embodiment in FIG. 10, the noise transfer function poles are p1, p2, p3, and p4, and the coefficient that determines the gain of the integrator of the ΔΣ modulator is output from the input side. A1, a2, a3, a4 in order from the side, and the feedback coefficient of the ΔΣ modulator among the coefficients in order from the input side to the output side b1, b2, b3, b4, A = a1a2a3a4b1, B = a2a3a4b2, C = a3a4b3, D = When a4b4 is set, p1 + p2 + p3 + p4 = 4-D, p1p2 + p1p3 + p1p4 + p2p3 + p2p4 + p3p4 = C-3D + 6, p1p2p3 + p1p3p4p4 + p1p3p4p4 + p1p3p4p4 + p1p3p4p4 Set the coefficient so that Bayoi. However, as described above, the coefficients are set so that p1, p2, p3, and p4 are conjugate complex numbers.
また、図１６の実施形態６に係るΔΣ変調器１１０の通り、雑音伝達関数の極をｐ１、ｐ２、ｐ３、ｐ４、係数のうちΔΣ変調器の積分器の利得を決める係数を入力側から出力側に順にａ１、ａ２、ａ３、ａ４、係数のうちΔΣ変調器のフィードフォワード係数を入力側から出力側に順にｂ４、ｂ３、ｂ２、ｂ１、Ａ＝ａ１ａ２ａ３ａ４、Ｂ＝ａ２ａ３ａ４ｂ１、Ｃ＝ａ１ａ２ｂ２、Ｄ＝ａ１ｂ３としたときに、数１１に示す雑音伝達関数ＮＴＦの分母との対応から、ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ、ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６、ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ、ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１の関係を満たすように、係数を設定すればよい。ただし、上述したように、ｐ１、ｐ２、ｐ３、ｐ４が互いに共役複素数となるように係数を設定する。 Further, as in the ΔΣ modulator 110 according to the sixth embodiment in FIG. 16, the poles of the noise transfer function are p1, p2, p3, and p4, and the coefficient that determines the gain of the integrator of the ΔΣ modulator is output from the input side. A1, a2, a3, a4 in order, and the feedforward coefficient of the ΔΣ modulator among the coefficients in order from the input side to the output side b4, b3, b2, b1, A = a1a2a3a4, B = a2a3a4b1, C = a1a2b2, D = A1b3, from the correspondence with the denominator of the noise transfer function NTF shown in Equation 11, p1 + p2 + p3 + p4 = 4-D, p1p2 + p1p3 + p1p4 + p2p3 + p2p4 + p3p4 = C-3D + 6, p1p2p3 + p1p3p4p4p3p4p4p4p3p4p4p4 Set coefficients to satisfy the relationship It may be Re. However, as described above, the coefficients are set so that p1, p2, p3, and p4 are conjugate complex numbers.
［発明の効果］
本発明のスイッチング電源回路は、所定の周波数よりも低域側において、雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の利得が、信号伝達関数ＳＴＦが全域通過関数となるように係数が設定された場合の雑音伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の利得よりも高くなるように、ΔΣ変調器の係数を設定することで、リミットサイクル発振によるピークを抑制し、且つ出力リップルを小さくすることができる。
[Effect of the invention]
In the switching power supply circuit of the present invention, the gain of the noise transfer function NTF (Noise Transfer Function) is set on the lower frequency side than a predetermined frequency so that the signal transfer function STF is an all-pass function. By setting the coefficient of the ΔΣ modulator so as to be higher than the gain of the noise transfer function NTF (Noise Transfer Function), it is possible to suppress the peak due to limit cycle oscillation and reduce the output ripple.
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.
１００・・・スイッチング電源回路、１１０・・・ΔΣ変調器、１２０・・・電圧変換部、１３０・・・誤差増幅器、１４０・・・帰還部、１５０・・・電源、１６０・・・正転ドライバ、１７０・・・反転ドライバ、２００・・・コンパレータ、２１０・・・位相補償回路、２２０、２２１、２２２、２２３・・・減算器、２３０、２３１、２３２、２３３・・・積分器、２４０、２４１・・・加算器、５００・・・ΔΣ変調器 DESCRIPTION OF SYMBOLS 100 ... Switching power supply circuit, 110 ... Delta-sigma modulator, 120 ... Voltage converter, 130 ... Error amplifier, 140 ... Feedback part, 150 ... Power supply, 160 ... Forward rotation Driver, 170 ... Inverting driver, 200 ... Comparator, 210 ... Phase compensation circuit, 220, 221, 222, 223 ... Subtractor, 230, 231, 232, 233 ... Integrator, 240 241 ... adder 500 ... ΔΣ modulator
Claims (23)
前記出力電圧に応じたパルス密度のΔΣ変調信号を前記スイッチング信号として出力する２次以上のΔΣ変調器と、
を備え、
前記ΔΣ変調器は、
信号伝達関数が全域通過関数であるときの雑音伝達関数の第１の利得と、前記信号伝達関数が全域通過関数でないときの前記雑音伝達関数の第２の利得との交点よりも低域において、前記第２の利得が前記第１の利得よりも高くなるように、係数が設定されていることを特徴とするスイッチング電源回路。 A voltage conversion unit that converts an input voltage into an output voltage according to a switching signal;
A second-order or higher-order ΔΣ modulator that outputs a ΔΣ modulation signal having a pulse density corresponding to the output voltage as the switching signal;
With
The ΔΣ modulator is
In a region lower than the intersection of the first gain of the noise transfer function when the signal transfer function is an all-pass function and the second gain of the noise transfer function when the signal transfer function is not the all-pass function, A switching power supply circuit, wherein a coefficient is set so that the second gain is higher than the first gain.
前記雑音伝達関数の極のうち少なくとも１対の極が、複素平面の単位円内であり且つ実軸上以外の領域において、互いに共役複素数となるように、前記係数が設定されていることを特徴とする請求項１に記載のスイッチング電源回路。 The ΔΣ modulator is
The coefficient is set so that at least one pair of poles of the noise transfer function is a complex conjugate number in a unit circle of a complex plane and in a region other than on the real axis. The switching power supply circuit according to claim 1.
フィードバック型であることを特徴とする請求項２に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 2, wherein the switching power supply circuit is a feedback type.
２次であることを特徴とする請求項３に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 3, wherein the switching power supply circuit is secondary.
ｐ１＋ｐ２＝２−ａ２ｂ２
ｐ１ｐ２＝ａ１ａ２ｂ１−ａ２ｂ２＋１
の関係を満足することを特徴とする請求項４に記載のスイッチング電源回路。 The noise transfer function poles are p1 and p2, and the coefficient that determines the gain of the integrator of the ΔΣ modulator among the coefficients is a1 and a2 in order from the input side to the output side, and the feedback coefficient of the ΔΣ modulator among the coefficients Is b1, b2 in order from the input side to the output side,
p1 + p2 = 2−a2b2
p1p2 = a1a2b1-a2b2 + 1
The switching power supply circuit according to claim 4, wherein the following relationship is satisfied.
３次であることを特徴とする請求項３に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 3, wherein the switching power supply circuit is a third order.
ｐ１＋ｐ２＋ｐ３＝３−ａ３ｂ３
ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ２ａ３ｂ２−２ａ３ｂ３＋３
ｐ１ｐ２ｐ３＝１−ａ３ｂ３＋ａ２ａ３ｂ２−ａ１ａ２ａ３ｂ１
の関係を満足することを特徴とする請求項７に記載のスイッチング電源回路。 The noise transfer function poles are p1, p2, and p3, and among the coefficients, the coefficients that determine the gain of the integrator of the ΔΣ modulator are a1, a2, a3, and the ΔΣ modulation among the coefficients in order from the input side to the output side. When the feedback coefficient of the device is b1, b2, b3 in order from the input side to the output side,
p1 + p2 + p3 = 3-a3b3
p1p2 + p1p3 + p2p3 = a2a3b2-2a3b3 + 3
p1p2p3 = 1-a3b3 + a2a3b2-a1a2a3b1
The switching power supply circuit according to claim 7, wherein the following relationship is satisfied.
４次であることを特徴とする請求項３に記載のスイッチング電源回路。 The ΔΣ modulator is
4. The switching power supply circuit according to claim 3, wherein the switching power supply circuit is a fourth order.
ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ
ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６
ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ
ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１
の関係を満足することを特徴とする請求項１０または１１に記載のスイッチング電源回路。 The poles of the noise transfer function are p1, p2, p3, p4, and among the coefficients, the coefficients that determine the gain of the integrator of the ΔΣ modulator are a1, a2, a3, a4, Among them, when the feedback coefficient of the ΔΣ modulator is set to b1, b2, b3, b4, A = a1a2a3a4b1, B = a2a3a4b2, C = a3a4b3, D = a4b4 in order from the input side to the output side,
p1 + p2 + p3 + p4 = 4-D
p1p2 + p1p3 + p1p4 + p2p3 + p2p4 + p3p4 = C-3D + 6
p1p2p3 + p1p2p4 + p1p3p4 + p2p3p4 = 4-3D + 2C-B
p1p2p3p4 = A−B + C−D + 1
The switching power supply circuit according to claim 10 or 11, wherein the following relationship is satisfied.
フィードフォワード型であることを特徴とする請求項２に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 2, wherein the switching power supply circuit is a feedforward type.
２次であることを特徴とする請求項１４に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 14, wherein the switching power supply circuit is secondary.
ｐ１＋ｐ２＝２−ａ１ｂ１
ｐ１ｐ２＝ａ１ａ２−ａ１ｂ１＋１
の関係を満足することを特徴とする請求項１５に記載のスイッチング電源回路。 The noise transfer function poles are p1 and p2, and the coefficient that determines the gain of the integrator of the ΔΣ modulator among the coefficients is a1 and a2 in order from the input side to the output side, and the feedforward of the ΔΣ modulator among the coefficients When the coefficients are set to b2 and b1 in order from the input side to the output side,
p1 + p2 = 2−a1b1
p1p2 = a1a2-a1b1 + 1
The switching power supply circuit according to claim 15, wherein the following relationship is satisfied.
３次であることを特徴とする請求項１４に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 14, wherein the switching power supply circuit is tertiary.
ｐ１＋ｐ２＋ｐ３＝３−ａ１ｂ２
ｐ１ｐ２＋ｐ１ｐ３＋ｐ２ｐ３＝ａ１ａ２ｂ１−２ａ１ｂ２＋３
ｐ１ｐ２ｐ３＝１−ａ１ｂ２＋ａ１ａ２ｂ１−ａ１ａ２ａ３
の関係を満足することを特徴とする請求項１８に記載のスイッチング電源回路。 The noise transfer function poles are p1, p2, and p3, and among the coefficients, the coefficients that determine the gain of the integrator of the ΔΣ modulator are a1, a2, a3, and the ΔΣ modulation among the coefficients in order from the input side to the output side. When the feed forward coefficient of the vessel is b3, b2, b1 in order from the input side to the output side,
p1 + p2 + p3 = 3-a1b2
p1p2 + p1p3 + p2p3 = a1a2b1-2a1b2 + 3
p1p2p3 = 1-a1b2 + a1a2b1-a1a2a3
The switching power supply circuit according to claim 18, wherein the following relationship is satisfied.
４次であることを特徴とする請求項１４に記載のスイッチング電源回路。 The ΔΣ modulator is
The switching power supply circuit according to claim 14, wherein the switching power supply circuit is quaternary.
ｐ１＋ｐ２＋ｐ３＋ｐ４＝４−Ｄ
ｐ１ｐ２＋ｐ１ｐ３＋ｐ１ｐ４＋ｐ２ｐ３＋ｐ２ｐ４＋ｐ３ｐ４＝Ｃ−３Ｄ＋６
ｐ１ｐ２ｐ３＋ｐ１ｐ２ｐ４＋ｐ１ｐ３ｐ４＋ｐ２ｐ３ｐ４＝４−３Ｄ＋２Ｃ−Ｂ
ｐ１ｐ２ｐ３ｐ４＝Ａ−Ｂ＋Ｃ−Ｄ＋１
の関係を満足することを特徴とする請求項２１または２２に記載のスイッチング電源回路。 The poles of the noise transfer function are p1, p2, p3, p4, and among the coefficients, the coefficients that determine the gain of the integrator of the ΔΣ modulator are a1, a2, a3, a4, Among them, when the feedforward coefficient of the ΔΣ modulator is set to b4, b3, b2, b1, A = a1a2a3a4, B = a2a3a4b1, C = a1a2b2, D = a1b3 in order from the input side to the output side,
p1 + p2 + p3 + p4 = 4-D
p1p2 + p1p3 + p1p4 + p2p3 + p2p4 + p3p4 = C-3D + 6
p1p2p3 + p1p2p4 + p1p3p4 + p2p3p4 = 4-3D + 2C-B
p1p2p3p4 = A−B + C−D + 1
The switching power supply circuit according to claim 21 or 22, wherein the following relationship is satisfied.
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