JP2003079135A - Dc-dc converter - Google Patents

Dc-dc converter

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JP2003079135A JP2001267304A JP2001267304A JP2003079135A JP 2003079135 A JP2003079135 A JP 2003079135A JP 2001267304 A JP2001267304 A JP 2001267304A JP 2001267304 A JP2001267304 A JP 2001267304A JP 2003079135 A JP2003079135 A JP 2003079135A
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Yukihiro Nozaki
篤 三田村
幸弘 野崎
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新電元工業株式会社
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PROBLEM TO BE SOLVED: To provide a DC-DC converter that decreases noise peak, and in particular, to improve the quality of power.
SOLUTION: This DC-DC converter is provided with a smoothing circuit 2, to the output side of which a ΔΣ modulation means 6 that performs the ΔΣmodulation of an analog signal or a multiple-bit digital signal is connected via an error amplifying means 4, to supply a pulse signal, the result of the output signal of the ΔΣ modulating means 6, to a power switching element 1. In this DC-DC converter, a frequency changing clock generating means 8 that outputs a clock signal by changing a sampling frequency timely is connected to the ΔΣ modulation means 6 so that the clock signal is inputted to the ΔΣ modulation means 6.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、ΔΣ変調手段を備え、このΔΣ変調手段の出力信号結果のパルス信号をパワースイッチ素子に供給するDC−DCコンバータに関するものであり、ノイズピークを低減して電源品質の向上化を図る新規なDC−DCコンバータに関するものである。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention includes a ΔΣ modulation means, to DC-DC converter supplies a pulse signal of the output signal results in the power switching element of the ΔΣ modulation means are those, it relates to a novel DC-DC converter to improve of the power supply quality by reducing noise peak. 【0002】 【従来の技術】従来のΔΣ変調手段を備え、このΔΣ変調手段の出力信号結果のパルス信号をパワースイッチ素子に供給するDC−DCコンバータは、図5に示すように、平滑回路2を備え、この平滑回路2の出力側に、負荷3に出力された電圧と基準電圧5の差分電圧を増幅する誤差増幅回路4を介して、アナログ信号もしくは多ビットデジタル信号をΔΣ変調するΔΣ変調器6を接続し、誤差増幅回路4で負荷に出力された電圧と基準電圧5の差分電圧を増幅した信号をΔΣ変調器6に入力するように構成していた。 [0002] comprising a Conventional ΔΣ modulation means, DC-DC converter supplies the power switching element a pulse signal of the output signal result of this ΔΣ modulator means, as shown in FIG. 5, the smoothing circuit 2 the provided, on the output side of the smoothing circuit 2, via the error amplifier circuit 4 amplifies the differential voltage between the voltage and the reference voltage 5 which is outputted to the load 3, .DELTA..SIGMA modulation of .DELTA..SIGMA modulating an analog signal or a multi-bit digital signal connect the vessel 6, had the amplified signal difference voltage of the voltage and the reference voltage 5 which is output to the load by the error amplifier circuit 4 configured to enter a ΔΣ modulator 6. 【0003】しかし、この手段では、図6に示すように、特に負荷変動が少ないときに誤差増幅回路4の出力が直流電圧に近くなるため、特定周波数にノイズピークが出るという問題があった。 However, in this way, as shown in FIG. 6, the output of the error amplifier circuit 4 to become closer to a DC voltage, there is a problem that the noise peak in a specific frequency out especially when load fluctuation is small. そこで、この問題を解決するために、ΔΣ変調する際にディザー信号を入力して、 To solve this problem, enter a dither signal when ΔΣ modulation,
ノイズピークを低減する手段が発明された。 It means for reducing the noise peak has been invented. 【0004】従来のΔΣ変調器6を用いたDC−DCコンバータにおけるノイズピークを低減する手段として、 As a means for reducing the noise peaks in the DC-DC converter using a conventional ΔΣ modulator 6,
図7に示すように、誤差増幅回路4とΔΣ変調器6との間に加算器10を設け、ディザー信号発生器9を前記加算器10に接続し、誤差増幅回路4の出力信号に無関係なディザー信号と誤差増幅回路4の出力信号を加算器1 As shown in FIG. 7, the provided adder 10 between the error amplifier circuit 4 and the ΔΣ modulator 6, to connect the dither signal generator 9 to the adder 10, unrelated to the output signal of the error amplifier circuit 4 the output signal of the dither signal and the error amplification circuit 4 adder 1
0で加算して、この加算信号をΔΣ変調器6に入力する手段があった。 0 are added by, there is a means for inputting the added signal to the ΔΣ modulator 6. 【0005】しかし、この手段をDC−DCコンバータに用いた場合、図8に示すように、クロック信号のサンプリング周波数が一定であるため、クロック信号によるノイズエネルギーが一つの周波数に集中し、電源出力にサンプリング周波数と同じ周波数である比較的大きなノイズピークが発生するという問題が生じた。 However, when this means is used to DC-DC converter, as shown in FIG. 8, for a constant sampling frequency of the clock signal, noise energy by the clock signal is concentrated in one frequency, power output relatively large noise peak at the same frequency as the sampling frequency is caused a problem that occurs in. また、特にサンプリング周波数が大きいほど、LCフィルタでノイズを取り除くことが困難であるとともに、これを解決するためにフィルタ回路のようなノイズ除去手段を設けなければならないという問題が生じた。 In particular as the sampling frequency increases, as well as a difficult to remove the noise in LC filter, a problem that must be provided noise elimination means, such as a filter circuit occurs in order to solve this problem. 【0006】 【発明が解決しようとする課題】本発明は、上記問題に鑑みてなされたものであり、特にノイズピークを低減して電源品質の向上化を図るDC−DCコンバータを提供する。 [0006] The present invention is to provide a present invention has been made in view of the above problems, to provide a DC-DC converter to improve of the power supply quality in particular reduce noise peaks. 【0007】 【課題を解決しようとする手段】上記目的を達成するためになされた請求項1から6記載の発明は、サンプリング周波数が負荷その他部材に何ら影響を受けず時間的任意に変動するクロック信号を、ΔΣ変調手段に入力するようにしてあることにより、特定周波数におけるノイズピークを大幅に低減させることを可能にした。 [0007] SUMMARY AND SUMMARY OF claims 1 was made in order to achieve the above object of the sixth aspect invention, a clock sampling frequency fluctuates no effect on the temporal optionally without being a load other member the signals, by you have to be inputted to the ΔΣ modulation means made it possible to significantly reduce the noise peaks at specific frequencies. また、周波数フィルタが不要であるため、DC−DCコンバータの小型化及び低価格化を図ることを可能にした。 Further, since the frequency filter is not necessary, it made it possible to reduce the size and cost of the DC-DC converter. 【0008】 【発明の実施の形態】以下、添付図面を用いて本発明に係るDC−DCコンバータの実施形態を説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, an embodiment of a DC-DC converter according to the present invention will be described with reference to the accompanying drawings. 図1 Figure 1
は本発明の実施形態を示してある。 It is shown an embodiment of the present invention. また、図2にはこの実施形態による周波数と信号強度との関係を示す概略図である。 Also, a schematic diagram showing the relationship between the frequency and the signal intensity according to the embodiment in FIG. 【0009】図1は降圧チョッパに適用したブロック図であり、平滑回路2を備え、この平滑回路2の出力側に、負荷3に出力された電圧と基準電圧5の差分電圧を増幅する誤差増幅手段である誤差増幅回路4を接続し、 [0009] Figure 1 is a block diagram applied to the step-down chopper, comprising a smoothing circuit 2, the output side of the smoothing circuit 2, error amplifying that amplifies the differential voltage between the voltage and the reference voltage 5 which is outputted to the load 3 connect the error amplifier circuit 4 is a means,
アナログ信号もしくは多ビットデジタル信号をΔΣ変調するΔΣ変調手段であるΔΣ変調器6、及びゲートドライバ回路7を介して、パワースイッチ素子1に接続してある。 An analog signal or a multi-bit digital signal via a ΔΣ modulator 6 and the gate driver circuit 7, a ΔΣ modulation means for ΔΣ modulation, is connected to the power switching element 1. また、ΔΣ変調器6に周波数変動クロック発生手段である周波数変動クロック発生器8を接続してあり、 Also, be connected to one frequency fluctuation clock generator 8 is a frequency variation clock generating means ΔΣ modulator 6,
この周波数変動クロック発生器8は、サンプリング周波数を時間的任意に変動させてクロック信号を出力し、このクロック信号をΔΣ変調器6に入力するように構成してある。 This frequency variation clock generator 8 outputs the clock signal by varying the sampling frequency in time optionally, is arranged to enter the clock signal to the ΔΣ modulator 6. なお、サンプリング周波数を時間的任意に変動させるとは、周波数変動クロック発生器8が独自の判断により時間的無作為にサンプリング周波数を変動させることを意味し、他の部材、例えば負荷3やΔΣ変調器6 Incidentally, the varying the sampling frequency in time optionally, it means that the frequency fluctuation clock generator 8 is to vary the sampling frequency in time randomly sole discretion, other members, for example, the load 3 or ΔΣ modulation vessel 6
に何ら影響を受けないことを意味する。 Which means that you do not in any way affected by the. 【0010】以上のような、構成より以下のように作用する。 [0010] The above, such as, to act as follows compared with the configuration. 誤差増幅回路4で負荷に出力された電圧と基準電圧5の差分電圧を増幅し、この増幅信号をΔΣ変調器6 Amplifies the differential voltage between the voltage and the reference voltage 5 which is output to the load by the error amplifier circuit 4, .DELTA..SIGMA modulator 6 the amplified signal
に入力する。 Input to. 一方、周波数変動クロック発生器8でサンプリング周波数を時間的任意に変動させてクロック信号を出力し、このクロック信号をΔΣ変調器6に入力する。 On the other hand, it outputs the clock signal by varying the sampling frequency in time arbitrarily frequency fluctuation clock generator 8, and inputs the clock signal to the ΔΣ modulator 6. 【0011】クロック信号のサンプリング周波数が時間的任意に変動するため、クロック信号によるノイズエネルギーが一つの周波数に集中することなく、適度に分散されることにより、図2に示すように、電源出力にあるサンプリング周波数と同じ周波数のノイズピークを減少させることが可能となる。 [0011] Since the sampling frequency of the clock signal varies in time optionally without noise energy by the clock signal is concentrated in one frequency, by being appropriately dispersed, as shown in FIG. 2, the power supply output it is possible to reduce the noise peak at the same frequency as a certain sampling frequency. 【0012】続いて、図3及び図4に本発明の要部である周波数変動クロック発生器の実施例を示してある。 [0012] Subsequently, there is shown an embodiment of a frequency fluctuation clock generator is an essential part of the present invention in FIGS. 図3に示す実施例は、高周波数を分周する方式の周波数変動クロック発生器8を示してある。 Embodiment shown in FIG. 3 shows the frequency variation clock generator 8 of scheme for dividing a high frequency. 【0013】この周波数変動クロック発生器に比較的高周波数でほぼ一定の周期からなる基本クロック11を設け、その出力に基本クロック出力を与えられた分周比で分周するクロック分周ロジック12を接続し、さらに、 [0013] The basic clock 11 substantially consists of a constant period at a relatively high frequency to the frequency fluctuation clock generator is provided, the clock divider logic 12 to divide by the division ratio given a basic clock output at its output connect, further,
前記基本クロック出力に分周比制御ロジック13を設け分周比制御ロジック出力が前記クロック分周ロジック1 The basic clock output frequency dividing ratio control logic 13 provided division ratio control logic outputs to said clock divider logic 1
2に接続されるようにして、基本クロック11をクロック分周ロジック12で分周比制御ロジック出力に基づき周波数変動クロック発生器出力信号の周波数であるサンプリング周波数を時間的任意に変動させるようにしてある。 So as to be connected to the 2, so as to vary the sampling frequency is the frequency of the frequency fluctuation clock generator output signal in time optionally based on the frequency division ratio control logic outputs a basic clock 11 in clock divider logic 12 is there. 【0014】以上のような、構成より以下のように作用する。 [0014] The above, such as, to act as follows compared with the configuration. 先ず、周波数が比較的高周波数でほぼ一定である基本クロックを、クロック分周ロジック12により分周する。 First, the basic clock is substantially constant in frequency is relatively high frequencies, dividing the clock divider logic 12. また、分周比制御ロジック13によりクロック分周ロジック12の分周比が時間的任意に変動させることによって、周波数変動クロック発生器出力信号の周波数であるサンプリング周波数を時間的任意に変更させることができ、電源出力にあるサンプリング周波数と同じ周波数のノイズピークを減少させることが可能となる。 Also, the frequency division ratio of the clock divider logic 12 by varying the temporal optionally dividing ratio control logic 13, is possible to change the sampling frequency is the frequency of the frequency fluctuation clock generator output signal in time optionally can, it is possible to reduce the noise peak at the same frequency as the sampling frequency in the power supply output. 【0015】図4に示す実施例は、クロック信号にノイズを使用する方式の周波数変動クロック発生器8を示してある。 [0015] embodiment shown in FIG. 4, there is shown a frequency variation clock generator 8 of scheme using noise clock signal. この周波数変動クロック発生器8は以下の通りに構成してある。 This frequency variation clock generator 8 are constituted as follows. ツェナー14と抵抗15を直列に接続し、ツェナー14と抵抗15との接続点から増幅器16 Connect the zener 14 and a resistor 15 in series, an amplifier 16 from the connection point between the zener 14 and the resistor 15
を接続し、前記ツェナー14のノイズを増幅器16で増幅するように構成してある。 Connect the noise of the zener 14 is arranged to amplified by the amplifier 16. また、この増幅器16とΔ Also, this amplifier 16 delta
Σ変調器6との間にバンドパスフィルタ17を設け、ノイズをΔΣ変調器8に入力される信号により決まる周波数範囲に帯域制限するように構成してある【0016】なお、バンドパスフィルタ17によるΔΣ The band-pass filter 17 is provided between the Σ modulator 6, and are configured to band-limited to a frequency range determined by a signal input to the ΔΣ modulator 8 the noise [0016] Incidentally, according to the band-pass filter 17 ΔΣ
変調器6に入力される信号により決まる周波数範囲は、 Frequency range determined by a signal input to the modulator 6,
ΔΣ変調器6の入力信号帯域最大値の倍の周波数以上であることが好ましい。 It is preferably multiples of the frequency or of the input signal band maximum of the ΔΣ modulator 6. また、この実施形態では、増幅器16とΔΣ変調器6との間にバンドパスフィルタ17を介してあるが、ノイズがΔΣ変調器6に入力される信号により決まる周波数範囲に制限されていれば、バンドパスフィルタ17を設ける必要はない。 Further, in this embodiment, but are through the band-pass filter 17 between the amplifier 16 and the ΔΣ modulator 6, if it is limited to a frequency range determined by the signal noise is input to the ΔΣ modulator 6, it is not necessary to provide a band-pass filter 17. 【0017】以上のような、構成より以下のように作用する。 [0017] The above, such as, to act as follows compared with the configuration. 先ず、ツェナー14のノイズを増幅器で増幅する。 First, to amplify the noise of the zener 14 in the amplifier. 増幅されたノイズをバンドパスフィルタ17でΔΣ ΔΣ the amplified noise bandpass filter 17
変調器6に入力される信号により決まる周波数範囲に制限する。 To limit the frequency range determined by a signal input to the modulator 6. 必要帯域に制限したノイズをΔΣ変調器6にクロック信号として入力して、クロック信号のサンプリング周波数を時間的任意に変動させることと等価となる。 The noise limit the required bandwidth to the input as a clock signal to the ΔΣ modulator 6, and thus is equivalent to varying the sampling frequency of the clock signal in time optionally.
以上より、ノイズをクロック信号として用いることにより、電源出力にあるサンプリング周波数と同じ周波数のノイズピークを減少させることが可能となる。 As described above, by using the noise as a clock signal, it is possible to reduce the noise peak at the same frequency as the sampling frequency in the power supply output. 【0018】 【発明の効果】請求項1から6記載の発明により、サンプリング周波数が負荷その他部材に何ら影響を受けず時間的任意に変動するクロック信号を、ΔΣ変調手段に入力するようにしてあることにより、特定周波数におけるノイズピークを大幅に低減させることができる効果がある。 [0018] The invention of claims 1 to 6, wherein, according to the present invention, there is a clock signal sampling frequency fluctuates no effect on the temporal optionally without being a load other member, so as to enter the ΔΣ modulation means it leads to an effect that it is possible to significantly reduce the noise peaks at specific frequencies. また、出力ノイズピークが抑えられるために出力フィルタを小型化できるため、DC−DCコンバータの小型化及び低価格化を図る実用的なDC−DCコンバータを提供することができる効果がある。 Further, since it downsized output filter to output noise peak is suppressed, there is an effect that it is possible to provide a practical DC-DC converter to reduce the size and cost of the DC-DC converter.

【図面の簡単な説明】 【図1】 本発明の実施形態の一例を示す実施例のブロック図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of an embodiment of an example embodiment of the present invention. 【図2】 図1図示実施形態の電源出力信号を示す概略図である。 2 is a schematic diagram showing a power output signal in FIG. 1 illustrated embodiment. 【図3】 本発明の要部の一例を示すブロック図である。 3 is a block diagram showing an example of the main part of the present invention. 【図4】 本発明の要部の一例を示すブロック図である。 Is a block diagram showing an example of a main part of the present invention; FIG. 【図5】 従来法を示すブロック図である。 5 is a block diagram showing a conventional method. 【図6】 図5図示従来例の電源出力信号を示す概略図である。 6 is a schematic diagram showing a power output signal in FIG. 5 shown a conventional example. 【図7】 従来法を示すブロック図である。 7 is a block diagram showing a conventional method. 【図8】 図7図示従来例の電源出力信号を示す概略図である。 8 is a schematic diagram showing a power output signal in FIG. 7 illustrates a conventional example. 【符号の説明】 1 パワースイッチ素子2 平滑回路3 負荷4 誤差増幅回路5 基準電圧6 ΔΣ変調器7 ゲートドライバ回路8 周波数変動クロック発生器9 ディザー信号発生器10 加算器11 基本クロック12 クロック分周ロジック13 分周比制御ロジック14 ツェナー15 抵抗16 増幅器17 バンドパスフィルタ [EXPLANATION OF SYMBOLS] 1 power switching element 2 smoothing circuit 3 Load 4 error amplifier 5 the reference voltage 6 .DELTA..SIGMA modulator 7 gate driver circuit 8 frequency fluctuation clock generator 9 dither signal generator 10 the adder 11 the basic clock 12 Clock Divide logic 13 division ratio control logic 14 Zener 15 resistor 16 amplifier 17 band-pass filter

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 平滑回路を備え、この平滑回路の出力側に誤差増幅手段を介して、アナログ信号もしくは多ビットデジタル信号をΔΣ変調するΔΣ変調手段を接続し、 Comprising a [Claims 1 smoothing circuit via the error amplification means to the output side of the smoothing circuit, the analog signal or the multi-bit digital signal to connect the ΔΣ modulation means for ΔΣ modulation,
    このΔΣ変調手段の出力信号結果のパルス信号をパワースイッチ素子に供給するDC−DCコンバータにおいて、前記ΔΣ変調手段に、サンプリング周波数を負荷その他部材に何ら影響を受けず時間的任意に前記ΔΣ変調手段に入力される信号により決まる周波数範囲で変動させてクロック信号を出力する周波数変動クロック発生手段を接続し、前記クロック信号を前記ΔΣ変調手段に入力するように構成してあることを特徴とするDC−DC In the DC-DC converter supplies a pulse signal of the output signal results in the power switching element of the ΔΣ modulation means, wherein the ΔΣ modulation means, the ΔΣ modulation means the temporal optionally without being in any way influenced the sampling frequency to a load other member DC to be varied at a frequency range determined by a signal input connected to the frequency variation clock generating means for outputting a clock signal, characterized in that the clock signal is arranged to input to the ΔΣ modulation means -DC
    コンバータ。 converter. 【請求項2】 請求項1に記載のDC−DCコンバータにおいて、前記ΔΣ変調手段に入力される信号により決まる周波数範囲は、前記ΔΣ変調手段の入力信号帯域最大値の倍の周波数以上であることを特徴とするDC−D 2. A DC-DC converter according to claim 1, the frequency range determined by a signal input to the ΔΣ modulation means, said at input signal band maximum of the times the frequency above ΔΣ modulation means DC-D, wherein
    Cコンバータ。 C converter. 【請求項3】 請求項1又は2に記載のDC−DCコンバータにおいて、前記周波数変動クロック発生手段にバンドパスフィルタを設け、クロック信号を前記ΔΣ変調手段に入力される信号により決まる周波数範囲に帯域制限するように構成してあることを特徴とするDC−DC 3. A DC-DC converter according to claim 1 or 2, a band-pass filter provided in said frequency variation clock generating means, the band frequency range determined by a signal input to the clock signal to the ΔΣ modulation means DC-DC, characterized in that are configured to restrict
    コンバータ。 converter. 【請求項4】 請求項1、2又は3に記載のDC−DC 4. A DC-DC of claim 1, 2 or 3
    コンバータにおいて、前記周波数変動クロック発生手段を、比較的高周波数であるパルス信号を分周し、その分周比を分周ロジックにより変化させて前記サンプリング周波数を時間的任意に変更させるように構成してあることを特徴とするDC−DCコンバータ。 In the converter, the frequency variation clock generating means divides the pulse signal is a relatively high frequency, and configured to change the sampling frequency is varied by the frequency division ratio of the division logic in time optionally DC-DC converter, characterized in that are. 【請求項5】 請求項1、2又は3に記載のDC−DC 5. A DC-DC of claim 1, 2 or 3
    コンバータにおいて、前記周波数変動クロック発生手段を、前記ΔΣ変調手段に入力される信号により決まる周波数範囲に帯域制限されたノイズを発生させて、このノイズを前記クロック信号として用いるように構成してあることを特徴とするDC−DCコンバータ。 In the converter, said frequency variation clock generating means, said ΔΣ modulation means to generate a band-limited noise to the frequency range determined by a signal input to, have configured the noise to use as the clock signal DC-DC converter according to claim. 【請求項6】 請求項5に記載のDC−DCコンバータにおいて、前記周波数変動クロック発生手段を、ツェナーと抵抗を直列に接続し、この接続点から増幅器を接続し、前記ツェナーのノイズを増幅器で増幅するように構成してあることを特徴とするDC−DCコンバータ。 6. A DC-DC converter according to claim 5, the frequency variation clock generating means, and a zener and resistor in series, connected to the amplifier from the connection point, the noise of the zener an amplifier DC-DC converter, characterized in that to amplify are constituted.
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