JP2014197569A - Method for manufacturing semiconductor package, semiconductor package and semiconductor device - Google Patents

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博光 高下
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剛 武田
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Keiko Kashiwabara
圭子 柏原
弘明 藤原
Hiroaki Fujiwara
弘明 藤原
愼悟 吉岡
Shingo Yoshioka
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor package capable of forming a circuit on an insulation layer covering a semiconductor device, and forming a via for electrically connecting the circuit to an electrode of the semiconductor device with a high degree of accuracy.SOLUTION: A method for manufacturing a semiconductor package is used in which a resin coating film 14 is formed on a surface of a coating insulation layer 13 coated so at to embed a semiconductor device 11, a circuit pattern part 15 having a recess 15a reaching a surface of the electrode 11a of the semiconductor device 11 and a circuit trench 15b with a desired shape and depth, is formed by laser-processing or machine-processing the coating insulation layer from an outer surface side of the resin coating film 14, and after a plating catalyst or its precursor 16 coats a surface of the circuit pattern part 15 and a surface of the resin coating film 14, the resin coating film 14 is peeled off and surfaces are electroless-plated to simultaneously form a via 17a and a circuit 17b.

Description

本発明は、半導体パッケージの製造方法、前記製造方法により得られた半導体パッケージ、及び前記半導体パッケージを備える半導体装置に関する。   The present invention relates to a semiconductor package manufacturing method, a semiconductor package obtained by the manufacturing method, and a semiconductor device including the semiconductor package.

半導体パッケージとしては、半導体チップ等の半導体素子の電極とプリント配線板等の基板の回路とをはんだバンプ等を介したフリップチップ実装により、半導体素子と基板との電気的な接続を確保したものが一般的であった。   As a semiconductor package, an electrical connection between the semiconductor element and the substrate is ensured by flip-chip mounting the electrodes of the semiconductor element such as a semiconductor chip and the circuit of the substrate such as a printed wiring board via solder bumps. It was general.

このような半導体パッケージの場合、電気的な接続の信頼性を高めるために、半導体素子と基板との電気的な接続を取るためのはんだバンプを大きくすることが考えられる。すなわち、半導体素子と基板との電気的な接続の信頼性を高めるために、この接続を確保するための一定量以上のはんだ量が必要である。このため、半導体パッケージの微細化に伴い、はんだバンプを狭ピッチ化する際に、以下のような制約が考えられる。   In the case of such a semiconductor package, in order to increase the reliability of electrical connection, it is conceivable to increase the solder bump for establishing electrical connection between the semiconductor element and the substrate. That is, in order to increase the reliability of electrical connection between the semiconductor element and the substrate, a certain amount or more of solder is required to ensure this connection. For this reason, the following restrictions can be considered when narrowing the pitch of the solder bumps with the miniaturization of the semiconductor package.

具体的には、はんだバンプを狭ピッチ化するためには、隣り合うはんだバンプ同士が連結しやすくなる。このため、連結してしまわないように、はんだバンプを小さく、すなわち、はんだ量を少なくする必要がある。そうすると、はんだバンプを介した接続の信頼性が低下してしまう。このことにより、基板と半導体素子との電気的な接続が、維持しにくくなり、電気的な接続信頼性を低下してしまう。   Specifically, in order to reduce the pitch of the solder bumps, adjacent solder bumps are easily connected. For this reason, it is necessary to make the solder bump small, that is, to reduce the amount of solder so as not to be connected. If it does so, the reliability of the connection via a solder bump will fall. This makes it difficult to maintain the electrical connection between the substrate and the semiconductor element, and reduces the electrical connection reliability.

さらに、半導体パッケージの、さらなる微細化が求められた場合であっても、半導体と基板との電気的な接続を確保するために、はんだ量を少なくするには限界があり、よって、はんだバンプを小さくすることに限界がある。   Further, even when further miniaturization of the semiconductor package is required, there is a limit to reducing the amount of solder in order to ensure electrical connection between the semiconductor and the substrate. There is a limit to making it smaller.

また、フリップチップ実装のリフロー時に、はんだバンプが溶融し、隣り合うはんだバンプが連結してしまうはんだブリッジが発生し、電気的短絡の発生しやすくなってしまう。このため、半導体チップのサイズに対するはんだバンプの数（端子数）に、限界がある。   In addition, during reflow of flip chip mounting, solder bumps are melted and solder bridges are formed in which adjacent solder bumps are connected, and an electrical short circuit is likely to occur. For this reason, there is a limit to the number of solder bumps (number of terminals) with respect to the size of the semiconductor chip.

さらに、フリップチップ実装による接続の場合、リフロー時に、高温での熱処理が施されるため、半導体パッケージを構成する部材による熱膨張率の相違により、半導体パッケージにそりが発生する。このそり発生による接続不良も、半導体パッケージの微細化により、はんだバンプを狭ピッチ化している場合には、発生しやすい傾向があった。   Further, in the case of connection by flip chip mounting, since heat treatment is performed at a high temperature at the time of reflow, the semiconductor package is warped due to a difference in thermal expansion coefficient among members constituting the semiconductor package. This connection failure due to warpage tends to occur easily when the solder bumps are narrowed by miniaturization of the semiconductor package.

これらのことにより、はんだバンプの狭ピッチ化には限界があり、半導体パッケージの微細化に限界がある。   For these reasons, there is a limit to narrowing the solder bump pitch, and there is a limit to miniaturization of the semiconductor package.

そこで、フリップチップ実装による半導体パッケージの製造方法以外の半導体パッケージの製造方法により、半導体パッケージを製造することが考えられる。   Therefore, it is conceivable to manufacture the semiconductor package by a semiconductor package manufacturing method other than the semiconductor package manufacturing method by flip chip mounting.

具体的には、例えば、以下のような製造方法が挙げられる。まず、半導体素子の、電極が形成されている面、すなわち回路面上に、絶縁層を形成する。その絶縁層に、半導体素子の電極の表面に到達する凹部を形成する。すなわち、半導体素子のランド上に層間ビアを形成する。そして、前記絶縁層表面に、回路を形成する。なお、このような絶縁層上に回路を形成することを再配線と称し、再配線により形成された回路を再配線回路と称する。そうすることによって、再配線回路と半導体素子との電気的な接続を形成することができる。   Specifically, for example, the following production methods can be mentioned. First, an insulating layer is formed on the surface of the semiconductor element where the electrodes are formed, that is, on the circuit surface. A recess reaching the surface of the electrode of the semiconductor element is formed in the insulating layer. That is, an interlayer via is formed on the land of the semiconductor element. Then, a circuit is formed on the surface of the insulating layer. Forming a circuit on such an insulating layer is referred to as rewiring, and a circuit formed by rewiring is referred to as a rewiring circuit. By doing so, an electrical connection between the rewiring circuit and the semiconductor element can be formed.

このような半導体パッケージの製造方法としては、例えば、特許文献１及び特許文献２に記載の製造方法が挙げられる。   Examples of a method for manufacturing such a semiconductor package include the manufacturing methods described in Patent Document 1 and Patent Document 2.

特許文献１には、支持体の表面に第１絶縁層を積層する第１工程と、前記第１絶縁層に半導体チップの電極パッドと接続するための孔を加工する第２工程と、前記孔に前記半導体チップの電極パッドを一致させるように位置合わせを行って前記半導体チップを前記第１絶縁層の表面に貼り付ける第３工程と、前記半導体チップを被覆するように第２絶縁層を前記第１絶縁層に積層する第４工程と、前記支持体を前記第１絶縁層から除去する第５工程とを備える半導体装置の製造方法が記載されている。   In Patent Document 1, a first step of laminating a first insulating layer on the surface of a support, a second step of processing a hole for connecting to an electrode pad of a semiconductor chip in the first insulating layer, and the hole A third step of aligning the electrode pads of the semiconductor chip with each other and attaching the semiconductor chip to the surface of the first insulating layer; and a second insulating layer so as to cover the semiconductor chip. A manufacturing method of a semiconductor device including a fourth step of laminating on a first insulating layer and a fifth step of removing the support from the first insulating layer is described.

特許文献２には、半導体の片面に形成された中間絶縁層と再配線層によるインターポーザ側に、熱可塑性樹脂による絶縁接着層を形成する工程と、前記再配線層に前記絶縁接着層の所定位置に前記再配線層に通ずる穴を形成する工程と、前記穴に電極部材をなす導電性材を充填する工程とを含む半導体パッケージの製造方法が記載されている。   Patent Document 2 discloses a step of forming an insulating adhesive layer made of a thermoplastic resin on an interposer side formed by an intermediate insulating layer and a rewiring layer formed on one side of a semiconductor, and a predetermined position of the insulating adhesive layer on the rewiring layer. Describes a method for manufacturing a semiconductor package, which includes a step of forming a hole communicating with the rewiring layer and a step of filling the hole with a conductive material forming an electrode member.

特開２００５−３５３８３７号公報JP 2005-353837 A 特開２００５−１９７２７３号公報JP 2005-197273 A

特許文献１によれば、第１絶縁層に半導体チップの電極パッドと接続するための孔を加工し、孔に半導体チップの電極パッドを一致させるように位置合わせを行って半導体チップを第１絶縁層の表面に貼り付けることにより、半導体チップの電極パッドと孔内に形成されるスタッドビアとの接続を高精度に行うことが可能になることが開示されている。そうすることによって、小型化が図れるとともに、ウエハレベルの再配線を行わないベアチップを使用してチップ搭載精度の高精度化を図れるので、製造コストを安価に抑えることができることが開示されている。   According to Patent Document 1, a hole for connecting to an electrode pad of a semiconductor chip is processed in a first insulating layer, and alignment is performed so that the electrode pad of the semiconductor chip is aligned with the hole, thereby first insulating the semiconductor chip. It is disclosed that by attaching to the surface of the layer, it is possible to connect the electrode pad of the semiconductor chip and the stud via formed in the hole with high accuracy. By doing so, it is disclosed that the miniaturization can be achieved and the chip mounting accuracy can be increased by using a bare chip that does not perform rewiring at the wafer level, so that the manufacturing cost can be reduced at a low cost.

また、特許文献２によれば、配線基板との間に隙間なしに実装することができる半導体パッケージを得ることができる旨が開示されている。   Further, according to Patent Document 2, it is disclosed that a semiconductor package that can be mounted without a gap between the wiring board and the wiring board can be obtained.

このような絶縁層上に再配線する製造方法であれば、半導体チップ等の半導体素子の電極とプリント配線板等の基板の回路とをはんだバンプ等を介したフリップチップ実装を行わない。よって、フリップチップ実装による接続の場合において発生していた、上記のような問題の発生がしないと考えられる。   In the manufacturing method in which rewiring is performed on such an insulating layer, flip chip mounting is not performed between the electrodes of a semiconductor element such as a semiconductor chip and a circuit of a substrate such as a printed wiring board via solder bumps. Therefore, it is considered that the above-described problem that occurred in the case of connection by flip chip mounting does not occur.

しかしながら、層間ビアを形成する工程と、再配線する工程とを別途行うので、それぞれにおいて位置合わせが必要となる。このことにより、それぞれの工程において、ずれが発生するので、両者のずれを合わせたずれは、大きくなる場合がある。このため、ずれが発生しても、再配線回路と半導体素子との電気的な接続を確保するために、再配線回路のビアと接続するランド部分や半導体素子の電極等を大きめに設定する必要がある。例えば、層間ビアの径よりも大きなものにすること等が考えられる。このため、半導体素子の電極や再配線の狭ピッチ化には限界がある。   However, since the step of forming the interlayer via and the step of rewiring are performed separately, alignment is required in each. As a result, a deviation occurs in each step, and thus the deviation of the two deviations may increase. For this reason, in order to ensure electrical connection between the redistribution circuit and the semiconductor element even if a deviation occurs, it is necessary to set the land portion connected to the via of the redistribution circuit and the electrode of the semiconductor element large. There is. For example, it can be considered to be larger than the diameter of the interlayer via. For this reason, there is a limit to narrowing the pitch of semiconductor device electrodes and rewiring.

本発明は、かかる事情に鑑みてなされたものであって、半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法、前記製造方法により得られた半導体パッケージ、及び前記半導体パッケージを備える半導体装置を提供することを目的とする。   The present invention has been made in view of such circumstances, and the formation of a circuit on an insulating layer covering a semiconductor element and a via for electrically connecting the circuit and the electrode of the semiconductor element are provided. It is an object of the present invention to provide a method for manufacturing a semiconductor package that can be formed with high accuracy, a semiconductor package obtained by the manufacturing method, and a semiconductor device including the semiconductor package.

本発明の一態様に係る半導体パッケージの製造方法は、主面上に電極を有する半導体素子を埋設するように被覆する被覆絶縁層を形成する被覆工程と、前記被覆絶縁層の、前記半導体素子の電極側の表面上に、樹脂被膜を形成する被膜形成工程と、前記樹脂被膜の外表面側から前記被覆絶縁層にレーザ加工又は機械加工することにより、前記電極の表面に到達する凹部、及び所望の形状及び深さの回路溝を含む回路パターン部を形成する回路パターン部形成工程と、前記回路パターン部の表面及び前記樹脂被膜の表面に、めっき触媒又はその前駆体を被着させる触媒被着工程と、前記被覆絶縁層から前記樹脂被膜を剥離する被膜剥離工程と、前記樹脂被膜が剥離された前記被覆絶縁層に無電解めっきを施すことにより、前記電極と電気的に接続された回路を形成するめっき処理工程とを備える。   A method of manufacturing a semiconductor package according to one aspect of the present invention includes: a covering step of forming a covering insulating layer that covers a main surface so as to embed a semiconductor element having an electrode; A film forming step for forming a resin film on the surface on the electrode side, a recess reaching the surface of the electrode by laser processing or machining the coating insulating layer from the outer surface side of the resin film, and a desired Circuit pattern portion forming step for forming a circuit pattern portion including a circuit groove having a shape and depth, and catalyst deposition for depositing a plating catalyst or a precursor thereof on the surface of the circuit pattern portion and the surface of the resin film A step of peeling off the resin coating from the coating insulating layer; and electroless plating on the coating insulating layer from which the resin coating has been peeled off to electrically contact the electrode. And a plating treatment step of forming a circuitry.

前記半導体パッケージの製造方法において、前記被覆工程が、前記半導体素子を着脱可能な支持体に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第１絶縁層を形成する硬化工程と、前記支持体を、前記半導体素子及び前記第１絶縁層から剥離する支持体剥離工程と、前記半導体素子及び前記第１絶縁層の、前記支持体が接触していた面上に、第２絶縁層を形成することにより、前記被覆絶縁層を形成する第２絶縁層形成工程とを備えることが好ましい。   In the manufacturing method of the semiconductor package, the covering step includes an attaching step of attaching at least one semiconductor element to a predetermined position on a support body to which the semiconductor element can be attached and detached, and an attachment to the support body. A sealing resin coating step of covering with a sealing resin so as to embed the contacted semiconductor element; a curing step of curing the sealing resin to form a first insulating layer; and the support, By forming a second insulating layer on a surface of the semiconductor element and the first insulating layer, which is in contact with the support, by peeling the semiconductor element and the first insulating layer from the support, It is preferable to include a second insulating layer forming step for forming the covering insulating layer.

前記半導体パッケージの製造方法において、前記支持体が、基材と、前記基材の、少なくとも一方の面に、前記半導体素子を着脱可能な層とを備え、前記半導体素子を着脱可能な層が、シリコーン系樹脂からなる粘着層であることが好ましい。   In the method for manufacturing a semiconductor package, the support includes a base material, and a layer on which at least one surface of the base material can be attached / detached, and the layer on which the semiconductor element can be attached / detached, An adhesive layer made of a silicone resin is preferred.

前記半導体パッケージの製造方法において、前記被覆工程が、基材と、前記基材の、少なくとも一方の面上に、前記基材から剥離可能で、前記半導体素子を固着可能な第３絶縁層とを備える支持体の前記第３絶縁層に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第４絶縁層を形成することにより、前記被覆絶縁層を形成する硬化工程と、前記基材を、前記第３絶縁層から剥離する基材剥離工程とを備えることが好ましい。   In the method for manufacturing a semiconductor package, the covering step includes a base material, and a third insulating layer that can be peeled from the base material and can fix the semiconductor element on at least one surface of the base material. An attachment step of attaching at least one or more of the semiconductor elements to a predetermined position on the third insulating layer of the support provided; and sealing so as to embed the semiconductor elements attached to the support A sealing resin coating step for coating with a resin; a curing step for forming the coating insulating layer by curing the sealing resin to form a fourth insulating layer; and the base material for the third insulating layer. It is preferable to provide a substrate peeling step for peeling from the layer.

前記半導体パッケージの製造方法において、前記封止樹脂が、硬化性樹脂と無機充填材とを含む、樹脂シート又は樹脂フィルムであることが好ましい。   In the manufacturing method of the semiconductor package, it is preferable that the sealing resin is a resin sheet or a resin film containing a curable resin and an inorganic filler.

前記半導体パッケージの製造方法において、前記回路が、前記被覆絶縁層の表面に対して、前記半導体素子の主面に直交する方向に前記半導体素子を投影した形状の外縁より外側に形成されている回路を含むことが好ましい。   In the semiconductor package manufacturing method, the circuit is formed outside an outer edge of a shape obtained by projecting the semiconductor element in a direction orthogonal to the main surface of the semiconductor element with respect to the surface of the covering insulating layer. It is preferable to contain.

本発明の他の一態様に係る半導体パッケージは、前記半導体パッケージの製造方法により得られた半導体パッケージである。   A semiconductor package according to another aspect of the present invention is a semiconductor package obtained by the method for manufacturing a semiconductor package.

本発明の他の一態様に係る半導体装置は、前記半導体パッケージを備え、前記半導体パッケージの回路と電気的に接続された回路を有する配線層を１層以上有する半導体装置である。   A semiconductor device according to another embodiment of the present invention is a semiconductor device including the semiconductor package and including one or more wiring layers including a circuit electrically connected to a circuit of the semiconductor package.

本発明によれば、半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法を提供することができる。また、前記製造方法により得られた半導体パッケージ、及び前記半導体パッケージを備える半導体装置が提供される。   According to the present invention, a semiconductor capable of forming a circuit on an insulating layer covering a semiconductor element and forming a via for electrically connecting the circuit and an electrode of the semiconductor element with high accuracy. A method for manufacturing a package can be provided. In addition, a semiconductor package obtained by the manufacturing method and a semiconductor device including the semiconductor package are provided.

本発明の実施形態に係る半導体パッケージの製造方法における各工程を説明するための模式断面図である。It is a schematic cross section for explaining each process in a manufacturing method of a semiconductor package concerning an embodiment of the present invention. 本発明の実施形態に係る半導体パッケージの製造方法における被覆工程の一例を説明するための模式断面図である。It is a schematic cross section for demonstrating an example of the coating | coated process in the manufacturing method of the semiconductor package which concerns on embodiment of this invention. 本発明の実施形態に係る半導体パッケージの製造方法における被覆工程の他の一例を説明するための模式断面図である。It is a schematic cross section for explaining another example of the covering process in the manufacturing method of the semiconductor package concerning the embodiment of the present invention.

以下、本発明に係る実施形態について説明するが、本発明は、これらに限定されるものではない。   Hereinafter, although the embodiment concerning the present invention is described, the present invention is not limited to these.

本実施形態に係る半導体パッケージの製造方法は、主面上に電極を有する半導体素子を埋設するように被覆する被覆絶縁層を形成する被覆工程と、前記被覆絶縁層の、前記半導体素子の電極側の表面上に、樹脂被膜を形成する被膜形成工程と、前記樹脂被膜の外表面側から前記被覆絶縁層にレーザ加工又は機械加工することにより、前記電極の表面に到達する凹部、及び所望の形状及び深さの回路溝を含む回路パターン部を形成する回路パターン部形成工程と、前記回路パターン部の表面及び前記樹脂被膜の表面に、めっき触媒又はその前駆体を被着させる触媒被着工程と、前記被覆絶縁層から前記樹脂被膜を剥離する被膜剥離工程と、前記樹脂被膜が剥離された前記被覆絶縁層に無電解めっきを施すことにより、前記電極と電気的に接続された回路を形成するめっき処理工程とを備える。   The method of manufacturing a semiconductor package according to the present embodiment includes a coating step of forming a coating insulating layer that covers a main surface so as to embed a semiconductor element having an electrode, and an electrode side of the semiconductor element of the coating insulating layer A film forming step for forming a resin film on the surface of the substrate, a recess that reaches the surface of the electrode by laser processing or machining from the outer surface side of the resin film to the coating insulating layer, and a desired shape And a circuit pattern portion forming step for forming a circuit pattern portion including a circuit groove having a depth, and a catalyst deposition step for depositing a plating catalyst or a precursor thereof on the surface of the circuit pattern portion and the surface of the resin film, and A coating stripping process for stripping the resin coating from the coating insulating layer, and electroless plating on the coating insulating layer from which the resin coating has been stripped to electrically connect the electrode. And and a plating treatment step of forming a circuit.

まず、本実施形態に係る半導体パッケージの製造方法について説明する。図１は、本発明の実施形態に係る半導体パッケージの製造方法における各工程を説明するための模式断面図である。   First, a method for manufacturing a semiconductor package according to this embodiment will be described. FIG. 1 is a schematic cross-sectional view for explaining each step in the method of manufacturing a semiconductor package according to the embodiment of the present invention.

はじめに、主面上に電極１１ａを有する半導体素子１１を埋設するように被覆する被覆絶縁層を形成する。この被覆絶縁層は、半導体素子１１を埋設するように被覆する絶縁層であれば、特に限定されず、具体的には、図１（ａ）に示すように、第１絶縁層１２と第２絶縁層１３とを含んで構成されるものが挙げられる。なお、この工程は、被覆工程に相当する。そして、この被覆工程については、後述する。   First, a coating insulating layer is formed so as to embed the semiconductor element 11 having the electrode 11a on the main surface. The covering insulating layer is not particularly limited as long as it is an insulating layer that covers the semiconductor element 11 so as to be embedded therein. Specifically, as shown in FIG. What is comprised including the insulating layer 13 is mentioned. This step corresponds to a coating step. This covering step will be described later.

次に、図１（ｂ）に示すように、被覆絶縁層の、半導体素子１１の電極１１ａ側の表面上に、樹脂被膜１４を形成する。被覆絶縁層の、半導体素子１１の電極１１ａ側の表面とは、被覆絶縁層の表面のうち、半導体素子１１の電極１１ａを被う第２絶縁層１３の表面である。なお、この工程は、被膜形成工程に相当する。   Next, as illustrated in FIG. 1B, a resin coating 14 is formed on the surface of the covering insulating layer on the electrode 11 a side of the semiconductor element 11. The surface of the covering insulating layer on the electrode 11a side of the semiconductor element 11 is the surface of the second insulating layer 13 covering the electrode 11a of the semiconductor element 11 out of the surface of the covering insulating layer. This process corresponds to a film forming process.

次に、図１（ｃ）に示すように、樹脂被膜１４の外表面側から被覆絶縁層の第２絶縁層１３にレーザ加工又は機械加工することにより、電極１１ａの表面に到達する凹部１５ａ、及び所望の形状及び深さの回路溝１５ｂを含む回路パターン部１５を形成する。回路溝１５ｂの一部として、貫通孔や他の電子部品と電気的な接続を確保するためのランド部を形成するための凹部を形成してもよい。また、回路パターン部１５によって、無電解めっきによって無電解めっき膜が形成される部分、すなわち、電気回路が形成される部分が規定される。また、凹部１５ａを形成させるためのレーザ加工又は機械加工は、樹脂被膜１４の外表面を基準として、樹脂被膜１４及び第２絶縁層１３の厚み分以上の切削を行う穴あけ加工である。また、回路溝１５ｂを形成させるためのレーザ加工又は機械加工は、樹脂被膜１４の外表面を基準として、樹脂被膜１４の厚み分を超えて切削する。なお、この工程は、回路パターン部形成工程に相当する。   Next, as shown in FIG. 1C, the recess 15a reaching the surface of the electrode 11a by laser processing or machining the second insulating layer 13 of the covering insulating layer from the outer surface side of the resin coating 14; Then, the circuit pattern portion 15 including the circuit groove 15b having a desired shape and depth is formed. As a part of the circuit groove 15b, a concave portion for forming a land portion for ensuring electrical connection with a through hole or another electronic component may be formed. The circuit pattern portion 15 defines a portion where an electroless plating film is formed by electroless plating, that is, a portion where an electric circuit is formed. Further, the laser processing or machining for forming the recess 15 a is a drilling process for cutting the resin coating 14 and the second insulating layer 13 by a thickness equal to or greater than the outer surface of the resin coating 14. Further, the laser processing or machining for forming the circuit groove 15b cuts beyond the thickness of the resin coating 14 with the outer surface of the resin coating 14 as a reference. This step corresponds to a circuit pattern portion forming step.

次に、図１（ｄ）に示すように、回路パターン部１５の表面、及び回路パターン部１５が形成されなかった樹脂被膜１４の表面に、めっき触媒又はその前駆体１６を被着させる。なお、この工程は、触媒被着工程に相当する。   Next, as shown in FIG. 1 (d), a plating catalyst or its precursor 16 is deposited on the surface of the circuit pattern portion 15 and the surface of the resin film 14 on which the circuit pattern portion 15 is not formed. This step corresponds to a catalyst deposition step.

次に、図１（ｅ）に示すように、被覆絶縁層、具体的には、半導体素子１１の電極１１ａを被う第２絶縁層１３の表面から、回路パターン部１５を形成した後に残存している樹脂被膜１４を剥離する。そうすることによって、第２絶縁層１３の、回路パターン部１５にのみ、めっき触媒又はその前駆体１６を残存させることができる。すなわち、凹部１５ａには、その位置に対応するめっき触媒又はその前駆体１６ａを、回路溝１５ｂには、その位置に対応するめっき触媒又はその前駆体１６ｂを残存させることができる。一方、樹脂被膜１４の表面に被着されためっき触媒又はその前駆体は、樹脂被膜１４に担持された状態で、樹脂被膜１４とともに除去される。なお、この工程は、被膜剥離工程に相当する。   Next, as shown in FIG. 1 (e), after the circuit pattern portion 15 is formed from the surface of the covering insulating layer, specifically, the second insulating layer 13 covering the electrode 11 a of the semiconductor element 11, it remains. The resin coating 14 is peeled off. By doing so, the plating catalyst or its precursor 16 can remain only in the circuit pattern portion 15 of the second insulating layer 13. That is, the plating catalyst or the precursor 16a corresponding to the position can remain in the recess 15a, and the plating catalyst or the precursor 16b corresponding to the position can remain in the circuit groove 15b. On the other hand, the plating catalyst or its precursor deposited on the surface of the resin coating 14 is removed together with the resin coating 14 while being supported on the resin coating 14. This process corresponds to a film peeling process.

次に、樹脂被膜１４が剥離された第２絶縁層１３に無電解めっきを施す。そうすることによって、めっき触媒又はその前駆体１６が残存する部分にのみ無電解めっき膜が形成される。すなわち、図１（ｆ）に示すように、凹部１５ａの位置に対応する無電解めっき膜１７ａを、回路溝１５ｂの位置に対応する無電解めっき膜１７ｂが形成される。なお、この工程は、めっき処理工程に相当する。   Next, electroless plating is applied to the second insulating layer 13 from which the resin film 14 has been peeled off. By doing so, an electroless plating film is formed only in the portion where the plating catalyst or its precursor 16 remains. That is, as shown in FIG. 1F, an electroless plating film 17a corresponding to the position of the recess 15a and an electroless plating film 17b corresponding to the position of the circuit groove 15b are formed. This process corresponds to a plating process.

この無電解めっきにより形成される、回路溝１５ｂの位置に対応する無電解めっき膜１７ｂが、そのまま電気回路になるものであってもよい。また、無電解めっき膜１７ｂが、そのまま電気回路になるものでなくてもよい。その場合、さらに無電解めっき（フィルアップめっき）を施して、電気回路とすればよい。   The electroless plating film 17b corresponding to the position of the circuit groove 15b formed by the electroless plating may be an electric circuit as it is. Further, the electroless plating film 17b may not be an electric circuit as it is. In that case, electroless plating (fill-up plating) may be further applied to form an electric circuit.

また、この無電解めっきにより形成される、凹部１５ａの位置に対応する無電解めっき膜１７ａが、無電解めっき膜１７ｂと半導体素子１１の電極１１ａとの電気的な接続を確保するビアになるものであってもよいし、そのままビアになるものでなくてもよい。そのままビアになることができない場合、さらに無電解めっき（フィルアップめっき）を施して、ビアとすればよい。   In addition, the electroless plating film 17a corresponding to the position of the recess 15a formed by the electroless plating serves as a via that ensures electrical connection between the electroless plating film 17b and the electrode 11a of the semiconductor element 11. It does not have to be a via as it is. If a via cannot be formed as it is, it may be made a via by further applying electroless plating (fill-up plating).

このような製造方法によれば、半導体素子１１を被覆する第２絶縁層１３（被覆絶縁層）上への回路１７ｂの形成、及び回路１７ｂと半導体素子１１の電極１１ａとを電気的に接続するためのビアの形成を高精度に行うことができる。   According to such a manufacturing method, the circuit 17b is formed on the second insulating layer 13 (covering insulating layer) covering the semiconductor element 11, and the circuit 17b and the electrode 11a of the semiconductor element 11 are electrically connected. Therefore, the via can be formed with high accuracy.

このことは、以下のことによる。   This is due to the following.

まず、本実施形態に係る半導体パッケージの製造方法が、上述のように、半導体素子を被覆する被覆絶縁層（単に「絶縁層」とも称する）に、半導体の電極の表面に到達する凹部や回路溝を含む回路パターン部を形成し、その回路パターン部を用いて、回路を形成するものである。このことにより、回路を形成する際に、被覆絶縁層（絶縁層）から半導体素子の電極に至るビアも同時に形成される。すなわち、絶縁層上に回路を形成することによって、同時にビアも形成される。このことにより、絶縁層上に回路パターン部を形成する際に、レーザ加工又は機械加工を施す位置決めを一回行えばよい。   First, in the semiconductor package manufacturing method according to the present embodiment, as described above, the covering insulating layer covering the semiconductor element (also simply referred to as “insulating layer”) has a recess or a circuit groove reaching the surface of the semiconductor electrode. Is formed, and a circuit is formed by using the circuit pattern portion. Thus, when a circuit is formed, a via from the covering insulating layer (insulating layer) to the electrode of the semiconductor element is formed at the same time. That is, by forming a circuit on the insulating layer, a via is simultaneously formed. Accordingly, when the circuit pattern portion is formed on the insulating layer, positioning for performing laser processing or machining may be performed once.

これに対して、半導体素子を被覆する絶縁層上に、ビアと回路とを別個に形成する場合、ビアを形成するための位置決めと、回路を形成するための位置決めとをそれぞれ行う必要があり、位置決めを少なくとも２回行う必要がある。そうすると、それぞれの位置決めで、ずれが発生するので、両者のずれを合わせたずれは大きくなる場合がある。   On the other hand, when the via and the circuit are separately formed on the insulating layer covering the semiconductor element, it is necessary to perform positioning for forming the via and positioning for forming the circuit, respectively. It is necessary to perform positioning at least twice. As a result, a deviation occurs in each positioning, so that the total deviation may be large.

上記のように、本実施形態に係る半導体パッケージの製造方法によれば、半導体素子を被覆する絶縁層（被覆絶縁層）上への回路の形成、及び回路と半導体素子の電極とを電気的に接続するためのビアの形成とを同時に行うことができ、位置決めにより発生するずれを抑制することができる。よって、半導体素子を被覆する絶縁層（被覆絶縁層）上への回路の形成、及び回路と半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる。すなわち、半導体素子の電極と電気的に接続された回路を高精度に形成できる。   As described above, according to the method of manufacturing a semiconductor package according to the present embodiment, the circuit is formed on the insulating layer (covering insulating layer) covering the semiconductor element, and the circuit and the electrode of the semiconductor element are electrically connected. Formation of vias for connection can be performed at the same time, and displacement caused by positioning can be suppressed. Therefore, formation of a circuit on an insulating layer (covering insulating layer) covering the semiconductor element and formation of a via for electrically connecting the circuit and the electrode of the semiconductor element can be performed with high accuracy. That is, a circuit electrically connected to the electrode of the semiconductor element can be formed with high accuracy.

さらに、半導体素子を被覆する絶縁層上に、ビアと回路とを別個に形成する場合、上記のようなずれが発生した場合でも、ビアと回路とが電気的に接続するように、通常、回路の、ビアと連結する部分を大きくして、ランド部を形成している。   Furthermore, when the via and the circuit are separately formed on the insulating layer covering the semiconductor element, the circuit is usually connected so that the via and the circuit are electrically connected even when the above-described deviation occurs. The portion connected to the via is enlarged to form a land portion.

これに対して、本実施形態に係る製造方法の場合、ビアと回路とを同時に形成するので、ビアと回路とには、ずれの発生を抑制でき、ランド部を小さくすることができる。さらに、ランド部を形成しなくてもビアと回路との良好な電気的接続を確保できるので、いわゆるランドレスであってもよい。   On the other hand, in the manufacturing method according to the present embodiment, since the via and the circuit are formed at the same time, the occurrence of deviation between the via and the circuit can be suppressed, and the land portion can be reduced. Furthermore, since a good electrical connection between the via and the circuit can be ensured without forming a land portion, a so-called landless may be used.

また、本実施形態に係る製造方法の場合、ビアを形成するための凹部と回路溝とを同時レーザ加工又は機械加工により形成するので、ビアを形成するための凹部と回路溝との間には、ずれの発生を抑制できる。このため、この加工における位置合わせとして、各半導体素子の位置を基準に行うと、被覆工程で、多少のずれが発生しても、回路とビアとを高精度で行うことができる。   In the case of the manufacturing method according to the present embodiment, since the recess and the circuit groove for forming the via are formed by simultaneous laser processing or machining, the gap between the recess for forming the via and the circuit groove is formed. The occurrence of deviation can be suppressed. For this reason, when positioning is performed based on the position of each semiconductor element as the alignment in this processing, the circuit and the via can be performed with high accuracy even if a slight shift occurs in the covering process.

なお、本実施形態に係る製造方法は、無電解めっきを施した後にデスミア処理を施してもよい。フィルアップめっきを施す場合は、フィルアップめっきを施す前又は施した後に、デスミア処理を施してもよい。デスミア処理を施すことによって、無電解めっき膜に付着してしまった不要な樹脂を除去することができる。また、得られた半導体パッケージを備え、その半導体パッケージの回路と電気的に接続された回路を有する配線層を１層以上積層した多層の半導体装置を想定した場合、半導体パッケージの、回路が形成されていない箇所を粗し、この半導体パッケージに積層された配線層との密着性を高めることができる。また、デスミア処理は、特に限定されず、公知のデスミア処理を用いることができる。例えば、過マンガン酸溶液等への浸漬処理等が挙げられる。   In addition, the manufacturing method which concerns on this embodiment may perform a desmear process after performing electroless plating. When performing fill-up plating, desmear treatment may be performed before or after performing fill-up plating. By applying desmear treatment, unnecessary resin adhered to the electroless plating film can be removed. Further, when a multilayer semiconductor device including one or more wiring layers each having the obtained semiconductor package and having a circuit electrically connected to the circuit of the semiconductor package is assumed, the circuit of the semiconductor package is formed. It is possible to roughen the portions that are not and improve the adhesion to the wiring layer laminated on the semiconductor package. Moreover, a desmear process is not specifically limited, A well-known desmear process can be used. For example, the immersion process etc. to a permanganic acid solution etc. are mentioned.

最後に、ビア１７ａと回路１７ｂとを形成した後、図１（ｇ）に示すように、ビア１７ａ及び回路１７ｂを被うように、第２絶縁層１３上に、別途絶縁層１８を形成してもよい。そして、この絶縁層１８に、回路１７ｂに至る凹部を形成し、その凹部に、他の電子部品や、この半導体パッケージの回路と他の配線層の回路との電気的接続を確保するためのビア１９を形成してもよい。また、半導体素子１１が２個以上ある場合は、隣り合う半導体素子の間で切断することによって、個片化させて、半導体パッケージとしてもよい。   Finally, after forming the via 17a and the circuit 17b, an insulating layer 18 is separately formed on the second insulating layer 13 so as to cover the via 17a and the circuit 17b as shown in FIG. May be. Then, a recess reaching the circuit 17b is formed in the insulating layer 18, and another electronic component or a via for ensuring electrical connection between the circuit of the semiconductor package and the circuit of the other wiring layer is formed in the recess. 19 may be formed. Further, when there are two or more semiconductor elements 11, the semiconductor package may be separated into pieces by cutting between adjacent semiconductor elements.

また、この半導体パッケージの回路と電気的に接続された回路を有する配線層を、半導体パッケージ上に形成することによって、いわゆる多層構造の半導体装置が得られる。すなわち、半導体パッケージを備え、この半導体パッケージの回路と電気的に接続された回路を有する配線層を１層以上有する半導体装置が得られる。   In addition, by forming a wiring layer having a circuit electrically connected to the circuit of the semiconductor package on the semiconductor package, a semiconductor device having a so-called multilayer structure can be obtained. That is, a semiconductor device including a semiconductor package and having one or more wiring layers having a circuit electrically connected to the circuit of the semiconductor package is obtained.

また、回路１７ｂは、図１（ｆ）に示すように、被覆絶縁層の表面に対して、半導体素子１１の主面に直交する方向に半導体素子１１を投影した形状の外縁より外側にまで形成されていることが好ましい。すなわち、回路１７ｂは、半導体素子１１の幅を超えて広く形成されていることが好ましい。そうすることによって、他の電子部品との電気的な接続が確保しやすくなったり、多層構造の半導体装置を製造する際、配線層の回路との電気的な接続が確保しやすくなる。   Further, as shown in FIG. 1 (f), the circuit 17 b is formed outside the outer edge of the shape in which the semiconductor element 11 is projected in the direction orthogonal to the main surface of the semiconductor element 11 with respect to the surface of the covering insulating layer. It is preferable that That is, it is preferable that the circuit 17 b is formed wider than the width of the semiconductor element 11. By doing so, it is easy to ensure electrical connection with other electronic components, and when manufacturing a semiconductor device having a multilayer structure, it is easy to ensure electrical connection with the circuit of the wiring layer.

次に、被覆工程について説明する。   Next, the covering process will be described.

被覆工程は、半導体素子１１を埋設するように被覆する被覆絶縁層を形成することができる工程であれば、特に限定されない。具体的には、以下のような工程が挙げられる。   The covering step is not particularly limited as long as it is a step capable of forming a covering insulating layer that covers the semiconductor element 11 so as to be embedded. Specifically, the following processes are mentioned.

本実施形態に係る半導体パッケージの製造方法における被覆工程の一例を説明する。   An example of the covering process in the manufacturing method of the semiconductor package according to the present embodiment will be described.

具体的には、前記被覆工程が、前記半導体素子を着脱可能な支持体に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第１絶縁層を形成する硬化工程と、前記支持体を、前記半導体素子及び前記第１絶縁層から剥離する支持体剥離工程と、前記半導体素子及び前記第１絶縁層の、前記支持体が接触していた面上に、第２絶縁層を形成することにより、前記被覆絶縁層を形成する第２絶縁層形成工程とを備える工程が挙げられる。   Specifically, the covering step includes attaching the semiconductor element to a support that can be attached and detached, attaching the at least one semiconductor element to a predetermined position, and attaching the semiconductor element to the support. A sealing resin coating step of covering with a sealing resin so as to embed the semiconductor element; a curing step of curing the sealing resin to form a first insulating layer; and the support, the semiconductor element and A support peeling step for peeling from the first insulating layer; and forming a second insulating layer on the surface of the semiconductor element and the first insulating layer on which the support is in contact with the covering insulation. And a second insulating layer forming step of forming a layer.

図２は、本発明の実施形態に係る半導体パッケージの製造方法における被覆工程の一例を説明するための模式断面図である。   FIG. 2 is a schematic cross-sectional view for explaining an example of a covering step in the method for manufacturing a semiconductor package according to the embodiment of the present invention.

はじめに、図２（ａ）〜（ｃ）に示すように、半導体素子を着脱可能な支持体２１に、少なくとも１つ以上の半導体素子１１を所定の位置に着接させる。なお、この工程は、着接工程に相当する。この支持体２１は、半導体素子を、固着させたり、剥離させたりが可能な着脱可能なものであれば、特に限定されない。具体的には、図２（ａ）に示すような支持体２１等が挙げられる。この支持体２１は、基材２２と、この基材２２の、少なくとも一方の面上に、半導体素子を着脱可能な層２３とを備えるものである。そして、この着接工程は、支持体２１の、半導体素子を着脱可能な層２３に、半導体素子１１を着接させる工程であり、半導体素子１１の電極１１ａのある面を着接させることが好ましい。半導体素子を着脱可能な層２３とは、例えば、半導体素子に対する、接着性又は粘着性を有する層等が挙げられる。より具体的には、シリコーン系樹脂からなる粘着層、ゴム系粘着剤からなる粘着層、アクリル系粘着剤からなる粘着層、及びウレタン系粘着剤からなる粘着層等が挙げられる。また、半導体素子を着脱可能な層２３は、半導体素子と着接可能であり、かつ、半導体素子と着接後、そのまま剥離可能なものであってもよいし、半導体素子と着接可能であり、かつ、半導体素子と着接後、加熱又は紫外線照射により、剥離可能になるものであってもよい。この中でも、耐熱性、半導体素子の着脱容易性（再剥離性）、及び耐薬品性の点で、シリコーン系樹脂からなる粘着層が好ましい。なお、基材２２としては、半導体素子１１を着脱可能な層２３を保持することができ、被覆工程の際、形状を維持できるものであれば、特に限定されない。具体的には、ガラス基板、セラミック基板、有機基板、及びステンレス鋼（ＳＵＳ）板等の金属板等が挙げられる。   First, as shown in FIGS. 2A to 2C, at least one semiconductor element 11 is attached to a predetermined position on a support 21 to which a semiconductor element can be attached and detached. This process corresponds to the attachment process. The support 21 is not particularly limited as long as it is detachable so that the semiconductor element can be fixed or peeled off. Specifically, a support 21 as shown in FIG. The support 21 includes a base material 22 and a layer 23 on which at least one surface of the base material 22 can be attached and detached with a semiconductor element. This attachment step is a step of attaching the semiconductor element 11 to the layer 23 of the support 21 where the semiconductor element can be attached and detached, and it is preferable that the surface of the semiconductor element 11 having the electrode 11a is attached. . Examples of the layer 23 to which the semiconductor element can be attached and detached include a layer having adhesiveness or adhesiveness to the semiconductor element. More specifically, an adhesive layer made of a silicone-based resin, an adhesive layer made of a rubber-based adhesive, an adhesive layer made of an acrylic adhesive, an adhesive layer made of a urethane-based adhesive, and the like can be mentioned. Further, the layer 23 to which the semiconductor element can be attached and detached can be attached to the semiconductor element, and can be peeled as it is after being attached to the semiconductor element, or can be attached to the semiconductor element. In addition, it may be peelable by heating or ultraviolet irradiation after being attached to the semiconductor element. Among these, a pressure-sensitive adhesive layer made of a silicone-based resin is preferable in terms of heat resistance, ease of attaching / detaching a semiconductor element (removability), and chemical resistance. In addition, as the base material 22, if the layer 23 which can attach or detach the semiconductor element 11 can be hold | maintained and a shape can be maintained in the coating process, it will not specifically limit. Specific examples include a glass substrate, a ceramic substrate, an organic substrate, and a metal plate such as a stainless steel (SUS) plate.

次に、図２（ｄ）及び図２（ｅ）に示すように、支持体２１に着接された半導体素子１１を埋設するように、封止樹脂２５で被覆する。この工程は、封止樹脂被覆工程に相当する。この封止樹脂被覆工程は、封止樹脂を塗布する工程であってもよいが、図２（ｄ）及び図２（ｅ）に示すように、封止樹脂２５と、封止樹脂２５を支持する基材２６とからなる樹脂シート又は樹脂フィルム２４を被覆し、押圧することによって、支持体２１に着接された半導体素子１１を埋設するように、封止樹脂２５で被覆する工程等が好ましく用いられる。このような樹脂シート又は樹脂フィルム２４を用いると、広い面積を容易に被覆することができるので、被覆可能な半導体素子の数を多くすることが可能である。すなわち、同時に製造できる半導体パッケージの数を増やすことが可能である。なお、封止樹脂としては、特に限定されず、すなわち、このような樹脂シート又は樹脂フィルムに限らず、例えば、粉封止材や液状封止材を用いることができる。また、この粉封止材や液状封止材は、封止樹脂被覆工程を、封止樹脂を塗布する工程で行う場合の、封止樹脂として用いることができる。   Next, as shown in FIGS. 2D and 2E, the semiconductor element 11 attached to the support 21 is covered with a sealing resin 25 so as to be embedded. This step corresponds to a sealing resin coating step. The sealing resin coating step may be a step of applying a sealing resin, but supports the sealing resin 25 and the sealing resin 25 as shown in FIGS. 2 (d) and 2 (e). A step of covering with a sealing resin 25 so as to embed the semiconductor element 11 attached to the support 21 by covering and pressing a resin sheet or resin film 24 composed of the base material 26 to be performed is preferable. Used. When such a resin sheet or resin film 24 is used, it is possible to easily cover a large area, so that the number of semiconductor elements that can be covered can be increased. That is, it is possible to increase the number of semiconductor packages that can be manufactured simultaneously. In addition, it does not specifically limit as sealing resin, That is, it is not restricted to such a resin sheet or resin film, For example, a powder sealing material and a liquid sealing material can be used. Moreover, this powder sealing material or liquid sealing material can be used as the sealing resin when the sealing resin coating step is performed in the step of applying the sealing resin.

また、この封止樹脂２５は、支持体２１に着接された半導体素子１１を埋設する被覆させた後、硬化等によって、絶縁層を形成できるものであれば、特に限定されない。具体的には、この封止樹脂２５は、硬化等によって、図２（ｆ）に示すような第１絶縁層１２を形成できるもの等が挙げられる。また、封止樹脂２５は、硬化性樹脂を含む、樹脂シート又は樹脂フィルムであることが好ましい。このような封止樹脂であれば、上述したように、広い面積を容易に被覆することができるので、被覆可能な半導体素子の数を多くすることが可能である。また、封止樹脂２５は、封止樹脂だけではなく、充填材を含むことが好ましい。そして、この充填材としては、封止樹脂に含有される充填材であれば、特に限定されない。例えば、無機微粒子等の無機充填材や、有機微粒子等が挙げられる。また、充填材としては、無機充填材が好ましい。すなわち、封止樹脂２５は、硬化性樹脂と無機充填材とを含む、樹脂シート又は樹脂フィルムであることがより好ましい。このような封止樹脂であれば、得られた絶縁層が、他の絶縁層や半導体素子等とのそりの発生を抑制することができる。このことは、他の絶縁層や半導体素子等との熱膨張率を、含有される無機充填材によって、近似させることが可能であるためであると考えられる。また、封止樹脂２５に含まれる硬化性樹脂が、例えば、エポキシ樹脂、アクリル樹脂、ポリカーボネイト樹脂、ポリイミド樹脂、ポリフェニレンスルフィド樹脂、ポリフェニレンエーテル樹脂、シアネート樹脂、ベンゾオキサジン樹脂、及びビスマレイミド樹脂等の熱硬化性樹脂等が挙げられる。また、封止樹脂２５に含まれる無機充填材は、他の絶縁層や半導体素子等との熱膨張率を合わせるように調整可能なものであれば、特に限定されず、例えば、シリカ微粒子等の無機微粒子等が挙げられる。また、封止樹脂２５に含まれる有機微粒子は、他の絶縁層や半導体素子等との熱膨張率の違いにより熱時に発生する応力を緩和可能なものであれば、特に限定されず、例えば、ゴム粒子等が挙げられる。ここでの基材２６は、樹脂シート又は樹脂フィルム２４の押圧によって、形状を維持できるものであれば、特に限定されない。具体的には、ＰＥＴ基板等の有機基板、ガラス基板、及びＳＵＳ板等の金属板等が挙げられる。   The sealing resin 25 is not particularly limited as long as the insulating layer can be formed by curing after the semiconductor element 11 attached to the support 21 is embedded and embedded. Specifically, examples of the sealing resin 25 include those capable of forming the first insulating layer 12 as shown in FIG. Moreover, it is preferable that the sealing resin 25 is a resin sheet or a resin film containing a curable resin. With such a sealing resin, as described above, since a large area can be easily covered, the number of semiconductor elements that can be covered can be increased. Moreover, it is preferable that the sealing resin 25 includes not only the sealing resin but also a filler. And as this filler, if it is a filler contained in sealing resin, it will not specifically limit. Examples thereof include inorganic fillers such as inorganic fine particles, and organic fine particles. Moreover, as a filler, an inorganic filler is preferable. That is, the sealing resin 25 is more preferably a resin sheet or a resin film containing a curable resin and an inorganic filler. If it is such sealing resin, generation | occurrence | production of the curvature with the obtained insulating layer and another insulating layer, a semiconductor element, etc. can be suppressed. This is considered to be because the thermal expansion coefficient with other insulating layers and semiconductor elements can be approximated by the contained inorganic filler. Further, the curable resin contained in the sealing resin 25 is, for example, heat such as epoxy resin, acrylic resin, polycarbonate resin, polyimide resin, polyphenylene sulfide resin, polyphenylene ether resin, cyanate resin, benzoxazine resin, and bismaleimide resin. Examples thereof include curable resins. Further, the inorganic filler contained in the sealing resin 25 is not particularly limited as long as it can be adjusted to match the thermal expansion coefficient with other insulating layers, semiconductor elements, and the like. Examples include inorganic fine particles. The organic fine particles contained in the sealing resin 25 are not particularly limited as long as they can relieve stress generated during heat due to the difference in coefficient of thermal expansion with other insulating layers, semiconductor elements, etc. Examples thereof include rubber particles. The base material 26 here is not particularly limited as long as the shape can be maintained by pressing the resin sheet or the resin film 24. Specific examples include an organic substrate such as a PET substrate, a glass substrate, and a metal plate such as a SUS plate.

次に、図２（ｆ）に示すように、封止樹脂２５を硬化させて、第１絶縁層１２を形成する。封止樹脂２５を硬化させる条件は、特に限定されない。封止樹脂２５に含まれる硬化性樹脂が熱硬化性樹脂であれば、その樹脂が硬化できる加熱条件であればよい。なお、この工程は、硬化工程に相当する。   Next, as shown in FIG. 2F, the sealing resin 25 is cured to form the first insulating layer 12. Conditions for curing the sealing resin 25 are not particularly limited. If the curable resin contained in the sealing resin 25 is a thermosetting resin, it may be a heating condition that can cure the resin. This process corresponds to a curing process.

次に、図２（ｆ）に示すように、支持体２１を、半導体素子１１及び第１絶縁層１２から剥離する。なお、この工程は、支持体剥離工程に相当する。その際、支持体２１を剥離する前又は剥離した後に、図２（ｆ）に示すように、樹脂シート又は樹脂フィルム２４の基材２６も剥離してもよいが、剥離しなくてもよい。また、基材２６を剥離する場合、その剥離は、支持体２１の剥離と同時期、すなわち、支持体剥離工程で剥離してもよいし、その後に剥離してもよい。例えば、後述する、第２絶縁層を形成した後、すなわち、第２絶縁層形成工程の後で剥離してもよい。   Next, as shown in FIG. 2F, the support 21 is peeled from the semiconductor element 11 and the first insulating layer 12. This process corresponds to a support peeling process. At that time, before or after the support 21 is peeled off, the substrate 26 of the resin sheet or resin film 24 may be peeled off as shown in FIG. Moreover, when peeling the base material 26, the peeling may be peeled off at the same time as the peeling of the support 21, that is, in the support peeling process, or after that. For example, after forming a second insulating layer, which will be described later, that is, after the second insulating layer forming step, it may be peeled off.

最後に、図２（ｇ）に示すように、半導体素子１１及び第１絶縁層１２の、支持体２１が接触していた面上に、第２絶縁層１３を形成する。そうすることにより、第１絶縁層１２及び第２絶縁層１３からなる被覆絶縁層が形成される。なお、この工程は、第２絶縁層形成工程に相当する。この第２絶縁層１３の形成は、半導体素子１１及び第１絶縁層１２の表面上に、絶縁層を形成することができれば、特に限定されない。また、この第２絶縁層１３は、樹脂層等が挙げられる。この樹脂層を構成する樹脂としては、具体的には、エポキシ樹脂、アクリル樹脂、ポリカーボネイト樹脂、ポリイミド樹脂、ポリフェニレンスルフィド樹脂、ポリフェニルエーテル樹脂、シアネート樹脂、ベンゾオキサジン樹脂、ビスマレイミド樹脂、フェノール樹脂、及びベンゾシクロブテン樹脂等が挙げられる。また、第２絶縁層１３は、樹脂だけではなく、充填材を含むことが好ましい。そうすることによって、得られた絶縁層が、他の絶縁層や半導体素子等とのそりの発生を抑制することができる。このことは、他の絶縁層や半導体素子等との熱膨張率を、含有される充填材によって、近似させることが可能であるためであると考えられる。そして、この充填材としては、特に限定されない。例えば、無機微粒子等の無機充填材や、有機微粒子等が挙げられる。また、充填材としては、無機充填材が好ましい。また、第２絶縁層１３に含まれる無機充填材は、他の絶縁層や半導体素子等との熱膨張率を合わせるように調整可能なものであれば、特に限定されず、例えば、シリカ微粒子等の無機微粒子等が挙げられる。また、第２絶縁層１３に含まれる有機微粒子は、他の絶縁層や半導体素子等との熱膨張率の違いにより熱時に発生する応力を緩和可能なものであれば、特に限定されず、例えば、ゴム粒子等が挙げられる。   Finally, as shown in FIG. 2G, the second insulating layer 13 is formed on the surfaces of the semiconductor element 11 and the first insulating layer 12 that have been in contact with the support 21. By doing so, the covering insulating layer which consists of the 1st insulating layer 12 and the 2nd insulating layer 13 is formed. This step corresponds to the second insulating layer forming step. The formation of the second insulating layer 13 is not particularly limited as long as an insulating layer can be formed on the surfaces of the semiconductor element 11 and the first insulating layer 12. The second insulating layer 13 may be a resin layer. Specifically, the resin constituting this resin layer is an epoxy resin, an acrylic resin, a polycarbonate resin, a polyimide resin, a polyphenylene sulfide resin, a polyphenyl ether resin, a cyanate resin, a benzoxazine resin, a bismaleimide resin, a phenol resin, And benzocyclobutene resin. Moreover, it is preferable that the 2nd insulating layer 13 contains not only resin but a filler. By doing so, the obtained insulating layer can suppress the occurrence of warpage with other insulating layers, semiconductor elements, and the like. This is considered to be because the thermal expansion coefficient with other insulating layers and semiconductor elements can be approximated by the contained filler. And as this filler, it does not specifically limit. Examples thereof include inorganic fillers such as inorganic fine particles, and organic fine particles. Moreover, as a filler, an inorganic filler is preferable. The inorganic filler contained in the second insulating layer 13 is not particularly limited as long as it can be adjusted to match the thermal expansion coefficient with other insulating layers, semiconductor elements, and the like. Inorganic fine particles and the like. The organic fine particles contained in the second insulating layer 13 are not particularly limited as long as they can relieve stress generated during heat due to a difference in thermal expansion coefficient from other insulating layers and semiconductor elements, for example. And rubber particles.

被覆工程として、このような被覆工程を適用することにより、被覆工程を容易に行うことができる。よって、本実施形態に係る半導体パッケージの製造方法を容易に行うことができる。   By applying such a coating process as the coating process, the coating process can be easily performed. Therefore, the semiconductor package manufacturing method according to the present embodiment can be easily performed.

また、半導体素子を、支持体に一時的に仮止めした状態で、絶縁層を形成するための硬化工程を含む被覆工程を行うので、半導体素子のずれの発生を抑制できる。また、半導体素子を、支持体に一時的に仮止めした状態で、絶縁層を形成するための硬化工程を含む被覆工程を行うので、支持体の存在により、半導体素子を被覆絶縁層で被覆された構造物にそりが発生することも抑制できる。   In addition, since the covering step including the curing step for forming the insulating layer is performed in a state where the semiconductor element is temporarily fixed to the support, the occurrence of misalignment of the semiconductor element can be suppressed. In addition, since the semiconductor element is temporarily fixed to the support, a covering process including a curing process for forming the insulating layer is performed, so that the semiconductor element is covered with the covering insulating layer due to the presence of the support. It is also possible to suppress the occurrence of warpage in the structure.

次に、被覆工程の他の一例について説明する。   Next, another example of the covering process will be described.

被覆工程は、上述したように、半導体素子１１を埋設するように被覆する被覆絶縁層を形成することができる工程であれば、特に限定されないが、以下のような工程も挙げられる。   As described above, the covering step is not particularly limited as long as it is a step capable of forming a covering insulating layer that covers the semiconductor element 11 so as to be embedded therein.

具体的には、前記被覆工程が、基材と、前記基材の、少なくとも一方の面上に、前記基材から剥離可能で、前記半導体素子を固着可能な第３絶縁層とを備える支持体の前記第３絶縁層に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第４絶縁層を形成することにより、前記被覆絶縁層を形成する硬化工程と、前記基材を、前記第３絶縁層から剥離する基材剥離工程とを備える工程が挙げられる。   Specifically, the covering step includes a base material and a third insulating layer that can be peeled from the base material and can fix the semiconductor element on at least one surface of the base material. An attachment step of attaching at least one of the semiconductor elements to a predetermined position on the third insulating layer, and covering the semiconductor element attached to the support with a sealing resin. A sealing resin coating step, a curing step of curing the sealing resin to form a fourth insulating layer, thereby forming the coating insulating layer, and peeling the base material from the third insulating layer. And a base material peeling step.

図３は、本発明の実施形態に係る半導体パッケージの製造方法における被覆工程の他の一例を説明するための模式断面図である。   FIG. 3 is a schematic cross-sectional view for explaining another example of the covering step in the method of manufacturing a semiconductor package according to the embodiment of the present invention.

はじめに、図３（ａ）〜（ｃ）に示すように、支持体３１に、少なくとも１つ以上の半導体素子１１を所定の位置に着接させる。なお、この工程は、着接工程に相当する。この支持体３１は、図３（ａ）に示すように、基材３２と、基材３２の、少なくとも一方の面上に、基材３２から剥離可能で、半導体素子を固着可能な第３絶縁層１３とを備えるものである。なお、ここでの第３絶縁層１３は、図１においては、第２絶縁層１３である。そして、この着接工程は、支持体３１の第３絶縁層１３に、半導体素子１１を着接させる工程であり、半導体素子１１の電極１１ａのある面を着接させることが好ましい。また、第３絶縁層１３は、基材３２から剥離可能で、半導体素子を固着可能な層であれば、特に限定されない。具体的には、エポキシ樹脂、アクリル樹脂、ポリカーボネイト樹脂、ポリイミド樹脂、ポリフェニレンスルフィド樹脂、ポリフェニルエーテル樹脂、シアネート樹脂、ベンゾオキサジン樹脂、ビスマレイミド樹脂、フェノール樹脂、及びベンゾシクロブテン樹脂等が挙げられる。なお、基材３２としては、第３絶縁層１３を保持することができ、被覆工程の際、形状を維持できるものであれば、特に限定されない。具体的には、ステンレス鋼（ＳＵＳ）板等の金属板、ガラス基板、セラミック基板、及び有機基板等が挙げられる。また、基材３２としては、第３絶縁層１３を保持するために、表面に粘着層を備えるものであってもよい。具体的には、シリコーン系樹脂からなる粘着層、ゴム系粘着剤からなる粘着層、アクリル系粘着剤からなる粘着層、ウレタン系粘着剤からなる粘着層等の粘着層が、表面に形成されたＳＵＳ板等が挙げられる。また、基材３２としては、第３絶縁層１３の剥離を容易にするために、表面に離型処理されたものであってもよく、表面に離型剤が塗布されたものやポリテトラフルオロエチレンでコーティングされたものであってもよい。離型剤としては、具体的には、シリコーン系離型剤やフッ素系離型剤等が挙げられる。   First, as shown in FIGS. 3A to 3C, at least one or more semiconductor elements 11 are attached to a predetermined position on a support 31. This process corresponds to the attachment process. As shown in FIG. 3A, the support 31 is a third insulating member that can be peeled off from the base material 32 on at least one surface of the base material 32 and the base material 32 and can fix the semiconductor element. The layer 13 is provided. In addition, the 3rd insulating layer 13 here is the 2nd insulating layer 13 in FIG. This attaching step is a step of attaching the semiconductor element 11 to the third insulating layer 13 of the support 31, and it is preferable to attach the surface of the semiconductor element 11 on which the electrode 11 a is provided. Moreover, the 3rd insulating layer 13 will not be specifically limited if it is a layer which can peel from the base material 32 and can adhere a semiconductor element. Specific examples include epoxy resins, acrylic resins, polycarbonate resins, polyimide resins, polyphenylene sulfide resins, polyphenyl ether resins, cyanate resins, benzoxazine resins, bismaleimide resins, phenol resins, and benzocyclobutene resins. In addition, as the base material 32, if the 3rd insulating layer 13 can be hold | maintained and a shape can be maintained in the case of a coating | covering process, it will not specifically limit. Specific examples include a metal plate such as a stainless steel (SUS) plate, a glass substrate, a ceramic substrate, and an organic substrate. Moreover, as the base material 32, in order to hold | maintain the 3rd insulating layer 13, you may equip the surface with an adhesion layer. Specifically, an adhesive layer such as an adhesive layer made of silicone resin, an adhesive layer made of rubber adhesive, an adhesive layer made of acrylic adhesive, or an adhesive layer made of urethane adhesive was formed on the surface. A SUS board etc. are mentioned. Moreover, as the base material 32, in order to make peeling of the 3rd insulating layer 13 easy, the thing by which the mold release process was carried out may be sufficient, and the thing by which the mold release agent was apply | coated to the surface, or polytetrafluoro It may be coated with ethylene. Specific examples of the release agent include silicone release agents and fluorine release agents.

次に、図３（ｄ）及び図３（ｅ）に示すように、支持体３１に着接された半導体素子１１を埋設するように、封止樹脂２５で被覆する。なお、この工程は、封止樹脂被覆工程に相当し、図２における封止樹脂被覆工程と同様である。   Next, as shown in FIGS. 3D and 3E, the semiconductor element 11 attached to the support 31 is covered with a sealing resin 25 so as to be embedded. This step corresponds to a sealing resin coating step and is the same as the sealing resin coating step in FIG.

次に、図３（ｆ）に示すように、封止樹脂２５を硬化させて、第４絶縁層１２を形成する。そうすることにより、第４絶縁層１２及び第３絶縁層１３からなる被覆絶縁層が形成される。なお、ここでの第４絶縁層１２は、図１においては、第１絶縁層１２である。また、この工程は、硬化工程に相当し、図２における硬化工程と同様である。   Next, as shown in FIG. 3F, the sealing resin 25 is cured to form the fourth insulating layer 12. By doing so, the covering insulating layer which consists of the 4th insulating layer 12 and the 3rd insulating layer 13 is formed. In addition, the 4th insulating layer 12 here is the 1st insulating layer 12 in FIG. This process corresponds to a curing process and is the same as the curing process in FIG.

最後に、図３（ｆ）に示すように、支持体３１の基材３２を、第３絶縁層１３から剥離する。なお、この工程は、基材剥離工程に相当する。その際、基材３２を剥離する前又は剥離した後に、図３（ｆ）に示すように、樹脂シート又は樹脂フィルム２４の基材２６も剥離してもよいが、剥離しなくてもよい。   Finally, as shown in FIG. 3 (f), the base material 32 of the support 31 is peeled from the third insulating layer 13. This step corresponds to a substrate peeling step. At that time, before or after the substrate 32 is peeled off, the substrate 26 of the resin sheet or the resin film 24 may be peeled off as shown in FIG.

被覆工程として、このような被覆工程を適用することにより、被覆工程を容易に行うことができる。よって、本実施形態に係る半導体パッケージの製造方法を容易に行うことができる。   By applying such a coating process as the coating process, the coating process can be easily performed. Therefore, the semiconductor package manufacturing method according to the present embodiment can be easily performed.

また、半導体素子を、被覆絶縁層を構成する一方の絶縁層、具体的には、第３絶縁層１３に固着させた状態で、もう一方の絶縁層である第４絶縁層１２を形成して、被覆絶縁層を形成するので、半導体素子のずれの発生を抑制できる。また、半導体素子を、第３絶縁層１３に固着させた状態で、被覆工程を行うので、第３絶縁層１３の存在により、半導体素子を被覆絶縁層で被覆された構造物にそりが発生することも抑制できる。   Further, the fourth insulating layer 12 as the other insulating layer is formed in a state where the semiconductor element is fixed to one insulating layer constituting the covering insulating layer, specifically, the third insulating layer 13. Since the covering insulating layer is formed, it is possible to suppress the occurrence of deviation of the semiconductor element. In addition, since the covering process is performed in a state where the semiconductor element is fixed to the third insulating layer 13, the presence of the third insulating layer 13 causes warpage in the structure in which the semiconductor element is covered with the covering insulating layer. This can also be suppressed.

以下、本実施形態に係る製造方法における、被覆工程以外の工程について説明する。   Hereinafter, processes other than the coating process in the manufacturing method according to the present embodiment will be described.

＜被膜形成工程＞
被膜形成工程は、上述したように、被覆絶縁層の、半導体素子１１の電極１１ａ側の表面上に、樹脂被膜１４を形成する工程である。 <Film formation process>
As described above, the film forming process is a process of forming the resin film 14 on the surface of the covering insulating layer on the electrode 11a side of the semiconductor element 11.

（樹脂被膜）
樹脂被膜１４は、被膜剥離工程で剥離除去可能なものであれば、特に限定されない。具体的には、例えば、有機溶剤やアルカリ溶液により容易に溶解しうる可溶型樹脂や、後述する所定の液体（膨潤液）で膨潤しうる樹脂からなる膨潤性樹脂被膜等が挙げられる。これらの中では、正確な除去が容易である点から膨潤性樹脂被膜が特に好ましい。また、膨潤性樹脂被膜としては、例えば、液体（膨潤液）に対する膨潤度が５０％以上であることが好ましい。なお、膨潤性樹脂被膜には、液体（膨潤液）に対して実質的に溶解せず、膨潤により被覆絶縁層表面から容易に剥離するような樹脂被膜だけではなく、液体（膨潤液）に対して膨潤し、さらに少なくとも一部が溶解し、その膨潤や溶解により被覆絶縁層表面から容易に剥離するような樹脂被膜や、液体（膨潤液）に対して溶解し、その溶解により被覆絶縁層表面から容易に剥離するような樹脂被膜も含まれる。 (Resin coating)
The resin film 14 is not particularly limited as long as it can be removed by the film peeling process. Specifically, for example, a soluble resin that can be easily dissolved in an organic solvent or an alkaline solution, a swellable resin film made of a resin that can be swollen with a predetermined liquid (swelling liquid) described later, and the like. Among these, a swellable resin film is particularly preferable because accurate removal is easy. Moreover, as a swelling resin film, it is preferable that the swelling degree with respect to a liquid (swelling liquid) is 50% or more, for example. Note that the swellable resin film does not substantially dissolve in the liquid (swelling liquid), and not only the resin film that easily peels off from the surface of the coating insulating layer by swelling, but also in the liquid (swelling liquid). It swells, and at least part of it dissolves and dissolves in a resin film or liquid (swelling liquid) that can be easily peeled off from the surface of the coating insulating layer by swelling or dissolution. Also included is a resin film that easily peels off.

樹脂被膜１４の形成方法としては、特に限定されない。具体的には、例えば、被覆絶縁層の表面に、樹脂被膜を形成しうる液状材料を塗布した後、乾燥させる方法や、支持基板に液状材料を塗布した後、乾燥することにより形成される樹脂被膜を被覆絶縁層の表面に転写する方法等が挙げられる。なお、液状材料を塗布する方法としては、特に限定されない。具体的には、例えば、従来から知られたスピンコート法やバーコータ法等が挙げられる。   The method for forming the resin coating 14 is not particularly limited. Specifically, for example, a liquid material capable of forming a resin film is applied to the surface of the coating insulating layer and then dried, or a resin formed by applying a liquid material to a support substrate and then drying the liquid. Examples thereof include a method of transferring the coating film to the surface of the coating insulating layer. The method for applying the liquid material is not particularly limited. Specifically, for example, conventionally known spin coating method, bar coater method and the like can be mentioned.

樹脂被膜１４の厚みとしては、１０μｍ以下であることが好ましく、５μｍ以下であることがより好ましい。一方、樹脂被膜１４の厚みとしては、０．１μｍ以上であることが好ましく、１μｍ以上であることがより好ましい。樹脂被膜１４の厚みが厚すぎる場合には、回路パターン部形成工程におけるレーザ加工又は機械加工によって形成される回路溝や凹部等の精度が低下する傾向がある。また、樹脂被膜１４の厚みが薄すぎる場合は、均一な膜厚の樹脂被膜を形成しにくくなる傾向がある。   The thickness of the resin coating 14 is preferably 10 μm or less, and more preferably 5 μm or less. On the other hand, the thickness of the resin coating 14 is preferably 0.1 μm or more, and more preferably 1 μm or more. If the thickness of the resin coating 14 is too thick, the accuracy of circuit grooves and recesses formed by laser processing or machining in the circuit pattern portion forming process tends to decrease. Moreover, when the thickness of the resin film 14 is too thin, it tends to be difficult to form a resin film having a uniform film thickness.

次に、樹脂被膜１４として好適な膨潤性樹脂被膜を例に挙げて説明する。   Next, a swellable resin film suitable as the resin film 14 will be described as an example.

膨潤性樹脂被膜としては、膨潤液に対する膨潤度が５０％以上である樹脂被膜が好ましく用いられうる。さらに、膨潤液に対する膨潤度が１００％以上である樹脂被膜がより好ましい。なお、膨潤度が低すぎる場合には、被膜剥離工程において膨潤性樹脂被膜が剥離しにくくなる傾向がある。   As the swellable resin film, a resin film having a swelling degree with respect to the swelling liquid of 50% or more can be preferably used. Furthermore, a resin film having a swelling degree with respect to the swelling liquid of 100% or more is more preferable. In addition, when the degree of swelling is too low, the swellable resin film tends to be difficult to peel in the film peeling step.

膨潤性樹脂被膜の形成方法は、特に限定されず、上述した樹脂被膜１４の形成方法と同様の方法であればよい。具体的には、例えば、被覆絶縁層の表面に、膨潤性樹脂被膜を形成しうる液状材料を塗布した後、乾燥させる方法や、支持基板に液状材料を塗布した後、乾燥することにより形成される膨潤性樹脂被膜を被覆絶縁層の表面に転写する方法等が挙げられる。   The method for forming the swellable resin film is not particularly limited as long as it is the same as the method for forming the resin film 14 described above. Specifically, for example, it is formed by applying a liquid material capable of forming a swellable resin film on the surface of the covering insulating layer and then drying, or by applying a liquid material to the support substrate and then drying. And a method of transferring the swellable resin film to the surface of the covering insulating layer.

膨潤性樹脂被膜を形成しうる液状材料としては、例えば、エラストマーのサスペンジョン又はエマルジョン等が挙げられる。エラストマーの具体例としては、例えば、スチレン−ブタジエン系共重合体等のジエン系エラストマー、アクリル酸エステル系共重合体等のアクリル系エラストマー、及びポリエステル系エラストマー等が挙げられる。このようなエラストマーによれば、サスペンジョン又はエマルジョンとして分散されたエラストマー樹脂粒子の架橋度又はゲル化度等を調整することにより所望の膨潤度の膨潤性樹脂被膜を容易に形成することができる。   Examples of the liquid material capable of forming the swellable resin film include elastomer suspensions and emulsions. Specific examples of the elastomer include a diene elastomer such as a styrene-butadiene copolymer, an acrylic elastomer such as an acrylate ester copolymer, and a polyester elastomer. According to such an elastomer, it is possible to easily form a swellable resin film having a desired degree of swelling by adjusting the degree of crosslinking or gelation of the elastomer resin particles dispersed as a suspension or emulsion.

また、膨潤性樹脂被膜としては、特に、膨潤度が膨潤液のｐＨに依存して変化するような被膜であることが好ましい。このような被膜を用いた場合には、触媒被着工程における液性条件と、被膜剥離工程における液性条件とを異なるものにすることにより、触媒被着工程におけるｐＨにおいては膨潤性樹脂被膜は被覆絶縁層に対する高い密着力を維持し、被膜剥離工程におけるｐＨにおいては容易に膨潤性樹脂被膜を剥離させることができる。   The swellable resin film is particularly preferably a film whose degree of swelling changes depending on the pH of the swelling liquid. When such a coating is used, the swellable resin coating at the pH in the catalyst deposition step can be obtained by making the liquid conditions in the catalyst deposition step different from the liquid conditions in the coating stripping step. A high adhesion force to the covering insulating layer is maintained, and the swellable resin film can be easily peeled at the pH in the film peeling step.

さらに具体的には、例えば、触媒被着工程が、例えば、ｐＨ１〜３の範囲の酸性めっき触媒コロイド溶液（酸性触媒金属コロイド溶液）中で処理する工程を備え、被膜剥離工程がｐＨ１２〜１４の範囲のアルカリ性溶液中で膨潤性樹脂被膜を膨潤させる工程を備える場合には、膨潤性樹脂被膜は、酸性めっき触媒コロイド溶液に対する膨潤度が５０％未満、さらには４０％以下であり、アルカリ性溶液に対する膨潤度が５０％以上、さらには１００％以上、さらには５００％以上であるような樹脂被膜であることが好ましい。   More specifically, for example, the catalyst deposition step includes a step of treating in an acidic plating catalyst colloid solution (acid catalytic metal colloid solution) having a pH in the range of 1 to 3, for example, and the film peeling step has a pH of 12 to 14. When the step of swelling the swellable resin film in the alkaline solution in the range is provided, the swellable resin film has a swelling degree with respect to the acidic plating catalyst colloid solution of less than 50%, further 40% or less, and with respect to the alkaline solution. A resin film having a swelling degree of 50% or more, more preferably 100% or more, and even more preferably 500% or more is preferable.

このような膨潤性樹脂被膜の例としては、所定量のカルボキシル基を有するエラストマーから形成されるシートや、プリント配線板のパターニング用のドライフィルムレジスト（以下、ＤＦＲとも呼ぶ）等に用いられる光硬化性のアルカリ現像型のレジストを全面硬化して得られるシートや、熱硬化性やアルカリ現像型シート等が挙げられる。   Examples of such a swellable resin film include photocuring used for a sheet formed from an elastomer having a predetermined amount of carboxyl groups, a dry film resist (hereinafter also referred to as DFR) for patterning printed wiring boards, and the like. And a sheet obtained by curing the entire surface of a curable alkali-developing resist, and thermosetting or alkali-developing sheet.

＜回路パターン部形成工程＞
回路パターン部形成工程は、樹脂被膜１４の外表面側から被覆絶縁層の第２絶縁層１３にレーザ加工又は機械加工することにより、電極１１ａの表面に到達する凹部１５ａ、及び所望の形状及び深さの回路溝１５ｂを含む回路パターン部１５を形成する工程である。 <Circuit pattern part formation process>
The circuit pattern portion forming step is performed by laser processing or machining the second insulating layer 13 of the covering insulating layer from the outer surface side of the resin coating 14 so as to reach the surface of the electrode 11a, and a desired shape and depth. This is a step of forming the circuit pattern portion 15 including the circuit groove 15b.

回路パターン部１５を形成する方法としては、特に限定されない。具体的には、レーザ加工、及びダイシング加工等の切削加工や型押加工等の機械加工等が挙げられる。高精度の微細な回路を形成する場合には、レーザ加工を用いることが好ましい。レーザ加工によれば、レーザの出力等を変化させることにより、切削深さ等を自由に調整することができる。また、型押加工としては、例えば、ナノインプリントの分野において用いられるような微細樹脂型による型押加工が好ましく用いられうる。   A method for forming the circuit pattern portion 15 is not particularly limited. Specifically, cutting such as laser processing and dicing and machining such as embossing can be used. In the case of forming a highly accurate fine circuit, it is preferable to use laser processing. According to laser processing, the cutting depth or the like can be freely adjusted by changing the output of the laser or the like. Further, as the stamping process, for example, a stamping process using a fine resin mold used in the field of nanoimprinting can be preferably used.

＜触媒被着工程＞
触媒被着工程は、回路パターン部１５の表面、及び回路パターン部１５が形成されなかった樹脂被膜１４の表面に、めっき触媒又はその前駆体１６を被着させる工程である。 <Catalyst deposition process>
The catalyst deposition step is a step of depositing the plating catalyst or its precursor 16 on the surface of the circuit pattern portion 15 and the surface of the resin coating 14 on which the circuit pattern portion 15 is not formed.

めっき触媒又はその前駆体１６は、めっき処理工程において無電解めっきにより無電解めっき膜を形成したい部分にのみ無電解めっき膜を形成させるために付与される触媒である。めっき触媒としては、無電解めっき用の触媒として知られたものであれば、特に限定なく用いられうる。また、予めめっき触媒の前駆体を被着させ、樹脂被膜の除去後にめっき触媒を生成させてもよい。めっき触媒の具体例としては、例えば、金属パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）等、または、これらを生成させるような前駆体等が挙げられる。   The plating catalyst or its precursor 16 is a catalyst that is applied to form an electroless plating film only in a portion where it is desired to form the electroless plating film by electroless plating in the plating process. Any plating catalyst can be used without particular limitation as long as it is known as a catalyst for electroless plating. Alternatively, a plating catalyst precursor may be deposited in advance, and the plating catalyst may be generated after removing the resin film. Specific examples of the plating catalyst include, for example, metal palladium (Pd), platinum (Pt), silver (Ag), etc., or a precursor that generates these.

めっき触媒又はその前駆体１６を被着させる方法としては、例えば、ｐＨ１〜３の酸性条件下で処理される酸性Ｐｄ−Ｓｎコロイド溶液で処理した後、酸溶液で処理するような方法等が挙げられる。具体的には、例えば、次のような方法が挙げられる。   Examples of the method of depositing the plating catalyst or its precursor 16 include a method of treating with an acidic Pd—Sn colloidal solution treated under acidic conditions of pH 1 to 3, and then treating with an acid solution. It is done. Specific examples include the following methods.

はじめに、回路パターン部１５が形成された被覆絶縁層の表面に付着している油分等を界面活性剤の溶液（クリーナー・コンディショナー）中で所定の時間湯洗する。次に、必要に応じて、過硫酸ナトリウム−硫酸系のソフトエッチング剤でソフトエッチング処理する。そして、ｐＨ１〜２の硫酸水溶液や塩酸水溶液等の酸性溶液中でさらに酸洗する。次に、濃度０．１％程度の塩化第一錫水溶液等を主成分とするプリディップ液に浸漬して被覆絶縁層の表面に塩化物イオンを吸着させるプリディップ処理を行う。その後、塩化第一錫と塩化パラジウムを含む、ｐＨ１〜３の酸性Ｐｄ−Ｓｎコロイド等の酸性めっき触媒コロイド溶液にさらに浸漬することによりＰｄ及びＳｎを凝集させて吸着させる。そして、吸着した塩化第一錫と塩化パラジウムとの間で、酸化還元反応（ＳｎＣｌ２＋ＰｄＣｌ２→ＳｎＣｌ４＋Ｐｄ↓)を起こさせる。これにより、めっき触媒である金属パラジウムが析出する。 First, oil or the like adhering to the surface of the covering insulating layer on which the circuit pattern portion 15 is formed is washed with hot water in a surfactant solution (cleaner / conditioner) for a predetermined time. Next, if necessary, a soft etching treatment is performed with a sodium persulfate-sulfuric acid based soft etching agent. And it pickles further in acidic solutions, such as sulfuric acid aqueous solution of pH 1-2, and aqueous hydrochloric acid. Next, a pre-dip treatment is performed in which chloride ions are adsorbed on the surface of the coating insulating layer by immersing in a pre-dip solution mainly composed of a stannous chloride aqueous solution having a concentration of about 0.1%. Then, Pd and Sn are aggregated and adsorbed by further immersing in an acidic plating catalyst colloid solution such as acidic Pd—Sn colloid having pH 1 to 3 containing stannous chloride and palladium chloride. Then, an oxidation-reduction reaction (SnCl 2 + PdCl 2 → SnCl 4 + Pd ↓) is caused between the adsorbed stannous chloride and palladium chloride. Thereby, the metal palladium which is a plating catalyst precipitates.

なお、酸性めっき触媒コロイド溶液としては、公知の酸性Ｐｄ−Ｓｎコロイドキャタリスト溶液等が使用でき、酸性めっき触媒コロイド溶液を用いた市販のめっきプロセスを用いてもよい。このようなプロセスは、例えば、ローム・アンド・ハース電子材料株式会社からシステム化されて販売されている。   In addition, as an acidic plating catalyst colloid solution, a well-known acidic Pd-Sn colloid catalyst solution etc. can be used, and the commercially available plating process using an acidic plating catalyst colloid solution may be used. Such a process is systematized and sold by Rohm & Haas Electronic Materials Co., Ltd., for example.

このような触媒被着処理によって、回路パターン部１５の表面、及び回路パターン部１５が形成されなかった樹脂被膜１４の表面にめっき触媒又はその前駆体１６を被着させることができる。   By such a catalyst deposition process, the plating catalyst or its precursor 16 can be deposited on the surface of the circuit pattern portion 15 and the surface of the resin film 14 on which the circuit pattern portion 15 is not formed.

＜被膜剥離工程＞
被膜剥離工程は、被覆絶縁層の表面から、回路パターン部１５を形成した後に残存している樹脂被膜１４を剥離する工程である。 <Coating removal process>
The film peeling step is a step of peeling the resin coating 14 remaining after the circuit pattern portion 15 is formed from the surface of the coating insulating layer.

樹脂被膜１４を除去する方法としては、特に限定されない。具体的には、例えば、所定の溶液（膨潤液）で樹脂被膜１４を膨潤させた後に、被覆絶縁層から樹脂被膜１４を剥離させる方法、所定の溶液（膨潤液）で樹脂被膜１４を膨潤させ、さらに一部を溶解させた後に、被覆絶縁層から樹脂被膜１４を剥離させる方法、及び所定の溶液（膨潤液）で樹脂被膜１４を溶解させて除去する方法等が挙げられる。前記膨潤液としては、樹脂被膜１４を膨潤させることができるものであれば、特に限定されない。また、前記膨潤又は溶解は、樹脂被膜１４で被覆された被覆絶縁層を膨潤液に所定時間浸漬させること等によって行う。そして、その浸漬中に超音波照射することにより除去効率を高めてもよい。なお、膨潤させて剥離するときには、軽い力で引き剥がしてもよい。   The method for removing the resin coating 14 is not particularly limited. Specifically, for example, after the resin film 14 is swollen with a predetermined solution (swelling liquid), the resin film 14 is peeled off from the coating insulating layer, or the resin film 14 is swollen with a predetermined solution (swelling liquid). Further, after partially dissolving, a method of peeling the resin film 14 from the coating insulating layer, a method of dissolving and removing the resin film 14 with a predetermined solution (swelling liquid), and the like can be mentioned. The swelling liquid is not particularly limited as long as it can swell the resin film 14. The swelling or dissolution is performed by immersing a coating insulating layer coated with the resin coating 14 in a swelling solution for a predetermined time. And removal efficiency may be improved by irradiating with ultrasonic waves during the immersion. In addition, when it swells and peels, you may peel off with a light force.

また、樹脂被膜１４として、膨潤性樹脂被膜を用いた場合について、説明する。   A case where a swellable resin film is used as the resin film 14 will be described.

膨潤性樹脂被膜を膨潤させる液体（膨潤液）としては、被覆絶縁層、及び前記めっき触媒又はその前駆体１６を実質的に分解又は溶解させることなく、膨潤性樹脂被膜を膨潤又は溶解させることができる液体であれば特に限定なく用いられうる。また、膨潤性樹脂被膜を容易に剥離される程度に膨潤させうる液体が好ましい。このような膨潤液は、膨潤性樹脂被膜の種類や厚みにより適宜選択されうる。   As a liquid (swelling liquid) for swelling the swellable resin film, the swellable resin film may be swollen or dissolved without substantially decomposing or dissolving the coating insulating layer and the plating catalyst or its precursor 16. Any liquid that can be used can be used without particular limitation. Moreover, the liquid which can swell so that a swelling resin film may be peeled easily is preferable. Such a swelling liquid can be appropriately selected depending on the type and thickness of the swellable resin film.

膨潤性樹脂被膜を膨潤させる方法としては、膨潤液に所定の時間浸漬する方法が挙げられる。また、剥離性を高めるために、浸漬中に超音波照射することが特に好ましい。なお、膨潤のみにより剥離しない場合には、必要に応じて軽い力で引き剥がしてもよい。   Examples of the method for swelling the swellable resin film include a method of immersing in a swelling liquid for a predetermined time. Moreover, in order to improve peelability, it is particularly preferable to irradiate with ultrasonic waves during immersion. In addition, when not peeling only by swelling, you may peel off with a light force as needed.

＜めっき処理工程＞
めっき処理工程は、樹脂被膜１４が剥離された第２絶縁層１３に無電解めっきを施す工程である。 <Plating process>
The plating treatment step is a step of performing electroless plating on the second insulating layer 13 from which the resin film 14 has been peeled off.

無電解めっき処理の方法としては、部分的にめっき触媒又はその前駆体１６が被着された被覆絶縁層を無電解めっき液に浸漬して、めっき触媒又はその前駆体１６が被着された部分のみに無電解めっき膜（めっき層）を析出させるような方法等が用いられうる。   As a method of electroless plating treatment, a coating insulating layer partially coated with a plating catalyst or its precursor 16 is immersed in an electroless plating solution, and a portion where the plating catalyst or its precursor 16 is deposited For example, a method of depositing an electroless plating film (plating layer) may be used.

無電解めっきに用いられる金属としては、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）等が挙げられる。これらの中では、Ｃｕを主成分とするメッキが導電性に優れている点から好ましい。また、Ｎｉを含む場合には、耐食性や、はんだとの密着性に優れる点から好ましい。   Examples of the metal used for electroless plating include copper (Cu), nickel (Ni), cobalt (Co), and aluminum (Al). In these, the plating which has Cu as a main component is preferable from the point which is excellent in electroconductivity. Moreover, when Ni is included, it is preferable from the point which is excellent in corrosion resistance and adhesiveness with a solder.

めっき処理工程により、被覆絶縁層表面のめっき触媒又はその前駆体１６が残留する部分のみに無電解めっき膜が析出する。そのために、回路やビアを形成したい部分のみに正確に導電層を形成することができる。一方、回路パターン部を形成していない部分に対する無電解めっき膜の析出を抑制することができる。従って、狭いピッチ間隔で線幅が狭いような微細な回路を複数本形成するような場合でも、隣接する回路間に不要なめっき膜が残らない。そのために、短絡の発生やマイグレーションの発生を抑制することができる。   Through the plating process, an electroless plating film is deposited only on the portion of the coating insulating layer surface where the plating catalyst or its precursor 16 remains. Therefore, it is possible to accurately form a conductive layer only in a portion where a circuit or a via is desired to be formed. On the other hand, the deposition of the electroless plating film on the portion where the circuit pattern portion is not formed can be suppressed. Therefore, even when a plurality of fine circuits having a narrow line width with a narrow pitch interval are formed, an unnecessary plating film does not remain between adjacent circuits. Therefore, the occurrence of a short circuit and the occurrence of migration can be suppressed.

本明細書は、上述したように様々な態様の技術を開示しているが、そのうち主な技術を以下に纏める。   As described above, the present specification discloses various modes of technology, of which the main technologies are summarized below.

本発明の一態様に係る半導体パッケージの製造方法は、主面上に電極を有する半導体素子を埋設するように被覆する被覆絶縁層を形成する被覆工程と、前記被覆絶縁層の、前記半導体素子の電極側の表面上に、樹脂被膜を形成する被膜形成工程と、前記樹脂被膜の外表面側から前記被覆絶縁層にレーザ加工又は機械加工することにより、前記電極の表面に到達する凹部、及び所望の形状及び深さの回路溝を含む回路パターン部を形成する回路パターン部形成工程と、前記回路パターン部の表面及び前記樹脂被膜の表面に、めっき触媒又はその前駆体を被着させる触媒被着工程と、前記被覆絶縁層から前記樹脂被膜を剥離する被膜剥離工程と、前記樹脂被膜が剥離された前記被覆絶縁層に無電解めっきを施すことにより、前記電極と電気的に接続された回路を形成するめっき処理工程とを備える。   A method of manufacturing a semiconductor package according to one aspect of the present invention includes: a covering step of forming a covering insulating layer that covers a main surface so as to embed a semiconductor element having an electrode; A film forming step for forming a resin film on the surface on the electrode side, a recess reaching the surface of the electrode by laser processing or machining the coating insulating layer from the outer surface side of the resin film, and a desired Circuit pattern portion forming step for forming a circuit pattern portion including a circuit groove having a shape and depth, and catalyst deposition for depositing a plating catalyst or a precursor thereof on the surface of the circuit pattern portion and the surface of the resin film A step of peeling off the resin coating from the coating insulating layer; and electroless plating on the coating insulating layer from which the resin coating has been peeled off to electrically contact the electrode. And a plating treatment step of forming a circuitry.

このような構成によれば、上述したように、半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法を提供することができる。   According to such a configuration, as described above, the formation of the circuit on the insulating layer covering the semiconductor element and the formation of the via for electrically connecting the circuit and the electrode of the semiconductor element are enhanced. It is possible to provide a method of manufacturing a semiconductor package that can be performed with high accuracy.

前記半導体パッケージの製造方法において、前記被覆工程が、前記半導体素子を着脱可能な支持体に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第１絶縁層を形成する硬化工程と、前記支持体を、前記半導体素子及び前記第１絶縁層から剥離する支持体剥離工程と、前記半導体素子及び前記第１絶縁層の、前記支持体が接触していた面上に、第２絶縁層を形成することにより、前記被覆絶縁層を形成する第２絶縁層形成工程とを備えることが好ましい。   In the manufacturing method of the semiconductor package, the covering step includes an attaching step of attaching at least one semiconductor element to a predetermined position on a support body to which the semiconductor element can be attached and detached, and an attachment to the support body. A sealing resin coating step of covering with a sealing resin so as to embed the contacted semiconductor element; a curing step of curing the sealing resin to form a first insulating layer; and the support, By forming a second insulating layer on a surface of the semiconductor element and the first insulating layer, which is in contact with the support, by peeling the semiconductor element and the first insulating layer from the support, It is preferable to include a second insulating layer forming step for forming the covering insulating layer.

このような構成によれば、上述したように、被覆工程を容易に行うことができる。よって、半導体パッケージの製造方法を容易に行うことができる。   According to such a configuration, as described above, the covering step can be easily performed. Therefore, the semiconductor package manufacturing method can be easily performed.

前記半導体パッケージの製造方法において、前記支持体が、基材と、前記基材の、少なくとも一方の面に、前記半導体素子を着脱可能な層とを備え、前記半導体素子を着脱可能な層が、シリコーン系樹脂からなる粘着層であることが好ましい。   In the method for manufacturing a semiconductor package, the support includes a base material, and a layer on which at least one surface of the base material can be attached / detached, and the layer on which the semiconductor element can be attached / detached, An adhesive layer made of a silicone resin is preferred.

このような構成によれば、被覆工程をより容易に行うことができる。   According to such a configuration, the covering step can be performed more easily.

前記半導体パッケージの製造方法において、前記被覆工程が、基材と、前記基材の、少なくとも一方の面上に、前記基材から剥離可能で、前記半導体素子を固着可能な第３絶縁層とを備える支持体の前記第３絶縁層に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、前記封止樹脂を硬化させて、第４絶縁層を形成することにより、前記被覆絶縁層を形成する硬化工程と、前記基材を、前記第３絶縁層から剥離する基材剥離工程とを備えることが好ましい。   In the method for manufacturing a semiconductor package, the covering step includes a base material, and a third insulating layer that can be peeled from the base material and can fix the semiconductor element on at least one surface of the base material. An attachment step of attaching at least one or more of the semiconductor elements to a predetermined position on the third insulating layer of the support provided; and sealing so as to embed the semiconductor elements attached to the support A sealing resin coating step for coating with a resin; a curing step for forming the coating insulating layer by curing the sealing resin to form a fourth insulating layer; and the base material for the third insulating layer. It is preferable to provide a substrate peeling step for peeling from the layer.

このような構成によれば、上述したように、被覆工程を容易に行うことができる。よって、半導体パッケージの製造方法を容易に行うことができる。   According to such a configuration, as described above, the covering step can be easily performed. Therefore, the semiconductor package manufacturing method can be easily performed.

前記半導体パッケージの製造方法において、前記封止樹脂が、硬化性樹脂と無機充填材とを含む、樹脂シート又は樹脂フィルムであることが好ましい。   In the manufacturing method of the semiconductor package, it is preferable that the sealing resin is a resin sheet or a resin film containing a curable resin and an inorganic filler.

このような構成によれば、ずれやそりの発生をより抑制した半導体パッケージを製造することができる。   According to such a configuration, it is possible to manufacture a semiconductor package in which occurrence of deviation and warpage is further suppressed.

前記半導体パッケージの製造方法において、前記回路が、前記被覆絶縁層の表面に対して、前記半導体素子の主面に直交する方向に前記半導体素子を投影した形状の外縁より外側に形成されている回路を含むことが好ましい。   In the semiconductor package manufacturing method, the circuit is formed outside an outer edge of a shape obtained by projecting the semiconductor element in a direction orthogonal to the main surface of the semiconductor element with respect to the surface of the covering insulating layer. It is preferable to contain.

このような構成によれば、他の電子部品との電気的な接続が確保しやすくなったり、多層構造の半導体装置を製造する際、配線層の回路との電気的な接続が確保しやすい半導体パッケージを製造することができる。   According to such a configuration, it is easy to ensure electrical connection with other electronic components, or when manufacturing a multi-layered semiconductor device, a semiconductor that easily secures electrical connection with the circuit of the wiring layer. A package can be manufactured.

本発明の他の一態様に係る半導体パッケージは、前記半導体パッケージの製造方法により得られた半導体パッケージである。   A semiconductor package according to another aspect of the present invention is a semiconductor package obtained by the method for manufacturing a semiconductor package.

このような構成によれば、回路やビアが高精度に形成された半導体パッケージが得られる。   According to such a configuration, a semiconductor package in which circuits and vias are formed with high accuracy can be obtained.

本発明の他の一態様に係る半導体装置は、前記半導体パッケージを備え、前記半導体パッケージの回路と電気的に接続された回路を有する配線層を１層以上有する半導体装置である。   A semiconductor device according to another embodiment of the present invention is a semiconductor device including the semiconductor package and including one or more wiring layers including a circuit electrically connected to a circuit of the semiconductor package.

このような構成によれば、回路やビアが高精度に形成された半導体パッケージを用いて、多層化するので、電気的接続に不良が少ない等の好適な半導体装置が得られる。   According to such a configuration, since a semiconductor package in which circuits and vias are formed with high precision is used, the semiconductor package is multi-layered, so that a suitable semiconductor device with few defects in electrical connection can be obtained.

１１ 半導体素子
１１ａ 電極
１２ 第１絶縁層
１３ 第２絶縁層
１４ 樹脂被膜
１５ 回路パターン部
１５ａ 凹部
１５ｂ 回路溝
１６ めっき触媒又はその前駆体 DESCRIPTION OF SYMBOLS 11 Semiconductor element 11a Electrode 12 1st insulating layer 13 2nd insulating layer 14 Resin coating 15 Circuit pattern part 15a Recessed part 15b Circuit groove 16 Plating catalyst or its precursor

Claims (8)

主面上に電極を有する半導体素子を埋設するように被覆する被覆絶縁層を形成する被覆工程と、
前記被覆絶縁層の、前記半導体素子の電極側の表面上に、樹脂被膜を形成する被膜形成工程と、
前記樹脂被膜の外表面側から前記被覆絶縁層にレーザ加工又は機械加工することにより、前記電極の表面に到達する凹部、及び所望の形状及び深さの回路溝を含む回路パターン部を形成する回路パターン部形成工程と、
前記回路パターン部の表面及び前記樹脂被膜の表面に、めっき触媒又はその前駆体を被着させる触媒被着工程と、
前記被覆絶縁層から前記樹脂被膜を剥離する被膜剥離工程と、
前記樹脂被膜が剥離された前記被覆絶縁層に無電解めっきを施すことにより、前記電極と電気的に接続された回路を形成するめっき処理工程とを備える半導体パッケージの製造方法。 A coating step of forming a coating insulating layer that covers the main surface so as to embed a semiconductor element having an electrode;
A film forming step of forming a resin film on the surface of the covering insulating layer on the electrode side of the semiconductor element;
A circuit that forms a circuit pattern portion including a recess reaching the surface of the electrode and a circuit groove having a desired shape and depth by laser processing or machining the coating insulating layer from the outer surface side of the resin coating. A pattern portion forming step;
A catalyst deposition step of depositing a plating catalyst or a precursor thereof on the surface of the circuit pattern portion and the surface of the resin coating;
A film peeling step of peeling the resin film from the coating insulating layer;
A method for manufacturing a semiconductor package, comprising: a plating process for forming a circuit electrically connected to the electrode by performing electroless plating on the insulating coating layer from which the resin coating has been peeled. 前記被覆工程が、
前記半導体素子を着脱可能な支持体に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、
前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、
前記封止樹脂を硬化させて、第１絶縁層を形成する硬化工程と、
前記支持体を、前記半導体素子及び前記第１絶縁層から剥離する支持体剥離工程と、
前記半導体素子及び前記第１絶縁層の、前記支持体が接触していた面上に、第２絶縁層を形成することにより、前記被覆絶縁層を形成する第２絶縁層形成工程とを備える請求項１に記載の半導体パッケージの製造方法。 The covering step is
An attaching step of attaching at least one or more of the semiconductor elements to a predetermined position on a support body to which the semiconductor elements can be attached and detached;
A sealing resin coating step of covering with a sealing resin so as to embed a semiconductor element attached to the support;
A curing step of curing the sealing resin to form a first insulating layer;
A support peeling step of peeling the support from the semiconductor element and the first insulating layer;
And a second insulating layer forming step of forming the covering insulating layer by forming a second insulating layer on a surface of the semiconductor element and the first insulating layer on which the support is in contact. Item 12. A method for manufacturing a semiconductor package according to Item 1. 前記支持体が、基材と、前記基材の、少なくとも一方の面に、前記半導体素子を着脱可能な層とを備え、前記半導体素子を着脱可能な層が、シリコーン系樹脂からなる粘着層である請求項２に記載の半導体パッケージの製造方法。   The support includes a base material and a layer to which the semiconductor element can be attached and detached on at least one surface of the base material, and the layer to which the semiconductor element can be attached and detached is an adhesive layer made of a silicone-based resin. A method for manufacturing a semiconductor package according to claim 2. 前記被覆工程が、
基材と、前記基材の、少なくとも一方の面上に、前記基材から剥離可能で、前記半導体素子を固着可能な第３絶縁層とを備える支持体の前記第３絶縁層に、少なくとも１つ以上の前記半導体素子を所定の位置に着接させる着接工程と、
前記支持体に着接された半導体素子を埋設するように、封止樹脂で被覆する封止樹脂被覆工程と、
前記封止樹脂を硬化させて、第４絶縁層を形成することにより、前記被覆絶縁層を形成する硬化工程と、
前記基材を、前記第３絶縁層から剥離する基材剥離工程とを備える請求項１に記載の半導体パッケージの製造方法。 The covering step is
At least one of the base material and the third insulating layer of the support including a base material and a third insulating layer that can be peeled from the base material and can fix the semiconductor element on at least one surface of the base material. An attachment step of attaching two or more of the semiconductor elements to a predetermined position;
A sealing resin coating step of covering with a sealing resin so as to embed a semiconductor element attached to the support;
A curing step of forming the covering insulating layer by curing the sealing resin to form a fourth insulating layer;
The manufacturing method of the semiconductor package of Claim 1 provided with the base material peeling process which peels the said base material from the said 3rd insulating layer. 前記封止樹脂が、硬化性樹脂と無機充填材とを含む、樹脂シート又は樹脂フィルムである請求項２〜４のいずれか１項に記載の半導体パッケージの製造方法。   The method for manufacturing a semiconductor package according to claim 2, wherein the sealing resin is a resin sheet or a resin film containing a curable resin and an inorganic filler. 前記回路が、前記被覆絶縁層の表面に対して、前記半導体素子の主面に直交する方向に前記半導体素子を投影した形状の外縁より外側に形成されている回路を含む請求項１〜５のいずれか１項に記載の半導体パッケージの製造方法。   The circuit according to claim 1, wherein the circuit includes a circuit formed outside an outer edge of a shape obtained by projecting the semiconductor element in a direction orthogonal to a main surface of the semiconductor element with respect to a surface of the covering insulating layer. A manufacturing method of a semiconductor package given in any 1 paragraph. 請求項１〜６のいずれか１項に記載の半導体パッケージの製造方法により得られた半導体パッケージ。   The semiconductor package obtained by the manufacturing method of the semiconductor package of any one of Claims 1-6. 請求項７に記載の半導体パッケージを備え、
前記半導体パッケージの回路と電気的に接続された回路を有する配線層を１層以上有する半導体装置。 A semiconductor package according to claim 7,
A semiconductor device having at least one wiring layer having a circuit electrically connected to a circuit of the semiconductor package.
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