JP2014186433A - Signal processing system, and signal processing method - Google Patents
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Abstract
Description
本発明は、信号処理システムに関する。
本発明は、特に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）上に構成された信号処理システムに関する。
The present invention relates to a signal processing system.
The present invention particularly relates to a signal processing system configured on an LSI (Large Scale Integration).
ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）等の回路システムでは、一般的にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のプロセッサを１つ以上備え、同プロセッサは複数の被制御ブロックにアクセスすることで制御を行う。
このような構成を取ることで、システム全体の状態を一箇所で管理・制御することが可能となるという利点がある。
しかし、近年のＬＳＩの大規模化により、プロセッサによる回路ブロック制御の負荷増大が問題となっている。
そこで、被制御ブロックを制御する処理の高速化を、制御処理の柔軟性、拡張性を損なわずに実現する従来技術として、例えば特許文献１に記載されるように、各被制御ブロックを制御するための実行制御回路を備え、実行制御回路に、各被制御ブロックから通知されるステータス情報を元に高速処理するか否かを判定させ、高速処理時には対応する次の制御を実行させるという手法が知られている。
A circuit system such as SoC (System on a Chip) generally includes one or more processors such as a CPU (Central Processing Unit), and the processor performs control by accessing a plurality of controlled blocks.
By taking such a configuration, there is an advantage that the state of the entire system can be managed and controlled in one place.
However, with the recent increase in scale of LSIs, an increase in the load of circuit block control by a processor has become a problem.
Therefore, as a conventional technique for realizing high-speed processing for controlling the controlled block without impairing the flexibility and expandability of the control processing, for example, as described in Patent Document 1, each controlled block is controlled. A method for determining whether to execute high-speed processing based on status information notified from each controlled block, and executing the corresponding control at the time of high-speed processing. Are known.
しかし、特許文献１の実行制御回路は、制御処理の柔軟性、拡張性を損なわないために、内部に実行制御用プロセッサ、メモリ、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ等を搭載する必要があるため、回路規模が増大してしまうという課題がある。 However, the execution control circuit of Patent Document 1 needs to include an execution control processor, a memory, a FIFO (First In First Out) buffer, and the like in order not to impair the flexibility and expandability of the control processing. There is a problem that the circuit scale increases.
本発明は、上記の課題を解決することを主な目的としており、制御処理の効率化と回路規模低減を両立する信号処理システムを提供することを主な目的する。 The main object of the present invention is to solve the above-mentioned problems, and it is a main object of the present invention to provide a signal processing system that achieves both efficient control processing and reduced circuit scale.
本発明に係る信号処理システムは、
それぞれが信号処理を行う複数の信号処理装置が縦続に接続されている信号処理システムであって、
前記複数の信号処理装置のうちの先頭の信号処理装置は、
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置は、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする。
A signal processing system according to the present invention includes:
A signal processing system in which a plurality of signal processing devices each performing signal processing are connected in cascade,
The leading signal processing device of the plurality of signal processing devices is
Input control value data describing a plurality of control values used for signal processing in the plurality of signal processing devices, and obtain control values used for signal processing in the signal processing device from the input control value data And output the input control value data to the signal processing device at the next stage,
A signal processing device other than the head of the plurality of signal processing devices,
The control value data is input from the previous signal processing device, the control value used for signal processing in the signal processing device is acquired from the input control value data, and the input control value data is processed in the next signal processing. It outputs to an apparatus.
本発明では、複数の信号処理装置への複数の制御値が記述された制御値データを複数の信号処理装置の間で転送させ、各信号処理装置は当該信号処理装置で用いる制御値を制御値データから取得する。
信号処理装置を制御するプロセッサは、先頭の信号処理装置に制御値データを出力すればよく、信号処理装置ごとに制御値を出力する必要がなく、信号処理装置に対する制御処理を効率化することでき、また、実行制御回路の搭載が不要なので、回路規模増大を防ぐことができる。
In the present invention, control value data describing a plurality of control values to a plurality of signal processing devices is transferred between the plurality of signal processing devices, and each signal processing device uses the control value used in the signal processing device as a control value. Get from data.
The processor that controls the signal processing device only needs to output control value data to the first signal processing device, and it is not necessary to output a control value for each signal processing device, so that the control processing for the signal processing device can be made more efficient. Moreover, since it is not necessary to mount an execution control circuit, an increase in circuit scale can be prevented.
実施の形態１．
本実施の形態では、複数の被制御ブロックにより映像信号がパイプライン処理され、処理対象の映像のライン単位・フレーム単位で各被制御ブロックを制御する映像信号処理ＬＳＩであって、被制御ブロックを制御する処理の高速化と回路規模低減を両立する映像信号処理ＬＳＩを説明する。
より具体的には、被制御ブロック間で映像信号と共に制御値も直接受け渡すことで、プロセッサによる制御処理を無くし、また実行制御回路の搭載を不要可能な映像信号処理ＬＳＩを説明する。
そして、本実施の形態によれば、プロセッサによる制御負荷を低減し、プロセッサを高速化することが可能となる。
また、実行制御回路の搭載を不要とすることで、回路規模増大を防ぐことができる。
Embodiment 1 FIG.
In this embodiment, a video signal is pipeline processed by a plurality of controlled blocks, and is a video signal processing LSI that controls each controlled block in units of lines or frames of a processing target video. A video signal processing LSI that achieves both high-speed control processing and reduction in circuit scale will be described.
More specifically, a video signal processing LSI will be described in which a control value is directly transferred between controlled blocks together with a control value so that control processing by a processor is eliminated and an execution control circuit is not required to be mounted.
And according to this Embodiment, it becomes possible to reduce the control load by a processor and to speed up a processor.
Further, by eliminating the need for mounting an execution control circuit, an increase in circuit scale can be prevented.
図１は、本実施の形態に係る映像信号処理ＬＳＩ（００１０）の構成例を示す。 FIG. 1 shows a configuration example of a video signal processing LSI (0010) according to this embodiment.
「構成の説明」
映像信号処理ＬＳＩ（００１０）には、入力映像信号Ａ、Ｂ（００７０ａ、００７０ｂ）と、出力映像信号（００８０）が入出力される。
これらの映像信号は、画素データ信号、垂直同期信号、水平同期信号、画素データイネーブル信号等の信号群にて構成される。
なお、映像信号処理ＬＳＩ（００１０）には、図１では映像信号のみを入出力として図示しているが、実際には他の信号（ＣＰＵに外部からアクセスするための信号等）も入出力される。
入力映像信号Ａ、Ｂ（００７０ａ、００７０ｂ）に含まれる入力映像データ信号は、信号処理の対象となる信号であり、処理対象信号の例に相当する。
なお、入力映像データ信号は後述する。
"Configuration Description"
Input and output video signals A and B (0070a and 0070b) and an output video signal (0080) are input to and output from the video signal processing LSI (0010).
These video signals are composed of signal groups such as a pixel data signal, a vertical synchronization signal, a horizontal synchronization signal, and a pixel data enable signal.
In FIG. 1, only the video signal is shown as input / output in the video signal processing LSI (0010), but other signals (signals for accessing the CPU from the outside) are actually input / output. The
Input video data signals included in the input video signals A and B (0070a and 0070b) are signals to be subjected to signal processing, and correspond to examples of processing target signals.
The input video data signal will be described later.
被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）は、映像信号を処理する機能を持つブロックである。
各被制御ブロックは、縦続に接続されている。
各被制御ブロックは、内部に制御レジスタ（００５０ａ、００５１ａ、００５０ｂ、００５１ｂ、００５２）と、信号処理ブロック（００６０ａ、００６１ａ、００６０ｂ、００６１ｂ、００６２）を有する。
各信号処理ブロックは、映像信号処理をパイプライン処理するように接続されている。
各信号処理ブロックは、映像信号を処理するための回路、素子等で構成されている。
各制御レジスタは、初段の被制御ブロック（被制御ブロック＃Ａ（００５０ａ）と被制御ブロック＃Ｂ（００５０ｂ））のものについてはアドレスデコーダからＷｒｉｔｅデータ（００９０）を受け取るが、その他の被制御ブロックのものについては前段の被制御ブロックから制御値を受け取る。
各被制御ブロックは、それぞれ映像信号の信号処理を行い、信号処理装置の例に相当する。
そして、被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）の集合が信号処理システムの例に相当する。
Controlled blocks # A0 to # A1 (0040a and 0041a), controlled blocks # B0 to # B1 (0040b and 0041b), and controlled block # 2 (0042) are blocks having a function of processing a video signal.
Each controlled block is connected in cascade.
Each controlled block includes a control register (0050a, 0051a, 0050b, 0051b, 0052) and a signal processing block (0060a, 0061a, 0060b, 0061b, 0062).
Each signal processing block is connected so as to pipeline the video signal processing.
Each signal processing block includes a circuit, an element, and the like for processing a video signal.
Each control register receives write data (0090) from the address decoder for the first controlled block (controlled block #A (0050a) and controlled block #B (0050b)), but the other controlled blocks The control value is received from the previous controlled block.
Each controlled block performs signal processing of a video signal, and corresponds to an example of a signal processing device.
A set of controlled blocks # A0 to # A1 (0040a and 0041a), controlled blocks # B0 to # B1 (0040b and 0041b), and controlled block # 2 (0042) corresponds to an example of a signal processing system.
ＣＰＵ（００２０）は、被制御ブロック群を制御するための回路ブロックであり、アドレスデコーダ（０３００）に接続されている。
ＣＰＵ（００２０）は、アドレスデコーダ（０３００）を介してＷｒｉｔｅデータ（００９０）を被制御ブロック＃Ａ０（００４０ａ）及び被制御ブロック＃Ｂ０（００４０ｂ）に出力する。
Ｗｒｉｔｅデータ（００９０）は、複数の被制御ブロックでの信号処理に用いられる複数の制御値が記述されたデータである。
つまり、Ｗｒｉｔｅデータ（００９０）は、被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）の各々の信号処理に用いられる制御値が記述されたデータであり、制御値データの例に相当する。
The CPU (0020) is a circuit block for controlling the controlled block group, and is connected to the address decoder (0300).
The CPU (0020) outputs the write data (0090) to the controlled block # A0 (0040a) and the controlled block # B0 (0040b) via the address decoder (0300).
Write data (0090) is data in which a plurality of control values used for signal processing in a plurality of controlled blocks are described.
That is, the write data (0090) is the signal processing of each of the controlled blocks # A0 to # A1 (0040a, 0041a), the controlled blocks # B0 to # B1 (0040b, 0041b), and the controlled block # 2 (0042). Is a data in which a control value used in is described, and corresponds to an example of control value data.
「動作の説明」
図１を用いて、映像信号処理ＬＳＩ（００１０）の動作について詳細に説明する。
"Description of operation"
The operation of the video signal processing LSI (0010) will be described in detail with reference to FIG.
ＣＰＵ（００２０）は、アドレスデコーダ（００３０）を介して、映像信号処理の初段のブロック（被制御ブロック＃Ａ（００４０ａ）と被制御ブロック＃Ｂ（００４０ｂ））が持つ制御レジスタ＃Ａ０（００５０ａ）、制御レジスタ＃Ｂ０（００５０ｂ）へＷｒｉｔｅデータ（００９０）を書き込む。 The CPU (0020) controls the control register # A0 (0050a) of the first block (controlled block #A (0040a) and controlled block #B (0040b)) of the video signal processing via the address decoder (0030). Write data (0090) to control register # B0 (0050b).
アドレスデコーダ（００３０）は、ＣＰＵ（００２０）から別途入力されるアドレス信号（図１では記載を省略している）を元に、被制御ブロック＃Ａ（００５０ａ）または被制御ブロック＃Ｂ（００５０ｂ）のどちらかにイネーブル信号（図１では記載を省略している）を出力することで、どちらの制御レジスタに書き込むのかを制御する。 The address decoder (0030) is controlled block #A (0050a) or controlled block #B (0050b) based on an address signal (not shown in FIG. 1) input separately from the CPU (0020). An enable signal (not shown in FIG. 1) is output to either of the control registers to control which control register is written.
被制御ブロック＃Ａ０（００４０ａ）は、制御レジスタ＃Ａ０（００５０ａ）と信号処理ブロック＃Ａ０（００６０ａ）を有する。
信号処理ブロック＃Ａ０（００６０ａ）は、入力映像信号Ａ（００７０Ａ）を信号処理し、後段の被制御ブロックへ出力する。
上記信号処理は、制御レジスタ＃Ａ０（００５０ａ）に保持されている制御値を参照し実行される。
制御値とは、例えば入力映像信号Ａ（００７０ａ）の画面解像度等の情報や、信号処理の条件を指定するパラメータ等を意味する。
被制御ブロック＃Ａ０（００４０ａ）では、Ｗｒｉｔｅデータ（００９０）のうち、被制御ブロック＃Ａ０（００４０ａ）の信号処理に用いられる制御値を抽出し、抽出した制御値を参照して信号処理を行う。
また、Ｗｒｉｔｅデータ（００９０）には次段以降の被制御ブロック用の制御値が含まれるので、被制御ブロック＃Ａ０（００４０ａ）はＷｒｉｔｅデータ（００９０）を次段の被制御ブロック＃Ａ１（００４１ａ）に出力する。
The controlled block # A0 (0040a) includes a control register # A0 (0050a) and a signal processing block # A0 (0060a).
The signal processing block # A0 (0060a) performs signal processing on the input video signal A (0070A) and outputs it to the subsequent controlled block.
The signal processing is executed with reference to the control value held in the control register # A0 (0050a).
The control value means, for example, information such as the screen resolution of the input video signal A (0070a), parameters that specify signal processing conditions, and the like.
In the controlled block # A0 (0040a), a control value used for signal processing of the controlled block # A0 (0040a) is extracted from the write data (0090), and signal processing is performed with reference to the extracted control value. .
In addition, since the write data (0090) includes control values for the subsequent block to be controlled, the controlled block # A0 (0040a) uses the write data (0090) for the next block to be controlled # A1 (0041a). ).
被制御ブロック＃Ａ１（００４１ａ）は、同様に制御レジスタ＃Ａ１（００５１ａ）、信号処理ブロック＃Ａ１（００６１ａ）を有する。
ここで、制御レジスタ＃Ａ１（００５１ａ）は、初段の被制御ブロック＃Ａ０（００４０ａ）からＷｒｉｔｅデータ（００９０）を受け取り、被制御ブロック＃Ａ０（００４０ａ）の信号処理用の制御値を抽出するとともに、Ｗｒｉｔｅデータ（００９０）を後段の被制御ブロックへ出力する。
入力映像信号Ｂ（００７０ｂ）を処理するブロックである被制御ブロック＃Ｂ０〜Ｂ１（００４０ｂ、００４１ｂ）についても同様であり、制御値と映像信号を受け渡してパイプライン処理する。
Similarly, the controlled block # A1 (0041a) includes a control register # A1 (0051a) and a signal processing block # A1 (0061a).
Here, the control register # A1 (0051a) receives the write data (0090) from the first controlled block # A0 (0040a) and extracts the control value for signal processing of the controlled block # A0 (0040a). , Write data (0090) is output to the subsequent controlled block.
The same applies to the controlled blocks # B0 to B1 (0040b, 0041b) that are blocks for processing the input video signal B (0070b), and the control value and the video signal are transferred and pipeline processing is performed.
被制御ブロック＃２は、被制御ブロック＃Ａ１、＃Ｂ１からの映像信号を受け取り、信号処理を行う。
被制御ブロック＃２は、被制御ブロック＃Ａ１（００４１ａ）からのＷｒｉｔｅデータ（００９０）及び被制御ブロック＃Ｂ１（００４１ｂ）からのＷｒｉｔｅデータ（００９０）のどちらを用いてもよい。
The controlled block # 2 receives the video signals from the controlled blocks # A1 and # B1 and performs signal processing.
The controlled block # 2 may use either the write data (0090) from the controlled block # A1 (0041a) or the write data (0090) from the controlled block # B1 (0041b).
最終的に、複数の被制御ブロックによる信号処理結果が、出力映像信号（００８０）として出力される。
なお、図１では、入力映像が２チャネル、出力映像が１チャネルである例を示しているが、入出力映像チャネル数をこれに限定するものではない。
また、映像信号処理ＬＳＩ（１０１０）に搭載する被制御ブロックの段数等も図１の構成例に限定するものではない。
Finally, signal processing results by the plurality of controlled blocks are output as an output video signal (0080).
Although FIG. 1 shows an example in which the input video has 2 channels and the output video has 1 channel, the number of input / output video channels is not limited to this.
Further, the number of stages of controlled blocks mounted on the video signal processing LSI (1010) is not limited to the configuration example of FIG.
このように、制御値を取得する基本方針として、初段の被制御ブロックはＣＰＵ（００２０）からＷｒｉｔｅされる制御値を使用し、次段以降の被制御ブロックは前段の被制御ブロックから渡される制御値を使用することで、ＣＰＵ（００２０）が次段以降の被制御ブロックにレジスタアクセスすることを不要とし、ＣＰＵ負荷を削減する。 As described above, as a basic policy for acquiring the control value, the control block of the first stage uses the control value written from the CPU (0020), and the control block after the next stage is the control passed from the control block of the previous stage. By using the value, it is not necessary for the CPU (0020) to access the controlled block in the subsequent stage and the CPU load is reduced.
図２に、例として被制御ブロック＃Ａ０（００４０ａ）の内部構成のブロック図を示す。 FIG. 2 shows a block diagram of the internal configuration of the controlled block # A0 (0040a) as an example.
被制御ブロック＃ａ０（１０１０）には、Ｗｒｉｔｅデータ（１０２０）、入力映像同期信号（１０３０）、入力映像データ信号（１０４０）が入力される。
入力映像同期信号（１０３０）と、入力映像データ信号（１０４０）は、図１の入力映像信号Ａ（００７０ａ）に対応している。
入力映像同期信号（１０３０）は、処理対象信号である入力映像データ信号（１０４０）の入力タイミングを通知する信号であり、入力タイミング通知信号の例に相当する。
Write data (1020), input video synchronization signal (1030), and input video data signal (1040) are input to controlled block # a0 (1010).
The input video synchronization signal (1030) and the input video data signal (1040) correspond to the input video signal A (0070a) in FIG.
The input video synchronization signal (1030) is a signal that notifies the input timing of the input video data signal (1040) that is the processing target signal, and corresponds to an example of the input timing notification signal.
Ｗｒｉｔｅ要求取得ブロック（１０５０）は、図１のアドレスデコーダ（００３０）から渡されるイネーブル信号（図２では記載を省略している）を受け取った際に、Ｗｒｉｔｅデータ（１０２０）を取り込み、保持する。
保持されたＷｒｉｔｅデータ（１０２０）は、入力映像同期信号（１０３０）が有効となった際に、セレクタ（１０６０）により選択され、制御レジスタ＃Ａ０（１０７０）に格納される。
次段へ受け渡す制御値（１０８０）は、制御レジスタ＃Ａ０（１０７０）に保持されている制御値である。
なお、入力映像同期信号（１０３０）が有効でないときには、セレクタ（１０６０）により次段へ受け渡す制御値（１０８０）が選択されるため、制御レジスタ＃Ａ０（１０７０）の値は更新されず維持される。
When the write request acquisition block (1050) receives an enable signal (not shown in FIG. 2) passed from the address decoder (0030) of FIG. 1, it captures and holds the write data (1020).
The held write data (1020) is selected by the selector (1060) and stored in the control register # A0 (1070) when the input video synchronization signal (1030) becomes valid.
The control value (1080) transferred to the next stage is a control value held in the control register # A0 (1070).
When the input video synchronization signal (1030) is not valid, the control value (1080) to be transferred to the next stage is selected by the selector (1060), so that the value of the control register # A0 (1070) is maintained without being updated. The
図２では、例として、制御レジスタ＃Ａ０（１０７０）は、解像度設定レジスタ（１０２０）と、フィルタＯＮ／ＯＦＦ設定レジスタ（１１３０）と、後段ブロック制御値保持用レジスタ（１０４０）の３つにて構成している。
また、映像信号処理ブロックとして、ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック（１０９０）を有している。
ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック（１０９０）は、解像度設定レジスタ（１０２０）と、フィルタＯＮ／ＯＦＦ設定レジスタ（１１３０）の値を元に、変換処理を実行する。
後段ブロック制御値保持用レジスタ（１０４０）は、被制御ブロック＃Ａ０（１０１０）では使用しないが、後段以降の被制御ブロックにて使用する制御値を保持するためのレジスタである。
In FIG. 2, as an example, the control register # A0 (1070) includes three resolution setting registers (1020), a filter ON / OFF setting register (1130), and a subsequent block control value holding register (1040). It is composed.
In addition, a YUV444-> YUV422 conversion processing block (1090) is provided as a video signal processing block.
The YUV444-> YUV422 conversion processing block (1090) executes conversion processing based on the values of the resolution setting register (1020) and the filter ON / OFF setting register (1130).
The subsequent block control value holding register (1040) is not used in the controlled block # A0 (1010), but is a register for holding control values used in the subsequent controlled blocks.
図２における被制御ブロックの内部構成の説明では、例として被制御ブロック＃Ａ０（００４０ａ）を用いたが、その他の被制御ブロックの内部についても同様に構成される。
ただし、Ｗｒｉｔｅデータ（１０２０）が、アドレスデコーダ（００３０）からの入力ではなく、前段の被制御ブロックからの入力である場合には、Ｗｒｉｔｅ要求取得ブロック（１０５０）は使用せず、直接セレクタ（１０６０）にＷｒｉｔｅデータ（１０６０）が入力される。
In the description of the internal configuration of the controlled block in FIG. 2, the controlled block # A0 (0040a) is used as an example, but the configuration of the other controlled blocks is similarly configured.
However, when the write data (1020) is not input from the address decoder (0030) but input from the previous controlled block, the write request acquisition block (1050) is not used and the selector (1060) is directly used. ) Is inputted with Write data (1060).
「実施の形態における効果」
以上のような構成を取ることで、次段以降の被制御ブロックにはＣＰＵによる制御レジスタアクセスが不要となり、制御レジスタへのアクセスにかかるＣＰＵ負荷を低減することができる。
“Effects of the embodiment”
By adopting the configuration as described above, control register access by the CPU is not required for the controlled blocks in the subsequent stages and the CPU load for accessing the control register can be reduced.
以上、本実施の形態では、ＣＰＵは映像信号処理の初段の被制御ブロックのみレジスタアクセスし、次段以降の被制御ブロックは前段の被制御ブロックからの制御値を受け取り用いる映像信号処理ＬＳＩを説明した。 As described above, in this embodiment, the CPU only accesses the controlled block at the first stage of the video signal processing, and the controlled block at the subsequent stage receives the control value from the previous controlled block and uses the video signal processing LSI. did.
また、本実施の形態では、映像同期信号が有効となったタイミングにて制御値を取り込むことで、処理する映像信号のフレーム単位・ライン単位で制御値を更新可能とするアクセス制御回路を説明した。 In the present embodiment, an access control circuit has been described in which a control value can be updated in units of frames or lines of a video signal to be processed by capturing a control value at the timing when the video synchronization signal becomes valid. .
なお、以上では、ＬＳＩ内に複数の被制御ブロックが縦続に接続されている構成を説明したが、本発明は、複数の信号処理装置が縦続に接続されているシステムであれば適用可能であり、ＬＳＩ内に配置されているシステムに限らない。 In the above, a configuration in which a plurality of controlled blocks are connected in cascade in the LSI has been described. However, the present invention can be applied to any system in which a plurality of signal processing devices are connected in cascade. The system is not limited to the system arranged in the LSI.
００１０ 映像信号処理ＬＳＩ、００２０ ＣＰＵ、００３０ アドレスデコーダ、００４０ 被制御ブロック、００４１ 被制御ブロック、００４２ 被制御ブロック、００５０ 制御レジスタ、００５１ 制御レジスタ、００５２ 制御レジスタ、００６０ 信号処理ブロック、００６１ 信号処理ブロック、００６２ 信号処理ブロック、００７０ 入力映像信号、００８０ 出力映像信号、１０１０ 被制御ブロック、１０２０ Ｗｒｉｔｅデータ、１０３０ 入力映像同期信号、１０４０ 入力映像データ信号、１０５０ Ｗｒｉｔｅ要求取得ブロック、１０６０ セレクタ、１０７０ 制御レジスタ、１０８０ 次段へ受け渡す制御値、１０９０ ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック、１１００ 出力映像同期信号、１１１０ 出力映像データ信号、１１２０ 解像度設定レジスタ、１１３０ フィルタＯＮ／ＯＦＦ設定レジスタ、１１４０ 後段ブロック制御値保持用レジスタ。 0010 video signal processing LSI, 0020 CPU, 0030 address decoder, 0040 controlled block, 0041 controlled block, 0042 controlled block, 0050 control register, 0051 control register, 0052 control register, 0060 signal processing block, 0061 signal processing block, 0062 signal processing block, 0070 input video signal, 0080 output video signal, 1010 controlled block, 1020 write data, 1030 input video synchronization signal, 1040 input video data signal, 1050 write request acquisition block, 1060 selector, 1070 control register, 1080 Control value passed to the next stage, 1090 YUV444-> YUV422 conversion processing block, 1100 output video synchronization signal, 1110 output Image data signal, 1120 resolution setting register, 1130 filter ON / OFF setting register, 1140 subsequent block control value holding register.
Claims (5)
前記複数の信号処理装置のうちの先頭の信号処理装置は、
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置は、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする信号処理システム。 A signal processing system in which a plurality of signal processing devices each performing signal processing are connected in cascade,
The leading signal processing device of the plurality of signal processing devices is
Input control value data describing a plurality of control values used for signal processing in the plurality of signal processing devices, and obtain control values used for signal processing in the signal processing device from the input control value data And output the input control value data to the signal processing device at the next stage,
A signal processing device other than the head of the plurality of signal processing devices,
The control value data is input from the previous signal processing device, the control value used for signal processing in the signal processing device is acquired from the input control value data, and the input control value data is processed in the next signal processing. A signal processing system for outputting to a device.
信号処理の対象となる処理対象信号と、前記処理対象信号の入力タイミングを通知する入力タイミング通知信号とを入力しており、
前記入力タイミング通知信号が有効値となった際に、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得することを特徴とする請求項１に記載の信号処理システム。 Each signal processing device
A signal to be processed and a signal to be processed and an input timing notification signal for notifying an input timing of the signal to be processed are input;
The signal processing according to claim 1, wherein when the input timing notification signal becomes an effective value, a control value used for signal processing in the signal processing device is acquired from the input control value data. system.
映像信号に対する信号処理を行う信号処理装置であって、
前記処理対象信号として、映像信号を入力することを特徴とする請求項２に記載の信号処理システム。 Each signal processing device
A signal processing device that performs signal processing on a video signal,
The signal processing system according to claim 2, wherein a video signal is input as the processing target signal.
前記制御値データの出力元のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とともに、映像信号処理ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に含まれていることを特徴とする請求項３に記載の信号処理システム。 The signal processing system includes:
The signal processing system according to claim 3, wherein the signal processing system is included in a video signal processing LSI (Large Scale Integration) together with a CPU (Central Processing Unit) that outputs the control value data.
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置が、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする信号処理方法。 A signal processing device at the head of a plurality of signal processing devices connected in cascade, each performing signal processing,
Input control value data describing a plurality of control values used for signal processing in the plurality of signal processing devices, and obtain control values used for signal processing in the signal processing device from the input control value data And output the input control value data to the signal processing device at the next stage,
A signal processing device other than the head of the plurality of signal processing devices,
The control value data is input from the previous signal processing device, the control value used for signal processing in the signal processing device is acquired from the input control value data, and the input control value data is processed in the next signal processing. A signal processing method comprising: outputting to a device.
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| JP2011138188A (en) * | 2009-12-25 | 2011-07-14 | Samsung Electronics Co Ltd | Data processing apparatus, and method of setting parameter |
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