JP6141062B2 - Data processing apparatus and clock supply method - Google Patents

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Description

本発明は、データ処理装置及びクロック供給方法に関し、パイプライン処理によってデータを処理するデータ処理装置へのクロック供給に関する。   The present invention relates to a data processing apparatus and a clock supply method, and relates to a clock supply to a data processing apparatus that processes data by pipeline processing.

パイプライン処理により情報処理を行う情報処理装置が知られている。関連技術として、ＤＥＣステージでｎｏｐ命令と判別されると、以降の、ＥＸステージ、ＭＥＭステージおよびＷＢステージへクロック停止状態が伝播し、当該ステージに属する構成要素へのクロック信号の供給を停止することが知られている。命令の種類に応じて、処理が行われないステージにおいて、そのステージに属する構成要素へのクロック信号の供給を停止することが知られている（例えば、特許文献１参照）。   An information processing apparatus that performs information processing by pipeline processing is known. As a related technique, when it is determined that the instruction is a nop instruction in the DEC stage, a clock stop state is propagated to the subsequent EX stage, MEM stage, and WB stage, and the supply of the clock signal to the components belonging to the stage is stopped It has been known. It is known that in a stage where processing is not performed according to the type of instruction, supply of a clock signal to components belonging to that stage is stopped (for example, see Patent Document 1).

特開２００８−２６９３６５号公報JP 2008-269365 A

パイプライン処理で画像処理を行う場合に以下のような課題がある。   When performing image processing by pipeline processing, there are the following problems.

（１）パイプラインステージに有効なデータが入力されない場合がある。例えば、複数のパイプラインの処理を連結するために、前段のパイプラインが処理した画像データを記憶装置に書込み、前段のパイプラインが記憶装置に書き込んだ画像データを後段のパイプラインが読み込んで処理する場合を想定する。後段のパイプラインは、前段のパイプラインによるデータ書込を待って読み出しを一時的に中断すると、後段のパイプラインの各パイプラインステージには有効なデータが入力されない期間が発生し、この間に不要な消費電力を消費する。   (1) Valid data may not be input to the pipeline stage. For example, in order to connect the processing of multiple pipelines, the image data processed by the previous pipeline is written to the storage device, and the image data written by the previous pipeline to the storage device is read and processed by the subsequent pipeline. Assume that When the subsequent pipeline waits for data to be written by the previous pipeline and temporarily stops reading, there is a period during which valid data is not input to each pipeline stage of the subsequent pipeline. Consumes a lot of power.

（２）同様に、前段のパイプラインは、後段のパイプラインによるデータ読み出しが済んでいないアドレスへの上書きを避けるためにパイプラインを停止すると、停止期間に不要な消費電力を消費する。   (2) Similarly, if the pipeline is stopped in order to avoid overwriting an address for which data has not been read out by the subsequent pipeline, the preceding pipeline consumes unnecessary power consumption during the stop period.

（３）複数のパイプラインのうち使用しないパイプラインがある場合に、使用しないパイプラインで不要な消費電力を消費する。   (3) When there is an unused pipeline among a plurality of pipelines, unnecessary power consumption is consumed in the unused pipeline.

本明細書に開示される装置又は方法は、本発明は、上記課題の少なくとも一つを解決することを目的とする。   An object of the apparatus or method disclosed in the present specification is to solve at least one of the above problems.

本発明に係るデータ処理装置は、複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有するパイプライン処理部と、有効データが入力されるパイプラインステージの処理部にクロックを供給し、有効データが入力されないパイプラインステージの処理部へのクロック供給を停止するクロック制御部を備える。   A data processing apparatus according to the present invention includes a pipeline processing unit having a plurality of processing units for processing data input to each pipeline stage in a plurality of different pipeline stages, and a pipeline stage to which valid data is input And a clock control unit for stopping the clock supply to the processing unit of the pipeline stage in which valid data is not input.

本発明に係る他のデータ処理装置は、メモリと、第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有し、これら処理部により処理されたデータをメモリに書き込む第１パイプライン処理部と、第１の複数の異なるパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有し、第１パイプライン処理部によりメモリに書き込まれたデータを読み出す第２パイプライン処理部と、第１パイプライン処理部によるメモリへの書き込みデータ量と、第２パイプライン処理部によるメモリからの読み出しデータ量とに応じて、第１パイプライン処理部の処理部へのクロック供給を制御するクロック制御部を備える。   Another data processing apparatus according to the present invention includes a memory and a plurality of processing units that respectively process data input to each pipeline stage in the first plurality of different pipeline stages. A plurality of first pipeline processing units for writing the processed data into the memory and a plurality of second pipeline stages different from the first plurality of different pipeline stages respectively processing data input to each pipeline stage A second pipeline processing unit that reads data written to the memory by the first pipeline processing unit, a write data amount to the memory by the first pipeline processing unit, and a second pipeline process Depending on the amount of data read from the memory by the unit, the processing to the processing unit of the first pipeline processing unit It includes a clock control unit for controlling the locking feeding.

本発明に係る他のデータ処理装置は、第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有する第１パイプライン処理部と、第１の複数のパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有する第２パイプライン処理部と、第１パイプライン処理部の処理部のクロック供給と、第２パイプライン処理部の処理部へのクロック供給を個別に停止するクロック制御部を備える。   Another data processing apparatus according to the present invention includes a first pipeline processing unit having a plurality of processing units respectively processing data input to each pipeline stage in a first plurality of different pipeline stages, A second pipeline processing unit having a plurality of processing units respectively processing data input to each pipeline stage in a plurality of second different pipeline stages different from the plurality of pipeline stages, and a first pipeline process A clock control unit for individually stopping the clock supply of the processing unit and the clock supply to the processing unit of the second pipeline processing unit.

本発明に係るクロック供給方法は、複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有するパイプライン処理部を備えるデータ装置におけるクロック供給方法である。クロック供給方法は、パイプラインステージへ有効データが入力されるか否かを判断し、有効データが入力されるパイプラインステージの処理部にクロックを供給し、有効データが入力されないパイプラインステージの処理部へのクロック供給を停止することを含む。   The clock supply method according to the present invention is a clock supply method in a data device including a pipeline processing unit having a plurality of processing units that respectively process data input to each pipeline stage in a plurality of different pipeline stages. The clock supply method determines whether valid data is input to the pipeline stage, supplies a clock to the processing unit of the pipeline stage where the valid data is input, and processes the pipeline stage where the valid data is not input Including stopping the clock supply to the unit.

本発明に係る他のクロック供給方法は、メモリと、第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有し、これら処理部により処理されたデータをメモリに書き込む第１パイプライン処理部と、第１の複数の異なるパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有し、第１パイプライン処理部によりメモリに書き込まれたデータを読み出す第２パイプライン処理部を備えるデータ処理装置におけるクロック供給方法である。クロック供給方法は、第１パイプライン処理部によりメモリへ書き込まれるデータ量と、メモリから第２パイプライン処理部に読み出すデータ量とに応じて、第１パイプライン処理部のパイプラインステージの処理部へのクロック供給を制御することを含む。   Another clock supply method according to the present invention includes a memory and a plurality of processing units that respectively process data input to each pipeline stage in the first plurality of different pipeline stages. A plurality of first pipeline processing units for writing the processed data into the memory and a plurality of second pipeline stages different from the first plurality of different pipeline stages respectively processing data input to each pipeline stage And a clock supply method in a data processing apparatus including a second pipeline processing unit that reads data written in a memory by the first pipeline processing unit. According to the clock supply method, the processing unit of the pipeline stage of the first pipeline processing unit according to the amount of data written to the memory by the first pipeline processing unit and the amount of data read from the memory to the second pipeline processing unit Controlling the clock supply to the device.

本発明に係る他のクロック供給方法は、第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有する第１パイプライン処理部と、第１の複数のパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の処理部を有する第２パイプライン処理部を備えるデータ処理装置におけるクロック供給方法である。クロック供給方法は、第１パイプライン処理部の処理部のクロック供給と、第２パイプライン処理部の処理部へのクロック供給を個別に停止する。   Another clock supply method according to the present invention includes a first pipeline processing unit having a plurality of processing units respectively processing data input to each pipeline stage in a first plurality of different pipeline stages, A clock in a data processing apparatus including a second pipeline processing unit having a plurality of processing units respectively processing data input to each pipeline stage in a second plurality of different pipeline stages different from the plurality of pipeline stages It is a supply method. In the clock supply method, the clock supply of the processing unit of the first pipeline processing unit and the clock supply to the processing unit of the second pipeline processing unit are individually stopped.

本明細書に開示される装置又は方法は、下記の効果の少なくとも一つを奏する。
（１）有効なデータが入力されないパイプラインステージにおける消費電力が低減される。
（２）前段のパイプラインが、後段のパイプラインの読み出しを待ってパイプラインを停止している期間における消費電力が低減される。
（３）複数のパイプラインのうち不使用のパイプラインにおける消費電力が低減される。 The apparatus or method disclosed in this specification has at least one of the following effects.
(1) Power consumption in the pipeline stage where valid data is not input is reduced.
(2) Power consumption is reduced during a period in which the preceding pipeline is waiting for the subsequent pipeline to be read out.
(3) Power consumption in an unused pipeline among a plurality of pipelines is reduced.

画像処理システムのハードウェア構成の第１例の説明図である。It is explanatory drawing of the 1st example of the hardware constitutions of an image processing system. 画像処理装置の第１例の機能ブロック図である。It is a functional block diagram of the 1st example of an image processing device. 処理部の第１例の機能ブロック図である。It is a functional block diagram of the 1st example of a processing part. 画像処理装置の第２例の機能ブロック図である。It is a functional block diagram of the 2nd example of an image processing device. 読出部の第１例の機能ブロック図である。It is a functional block diagram of the 1st example of a reading part. 処理部の第２例の機能ブロック図である。It is a functional block diagram of the 2nd example of a processing part. パイプライン処理部の構成の第１例の説明図（その１）である。It is explanatory drawing (the 1) of the 1st example of a structure of a pipeline process part. パイプライン処理部の構成の第１例の説明図（その２）である。It is explanatory drawing (the 2) of the 1st example of a structure of a pipeline process part. パイプライン処理部の構成の第１例の説明図（その３）である。It is explanatory drawing (the 3) of the 1st example of a structure of a pipeline process part. パイプライン処理部の構成の第１例の説明図（その４）である。It is explanatory drawing (the 4) of the 1st example of a structure of a pipeline process part. パイプライン処理部の構成の第２例の説明図（その１）である。It is explanatory drawing (the 1) of the 2nd example of a structure of a pipeline process part. パイプライン処理部の構成の第２例の説明図（その２）である。It is explanatory drawing (the 2) of the 2nd example of a structure of a pipeline process part. パイプライン処理部の構成の第３例の説明図である。It is explanatory drawing of the 3rd example of a structure of a pipeline process part. 画像処理装置の第３例の機能ブロック図である。It is a functional block diagram of the 3rd example of an image processing device. 読出部の第２例の機能ブロック図である。It is a functional block diagram of the 2nd example of a reading part. 処理部の第３例の機能ブロック図である。It is a functional block diagram of the 3rd example of a processing part. 画像処理装置の第４例の機能ブロック図である。It is a functional block diagram of the 4th example of an image processing device. 画像処理システムのハードウェア構成の第２例の説明図である。It is explanatory drawing of the 2nd example of the hardware constitutions of an image processing system. 画像処理装置の第５例の機能ブロック図である。It is a functional block diagram of the 5th example of an image processing device. 画像処理装置の第６例の機能ブロックの説明図である。It is explanatory drawing of the functional block of the 6th example of an image processing apparatus. パイプラインの第１例の機能ブロック図である。It is a functional block diagram of the 1st example of a pipeline. パイプラインの第２例の機能ブロック図である。It is a functional block diagram of the 2nd example of a pipeline. 読出制御部の第１例の機能ブロック図である。It is a functional block diagram of the 1st example of a reading control part. 画像読取装置の動作の一例の説明図である。It is explanatory drawing of an example of operation | movement of an image reading apparatus. 図２４の画像データ処理の動作の一例の説明図である。FIG. 25 is an explanatory diagram of an example of the operation of the image data processing of FIG. 24. 読出制御部の動作の第１例の説明図である。It is explanatory drawing of the 1st example of operation | movement of a read-out control part. 有効データが読み出されている期間のクロック供給を説明するためのタイミングチャート（その１）である。It is a timing chart (the 1) for demonstrating clock supply in the period when valid data is read. 有効データが読み出されている期間のクロック供給を説明するためのタイミングチャート（その２）である。12 is a timing chart (part 2) for explaining clock supply during a period in which valid data is read. 有効データが読み出されていない期間のクロック供給を説明するためのタイミングチャート（その１）である。It is a timing chart (the 1) for demonstrating clock supply in the period when valid data is not read. 有効データが読み出されていない期間のクロック供給を説明するためのタイミングチャート（その２）である。12 is a timing chart (part 2) for explaining clock supply during a period in which valid data is not read. 画像処理装置の第７例の機能ブロックの説明図である。It is explanatory drawing of the functional block of the 7th example of an image processing apparatus. （Ａ）は読出制御部の第２例の機能ブロック図であり、（Ｂ）は書込制御部の第２例の機能ブロック図である。(A) is a functional block diagram of a second example of the read control unit, and (B) is a functional block diagram of a second example of the write control unit. 書込量通知回線の接続例の説明図である。It is explanatory drawing of the example of a connection of a write amount notification line. 読出制御部の動作の第２例の説明図である。It is explanatory drawing of the 2nd example of operation | movement of a read-out control part. 読出制御部の第３例の機能ブロック図である。It is a functional block diagram of the 3rd example of a reading control part. パイプラインの第３例の機能ブロック図である。It is a functional block diagram of the 3rd example of a pipeline. （Ａ）は読出制御部の第３例の機能ブロック図であり、（Ｂ）は書込制御部の第３例の機能ブロック図である。(A) is a functional block diagram of a third example of the read control unit, and (B) is a functional block diagram of a third example of the write control unit. 読出量通知回線の接続例の説明図である。It is explanatory drawing of the example of a connection of a read amount notification line. 書込制御部の動作の第１例の説明図である。It is explanatory drawing of the 1st example of operation | movement of a write-control part. パイプラインの第４例の機能ブロック図である。It is a functional block diagram of the 4th example of a pipeline. （Ａ）は読出制御部の第４例の機能ブロック図であり、（Ｂ）は書込制御部の第４例の機能ブロック図である。(A) is a functional block diagram of a fourth example of the read control unit, and (B) is a functional block diagram of a fourth example of the write control unit. 読出制御部の動作の第３例の説明図である。It is explanatory drawing of the 3rd example of operation | movement of a read-out control part. 書込制御部の動作の第２例の説明図である。It is explanatory drawing of the 2nd example of operation | movement of a write-control part. 有効フラグによるパイプラインの停止を説明するためのタイミングチャート（その１）である。It is a timing chart (the 1) for explaining stop of a pipeline by an effective flag. 有効フラグによるパイプラインの停止を説明するためのタイミングチャート（その２）である。FIG. 6 is a timing chart (part 2) for explaining the stop of the pipeline by the valid flag.

以下、本発明に係るデータ処理装置とその構成方法について添付図面を参照して説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。   Hereinafter, a data processing apparatus and a configuration method thereof according to the present invention will be described with reference to the accompanying drawings. However, it should be noted that the technical scope of the present invention is not limited to these embodiments, but extends to the invention described in the claims and equivalents thereof.

＜１．第１実施例＞
図１は、画像処理システムのハードウェア構成の一例の説明図である。画像処理システム１は、画像読取装置１００と、情報処理装置２００とを有する。画像読取装置１００は、例えばイメージスキャナ、デジタルカメラ等であり、情報処理装置２００は、例えば画像読取装置１００に接続して用いられるパーソナルコンピュータ等である。 <1. First Example>
FIG. 1 is an explanatory diagram illustrating an example of a hardware configuration of the image processing system. The image processing system 1 includes an image reading device 100 and an information processing device 200. The image reading apparatus 100 is, for example, an image scanner or a digital camera, and the information processing apparatus 200 is, for example, a personal computer that is connected to the image reading apparatus 100 and used.

画像読取装置１００は、画像入力装置１０１と、画像処理装置１０２と、第１画像メモリ１０３と、第１インタフェース装置１０４と、第１記憶装置１０５と、第１ＣＰＵ１０６を有する。画像読取装置１００は、ＤＭＡ（Direct Memory Access）コントローラ１０８とクロック生成回路１０９を有する。なお、添付する図面においてインタフェースを「ＩＦ」と表記する。また、ＤＭＡコントローラを「ＤＭＡ」と表記する。   The image reading apparatus 100 includes an image input device 101, an image processing device 102, a first image memory 103, a first interface device 104, a first storage device 105, and a first CPU 106. The image reading apparatus 100 includes a DMA (Direct Memory Access) controller 108 and a clock generation circuit 109. In the accompanying drawings, the interface is denoted as “IF”. The DMA controller is denoted as “DMA”.

画像入力装置１０１は、撮像対象物である原稿、風景、人物等を撮像する撮像センサを有する。なお、以下では、撮像対象物が原稿であるものとして説明する。この撮像センサは、１次元又は２次元に配列されたＣＣＤ、ＣＭＯＳ等の撮像素子と、撮像素子に撮像対象物の像を結像する光学系を備え、各撮像素子は、ＲＧＢ各色に対応するアナログ値を出力する。そして、画像入力装置１０１は、撮像センサが出力した各アナログ値をデジタル値に変換して画素データを生成し、生成した各画素データから構成される画像データ（以下、ＲＧＢ画像と称する）を生成する。このＲＧＢ画像は、各画素データが、例えばＲＧＢ各色毎に８ｂｉｔで表される計２４ｂｉｔのＲＧＢ値からなるカラー画像データとなる。   The image input device 101 includes an image sensor that captures an image, such as a document, landscape, or person. In the following description, it is assumed that the imaging target is a document. This image sensor includes an image sensor such as a CCD or CMOS arranged one-dimensionally or two-dimensionally, and an optical system that forms an image of an object to be imaged on the image sensor, and each image sensor corresponds to each color of RGB. Output analog values. The image input device 101 converts each analog value output from the image sensor into a digital value to generate pixel data, and generates image data (hereinafter referred to as an RGB image) composed of the generated pixel data. To do. The RGB image is color image data in which each pixel data is composed of a total of 24 bits of RGB values represented by 8 bits for each RGB color, for example.

そして、画像入力装置１０１は、ＲＧＢ画像の各画素のＲＧＢ値を画像処理装置１０２に出力する。   Then, the image input device 101 outputs the RGB value of each pixel of the RGB image to the image processing device 102.

画像入力装置１０１は、生成した画像データに所定の画像処理を施して第１画像メモリ１０３に保存する。また、画像処理装置１０２は、第１画像メモリ１０３から画像データを読み出して、さらに他の画像処理を施して第１画像メモリ１０３に保存する。これらの画像処理には、例えば、シェーディング補正、各画素のＲＧＢ値を輝度値及び色差値（ＹＵＶ値）への変換処理や、ガンマ変換処理、色変更処理、強調処理、原稿の端部を検出する検出処理、入力画像データを補正する補正処理や、画像の回転処理であってよい。   The image input device 101 performs predetermined image processing on the generated image data and saves it in the first image memory 103. The image processing apparatus 102 reads out image data from the first image memory 103, performs other image processing, and stores the image data in the first image memory 103. These image processes include, for example, shading correction, conversion processing of RGB values of each pixel into luminance values and color difference values (YUV values), gamma conversion processing, color change processing, enhancement processing, and document edge detection. Detection processing, correction processing for correcting input image data, and image rotation processing.

なお、ＹＵＶ値は、例えば以下の式により算出することができる。
Ｙ値＝ ０．３０×Ｒ値＋０．５９×Ｇ値＋０．１１×Ｂ値 （１）
Ｕ値＝−０．１７×Ｒ値−０．３３×Ｇ値＋０．５０×Ｂ値 （２）
Ｖ値＝ ０．５０×Ｒ値−０．４２×Ｇ値−０．０８×Ｂ値 （３） The YUV value can be calculated by, for example, the following equation.
Y value = 0.30 × R value + 0.59 × G value + 0.11 × B value (1)
U value = −0.17 × R value−0.33 × G value + 0.50 × B value (2)
V value = 0.50 × R value−0.42 × G value−0.08 × B value (3)

第１画像メモリ１０３は、不揮発性半導体メモリ、揮発性半導体メモリ、磁気ディスク等の記憶装置を有する。第１画像メモリ１０３は、画像処理装置１０２に接続され、画像処理装置１０２によって画像処理が施された画像データを保存する。   The first image memory 103 includes a storage device such as a non-volatile semiconductor memory, a volatile semiconductor memory, and a magnetic disk. The first image memory 103 is connected to the image processing apparatus 102 and stores image data that has been subjected to image processing by the image processing apparatus 102.

画像処理装置１０２は、第１ＣＰＵ１０６に接続され、第１ＣＰＵ１０６による設定に従って動作する論理回路を含んでいてよい。論理回路は、例えば、LSI（large scale integration）やASIC（Application Specific Integrated Circuit）、FPGA（Field-Programming Gate Array）であってよい。画像処理装置１０２は、第１ＣＰＵ１０６からの制御により、予め第１記憶装置１０５に記憶されているプログラムに基づいて動作するＣＰＵやＤＳＰ（digital signal processor）等のプロセッサを含んでいてもよい。   The image processing apparatus 102 may include a logic circuit that is connected to the first CPU 106 and operates according to the setting by the first CPU 106. The logic circuit may be, for example, a large scale integration (LSI), an application specific integrated circuit (ASIC), or a field-programming gate array (FPGA). The image processing apparatus 102 may include a processor such as a CPU or a DSP (digital signal processor) that operates based on a program stored in the first storage device 105 in advance under the control of the first CPU 106.

第１インタフェース装置１０４は、例えばＵＳＢ等のシリアルバスに準じるインターフェース回路を有し、情報処理装置２００と電気的に接続して画像データ及び各種の情報を送受信する。また、第１インタフェース装置１０４にフラッシュメモリ等を接続して第１画像メモリ１０３に保存されている画像データを保存するようにしてもよい。   The first interface device 104 has an interface circuit conforming to a serial bus such as USB, for example, and is electrically connected to the information processing device 200 to transmit and receive image data and various types of information. Further, a flash memory or the like may be connected to the first interface device 104 to store the image data stored in the first image memory 103.

第１記憶装置１０５は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等のメモリ装置、ハードディスク等の固定ディスク装置、又はフレキシブルディスク、光ディスク等の可搬用の記憶装置等を有する。また、第１記憶装置１０５には、画像読取装置１００の各種処理に用いられるコンピュータプログラム、データベース、テーブル等が格納される。   The first storage device 105 includes a memory device such as a RAM (Random Access Memory) and a ROM (Read Only Memory), a fixed disk device such as a hard disk, or a portable storage device such as a flexible disk and an optical disk. Further, the first storage device 105 stores computer programs, databases, tables, and the like used for various processes of the image reading apparatus 100.

コンピュータプログラムは、例えばＣＤ−ＲＯＭ（compact disk read only memory）、ＤＶＤ−ＲＯＭ（digital versatile disk read only memory）等のコンピュータ読み取り可能な可搬型記録媒体に格納されてもよい。コンピュータプログラムは、可搬型記録媒体から公知のセットアッププログラム等を用いて第１記憶装置１０５にインストールされてもよい。   The computer program may be stored in a computer-readable portable recording medium such as a CD-ROM (compact disk read only memory) or a DVD-ROM (digital versatile disk read only memory). The computer program may be installed in the first storage device 105 from a portable recording medium using a known setup program or the like.

第１ＣＰＵ１０６は、画像処理装置１０２、第１画像メモリ１０３、第１インタフェース装置１０４、及び第１記憶装置１０５と接続され、これらの各部を制御する。第１ＣＰＵ１０６は、画像入力装置１０１の入力画像生成制御、第１画像メモリ１０３の制御、第１インタフェース装置１０４を介した情報処理装置２００とのデータ送受信制御、第１記憶装置１０５の制御等を行う。また、第１ＣＰＵ１０６は、画像処理装置１０２による画像処理の制御等を行う。   The first CPU 106 is connected to the image processing device 102, the first image memory 103, the first interface device 104, and the first storage device 105, and controls each of these units. The first CPU 106 performs input image generation control of the image input device 101, control of the first image memory 103, data transmission / reception control with the information processing device 200 via the first interface device 104, control of the first storage device 105, and the like. . Further, the first CPU 106 performs control of image processing by the image processing apparatus 102.

画像データを情報処理装置２００へ出力する場合に、第１インタフェース装置１０４を経由して、第１画像メモリ１０３に格納された画像データを出力してもよい。この場合、ＤＭＡコントローラ１０８は、第１ＣＰＵ１０６の指示に応じて第１画像メモリ１０３に格納された画像データを読み出し、第１インタフェース装置１０４へ転送してよい。   When outputting image data to the information processing apparatus 200, the image data stored in the first image memory 103 may be output via the first interface device 104. In this case, the DMA controller 108 may read the image data stored in the first image memory 103 in accordance with an instruction from the first CPU 106 and transfer it to the first interface device 104.

クロック生成回路１０９はクロック信号を生成し、画像処理装置１０２や、画像読取装置１００内のその他の構成要素に動作クロックを供給する。クロック生成回路１０９は、例えばＰＬＬ（Phase Locked Loop）回路であってよい。   The clock generation circuit 109 generates a clock signal and supplies an operation clock to the image processing apparatus 102 and other components in the image reading apparatus 100. The clock generation circuit 109 may be a PLL (Phase Locked Loop) circuit, for example.

情報処理装置２００は、第２インタフェース装置２０１と、第２画像メモリ２０２と、表示装置２０３と、第２記憶装置２０４と、第２ＣＰＵ２０５とを有する。以下、情報処理装置２００の各部について詳細に説明する。   The information processing apparatus 200 includes a second interface device 201, a second image memory 202, a display device 203, a second storage device 204, and a second CPU 205. Hereinafter, each part of the information processing apparatus 200 will be described in detail.

第２インタフェース装置２０１は、画像読取装置１００の第１インタフェース装置１０４と同様のインターフェース回路を有し、情報処理装置２００と画像読取装置１００とを接続する。   The second interface device 201 has an interface circuit similar to that of the first interface device 104 of the image reading device 100, and connects the information processing device 200 and the image reading device 100.

第２画像メモリ２０２は、画像読取装置１００の第１画像メモリ１０３と同様の記憶装置を有する。第２画像メモリ２０２には、第２インタフェース装置２０１を介して画像読取装置１００から受信した画像データ及び各種の情報が保存される。   The second image memory 202 has a storage device similar to the first image memory 103 of the image reading apparatus 100. The second image memory 202 stores image data and various information received from the image reading apparatus 100 via the second interface device 201.

表示装置２０３は、液晶、有機ＥＬ等から構成されるディスプレイ及びディスプレイに画像データを出力するインターフェース回路を有し、第２画像メモリ２０２に保存されている画像データをディスプレイに表示する。   The display device 203 has a display composed of a liquid crystal, an organic EL, and the like and an interface circuit that outputs image data to the display, and displays the image data stored in the second image memory 202 on the display.

第２記憶装置２０４は、画像読取装置１００の第１記憶装置１０５と同様のメモリ装置、固定ディスク装置、可搬用の記憶装置等を有する。第２記憶装置２０４には、情報処理装置２００の各種処理に用いられるコンピュータプログラム、データベース、テーブル等が格納される。コンピュータプログラムは、例えばＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等のコンピュータ読み取り可能な可搬型記録媒体から、公知のセットアッププログラム等を用いて第２記憶装置２０４にインストールされてもよい。   The second storage device 204 includes a memory device, a fixed disk device, a portable storage device, and the like similar to the first storage device 105 of the image reading device 100. The second storage device 204 stores computer programs, databases, tables, and the like used for various processes of the information processing device 200. The computer program may be installed in the second storage device 204 using a known setup program or the like from a computer-readable portable recording medium such as a CD-ROM or DVD-ROM.

第２ＣＰＵ２０５は、第２インタフェース装置２０１、第２画像メモリ２０２、表示装置２０３及び第２記憶装置２０４と接続され、これらの各部を制御する。第２ＣＰＵ２０５は、第２インタフェース装置２０１を介した画像読取装置１００とのデータ送受信制御、第２画像メモリ２０２の制御、表示装置２０３の表示制御、第２記憶装置２０４の制御等を行う。   The second CPU 205 is connected to the second interface device 201, the second image memory 202, the display device 203, and the second storage device 204, and controls these components. The second CPU 205 performs data transmission / reception control with the image reading device 100 via the second interface device 201, control of the second image memory 202, display control of the display device 203, control of the second storage device 204, and the like.

なお、図１に示すハードウエア構成は実施例の説明のための例示にすぎない。上述の動作を実行するものであれば、本明細書に記載される画像読取装置１００及び情報処理装置２００は他のどのようなハードウエア構成を採用してもよい。後述の図１８に示すハードウエア構成についても同様である。   Note that the hardware configuration shown in FIG. 1 is merely an example for explaining the embodiment. Any other hardware configuration may be adopted for the image reading apparatus 100 and the information processing apparatus 200 described in the present specification as long as they perform the above-described operation. The same applies to the hardware configuration shown in FIG.

図２は、画像処理装置１０２の第１例の機能ブロック図である。画像処理装置１０２は、パイプライン処理により画像データを処理するためのパイプライン処理部１１０を備える。   FIG. 2 is a functional block diagram of a first example of the image processing apparatus 102. The image processing apparatus 102 includes a pipeline processing unit 110 for processing image data by pipeline processing.

パイプライン処理部１１０は、複数の異なるパイプラインステージ毎に設けられる処理部１２０ａ〜１２０ｄと共通バス１３０を備える。処理部１２０ａ〜１２０ｄは、各パイプラインステージに入力されるデータをそれぞれ処理する。以下の説明及び添付図面において処理部１２０ａ〜１２０ｄを総称して「処理部１２０」と表記することがある。   The pipeline processing unit 110 includes processing units 120a to 120d and a common bus 130 provided for each of a plurality of different pipeline stages. The processing units 120a to 120d process data input to each pipeline stage. In the following description and accompanying drawings, the processing units 120a to 120d may be collectively referred to as “processing unit 120”.

共通バス１３０は、マスタ型セレクトコネクタ１３１ａ〜１３１ｄ及び１３３と、スレーブ型セレクトコネクタ１３２ａ〜１３２ｄ及び１３４と、空間制御部１３５を備える。以下の説明において、マスタ型セレクトコネクタ１３１ａ〜１３１ｄを「セレクタ１３１ａ」〜「セレクタ１３１ｄ」と表記することがある。マスタ型セレクトコネクタ１３１ａ〜１３１ｄを総称して「セレクタ１３１」と表記することがある。   The common bus 130 includes master type select connectors 131a to 131d and 133, slave type select connectors 132a to 132d and 134, and a space control unit 135. In the following description, the master type select connectors 131a to 131d may be referred to as “selector 131a” to “selector 131d”. The master type select connectors 131a to 131d may be collectively referred to as “selector 131”.

以下の説明において、スレーブ型セレクトコネクタ１３２ａ〜１３２ｄを「セレクタ１３２ａ」〜「セレクタ１３２ｄ」と表記することがある。スレーブ型セレクトコネクタ１３２ａ〜１３２ｄを総称して「セレクタ１３２」と表記することがある。マスタ型セレクトコネクタ１３３及びスレーブ型セレクトコネクタ１３４を、それぞれ「セレクタ１３３」及び「セレクタ１３４」と表記することがある。また、添付図面においてマスタ型セレクトコネクタ及びスレーブ型セレクトコネクタを「セレクタ」と表記する。   In the following description, the slave type select connectors 132a to 132d may be referred to as “selector 132a” to “selector 132d”. The slave type select connectors 132a to 132d may be collectively referred to as “selector 132”. The master type select connector 133 and the slave type select connector 134 may be referred to as “selector 133” and “selector 134”, respectively. In the accompanying drawings, the master type select connector and the slave type select connector are referred to as “selector”.

セレクタ１３１ａは、処理部１２０ａが指定するアドレス情報に従って、処理部１２０ａから出力される画像データの転送先を、処理部１２０ｂ〜１２０ｄ及びセレクタ１３４の間で切り替える。   The selector 131a switches the transfer destination of the image data output from the processing unit 120a between the processing units 120b to 120d and the selector 134 according to the address information specified by the processing unit 120a.

処理部１２０ａが指定するアドレス情報は、画像データの転送先を示す共通バス１３０上のアドレス情報であってよい。共通バス１３０上のアドレス情報は、共通バス１３０を経由して転送される画像データの転送先を指定するための情報である。以下の説明において共通バス１３０上のアドレス情報を「アドレス情報」と表記することがある。   The address information specified by the processing unit 120a may be address information on the common bus 130 indicating the transfer destination of the image data. The address information on the common bus 130 is information for designating a transfer destination of image data transferred via the common bus 130. In the following description, the address information on the common bus 130 may be referred to as “address information”.

セレクタ１３１ａには、処理部１２０ａからの画像データの出力線と、セレクタ１３２ｂ〜１３２ｄ及び１３４へのデータ転送線が接続されている。セレクタ１３１ａは、処理部１２０ａが指定するアドレス情報に従って、これらデータ転送線のいずれかを選択して出力線に接続する。   The selector 131a is connected to an output line for image data from the processing unit 120a and data transfer lines to the selectors 132b to 132d and 134. The selector 131a selects one of these data transfer lines according to the address information specified by the processing unit 120a and connects it to the output line.

同様に、セレクタ１３１ｂは、処理部１２０ｂが指定するアドレス情報に従って、処理部１２０ｂから出力される画像データの転送先を、処理部１２０ａ、１２０ｃ、１２０ｄ及びセレクタ１３４の間で切り替える。セレクタ１３１ｃは、処理部１２０ｃが指定するアドレス情報に従って、処理部１２０ｃから出力される画像データの転送先を、処理部１２０ａ、１２０ｂ、１２０ｄ及びセレクタ１３４の間で切り替える。セレクタ１３１ｄは、処理部１２０ｄが指定するアドレス情報に従って、処理部１２０ｄから出力される画像データの転送先を、処理部１２０ａ〜１２０ｃ及びセレクタ１３４の間で切り替える。   Similarly, the selector 131b switches the transfer destination of the image data output from the processing unit 120b between the processing units 120a, 120c, and 120d and the selector 134 according to the address information specified by the processing unit 120b. The selector 131c switches the transfer destination of the image data output from the processing unit 120c between the processing units 120a, 120b, 120d and the selector 134 according to the address information specified by the processing unit 120c. The selector 131d switches the transfer destination of the image data output from the processing unit 120d between the processing units 120a to 120c and the selector 134 according to the address information specified by the processing unit 120d.

セレクタ１３２ａは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ａへ入力する画像データの転送元を、処理部１２０ｂ〜１２０ｄ及びセレクタ１３３の間で切り替える。セレクタ１３２ａには、処理部１２０ａへの画像データの入力線と、セレクタ１３１ｂ〜１３１ｄ及び１３３からのデータ転送線が接続されている。セレクタ１３２ａは、セレクト信号に従ってこれらデータ転送線のいずれかを選択して入力線に接続する。   The selector 132 a switches the transfer source of the image data input to the processing unit 120 a between the processing units 120 b to 120 d and the selector 133 in accordance with the select signal received from the space control unit 135. The selector 132a is connected to an input line for image data to the processing unit 120a and data transfer lines from the selectors 131b to 131d and 133. The selector 132a selects one of these data transfer lines according to the select signal and connects it to the input line.

同様に、セレクタ１３２ｂは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｂへ入力する画像データの転送元を、処理部１２０ａ、１２０ｃ、１２０ｄ及びセレクタ１３３の間で切り替える。セレクタ１３２ｃは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｃへ入力する画像データの転送元を、処理部１２０ａ、１２０ｂ、１２０ｄ及びセレクタ１３３の間で切り替える。セレクタ１３２ｄは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｄへ入力する画像データの転送元を、処理部１２０ａ〜１２０ｃ及びセレクタ１３３の間で切り替える。   Similarly, the selector 132b switches the transfer source of the image data input to the processing unit 120b between the processing units 120a, 120c, and 120d and the selector 133 in accordance with the select signal received from the space control unit 135. The selector 132c switches the transfer source of the image data input to the processing unit 120c between the processing units 120a, 120b, and 120d and the selector 133 in accordance with the select signal received from the space control unit 135. The selector 132d switches the transfer source of the image data input to the processing unit 120d between the processing units 120a to 120c and the selector 133 in accordance with a select signal received from the space control unit 135.

セレクタ１３３は、入力画像データ受信時に指定されたアドレス情報に基づいて、入力画像データが転送されるパイプラインの最前段の処理部１２０を切り替える。セレクタ１３３には、入力画像データの入力線と、セレクタ１３２ａ〜１３２ｄへのデータ転送線が接続されている。セレクタ１３４は、指定されたアドレス情報に基づいてこれらデータ転送線のいずれかを選択して入力線に接続する。   The selector 133 switches the processing unit 120 at the forefront of the pipeline to which the input image data is transferred, based on the address information specified when the input image data is received. The selector 133 is connected to an input line for input image data and a data transfer line to the selectors 132a to 132d. The selector 134 selects one of these data transfer lines based on the designated address information and connects it to the input line.

セレクタ１３４は、空間制御部１３５から受信するセレクト信号に従って、パイプライン処理部１１０から画像データを出力する最後段のパイプラインステージの処理部１２０を切り替える。セレクタ１３３には、出力画像データの出力線と、セレクタ１３１ａ〜１３１ｄからのデータ転送線が接続されている。セレクタ１３４は、セレクト信号に基づいてこれらデータ転送線のいずれかを選択して出力線に接続する。   The selector 134 switches the processing unit 120 of the last pipeline stage that outputs the image data from the pipeline processing unit 110 according to the select signal received from the space control unit 135. To the selector 133, an output line for output image data and a data transfer line from the selectors 131a to 131d are connected. The selector 134 selects one of these data transfer lines based on the select signal and connects it to the output line.

空間制御部１３５は、セレクタ１３２及びセレクタ１３４の設定のための情報を第１ＣＰＵ１０６から受信する。空間制御部１３５は、第１ＣＰＵ１０６から受信した情報に従って、セレクタ１３２及びセレクタ１３４の選択動作を指定するセレクト信号を生成する。空間制御部１３５は、セレクト信号をセレクタ１３２及びセレクタ１３４へ出力する。したがって、セレクタ１３２及びセレクタ１３４の選択状態は、第１ＣＰＵ１０６からの情報に基づいて可変設定される。   The space control unit 135 receives information for setting the selector 132 and the selector 134 from the first CPU 106. The space control unit 135 generates a select signal that specifies the selection operation of the selector 132 and the selector 134 according to the information received from the first CPU 106. The space control unit 135 outputs a select signal to the selector 132 and the selector 134. Therefore, the selection states of the selector 132 and the selector 134 are variably set based on information from the first CPU 106.

空間制御部１３５が第１ＣＰＵ１０６から受信した情報に従って、セレクタ１３１及びセレクタ１３３の選択動作を指定するセレクト信号を生成し、セレクタ１３１及びセレクタ１３３に与えるように共通バス１３０を構成してもよい。   The common bus 130 may be configured so that the space control unit 135 generates a select signal designating the selection operation of the selector 131 and the selector 133 according to the information received from the first CPU 106 and supplies the select signal to the selector 131 and the selector 133.

図３は、処理部１２０ａの第１例の機能ブロック図である。処理部１２０ａは、レジスタ１２１と、スレーブ部１２２と、画像処理部１２３と、マスタ部１２４を備える。他の処理部１２０ｂ〜１２０ｄも同様の構成を有する。   FIG. 3 is a functional block diagram of a first example of the processing unit 120a. The processing unit 120a includes a register 121, a slave unit 122, an image processing unit 123, and a master unit 124. The other processing units 120b to 120d have the same configuration.

レジスタ１２１には、第１ＣＰＵ１０６から受信した設定情報が格納される。本実施例では、設定情報は、処理部１２０ａの出力画像データの転送先の他の処理部１２０のアドレス情報を含んでいてよい。   The register 121 stores setting information received from the first CPU 106. In this embodiment, the setting information may include address information of another processing unit 120 to which the output image data of the processing unit 120a is transferred.

スレーブ部１２２は、セレクタ１３２ａから画像データを受信し、画像処理部１２３へ入力する。画像処理部１２３は、処理部１２０ａ固有の画像処理を施し、処理済みの画像データをマスタ部１２４に入力する。   The slave unit 122 receives the image data from the selector 132 a and inputs it to the image processing unit 123. The image processing unit 123 performs image processing unique to the processing unit 120 a and inputs processed image data to the master unit 124.

マスタ部１２４は、画像データの転送先を定める他の処理部１２０のアドレス情報をレジスタ１２１から取得する。マスタ部１２４は、レジスタ１２１から取得したアドレス情報をセレクタ１３１ａに与えることにより、画像データの転送先の他の処理部１２０を指定する。マスタ部１２４は、処理済みの画像データをセレクタ１３１ａに送信する。   The master unit 124 acquires the address information of the other processing unit 120 that determines the transfer destination of the image data from the register 121. The master unit 124 designates the other processing unit 120 to which the image data is transferred by giving the address information acquired from the register 121 to the selector 131a. The master unit 124 transmits the processed image data to the selector 131a.

このように、セレクタ１３１の選択状態は、第１ＣＰＵ１０６からの情報に基づきマスタ部１２４により指定されるアドレス情報によって可変設定される。セレクタ１３１及び１３２は、第１セレクタ及び第２セレクタの一例である。処理部１２０のマスタ部１２４及び空間制御部１３５は、セレクタ１３１及び１３２による選択状態を可変設定する設定部の一例である。   As described above, the selection state of the selector 131 is variably set by the address information specified by the master unit 124 based on the information from the first CPU 106. The selectors 131 and 132 are an example of a first selector and a second selector. The master unit 124 and the space control unit 135 of the processing unit 120 are an example of a setting unit that variably sets the selection state by the selectors 131 and 132.

第１ＣＰＵ１０６は、セレクタ１３２及びセレクタ１３４の設定のための情報を空間制御部１３５に与え、レジスタ１２１にアドレス情報を与えることで、処理部１２０による処理順序を設定することができる。   The first CPU 106 can set the processing order by the processing unit 120 by giving information for setting the selector 132 and the selector 134 to the space control unit 135 and giving the address information to the register 121.

例えば、処理部１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄの順に、各処理部１２０が画像データを処理するようにパイプライン処理部１１０を構成する場合を想定する。処理部１２０ａ、１２０ｂ、１２０ｃ及び１２０ｄの共通バス１３０上のアドレスをそれぞれ以下のように定める。また、セレクタ１３４のデータ出力先の共通バス１３０上のアドレスを以下のように定める。   For example, it is assumed that the pipeline processing unit 110 is configured such that each processing unit 120 processes image data in the order of the processing units 120a, 120b, 120c, and 120d. The addresses on the common bus 130 of the processing units 120a, 120b, 120c and 120d are respectively determined as follows. Further, the address on the common bus 130 of the data output destination of the selector 134 is determined as follows.

処理部１２０ａ：「０ｘ１０００００００」
処理部１２０ｂ：「０ｘ１０００１０００」
処理部１２０ｃ：「０ｘ１０００２０００」
処理部１２０ｄ：「０ｘ１０００３０００」
データ出力先：「０ｘ３０００００００」 Processing unit 120a: “0x10000000”
Processing unit 120b: “0x10001000”
Processing unit 120c: “0x10002000”
Processing unit 120d: “0x10003000”
Data output destination: “0x30000000”

第１ＣＰＵ１０６は、処理部１２０ａの転送先のアドレスとして、処理部１２０ｂのアドレス「０ｘ１０００１０００」を処理部１２０ａのレジスタ１２１に与える。第１ＣＰＵ１０６は、処理部１２０ｂの転送先のアドレスとして、処理部１２０ｃのアドレス「０ｘ１０００２０００」を処理部１２０ｂのレジスタ１２１に与える。   The first CPU 106 gives the address “0x10001000” of the processing unit 120b to the register 121 of the processing unit 120a as the transfer destination address of the processing unit 120a. The first CPU 106 gives the address “0x10002000” of the processing unit 120c to the register 121 of the processing unit 120b as the transfer destination address of the processing unit 120b.

第１ＣＰＵ１０６は、処理部１２０ｃの転送先のアドレスとして、処理部１２０ｄのアドレス「０ｘ１０００３０００」を処理部１２０ｃのレジスタ１２１に与える。第１ＣＰＵ１０６は、処理部１２０ｄの転送先のアドレスとして、データ出力先のアドレス「０ｘ３０００００００」を処理部１２０ｄのレジスタ１２１に与える。   The first CPU 106 gives the address “0x1000000000” of the processing unit 120d to the register 121 of the processing unit 120c as the transfer destination address of the processing unit 120c. The first CPU 106 provides the data output destination address “0x30000000” to the register 121 of the processing unit 120d as the transfer destination address of the processing unit 120d.

また、空間制御部１３５は、第１ＣＰＵ１０６からの情報に基づいて、以下の選択動作を実行させるセレクト信号を生成してセレクタ１３２及びセレクタ１３４に出力する。   Further, the space control unit 135 generates a select signal for executing the following selection operation based on the information from the first CPU 106 and outputs the select signal to the selector 132 and the selector 134.

セレクタ１３２ａは、セレクタ１３３からのデータ転送線を処理部１２０ａのデータ入力線に接続する。セレクタ１３２ｂは、セレクタ１３１ａからのデータ転送線を処理部１２０ｂのデータ入力線に接続する。セレクタ１３２ｃは、セレクタ１３１ｂからのデータ転送線を処理部１２０ｃのデータ入力線に接続する。セレクタ１３２ｄは、セレクタ１３１ｃからのデータ転送線を処理部１２０ｄのデータ入力線に接続する。セレクタ１３４は、セレクタ１３１ｄからのデータ転送線を出力画像データの出力線に接続する。   The selector 132a connects the data transfer line from the selector 133 to the data input line of the processing unit 120a. The selector 132b connects the data transfer line from the selector 131a to the data input line of the processing unit 120b. The selector 132c connects the data transfer line from the selector 131b to the data input line of the processing unit 120c. The selector 132d connects the data transfer line from the selector 131c to the data input line of the processing unit 120d. The selector 134 connects the data transfer line from the selector 131d to the output line of the output image data.

セレクタ１３３への入力画像データの転送先のアドレスを、処理部１２０ａのアドレス「０ｘ１０００００００」に指定すると、セレクタ１３３は、入力画像データの入力線とセレクタ１３２ａへのデータ転送線を接続する。入力画像データは、セレクタ１３２ａへ転送され、セレクタ１３２ａを経由して処理部１２０ａへ入力される。   When the transfer destination address of the input image data to the selector 133 is designated as the address “0x10000000” of the processing unit 120a, the selector 133 connects the input line of the input image data and the data transfer line to the selector 132a. The input image data is transferred to the selector 132a and input to the processing unit 120a via the selector 132a.

処理部１２０ａの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ａのマスタ部１２４は、処理済みの画像データの転送先としてアドレス「０ｘ１０００１０００」をセレクタ１３１ａに指定する。セレクタ１３１ａは、処理部１２０ａの画像データの出力線と、セレクタ１３２ｂへのデータ転送線を接続する。画像データはセレクタ１３２ｂへ転送され、セレクタ１３２ｂを経由して処理部１２０ｂへ入力される。   The image processing unit 123 of the processing unit 120a performs image processing on the input image. The master unit 124 of the processing unit 120a designates the address “0x10001000” to the selector 131a as the transfer destination of the processed image data. The selector 131a connects the image data output line of the processing unit 120a and the data transfer line to the selector 132b. The image data is transferred to the selector 132b and input to the processing unit 120b via the selector 132b.

処理部１２０ｂの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ｂのマスタ部１２４は、処理済みの画像データの転送先としてアドレス「０ｘ１０００２０００」をセレクタ１３１ｂに指定する。セレクタ１３１ｂは、処理部１２０ｂの画像データの出力線と、セレクタ１３２ｃへのデータ転送線を接続する。画像データはセレクタ１３２ｃへ転送され、セレクタ１３２ｃを経由して処理部１２０ｃへ入力される。   The image processing unit 123 of the processing unit 120b performs image processing on the input image. The master unit 124 of the processing unit 120b designates the address “0x10002000” to the selector 131b as the transfer destination of the processed image data. The selector 131b connects the image data output line of the processing unit 120b and the data transfer line to the selector 132c. The image data is transferred to the selector 132c and input to the processing unit 120c via the selector 132c.

処理部１２０ｃの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ｃのマスタ部１２４は、処理済みの画像データの転送先としてアドレス「０ｘ１０００３０００」をセレクタ１３１ｃに指定する。セレクタ１３１ｃは、処理部１２０ｃの画像データの出力線と、セレクタ１３２ｄへのデータ転送線を接続する。画像データはセレクタ１３２ｄへ転送され、セレクタ１３２ｄを経由して処理部１２０ｄへ入力される。   The image processing unit 123 of the processing unit 120c performs image processing on the input image. The master unit 124 of the processing unit 120c designates the address “0x10003000” as the transfer destination of the processed image data to the selector 131c. The selector 131c connects the image data output line of the processing unit 120c and the data transfer line to the selector 132d. The image data is transferred to the selector 132d and input to the processing unit 120d via the selector 132d.

処理部１２０ｄの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ｄのマスタ部１２４は、処理済みの画像データの転送先としてアドレス「０ｘ３０００００００」をセレクタ１３１ｄに指定する。セレクタ１３１ｄは、処理部１２０ｄの画像データの出力線と、セレクタ１３４へのデータ転送線を接続する。画像データはセレクタ１３４へ転送され、セレクタ１３４を経由してパイプライン処理部１１０から出力される。   The image processing unit 123 of the processing unit 120d performs image processing on the input image. The master unit 124 of the processing unit 120d designates the address “0x30000000” to the selector 131d as the transfer destination of the processed image data. The selector 131d connects the image data output line of the processing unit 120d and the data transfer line to the selector 134. The image data is transferred to the selector 134 and output from the pipeline processing unit 110 via the selector 134.

このように、第１ＣＰＵ１０６は、空間制御部１３５及びレジスタ１２１を設定することによって、処理部１２０による処理順序を設定することができる。したがって、第１ＣＰＵ１０６は、空間制御部１３５及びレジスタ１２１の設定を変更することで、処理部１２０による処理順序を変更することができる。   Thus, the first CPU 106 can set the processing order by the processing unit 120 by setting the space control unit 135 and the register 121. Therefore, the first CPU 106 can change the processing order of the processing unit 120 by changing the settings of the space control unit 135 and the register 121.

また、第１ＣＰＵ１０６は、セレクタ１３２及びセレクタ１３４の設定のための情報を空間制御部１３５に与え、レジスタ１２１にアドレス情報を与えることで、処理部１２０の各々の使用及び不使用を設定することができる。   Further, the first CPU 106 can set the use and non-use of each processing unit 120 by giving information for setting the selector 132 and the selector 134 to the space control unit 135 and giving the address information to the register 121. it can.

例えば、処理部１２０ｂを使用せず、処理部１２０ａ、１２０ｃ及び１２０ｄの順に、各処理部１２０が画像データを処理するようにパイプライン処理部１１０を構成する場合を想定する。   For example, it is assumed that the processing unit 120b is not used and the pipeline processing unit 110 is configured such that each processing unit 120 processes image data in the order of the processing units 120a, 120c, and 120d.

この場合、第１ＣＰＵ１０６は、処理部１２０ａの転送先のアドレスとして、処理部１２０ｃのアドレス「０ｘ１０００２０００」を処理部１２０ａのレジスタ１２１に与える。第１ＣＰＵ１０６は、処理部１２０ｃの転送先のアドレスとして、処理部１２０ｄのアドレス「０ｘ１０００３０００」を処理部１２０ｃのレジスタ１２１に与える。第１ＣＰＵ１０６は、処理部１２０ｄの転送先のアドレスとして、データ出力先のアドレス「０ｘ３０００００００」を処理部１２０ｄのレジスタ１２１に与える。   In this case, the first CPU 106 gives the address “0x10002000” of the processing unit 120c to the register 121 of the processing unit 120a as the transfer destination address of the processing unit 120a. The first CPU 106 gives the address “0x1000000000” of the processing unit 120d to the register 121 of the processing unit 120c as the transfer destination address of the processing unit 120c. The first CPU 106 provides the data output destination address “0x30000000” to the register 121 of the processing unit 120d as the transfer destination address of the processing unit 120d.

また、空間制御部１３５は、第１ＣＰＵ１０６からの情報に基づいて、以下の選択動作を実行させるセレクト信号を生成してセレクタ１３２及びセレクタ１３４に出力する。   Further, the space control unit 135 generates a select signal for executing the following selection operation based on the information from the first CPU 106 and outputs the select signal to the selector 132 and the selector 134.

セレクタ１３２ａは、セレクタ１３３からのデータ転送線を処理部１２０ａのデータ入力線に接続する。セレクタ１３２ｃは、セレクタ１３１ａからのデータ転送線を処理部１２０ｃのデータ入力線に接続する。セレクタ１３２ｄは、セレクタ１３１ｃからのデータ転送線を処理部１２０ｄのデータ入力線に接続する。セレクタ１３４は、セレクタ１３１ｄからのデータ転送線を出力画像データの出力線に接続する。   The selector 132a connects the data transfer line from the selector 133 to the data input line of the processing unit 120a. The selector 132c connects the data transfer line from the selector 131a to the data input line of the processing unit 120c. The selector 132d connects the data transfer line from the selector 131c to the data input line of the processing unit 120d. The selector 134 connects the data transfer line from the selector 131d to the output line of the output image data.

第１ＣＰＵ１０６は、空間制御部１３５及びレジスタ１２１を設定することによって、処理部１２０の使用及び不使用を変更することができる。したがって、第１ＣＰＵ１０６は、空間制御部１３５及びレジスタ１２１の設定を変更することで、パイプラインステージの段数を変更することができる。   The first CPU 106 can change the use and non-use of the processing unit 120 by setting the space control unit 135 and the register 121. Therefore, the first CPU 106 can change the number of pipeline stages by changing the settings of the space control unit 135 and the register 121.

本実施例によれば、パイプライン処理部１１０の各パイプラインステージで行う処理の順序やパイプラインステージの段数を容易に変更することができる。したがって、パイプラインステージで行う処理の実行順序の自由度が向上する。   According to the present embodiment, the order of processing performed in each pipeline stage of the pipeline processing unit 110 and the number of stages of pipeline stages can be easily changed. Therefore, the degree of freedom in the execution order of processing performed in the pipeline stage is improved.

例えば、画像処理装置１０２が、画像入力装置１０１で読み取ったカラー画像の色を画像読取装置１００内の処理で使用するための色に合わせる色合わせ処理を行う場合がある。この場合に画像処理装置１０２は、色変更処理、ガンマ変換処理及び強調処理の順序でこれらの処理を実行する。   For example, the image processing apparatus 102 may perform a color matching process that matches the color of the color image read by the image input apparatus 101 with a color that is used for processing in the image reading apparatus 100. In this case, the image processing apparatus 102 executes these processes in the order of the color change process, the gamma conversion process, and the enhancement process.

また、画像処理装置１０２が、最終的に出力する画像データの色空間を所定の空間に変換する色空間変換処理を行う場合がある。この場合に行う処理順序は、ガンマ変換処理、色変更処理、及び強調処理の順であり、上記色合わせ処理と処理順序が異なる。   In some cases, the image processing apparatus 102 performs color space conversion processing for converting the color space of the image data to be finally output into a predetermined space. The processing order performed in this case is the order of gamma conversion processing, color change processing, and enhancement processing, and the processing order is different from the color matching processing.

本実施例によれば、第１ＣＰＵ１０６が処理部１２０による処理順序を変更することによって、あるパイプライン処理部１１０で行う処理を、例えば、上記色合わせ処理から上記色空間変換処理に容易に変更できるようになる。   According to the present embodiment, the first CPU 106 can easily change the processing performed by a certain pipeline processing unit 110 from the color matching processing to the color space conversion processing by changing the processing order of the processing unit 120. It becomes like this.

＜２．第２実施例＞
図４は、画像処理装置１０２の第２例の機能ブロック図である。図２に示す構成要素と同様の構成要素には図２で使用した参照符号と同じ参照符号を付す。画像処理装置１０２は、画像入力装置１０１又は第１画像メモリ１０３から入力される画像データを最前段のパイプラインステージの処理部１２０に入力するための構成を備える。また、画像処理装置１０２は、第１画像メモリ１０３から画像データを読み出し、最前段のパイプラインステージの処理部１２０に入力するための構成を備える。 <2. Second Embodiment>
FIG. 4 is a functional block diagram of a second example of the image processing apparatus 102. Constituent elements similar to those shown in FIG. 2 are assigned the same reference numerals as those used in FIG. The image processing apparatus 102 has a configuration for inputting image data input from the image input apparatus 101 or the first image memory 103 to the processing unit 120 of the first pipeline stage. In addition, the image processing apparatus 102 has a configuration for reading image data from the first image memory 103 and inputting it to the processing unit 120 of the first pipeline stage.

画像処理装置１０２は、最後段のパイプラインステージの処理部１２０から第１画像メモリ１０３に画像データを書き込むための構成を備える。画像処理装置１０２は、パイプライン処理部１１０により処理された後に第１画像メモリ１０３に書き込まれた画像データを、画像処理装置１０２から出力するための構成を備える。   The image processing apparatus 102 has a configuration for writing image data from the processing unit 120 of the last pipeline stage to the first image memory 103. The image processing apparatus 102 has a configuration for outputting, from the image processing apparatus 102, image data that has been processed by the pipeline processing unit 110 and written to the first image memory 103.

なお、以下の説明において最前段のパイプラインステージの処理部を「最前段の処理部」と表記することがある。また、最後段のパイプラインステージの処理部を「最後段の処理部」と表記することがある。   In the following description, the processing unit of the foremost pipeline stage may be referred to as “the foremost processing unit”. Further, the processing unit of the last pipeline stage may be referred to as “the last processing unit”.

このため、画像処理装置１０２は、ブリッジ部１５０とメモリコントローラ１５１を備える。パイプライン処理部１１０は、読出部１４０を備える。共通バス１３０は、マスタ型セレクトコネクタ１３６と、スレーブ型セレクトコネクタ１６１及び１６２を備える。以下の説明において、マスタ型セレクトコネクタ１３６並びにスレーブ型セレクトコネクタ１６１及び１６２を、それぞれ「セレクタ１３６」、「セレクタ１６１」及び「セレクタ１６２」と表記することがある。   Therefore, the image processing apparatus 102 includes a bridge unit 150 and a memory controller 151. The pipeline processing unit 110 includes a reading unit 140. The common bus 130 includes a master type select connector 136 and slave type select connectors 161 and 162. In the following description, the master type select connector 136 and the slave type select connectors 161 and 162 may be referred to as “selector 136”, “selector 161”, and “selector 162”, respectively.

読出部１４０は、メモリコントローラ１５１を介して第１画像メモリ１０３から画像データを読み出しセレクタ１３６へ出力する。セレクタ１３６は、読出部１４０が指定するアドレス情報に従って、読出部１４０が出力される画像データの転送先を、処理部１２０ｂ〜１２０ｄの間で切り替える。   The reading unit 140 reads image data from the first image memory 103 via the memory controller 151 and outputs the image data to the selector 136. The selector 136 switches the transfer destination of the image data output by the reading unit 140 between the processing units 120b to 120d according to the address information specified by the reading unit 140.

セレクタ１３６には、読出部１４０からの画像データの出力線と、セレクタ１３２ｂ〜１３２ｄへのデータ転送線が接続されている。セレクタ１３６は、読出部１４０が指定するアドレス情報に従ってこれらデータ転送線のいずれかを選択して出力線に接続する。   The selector 136 is connected to an output line for image data from the reading unit 140 and a data transfer line to the selectors 132b to 132d. The selector 136 selects one of these data transfer lines according to the address information specified by the reading unit 140 and connects it to the output line.

ブリッジ部１５０は、画像入力装置１０１又は第１画像メモリ１０３から入力される画像データをセレクタ１３３へ出力する。セレクタ１３３は、ブリッジ部１５０が指定するアドレス情報に従って、ブリッジ部１５０によるデータ入力時期において入力画像データの転送先を処理部１２０ｂ〜１２０ｄの間で切り替える。   The bridge unit 150 outputs the image data input from the image input device 101 or the first image memory 103 to the selector 133. The selector 133 switches the transfer destination of the input image data among the processing units 120b to 120d at the data input time by the bridge unit 150 according to the address information specified by the bridge unit 150.

セレクタ１３３には、ブリッジ部１５０との間で画像データを送受信するための第１データ転送線と、セレクタ１３２ｂ〜１３２ｄへ画像データを送信するための第２データ転送線が接続される。ブリッジ部１５０によるデータ入力時期において、セレクタ１３３は、アドレス情報に従ってこれら第２データ転送線のいずれかを選択して第１データ転送線に接続する。   The selector 133 is connected to a first data transfer line for transmitting / receiving image data to / from the bridge unit 150 and a second data transfer line for transmitting image data to the selectors 132b to 132d. At the time of data input by the bridge unit 150, the selector 133 selects one of these second data transfer lines according to the address information and connects it to the first data transfer line.

また、セレクタ１３３には、メモリコントローラ１５１を介して第１画像メモリ１０３から読み出されるデータをセレクタ１６２からセレクタ１３３へ転送する第３データ転送線が接続される。ブリッジ部１５０からのデータ出力時期において、セレクタ１３３は、アドレス情報に従って第３データ転送線と第１データ転送線とを接続する。   The selector 133 is connected to a third data transfer line for transferring data read from the first image memory 103 via the memory controller 151 from the selector 162 to the selector 133. At the time of data output from the bridge unit 150, the selector 133 connects the third data transfer line and the first data transfer line according to the address information.

セレクタ１３２ｂは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｂへ入力する画像データの転送元を、読出部１４０、処理部１２０ｃ及び１２０ｄ並びにブリッジ部１５０の間で切り替える。セレクタ１３２ｂには、処理部１２０ｂへの画像データの入力線と、読出部１４０、セレクタ１３１ｃ及び１３１ｄ並びにセレクタ１３３からのデータ転送線が接続されている。セレクタ１３２ｂは、空間制御部１３５から受信するセレクト信号に従ってこれらデータ転送線のいずれかを選択して入力線に接続する。   The selector 132b switches the transfer source of the image data input to the processing unit 120b among the reading unit 140, the processing units 120c and 120d, and the bridge unit 150 according to a select signal received from the space control unit 135. The selector 132b is connected to an input line for image data to the processing unit 120b and data transfer lines from the reading unit 140, the selectors 131c and 131d, and the selector 133. The selector 132b selects one of these data transfer lines according to the select signal received from the space control unit 135 and connects it to the input line.

同様に、セレクタ１３２ｃは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｃへ入力する画像データの転送元を、読出部１４０、処理部１２０ｂ及び１２０ｄ並びにブリッジ部１５０の間で切り替える。セレクタ１３２ｄは、空間制御部１３５から受信するセレクト信号に従って、処理部１２０ｄへ入力する画像データの転送元を、読出部１４０、処理部１２０ｂ及び１２０ｃ並びにブリッジ部１５０の間で切り替える。   Similarly, the selector 132c switches the transfer source of the image data input to the processing unit 120c among the reading unit 140, the processing units 120b and 120d, and the bridge unit 150 in accordance with the select signal received from the space control unit 135. The selector 132d switches the transfer source of the image data input to the processing unit 120d among the reading unit 140, the processing units 120b and 120c, and the bridge unit 150 in accordance with a select signal received from the space control unit 135.

メモリコントローラ１５１は、第１画像メモリ１０３への画像データの書込動作及び第１画像メモリ１０３からの画像データの読出動作を制御する。メモリコントローラ１５１は、第１画像メモリ１０３からデータを読み出す読出アドレス及びデータを書き込む書込アドレスを指定するためのアドレス線１５２に接続される。   The memory controller 151 controls the writing operation of image data to the first image memory 103 and the reading operation of image data from the first image memory 103. The memory controller 151 is connected to an address line 152 for designating a read address for reading data from the first image memory 103 and a write address for writing data.

セレクタ１６１は、空間制御部１３５からのセレクト信号に従って、読出部１４０、処理部１２０ｂ〜１２０ｄ及びブリッジ部１５０のいずれで第１画像メモリ１０３のアドレスを指定するかを切り替える。   The selector 161 switches between the reading unit 140, the processing units 120 b to 120 d, and the bridge unit 150 specifying the address of the first image memory 103 according to the select signal from the space control unit 135.

セレクタ１６１には、読出部１４０及びブリッジ部１５０がそれぞれ第１画像メモリ１０３の読出アドレスを指定するアドレス線１６０ａ及び１６０ｅが接続される。セレクタ１６１には、処理部１２０ｂ〜１２０ｄがそれぞれ第１画像メモリ１０３の書込アドレスを指定するアドレス線１６０ｂ〜１６０ｄが接続される。   Connected to the selector 161 are address lines 160a and 160e through which the reading unit 140 and the bridge unit 150 specify the reading address of the first image memory 103, respectively. Connected to the selector 161 are address lines 160b to 160d for the processing units 120b to 120d to specify the write address of the first image memory 103, respectively.

セレクタ１６１は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３からのデータ読出時期におけるアドレス線１５２の接続先を、アドレス線１６０ａと１６０ｅの間で切り替える。セレクタ１６１は、セレクト信号に従ってこれらアドレス線１６０ａ及び１６０ｅのいずれかを選択して、アドレス線１５２に接続する。   The selector 161 switches the connection destination of the address line 152 between the address lines 160 a and 160 e at the time of reading data from the first image memory 103 according to the select signal from the space control unit 135. The selector 161 selects one of these address lines 160 a and 160 e according to the select signal and connects it to the address line 152.

セレクタ１６１は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３へのデータ書込時期におけるアドレス線１５２の接続先を、アドレス線１６０ｂ〜１６０ｄの間で切り替える。セレクタ１６１は、セレクト信号に従ってこれらアドレス線１６０ｂ〜１６０ｄのいずれかを選択して、アドレス線１５２に接続する。   The selector 161 switches the connection destination of the address line 152 at the time of writing data to the first image memory 103 between the address lines 160 b to 160 d in accordance with a select signal from the space control unit 135. The selector 161 selects any one of these address lines 160b to 160d according to the select signal and connects it to the address line 152.

セレクタ１３１ｂは、処理部１２０ｂが指定するアドレス情報に従って、処理部１２０ｂから出力される画像データの転送先を、処理部１２０ｃ及び１２０ｄ並びに第１画像メモリ１０３の間で切り替える。セレクタ１３１ｂには、処理部１２０ｂからの画像データの出力線と、セレクタ１３２ｃ、１３２ｄ及び１６２へのデータ転送線が接続されている。セレクタ１３１ｂは、処理部１２０ｂが指定するアドレス情報に従って、これらデータ転送線のいずれかを選択して出力線に接続する。   The selector 131 b switches the transfer destination of the image data output from the processing unit 120 b between the processing units 120 c and 120 d and the first image memory 103 according to the address information specified by the processing unit 120 b. The selector 131b is connected to an output line for image data from the processing unit 120b and data transfer lines to the selectors 132c, 132d, and 162. The selector 131b selects one of these data transfer lines according to the address information specified by the processing unit 120b and connects it to the output line.

同様に、セレクタ１３１ｃは、処理部１２０ｃが指定するアドレス情報に従って、処理部１２０ｃから出力される画像データの転送先を、処理部１２０ｂ及び１２０ｄ並びに第１画像メモリ１０３の間で切り替える。セレクタ１３１ｄは、処理部１２０ｄが指定するアドレス情報に従って、処理部１２０ｄから出力される画像データの転送先を、処理部１２０ｂ及び１２０ｃ並びに第１画像メモリ１０３の間で切り替える。   Similarly, the selector 131c switches the transfer destination of the image data output from the processing unit 120c between the processing units 120b and 120d and the first image memory 103 according to the address information specified by the processing unit 120c. The selector 131d switches the transfer destination of the image data output from the processing unit 120d between the processing units 120b and 120c and the first image memory 103 according to the address information specified by the processing unit 120d.

メモリコントローラ１５１は、第１画像メモリ１０３からの読出データ及び第１画像メモリ１０３からの書込データを転送するためのデータ線１５３に接続される。   The memory controller 151 is connected to a data line 153 for transferring read data from the first image memory 103 and write data from the first image memory 103.

セレクタ１６２は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３からのデータ読出時期における読出データの転送先を、読出部１４０及びブリッジ部１５０との間で切り替える。また、セレクタ１６２は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３へのデータ書込時期における書込データの転送元を、処理部１２０ｂ〜１２０ｄの間で切り替える。   The selector 162 switches the read data transfer destination between the read unit 140 and the bridge unit 150 in accordance with the select signal from the space control unit 135 at the time of reading data from the first image memory 103. Further, the selector 162 switches the write data transfer source at the time of writing data to the first image memory 103 between the processing units 120b to 120d in accordance with a select signal from the space control unit 135.

セレクタ１６２には、読出部１４０へのデータ転送線と、セレクタ１３３への第３データ転送線と、セレクタ１３１ｂ〜１３１ｄからのデータ転送線が接続される。   The selector 162 is connected to a data transfer line to the reading unit 140, a third data transfer line to the selector 133, and data transfer lines from the selectors 131b to 131d.

セレクタ１６２は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３からのデータ読出時期におけるデータ線１５３の接続先を、読出部１４０へのデータ転送線及びセレクタ１３３への第３データ転送線の間で切り替える。セレクタ１６２は、セレクト信号に従って読出部１４０へのデータ転送線及びセレクタ１３３への第３データ転送線のいずれかを選択して、データ線１５３に接続する。   The selector 162 determines the connection destination of the data line 153 at the time of data reading from the first image memory 103 according to the select signal from the space control unit 135, the data transfer line to the reading unit 140, and the third data transfer to the selector 133. Switch between lines. The selector 162 selects either the data transfer line to the reading unit 140 or the third data transfer line to the selector 133 according to the select signal, and connects to the data line 153.

セレクタ１６２は、空間制御部１３５からのセレクト信号に従って、第１画像メモリ１０３へのデータ書込時期におけるデータ線１５３の接続先を、セレクタ１３１ｂ〜１３１ｄからのデータ転送線の間で切り替える。セレクタ１６２は、セレクト信号に従ってこれらのデータ転送線のいずれかを選択して、データ線１５３に接続する。   The selector 162 switches the connection destination of the data line 153 between the data transfer lines from the selectors 131b to 131d in accordance with the select signal from the space control unit 135 at the time of writing data to the first image memory 103. The selector 162 selects one of these data transfer lines according to the select signal and connects to the data line 153.

図５は、読出部１４０の第１例の機能ブロック図である。読出部１４０は、レジスタ１４１と、第１マスタ部１４２と、バッファ１４３と、第２マスタ部１４４を備える。   FIG. 5 is a functional block diagram of a first example of the reading unit 140. The reading unit 140 includes a register 141, a first master unit 142, a buffer 143, and a second master unit 144.

読出部１４０による第１画像メモリ１０３からの画像データの読み出しを行う場合には、第１ＣＰＵ１０６から受信した設定情報がレジスタ１４１に格納される。本実施例では、設定情報は、例えば、読出部１４０が第１画像メモリ１０３から画像データを読み出すアドレス範囲の先頭アドレス及び長さと、読み出した画像データの転送先の処理部１２０のアドレス情報を含んでいてよい。   When the reading unit 140 reads image data from the first image memory 103, the setting information received from the first CPU 106 is stored in the register 141. In this embodiment, the setting information includes, for example, the start address and length of the address range from which the reading unit 140 reads image data from the first image memory 103, and the address information of the processing unit 120 that is the transfer destination of the read image data. You can leave.

第１マスタ部１４２は、第１画像メモリ１０３から画像データを読み出すアドレス範囲の先頭アドレスと長さをレジスタ１４１から取得する。第１マスタ部１４２は、アドレス範囲の先頭アドレス及び長さとこれまで読み出したデータ量に基づいて読出アドレスを決定し、セレクタ１６１へ出力する。   The first master unit 142 acquires from the register 141 the start address and length of the address range for reading image data from the first image memory 103. The first master unit 142 determines a read address based on the start address and length of the address range and the amount of data read so far, and outputs the read address to the selector 161.

セレクタ１６１は、空間制御部１３５からのセレクト信号に従って読出アドレスをメモリコントローラ１５１へ転送する。メモリコントローラ１５１は、第１画像メモリ１０３のこの読出アドレスから画像データを読み出すとセレクタ１６２へ転送する。セレクタ１６２は、空間制御部１３５からのセレクト信号に従って画像データを読出部１４０へ転送する。   The selector 161 transfers the read address to the memory controller 151 in accordance with the select signal from the space control unit 135. When the memory controller 151 reads the image data from the read address of the first image memory 103, the memory controller 151 transfers the image data to the selector 162. The selector 162 transfers the image data to the reading unit 140 in accordance with a select signal from the space control unit 135.

第１マスタ部１４２は、セレクタ１６２から画像データを受信するとバッファ１４３に入力する。バッファ１４３は、画像データを第２マスタ部１４４に入力する。   The first master unit 142 receives the image data from the selector 162 and inputs it to the buffer 143. The buffer 143 inputs the image data to the second master unit 144.

第２マスタ部１４４は、画像データの転送先の処理部１２０のアドレス情報をレジスタ１４１から取得する。第２マスタ部１４４は、レジスタ１４１から取得したアドレス情報をセレクタ１３６に与えることにより、画像データの転送先の処理部１２０を指定する。そして、第２マスタ部１４４は画像データをセレクタ１３６に送信する。   The second master unit 144 acquires the address information of the processing unit 120 that is the transfer destination of the image data from the register 141. The second master unit 144 gives the address information acquired from the register 141 to the selector 136 to designate the processing unit 120 that is the transfer destination of the image data. Then, the second master unit 144 transmits the image data to the selector 136.

図６は、処理部１２０ｂの第２例の機能ブロック図である。他の処理部１２０ｃ及び１２０ｄも同様の構成を有する。図３に示す構成要素と同様の構成要素には図３で使用した参照符号と同じ参照符号を付す。   FIG. 6 is a functional block diagram of a second example of the processing unit 120b. The other processing units 120c and 120d have the same configuration. Constituent elements similar to those shown in FIG. 3 are denoted by the same reference numerals as those used in FIG.

処理部１２０ｂによる第１画像メモリ１０３への画像データの書き込みを行う場合には、第１ＣＰＵ１０６からの設定情報は、画像データを書き込むアドレス範囲の先頭アドレス及び長さを含んでいてよい。また、設定情報は、メモリコントローラ１５１に与えられる共通バス１３０上のアドレス情報を含んでいてよい。   When the image data is written to the first image memory 103 by the processing unit 120b, the setting information from the first CPU 106 may include a head address and a length of an address range in which the image data is written. Further, the setting information may include address information on the common bus 130 given to the memory controller 151.

マスタ部１２４は、第１画像メモリ１０３への画像データの書き込むアドレス範囲の先頭アドレスと長さをレジスタ１２１から取得する。マスタ部１２４は、アドレス範囲の先頭アドレス及び長さとこれまで書き込んだデータ量に基づいて書込アドレスを決定し、セレクタ１６１へ出力する。   The master unit 124 obtains, from the register 121, the start address and length of the address range in which image data is written to the first image memory 103. The master unit 124 determines a write address based on the start address and length of the address range and the amount of data written so far, and outputs it to the selector 161.

また、マスタ部１２４は、メモリコントローラ１５１のアドレス情報をレジスタ１２１から取得する。マスタ部１２４は、レジスタ１２１から取得したメモリコントローラ１５１のアドレス情報をセレクタ１３１ｂに与えることにより第１画像メモリ１０３を転送先に指定する。そして、マスタ部１２４は、処理済みの画像データをセレクタ１３１ｂに送信する。   In addition, the master unit 124 acquires address information of the memory controller 151 from the register 121. The master unit 124 designates the first image memory 103 as a transfer destination by giving the address information of the memory controller 151 acquired from the register 121 to the selector 131b. Then, the master unit 124 transmits the processed image data to the selector 131b.

セレクタ１３１ｂは、アドレス情報に従って画像データをセレクタ１６２に転送し、セレクタ１６２は、空間制御部１３５からのセレクト信号に従って画像データをメモリコントローラ１５１へ転送する。セレクタ１６１は、空間制御部１３５からのセレクト信号に従って書込アドレスをメモリコントローラ１５１へ転送する。メモリコントローラ１５１は、指定された書込アドレスに画像データを書き込む。   The selector 131b transfers the image data to the selector 162 according to the address information, and the selector 162 transfers the image data to the memory controller 151 according to the select signal from the space control unit 135. The selector 161 transfers the write address to the memory controller 151 in accordance with the select signal from the space control unit 135. The memory controller 151 writes the image data to the designated write address.

次に、パイプライン処理部１１０を構成する第１ＣＰＵ１０６の設定例を説明する。図７〜図１０は、パイプライン処理部１１０の構成例の第１例の説明図である。第１例のパイプライン処理部１１０では、ブリッジ部１５０は、画像入力装置１０１又は第１画像メモリ１０３から入力される画像データを受信する。   Next, a setting example of the first CPU 106 configuring the pipeline processing unit 110 will be described. 7 to 10 are explanatory diagrams of a first example of the configuration example of the pipeline processing unit 110. In the pipeline processing unit 110 of the first example, the bridge unit 150 receives image data input from the image input device 101 or the first image memory 103.

ブリッジ部１５０は、画像データを最前段の処理部１２０ｃに入力する。処理部１２０ｃ、１２０ｄ及び１２０ｂの順に、各処理部１２０が画像データを処理する。最後段の処理部１２０ｂが処理済みの画像データを第１画像メモリ１０３に書き込む。処理部１２０ｂ、１２０ｃ及び１２０ｄ並びにメモリコントローラ１５１の転送先の共通バス１３０上のアドレスをそれぞれ以下のように定める。   The bridge unit 150 inputs the image data to the processing unit 120c at the front stage. Each processing unit 120 processes image data in the order of the processing units 120c, 120d, and 120b. The image data processed by the last processing unit 120 b is written in the first image memory 103. The addresses on the common bus 130 of the transfer destinations of the processing units 120b, 120c and 120d and the memory controller 151 are respectively determined as follows.

処理部１２０ｂ：「０ｘ１０００１０００」
処理部１２０ｃ：「０ｘ１０００２０００」
処理部１２０ｄ：「０ｘ１０００３０００」
メモリコントローラ１５１：「０ｘ４０００００００」 Processing unit 120b: “0x10001000”
Processing unit 120c: “0x10002000”
Processing unit 120d: “0x10003000”
Memory controller 151: “0x40000000”

第１ＣＰＵ１０６は、ブリッジ部１５０に対して、処理部１２０ｃのアドレス「０ｘ１０００２０００」をブリッジ部１５０の転送先のアドレスとして指定する。第１ＣＰＵ１０６は、処理部１２０ｃの転送先のアドレスとして、処理部１２０ｄのアドレス「０ｘ１０００３０００」を処理部１２０ｃのレジスタ１２１に与える。   The first CPU 106 designates the address “0x10002000” of the processing unit 120 c as the transfer destination address of the bridge unit 150 to the bridge unit 150. The first CPU 106 gives the address “0x1000000000” of the processing unit 120d to the register 121 of the processing unit 120c as the transfer destination address of the processing unit 120c.

第１ＣＰＵ１０６は、処理部１２０ｄの転送先のアドレスとして、処理部１２０ｂのアドレス「０ｘ１０００１０００」を処理部１２０ｄのレジスタ１２１に与える。第１ＣＰＵ１０６は、処理部１２０ｂの転送先のアドレスとして、メモリコントローラ１５１のアドレス「０ｘ４０００００００」を処理部１２０ｂのレジスタ１２１に与える。また、第１ＣＰＵ１０６は、処理済みの画像データを第１画像メモリ１０３に書き込む書込アドレスを処理部１２０ｂのレジスタ１２１に与える。   The first CPU 106 gives the address “0x10001000” of the processing unit 120b to the register 121 of the processing unit 120d as the transfer destination address of the processing unit 120d. The first CPU 106 gives the address “0x40000000” of the memory controller 151 to the register 121 of the processing unit 120b as the transfer destination address of the processing unit 120b. Further, the first CPU 106 gives a write address for writing the processed image data to the first image memory 103 to the register 121 of the processing unit 120b.

空間制御部１３５は、第１ＣＰＵ１０６からの情報に基づいて、以下の選択動作を実行させるセレクト信号を生成してセレクタ１３２、セレクタ１６１及びセレクタ１６２に出力する。   Based on the information from the first CPU 106, the space control unit 135 generates a select signal for executing the following selection operation and outputs the select signal to the selector 132, the selector 161, and the selector 162.

セレクタ１３２ｃは、セレクタ１３３からのデータ転送線を処理部１２０ｃのデータ入力線に接続する。セレクタ１３２ｄは、セレクタ１３１ｃからのデータ転送線を処理部１２０ｄのデータ入力線に接続する。セレクタ１３２ｂは、セレクタ１３１ｄからのデータ転送線を処理部１２０ｂのデータ入力線に接続する。   The selector 132c connects the data transfer line from the selector 133 to the data input line of the processing unit 120c. The selector 132d connects the data transfer line from the selector 131c to the data input line of the processing unit 120d. The selector 132b connects the data transfer line from the selector 131d to the data input line of the processing unit 120b.

セレクタ１６１は、第１画像メモリ１０３へのデータ書込時期において処理部１２０ｂのアドレス線１６０ｂをアドレス線１５２に接続する。セレクタ１６２は、第１画像メモリ１０３へのデータ書込時期においてセレクタ１３１ｂからのデータ転送線をデータ線１５３に接続する。   The selector 161 connects the address line 160 b of the processing unit 120 b to the address line 152 at the time of writing data to the first image memory 103. The selector 162 connects the data transfer line from the selector 131 b to the data line 153 at the time of data writing to the first image memory 103.

上記設定によって共通バス１３０に下記（１）〜（５）の経路が設定される。   With the above settings, the following routes (1) to (5) are set on the common bus 130.

（１）ブリッジ部１５０は、入力された画像データの転送先として、アドレス「０ｘ１０００２０００」をセレクタ１３３に指定する。セレクタ１３３は、ブリッジ部１５０の第１データ転送線とセレクタ１３２ｃへのデータ転送線を接続する。入力画像データはセレクタ１３２ｃへ転送され、セレクタ１３２ｃを経由して処理部１２０ｃへ入力される（図７）。   (1) The bridge unit 150 specifies the address “0x10002000” to the selector 133 as the transfer destination of the input image data. The selector 133 connects the first data transfer line of the bridge unit 150 and the data transfer line to the selector 132c. The input image data is transferred to the selector 132c and input to the processing unit 120c via the selector 132c (FIG. 7).

（２）処理部１２０ｃの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ｃのマスタ部１２４は、処理済みの画像データの転送先として、アドレス「０ｘ１０００３０００」をセレクタ１３１ｃに指定する。セレクタ１３１ｃは、処理部１２０ｃの画像データの出力線と、セレクタ１３２ｄへのデータ転送線を接続する。画像データはセレクタ１３２ｄへ転送され、セレクタ１３２ｄを経由して処理部１２０ｄへ入力される（図８）。   (2) The image processing unit 123 of the processing unit 120c performs image processing on the input image. The master unit 124 of the processing unit 120c designates the address “0x10003000” to the selector 131c as the transfer destination of the processed image data. The selector 131c connects the image data output line of the processing unit 120c and the data transfer line to the selector 132d. The image data is transferred to the selector 132d and input to the processing unit 120d via the selector 132d (FIG. 8).

（３）処理部１２０ｄの画像処理部１２３は入力された画像に画像処理を施す。処理部１２０ｄのマスタ部１２４は、処理済みの画像データの転送先として、アドレス「０ｘ１０００１０００」をセレクタ１３１ｄに指定する。セレクタ１３１ｄは、処理部１２０ｄの画像データの出力線と、セレクタ１３２ｂへのデータ転送線を接続する。画像データはセレクタ１３２ｂへ転送され、セレクタ１３２ｂを経由して処理部１２０ｂへ入力される（図９）。   (3) The image processing unit 123 of the processing unit 120d performs image processing on the input image. The master unit 124 of the processing unit 120d designates the address “0x10001000” to the selector 131d as the transfer destination of the processed image data. The selector 131d connects the image data output line of the processing unit 120d and the data transfer line to the selector 132b. The image data is transferred to the selector 132b and input to the processing unit 120b via the selector 132b (FIG. 9).

（４）処理部１２０ｂの画像処理部１２３は、入力された画像に画像処理を施す。処理部１２０ｂのマスタ部１２４は、処理済みの画像データを第１画像メモリ１０３に書き込む書込アドレスをアドレス線１６０ｂにセットする。セレクタ１６１は、処理部１２０ｂにより指定された書込アドレスをメモリコントローラ１５１へ転送する（図１０）。   (4) The image processing unit 123 of the processing unit 120b performs image processing on the input image. The master unit 124 of the processing unit 120b sets a write address for writing the processed image data in the first image memory 103 to the address line 160b. The selector 161 transfers the write address designated by the processing unit 120b to the memory controller 151 (FIG. 10).

（５）処理部１２０ｂのマスタ部１２４は、処理済みの画像データの転送先として、アドレス「０ｘ４０００００００」をセレクタ１３１ｂに指定する。セレクタ１３１ｂは、処理部１２０ｂの画像データの出力線と、セレクタ１６２へのデータ転送線を接続する。画像データはセレクタ１６２へ転送され、セレクタ１６２を経由してメモリコントローラ１５１に転送される。メモリコントローラ１５１は、指定された書込アドレスに画像データを書き込む（図１０）。   (5) The master unit 124 of the processing unit 120b designates the address “0x40000000” to the selector 131b as the transfer destination of the processed image data. The selector 131 b connects the image data output line of the processing unit 120 b and the data transfer line to the selector 162. The image data is transferred to the selector 162 and transferred to the memory controller 151 via the selector 162. The memory controller 151 writes the image data at the designated write address (FIG. 10).

図１１及び図１２は、パイプライン処理部１１０の構成例の第２例の説明図である。第２例のパイプライン処理部１１０では、読出部１４０は、第１画像メモリ１０３から画像データを読み出して、画像データを最前段の処理部１２０ｃに入力する。処理部１２０ｃ、１２０ｄ及び１２０ｂの順に、各処理部１２０が画像データを処理する。最後段の処理部１２０ｂが処理済みの画像データを第１画像メモリ１０３に書き込む。   11 and 12 are explanatory diagrams of a second example of the configuration example of the pipeline processing unit 110. FIG. In the pipeline processing unit 110 of the second example, the reading unit 140 reads the image data from the first image memory 103 and inputs the image data to the processing unit 120c at the front stage. Each processing unit 120 processes image data in the order of the processing units 120c, 120d, and 120b. The image data processed by the last processing unit 120 b is written in the first image memory 103.

第１ＣＰＵ１０６は、読出部１４０の転送先のアドレスとして、処理部１２０ｃのアドレス「０ｘ１０００２０００」を読出部１４０のレジスタ１４１に与える。第１ＣＰＵ１０６は、第１画像メモリ１０３から画像データを読み出す読出アドレスを読出部１４０のレジスタ１４１に与える。処理部１２０ｂ〜１２０ｄのレジスタ１２１に与えられる設定は、第１例の構成例と同様である。   The first CPU 106 gives the address “0x10002000” of the processing unit 120 c to the register 141 of the reading unit 140 as the transfer destination address of the reading unit 140. The first CPU 106 gives a read address for reading image data from the first image memory 103 to the register 141 of the reading unit 140. The settings given to the registers 121 of the processing units 120b to 120d are the same as in the configuration example of the first example.

空間制御部１３５は、第１ＣＰＵ１０６からの情報に基づいて、以下の選択動作を実行させるセレクト信号を生成してセレクタ１３２ｃ、セレクタ１６１及びセレクタ１６２に出力する。   Based on information from the first CPU 106, the space control unit 135 generates a select signal for executing the following selection operation and outputs the select signal to the selector 132c, the selector 161, and the selector 162.

セレクタ１３２ｃは、セレクタ１３６からのデータ転送線を処理部１２０ｃのデータ入力線に接続する。セレクタ１３２ｂ及び１３２ｄの接続状態は、第１例の構成例と同様である。   The selector 132c connects the data transfer line from the selector 136 to the data input line of the processing unit 120c. The connection state of the selectors 132b and 132d is the same as that of the configuration example of the first example.

セレクタ１６１は、第１画像メモリ１０３からのデータ読出時期において読出部１４０のアドレス線１６０ａをアドレス線１５２に接続する。セレクタ１６１は、第１画像メモリ１０３へのデータ書込時期において処理部１２０ｂのアドレス線１６０ｂをアドレス線１５２に接続する。   The selector 161 connects the address line 160 a of the reading unit 140 to the address line 152 at the time of reading data from the first image memory 103. The selector 161 connects the address line 160 b of the processing unit 120 b to the address line 152 at the time of writing data to the first image memory 103.

セレクタ１６２は、第１画像メモリ１０３からのデータ読出時期において読出部１４０へのデータ転送線をデータ線１５３に接続する。セレクタ１６２は、第１画像メモリ１０３へのデータ書込時期においてセレクタ１３１ｂからのデータ転送線をデータ線１５３に接続する。   The selector 162 connects the data transfer line to the reading unit 140 to the data line 153 at the time of reading data from the first image memory 103. The selector 162 connects the data transfer line from the selector 131 b to the data line 153 at the time of data writing to the first image memory 103.

上記設定によって共通バス１３０に下記（６）〜（８）の経路が設定される。   With the above settings, the following routes (6) to (8) are set in the common bus 130.

（６）読出部１４０の第１マスタ部１４２は、入力する画像データを第１画像メモリ１０３から読み出す読出アドレスをアドレス線１６０ａにセットする。セレクタ１６１は、読出部１４０により指定された読出アドレスをメモリコントローラ１５１へ転送する（図１１）。   (6) The first master unit 142 of the reading unit 140 sets a read address for reading input image data from the first image memory 103 to the address line 160a. The selector 161 transfers the read address designated by the read unit 140 to the memory controller 151 (FIG. 11).

（７）メモリコントローラ１５１は、第１画像メモリ１０３のこの読出アドレスから画像データを読み出すとセレクタ１６２へ転送する。画像データは、セレクタ１６２を経由して読出部１４０へ入力される（図１１）。   (7) When the memory controller 151 reads the image data from the read address of the first image memory 103, the memory controller 151 transfers it to the selector 162. The image data is input to the reading unit 140 via the selector 162 (FIG. 11).

（８）読出部１４０の第２マスタ部１４４は、読み出した画像データの転送先として、アドレス「０ｘ１０００２０００」をセレクタ１３６に指定する。セレクタ１３６は、読出部１４０の画像データの出力線と、セレクタ１３２ｃへのデータ転送線を接続する。画像データはセレクタ１３２ｃへ転送され、セレクタ１３２ｃを経由して処理部１２０ｃへ入力される（図１２）。その後のパイプライン処理部１１０の動作は、図８〜図１０を参照して説明した上記動作と同様である。   (8) The second master unit 144 of the reading unit 140 designates the address “0x10002000” to the selector 136 as the transfer destination of the read image data. The selector 136 connects the image data output line of the reading unit 140 and the data transfer line to the selector 132c. The image data is transferred to the selector 132c and input to the processing unit 120c via the selector 132c (FIG. 12). The subsequent operation of the pipeline processing unit 110 is the same as the above-described operation described with reference to FIGS.

図１３は、パイプライン処理部１１０の構成例の第３例の説明図である。第３例のパイプライン処理部１１０では、パイプライン処理部１１０により処理された後に第１画像メモリ１０３に書き込まれた画像データを、ブリッジ部１５０が読み出して、画像処理装置１０２から出力する。   FIG. 13 is an explanatory diagram of a third example of the configuration example of the pipeline processing unit 110. In the pipeline processing unit 110 of the third example, the bridge unit 150 reads out the image data that has been processed by the pipeline processing unit 110 and then written in the first image memory 103 and outputs it from the image processing apparatus 102.

なお、上記の第１例の構成に下記の第３例の構成を加えてもよい。この場合に、画像入力装置１０１又は第１画像メモリ１０３から入力画像データを受信するブリッジ部１５０が、処理済みの画像データを第１画像メモリ１０３から読み出して、パイプライン処理部１１０から出力する。   The configuration of the following third example may be added to the configuration of the first example. In this case, the bridge unit 150 that receives the input image data from the image input device 101 or the first image memory 103 reads the processed image data from the first image memory 103 and outputs it from the pipeline processing unit 110.

第１ＣＰＵ１０６は、第１画像メモリ１０３から読み出された画像データを送信する転送元のアドレスとして、メモリコントローラ１５１のアドレス「０ｘ４０００００００」を、ブリッジ部１５０に対して指定する。また、第１ＣＰＵ１０６は、第１画像メモリ１０３から画像データを読み出す読出アドレスを、ブリッジ部１５０に対して指定する。   The first CPU 106 specifies the address “0x40000000” of the memory controller 151 to the bridge unit 150 as an address of a transfer source that transmits the image data read from the first image memory 103. Further, the first CPU 106 designates a read address for reading image data from the first image memory 103 to the bridge unit 150.

空間制御部１３５は、第１ＣＰＵ１０６からの情報に基づいて、以下の選択動作を実行させるセレクト信号を生成してセレクタ１６１及び１６２に出力する。セレクタ１６１は、第１画像メモリ１０３からのデータ読出時期においてブリッジ部１５０のアドレス線１６０ｅをアドレス線１５２に接続する。セレクタ１６２は、第１画像メモリ１０３からのデータ読出時期においてデータ線１５３を、セレクタ１３３への第３データ転送線に接続する。   Based on the information from the first CPU 106, the space control unit 135 generates a select signal for executing the following selection operation and outputs the select signal to the selectors 161 and 162. The selector 161 connects the address line 160 e of the bridge unit 150 to the address line 152 at the time of reading data from the first image memory 103. The selector 162 connects the data line 153 to the third data transfer line to the selector 133 at the time of reading data from the first image memory 103.

上記設定によって共通バス１３０に下記（９）及び（１０）の経路が設定される。   With the above settings, the following routes (9) and (10) are set in the common bus 130.

（９）ブリッジ部１５０は、出力する画像データを第１画像メモリ１０３から読み出す読出アドレスをアドレス線１６０ｅにセットする。セレクタ１６１は、ブリッジ部１５０により指定された読出アドレスをメモリコントローラ１５１へ転送する（図１３）。   (9) The bridge unit 150 sets a read address for reading the output image data from the first image memory 103 to the address line 160e. The selector 161 transfers the read address designated by the bridge unit 150 to the memory controller 151 (FIG. 13).

（１０）ブリッジ部１５０は、第１画像メモリ１０３から読み出された画像データを送信するメモリコントローラ１５１のアドレス「０ｘ３０００００００」をセレクタ１３３に指定する。メモリコントローラ１５１は、第１画像メモリ１０３の読出アドレスから画像データを読み出すとセレクタ１６２へ転送する。画像データは、セレクタ１６２を経由してセレクタ１３３へ転送される。画像データは、セレクタ１３３を経由してブリッジ部１５０に入力される（図１３）。   (10) The bridge unit 150 specifies the address “0x30000000” of the memory controller 151 to which the image data read from the first image memory 103 is transmitted to the selector 133. When the memory controller 151 reads image data from the read address of the first image memory 103, the memory controller 151 transfers the image data to the selector 162. The image data is transferred to the selector 133 via the selector 162. The image data is input to the bridge unit 150 via the selector 133 (FIG. 13).

本実施例によれば、ブリッジ部１５０を介して入力した画像データを、最前段の処理部に設定された任意の処理部１２０に入力することができる。また、最後段の処理部に設定された任意の処理部１２０により第１画像メモリ１０３に書き込まれた画像データをブリッジ部１５０から出力することができる。   According to the present embodiment, the image data input via the bridge unit 150 can be input to the arbitrary processing unit 120 set as the processing unit at the front stage. Further, the image data written in the first image memory 103 by the arbitrary processing unit 120 set as the last processing unit can be output from the bridge unit 150.

また、本実施例によれば、読出部１４０が第１画像メモリ１０３から画像データを読み出して、最前段の処理部に設定された任意の処理部１２０に入力することができる。第１画像メモリ１０３から画像データを読み出すための第１マスタ部１４２を読出部１４０のみに設けることで、第１画像メモリ１０３から画像データを読み出す機能を処理部１２０毎に設ける冗長な構成が省かれる。なお、各処理部１２０が読出部１４０と同様に第１マスタ部１４２を備え、処理部１２０が第１画像メモリから画像データを読み出すように第２実施例を変形してもよい。   Further, according to the present embodiment, the reading unit 140 can read image data from the first image memory 103 and input the image data to an arbitrary processing unit 120 set as the processing unit at the foremost stage. By providing the first master unit 142 for reading image data from the first image memory 103 only in the reading unit 140, a redundant configuration in which the function of reading image data from the first image memory 103 is provided for each processing unit 120 is omitted. It is burned. Note that the second embodiment may be modified such that each processing unit 120 includes the first master unit 142 similarly to the reading unit 140 and the processing unit 120 reads image data from the first image memory.

＜３．第３実施例＞
図１４は、画像処理装置１０２の第３例の機能ブロック図である。画像処理装置１０２は、複数のパイプライン処理部１１０ａ〜１１０ｃを備える。図４に示す構成要素と同様の構成要素には、図４で使用した参照符号と同じ参照符号を付す。 <3. Third Example>
FIG. 14 is a functional block diagram of a third example of the image processing apparatus 102. The image processing apparatus 102 includes a plurality of pipeline processing units 110a to 110c. Components similar to those shown in FIG. 4 are denoted by the same reference numerals as those used in FIG.

パイプライン処理部１１０ａは、読出部１４０ａと処理部１２０ａ〜１２０ｃと共通バス１３０ａを備える。パイプライン処理部１１０ｂは、読出部１４０ｂと処理部１２０ｄ〜１２０ｆと共通バス１３０ｂを備える。パイプライン処理部１１０ｃは、読出部１４０ｃと処理部１２０ｇ〜１２０ｉと共通バス１３０ｃを備える。   The pipeline processing unit 110a includes a reading unit 140a, processing units 120a to 120c, and a common bus 130a. The pipeline processing unit 110b includes a reading unit 140b, processing units 120d to 120f, and a common bus 130b. The pipeline processing unit 110c includes a reading unit 140c, processing units 120g to 120i, and a common bus 130c.

パイプライン処理部１１０ａ、読出部１４０ａ、処理部１２０ａ〜１２０ｃ及び共通バス１３０ａの構成は、図４のパイプライン処理部１１０、読出部１４０、処理部１２０ｂ〜１２０ｄ及び共通バス１３０の構成とそれぞれ同じである。パイプライン処理部１１０ｂ及び１１０ｃの構成は、パイプライン処理部１１０ａと同様である。   The configurations of the pipeline processing unit 110a, the reading unit 140a, the processing units 120a to 120c, and the common bus 130a are the same as the configurations of the pipeline processing unit 110, the reading unit 140, the processing units 120b to 120d, and the common bus 130 of FIG. It is. The configuration of the pipeline processing units 110b and 110c is the same as that of the pipeline processing unit 110a.

なお、以下の説明で、パイプライン処理部１１０ａ〜１１０ｃを総称して「パイプライン処理部１１０」と表記することがある。処理部１２０ａ〜１２０ｉを総称して「処理部１２０」と表記することがある。読出部１４０ａ〜１４０ｃを総称して「読出部１４０」と表記することがある。共通バス１３０ａ〜１３０ｃを総称して「共通バス１３０」と表記することがある。   In the following description, the pipeline processing units 110a to 110c may be collectively referred to as “pipeline processing unit 110”. The processing units 120a to 120i may be collectively referred to as “processing unit 120”. The reading units 140a to 140c may be collectively referred to as “reading unit 140”. The common buses 130a to 130c may be collectively referred to as “common bus 130”.

パイプライン処理部１１０の各々は、パイプライン処理部１１０ａ、１１０ｂ及び１１０ｃの順で、ブリッジ部１５０から入力された画像データを処理する。なお、パイプライン処理部の順番を変えるように設定することも可能である。   Each of the pipeline processing units 110 processes the image data input from the bridge unit 150 in the order of the pipeline processing units 110a, 110b, and 110c. It is also possible to set so that the order of the pipeline processing units is changed.

画像処理装置１０２は、ブリッジ部１５０と接続する共通バス１３０を、共通バス１３０ａ〜１３０ｃの間で切り替えるセレクタ１５４を備える。セレクタ１５４は、第１ＣＰＵ１０６による設定に従って空間制御部１３５が生成するセレクト信号に従って、ブリッジ部１５０と共通バス１３０ａを接続する。   The image processing apparatus 102 includes a selector 154 that switches the common bus 130 connected to the bridge unit 150 between the common buses 130a to 130c. The selector 154 connects the bridge unit 150 and the common bus 130 a according to a select signal generated by the space control unit 135 according to the setting by the first CPU 106.

第１ＣＰＵ１０６は、各パイプライン処理部１１０の処理後の画像データを第１画像メモリ１０３に書き込む書込アドレスの範囲を、各パイプライン処理部１１０の最後段の処理部１２０に対してそれぞれ指定する。   The first CPU 106 specifies a range of write addresses for writing image data processed by each pipeline processing unit 110 in the first image memory 103 to the processing unit 120 at the last stage of each pipeline processing unit 110. .

第１ＣＰＵ１０６は、第１画像メモリ１０３から画像データを読み出す読み出しアドレスの範囲として、パイプライン処理部１１０ａが画像データを書き込むアドレス範囲を、その後段のパイプライン処理部１１０ｂの読出部１４０ｂに対して指定する。第１ＣＰＵ１０６は、パイプライン処理部１１０ｂが画像データを書き込むアドレス範囲を、読み出しアドレスの範囲として読出部１４０ｃに対して指定する。   The first CPU 106 designates, as a read address range for reading image data from the first image memory 103, an address range in which the pipeline processing unit 110a writes image data to the reading unit 140b of the subsequent pipeline processing unit 110b. To do. The first CPU 106 designates the address range in which the pipeline processing unit 110b writes the image data to the reading unit 140c as a reading address range.

第１ＣＰＵ１０６は、パイプライン処理部１１０ｃが画像データを書き込むアドレス範囲を、読み出しアドレスの範囲としてブリッジ部１５０に対して指定する。   The first CPU 106 specifies an address range in which the pipeline processing unit 110c writes image data to the bridge unit 150 as a read address range.

以上のように、セレクタ１５４の接続状態及び各パイプライン処理部１１０の書込アドレスと読出アドレスが設定されることで、ブリッジ部１５０から入力された画像データはパイプライン処理部１１０ａに入力される。パイプライン処理部１１０ａで処理された画像データは、第１画像メモリ１０３を経由してパイプライン処理部１１０ｂに入力され、パイプライン処理部１１０ｂで処理される。   As described above, the connection state of the selector 154 and the write address and read address of each pipeline processing unit 110 are set, so that the image data input from the bridge unit 150 is input to the pipeline processing unit 110a. . The image data processed by the pipeline processing unit 110a is input to the pipeline processing unit 110b via the first image memory 103, and is processed by the pipeline processing unit 110b.

パイプライン処理部１１０ｂで処理された画像データは、第１画像メモリ１０３を経由してパイプライン処理部１１０ｃに入力され、パイプライン処理部１１０ｃで処理される。パイプライン処理部１１０ｃで処理された画像データは、第１画像メモリ１０３及び共通バス１３０ａを経由してブリッジ部１５０から出力される。   The image data processed by the pipeline processing unit 110b is input to the pipeline processing unit 110c via the first image memory 103, and is processed by the pipeline processing unit 110c. The image data processed by the pipeline processing unit 110c is output from the bridge unit 150 via the first image memory 103 and the common bus 130a.

本実施例によれば、最前段の処理部及び最後段の処理部が任意に設定されるパイプライン処理部１１０を複数連結することができる。また、第１ＣＰＵ１０６は、空間制御部１３５並びにレジスタ１２１及び１４１の設定を変更することで、パイプライン処理部１１０間の処理順序及びパイプライン処理部１１０の接続数を変更することができる。   According to the present embodiment, it is possible to connect a plurality of pipeline processing units 110 in which the first processing unit and the last processing unit are arbitrarily set. Further, the first CPU 106 can change the processing order between the pipeline processing units 110 and the number of connections of the pipeline processing units 110 by changing the settings of the space control unit 135 and the registers 121 and 141.

＜４．第４実施例＞
図１５は、図１４に示す画像処理装置１０２の読出部１４０ｂの一例の機能ブロック図である。他の読出部１４０ａ及び１４０ｃも同様の構成を有する。図１６は、図１４に示す画像処理装置１０２の処理部１２０ｃの一例の機能ブロック図である。他の処理部１２０ａ、１２０ｂ及び１２０ｄ〜１２０ｉも同様の構成を有する。処理部１２０ｃが、パイプライン処理部１１０ａの最後段の処理部である場合を想定する。図５及び図６に示す構成要素と同様の構成要素には、図５及び図６で使用した参照符号と同じ参照符号を付す。 <4. Fourth Embodiment>
FIG. 15 is a functional block diagram illustrating an example of the reading unit 140b of the image processing apparatus 102 illustrated in FIG. The other reading units 140a and 140c have the same configuration. FIG. 16 is a functional block diagram illustrating an example of the processing unit 120c of the image processing apparatus 102 illustrated in FIG. The other processing units 120a, 120b, and 120d to 120i have the same configuration. Assume that the processing unit 120c is the last processing unit of the pipeline processing unit 110a. Components similar to those shown in FIGS. 5 and 6 are denoted by the same reference symbols as those used in FIGS. 5 and 6.

第１画像メモリ１０３を経由して前段のパイプライン処理部１１０ａと後段のパイプライン処理部１１０ｂの間で画像データを転送する場合、読出部１４０ｂは書込が行われたアドレスからデータを読み出す。このため、読出部１４０ｂは読出アドレスが書込アドレスを追い越さないようにデータの読み出しを制御する。   When transferring image data between the preceding pipeline processing unit 110a and the subsequent pipeline processing unit 110b via the first image memory 103, the reading unit 140b reads the data from the address where writing has been performed. Therefore, the reading unit 140b controls reading of data so that the read address does not overtake the write address.

処理部１２０ｃは、書込アドレスが後段のパイプライン処理部１１０ｂの読出アドレスを追い越して、まだ読み出されていないデータが上書きされないようにデータの書き込みを制御する。   The processing unit 120c controls data writing so that data that has not yet been read is overwritten by overwriting the read address of the pipeline processing unit 110b in the subsequent stage.

このため、読出部１４０ｂは、読出量通知部１４５と、書込手段選択部１４６と、読出停止部１４７を備える。処理部１２０ｃは、書込量通知部１２５と、読出手段選択部１２６と、書込停止部１２７を備える。   Therefore, the reading unit 140b includes a read amount notification unit 145, a writing means selection unit 146, and a read stop unit 147. The processing unit 120 c includes a writing amount notification unit 125, a reading unit selection unit 126, and a writing stop unit 127.

読出部１４０ｂのレジスタ１４１には、前段のパイプライン処理部１１０ａの最後段の処理部１２０ｃの指定情報と、所定数の画素からなる１ラインの画素数の指定情報が格納される。ラインの画素数は、例えば画像データの主方向の画素数であってよい。これら指定情報は第１ＣＰＵ１０６によって指定される。   The register 141 of the reading unit 140b stores designation information for the last processing unit 120c of the preceding pipeline processing unit 110a and designation information for the number of pixels in one line including a predetermined number of pixels. The number of pixels in the line may be, for example, the number of pixels in the main direction of the image data. Such designation information is designated by the first CPU 106.

読出部１４０のバッファ１４３は、読出部１４０が第１画像メモリ１０３から読み出した画像データのデータ量を、読出量通知部１４５及びに読出停止部１４７に通知する。読出量通知部１４５及び読出停止部１４７は、読み出した画像データのデータ量とラインの画素数に基づき第１画像メモリ１０３から読み出されたライン数を算出する。読出量通知部１４５は、読み出されたライン数を示す読出量を、他のパイプライン処理部１１０ａ及び１１０ｃの処理部１２０へ通知する。各読出部１４０と、他のパイプライン処理部１１０の処理部１２０との間は、読出量を通知するための読出量通知回線１７１で接続される。   The buffer 143 of the reading unit 140 notifies the reading amount notifying unit 145 and the reading stopping unit 147 of the data amount of the image data read from the first image memory 103 by the reading unit 140. The read amount notification unit 145 and the read stop unit 147 calculate the number of lines read from the first image memory 103 based on the data amount of the read image data and the number of pixels of the line. The read amount notification unit 145 notifies the read amount indicating the number of lines read to the processing units 120 of the other pipeline processing units 110a and 110c. Each readout unit 140 and the processing unit 120 of another pipeline processing unit 110 are connected by a readout amount notification line 171 for notifying the readout amount.

また、ブリッジ部１５０と各パイプライン処理部１１０の処理部１２０との間も、ブリッジ部１５０が第１画像メモリ１０３から読み出した読出量を通知するための読出量通知回線１７１で接続される。   Further, the bridge unit 150 and the processing unit 120 of each pipeline processing unit 110 are also connected by a read amount notification line 171 for notifying the read amount read from the first image memory 103 by the bridge unit 150.

処理部１２０ｃのレジスタ１２１には、処理部１２０ｃが第１画像メモリ１０３に書き込んだ画像データを読み出す後段装置の指定情報と、１ラインの画素数の指定情報が格納される。これら指定情報は第１ＣＰＵ１０６によって指定される。   The register 121 of the processing unit 120c stores designation information for a subsequent apparatus that reads image data written by the processing unit 120c into the first image memory 103, and designation information for the number of pixels in one line. Such designation information is designated by the first CPU 106.

例えば、パイプライン処理部１１０ａの処理の直後に後段のパイプライン処理部１１０ｂが処理を行う場合には、後段装置は、パイプライン処理部１１０ｂの読出部１４０ｂである。例えば、パイプライン処理部１１０ａの処理の直後にブリッジ部１５０が第１画像メモリ１０３から画像データを読み出して出力する場合には、後段装置はブリッジ部１５０である。   For example, when the downstream pipeline processing unit 110b performs processing immediately after the processing of the pipeline processing unit 110a, the subsequent stage device is the reading unit 140b of the pipeline processing unit 110b. For example, when the bridge unit 150 reads out and outputs image data from the first image memory 103 immediately after the processing of the pipeline processing unit 110 a, the subsequent apparatus is the bridge unit 150.

処理部１２０ｃの画像処理部１２３は、処理部１２０ｃが第１画像メモリ１０３に書き込んだ画像データのデータ量を、書込量通知部１２５及び書込停止部１２７に通知する。書込量通知部１２５及び書込停止部１２７は、書き込んだ画像データのデータ量とラインの画素数に基づき第１画像メモリ１０３に書き込まれたライン数を算出する。書込量通知部１２５は、書き込まれたライン数を示す書込量を、他のパイプライン処理部１１０ｂ及び１１０ｃの読出部１４０へ通知する。各処理部１２０と、他のパイプライン処理部１１０の読出部１４０との間は、書込量を通知するための書込量通知回線１７２で接続される。   The image processing unit 123 of the processing unit 120 c notifies the writing amount notification unit 125 and the writing stop unit 127 of the data amount of the image data written in the first image memory 103 by the processing unit 120 c. The writing amount notifying unit 125 and the writing stopping unit 127 calculate the number of lines written in the first image memory 103 based on the data amount of the written image data and the number of pixels of the line. The writing amount notifying unit 125 notifies the writing amount indicating the number of lines written to the reading units 140 of the other pipeline processing units 110b and 110c. Each processing unit 120 and the reading unit 140 of another pipeline processing unit 110 are connected by a writing amount notification line 172 for notifying the writing amount.

また、ブリッジ部１５０と各パイプライン処理部１１０の処理部１２０との間も、処理部１２０が第１画像メモリ１０３に書き込んだ書込量を通知するための書込量通知回線１７２で接続される。   The bridge unit 150 and the processing unit 120 of each pipeline processing unit 110 are also connected by a writing amount notification line 172 for notifying the writing amount written by the processing unit 120 in the first image memory 103. The

読出部１４０の書込手段選択部１４６は、前段のパイプライン処理部１１０ａの最後段の処理部１２０ｃの書込量が通知される書込量通知回線１７２を選択し、選択された回線で通知された書込量を読出停止部１４７に通知する。処理部１２０ｃの読出手段選択部１２６は、後段装置の読出量が通知される読出量通知回線１７１を選択し、選択された回線で通知された読出量を書込停止部１２７に通知する。   The writing means selection unit 146 of the reading unit 140 selects the writing amount notification line 172 to which the writing amount of the last processing unit 120c of the preceding pipeline processing unit 110a is notified, and notifies the selected line via the selected line. The read stop unit 147 is notified of the written amount. The reading means selection unit 126 of the processing unit 120c selects the read amount notification line 171 to which the read amount of the subsequent apparatus is notified, and notifies the write stop unit 127 of the read amount notified through the selected line.

図１７は、画像処理装置１０２の第４例の機能ブロック図である。図１７は、全ての読出量通知回線１７１のうち読出手段選択部１２６によって選択されたものの接続関係を示している。また、図１７は全ての書込量通知回線１７２のうち書込手段選択部１４６によって選択されたものの接続関係を示している。図１７の接続関係は、パイプライン処理部１１０ａ〜１１０ｃの最後段の処理部が、それぞれ処理部１２０ｃ、１２０ｆ及び１２０ｉである場合の例示である。   FIG. 17 is a functional block diagram of a fourth example of the image processing apparatus 102. FIG. 17 shows the connection relationship of all of the readout amount notification lines 171 selected by the readout means selection unit 126. FIG. 17 shows the connection relationship of all the write amount notification lines 172 selected by the writing means selection unit 146. The connection relationship in FIG. 17 is an example when the last processing units of the pipeline processing units 110a to 110c are the processing units 120c, 120f, and 120i, respectively.

読出部１４０ｂと処理部１２０ｃとが読出量通知回線１７１及び書込量通知回線１７２で接続される。読出部１４０ｃと処理部１２０ｆとが読出量通知回線１７１及び書込量通知回線１７２で接続される。ブリッジ部１５０と処理部１２０ｉとが読出量通知回線１７１及び書込量通知回線１７２で接続される。   The reading unit 140b and the processing unit 120c are connected by a read amount notification line 171 and a write amount notification line 172. The reading unit 140c and the processing unit 120f are connected by a read amount notification line 171 and a write amount notification line 172. The bridge unit 150 and the processing unit 120 i are connected by a read amount notification line 171 and a write amount notification line 172.

図１５及び図１６を参照する。読出停止部１４７は、読出部１４０ｂが第１画像メモリ１０３から読み出した読出量と、書込手段選択部１４６から通知される書込量を比較する。読出停止部１４７は、読出量が書込量以上になる場合には第１画像メモリ１０３からの画像データの読み出しを停止する。読出停止部１４７は、読出量が書込量未満の場合には第１画像メモリ１０３からの画像データの読み出しを許可する。   Please refer to FIG. 15 and FIG. The read stop unit 147 compares the read amount read from the first image memory 103 by the read unit 140b with the write amount notified from the writing means selection unit 146. The read stop unit 147 stops reading image data from the first image memory 103 when the read amount is equal to or greater than the write amount. The read stop unit 147 permits reading of image data from the first image memory 103 when the read amount is less than the write amount.

書込停止部１２７は、処理部１２０ｃが第１画像メモリ１０３へ書き込んだ書込量と、読出手段選択部１２６から通知される読出量を比較する。書込停止部１２７は、書込量が読出量以上になる場合には第１画像メモリ１０３への画像データの書き込みを停止する。書込停止部１２７は、書込量が読出量未満の場合には第１画像メモリ１０３への画像データの書き込みを許可する。   The write stop unit 127 compares the write amount written to the first image memory 103 by the processing unit 120c with the read amount notified from the reading means selection unit 126. The writing stop unit 127 stops writing image data to the first image memory 103 when the writing amount is equal to or larger than the reading amount. The writing stop unit 127 permits writing of image data to the first image memory 103 when the writing amount is less than the reading amount.

本実施例によれば、第１画像メモリ１０３を経由して複数のパイプライン処理部１１０間で画像データを転送する場合、有効データの書き込みがまだ行われていないアドレスからの無効データの読出が防止できる。また、有効データの読み出しがまだ行われていないアドレスへのデータの上書きが防止される。   According to the present embodiment, when image data is transferred between a plurality of pipeline processing units 110 via the first image memory 103, invalid data is read from an address where valid data has not yet been written. Can be prevented. Further, overwriting of data to an address where valid data has not yet been read is prevented.

＜５．第５実施例＞
図１８は、画像処理システム１のハードウェア構成の第２例の説明図である。図１に示す構成要素と同様の構成要素には図１で使用した参照符号と同じ参照符号を付す。 <5. Fifth embodiment>
FIG. 18 is an explanatory diagram of a second example of the hardware configuration of the image processing system 1. Constituent elements similar to those shown in FIG. 1 are assigned the same reference numerals as those used in FIG.

画像読取装置１００は、基本画像処理装置１８０と、拡張画像処理装置１８１と、第３画像メモリ１８２を備える。拡張画像処理装置１８１は、上記の画像処理装置１０２と同様の構成を備える。拡張画像処理装置１８１は、基本画像処理装置１８０が実行しない複数の所定の画像処理をそれぞれ行う処理部１２０を含み、そのいずれかを組み合わせたパイプライン処理を行う。   The image reading apparatus 100 includes a basic image processing apparatus 180, an extended image processing apparatus 181, and a third image memory 182. The extended image processing apparatus 181 has the same configuration as the image processing apparatus 102 described above. The extended image processing apparatus 181 includes a processing unit 120 that performs a plurality of predetermined image processes that are not executed by the basic image processing apparatus 180, and performs pipeline processing combining any of them.

例えば、画像読取装置１００は、ある画像データに対しては、基本画像処理装置１８０のみで画像処理を施したデータを出力する。画像読取装置１００は、他の画像データに対しては、基本画像処理装置１８０の画像処理を施した画像データを拡張画像処理装置１８１に入力し、拡張画像処理装置１８１で更に処理された画像データを第３画像メモリ１８２へ格納する。基本画像処理装置１８０は、拡張画像処理装置１８１経由で、第３画像メモリ１８２から画像データを読み出して画像読取装置１００から出力する。   For example, the image reading apparatus 100 outputs data obtained by performing image processing only on the basic image processing apparatus 180 for certain image data. For other image data, the image reading apparatus 100 inputs the image data subjected to the image processing of the basic image processing apparatus 180 to the extended image processing apparatus 181, and the image data further processed by the extended image processing apparatus 181. Is stored in the third image memory 182. The basic image processing apparatus 180 reads out image data from the third image memory 182 via the extended image processing apparatus 181 and outputs it from the image reading apparatus 100.

＜６．第６実施例＞
図１９は、画像処理装置１０２の第５例の機能ブロック図である。図２に示す構成要素と同様の構成要素には図２で使用した参照符号と同じ参照符号を付す。画像処理装置１０２は、クロック制御部１７３を備える。クロック制御部１７３は、第１ＣＰＵ１０６による処理部１２０の使用及び不使用の設定に応じて、各処理部１２０へクロック供給を制御する。クロック制御部１７３は、使用されている処理部１２０にクロック信号を供給し、使用されていない処理部１２０へのクロック信号を供給しない。 <6. Sixth Example>
FIG. 19 is a functional block diagram of a fifth example of the image processing apparatus 102. Constituent elements similar to those shown in FIG. 2 are assigned the same reference numerals as those used in FIG. The image processing apparatus 102 includes a clock control unit 173. The clock control unit 173 controls the clock supply to each processing unit 120 according to whether the first CPU 106 is used or not used. The clock control unit 173 supplies a clock signal to the processing unit 120 that is being used, and does not supply a clock signal to the processing unit 120 that is not being used.

本実施例によれば、使用されていない処理部１２０の動作が止まるので消費電力を低減できる。なお、上記の第１実施例〜第５実施例にも同様にクロック制御部１７３を設けてもよい。   According to the present embodiment, since the operation of the processing unit 120 that is not used stops, the power consumption can be reduced. The clock control unit 173 may be similarly provided in the first to fifth embodiments.

＜７．第７実施例＞
図２０は、画像処理装置１０２の第６例の機能ブロックの説明図である。画像処理装置１０２は、パイプライン３００ａと、メモリコントローラ４００と、読出アクセスバス４０１と、書込アクセスバス４０２の制御用ＣＰＵバス４０３を備える。 <7. Seventh Example>
FIG. 20 is an explanatory diagram of a functional block of the sixth example of the image processing apparatus 102. The image processing apparatus 102 includes a pipeline 300 a, a memory controller 400, a read access bus 401, and a control CPU bus 403 for the write access bus 402.

パイプライン３００ａは、パイプライン処理により、画像処理装置１０２に入力された画像データに所定の画像処理を施す。メモリコントローラ４００は、パイプライン３００ａから要求される第１画像メモリ１０３へのメモリアクセスを制御する。メモリコントローラ４００は、第２実施例〜第５実施例におけるメモリコントローラ１５１と等しくてもよい。   The pipeline 300a performs predetermined image processing on the image data input to the image processing apparatus 102 by pipeline processing. The memory controller 400 controls memory access to the first image memory 103 requested from the pipeline 300a. The memory controller 400 may be equal to the memory controller 151 in the second to fifth embodiments.

読出アクセスバス４０１及び書込アクセスバス４０２は、それぞれ第１画像メモリ１０３からメモリコントローラ４００への読出データの入力バス、及びメモリコントローラ４００から第１画像メモリ１０３への書込データの出力バスである。   The read access bus 401 and the write access bus 402 are an input bus for read data from the first image memory 103 to the memory controller 400 and an output bus for write data from the memory controller 400 to the first image memory 103, respectively. .

制御用ＣＰＵバス４０３は、第１ＣＰＵ１０６から出力される各種の制御信号が流れるバスである。第１ＣＰＵ１０６は、パイプライン３００ａの設定情報は、制御用ＣＰＵバス４０３を経由して第１ＣＰＵ１０６からパイプライン３００ａへ送信され、パイプライン３００ａ内のレジスタに保持される。パイプライン３００ａにはクロック生成回路１０９からクロック信号が供給される。   The control CPU bus 403 is a bus through which various control signals output from the first CPU 106 flow. In the first CPU 106, the setting information of the pipeline 300a is transmitted from the first CPU 106 to the pipeline 300a via the control CPU bus 403 and is held in a register in the pipeline 300a. A clock signal is supplied from the clock generation circuit 109 to the pipeline 300a.

図２１は、パイプライン３００ａの第１例の機能ブロック図である。パイプライン３００ａは、パイプライン処理部３０１を備える。パイプライン処理部３０１は、処理部３１０ａ〜３１０ｃと、読出部３２０と、書込部３３０と、クロック制御部３４０を備える。また、パイプライン３００ａは、読出バス３０２と、処理データバス３０３と、書込バス３０４を備える。   FIG. 21 is a functional block diagram of a first example of the pipeline 300a. The pipeline 300a includes a pipeline processing unit 301. The pipeline processing unit 301 includes processing units 310a to 310c, a reading unit 320, a writing unit 330, and a clock control unit 340. The pipeline 300 a includes a read bus 302, a processing data bus 303, and a write bus 304.

処理部３１０ａ〜３１０ｃは、それぞれ第１パイプラインステージ〜第３パイプラインステージにおいて画像データに所定の画像処理を施す。読出部３２０は、第１画像メモリ１０３から処理対象の画像データを読み出して、最前段の処理部３１０ａに入力する。書込部３３０は、最終段の処理部３１０ｃで処理された画像データを第１画像メモリ１０３に書き込む。以下の説明において処理部３１０ａ〜３１０ｃを総称して処理部「３１０」と表記することがある。また第１パイプラインステージ〜第３パイプラインステージをそれぞれ「第１ステージ」〜「第３ステージ」と表記することがある。   The processing units 310a to 310c perform predetermined image processing on the image data in the first pipeline stage to the third pipeline stage, respectively. The reading unit 320 reads out image data to be processed from the first image memory 103 and inputs it to the processing unit 310a in the forefront stage. The writing unit 330 writes the image data processed by the final stage processing unit 310 c to the first image memory 103. In the following description, the processing units 310a to 310c may be collectively referred to as a processing unit “310”. The first pipeline stage to the third pipeline stage may be referred to as “first stage” to “third stage”, respectively.

読出バス３０２は、第１画像メモリ１０３から読み出される画像データをメモリコントローラ４００から読出部３２０へ転送するためのバスである。書込バス３０４は、第１画像メモリ１０３へ書き込まれる画像データを書込部３３０からメモリコントローラ４００へ転送するためのバスである。処理データバス３０３は、パイプライン処理部３０１内で処理対象の画像データを転送するバスである。   The read bus 302 is a bus for transferring image data read from the first image memory 103 from the memory controller 400 to the reading unit 320. The write bus 304 is a bus for transferring image data to be written to the first image memory 103 from the writing unit 330 to the memory controller 400. A processing data bus 303 is a bus for transferring image data to be processed in the pipeline processing unit 301.

読出バス３０２、処理データバス３０３及び書込バス３０４は、第２実施例〜第５実施例による共通バス１３０によって形成されるバスであってよい。処理部３１０は、第２実施例〜第５実施例における処理部１２０であってもよい。   The read bus 302, the processing data bus 303, and the write bus 304 may be buses formed by the common bus 130 according to the second to fifth embodiments. The processing unit 310 may be the processing unit 120 in the second to fifth embodiments.

第２実施例〜第５実施例における最終段の処理部１２０が、書込部３３０として動作してもよい。第２実施例〜第５実施例における読出部１４０が、読出部３２０として動作してもよい。以下の実施例でも同様である。   The processing unit 120 at the final stage in the second to fifth embodiments may operate as the writing unit 330. The reading unit 140 in the second to fifth embodiments may operate as the reading unit 320. The same applies to the following embodiments.

クロック制御部３４０は、処理部３１０毎に、処理部３１０に有効な画像データが入力されるか否かを判断する。クロック制御部３４０は、有効な画像データが入力される処理部３１０にクロックを供給する。クロック制御部３４０は、有効な画像データが入力されていない処理部３１０にクロックを供給しない。   The clock control unit 340 determines whether valid image data is input to the processing unit 310 for each processing unit 310. The clock control unit 340 supplies a clock to the processing unit 310 to which valid image data is input. The clock control unit 340 does not supply a clock to the processing unit 310 to which valid image data is not input.

例えば、ある時点で処理部３１０のいずれかに有効な画像データが入力され、同時に他の処理部３１０に有効な画像データが入力されない場合、クロック制御部３４０は、前者の処理部３１０にクロックを供給し後者の処理部３１０へのクロック供給を停止する。   For example, when valid image data is input to one of the processing units 310 at a certain time and no valid image data is input to another processing unit 310 at the same time, the clock control unit 340 sends a clock to the former processing unit 310. The clock supply to the latter processing unit 310 is stopped.

本実施例によれば、有効な画像データが入力されていない処理部３１０の動作を止めることができるので、消費電力を低減できる。なお、以下の実施例及び添付図面において有効な画像データを「有効データ」と表記することがある。   According to the present embodiment, the operation of the processing unit 310 to which valid image data is not input can be stopped, so that power consumption can be reduced. Note that valid image data may be referred to as “valid data” in the following embodiments and accompanying drawings.

＜８．第８実施例＞
図２２は、パイプライン３００ａの第２例の機能ブロック図である。図２１に示す構成要素と同様の構成要素には図２１で使用した参照符号と同じ参照符号を付す。パイプライン３００ａは、読出制御部３２１及び書込制御部３３１を備える。読出制御部３２１は、第２実施例〜第５実施例における読出部１４０であってもよい。第２実施例〜第５実施例における処理部１２０が書込制御部３３１として動作してもよい。以下の実施例でも同様である。 <8. Eighth Example>
FIG. 22 is a functional block diagram of a second example of the pipeline 300a. Components similar to those shown in FIG. 21 are denoted by the same reference symbols as those used in FIG. The pipeline 300a includes a read control unit 321 and a write control unit 331. The read control unit 321 may be the read unit 140 in the second to fifth embodiments. The processing unit 120 in the second to fifth embodiments may operate as the write control unit 331. The same applies to the following embodiments.

図２３は、読出制御部３２１の第１例の機能ブロック図である。読出制御部３２１は、上述の読出部３２０と、出力部３２２と、レジスタ３２３を備える。レジスタ３２３は、第１ＣＰＵ１０６から受信した読出制御部３２１の設定情報を格納する。設定情報は、例えば読出制御部３２１の初期設定において与えられ、例えば、読出部３２０が第１画像メモリ１０３から画像データを読み出すアドレス範囲の先頭アドレス及び長さと、処理対象のデータのサイズを含んでいてよい。   FIG. 23 is a functional block diagram of a first example of the read control unit 321. The read control unit 321 includes the above-described read unit 320, output unit 322, and register 323. The register 323 stores setting information of the read control unit 321 received from the first CPU 106. The setting information is given, for example, in the initial setting of the reading control unit 321, and includes, for example, the start address and length of the address range from which the reading unit 320 reads image data from the first image memory 103, and the size of the data to be processed. May be.

読出部３２０は、アドレス範囲の先頭アドレス及び長さと、すでに読出済みのデータ量に基づいて読出アドレスを決定し、第１画像メモリ１０３からデータを読み出す。出力部３２２は、読み出されたデータを第１ステージの処理部３１０ａへ出力する。   The reading unit 320 determines a read address based on the start address and length of the address range and the amount of data that has already been read, and reads data from the first image memory 103. The output unit 322 outputs the read data to the first stage processing unit 310a.

また、出力部３２２は有効フラグを第１ステージに出力する。読出部３２０が第１画像メモリ１０３から有効データを読み出す場合に、出力部３２２は、有効データの出力期間と有効フラグの値を「オン」にする期間を同期させる。読出部３２０が第１画像メモリ１０３から有効データを読み出さない場合に、出力部３２２は、有効データを出力しない期間と有効フラグの値を「オフ」にする期間を同期させる。   Further, the output unit 322 outputs a valid flag to the first stage. When the reading unit 320 reads valid data from the first image memory 103, the output unit 322 synchronizes the valid data output period and the period during which the value of the valid flag is set to “ON”. When the reading unit 320 does not read valid data from the first image memory 103, the output unit 322 synchronizes the period during which valid data is not output and the period during which the value of the valid flag is “off”.

図２２を参照する。書込制御部３３１は、上述の書込部３３０と、レジスタ３３２を備える。レジスタ３３２は、第１ＣＰＵ１０６から受信した書込制御部３３１の設定情報を格納する。設定情報は、例えば書込制御部３３１の初期設定において与えられ、例えば、書込部３３０が第１画像メモリ１０３へ画像データを書き出すアドレス範囲の先頭アドレス及び長さと、処理対象のデータのサイズを含んでいてよい。   Refer to FIG. The write control unit 331 includes the above-described writing unit 330 and a register 332. The register 332 stores the setting information of the writing control unit 331 received from the first CPU 106. The setting information is given, for example, in the initial setting of the writing control unit 331. For example, the start address and length of the address range in which the writing unit 330 writes image data to the first image memory 103, and the size of the data to be processed are set. May contain.

パイプライン３００ａは、転送路３４１ａ〜３４１ｃと、保持部３４２ａ〜３４２ｃと、ゲート部３４３ａ〜３４３ｃを備える。以下の説明において転送路３４１ａ〜３４１ｃを総称して「転送路３４１」と表記することがある。保持部３４２ａ〜３４２ｃを総称して「保持部３４２」と表記することがある。ゲート部３４３ａ〜３４３ｃを総称して「ゲート部３４３」と表記することがある。転送路３４１、保持部３４２、ゲート部３４３及び読出制御部３２１の出力部３２２は、クロック制御部３４０を形成する。   The pipeline 300a includes transfer paths 341a to 341c, holding units 342a to 342c, and gate units 343a to 343c. In the following description, the transfer paths 341a to 341c may be collectively referred to as “transfer path 341”. The holding units 342a to 342c may be collectively referred to as “holding unit 342”. The gate portions 343a to 343c may be collectively referred to as “gate portion 343”. The transfer path 341, the holding unit 342, the gate unit 343, and the output unit 322 of the read control unit 321 form a clock control unit 340.

第１ステージに入力された有効フラグは、第１ステージに設けられた保持部３４２ａに保持される。保持部３４２ａは、受信した有効フラグを処理部３１０ａの画像データの処理期間の間保持し、受信した有効フラグをこの処理期間分だけ遅延させて第２ステージに出力する。転送路３４１ａは、保持部３４２ａから出力された有効フラグを、第２ステージに設けられた保持部３４２ｂへ転送する。   The valid flag input to the first stage is held in the holding unit 342a provided in the first stage. The holding unit 342a holds the received valid flag for the processing period of the image data of the processing unit 310a, delays the received valid flag by this processing period, and outputs it to the second stage. The transfer path 341a transfers the valid flag output from the holding unit 342a to the holding unit 342b provided in the second stage.

保持部３４２ｂは、受信した有効フラグを処理部３１０ｂの画像データの処理期間の間保持し、受信した有効フラグをこの処理期間分だけ遅延させて第３ステージに出力する。転送路３４１ｂは、保持部３４２ｂから出力された有効フラグを、第３ステージに設けられた保持部３４２ｃへ転送する。   The holding unit 342b holds the received valid flag for the processing period of the image data of the processing unit 310b, delays the received valid flag by this processing period, and outputs it to the third stage. The transfer path 341b transfers the valid flag output from the holding unit 342b to the holding unit 342c provided in the third stage.

保持部３４２ｃは、受信した有効フラグを処理部３１０ｃの画像データの処理期間の間保持し、受信した有効フラグをこの処理期間分だけ遅延させて書込制御部３３１へ出力する。転送路３４１ｃは、保持部３４２ｃから出力された有効フラグを、書込制御部３３１へ転送する。   The holding unit 342c holds the received valid flag for the processing period of the image data of the processing unit 310c, delays the received valid flag by this processing period, and outputs it to the writing control unit 331. The transfer path 341c transfers the valid flag output from the holding unit 342c to the write control unit 331.

上記構成により、あるパイプラインステージに有効データが入力される期間と、入力される有効フラグの値が「オン」である期間が同期する。ゲート部３４３ａは、第１ステージに入力される有効フラグとクロック信号を受信する。有効フラグが「オン」の期間に処理部３１０ａへクロック信号を供給し、有効フラグが「オフ」の期間に処理部３１０ａへのクロック信号の供給を停止する。ゲート部３４３は、例えば、有効フラグとクロック信号との論理積を処理部３１０へ出力する論理回路であってよい。   With the above configuration, the period during which valid data is input to a certain pipeline stage is synchronized with the period during which the value of the input valid flag is “ON”. The gate unit 343a receives a valid flag and a clock signal input to the first stage. The clock signal is supplied to the processing unit 310a while the valid flag is “on”, and the supply of the clock signal to the processing unit 310a is stopped while the valid flag is “off”. The gate unit 343 may be a logic circuit that outputs a logical product of the valid flag and the clock signal to the processing unit 310, for example.

ゲート部３４３ｂは、第２ステージに入力される有効フラグとクロック信号を受信する。ゲート部３４３ｂは、有効フラグが「オン」の期間に処理部３１０ｂへクロック信号を供給し、第２ステージに入力される有効フラグが「オフ」の期間に処理部３１０ｂへのクロック信号の供給を停止する。ゲート部３４３ｃは、第３ステージに入力される有効フラグとクロック信号を受信する。ゲート部３４３ｃは、有効フラグが「オン」の期間に処理部３１０ｃへクロック信号を供給し、第３ステージに入力される有効フラグが「オフ」の期間に処理部３１０ｃへのクロック信号の供給を停止する。クロック信号の供給が停止すると、処理部３１０は現在処理中の有効データを保持した状態で動作を停止する。   The gate unit 343b receives the valid flag and the clock signal input to the second stage. The gate unit 343b supplies a clock signal to the processing unit 310b when the valid flag is “ON”, and supplies a clock signal to the processing unit 310b when the valid flag input to the second stage is “OFF”. Stop. The gate unit 343c receives a valid flag and a clock signal input to the third stage. The gate unit 343c supplies a clock signal to the processing unit 310c while the valid flag is “ON”, and supplies a clock signal to the processing unit 310c when the valid flag input to the third stage is “OFF”. Stop. When the supply of the clock signal is stopped, the processing unit 310 stops the operation while holding the valid data currently being processed.

図２４は、画像読取装置１００の動作の一例の説明図である。ステップＳ１０において、第１ＣＰＵ１０６は、読出制御部３２１及び書込制御部３３１のレジスタ３２３及び３３２の値を初期設定する。   FIG. 24 is an explanatory diagram illustrating an example of the operation of the image reading apparatus 100. In step S10, the first CPU 106 initializes the values of the registers 323 and 332 of the read control unit 321 and the write control unit 331.

ステップＳ１１において、第１ＣＰＵ１０６は、読出制御部３２１の動作を許可するための読出制御部３２１の設定を行う。読出制御部３２１のレジスタ３２３は、読出制御部３２１の動作を許可されているか、読出制御部３２１が動作を停止するように設定されているかを記憶していてよい。   In step S <b> 11, the first CPU 106 sets the read control unit 321 to permit the operation of the read control unit 321. The register 323 of the read control unit 321 may store whether the operation of the read control unit 321 is permitted or whether the read control unit 321 is set to stop the operation.

ステップＳ１２において、パイプライン３００ａは画像データの処理を行う。ステップＳ１２の動作は図２５を参照して後述する。ステップＳ１３において、第１ＣＰＵ１０６は、書込制御部３３１による完了割込が発生したか否かを判断する。完了割込が発生した場合（ステップＳ１３：Ｙ）に動作はステップＳ１４に進む。完了割込が発生しない場合（ステップＳ１３：Ｎ）に動作はステップＳ１２に戻る。   In step S12, the pipeline 300a processes image data. The operation in step S12 will be described later with reference to FIG. In step S <b> 13, the first CPU 106 determines whether or not a completion interrupt has occurred by the write control unit 331. If a completion interrupt has occurred (step S13: Y), the operation proceeds to step S14. If a completion interrupt does not occur (step S13: N), the operation returns to step S12.

ステップＳ１４において、第１ＣＰＵ１０６は、読出制御部３２１の動作を停止するための読出制御部３２１の設定を行う。読出制御部３２１の動作停止によりパイプライン３００ａへの有効データの入力が停止する。この結果、ステップＳ１５において、パイプライン３００ａの処理部３１０及び書込制御部３３１が動作を停止する。   In step S <b> 14, the first CPU 106 sets the read control unit 321 to stop the operation of the read control unit 321. When the operation of the read control unit 321 is stopped, the input of valid data to the pipeline 300a is stopped. As a result, in step S15, the processing unit 310 and the write control unit 331 of the pipeline 300a stop operating.

図２５は、図２４の画像データ処理の動作の一例の説明図である。ステップＳ２０において、読出制御部３２１は第１画像メモリ１０３から有効データを読み出して、第１ステージに有効データを出力する。ステップＳ２１において、処理部３１０ａ〜３１０ｃの順に各処理部３１０が有効データを処理する。   FIG. 25 is an explanatory diagram of an example of the operation of the image data processing of FIG. In step S20, the read control unit 321 reads valid data from the first image memory 103 and outputs the valid data to the first stage. In step S21, each processing unit 310 processes valid data in the order of the processing units 310a to 310c.

ステップＳ２２において、書込制御部３３１は、処理部３１０ａ〜３１０ｃによって処理された後の有効データを第１画像メモリ１０３へ書き込む。ステップＳ２３において、書込制御部３３１は、レジスタ３３２に記憶された処理対象のデータのサイズに基づいて、全ての有効データの処理が完了したか否かを判断する。全ての有効データの処理が完了していない場合（ステップＳ２３：Ｎ）に動作はステップＳ２０に戻る。   In step S <b> 22, the writing control unit 331 writes valid data after being processed by the processing units 310 a to 310 c to the first image memory 103. In step S <b> 23, the write control unit 331 determines whether or not processing of all valid data has been completed based on the size of the processing target data stored in the register 332. If processing of all valid data has not been completed (step S23: N), the operation returns to step S20.

全ての有効データの処理が完了した場合（ステップＳ２３：Ｙ）に動作はステップＳ２４へ進む。ステップＳ２４において、書込制御部３３１は完了割込を発生させ、第１ＣＰＵ１０６へ通知する。   If processing of all valid data has been completed (step S23: Y), the operation proceeds to step S24. In step S <b> 24, the write control unit 331 generates a completion interrupt and notifies the first CPU 106.

図２６は、読出制御部３２１の動作の第１例の説明図である。ステップＳ３１において、読出制御部３２１は、第１画像メモリ１０３から有効データを読み出せるか否かを判断する。読出制御部３２１が有効データが読み出せる場合（ステップＳ３１：Ｙ）に動作はステップＳ３２に進む。読出制御部３２１が有効データが読み出せない場合（ステップＳ３１：Ｎ）に動作はステップＳ３５に進む。   FIG. 26 is an explanatory diagram of a first example of the operation of the read control unit 321. In step S <b> 31, the read control unit 321 determines whether valid data can be read from the first image memory 103. When the reading control unit 321 can read valid data (step S31: Y), the operation proceeds to step S32. When the reading control unit 321 cannot read the valid data (step S31: N), the operation proceeds to step S35.

ステップＳ３２において読出部３２０は、第１画像メモリ１０３から有効データを読み出す。ステップＳ３３において出力部３２２は、有効データを第１ステージに出力する。ステップＳ３４において出力部３２２は、有効フラグの値を「オン」にする。その後に動作はステップＳ３６へ進む。   In step S <b> 32, the reading unit 320 reads valid data from the first image memory 103. In step S33, the output unit 322 outputs valid data to the first stage. In step S34, the output unit 322 sets the value of the valid flag to “ON”. Thereafter, the operation proceeds to step S36.

ステップＳ３５において出力部３２２は、有効フラグの値を「オフ」にする。その後に動作はステップＳ３６へ進む。ステップＳ３６において読出制御部３２１は、第１ＣＰＵ１０６が、読出制御部３２１の動作を停止する設定を行ったか否かを判断する。動作を停止する設定が行われない場合（ステップＳ３６：Ｎ）に動作はステップＳ３１へ戻る。   In step S35, the output unit 322 sets the value of the valid flag to “off”. Thereafter, the operation proceeds to step S36. In step S <b> 36, the read control unit 321 determines whether or not the first CPU 106 has set to stop the operation of the read control unit 321. If the setting for stopping the operation is not made (step S36: N), the operation returns to step S31.

動作を停止する設定が行われた場合（ステップＳ３６：Ｙ）に動作はステップＳ３７へ進む。ステップＳ３７において、出力部３２２は、有効フラグの値を「オフ」にする。   When the setting for stopping the operation is made (step S36: Y), the operation proceeds to step S37. In step S37, the output unit 322 sets the value of the valid flag to “off”.

図２７及び図２８は、有効データが読み出されている期間のクロック供給を説明するためのタイミングチャートである。図示のタイミングチャートは、処理部３１０ａ〜３１０ｃの処理期間が１クロックサイクルである場合の例示である。但し、処理部３１０ａ〜３１０ｃの処理期間は１クロックより長くてもよく、また処理部３１０ａ〜３１０ｃ間で処理期間が異なっていてもよい。   27 and 28 are timing charts for explaining clock supply during a period in which valid data is read. The timing chart shown is an example when the processing period of the processing units 310a to 310c is one clock cycle. However, the processing period of the processing units 310a to 310c may be longer than one clock, and the processing period may be different among the processing units 310a to 310c.

読出制御部３２１の出力、処理部３１０の入力及び出力、並びに書込制御部３３１のデータ書込のチャートのそれぞれの矩形の中の数字は、各クロックサイクルで読み出された有効データの順序を示す。図２９及び３０のタイミングチャート、図４４及び４５のタイミングチャートでも同様である。   The numbers in the respective rectangles in the charts of the output of the read control unit 321, the input and output of the processing unit 310, and the data write of the write control unit 331 indicate the order of valid data read in each clock cycle. Show. The same applies to the timing charts of FIGS. 29 and 30 and the timing charts of FIGS. 44 and 45.

読出制御部３２１が、期間Ｔ１において有効データを出力するとこれに同期して有効フラグの値が「オン」になる。第１ステージに入力される有効データの値は期間Ｔ１の間に「オン」になるので、処理部３１０ａに期間Ｔ１の間にクロック信号が供給される。処理部３１０ａは、読出制御部３２１から有効データが出力される期間Ｔ１にこれらのデータを処理する。   When the read control unit 321 outputs valid data in the period T1, the value of the valid flag is turned “on” in synchronization therewith. Since the value of the valid data input to the first stage is “ON” during the period T1, a clock signal is supplied to the processing unit 310a during the period T1. The processing unit 310a processes these data during a period T1 during which valid data is output from the read control unit 321.

処理部３１０ａは、期間Ｔ１より１クロックサイクル遅延した期間Ｔ２で有効データを処理部３１０ｂへ出力する。第２ステージに入力される有効フラグも、第１ステージに入力される有効フラグよりも１クロックサイクル遅延している。第２ステージに入力される有効フラグの値は、期間Ｔ１よりも１クロックサイクル遅い期間Ｔ２において「オン」になり、処理部３１０ｂに期間Ｔ２の間にクロック信号が供給される。処理部３１０ｂは、処理部３１０ａから有効データが出力される期間Ｔ２にこれらのデータを処理する。   The processing unit 310a outputs valid data to the processing unit 310b in a period T2 delayed by one clock cycle from the period T1. The valid flag input to the second stage is also delayed by one clock cycle from the valid flag input to the first stage. The value of the valid flag input to the second stage is “ON” in the period T2 that is one clock cycle later than the period T1, and the clock signal is supplied to the processing unit 310b during the period T2. The processing unit 310b processes these data during a period T2 during which valid data is output from the processing unit 310a.

同様に、処理部３１０ｃは、期間Ｔ２よりも１クロックサイクル遅い期間Ｔ３において、処理部３１０ｂから出力される有効データを処理する。   Similarly, the processing unit 310c processes valid data output from the processing unit 310b in a period T3 that is one clock cycle later than the period T2.

処理部３１０ｃは、期間Ｔ３より１クロックサイクル遅延した期間Ｔ４で有効データを書込制御部３３１へ出力する。書込制御部３３１へ入力される有効フラグの値は期間Ｔ４で「オン」になる。書込制御部３３１は、有効フラグの値が「オン」になる期間Ｔ４で受信した有効データを第１画像メモリ１０３へ書き込む。   The processing unit 310c outputs valid data to the write control unit 331 in a period T4 delayed by one clock cycle from the period T3. The value of the valid flag input to the write control unit 331 is “ON” in the period T4. The writing control unit 331 writes the valid data received in the period T 4 when the value of the valid flag is “ON” to the first image memory 103.

図２９及び図３０は、有効データが読み出されていない期間のクロック供給を説明するためのタイミングチャートである。読出制御部３２１が期間Ｔ５及びＴ７において有効データを出力すると、これに同期して期間Ｔ５及びＴ７において有効フラグの値が「オン」になる。読出制御部３２１が、期間Ｔ６において有効データを出力しないと、これに同期して期間Ｔ６において有効フラグの値が「オフ」になる。   29 and 30 are timing charts for explaining clock supply during a period in which valid data is not read. When the read control unit 321 outputs valid data in the periods T5 and T7, the value of the valid flag is turned “ON” in the periods T5 and T7 in synchronization with this. If the read control unit 321 does not output valid data in the period T6, the value of the valid flag is “off” in the period T6 in synchronization with this.

第１ステージに入力される有効フラグの値は期間Ｔ５の間に「オン」になるので、処理部３１０ａに期間Ｔ５にクロック信号が供給される。処理部３１０ａは、読出制御部３２１から有効データが出力される期間Ｔ５にこれらのデータを処理する。期間Ｔ５にて処理された有効データは、期間Ｔ５より１クロックサイクル遅延した期間Ｔ８で処理部３１０ｂに出力される。   Since the value of the valid flag input to the first stage is “ON” during the period T5, the clock signal is supplied to the processing unit 310a during the period T5. The processing unit 310a processes these data during a period T5 during which valid data is output from the read control unit 321. The valid data processed in the period T5 is output to the processing unit 310b in the period T8 delayed by one clock cycle from the period T5.

有効フラグの値が「オフ」である期間Ｔ６の間には処理部３１０ａにクロック信号が供給されない。読出制御部３２１から無効データが出力される期間Ｔ６の間、処理部３１０ａは動作を停止し、期間Ｔ５に入力した有効データを保持する。また、期間Ｔ６より１クロックサイクル遅延した期間Ｔ９の間の処理部３１０ａの出力は、期間Ｔ５の最後に入力した有効データのまま保持される。   During the period T6 when the value of the valid flag is “off”, the clock signal is not supplied to the processing unit 310a. During a period T6 in which invalid data is output from the read control unit 321, the processing unit 310a stops operating and holds valid data input in the period T5. Further, the output of the processing unit 310a during the period T9 delayed by one clock cycle from the period T6 is held as valid data input at the end of the period T5.

その後、期間Ｔ７の間に有効フラグの値が「オン」になると処理部３１０ａにクロック信号が供給される。処理部３１０ａは、期間Ｔ６の間に保持した有効データを処理した後、読出制御部３２１から受信する有効データを順次処理する。期間Ｔ７にて処理された有効データは、期間Ｔ７より１クロックサイクル遅延した期間Ｔ１０で処理部３１０ｂに出力される。   Thereafter, when the value of the valid flag is “ON” during the period T7, a clock signal is supplied to the processing unit 310a. The processing unit 310a sequentially processes the valid data received from the read control unit 321 after processing the valid data held during the period T6. The valid data processed in the period T7 is output to the processing unit 310b in the period T10 delayed by one clock cycle from the period T7.

第２ステージに入力される有効フラグは、期間Ｔ８及びＴ１０で「オン」になり、期間Ｔ９で「オフ」になる。処理部３１０ｂには、期間Ｔ８及びＴ１０の期間にクロック信号が供給され、期間Ｔ９にクロック信号が供給されない。したがって、処理部３１０ｂは、処理部３１０ａの出力の変化が停止している期間Ｔ９で動作を停止し、処理部３１０ａから有効データが出力される期間Ｔ８及びＴ１０の期間で動作して有効データを処理する。   The valid flag input to the second stage is “ON” in the periods T8 and T10, and is “OFF” in the period T9. A clock signal is supplied to the processing unit 310b during the periods T8 and T10, and no clock signal is supplied during the period T9. Accordingly, the processing unit 310b stops operating in the period T9 in which the change in the output of the processing unit 310a is stopped, and operates in the periods T8 and T10 in which valid data is output from the processing unit 310a. To process.

同様に、処理部３１０ｃは、期間Ｔ８及びＴ１０より１クロックサイクル遅延した期間Ｔ１１及びＴ１３に有効データを処理し、期間Ｔ９より１クロックサイクル遅延した期間Ｔ１２に動作を停止する。処理部３１０ｃは、期間Ｔ１１及びＴ１３より１クロックサイクル遅延した期間Ｔ１４及びＴ１６に有効データを出力する。書込制御部３３１は、有効フラグの値が「オン」になる期間Ｔ１４及びＴ１６で受信した有効データを第１画像メモリ１０３へ書き込む。   Similarly, the processing unit 310c processes valid data in periods T11 and T13 delayed by one clock cycle from the periods T8 and T10, and stops operation in a period T12 delayed by one clock cycle from the period T9. The processing unit 310c outputs valid data in the periods T14 and T16 that are delayed by one clock cycle from the periods T11 and T13. The writing control unit 331 writes the valid data received in the periods T14 and T16 when the value of the valid flag is “ON” to the first image memory 103.

本実施例によれば、読出制御部３２１が有効データを読み出した期間に応じて、各処理部３１０に有効データが入力される期間を特定することができる。このため、有効な画像データが入力される処理部３１０にクロックを供給する一方で、クロック制御部３４０は、有効な画像データが入力されていない処理部３１０のクロック供給を停止することができる。   According to this embodiment, it is possible to specify a period during which valid data is input to each processing unit 310 according to a period during which the read control unit 321 reads valid data. Therefore, the clock control unit 340 can stop the clock supply of the processing unit 310 to which valid image data is not input while supplying the clock to the processing unit 310 to which valid image data is input.

なお、読出制御部３２１及び書込制御部３３１は、それぞれ第２実施例〜第５実施例における読出部１４０及び最終段の処理部１２０と等しくてもよい。以下の実施例でも同様である。   Note that the read control unit 321 and the write control unit 331 may be equal to the read unit 140 and the final stage processing unit 120 in the second to fifth embodiments, respectively. The same applies to the following embodiments.

＜９．第９実施例＞
図３１は、画像処理装置１０２の第７例の機能ブロックの説明図である。画像処理装置１０２は、複数のパイプライン３００ａ〜３００ｃを備える。図２０に示す構成要素と同様の構成要素には、図２０で使用した参照符号と同じ参照符号を付す。パイプライン３００ｂ及び３００ｃの構成は、パイプライン３００ａの構成と同様である。以下の説明で、パイプライン３００ａ〜３００ｃを総称して「パイプライン３００」と表記することがある。 <9. Ninth embodiment>
FIG. 31 is an explanatory diagram of a functional block of the seventh example of the image processing apparatus 102. The image processing apparatus 102 includes a plurality of pipelines 300a to 300c. Components similar to those shown in FIG. 20 are denoted by the same reference numerals as those used in FIG. The configurations of the pipelines 300b and 300c are the same as the configuration of the pipeline 300a. In the following description, the pipelines 300a to 300c may be collectively referred to as “pipeline 300”.

パイプライン３００は、パイプライン３００ａ〜３００ｃの順で、画像処理装置１０２に入力された画像データに所定の画像処理を施す。パイプライン３００ａ〜３００ｃ間の画像データの転送は、第１画像メモリ１０３を経由して行われる。すなわち、パイプライン３００ｂは、パイプライン３００ａが処理して第１画像メモリ１０３に書き込まれた画像データを読み出して処理する。パイプライン３００ｃは、パイプライン３００ｂが処理して第１画像メモリ１０３に書き込まれた画像データを読み出して処理する。   The pipeline 300 performs predetermined image processing on the image data input to the image processing apparatus 102 in the order of the pipelines 300a to 300c. Transfer of image data between the pipelines 300 a to 300 c is performed via the first image memory 103. That is, the pipeline 300b reads and processes the image data processed by the pipeline 300a and written in the first image memory 103. The pipeline 300c reads and processes the image data processed by the pipeline 300b and written in the first image memory 103.

このため、第１ＣＰＵ１０６は、パイプライン３００ｂの読出制御部３２１に対して、画像データを読み出すアドレス範囲として、パイプライン３００ａの書込制御部３３１が画像データを書き込むアドレス範囲を指定する。第１ＣＰＵ１０６は、パイプライン３００ｃの読出制御部３２１に対して、画像データを読み出すアドレス範囲として、パイプライン３００ｂの書込制御部３３１が画像データを書き込むアドレス範囲を指定する。   For this reason, the first CPU 106 specifies an address range in which the write control unit 331 of the pipeline 300a writes image data as an address range for reading the image data, to the read control unit 321 of the pipeline 300b. The first CPU 106 designates an address range in which the write control unit 331 in the pipeline 300b writes image data as an address range from which image data is read out to the read control unit 321 in the pipeline 300c.

図３２の（Ａ）及び図３２の（Ｂ）は、読出制御部３２１の第２例の機能ブロック図及び書込制御部３３１の第２例の機能ブロック図である。図２２及び図２３に示す構成要素と同様の構成要素には、図２２及び図２３で使用した参照符号と同じ参照符号を付す。   32A and 32B are a functional block diagram of a second example of the read control unit 321 and a functional block diagram of a second example of the write control unit 331, respectively. Components similar to those shown in FIGS. 22 and 23 are denoted by the same reference numerals as those used in FIGS. 22 and 23.

以下、パイプライン３００ｂの読出制御部３２１及びパイプライン３００ａの書込制御部３３１の機能について説明するが、他のパイプライン３００の読出制御部３２１及び書込制御部３３１の機能も同様である。   Hereinafter, functions of the read control unit 321 of the pipeline 300b and the write control unit 331 of the pipeline 300a will be described, but the functions of the read control unit 321 and the write control unit 331 of the other pipelines 300 are also the same.

第１画像メモリ１０３を経由して前段のパイプライン３００ａと後段のパイプライン３００ｂの間で画像データを転送する場合、読出制御部３２１は書込が行われたアドレスからデータを読み出す。このため、読出制御部３２１は読出アドレスが書込アドレスを追い越さないようにデータの読み出しを制御する構成を有する。   When transferring image data between the preceding pipeline 300a and the succeeding pipeline 300b via the first image memory 103, the read control unit 321 reads the data from the address where writing has been performed. For this reason, the read control unit 321 has a configuration for controlling the reading of data so that the read address does not overtake the write address.

読出制御部３２１は、選択部３２４と、読出停止部３２５を備える。また、書込制御部３３１は、書込量通知部３３３を備える。書込部３３０は、第１画像メモリ１０３に書き込んだ画像データのデータ量を書込量通知部３３３に通知する。書込量通知部３３３は、第１画像メモリ１０３に書き込んだ画像データのデータ量を、書込量として他のパイプライン３００の読出制御部３２１へ通知する。   The read control unit 321 includes a selection unit 324 and a read stop unit 325. The write control unit 331 includes a write amount notification unit 333. The writing unit 330 notifies the writing amount notification unit 333 of the data amount of the image data written in the first image memory 103. The write amount notification unit 333 notifies the read control unit 321 of the other pipeline 300 of the data amount of the image data written in the first image memory 103 as the write amount.

各書込制御部３３１は、他のパイプライン３００の読出制御部３２１と書込量通知回線３０５で接続されている。図３３は、書込量通知回線３０５の接続例の説明図である。パイプライン３００ａの書込制御部３３１は、書込量通知回線３０５を経由してパイプライン３００ｂ及び３００ｃの読出制御部３２１に書込量を通知する。パイプライン３００ｂの書込制御部３３１は、書込量通知回線３０５を経由してパイプライン３００ａ及び３００ｃの読出制御部３２１に書込量を通知する。パイプライン３００ｃの書込制御部３３１は、書込量通知回線３０５を経由してパイプライン３００ａ及び３００ｂの読出制御部３２１に書込量を通知する。   Each write control unit 331 is connected to a read control unit 321 of another pipeline 300 through a write amount notification line 305. FIG. 33 is an explanatory diagram of a connection example of the write amount notification line 305. The write control unit 331 of the pipeline 300a notifies the write amount to the read control unit 321 of the pipelines 300b and 300c via the write amount notification line 305. The write control unit 331 of the pipeline 300b notifies the write amount to the read control unit 321 of the pipelines 300a and 300c via the write amount notification line 305. The write control unit 331 of the pipeline 300c notifies the write amount to the read control unit 321 of the pipelines 300a and 300b via the write amount notification line 305.

図３２の（Ａ）を参照する。読出制御部３２１のレジスタ３２３には、前段のパイプライン３００ａの書込制御部３３１から書込量が通知される書込量通知回線３０５を識別するための情報が格納される。この情報は、例えば、前段のパイプライン３００ａの書込制御部３３１と接続する書込量通知回線３０５そのものの識別情報でもよく、書込量通知回線３０５を間接的に特定するための前段のパイプライン３００ａ又はその書込制御部３３１の識別情報でもよい。   Reference is made to FIG. The register 323 of the read control unit 321 stores information for identifying the write amount notification line 305 to which the write amount is notified from the write control unit 331 of the preceding pipeline 300a. This information may be, for example, identification information of the write amount notification line 305 itself connected to the write control unit 331 of the previous pipeline 300a, or a preceding pipe for indirectly specifying the write amount notification line 305. The identification information of the line 300a or its write controller 331 may be used.

選択部３２４は、レジスタ３２３に格納される情報に基づき、パイプライン３００ａの書込制御部３３１から書込量が通知される書込量通知回線３０５を選択する。選択部３２４は、選択した書込量通知回線３０５で通知された書込量を読出停止部３２５に入力する。   Based on the information stored in the register 323, the selection unit 324 selects the write amount notification line 305 to which the write amount is notified from the write control unit 331 of the pipeline 300a. The selection unit 324 inputs the write amount notified through the selected write amount notification line 305 to the read stop unit 325.

読出部３２０は、第１画像メモリ１０３から読み出した画像データのデータ量を、読出停止部３２５へ通知する。読出停止部３２５は、第１画像メモリ１０３から読み出した画像データのデータ量である読出量と、書込量通知回線３０５で通知された書込量とを比較する。読出停止部３２５は、読出量が書込量以上になる場合には、読出部３２０による第１画像メモリ１０３からの有効データの読み出しを停止する。読出停止部３２５は、読出量が書込量未満の場合には、読出部３２０による第１画像メモリ１０３からの有効データの読み出しを許可する。   The reading unit 320 notifies the reading stop unit 325 of the amount of image data read from the first image memory 103. The read stop unit 325 compares the read amount, which is the data amount of the image data read from the first image memory 103, with the write amount notified through the write amount notification line 305. The read stop unit 325 stops reading of valid data from the first image memory 103 by the read unit 320 when the read amount is equal to or greater than the write amount. When the read amount is less than the write amount, the read stop unit 325 permits the read unit 320 to read valid data from the first image memory 103.

読出停止部３２５が有効データの読み出しを許可する場合、出力部３２２は、読出部３２０が読み出した有効データを第１ステージの処理部３１０ａへ出力する。また、出力部３２２は、有効データの出力期間と有効フラグの値を「オン」にする期間を同期させる。読出停止部３２５が読出部３２０による有効データの読み出しを停止する場合、出力部３２２は、有効データを出力しない期間と有効フラグの値を「オフ」にする期間を同期させる。選択部３２４と、読出停止部３２５と、書込量通知部３３３は、クロック制御部３４０の構成要素の一部である。   When the reading stop unit 325 permits reading of valid data, the output unit 322 outputs the valid data read by the reading unit 320 to the first stage processing unit 310a. In addition, the output unit 322 synchronizes the output period of valid data and the period during which the value of the valid flag is set to “ON”. When the reading stop unit 325 stops reading the valid data by the reading unit 320, the output unit 322 synchronizes the period during which the valid data is not output and the period during which the value of the valid flag is “off”. The selection unit 324, the read stop unit 325, and the write amount notification unit 333 are some of the components of the clock control unit 340.

図３４は、読出制御部３２１の動作の第２例の説明図である。ステップＳ４１において、読出停止部３２５は、読出量が書込量未満であるか否かを判断する。読出量が書込量未満である場合（ステップＳ４１：Ｙ）に動作はステップＳ４２へ進む。読出量が書込量未満でない場合（ステップＳ４１：Ｎ）に動作はステップＳ４５へ進む。ステップＳ４２〜ステップＳ４７の動作は、図２６を参照して説明したステップＳ３６〜Ｓ３７の動作と同様である。   FIG. 34 is an explanatory diagram of a second example of the operation of the read control unit 321. In step S41, the read stop unit 325 determines whether or not the read amount is less than the write amount. If the read amount is less than the write amount (step S41: Y), the operation proceeds to step S42. If the read amount is not less than the write amount (step S41: N), the operation proceeds to step S45. The operations in steps S42 to S47 are the same as the operations in steps S36 to S37 described with reference to FIG.

本実施例によれば、有効データの書き込みがまだ行われていないアドレスからの無効データの読出が防止できる。また、前段の有効データの書き込み待ちにより読出制御部３２１が読み込みを停止した場合に、有効データが入力されない処理部３１０を停止させ、消費電力を低減することができる。   According to this embodiment, it is possible to prevent invalid data from being read from an address where valid data has not yet been written. Further, when the reading control unit 321 stops reading due to waiting for writing of valid data in the previous stage, the processing unit 310 to which valid data is not input can be stopped to reduce power consumption.

なお、各パイプライン３００毎に、あるパイプライン３００を動作させ、他のパイプライン３００を停止できるように本実施例を変形してもよい。図３５は、読出制御部３２１の第３例の機能ブロック図である。図３２の（Ａ）に示す構成要素と同様の構成要素には、図３２の（Ａ）で使用した参照符号と同じ参照符号を付す。   It should be noted that this embodiment may be modified so that a certain pipeline 300 can be operated and the other pipelines 300 can be stopped for each pipeline 300. FIG. 35 is a functional block diagram of a third example of the read control unit 321. Components similar to those shown in FIG. 32A are assigned the same reference numerals as those used in FIG.

第１ＣＰＵ１０６が、パイプライン３００を動作させる場合には、読出制御部３２１の動作を許可させる。第１ＣＰＵ１０６が、パイプライン３００を動作させない場合には、読出制御部３２１の動作を停止する。レジスタ３２３には、読出制御部３２１のレジスタ３２３は、読出制御部３２１の動作を許可されているか、読出制御部３２１が動作を停止するように設定されているかを指定する設定情報が格納される。出力部３２２は、この設定情報を参照する。   When the first CPU 106 operates the pipeline 300, the operation of the read control unit 321 is permitted. When the first CPU 106 does not operate the pipeline 300, the operation of the read control unit 321 is stopped. The register 323 stores setting information that specifies whether the operation of the read control unit 321 is permitted or the read control unit 321 is set to stop the operation of the register 323 of the read control unit 321. . The output unit 322 refers to this setting information.

読出制御部３２１の動作が許可されている場合に、出力部３２２は有効データの出力期間に応じて有効フラグの値を「オン」及び「オフ」に設定する。読出制御部３２１の動作が停止するように設定されている場合に、出力部３２２は有効フラグの値を「オフ」に設定する。このため、パイプライン３００の処理部３１０へのクロック供給が停止され、パイプライン３００が停止する。   When the operation of the read control unit 321 is permitted, the output unit 322 sets the value of the valid flag to “on” and “off” in accordance with the valid data output period. When the operation of the read control unit 321 is set to stop, the output unit 322 sets the value of the valid flag to “off”. For this reason, the clock supply to the processing unit 310 of the pipeline 300 is stopped, and the pipeline 300 is stopped.

本変形例によれば、第１ＣＰＵ１０６は、動作を停止させるパイプライン３００を個別に設定し、動作を停止させるパイプライン３００の処理部３１０へのクロック供給を停止して処理部３１０の動作を停止させる。このため消費電力を低減することができる。   According to this modification, the first CPU 106 individually sets the pipelines 300 that stop the operation, stops the clock supply to the processing unit 310 of the pipeline 300 that stops the operation, and stops the operation of the processing unit 310. Let For this reason, power consumption can be reduced.

＜１０．第１０実施例＞
図３６は、図３１を参照して画像処理装置１０２におけるパイプライン３００ａの第３例の機能ブロック図である。図２２に示す構成要素と同様の構成要素には、図２２で使用した参照符号と同じ参照符号を付す。パイプライン３００ｂ及び３００ｃの構成は、パイプライン３００ａの構成と同様である。以下、パイプライン３００ａ及び３００ｂの機能について説明するが、他のパイプライン３００ｃの機能も同様である。 <10. 10th Embodiment>
FIG. 36 is a functional block diagram of a third example of the pipeline 300a in the image processing apparatus 102 with reference to FIG. Constituent elements similar to those shown in FIG. 22 are denoted by the same reference numerals as those used in FIG. The configurations of the pipelines 300b and 300c are the same as the configuration of the pipeline 300a. The functions of the pipelines 300a and 300b will be described below, but the functions of the other pipelines 300c are the same.

第１画像メモリ１０３経由で前段のパイプライン３００ａと後段のパイプライン３００ｂが画像データを転送する場合、パイプライン３００ａの書込制御部３３１は、パイプライン３００ｂがデータを読み出す前に上書きしないようデータの書き込みを制御する。   When the upstream pipeline 300a and the downstream pipeline 300b transfer image data via the first image memory 103, the writing control unit 331 of the pipeline 300a does not overwrite the data before the pipeline 300b reads the data. Control writing.

このため、パイプライン３００ａの書込制御部３３１は、書込制御部３３１の書込量とパイプライン３００ｂの読出制御部３２１の読出量に応じてパイプライン３００の動作を制御する停止フラグを出力する。書込制御部３３１は、書込量が読出量以上の場合に停止フラグの値を「オン」にする。書込制御部３３１は、書込量が読出量未満の場合に停止フラグの値を「オフ」にする。停止フラグは、ゲート部３４３及び読出制御部３２１に入力される。   For this reason, the write control unit 331 of the pipeline 300a outputs a stop flag for controlling the operation of the pipeline 300 according to the write amount of the write control unit 331 and the read amount of the read control unit 321 of the pipeline 300b. To do. The writing control unit 331 sets the value of the stop flag to “ON” when the writing amount is equal to or larger than the reading amount. The writing control unit 331 sets the value of the stop flag to “OFF” when the writing amount is less than the reading amount. The stop flag is input to the gate unit 343 and the read control unit 321.

ゲート部３４３は、停止フラグが「オフ」の期間に処理部３１０へクロック信号を供給し、停止フラグが「オン」の期間に処理部３１０へのクロック信号の供給を停止する。ゲート部３４３は、例えば、停止フラグの否定論理とクロック信号との論理積を処理部３１０へ出力する論理回路であってよい。このため、停止フラグが「オン」である期間では処理部３１０は動作を停止し、処理中の有効データを保持する。   The gate unit 343 supplies a clock signal to the processing unit 310 while the stop flag is “off”, and stops supplying the clock signal to the processing unit 310 while the stop flag is “on”. The gate unit 343 may be, for example, a logic circuit that outputs a logical product of the negative logic of the stop flag and the clock signal to the processing unit 310. For this reason, during the period in which the stop flag is “ON”, the processing unit 310 stops operating and holds valid data being processed.

読出制御部３２１は、停止フラグが「オフ」の期間に第１画像メモリ１０３から有効データを読み出して第１ステージに出力する。読出制御部３２１は、停止フラグが「オン」の期間に第１画像メモリ１０３からの有効データの読み出しを停止する。   The read control unit 321 reads valid data from the first image memory 103 and outputs it to the first stage while the stop flag is “off”. The read control unit 321 stops reading valid data from the first image memory 103 during a period when the stop flag is “ON”.

図３７の（Ａ）は読出制御部３２１の第３例の機能ブロック図であり、図３７の（Ｂ）は書込制御部３３１の第３例の機能ブロック図である。図３２の（Ａ）及び図３２の（Ｂ）に示す構成要素と同様の構成要素には、図３２の（Ａ）及び図３２の（Ｂ）で使用した参照符号と同じ参照符号を付す。   37A is a functional block diagram of a third example of the read control unit 321, and FIG. 37B is a functional block diagram of a third example of the write control unit 331. Components similar to those shown in FIGS. 32A and 32B are denoted by the same reference numerals as those used in FIGS. 32A and 32B.

読出制御部３２１は、読出量通知部３２６を備える。書込制御部３３１は、選択部３３４と停止部３３５を備える。読出部３２０は、第１画像メモリ１０３から読み出した画像データのデータ量を読出量通知部３２６に通知する。読出量通知部３２６は、第１画像メモリ１０３から読み出した画像データのデータ量を、読出量として他のパイプライン３００の書込制御部３３１へ通知する。   The read control unit 321 includes a read amount notification unit 326. The write control unit 331 includes a selection unit 334 and a stop unit 335. The reading unit 320 notifies the read amount notification unit 326 of the data amount of the image data read from the first image memory 103. The read amount notification unit 326 notifies the data amount of the image data read from the first image memory 103 to the write control unit 331 of the other pipeline 300 as the read amount.

各読出制御部３２１は、他のパイプライン３００の書込制御部３３１と読出量通知回線３０６で接続されている。図３８は、読出量通知回線３０６の接続例の説明図である。パイプライン３００ａの読出制御部３２１は、読出量通知回線３０６を経由してパイプライン３００ｂ及び３００ｃの書込制御部３３１に読出量を通知する。パイプライン３００ｂの読出制御部３２１は、読出量通知回線３０６を経由してパイプライン３００ａ及び３００ｃの書込制御部３３１に読出量を通知する。パイプライン３００ｃの読出制御部３２１は、読出量通知回線３０６を経由してパイプライン３００ａ及び３００ｂの書込制御部３３１に読出量を通知する。   Each read control unit 321 is connected to a write control unit 331 of another pipeline 300 through a read amount notification line 306. FIG. 38 is an explanatory diagram of a connection example of the read amount notification line 306. The read control unit 321 of the pipeline 300a notifies the read amount to the write control unit 331 of the pipelines 300b and 300c via the read amount notification line 306. The read control unit 321 of the pipeline 300b notifies the read amount to the write control unit 331 of the pipelines 300a and 300c via the read amount notification line 306. The read control unit 321 of the pipeline 300c notifies the read amount to the write control unit 331 of the pipelines 300a and 300b via the read amount notification line 306.

図３７の（Ｂ）を参照する。書込制御部３３１のレジスタ３３２には、パイプライン３００ｂの読出制御部３２１から読出量が通知される読出量通知回線３０６を識別するための情報が格納される。選択部３３４は、レジスタ３３２に格納される情報に基づき、パイプライン３００ｂの読出制御部３２１から読出量が通知される読出量通知回線３０６を選択する。選択部３３４は、選択した読出量通知回線３０６で通知された読出量を停止部３３５に入力する。   Reference is made to FIG. The register 332 of the write control unit 331 stores information for identifying the read amount notification line 306 to which the read amount is notified from the read control unit 321 of the pipeline 300b. Based on the information stored in the register 332, the selection unit 334 selects the read amount notification line 306 from which the read amount is notified from the read control unit 321 of the pipeline 300b. The selection unit 334 inputs the read amount notified through the selected read amount notification line 306 to the stop unit 335.

書込部３３０は、第１画像メモリ１０３へ書き込んだ画像データのデータ量である書込量を停止部３３５へ通知する。停止部３３５は、読出量通知回線３０６で通知された読出量と書込量を比較する。書込量が読出量以上になる場合には、停止部３３５は書込部３３０による第１画像メモリ１０３への有効データの書き込みを停止する。また、停止フラグの値を「オン」に設定する。   The writing unit 330 notifies the stopping unit 335 of the writing amount that is the data amount of the image data written to the first image memory 103. The stopping unit 335 compares the read amount notified by the read amount notification line 306 with the write amount. When the writing amount is greater than or equal to the reading amount, the stopping unit 335 stops the writing of valid data to the first image memory 103 by the writing unit 330. Also, the value of the stop flag is set to “on”.

停止部３３５は、書込量が読出量未満の場合には、書込部３３０による第１画像メモリ１０３への有効データの書き込みを許可する。また、停止フラグの値を「オフ」に設定する。   When the writing amount is less than the reading amount, the stopping unit 335 allows the writing unit 330 to write valid data to the first image memory 103. Further, the value of the stop flag is set to “off”.

読出部３２０及び出力部３２２は、同じパイプライン３００に設けられた書込制御部３３１が出力する停止フラグを入力する。停止フラグの値が「オン」である場合に、読出部３２０は、第１画像メモリ１０３からの有効データの読み出しを停止する。停止フラグの値が「オン」である場合に、出力部３２２は、出力データを現在出力中の有効データのまま維持する。読出量通知部３２６、選択部３３４及び停止部３３５は、クロック制御部３４０の構成要素の一部である。   The reading unit 320 and the output unit 322 receive a stop flag output from the write control unit 331 provided in the same pipeline 300. When the value of the stop flag is “ON”, the reading unit 320 stops reading valid data from the first image memory 103. When the value of the stop flag is “ON”, the output unit 322 maintains the output data as valid data currently being output. The read amount notification unit 326, the selection unit 334, and the stop unit 335 are some of the components of the clock control unit 340.

図３９は、書込制御部３３１の動作の第１例の説明図である。ステップＳ５０において、停止部３３５は停止フラグの値を「オン」にする。ステップＳ５１において停止部３３５は、書込量が読出量未満であるか否かを判断する。書込量が読出量未満である場合（ステップＳ５１：Ｙ）に動作はステップＳ５２へ進む。書込量が読出量未満でない場合（ステップＳ５１：Ｎ）に動作はステップＳ５０へ戻る。   FIG. 39 is an explanatory diagram of a first example of the operation of the write control unit 331. In step S50, the stop unit 335 sets the value of the stop flag to “on”. In step S51, the stopping unit 335 determines whether or not the writing amount is less than the reading amount. When the writing amount is less than the reading amount (step S51: Y), the operation proceeds to step S52. If the write amount is not less than the read amount (step S51: N), the operation returns to step S50.

ステップＳ５２において停止部３３５は、現在の停止フラグの値が「オン」であるか否かを判断する。停止フラグの値が「オン」である場合（ステップＳ５２：Ｙ）に動作はステップＳ５３へ進む。停止フラグの値が「オン」でない場合（ステップＳ５２：Ｎ）に動作はステップＳ５４へ進む。   In step S52, the stop unit 335 determines whether or not the value of the current stop flag is “ON”. When the value of the stop flag is “ON” (step S52: Y), the operation proceeds to step S53. If the value of the stop flag is not “ON” (step S52: N), the operation proceeds to step S54.

ステップＳ５３において停止部３３５は、停止フラグの値を「オフ」に設定する。その後に動作はステップＳ５４へ進む。ステップＳ５４において、書込部３３０は有効データを第１画像メモリ１０３へ書き込む。   In step S53, the stop unit 335 sets the value of the stop flag to “off”. Thereafter, the operation proceeds to step S54. In step S <b> 54, the writing unit 330 writes valid data to the first image memory 103.

ステップＳ５５において書込制御部３３１は、全ての有効データの処理が完了したか否かを判断する。全ての有効データの処理が完了していない場合（ステップＳ５５：Ｎ）に動作はステップＳ５１に戻る。全ての有効データの処理が完了した場合（ステップＳ５５：Ｙ）に、ステップＳ５６において書込制御部３３１は、完了割込を発生させ、第１ＣＰＵ１０６へ通知する。   In step S55, the write control unit 331 determines whether or not processing of all valid data has been completed. If processing of all valid data has not been completed (step S55: N), the operation returns to step S51. When processing of all valid data is completed (step S55: Y), the write control unit 331 generates a completion interrupt in step S56 and notifies the first CPU 106 of it.

本実施例によれば、後段のパイプラインによる有効データの読み出しがまだ行われていないアドレスへの、前段のパイプラインのデータ上書きを防止できる。前段のパイプラインによるデータ書き込みを停止する間、各パイプライン３００の処理部３１０へのクロック供給を停止することにより、処理部３１０に有効データを保持させることが可能になる。また、データ書き込みの停止中に処理部３１０へのクロック供給を停止することにより消費電力が低減される。   According to the present embodiment, it is possible to prevent data from being overwritten in the previous pipeline to an address for which valid data has not yet been read out by the subsequent pipeline. By stopping the clock supply to the processing unit 310 of each pipeline 300 while the data writing by the previous pipeline is stopped, the processing unit 310 can hold the valid data. In addition, power consumption is reduced by stopping clock supply to the processing unit 310 while data writing is stopped.

＜１１．第１１実施例＞
第９実施例のパイプライン３００の構成は、第１０実施例のパイプライン３００の構成と組み合わせることができる。図４０は、第９実施例及び第１０実施例の構成を組み合わせたパイプラインの機能ブロックの説明図である。図２２及び図３６に示す構成要素と同様の構成要素には、図２２及び図３６で使用した参照符号と同じ参照符号を付す。 <11. Eleventh embodiment>
The configuration of the pipeline 300 of the ninth embodiment can be combined with the configuration of the pipeline 300 of the tenth embodiment. FIG. 40 is an explanatory diagram of the functional blocks of the pipeline in which the configurations of the ninth and tenth embodiments are combined. Components similar to those shown in FIGS. 22 and 36 are denoted by the same reference symbols as those used in FIGS. 22 and 36.

第１パイプライン〜第３パイプラインにそれぞれ設けられたゲート部３４３ａ〜３４３ｃは、個々が設けられたパイプラインステージに入力される有効フラグと、停止フラグと、クロック信号を受信する。ゲート部３４３は、有効フラグが「オン」かつ停止フラグが「オフ」の期間に処理部３１０へクロック信号を供給する。ゲート部３４３は、有効フラグが「オフ」の期間又は停止フラグが「オン」に、処理部３１０へのクロック信号の供給を停止する。ゲート部３４３は、例えば、有効フラグと、停止フラグの否定論理と、クロック信号との論理積を処理部３１０へ出力する論理回路であってよい。   The gate units 343a to 343c provided in the first pipeline to the third pipeline respectively receive the valid flag, the stop flag, and the clock signal that are input to the pipeline stages provided individually. The gate unit 343 supplies a clock signal to the processing unit 310 during a period in which the valid flag is “on” and the stop flag is “off”. The gate unit 343 stops the supply of the clock signal to the processing unit 310 while the valid flag is “off” or the stop flag is “on”. The gate unit 343 may be, for example, a logic circuit that outputs a logical product of a valid flag, a negative logic of a stop flag, and a clock signal to the processing unit 310.

図４１の（Ａ）は、読出制御部３２１の第４例の機能ブロック図であり、図４１の（Ｂ）は、書込制御部３３１の第４例の機能ブロック図である。図３２の（Ｂ）、図３５、図３７の（Ａ）、及び図３７の（Ｂ）に示す構成要素と同様の構成要素には、図３２の（Ｂ）、図３５、図３７の（Ａ）及び図３７の（Ｂ）で使用した参照符号と同じ参照符号を付す。   41A is a functional block diagram of a fourth example of the read control unit 321, and FIG. 41B is a functional block diagram of a fourth example of the write control unit 331. Components similar to those shown in FIGS. 32B, 35, 37A, and 37B include the components shown in FIGS. 32B, 35, and 37B. The same reference numerals as those used in A) and FIG.

図４２は、読出制御部３２１の動作の第３例の説明図である。ステップＳ６０において出力部３２２は、出力するデータ及び有効フラグの値を現在の出力値のまま維持する。ステップＳ６１において読出部３２０及び出力部３２２は、停止フラグの値が「オン」であるか否かを判断する。停止フラグの値が「オン」である場合（ステップＳ６１：Ｙ）に読出部３２０は、第１画像メモリ１０３からの有効データを読み出さない。その後、動作はステップＳ６０に戻る。停止フラグの値が「オン」でない場合（ステップＳ６１：Ｎ）に動作はステップＳ６２に進む。ステップＳ６２〜Ｓ６６の動作は、図３４を参照して説明したステップＳ４１〜ステップＳ４５の動作と同様である。   FIG. 42 is an explanatory diagram of a third example of the operation of the read control unit 321. In step S60, the output unit 322 maintains the data to be output and the value of the valid flag as the current output value. In step S61, the reading unit 320 and the output unit 322 determine whether or not the value of the stop flag is “ON”. When the value of the stop flag is “ON” (step S61: Y), the reading unit 320 does not read valid data from the first image memory 103. Thereafter, the operation returns to step S60. When the value of the stop flag is not “ON” (step S61: N), the operation proceeds to step S62. The operations in steps S62 to S66 are the same as the operations in steps S41 to S45 described with reference to FIG.

ステップＳ６７において読出制御部３２１は、第１ＣＰＵ１０６が、読出制御部３２１の動作を停止する設定を行ったか否かを判断する。動作を停止する設定が行われない場合（ステップＳ６７：Ｎ）に動作はステップＳ６１へ戻る。動作を停止する設定が行われた場合（ステップＳ６７：Ｙ）に、ステップＳ６８において出力部３２２は、有効フラグの値を「オフ」にする。   In step S <b> 67, the read control unit 321 determines whether or not the first CPU 106 has set to stop the operation of the read control unit 321. If the setting for stopping the operation is not made (step S67: N), the operation returns to step S61. When the setting for stopping the operation is made (step S67: Y), in step S68, the output unit 322 sets the value of the valid flag to “off”.

図４３は、書込制御部３３１の動作の第２例の説明図である。ステップＳ７０〜ステップＳ７３の動作は図３９を参照して説明したステップＳ５０〜ステップＳ５３の動作と同様である。ステップＳ７４において書込部３３０は、有効フラグが「オン」であるか否かを判断する。有効フラグが「オン」である場合（ステップＳ７４：Ｙ）に、書込部３３０はステップＳ７５において有効データを第１画像メモリ１０３に書き込む。その後に動作はステップＳ７６に進む。   FIG. 43 is an explanatory diagram of a second example of the operation of the write control unit 331. The operations in steps S70 to S73 are the same as the operations in steps S50 to S53 described with reference to FIG. In step S74, the writing unit 330 determines whether or not the validity flag is “ON”. If the valid flag is “ON” (step S74: Y), the writing unit 330 writes valid data to the first image memory 103 in step S75. Thereafter, the operation proceeds to step S76.

有効フラグが「オン」でない場合（ステップＳ７４：Ｎ）に動作はステップＳ７６に進む。この場合に書込部３３０は第１画像メモリ１０３に画像データを書き込まない。ステップＳ７６及びＳ７７の動作は、図３９を参照して説明したステップＳ５５及びＳ５６の動作と同様である。   If the valid flag is not “ON” (step S74: N), the operation proceeds to step S76. In this case, the writing unit 330 does not write image data in the first image memory 103. The operations in steps S76 and S77 are the same as the operations in steps S55 and S56 described with reference to FIG.

図４４及び図４５は、有効フラグによるパイプラインの停止を説明するためのタイミングチャートである。期間Ｔ１７にて停止フラグの値が「オン」になると、読出制御部３２１は、有効データの読出動作を停止し、出力データを現在出力中の有効データのまま維持する。また、各処理部３１０へのクロック供給が停止することにより、各処理部３１０は、停止フラグの値が「オン」に変わった時点でそれぞれが処理していた有効データをそれぞれ保持したまま動作を停止する。   44 and 45 are timing charts for explaining the stoppage of the pipeline due to the valid flag. When the value of the stop flag becomes “ON” in the period T17, the read control unit 321 stops the valid data read operation, and maintains the output data as the valid data currently being output. In addition, when the clock supply to each processing unit 310 is stopped, each processing unit 310 operates while holding the valid data that has been processed by each when the value of the stop flag is changed to “ON”. Stop.

期間Ｔ１７の後に停止フラグの値が「オフ」になると、読出制御部３２１は、有効データの読出を再開する。また、各処理部３１０はそれぞれ有効データの処理を再開し、再開後の最初のラッチタイミングで、期間Ｔ１７で保持していた有効データを処理したデータを後段の処理部３１０へ出力し、次の有効データを前段の処理部３１０からラッチする。   When the value of the stop flag becomes “OFF” after the period T17, the read control unit 321 resumes reading of valid data. In addition, each processing unit 310 restarts the processing of valid data, and outputs the processed data of the valid data held in the period T17 to the subsequent processing unit 310 at the first latch timing after the restart. The valid data is latched from the processing unit 310 at the previous stage.

１ 画像処理システム
１００ 画像読取装置
１０２ 画像処理装置
１１０、１１０ａ〜１１０ｃ、３０１ パイプライン処理部
１２０、１２０ａ〜１２０ｉ、３１０、３１０ａ〜３１０ｃ 処理部
１３０、１３０ａ〜１３０ｃ 共通バス
１３１、１３１ａ〜１３１ｄ、１３３、１３６ マスタ型セレクトコネクタ
１３２ａ〜１３２ｄ、１６１、１６２ スレーブ型セレクトコネクタ
１４０ 読出部
３００、３００ａ〜３００ｃ パイプライン
３２１ 読出制御部
３３１ 書込制御部
１７３、３４０ クロック制御部
３４１、３４１ａ〜３４１ｃ 転送路
３４２、３４２ａ〜３４２ｃ 保持部
３４３、３４３ａ〜３４３ｃ ゲート部 DESCRIPTION OF SYMBOLS 1 Image processing system 100 Image reading apparatus 102 Image processing apparatus 110, 110a-110c, 301 Pipeline processing part 120, 120a-120i, 310, 310a-310c Processing part 130, 130a-130c Common bus 131, 131a-131d, 133 136 Master type select connector 132a to 132d, 161, 162 Slave type select connector 140 Read unit 300, 300a to 300c Pipeline 321 Read control unit 331 Write control unit 173, 340 Clock control unit 341, 341a to 341c Transfer path 342 342a to 342c holding part 343, 343a to 343c gate part

Claims (11)

メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有し、前記複数の第１処理部により処理されたデータを前記メモリに書き込む第１パイプライン処理部と、
第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有し、前記第１パイプライン処理部により処理されて前記メモリに書き込まれたデータを読み出す第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御する制御部と、
有効データが入力される前記第１パイプライン処理部及び前記第２パイプライン処理部の前記各処理部にクロックを供給し、有効データが入力されない前記第１パイプライン処理部及び前記第２パイプライン処理部の前記各処理部へのクロック供給を停止するクロック制御部と、を備え、
前記クロック制御部は、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止する、
ことを特徴とするデータ処理装置。 Memory,
A plurality of first processing units that respectively process data input to each pipeline stage in the first plurality of different pipeline stages; and writing data processed by the plurality of first processing units to the memory A first pipeline processing unit;
The second plurality of different pipeline stages have a plurality of second processing units that respectively process data input to each pipeline stage, and are processed by the first pipeline processing unit and written to the memory A second pipeline processing unit for reading data;
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
A control unit that controls the processing order of each processing unit of the first pipeline processing unit and the second pipeline processing unit by changing a selection state by the selection unit;
A clock is supplied to each of the first pipeline processing unit and the second pipeline processing unit to which valid data is input, and the first pipeline processing unit and the second pipeline to which valid data is not input. A clock control unit that stops clock supply to each processing unit of the processing unit,
When the second pipeline processing unit reads data from the read address in the memory, the clock control unit receives data to be read by the second pipeline processing unit by the first pipeline processing unit. Is not written in the memory, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which data is processed, and the writing in the memory by the first pipeline processing unit is stopped. When writing data to a write address, if the data previously written to the write address by the first pipeline processor is not read by the second pipeline processor, the first pipeline Stop supplying clocks to the plurality of first processing units of the processing unit simultaneously;
A data processing apparatus. 前記クロック制御部は、第１パイプライン処理部による前記メモリへの書き込みデータ量と、第２パイプライン処理部による前記メモリからの読み出しデータ量とに応じて、第２パイプライン処理部の前記パイプラインステージへの有効データが入力されるか否かを判断することを特徴とする請求項１に記載のデータ処理装置。   The clock control unit includes the pipe of the second pipeline processing unit according to the amount of data written to the memory by the first pipeline processing unit and the amount of data read from the memory by the second pipeline processing unit. The data processing apparatus according to claim 1, wherein it is determined whether or not valid data is input to the line stage. 前記パイプラインステージへの有効データの入力を示すフラグを生成するフラグ生成部と、
前記パイプラインステージ毎に、各前記パイプラインステージがデータを処理する期間に前記フラグを各々保持する複数のフラグ保持部と、
前段の前記パイプラインステージの前記フラグを保持する前記フラグ保持部から、後段の前記パイプラインステージの前記フラグを保持する前記フラグ保持部へ、前記フラグを転送する転送路と、
を備え、
前記クロック制御部は、前記フラグに基づき前記パイプラインステージの前記処理部へのクロック供給を制御する、
ことを特徴とする請求項１に記載のデータ処理装置。 A flag generation unit that generates a flag indicating input of valid data to the pipeline stage;
For each pipeline stage, a plurality of flag holding units each holding the flag during a period in which each pipeline stage processes data,
A transfer path for transferring the flag from the flag holding unit holding the flag of the preceding pipeline stage to the flag holding unit holding the flag of the subsequent pipeline stage;
With
The clock control unit controls clock supply to the processing unit of the pipeline stage based on the flag.
The data processing apparatus according to claim 1. 前記フラグ生成部は、第１パイプライン処理部による前記メモリへの書き込みデータ量と、第２パイプライン処理部による前記メモリからの読み出しデータ量とに応じて、第２パイプライン処理部の前記パイプラインステージへの有効データの入力を示すフラグを生成することを特徴とする請求項３に記載のデータ処理装置。   The flag generation unit is configured to output the pipe of the second pipeline processing unit according to the amount of data written to the memory by the first pipeline processing unit and the amount of data read from the memory by the second pipeline processing unit. The data processing apparatus according to claim 3, wherein a flag indicating valid data input to the line stage is generated. 前記データ処理装置は、第２パイプライン処理部により処理されて前記メモリに書き込まれるデータを読み出す第３パイプライン処理部を備え、
前記クロック制御部は、第２パイプライン処理部による前記メモリへの書き込みデータ量と、第３パイプライン処理部による前記メモリからの読み出しデータ量とに応じて、第２パイプライン処理部の前記パイプラインステージの前記処理部へのクロック供給を制御する、
ことを特徴とする請求項２又は４に記載のデータ処理装置。 The data processing apparatus includes a third pipeline processing unit that reads data that is processed by a second pipeline processing unit and written to the memory,
The clock control unit includes the pipe of the second pipeline processing unit according to the amount of data written to the memory by the second pipeline processing unit and the amount of data read from the memory by the third pipeline processing unit. Controlling the clock supply to the processing unit of the line stage;
The data processing apparatus according to claim 2, wherein the data processing apparatus is a data processing apparatus. メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有し、これら第１処理部により処理されたデータを前記メモリに書き込む第１パイプライン処理部と、
第１の複数の異なるパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有し、第１パイプライン処理部により前記メモリに書き込まれたデータを読み出す第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御する制御部と、
第１パイプライン処理部による前記メモリへの書き込みデータ量と、第２パイプライン処理部による前記メモリからの読み出しデータ量とに応じて、第１パイプライン処理部の前記処理部へのクロック供給を制御するクロック制御部と、を備え、
前記クロック制御部は、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止する、
を備えることを特徴とするデータ処理装置。 Memory,
The first plurality of different pipeline stages have a plurality of first processing units that respectively process the data input to each pipeline stage, and the data processed by the first processing units is written to the memory. A pipeline processing unit;
A plurality of second processing units for processing data input to each pipeline stage in a second plurality of different pipeline stages different from the first plurality of different pipeline stages; A second pipeline processing unit for reading data written in the memory by
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
A control unit that controls the processing order of each processing unit of the first pipeline processing unit and the second pipeline processing unit by changing a selection state by the selection unit;
Clock supply to the processing unit of the first pipeline processing unit is performed according to the amount of data written to the memory by the first pipeline processing unit and the amount of data read from the memory by the second pipeline processing unit. A clock control unit for controlling,
When the second pipeline processing unit reads data from the read address in the memory, the clock control unit receives data to be read by the second pipeline processing unit by the first pipeline processing unit. Is not written in the memory, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which data is processed, and the writing in the memory by the first pipeline processing unit is stopped. When writing data to a write address, if the data previously written to the write address by the first pipeline processor is not read by the second pipeline processor, the first pipeline Stop supplying clocks to the plurality of first processing units of the processing unit simultaneously;
A data processing apparatus comprising: 前記パイプライン処理部毎に、各パイプライン処理部の前記処理部へのクロック供給を制御する第２クロック制御部を備えることを特徴とする請求項１〜６のいずれか一項に記載のデータ処理装置。   The data according to any one of claims 1 to 6, further comprising a second clock control unit that controls clock supply to the processing unit of each pipeline processing unit for each pipeline processing unit. Processing equipment. メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有する第１パイプライン処理部と、
第１の複数のパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有する第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御する制御部と、
第１パイプライン処理部の前記第１処理部のクロック供給と、第２パイプライン処理部の前記第２処理部へのクロック供給を個別に停止するクロック制御部と、を備え、
前記クロック制御部は、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止する、
を備えることを特徴とするデータ処理装置。 Memory,
A first pipeline processing unit having a plurality of first processing units for respectively processing data input to each pipeline stage in a first plurality of different pipeline stages;
A second pipeline processing unit having a plurality of second processing units respectively processing data input to each pipeline stage in a second plurality of different pipeline stages different from the first plurality of pipeline stages;
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
A control unit that controls the processing order of each processing unit of the first pipeline processing unit and the second pipeline processing unit by changing a selection state by the selection unit;
A clock control unit for individually stopping clock supply of the first processing unit of the first pipeline processing unit and clock supply to the second processing unit of the second pipeline processing unit;
When the second pipeline processing unit reads data from the read address in the memory, the clock control unit receives data to be read by the second pipeline processing unit by the first pipeline processing unit. Is not written in the memory, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which data is processed, and the writing in the memory by the first pipeline processing unit is stopped. When writing data to a write address, if the data previously written to the write address by the first pipeline processor is not read by the second pipeline processor, the first pipeline Stop supplying clocks to the plurality of first processing units of the processing unit simultaneously;
A data processing apparatus comprising: データ処理装置におけるクロック供給方法であって、
前記データ処理装置は、
メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有し、前記複数の第１処理部により処理されたデータを前記メモリに書き込む第１パイプライン処理部と、
第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有し、前記第１パイプライン処理部により処理されて前記メモリに書き込まれたデータを読み出す第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、を備え、
前記クロック供給方法は、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御し、
前記パイプラインステージへ有効データが入力されるか否かを判断し、
有効データが入力される前記第１パイプライン処理部及び前記第２パイプライン処理部の前記各処理部にクロックを供給し、
有効データが入力されない前記第１パイプライン処理部及び前記第２パイプライン処理部の前記各処理部へのクロック供給を停止し、
前記停止において、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止する、
ことを特徴とするクロック供給方法。 A clock supply method in a data processing apparatus,
The data processing device includes:
Memory,
A plurality of first processing units that respectively process data input to each pipeline stage in the first plurality of different pipeline stages; and writing data processed by the plurality of first processing units to the memory A first pipeline processing unit;
The second plurality of different pipeline stages have a plurality of second processing units that respectively process data input to each pipeline stage, and are processed by the first pipeline processing unit and written to the memory A second pipeline processing unit for reading data;
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
The clock supply method includes:
By changing the selection state by the selection unit, the processing order by the processing units of the first pipeline processing unit and the second pipeline processing unit is controlled,
Determining whether valid data is input to the pipeline stage;
Supplying clocks to the respective processing units of the first pipeline processing unit and the second pipeline processing unit to which valid data is input;
Stop supplying clocks to the processing units of the first pipeline processing unit and the second pipeline processing unit to which valid data is not input;
In the stop, when the second pipeline processing unit reads data from the read address in the memory, the data to be read by the second pipeline processing unit is written to the read address by the first pipeline processing unit. If not, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which data is processed, and the write address in the memory by the first pipeline processing unit When data has been written to the write address in the past by the first pipeline processing unit when the data is written to the first pipeline processing unit, the first pipeline processing unit The clock supply to the plurality of first processing units is stopped all at once.
And a clock supply method. データ処理装置におけるクロック供給方法であって、
前記データ処理装置は、
メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有し、これら第１処理部により処理されたデータを前記メモリに書き込む第１パイプライン処理部と、
第１の複数の異なるパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有し、第１パイプライン処理部により前記メモリに書き込まれたデータを読み出す第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、を備え、
前記クロック供給方法は、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御し、
第１パイプライン処理部により前記メモリへ書き込まれるデータ量と、前記メモリから第２パイプライン処理部に読み出すデータ量とに応じて、第１パイプライン処理部の前記パイプラインステージの前記処理部へのクロック供給を制御し、
前記クロック供給の制御において、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止することを特徴とするクロック供給方法。 A clock supply method in a data processing apparatus,
The data processing device includes:
Memory,
The first plurality of different pipeline stages have a plurality of first processing units that respectively process the data input to each pipeline stage, and the data processed by the first processing units is written to the memory. A pipeline processing unit;
A plurality of second processing units for processing data input to each pipeline stage in a second plurality of different pipeline stages different from the first plurality of different pipeline stages; A second pipeline processing unit for reading data written in the memory by
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
The clock supply method includes:
By changing the selection state by the selection unit, the processing order by the processing units of the first pipeline processing unit and the second pipeline processing unit is controlled,
According to the amount of data written to the memory by the first pipeline processing unit and the amount of data read from the memory to the second pipeline processing unit, to the processing unit of the pipeline stage of the first pipeline processing unit Control the clock supply of
In the clock supply control, when the second pipeline processing unit reads data from the read address in the memory, the data to be read by the second pipeline processing unit is read by the first pipeline processing unit. If not written in the address, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which the data is processed, and the first pipeline processing unit in the memory When writing data to a write address, if data previously written to the write address by the first pipeline processor is not read by the second pipeline processor, the first pipe The clock supply to the plurality of first processing units of the line processing unit is stopped all at once. Supply method. データ処理装置におけるクロック供給方法であって、
前記データ処理装置は、
メモリと、
第１の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第１処理部を有する第１パイプライン処理部と、
第１の複数のパイプラインステージと異なる第２の複数の異なるパイプラインステージにおいて各パイプラインステージに入力されたデータをそれぞれ処理する複数の第２処理部を有する第２パイプライン処理部と、
前記第１パイプライン処理部及び前記第２パイプライン処理部の処理部毎に、各処理部に入力されるデータを選択するための入力セレクタ、及び、各処理部から出力されるデータの出力先を選択するための出力セレクタを含む選択部と、を備え、
前記クロック供給方法は、
前記選択部による選択状態を変更することにより、前記第１パイプライン処理部及び前記第２パイプライン処理部の各処理部による処理順序を制御し、
第１パイプライン処理部の前記第１処理部のクロック供給と、第２パイプライン処理部の前記第２処理部へのクロック供給を個別に停止し、
前記停止において、前記第２パイプライン処理部による前記メモリ内の読出アドレスからのデータの読み出し時に、前記第２パイプライン処理部が読み出すべきデータが前記第１パイプライン処理部により前記読出アドレスに書き込まれていない場合、前記第２パイプライン処理部の前記複数の第２処理部へのクロック供給をデータが処理される順番に従って停止し、前記第１パイプライン処理部による前記メモリ内の書込アドレスへのデータの書き込み時に、前記第１パイプライン処理部により前記書込アドレスへ過去に書き込まれていたデータが前記第２パイプライン処理部により読み出されていない場合、前記第１パイプライン処理部の前記複数の第１処理部へのクロック供給を一斉に停止することを特徴とするクロック供給方法。 A clock supply method in a data processing apparatus,
The data processing device includes:
Memory,
A first pipeline processing unit having a plurality of first processing units for respectively processing data input to each pipeline stage in a first plurality of different pipeline stages;
A second pipeline processing unit having a plurality of second processing units respectively processing data input to each pipeline stage in a second plurality of different pipeline stages different from the first plurality of pipeline stages;
An input selector for selecting data input to each processing unit and an output destination of data output from each processing unit for each processing unit of the first pipeline processing unit and the second pipeline processing unit A selection unit including an output selector for selecting
The clock supply method includes:
By changing the selection state by the selection unit, the processing order by the processing units of the first pipeline processing unit and the second pipeline processing unit is controlled,
The clock supply of the first processing unit of the first pipeline processing unit and the clock supply to the second processing unit of the second pipeline processing unit are individually stopped,
In the stop, when the second pipeline processing unit reads data from the read address in the memory, the data to be read by the second pipeline processing unit is written to the read address by the first pipeline processing unit. If not, the clock supply to the plurality of second processing units of the second pipeline processing unit is stopped according to the order in which data is processed, and the write address in the memory by the first pipeline processing unit When data has been written to the write address in the past by the first pipeline processing unit when the data is written to the first pipeline processing unit, the first pipeline processing unit A clock supply method comprising: stopping clock supply to the plurality of first processing units simultaneously.
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