JP2014182333A - Display device - Google Patents

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卓英 倉永
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Abstract

PROBLEM TO BE SOLVED: To correct change in Vgs-Id characteristics, which arises when a p-MOS transistor and an n-MOS transistor are turned on for a prolonged period of time, using metallic films that function as light shielding layers or reflective layers.SOLUTION: A display device includes a plurality of pixels and CMOS circuits, in each of which a p-MOS transistor has a first light shielding layer located opposite to a gate electrode thereof with a semiconductor layer in between and an n-MOS transistor has a second light shielding layer located opposite to a gate electrode thereof with the semiconductor layer in between. The first light shielding layer and the second light shielding layer comprise conductive layers to which predetermined voltages are fed. The display device has means 1 for adjusting the voltage level fed to the first light shielding layer to adjust Vgs-Id characteristics of the p-MOS transistor, and means 2 for adjusting the voltage level fed to the second light shielding layer to adjust Vgs-Id characteristics of the n-MOS transistor, where Id represents drain current and Vgs represents gate-source voltage.

Description

本発明は、表示装置に係わり、特に、ＣＭＯＳ回路を有する表示装置に適用して有効な技術に関する。   The present invention relates to a display device, and more particularly to a technique effective when applied to a display device having a CMOS circuit.

液晶表示装置、有機ＥＬ表示装置、又は、可動シャッタの位置を電気的に制御して画像表示を行う画像表示装置等の表示装置ではＣＭＯＳ回路を有するものが知られている。
図９は、従来の表示装置に使用されるＣＭＯＳ回路における、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの構成を示す断面図である。
図９において、１０１は基板（ガラス基板など）、１０２ｐ，１０２ｎは金属膜、１０３，１０４は絶縁膜、１０５は配線、１０６は電極、１０７は開口部、１０８ｐ，１０８ｎは半導体層、１０９はゲート電極、ｐＭＯＳはｐ型ＭＯＳトランジスタ、ｎＭＯＳはｎ型ＭＯＳトランジスタである。
図９に示すように、従来の表示装置に使用されるｐ型ＭＯＳトランジスタ（ｐＭＯＳ）とｎ型ＭＯＳトランジスタ（ｎＭＯＳ）では、半導体層（１０８ｐ，１０８ｎ）へ光が照射されると、リーク電流が増大するのを防止するために、遮光層または反射層として機能する金属膜（１０２ｐ，１０２ｎ）を配置する場合がある。
図１０、図１１は、従来の表示装置に使用されるＣＭＯＳインバータ回路の回路構成を示す回路図である。
図１０に示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を同時に制御するものであり、図１１示すＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、フローティング状態とするものである。 As a display device such as a liquid crystal display device, an organic EL display device, or an image display device that performs image display by electrically controlling the position of a movable shutter, one having a CMOS circuit is known.
FIG. 9 is a cross-sectional view showing the configuration of a p-type MOS transistor and an n-type MOS transistor in a CMOS circuit used in a conventional display device.
In FIG. 9, 101 is a substrate (glass substrate or the like), 102p and 102n are metal films, 103 and 104 are insulating films, 105 is wiring, 106 is an electrode, 107 is an opening, 108p and 108n are semiconductor layers, and 109 is a gate. The electrode, pMOS is a p-type MOS transistor, and nMOS is an n-type MOS transistor.
As shown in FIG. 9, in the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) used in the conventional display device, when the semiconductor layer (108p, 108n) is irradiated with light, a leakage current is generated. In order to prevent the increase, metal films (102p, 102n) functioning as a light shielding layer or a reflective layer may be disposed.
10 and 11 are circuit diagrams showing a circuit configuration of a CMOS inverter circuit used in a conventional display device.
The CMOS inverter circuit shown in FIG. 10 simultaneously controls the potential of the metal film (102p) of the p-type MOS transistor (pMOS) and the potential of the metal film (102n) of the n-type MOS transistor (nMOS). In the CMOS inverter circuit 11, the potential of the metal film (102p) of the p-type MOS transistor (pMOS) and the potential of the metal film (102n) of the n-type MOS transistor (nMOS) are set in a floating state.

ＵＳ ２００８／０１７４５３２号US 2008/0174532

図１２は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。
図１２（ａ）がｐ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフであり、図１２（ｂ）がｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。なお、Ｖｇｓは、ゲート・ソース間電圧、Ｉｄはドレイン電流である。
図１２に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性がシフトする。
ここで、図１２（ａ）に示すように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側にシフトし、図１２（ｂ）に示すように、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）のＶｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側にシフトする。
このように、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、長時間の通電による劣化により、Ｖｇｓ−Ｉｄ特性が逆方向にシフトする。 FIG. 12 is a graph showing changes in Vgs-Id characteristics due to deterioration of the p-type MOS transistor and the n-type MOS transistor.
FIG. 12A is a graph showing changes in Vgs-Id characteristics due to deterioration of p-type MOS transistors, and FIG. 12B is a graph showing changes in Vgs-Id characteristics due to deterioration of n-type MOS transistors. Vgs is a gate-source voltage, and Id is a drain current.
As shown in FIG. 12, the Vgs-Id characteristics of the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) shift due to deterioration due to energization for a long time.
Here, as shown in FIG. 12A, the Vgs-Id characteristic of the p-type MOS transistor (pMOS) shifts to the negative side of Vgs, and as shown in FIG. The Vgs-Id characteristic of nMOS is shifted to the plus side of Vgs.
As described above, the Vgs-Id characteristics of the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) shift in the reverse direction due to deterioration due to energization for a long time.

例えば、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）を画素回路に使用する表示装置では、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の長時間の通電による劣化は、表示パネルに表示される表示画像の表示品質を劣化させることになる。
そのため、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）を長時間通電したときのＶｇｓ−Ｉｄ特性の変化を、劣化前のＶｇｓ−Ｉｄ特性に補正する必要がある。
本発明は、前述の要望に答えるためになされたものであり、本発明の目的は、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。 For example, in a display device using a p-type MOS transistor (pMOS) and an n-type MOS transistor (nMOS) in a pixel circuit, the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) are energized for a long time. The deterioration deteriorates the display quality of the display image displayed on the display panel.
Therefore, it is necessary to correct the change in the Vgs-Id characteristic when the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) are energized for a long time to the Vgs-Id characteristic before deterioration.
The present invention has been made to answer the above-mentioned demands, and an object of the present invention is to use a metal film functioning as a light-shielding layer or a reflective layer in a display device having a CMOS circuit, and to form a p-type MOS transistor. It is another object of the present invention to provide a technique capable of correcting a change in Vgs-Id characteristics when an n-type MOS transistor is energized for a long time.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、ＣＭＯＳ回路を有する表示装置であって、前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
（２）（１）において、前記手段１は、前記ＣＭＯＳ回路の全てのｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記ＣＭＯＳ回路の全てのｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) A display device having a plurality of pixels and a CMOS circuit, wherein the p-type MOS transistor of the CMOS circuit has a first light shielding layer on the opposite side of the gate electrode across the semiconductor layer, and the CMOS circuit The n-type MOS transistor of the circuit has a second light shielding layer on the opposite side of the gate electrode across the semiconductor layer, and the first light shielding layer and the second light shielding layer are conductive layers to which a predetermined voltage is input. And a means 1 for adjusting a Vgs-Id characteristic of the p-type MOS transistor by controlling a voltage value inputted to the first light shielding layer when Id is a drain current and Vgs is a gate-source voltage. And means 2 for controlling a voltage value inputted to the second light shielding layer and adjusting a Vgs-Id characteristic of the n-type MOS transistor.
(2) In (1), the means 1 adjusts the Vgs-Id characteristics of all the p-type MOS transistors of the CMOS circuit, and the means 2 detects the Vgs-Id of all the n-type MOS transistors of the CMOS circuit. Adjust the Id characteristic.

（３）機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ＣＭＯＳ回路を有し、前記ＣＭＯＳ回路の前記ｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、前記ＣＭＯＳ回路の前記ｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき前記各画素の前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、前記各画素の前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有する。
（４）（３）において、前記手段１は、前記全ての画素回路の前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、前記手段２は、前記全ての画素回路の前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する。
（５）（３）または（４）において、面状の光源と、前記面状の光源上に設けられる透明基板と、前記面状の光源の前記透明基板側に設けられる遮光膜とを有し、前記遮光膜は、各画素に対応する光学的開口領域を有し、前記面状の光源から射出された光に対して、前記光学的開口領域以外の領域を遮光し、前記機械的シャッタは、前記透明基板上で、光学的開口領域に対応して設けられている。
（６）（１）ないし（５）の何れかにおいて、前記ｐ型ＭＯＳトランジスタ、および、前記ｎ型ＭＯＳトランジスタは、半導体層が多結晶シリコン薄膜で構成されるトランジスタである。 (3) A plurality of pixels each having a mechanical shutter, a signal line for inputting an image signal to each pixel, and a scanning line for inputting a scanning voltage to each pixel, and the position of the mechanical shutter is electrically Each of the pixels has a pixel circuit that electrically controls the position of the mechanical shutter, and the pixel circuit has a CMOS circuit, The p-type MOS transistor of the CMOS circuit has a first light shielding layer on the opposite side to the gate electrode across the semiconductor layer, and the n-type MOS transistor of the CMOS circuit is opposite to the gate electrode across the semiconductor layer A first light-shielding layer, and the first light-shielding layer and the second light-shielding layer are composed of a conductive layer to which a predetermined voltage is input, Id is a drain current, and Vgs is a gate-source voltage. When you said A voltage value input to the first light-shielding layer of the pixel is controlled to adjust a Vgs-Id characteristic of the p-type MOS transistor, and a voltage value input to the second light-shielding layer of each pixel is controlled. And means 2 for adjusting the Vgs-Id characteristic of the n-type MOS transistor.
(4) In (3), the means 1 adjusts Vgs-Id characteristics of the p-type MOS transistors of all the pixel circuits, and the means 2 is configured to adjust the n-type MOS transistors of all the pixel circuits. Vgs-Id characteristics are adjusted.
(5) In (3) or (4), a planar light source, a transparent substrate provided on the planar light source, and a light-shielding film provided on the transparent substrate side of the planar light source The light-shielding film has an optical aperture region corresponding to each pixel, shields the region other than the optical aperture region with respect to light emitted from the planar light source, and the mechanical shutter On the transparent substrate, it is provided corresponding to the optical aperture region.
(6) In any one of (1) to (5), the p-type MOS transistor and the n-type MOS transistor are transistors in which a semiconductor layer is formed of a polycrystalline silicon thin film.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ＣＭＯＳ回路を有する表示装置において、遮光層あるいは反射層として機能する金属膜を使用して、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを長時間通電したときのＶｇｓ−Ｉｄ特性の変化を補正することが可能となる。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, in a display device having a CMOS circuit, a Vgs-Id characteristic when a p-type MOS transistor and an n-type MOS transistor are energized for a long time using a metal film functioning as a light shielding layer or a reflective layer. The change can be corrected.

本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の一例の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of an example of the CMOS inverter circuit used for the display apparatus of the Example of this invention. 本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の他の例の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the other example of the CMOS inverter circuit used for the display apparatus of the Example of this invention. ｐ型ＭＯＳトランジスタにおける、金属膜の電位変化によるＶｇｓ−Ｉｄ特性の変化と、ｎ型ＭＯＳトランジスタにおける、金属膜の電位変化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。3 is a graph showing a change in Vgs-Id characteristics due to a change in potential of a metal film in a p-type MOS transistor and a change in Vgs-Id characteristics due to a change in potential of a metal film in an n-type MOS transistor. 図１、図２に示すＣＭＯＳインバータ回路を使用する画素回路の一例として、可動シャッタ方式の画像表示装置の画素回路を示す回路図である。FIG. 3 is a circuit diagram showing a pixel circuit of a movable shutter type image display device as an example of a pixel circuit using the CMOS inverter circuit shown in FIGS. 1 and 2. 可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the image display apparatus of a movable shutter system. 可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。It is sectional drawing which shows the cross-section of the pixel part of the image display apparatus of a movable shutter system. 可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ反転：シャッタ＝低電圧）である。6 is an operation timing chart (polarity reversal: shutter = low voltage) of the movable shutter type image display device. 可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ：シャッタ＝高電圧）である。4 is an operation timing chart (polarity: shutter = high voltage) of a movable shutter type image display device. 従来の表示装置に使用されるＣＭＯＳ回路における、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the p-type MOS transistor and the n-type MOS transistor in the CMOS circuit used for the conventional display apparatus. 従来の表示装置に使用されるＣＭＯＳインバータ回路の一例の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of an example of the CMOS inverter circuit used for the conventional display apparatus. 従来の表示装置に使用されるＣＭＯＳインバータ回路の他の例の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the other example of the CMOS inverter circuit used for the conventional display apparatus. ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの劣化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。It is a graph which shows the change of the Vgs-Id characteristic by deterioration of a p-type MOS transistor and an n-type MOS transistor.

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図３は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）における、金属膜（１０２ｐ）の電位変化によるＶｇｓ−Ｉｄ特性の変化と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）における、金属膜（１０２ｎ）の電位変化によるＶｇｓ−Ｉｄ特性の変化を示すグラフである。
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）は、金属膜（１０２ｐ）の電位Ｖｐにより、Ｖｇｓ−Ｉｄ特性が、図３（ａ）に示すように変化する。Ｖｐ１は、金属膜（１０２ｐ）の電位Ｖｐが０Ｖの場合であり、金属膜（１０２ｐ）の電位Ｖｐが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｐ）の電位Ｖｐが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）は、金属膜（１０２ｎ）の電位Ｖｎにより、Ｖｇｓ−Ｉｄ特性が、図３（ｂ）に示すように変化する。Ｖｎ１は、金属膜（１０２ｎ）の電位Ｖｎが０Ｖの場合であり、金属膜（１０２ｎ）の電位Ｖｎが高い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのマイナス側へシフトし、金属膜（１０２ｎ）の電位Ｖｎが低い程、Ｖｇｓ−Ｉｄ特性は、Ｖｇｓのプラス側へシフトする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted. Also, the following examples are not intended to limit the interpretation of the scope of the claims of the present invention.
FIG. 3 shows changes in the Vgs-Id characteristic due to a change in the potential of the metal film (102p) in the p-type MOS transistor (pMOS) and Vgs− due to a change in the potential of the metal film (102n) in the n-type MOS transistor (nMOS). It is a graph which shows the change of Id characteristic.
In the p-type MOS transistor (pMOS), the Vgs-Id characteristics change as shown in FIG. 3A depending on the potential Vp of the metal film (102p). Vp1 is the case where the potential Vp of the metal film (102p) is 0V. The higher the potential Vp of the metal film (102p), the more the Vgs-Id characteristic shifts to the negative side of Vgs, and the Vm1 of the metal film (102p) The Vgs-Id characteristic shifts to the plus side of Vgs as the potential Vp is lower.
In the n-type MOS transistor (nMOS), the Vgs-Id characteristics change as shown in FIG. 3B depending on the potential Vn of the metal film (102n). Vn1 is the case where the potential Vn of the metal film (102n) is 0V. The higher the potential Vn of the metal film (102n), the more the Vgs-Id characteristic shifts to the negative side of Vgs, and the Vms1 of the metal film (102n). As the potential Vn is lower, the Vgs-Id characteristic shifts to the positive side of Vgs.

図１は、本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の一例の回路構成を示す回路図である。
本実施例のＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、別配線により個別に制御するようにしたものである。
したがって、本実施例では、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）とが異なる劣化（図１２に示したような、Ｖｇｓ−Ｉｄ特性の変化）を起こした場合においても、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位と、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、個別に制御することで、劣化前のＶｇｓ−Ｉｄ特性へ戻すことが可能となる。
図２は、本発明の実施例の表示装置に使用されるＣＭＯＳインバータ回路の他の例の回路構成を示す回路図である。
図２に示す表示装置では、すべてのＣＭＯＳインバータ回路における、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）の金属膜（１０２ｐ）の電位を一つの制御電圧Ｖｐにより制御し、すべてのＣＭＯＳインバータ回路における、ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）の金属膜（１０２ｎ）の電位を、一つの制御電圧Ｖｎにより制御するようにしたものである。 FIG. 1 is a circuit diagram showing a circuit configuration of an example of a CMOS inverter circuit used in a display device according to an embodiment of the present invention.
In the CMOS inverter circuit of this embodiment, the potential of the metal film (102p) of the p-type MOS transistor (pMOS) and the potential of the metal film (102n) of the n-type MOS transistor (nMOS) are individually controlled by separate wirings. It is what I did.
Therefore, in this embodiment, even when the p-type MOS transistor (pMOS) and the n-type MOS transistor (nMOS) are deteriorated differently (changes in Vgs-Id characteristics as shown in FIG. 12), By individually controlling the potential of the metal film (102p) of the p-type MOS transistor (pMOS) and the potential of the metal film (102n) of the n-type MOS transistor (nMOS), the Vgs-Id characteristics before deterioration are restored. It becomes possible.
FIG. 2 is a circuit diagram showing a circuit configuration of another example of the CMOS inverter circuit used in the display device according to the embodiment of the present invention.
In the display device shown in FIG. 2, the potential of the metal film (102p) of the p-type MOS transistor (pMOS) in all CMOS inverter circuits is controlled by one control voltage Vp, and the n-type MOS in all CMOS inverter circuits. The potential of the metal film (102n) of the transistor (nMOS) is controlled by one control voltage Vn.

図１、図２に示すＣＭＯＳインバータ回路は、例えば表示装置の画素回路に使用される。
図４は、図１、図２に示すＣＭＯＳインバータ回路を使用する画素回路の一例として、可動シャッタ方式の画像表示装置の画素回路を示す回路図である。
以下、図４を用いて、可動シャッタ方式の画像表示装置に関して説明する。
画素２３は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される電源ライン７と、ＧＮＤの電圧が供給される電源ライン１２との間に接続されるｐ型ＭＯＳトランジスタ（２，１４）と、ｎ型ＭＯＳトランジスタ（３，１５）とを有する。
各画素２３には信号線６が設けられており、信号線６と信号蓄積容量（以下、保持容量という）４とは、ｎ型ＭＯＳトランジスタで構成される走査スイッチ５で接続されている。
保持容量４は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ１３のソース（あるいはドレイン）と接続され、信号転送スイッチ１３のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートに接続されている。なお、保持容量４の他端は電源ライン１２に接続されており、走査スイッチ５のゲートはアップデート線８に接続されている。
また、ｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ３のゲートは、機械的シャッタの一方の制御電極２２に、ｐ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１５のゲートは、機械的シャッタの他方の制御電極２１に接続されている。シャッタ電極２０はシャッタ電圧線１１に接続されている。
また、前述の機械的シャッタは、遮光面上に設けられた開口に対向して設けられている。 The CMOS inverter circuit shown in FIGS. 1 and 2 is used for a pixel circuit of a display device, for example.
FIG. 4 is a circuit diagram showing a pixel circuit of a movable shutter type image display device as an example of a pixel circuit using the CMOS inverter circuit shown in FIGS.
Hereinafter, a movable shutter type image display apparatus will be described with reference to FIG.
The pixel 23 is formed of a CMOS circuit, and is a p-type MOS transistor (2, 14) connected between the power supply line 7 to which the VDD voltage is supplied and the power supply line 12 to which the GND voltage is supplied. And n-type MOS transistors (3, 15).
Each pixel 23 is provided with a signal line 6, and the signal line 6 and a signal storage capacitor (hereinafter referred to as a holding capacitor) 4 are connected by a scanning switch 5 formed of an n-type MOS transistor.
The holding capacitor 4 is further connected to the source (or drain) of the signal transfer switch 13 composed of an n-type MOS transistor. The drain (or source) of the signal transfer switch 13 is connected to the p-type MOS transistor 2 and the n-type MOS transistor. 3 gates. The other end of the storage capacitor 4 is connected to the power supply line 12, and the gate of the scanning switch 5 is connected to the update line 8.
The gates of the p-type MOS transistor 2 and the n-type MOS transistor 3 are connected to one control electrode 22 of the mechanical shutter, and the gates of the p-type MOS transistor 14 and the n-type MOS transistor 15 are controlled to the other of the mechanical shutter. It is connected to the electrode 21. The shutter electrode 20 is connected to the shutter voltage line 11.
The mechanical shutter described above is provided so as to face an opening provided on the light shielding surface.

図５は、可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
可動シャッタ方式の画像表示装置では、図４に示す画素２３が、１画素として２次元状に配置されている。ここで、走査線１０は各行単位に設けられ、走査回路２５に接続される。
また、信号線６は各列単位に設けられ、画像信号電圧書込み回路２４に入力される。
電源ライン（７，１２）、アップデート線８、およびシャッタ電圧線１１は、各画素共通に設けられ、制御電極駆動回路２６に接続される。
なお、図５は簡単のために表示領域を画素数が４×３画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。
また、本発明を適用したＣＭＯＳ回路は、前述した画素２３、あるいは、図５に示す回路（画像信号電圧書込み回路２４、走査回路２５、あるいは、制御電極駆動回路２６）に使用することができる。 FIG. 5 is a block diagram showing a schematic configuration of a movable shutter type image display apparatus.
In the movable shutter type image display device, the pixels 23 shown in FIG. 4 are two-dimensionally arranged as one pixel. Here, the scanning line 10 is provided for each row and connected to the scanning circuit 25.
The signal line 6 is provided for each column and is input to the image signal voltage writing circuit 24.
The power supply lines (7, 12), the update line 8, and the shutter voltage line 11 are provided in common for each pixel and are connected to the control electrode drive circuit 26.
For the sake of simplicity, FIG. 5 shows the display area in a matrix of 4 × 3 pixels, but it is clear that the technical idea disclosed by the present invention does not particularly limit the number of pixels. .
A CMOS circuit to which the present invention is applied can be used for the pixel 23 described above or the circuit shown in FIG. 5 (image signal voltage writing circuit 24, scanning circuit 25, or control electrode driving circuit 26).

次に、可動シャッタ方式の画像表示装置の画素部断面構造について説明する。
図６は、可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図６に示すように、ガラス基板３９上には、金属膜１０２が形成され、金属膜１０２は絶縁膜４０で覆われ、絶縁膜４０上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線１１、ドレイン電極４３（例えば、ｎ型ＭＯＳトランジスタ１５のドレイン）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する機械的シャッタが設けられており、シャッタ電極２０はシャッタ電圧線１１に、ドレイン電極３６は制御電極２２に、ドレイン電極４３は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。 Next, a cross-sectional structure of the pixel portion of the movable shutter type image display device will be described.
FIG. 6 is a cross-sectional view showing a cross-sectional structure of a pixel portion of a movable shutter type image display apparatus.
As shown in FIG. 6, a metal film 102 is formed on a glass substrate 39, and the metal film 102 is covered with an insulating film 40. On the insulating film 40, a polycrystalline silicon thin film 31, a high-concentration n-type impurity is formed. A polycrystalline silicon thin film transistor comprising a polycrystalline silicon thin film doped with (30, 32), a gate insulating film 33, a gate electrode 35 made of a refractory metal, a source electrode 37, and a drain electrode 36 is provided.
Further, on the glass substrate 39, the shutter voltage line 11 and the drain electrode 43 (for example, the drain of the n-type MOS transistor 15) are formed in the same Al wiring layer as the source electrode 37 and the drain electrode 36 with the insulating protective film 34 interposed therebetween. These are covered with a protective film 38 made of a multilayer film of silicon nitride and an organic material.
On the protective film 38, a mechanical shutter having a shutter electrode 20 and two control electrodes (21 and 22) is provided. The shutter electrode 20 is controlled by the shutter voltage line 11, and the drain electrode 36 is controlled. The drain electrode 43 is connected to the electrode 22 and the control electrode 21 via a contact hole. In addition, an insulating film is formed on the surface of the shutter electrode 20 and the two control electrodes (21, 22) in order to prevent a short circuit when they are in contact with each other.

ここで、シャッタ電極２０は、シャッタ電極２０に入力される電圧と、制御電極２１と制御電極２２に入力される電圧との相対関係による電界でその位置が制御されるため、図６には破線を用いてその可動範囲も開示している。
また、画素２３内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図６に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。また黒色膜４９は、外光の反射を防ぐために設けられたものである。 Here, since the position of the shutter electrode 20 is controlled by an electric field based on the relative relationship between the voltage input to the shutter electrode 20 and the voltage input to the control electrode 21 and the control electrode 22, a broken line in FIG. The movable range is also disclosed using.
The other transistors provided in the pixel 23 are similarly composed of polycrystalline silicon thin film transistors. These polycrystalline silicon thin film transistors can be formed using a known excimer laser annealing process or the like.
A light guide plate 47 having a light source 42 composed of independent LED light sources of three colors of R (red), G (green), and B (blue) is provided on the side opposite to the glass substrate 39 with respect to the shutter electrode 20.
Reflective films (46, 48) are provided on both surfaces of the light guide plate 47, and a black film 49 is provided on the reflective film 48. The reflective films (46, 48) are metal films such as Ag and Al, and the black film 49 is formed by appropriately dispersing pigment particles such as carbon black and titanium black in a metal oxide film or polyimide resin. it can.
Here, as shown in FIG. 6, the reflective film 48 and the black film 49 are provided with openings at positions corresponding to the shutter electrodes 20, and one of the light 41 emitted from the light source 42 and propagated through the light guide plate 47. The part is configured to be ejected from this opening. The black film 49 is provided to prevent reflection of external light.

次に、可動シャッタ方式の画像表示装置の動作について説明する。
図７は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ反転：シャッタ＝低電圧）である。
図８は、可動シャッタ方式の画像表示装置の動作タイミングチャート（ポラリティ：シャッタ＝高電圧）である。
最初に、図７を用いて、ポラリティ反転（シャッタ＝低電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、信号蓄積容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）から０Ｖの電圧となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨｉｇｈ（以下、Ｈレベル）となることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬｏｗ（以下、Ｌレベル）となることにより、信号転送スイッチ１３がオフとなる。 Next, the operation of the movable shutter type image display apparatus will be described.
FIG. 7 is an operation timing chart (polarity inversion: shutter = low voltage) of the movable shutter type image display device.
FIG. 8 is an operation timing chart (polarity: shutter = high voltage) of the movable shutter type image display apparatus.
First, the operation of the pixel circuit at the time of polarity inversion (shutter = low voltage) will be described with reference to FIG.
Until the time (t1), scanning lines are sequentially supplied to the scanning line 10 and image signals are written to the signal storage capacitor 4.
Next, at time (t1), the power supply voltage of the power supply line 7 changes from the voltage Vdrive (for example, 25V) to 0V, and the shutter control voltage on the shutter voltage line 11 changes from the voltage of Vrelease1 (for example, 10V). The voltage is 0V.
Next, at time (t2), when the transfer control signal on the update line 8 becomes High (hereinafter, H level), the signal transfer switch 13 is turned on, and the p-type MOS transistor (2, 14) and the n-type are turned on. A signal is input to an SRAM circuit composed of MOS transistors (3, 15).
At time (t3), the power supply voltage of the power supply line 7 rises to the voltage Vlatch, whereby the image signal is latched in the SRAM circuit.
Thereafter, at time (t4), the transfer control signal on the update line 8 becomes Low (hereinafter referred to as L level), whereby the signal transfer switch 13 is turned off.

時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ１）以降に、電源ライン７の電源電圧が０Ｖになることで中間地点に移動し、その後時刻（ｔ５）で、いずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０には０Ｖの電圧が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ１の電圧（例えば、１０Ｖ）となり、シャッタ電極２０と高電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。 At time (t5), the power supply voltage of the power supply line 7 rises to the voltage of Vdrive (for example, 25V), so that the shutter electrode 20 is driven.
The shutter electrode 20 that was initially in contact with one of the control electrodes (21, 22) moves to an intermediate point when the power supply voltage of the power supply line 7 becomes 0 V after time (t1), and then the time ( At t5), it moves toward one of the control electrodes (21, 22). At this time, a voltage of 0V is applied to the shutter electrode 20, a voltage of Vdrive (for example, 25V) is applied to the control electrode on the high voltage side, and a voltage of 0V is applied to the control electrode on the low voltage side.
After that, at time (t6), at the timing when the shutter electrode 20 is stopped, the shutter control voltage on the shutter voltage line 11 becomes Vrelease 1 voltage (for example, 10V), and the shutter electrode 20 and the control electrode on the high voltage side are connected. The potential difference between them is reduced from a potential difference of 25V to a potential difference of 15V. At this time, since the shutter electrode 20 is already stopped, even if the applied voltage is reduced, the shutter characteristics are not affected.

次に、図８を用いて、ポラリティ（シャッタ＝高電圧）時の画素回路の動作について説明する。
時刻（ｔ１）までは、走査線１０に順次走査線が供給され、保持容量４への画像信号の書込みが行われる。
次に、時刻（ｔ１）において、電源ライン７の電源電圧がＶｄｒｉｖｅの電圧（例えば、２５Ｖ）から０Ｖの電圧になり、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）からＶｄｒｉｖｅの電圧（例えば、２５Ｖ）となる。
次に、時刻（ｔ２）において、アップデート線８上の転送制御信号がＨレベルとなることにより、信号転送スイッチ１３がオンとなり、ｐ型ＭＯＳトランジスタ（２，１４）とｎ型ＭＯＳトランジスタ（３，１５）で構成されるＳＲＡＭ回路への信号入力が行われる。
時刻（ｔ３）において、電源ライン７の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。
その後、時刻（ｔ４）において、アップデート線８上の転送制御信号がＬレベルとなることにより、信号転送スイッチ１３がオフとなる。 Next, the operation of the pixel circuit during polarity (shutter = high voltage) will be described with reference to FIG.
Until time (t1), the scanning lines are sequentially supplied to the scanning line 10 and the image signal is written to the storage capacitor 4.
Next, at time (t1), the power supply voltage of the power supply line 7 changes from the voltage Vdrive (for example, 25V) to 0V, and the shutter control voltage on the shutter voltage line 11 changes from the voltage of Vrelease2 (for example, 15V). The voltage is Vdrive (for example, 25 V).
Next, at time (t2), when the transfer control signal on the update line 8 becomes H level, the signal transfer switch 13 is turned on, and the p-type MOS transistor (2, 14) and the n-type MOS transistor (3, 3). A signal is input to the SRAM circuit configured in 15).
At time (t3), the power supply voltage of the power supply line 7 rises to the voltage Vlatch, whereby the image signal is latched in the SRAM circuit.
Thereafter, at time (t4), the transfer control signal on the update line 8 becomes L level, so that the signal transfer switch 13 is turned off.

時刻（ｔ５）において、電源ライン７の電源電圧が、Ｖｄｒｉｖｅの電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０の駆動が行われる。
当初は制御電極（２１，２２）のいずれかに接触していたシャッタ電極２０は、時刻（ｔ５）でいずれかの制御電極（２１，２２）に向かって移動する。このとき、シャッタ電極２０にはＶｄｒｉｖｅの電圧（例えば、２５Ｖ）が印加され、高電圧側の制御電極にはＶｄｒｉｖｅ（例えば、２５Ｖ）の電圧が、低電圧側の制御電極には０Ｖの電圧が印加される。
この後、時刻（ｔ６）において、シャッタ電極２０が停止したタイミングで、シャッタ電圧線１１上のシャッタ制御電圧がＶｒｅｌｅａｓｅ２の電圧（例えば、１５Ｖ）となり、シャッタ電極２０と低電圧側の制御電極との間の電位差を、２５Ｖの電位差から１５Ｖの電位差に低減させる。このときシャッタ電極２０は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 At time (t5), the power supply voltage of the power supply line 7 rises to the voltage of Vdrive (for example, 25V), so that the shutter electrode 20 is driven.
The shutter electrode 20 that was initially in contact with one of the control electrodes (21, 22) moves toward one of the control electrodes (21, 22) at time (t5). At this time, a voltage of Vdrive (for example, 25V) is applied to the shutter electrode 20, a voltage of Vdrive (for example, 25V) is applied to the control electrode on the high voltage side, and a voltage of 0V is applied to the control electrode on the low voltage side. Applied.
Thereafter, at time (t6), at the timing when the shutter electrode 20 is stopped, the shutter control voltage on the shutter voltage line 11 becomes Vrelease2 voltage (for example, 15V), and the shutter electrode 20 and the control electrode on the low voltage side The potential difference between them is reduced from a potential difference of 25V to a potential difference of 15V. At this time, since the shutter electrode 20 is already stopped, even if the applied voltage is reduced, the shutter characteristics are not affected.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.

２，１４，ｐＭＯＳ，ＰＭＴ＊ ｐ型ＭＯＳトランジスタ
３，１５，ｎＭＯＳ，ＮＭＴ＊ ｎ型ＭＯＳトランジスタ
４ 信号蓄積容量
５ 走査スイッチ
６ 信号線
７，１２ 電源ライン
８ アップデート線
１０ 走査線
１１ シャッタ電圧線
１３ 信号転送スイッチ
２０ シャッタ電極
２１，２２ 制御電極
２３ 画素
２４ 画像信号電圧書込み回路
２５ 走査回路
２６ 制御電極駆動回路
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５，１０９ ゲート電極
３７ ソース電極
３６，４３ ドレイン電極
３８ 保護膜
３９ ガラス基板
４０,１０３，１０４ 絶縁膜
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
１０１ 基板
１０２，１０２ｐ，１０２ｎ 金属膜
１０５ 配線
１０６ 電極
１０７ 開口部
１０８ｐ，１０８ｎ 半導体層 2, 14, pMOS, PMT * p-type MOS transistors 3, 15, nMOS, NMT * n-type MOS transistor 4, signal storage capacitor 5, scanning switch 6, signal lines 7, 12, power line 8, update line 10, scanning line 11, shutter voltage line 13 Signal transfer switch 20 Shutter electrode 21, 22 Control electrode 23 Pixel 24 Image signal voltage writing circuit 25 Scan circuit 26 Control electrode drive circuit 30, 32 Polycrystalline silicon thin film 31 doped with high-concentration n-type impurity 31 Polycrystalline silicon thin film 33 Gate insulation Film 34 Insulating protective film 35, 109 Gate electrode
37 Source electrode 36, 43 Drain electrode 38 Protective film 39 Glass substrate 40, 103, 104 Insulating film 41 Light 42 Light source 46, 48 Reflective film 47 Light guide plate 49 Black film 101 Substrate 102, 102p, 102n Metal film 105 Wiring 106 Electrode 107 Openings 108p, 108n Semiconductor layer

Claims (6)

複数の画素と、
ＣＭＯＳ回路を有する表示装置であって、
前記ＣＭＯＳ回路のｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、
前記ＣＭＯＳ回路のｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、
前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、
Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき、前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、
前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有することを特徴とする表示装置。 A plurality of pixels;
A display device having a CMOS circuit,
The p-type MOS transistor of the CMOS circuit has a first light shielding layer on the opposite side of the gate electrode across the semiconductor layer,
The n-type MOS transistor of the CMOS circuit has a second light shielding layer on the opposite side of the gate electrode across the semiconductor layer,
The first light shielding layer and the second light shielding layer are composed of a conductive layer to which a predetermined voltage is input,
Means 1 for controlling the voltage value inputted to the first light shielding layer and adjusting the Vgs-Id characteristic of the p-type MOS transistor when Id is a drain current and Vgs is a gate-source voltage;
A display device comprising: means 2 for controlling a voltage value inputted to the second light shielding layer and adjusting a Vgs-Id characteristic of the n-type MOS transistor. 前記手段１は、前記ＣＭＯＳ回路の全てのｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、
前記手段２は、前記ＣＭＯＳ回路の全てのｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整することを特徴とする請求項１に記載の表示装置。 The means 1 adjusts the Vgs-Id characteristics of all the p-type MOS transistors of the CMOS circuit,
2. The display device according to claim 1, wherein the means 2 adjusts Vgs-Id characteristics of all n-type MOS transistors of the CMOS circuit. 機械的シャッタをそれぞれ有する複数の画素と、
前記各画素に画像信号を入力する信号線と、
前記各画素に走査電圧を入力する走査線とを備え、
前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、ＣＭＯＳ回路を有し、
前記ＣＭＯＳ回路の前記ｐ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第１遮光層を有し、
前記ＣＭＯＳ回路の前記ｎ型ＭＯＳトランジスタは、半導体層を挟んでゲート電極と反対側に、第２遮光層を有し、
前記第１遮光層および前記第２遮光層は、所定の電圧が入力される導電層で構成され、
Ｉｄをドレイン電流、Ｖｇｓをゲート・ソース間電圧とするとき前記各画素の前記第１遮光層に入力する電圧値を制御し、前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段１と、
前記各画素の前記第２遮光層に入力する電圧値を制御し、前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整する手段２とを有することを特徴とする表示装置。 A plurality of pixels each having a mechanical shutter;
A signal line for inputting an image signal to each pixel;
A scanning line for inputting a scanning voltage to each of the pixels,
A display device for performing image display by electrically controlling a position of the mechanical shutter;
Each pixel has a pixel circuit that electrically controls the position of the mechanical shutter;
The pixel circuit has a CMOS circuit,
The p-type MOS transistor of the CMOS circuit has a first light shielding layer on the opposite side of the gate electrode across the semiconductor layer,
The n-type MOS transistor of the CMOS circuit has a second light shielding layer on the opposite side of the gate electrode across the semiconductor layer,
The first light shielding layer and the second light shielding layer are composed of a conductive layer to which a predetermined voltage is input,
Means 1 for adjusting a Vgs-Id characteristic of the p-type MOS transistor by controlling a voltage value inputted to the first light shielding layer of each pixel when Id is a drain current and Vgs is a gate-source voltage;
A display device comprising means 2 for controlling a voltage value inputted to the second light shielding layer of each pixel and adjusting a Vgs-Id characteristic of the n-type MOS transistor. 前記手段１は、前記全ての画素回路の前記ｐ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整し、
前記手段２は、前記全ての画素回路の前記ｎ型ＭＯＳトランジスタのＶｇｓ−Ｉｄ特性を調整することを特徴とする請求項３に記載の表示装置。 The means 1 adjusts the Vgs-Id characteristics of the p-type MOS transistors of all the pixel circuits,
4. The display device according to claim 3, wherein the means 2 adjusts Vgs-Id characteristics of the n-type MOS transistors of all the pixel circuits. 面状の光源と、
前記面状の光源上に設けられる透明基板と、
前記面状の光源の前記透明基板側に設けられる遮光膜とを有し、
前記遮光膜は、各画素に対応する光学的開口領域を有し、前記面状の光源から射出された光に対して、前記光学的開口領域以外の領域を遮光し、
前記機械的シャッタは、前記透明基板上で、光学的開口領域に対応して設けられていることを特徴とする請求項３または請求項４に記載の表示装置。 A planar light source;
A transparent substrate provided on the planar light source;
A light shielding film provided on the transparent substrate side of the planar light source,
The light-shielding film has an optical aperture region corresponding to each pixel, and shields a region other than the optical aperture region with respect to light emitted from the planar light source,
The display device according to claim 3, wherein the mechanical shutter is provided on the transparent substrate so as to correspond to an optical aperture region. 前記ｐ型ＭＯＳトランジスタ、および、前記ｎ型ＭＯＳトランジスタは、半導体層が多結晶シリコン薄膜で構成されるトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。   6. The display according to claim 1, wherein each of the p-type MOS transistor and the n-type MOS transistor is a transistor having a semiconductor layer formed of a polycrystalline silicon thin film. apparatus.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104966696B (en) * 2015-05-06 2017-11-28 深圳市华星光电技术有限公司 The preparation method and its structure of TFT substrate
CN104932145B (en) * 2015-06-30 2017-09-22 京东方科技集团股份有限公司 Display base plate and its manufacture method, display device
CN105374332B (en) * 2015-12-10 2017-11-17 深圳市华星光电技术有限公司 liquid crystal display and its source side fan-out area circuit
CN109243353A (en) * 2018-09-29 2019-01-18 武汉华星光电技术有限公司 Phase inverter and GOA circuit
KR20200047938A (en) * 2018-10-26 2020-05-08 삼성디스플레이 주식회사 Display device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3286152B2 (en) * 1995-06-29 2002-05-27 シャープ株式会社 Thin film transistor circuit and image display device
US6100567A (en) * 1998-06-11 2000-08-08 Sun Microsystems, Inc. Tunable threshold SOI device using back gate and intrinsic channel region
JP2001051292A (en) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd Semiconductor device and semiconductor display device
JP2001284592A (en) * 2000-03-29 2001-10-12 Sony Corp Thin-film semiconductor device and driving method therefor
US8482496B2 (en) 2006-01-06 2013-07-09 Pixtronix, Inc. Circuits for controlling MEMS display apparatus on a transparent substrate
EP2541301A3 (en) * 2006-06-05 2013-04-17 Pixtronix Inc. Circuits for controlling display apparatus
TWI617029B (en) * 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 Semiconductor device

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