JP2014180006A - Pulse generation circuit, sample-and-hold circuit and solid state imaging device - Google Patents
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Abstract
Description
本発明は、多相クロックから所望のパルスタイミングとパルス幅のパルスを生成するパルスエッジ選択回路、特に遅延同期ループ回路使うパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置に関する。 The present invention relates to a pulse edge selection circuit that generates a pulse having a desired pulse timing and pulse width from a multiphase clock, in particular, a pulse edge selection circuit that uses a delay locked loop circuit, and a pulse generation circuit, a sample and hold circuit, and a solid state using the same The present invention relates to an imaging apparatus.
固体撮像装置をはじめ半導体装置は、高速化の一途を辿っており、その駆動パルスの位相関係の微妙な調整が必要になってきている。特許文献1は、レジスタ設定により、パルスのエッジタイミングを調整するパルスエッジ選択回路を開示している。この特許文献1では、多相クロックからトランスファゲートを使って、トーナメント方式にセレクタでクロックを選択する。
Semiconductor devices such as solid-state imaging devices are steadily increasing in speed, and it is necessary to finely adjust the phase relationship of the drive pulses.
しかしながら、特許文献1のようなトーナメント方式のセレクタによるクロックの選択方式は、選択していないバッファなどの論理ゲートにまでクロックを入力して駆動するので、消費電力が大きくなる。例えば、N個のクロックから1個のクロックを選ぶとき、1段目の論理ゲートでN/2個のクロックを選択する。つぎに、2段目の論理ゲートでN/4個のクロックを選択し、出力段の論理ゲートで1個のクロックに絞るという動作をする。このため、少なくともN−1(=N/2+N/4+...+1)個の論理ゲートがクロックによって動くことになる。論理ゲートにクロックを入力すると、その分、貫通電流などによって消費電力が増えるので、トーナメント方式のクロック選択回路は消費電力が大きい。なお、ここでいう論理ゲートとは、NANDゲート、NORゲート、インバータ、バッファ、トライステートインバータ、トライステートバッファ、トランスファゲートなどのことである。
However, the clock selection method using a tournament type selector as in
本発明は、駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。 The present invention relates to a pulse edge selection circuit in which the number of logic gates being driven is reduced to reduce power consumption, the number of logic gates through which a clock passes is reduced, and the clock delay is shortened, and a pulse generation circuit, sample hold circuit, A solid-state imaging device is provided.
前記課題を解決するために、本発明のパルスエッジ選択回路は、位相をシフトさせた複数のクロックの中からパルスの立ち上がりエッジの位置を決める第1のクロックを選択して出力する第1のクロック選択回路と、前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第2のクロックを選択して出力する第2のクロック選択回路と、前記第1のクロック選択回路からの前記第1のクロックを入力する第1の入力端と、前記第2のクロック選択回路からの前記第2のクロックを入力する第2の入力端と、前記パルスを出力する出力端とを備え、前記第1のクロック及び前記第2のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、前記第1及び第2のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから1つのクロックを選択して通過させる入力段と、前記選択して通過させた1つのクロックを前記エッジ検出回路に出力する出力段とを有し、前記エッジ検出回路は、前記第1の入力端または前記第2の入力端に入力される前記第1及び第2のクロック選択回路からの前記第1及び第2のクロックの立ち下がりエッジを検出して、前記第1のクロックの立ち下がりエッジで立ち上がり、前記第2のクロックの立ち下がりエッジで立ち下がる前記パルスを生成する回路であり、前記第1及び第2のクロック選択回路の前記出力段は、複数の入力端を有する複数のNORゲート及び複数の入力端を有する複数のNANDゲートの組み合わせであって、前記複数のNORゲートと複数のNANDゲートとが、NORゲートの入力がNANDゲートの出力に接続され且つ前記NANDゲート又は他のNANDゲートの入力が他のNORゲートの出力に接続されるように、交互に接続されており、前記第1及び第2のクロックを出力する出力ゲートにはNORゲートが使用されていることを特徴とする。 In order to solve the above problems, a pulse edge selection circuit according to the present invention selects a first clock for determining the position of a rising edge of a pulse from a plurality of clocks whose phases are shifted, and outputs the first clock. A selection circuit; a second clock selection circuit for selecting and outputting a second clock for determining a position of a falling edge of the pulse from the plurality of clocks; and the second clock selection circuit from the first clock selection circuit. A first input terminal for inputting one clock; a second input terminal for inputting the second clock from the second clock selection circuit; and an output terminal for outputting the pulse. And an edge detection circuit that generates the pulse using the first clock and the second clock, wherein the first and second clock selection circuits include: An input stage for selecting and passing one clock from the plurality of clocks when the plurality of clocks are input; and an output stage for outputting the selected and passed clock to the edge detection circuit. The edge detection circuit detects a falling edge of the first and second clocks from the first and second clock selection circuits input to the first input terminal or the second input terminal. And a circuit for generating the pulse that rises at the falling edge of the first clock and falls at the falling edge of the second clock, and the output stage of the first and second clock selection circuits. Is a combination of a plurality of NOR gates having a plurality of input ends and a plurality of NAND gates having a plurality of input ends, wherein the plurality of NOR gates and a plurality of NAs D gates are alternately connected such that an input of a NOR gate is connected to an output of a NAND gate and an input of the NAND gate or another NAND gate is connected to an output of another NOR gate; A NOR gate is used as the output gate for outputting the first and second clocks.
本発明のパルスエッジ選択回路によれば、クロック選択回路の初段で、入力したクロックの数の半分未満にクロックを絞ることになるため、消費電力の少ないパルスエッジ選択回路が実現できる。また、選択したクロックに着目すると、そのクロックが通る論理ゲート数も少ないため、クロックの遅延も短い。また、本パルスエッジ選択回路を適用したパルス生成回路を有するサンプルホールド回路は、高精度、低消費電力で動作する。更に、本パルスエッジ回路を適用したパルス生成回路を有する固体撮像装置は、高速、低消費電力で撮像することができる。 According to the pulse edge selection circuit of the present invention, the clock is narrowed down to less than half of the number of input clocks in the first stage of the clock selection circuit, so that a pulse edge selection circuit with low power consumption can be realized. Further, when paying attention to the selected clock, the number of logic gates through which the clock passes is small, so the clock delay is short. A sample hold circuit having a pulse generation circuit to which the present pulse edge selection circuit is applied operates with high accuracy and low power consumption. Furthermore, a solid-state imaging device having a pulse generation circuit to which the present pulse edge circuit is applied can perform imaging at high speed and low power consumption.
<本実施例のパルス生成回路の構成例> 図1は、多相クロックを生成する遅延同期ループ回路(Delay Locked Loop;以下、DLLと略す)11と、本実施例のパルスエッジ選択回路を複数含むパルス生成回路10のブロック図である。図中、パルス生成回路10は、クロック生成回路であるDLL11と4つのパルスエッジ選択回路100,200,300,400を有している。
<Configuration Example of Pulse Generation Circuit of This Embodiment> FIG. 1 illustrates a plurality of delay locked loop circuits (hereinafter abbreviated as DLL) 11 for generating a multiphase clock and a plurality of pulse edge selection circuits of this embodiment. 1 is a block diagram of a
DLL11は、複数の電圧制御遅延素子20からなる電圧制御遅延線(Voltage Controlled Delay Line;以下VCDLと略す)12と、位相比較回路13と、チャージポンプ14とを有する。また、15はマスタークロック線、16は上昇信号線、17は下降信号線、18は制御電圧線、19は帰還クロック線を表す。本実施例では、マスタークロック線15は、100MHzのクロックが入ることを想定している。DLL11は、4つのパルスエッジ選択回路100,200,300,400に、位相が等間隔にずれた多相クロックをクロック線(P0,P1,P2,...,P63)に供給する。本実施例では、多相クロックの入るクロック線がP0からP63の64個としているが、本発明はこの数に限らない。マスタークロック線15を通じたマスタークロックは、位相比較器13とVCDL12に供給される。VCDL12は、制御電圧線18に応じてクロックの遅延量を変えることのできる電圧制御遅延素子20を64個含む。それぞれの電圧制御遅延素子20にはクロック線(P0,P1,P2,...,P63)が出力端子として接続されている。
The
VCDL12の最後の電圧制御遅延素子20の出力クロックは、帰還クロック線19を通じて位相比較器13に供給される。位相比較器13は、入力端子としてマスタークロック線15と帰還クロック線19が接続されている。位相比較器13は、マスタークロック線15の1周期遅れたマスタークロックと帰還クロック線19の帰還クロックの位相がちょうど同じになるパルスを上昇信号線16と下降信号線17に出力する。例えば、マスタークロック線15の1周期遅れたクロック立ち上がりに対して、帰還クロック線19のクロック立ち上がりが早ければ、下降信号パルスを下降信号線17に出力する。また、1周期遅れたマスタークロックのパルス立ち上がりに対して、帰還クロックのパルス立ち上がりが遅ければ、上昇信号線16に上昇信号パルスをチャージポンプ14に出力する。そして、1周期遅れたマスタークロックのクロック立ち上がり時間と、帰還クロック線19のクロック立ち上がりが同時になれば、同期状態になる。このとき、上昇信号線16と下降信号線17にパルスが出力されないか、上昇信号パルスと下降信号パルスが同じパルスとなる。チャージポンプ14は、上昇信号線16に上昇信号パルスが入れば、制御電圧線18の電圧値を上昇させ、下降信号線17に下降信号パルスが入れば、制御電圧線18の電圧値を下降させる。
The output clock of the last voltage controlled
4つのパルスエッジ選択回路100,200,300,400は、同じ回路であり、それぞれ、入力端子としてクロック線(P0,P1,P2,...,P63)が接続されている。また、それぞれのパルスエッジ選択回路には、立ち上がり位置決定回路の位置を特定する立ち上がり位置データ及び立ち下がり位置決定回路の位置を特定する立ち下がり位置データが入力されている。各パルスエッジ選択回路は、それぞれ立ち上がり位置決定回路101,201,301,401と、立ち下がり位置決定回路102,202,302,402と、立ち下がりエッジ検出型フリップフロップ104,204,304,404を有する。立ち上がり位置決定回路101,201,301,401には、立ち上がり位置データを保持するレジスタPU1[5:0]〜PU4[5:0](101a,201a,301a,401a)がある。一方、立ち下がり位置決定回路102,202,302,402には、立ち下がり位置データを保持するレジスタPD1[5:0]〜PD4[5:0](102a,202a,302a,402a)がある。なお、立ち上がり位置決定回路を第1のクロック選択回路、その出力を第1のクロックとする。また、立ち下がり位置決定回路を第2のクロック選択回路、その出力を第2のクロックとする。パルスエッジ選択回路に関する複数の実施例の詳細は、以下に示す。
The four pulse
[実施例1]
<実施例1のパルスエッジ選択回路の構成例> 図2の(a)は、図1のパルスエッジ選択回路100に適用される実施例1の回路図を表す。図中、101は立ち上がり位置決定回路、102は立ち下がり位置決定回路、103,109はNORゲート・デコーダ群、104は立ち下がりエッジ検出型フリップフロップ、105は多相クロック線群である。また、106は立ち上がり位置決定回路101の出力段のNORゲート、107は立ち下がり位置決定回路102の出力段のNORゲートである。また、108と109は選択したNORゲート・デコーダ、110,120は第1段のNANDスイッチ群、111,121は第2段のNANDゲート群である。なお、本実施例1は他のパルスエッジ選択回路200,300,400にも適用される。
[Example 1]
<Configuration Example of Pulse Edge Selection Circuit of First Embodiment> FIG. 2A shows a circuit diagram of the first embodiment applied to the pulse
本実施例1のパルスエッジ選択回路では、第1段のNANDスイッチ群110,120で立ち上がり/立ち下がり用のそれぞれ1つのクロックのみが選択される。そのクロックが、第2段のNANDゲート群111,121、出力ゲートであるNORゲート106,107を介して立ち下がりエッジ検出型フリップフロップ104をセット/リセットして、所望のパルスを生成する。従って、駆動中の論理ゲートは、両位置決定回路の8個の論理ゲートと立ち下がりエッジ検出型フリップフロップとなり、駆動中の論理ゲートを減らして消費電力を少なくしている。また、クロックが通る論理ゲート数は、位置決定回路で3段、立ち下がりエッジ検出型フリップフロップは入力端子の立ち下がりで禁止状態無しで出力Qを変化させるので、クロックが通る論理ゲート数を減らしてクロック遅延を短くしている。なお、第1段のNANDスイッチ群110,120を選択されたクロックを通過させる入力段、それ以降の立ち下がりエッジ検出型フリップフロップへの出力までを出力段とする。
In the pulse edge selection circuit according to the first embodiment, only one rising / falling clock is selected by the
(立ち下がりエッジ検出型フリップフロップの回路例) 図2の(b)は、図1の(a)に示す立ち下がりエッジ検出型フリップフロップ104の回路図である。図のように、立ち下がりエッジ検出型フリップフロップ104は、複数のインバータ・ゲート141とNANDゲート142からなる。立ち下がりエッジ検出型フリップフロップ104は、その入力端子SBの電圧が立ち下がれば出力Qの電圧が立ち上がり、その入力端子RBの電圧が立ち下がれば出力Qの電圧が立ち下がる動作を、禁止状態無しで(無条件で)実現する回路である。図2の(a)で示したように、この立ち下がりエッジ検出型フリップフロップ104の入力端子SBに、立ち上がり位置決定回路101の出力配線UNを接続し、入力端子RBに立ち下がり位置決定回路102の出力配線DNを接続する。また、立ち下がりエッジ検出型フリップフロップ104の出力端子Qには、パルスエッジ選択回路100の出力配線OUTが接続される。なお、立ち下がりエッジ検出型フリップフロップをエッジ検出回路、その入力端子SBを第1の入力端、入力端子RBを第2の入力端とする。
(Circuit Example of Falling Edge Detection Flip-Flop) FIG. 2B is a circuit diagram of the falling edge detection flip-
<DLL11の駆動タイミングチャート> 図3の(a)は、図1のDLL11におけるマスタークロック線15とクロック線(P0,P1,P2,...,P63)上のクロックの駆動タイミングチャートであり、DLL11の同期状態での駆動タイミングを表す。図3の(a)において、横軸は時刻を表し、縦軸はマスタークロック線15とクロック線(P0,P1,P2,...,P63)の電圧値を表す。本実施例では、マスタークロックの周波数を100MHzとしているので、ひとつの電圧立ち上がり時刻t0から次の電圧立ち上がり時刻t64までの時間差は10nsである。図3の(a)の駆動タイミングチャートは同期状態を表しているため、マスタークロックの電圧立ち上がり時刻t0と、電圧制御遅延素子20を介したクロック線P0の電圧立ち上がり時刻t1の差は、0.156(=10/64)nsである。この時間差は電圧制御遅延素子20の遅延時間に相当する。同様に、クロック線P0の電圧立ち上がり時刻t1とクロック線P1の電圧立ち上がり時刻t2の差も、0.156nsである。このように、隣り合うクロック線の電圧立ち上がり時間の時間差は0.156nsである。つまり、隣り合うクロック線の位相のずれは1/64周期となる。同期状態では、マスタークロックの電圧立ち上がり時刻t0と、クロック線P63の電圧立ち上がり時刻t64の電圧立ち上がり時刻の時間差は10nsとなる。また、時刻t64は、マスタークロック線15の電圧立ち上がり時刻t0のつぎの電圧立ち上がり時刻にもなっている。以上のようにして形成された等間隔の遅延時間を持った多相クロックが、図1のDLL11からクロック線(P0,P1,P2,...,P63)を介して図2の(a)のパルスエッジ選択回路100,200,300,400に出力される。
<Driving Timing Chart of
<パルスエッジ選択回路100の駆動タイミングチャート> 本実施例1の図2の(a)の例では、クロック線P0に入ったクロックを立ち上がり位置決定に使い、クロック線P32に入ったクロックを立ち下がり位置決定に使う。このため、NORゲート・デコーダ群103のうち、NORゲート・デコーダ108が立ち上がり位置決定のために選択される。同様に、NORゲート・デコーダ群113のうち、NORゲート・デコーダ109が立ち下がり位置決定のために選択される。図3の(b)は、図2の(a)のパルスエッジ選択回路100内の各ノードの駆動タイミングチャートを表す。図中、横軸は時刻(秒)であり、縦軸は各配線の電圧値を表す。
<Driving Timing Chart of Pulse
(立ち上がり位置決定) まず、立ち上がり位置決定回路101では、64本の多相クロック線(P0,P1,P2,...,P63)からクロック線P0を選ぶ。そのために、入力された立ち上がり位置データによりパルスエッジ選択回路100内のレジスタ値PU[5:0]101aを2進で"000000"(=10進数表示で0)に設定する。すると、NORゲート・デコーダ群103からNORゲート・デコーダ108が選択される。つまり、NORデコーダ群103の64本の出力配線NU0,NU1,NU2,...,NU63のうち配線NU0のみが常にハイとなる。また、図3の(b)のタイミングチャートでは配線NU7のみしか示していないが、配線NU0以外の63本の配線NU1,NU2,...,NU63は、常にローとなる。その結果、第1段のNANDゲート群110の64本の出力配線SU0,SU1,SU2,...,SU63うち、配線SU0のみにクロックが出力され、他の63本の配線SU1,SU2,...,SU63は、常にハイとなる。つまり、多相クロック線(P0,P1,P2,...,P63)から入った64種のクロックは、立ち上がり位置決定回路101の第1段のNANDゲート群110で1種に選択される。つぎに、第2段のNANDゲート群111の8本の出力配線TU0,TU1,TU2,...,TU7のうち、配線TU0のみにクロックが出力され、他の7本の配線TU1,TU2,...,TU7は、常にローとなる。これは、第2段のNANDゲート群のうち、NAND113ゲート以外は、入力が常にハイであるためである。立ち上がり位置決定回路101の出力段のNORゲート106の入力端子には、8本の配線TU0,TU1,TU2,...,TU7が接続されている。この結果、図3の(b)に示すように、NORゲート106の出力配線UNには、配線TU0のクロックが反転した信号が出力される。つまり、立ち上がり位置決定回路101の出力配線UNに、クロック線P0の立ち上がり時間(図3(b)の時刻t0やt4)と同時に立ち下がるクロックが出力される。
(Rise Position Determination) First, the rise
(立ち下がり位置決定) 立ち下がり位置決定回路102においては、多相クロック線(P0,P1,P2,...,P63)からクロック線P32を選ぶ。そのために、入力された立ち下がり位置データによりパルスエッジ選択回路100内のレジスタ値PD[5:0]102aを2進で"100000"(=10進数表示で32)に設定する。すると、NORゲート・デコーダ群113からNORゲート・デコーダ109が選択される。結果、立ち上がり位置決定回路101と同様の動きにより、同じ段数及び同じ論理ゲート駆動数で、立ち下がり位置決定回路102の出力配線DNに、クロック線P32の立ち上がり時間(図3(b)の時刻t1やt5)と同時に立ち下がるクロックが出力される。
(Falling Position Determination) In the falling
一般に、NANDゲートの出力クロックは電圧立ち下がりが鈍って遅れ、NORゲートの出力クロックの電圧立ち上がりは鈍って遅れる。このため、本実施例1では、第2段のNANDゲート群111,121の出力クロックの鈍った立ち下がり側(図4の時刻t2など)を使わない。また、出力段のNORゲート106,107の出力クロックの鈍った立ち上がり側を使わない。また、NANDゲートの立ち下がりの鈍りとNORゲートの立ち上がりの鈍りとは、入力端子数が増えるに応じて悪化する。このため、一般にクロックを扱うNANDゲートやNORゲートは3入力以内のものを使用する。しかし、本実施例1では、図5のように、NANDゲートの立ち下がりとNORゲートの立ち上がりとを使わないため、4入力以上のNANDゲートやNORゲートでクロックを使用することができる。実際、本実施例1では、8入力のNANDゲート112と8入力のNORゲート106,107とをクロックに使用している。そして、NANDゲートとNORゲートは交互に接続される。なお、8入力以上の場合も可能である。
In general, the output clock of the NAND gate is delayed with a slow voltage fall, and the voltage rise of the output clock of the NOR gate is slow with a delay. For this reason, in the first embodiment, the dull falling side of the output clocks of the second-stage
図3の(b)の駆動タイミングチャートを時系列に従って説明する。NU0がハイで、時刻t0に、多相クロックP0がローからハイに立ち上がり、配線SU0の電圧がハイからローとなる。NANDゲート112へのSU0のロー入力により、配線TU0の電位がローからハイになる。NORゲート106へのTU0のハイ入力により、、配線UNの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ104の動作により、出力OUT(Q)がローからハイになる。時刻t1では、NU0がハイで、多相クロックP32がローからハイに立ち上がり、配線SD32の電圧がハイからローとなる。NANDゲート122へのSD32のロー入力により、、配線TD4の電位がローからハイになる。NORゲート107へのTD4のハイ入力により、配線DNの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ104の動作により、出力OUT(Q)がハイからローになる。時刻t2では、多相クロックP0がハイからローに立ち下がり、配線SU0の電圧がローからハイとなる。このとき、配線TU0がハイからローになるが、配線TU0は8入力のNANDゲート112の出力であるため、図示したように電圧が鈍りながらにローになる。このため、時刻t2から遅れた時刻t3において、配線UNの電圧が鈍りながらハイになる。これは、配線UNが8入力のNORゲート106の出力だからである。これら時刻t2、t3のように、電圧の遷移が鈍る時間があるが、図3の(b)に図示しているように、出力OUTにはこの鈍り現われない。また、時刻t4は時刻t0と同じ動作をし、時刻t5は時刻t1と同じ動作をする。
The drive timing chart of FIG. 3B will be described in time series. At time t0, the multiphase clock P0 rises from low to high, and the voltage of the wiring SU0 changes from high to low. Due to the low input of SU0 to the
図3の(b)のタイミングチャートで示すように、配線OUTには、配線UNの立ち下がりの時刻(t0やt4)で立ち上がり、配線DNの立ち下がり時刻(t1やt5)で立ち下がるパルスが出力される。本実施例1では、立ち下がりエッジ検出型フリップフロップ104を使っているため、配線UNやDNの鈍った電圧の立ち上がりを使わない。このため、クロックの出力段にNORゲート106,107を用いても、立ち上がりの鈍りは問題にならない。また、必要に応じてNORゲート106,107の出力にクロックバッファを接続しても良い。ただし、このクロックバッファは、位相を反転させてはならない。本実施例1では、100MHzで64種の位相の違うクロックを使うことを想定しているので、0.156(=10/64)nsの時間分解能を持つパルスを自由に生成することができる。そして、それは、温度、プロセス、電源電圧変動でばらつかず、消費電力も少ないものになる。実際、電源電圧1.8V、駆動周波数100MHz、常温の条件で、本実施例1のパルスエッジ選択回路は、従来に比べて1/10以下の消費電力になった。また、本実施例1のパルスエッジ選択回路は、クロック入力から出力までに通るゲート数が少なくなり、クロック遅延も短くできる。
As shown in the timing chart of FIG. 3B, a pulse that rises at the falling time (t0 or t4) of the wiring UN and falls at the falling time (t1 or t5) of the wiring DN is applied to the wiring OUT. Is output. In the first embodiment, since the falling edge detection type flip-
[実施例2]
<実施例2のパルスエッジ選択回路の構成例> 図4は、パルスエッジ選択回路の実施例2の回路図を表す。図中、500はパルスエッジ選択回路、501は立ち上がり位置決定回路、502は立ち下がり位置決定回路、504は立ち下がりエッジ検出型フリップフロップ、505は多相クロック線群を表す。また、510,520は第1段のNANDゲート群、515,525は第2段のインバータ群、516,526は第3段のNORゲート群、517,527は第4段のNANDゲート群、506,507は出力段のNORゲートを表す。立ち下がりエッジ検出型フリップフロップ504は、実施例1の図2の(b)で説明した回路と同じものが適用できる。本実施例2では、パルスエッジ選択回路500の出力OUTのパルスを作るために、多相クロック線群505から、立ち上がり時間を決めるクロックとしてP6、立ち下がり時間を決めるクロックとしてP25を利用する。
[Example 2]
<Configuration Example of Pulse Edge Selection Circuit According to Second Embodiment> FIG. 4 is a circuit diagram illustrating a pulse edge selection circuit according to a second embodiment. In the figure, 500 is a pulse edge selection circuit, 501 is a rising position determination circuit, 502 is a falling position determination circuit, 504 is a falling edge detection type flip-flop, and 505 is a multiphase clock line group. 510 and 520 are first-stage NAND gate groups, 515 and 525 are second-stage inverter groups, 516 and 526 are third-stage NOR gate groups, 517 and 527 are fourth-stage NAND gate groups, and 506. , 507 represent NOR gates in the output stage. As the falling edge detection type flip-
本実施例2のパルスエッジ選択回路では、第1段のNANDスイッチ群510,520で立ち上がり/立ち下がり用のそれぞれ1つのクロックのみが選択される。そのクロックが、第2段のインバータ群515,525、第3段のNORゲート群516,526、第4段のNANDゲート群517,527、出力段のNORゲート506,507を通る。そして、立ち下がりエッジ検出型フリップフロップ104をセット/リセットして、所望のパルスを生成する。従って、駆動中の論理ゲートは、両位置決定回路の10個の論理ゲート(インバータを含む)と立ち下がりエッジ検出型フリップフロップとなり、駆動中の論理ゲートを減らして消費電力を少なくしている。また、クロックが通る論理ゲート数は、位置決定回路で5段(インバータを含む)、立ち下がりエッジ検出型フリップフロップは入力端子の立ち下がりで禁止状態無しで出力Qを変化させるので、クロックが通る論理ゲート数を減らしてクロック遅延を短くしている。
In the pulse edge selection circuit according to the second embodiment, only one rising / falling clock is selected by the
なお、DLL11については、実施例1と同様であるので、説明は省略する。本実施例2のパルスエッジ選択回路500は、図1のパルスエッジ選択回路100,200,300,400で使用可能である。
Since the
<パルスエッジ選択回路500の駆動タイミングチャート> 図5は、実施例2のパルスエッジ選択回路内のタイミングチャートである。図中、横軸は、時刻(秒)であり、縦軸は各配線の電圧値を表す。
<Driving Timing Chart of Pulse
(立ち上がり位置決定) まず、立ち下がり位置決定回路101では、64本の多相クロック線(P0,P1,P2,...,P63)からクロック線P6を選ぶ。そのために、入力された立ち上がり位置データによりパルスエッジ選択回路500内のレジスタ値PU[5:0](不図示)を2進で"000110"(=10進数表示で6)に設定する。すると、第1段のNANDゲート群510のうち、選択されたNANDゲート512のみクロックを通す。残りのNANDゲートは、常にハイの信号を出力する。つまり、多相クロック線(P0,P1,P2,...,P63)から入った64種のクロックは、立ち上がり位置決定回路501の第1段で1種に選択される。つぎに、第2段のインバータ群515の64本の出力配線SU1,SU2,...,SU63の中で、配線SU6のみにクロックが出力され、残りの配線には常にロー信号が出力される。この結果、第3段のNORゲート群516の16本の出力配線TU0,TU1,...,TU15のうち、配線TU1のみにクロックが出力され、残りの配線には常にハイ信号が出力される。つぎに、第4段のNANDゲート群517の4本の出力配線GU0,GU1,...,GU3のうち、配線GU0のみにクロックが出力され、残り3本の配線には常にロー信号が出力される。立ち上がり位置決定回路501の出力段のNORゲート506の入力端子には、4本の配線GU0,GU1,GU2,GU3が接続されている。この結果、図5に示すように、NORゲート506の出力配線UNには、配線GU0のクロックの反転した信号が出力される。つまり、立ち上がり位置決定回路501の出力配線UNに、クロック線P0の立ち上がり時刻(図5の時刻t0,t3)と同時に立ち下がるクロックが出力される。
(Rising Position Determination) First, the falling
(立ち下がり位置決定) 立ち下がり位置決定回路502においては、64本の多相クロック線(P0,P1,P2,...,P63)からクロック線P24を選ぶ。そのために、入力された立ち下がり位置データによりパルスエッジ選択回路500内のレジスタ値PD[5:0](不図示)が2進で"011001"(=10進数表示で24)に設定する。すると、第1段のNANDゲート群520からNANDゲート522が選択される。結果、立ち上がり位置決定回路501と同様の動きによって、立ち下がり位置決定回路502の出力配線DNに、クロック線P24の立ち上がり時間(図5の時刻t1、t4)と同時に立ち下がるクロックが出力される。
(Falling Position Determination) In the falling
図4で示したように、この立ち下がりエッジ検出型フリップフロップ504の入力SBに、立ち上がり位置決定回路501の出力配線UNを接続し、入力RBに立ち下がり位置決定回路502の出力配線DNを接続する。また、立ち下がりエッジ検出型フリップフロップ504の出力Qには、パルスエッジ選択回路500の出力配線OUTが接続される。このため、図5の駆動タイミングチャートで示すように、配線UNの電圧立ち下がりの時刻(t0、t3)で立ち上がり、配線DNの電圧立ち下がり時刻(t1、t4)で立ち下がるパルスが配線OUTに出力される。実施例2でも、立ち下がりエッジ検出型フリップフロップ504を使っているため、配線UNやDNの鈍った電圧立ち上がりを使わない。このため、クロック出力の出力段にNORゲート506、507を用いても、立ち上がりの鈍りは問題にならない。また、必要に応じて出力段のNORゲート506、507の出力にクロックバッファを接続しても良い。ただし、このクロックバッファは、位相を反転させてはならない。
As shown in FIG. 4, the output wiring UN of the rising
図5の駆動タイミングチャートを時系列に従って説明する。時刻t0に、多相クロックP6がローからハイに立ち上がり、選択されているNAND512の出力がハイからローに、インバータにより配線SU6の電圧がローからハイとなる。配線SU6がローからハイとなると、配線TU1の電位がハイからローになる。配線TU1がハイからローになる、配線GU0の電位がローからハイになり、配線UNの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ504の動作により、出力OUT(Q)がローからハイになる。時刻t1では、多相クロックP25がローからハイに立ち上がり、配線SD25の電圧がローからハイとなり、配線TD6の電位がハイからローになり、配線GD1の電位がローからハイになり、配線DNの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ504の動作により、出力OUT(Q)がハイからローになる。時刻t2では、多相クロックP6がハイからローに立ち下がり、配線SU6の電圧がハイからローとなる。このとき、配線TU1がローからハイになるが、配線TU1は4入力のNORゲートの出力であるため、図示したように電圧が鈍りながらにハイになる。また、配線GU0がハイからローになるが、4入力のNANDゲートの出力のため、電圧が鈍りながらローになる。また、配線UNが4入力のNORゲート506の出力のため、電位が鈍りながらローからハイになる。この時刻t2のように、電圧の遷移が鈍る時間があるが、図5に図示しているように、出力OUTには鈍りは現われない。また、時刻t3は時刻t0と同じ動作をし、時刻t4は時刻t1と同じ動作をする。本実施例2では、パルスエッジ選択回路500のクロック入力から出力までに通るゲート数が少なくなりクロック遅延を短くできる上、駆動する論理ゲートの数を少なくしたので消費電力も少ない。
The drive timing chart of FIG. 5 will be described according to time series. At time t0, the multiphase clock P6 rises from low to high, the output of the selected
[実施例3]
<実施例3のパルスエッジ選択回路の構成例> 図6は、パルスエッジ選択回路600の実施例3の回路図を表す。図中、601は立ち上がり位置決定回路、602は立ち下がり位置決定回路、604は立ち上がりエッジ検出型フリップフロップ、606,607は出力段のNANDゲートを表す。立ち上がりエッジ検出型フリップフロップ604のS入力端子には、NANDゲート506の出力配線UNが接続され、R入力端子には、NANDゲート507の出力配線DNが接続される。また、Q出力端子には、パルスエッジ選択回路600のOUT出力配線が接続される。本実施例3では、立ち上がり位置決定回路601と立ち下がり位置決定回路602の出力段出力にNANDゲート506,507を用い出力配線UNとDNにクロックを出力している。図示をしていないが、このクロックの位相は、実施例1、実施例2と同様の方法で決定される。配線UNとDNのクロックは、NANDゲート506,507が出力するため、電圧の立ち下がりが鈍る。このため、立ち上がりエッジ検出型フリップフロップ604を使い立ち下がるエッジは使わない。なお、立ち上がりエッジ検出型フリップフロップ604の回路構成は、図2の(b)に示した立ち下がりエッジ検出型フリップフロップ104の構成から想到可能である。
[Example 3]
<Configuration Example of Pulse Edge Selection Circuit According to Third Embodiment> FIG. 6 is a circuit diagram illustrating a pulse
<本実施例のパルスエッジ選択回路を適用したパルス生成回路を使用するサンプルホールド回路の例> 図7は本実施例のパルスエッジ選択回路を適用したパルス生成回路を、パルス発生回路としてサンプルホールド回路に適用したものである。図7は、(a)にアナログ/デジタル変換回路で使われるサンプルホールド回路の回路図、(b)に駆動タイミングチャートを表す。図7の(a)の回路図において、701はオペアンプ、Vinはアナログ入力電圧、Voutはオペアンプ出力電圧、Csはサンプリング容量、S1,S2,S3はスイッチを表す。また、AはスイッチS1,S2と容量Csを接続する配線、Bは容量Csとオペアンプ701の反転入力端子(−端子)とスイッチS1を接続する配線を表す。この回路は、サンプルホールドとコンパレータが一体になったものである。この回路のスイッチS1,S2,S3のオン/オフを、本実施例のパルスエッジ選択回路を適用したパルス生成回路10により生成した立ち上がり/立ち下がりが正確なパルスで制御する。
<Example of Sample and Hold Circuit Using Pulse Generation Circuit to which Pulse Edge Selection Circuit of This Embodiment is Applied> FIG. 7 shows a sample and hold circuit using a pulse generation circuit to which the pulse edge selection circuit of this embodiment is applied as a pulse generation circuit. Is applied. 7A is a circuit diagram of a sample hold circuit used in the analog / digital conversion circuit, and FIG. 7B is a drive timing chart. In the circuit diagram of FIG. 7A, 701 represents an operational amplifier, Vin represents an analog input voltage, Vout represents an operational amplifier output voltage, Cs represents a sampling capacitor, and S1, S2 and S3 represent switches. A represents a wiring connecting the switches S1 and S2 and the capacitor Cs, and B represents a wiring connecting the capacitor Cs, the inverting input terminal (− terminal) of the
図7の(b)の駆動タイミングチャートを使って、図7の(a)の回路図の動作を説明する。まず、時刻t0で、スイッチS1とS2がオンしている。このとき、スイッチS1がオンしているため、オペアンプ701はバーチャルショート状態のため、オペアンプ701の非反転入力端子(+端子)と反転入力端子(−端子=配線B)は同じ電位になる。一方、S2のオンのため配線Aの電圧はアナログ入力電圧Vinとなっている。つぎに、時刻t1でスイッチS1がオフとなり、オペアンプ701の出力端子と反転入力端子(−端子=配線B)の接続が切断される。時刻t2では、スイッチS2がオフとなり、スイッチS3がオンとなる。すると、容量Csにかかっていた入力電圧が保持されるため、オペアンプ701の−端子と+端子の間に−Vinの電位差が生じる。そして、このときオペアンプ701はコンパレータとして作用し、Vinの正負に応じてハイかローの論理値を出力する。図7の(b)のタイミングチャートにおいて、時刻t0からt2をサンプル時間、時刻t2以降をホールド時間という。このサンプル時間において、スイッチS1のオフをスイッチS2のオフよりわずかに早く行う。これは、スイッチS1を早くオフすることによって、スイッチS2のオフ時の配線Bのインピーダンスを大きくするためである。この結果、スイッチS2のゲート下の電荷が容量Csに流れ出さず、オフセットの小さいサンプルホールド回路を形成できる。時術のように、このスイッチS1,S2,S3のタイミング形成に本実施例のパルスエッジ選択回路を提供したパルス生成回路10を使う。とくに、スイッチS1をスイッチS2よりわずかに早くオフすることに有効であり、このサンプルホールド回路は、温度、プロセス、電源電圧変動によるのばらつきがない上、消費電力も少ない。
The operation of the circuit diagram of FIG. 7A will be described using the drive timing chart of FIG. First, at time t0, the switches S1 and S2 are turned on. At this time, since the switch S1 is on, the
<本実施例のパルスエッジ選択回路を適用したパルス生成回路を使用する固体撮像装置の例> 本実施例のパルスエッジ選択回路は、固体撮像装置に適用することもできる。図8は、本実施例のパルスエッジ選択回路を適用したパルス生成回路を固体撮像装置に利用した場合のブロック図である。図中、800は、画像を撮像して画素データを生成する固体撮像装置である。850は、画素データを画素単位で記憶する画素部である。851は、画素部850から並列に画素データを読み出す読出回路である。852は、読出回路851によって読み出した並列の画素データを、走査することでパラレル/シリアル変換して直列に出力する水平シフトレジスタである。853は読出し信号、854,855はパルスエッジ選択回路の出力するノンオーバラップパルスを表す。以前に説明した符号と同じ符号は、以前と同じものを表す。固体撮像装置800では、画素部850に多くの画素が2次元状に含まれている。例えば、画素部850は、画素が列方向に5000列、行方向に3000行あり、計1500万画素が含まれている。この画素部850で光電変換された信号が読出回路851で読み出される。そして、水平シフトレジスタ852によって、右から順に読出信号853として固体撮像装置800の外部に読み出される。この読出信号853は、アナログ信号、デジタル信号のいずれでも良い。この水平シフトレジスタ852は、近年の画素数の増加によって、大きい周波数での駆動が要求されている。水平シフトレジスタ852には、5000列のシフトパルスを発生させるためには、互いに位相の反転したノンオーバラップパルスを2つ入力する。このノンオーバラップパルスの生成に本実施例のパルスエッジ選択回路を適用したパルス生成回路10を使う。すると、ノンオーバラップパルスは、温度、プロセス、電源電圧変動によるばらつきがない上、固体撮像装置800自体の消費電力も少ない。ひいては、信頼性の高い個体撮像装置を提供できる。
<Example of Solid-State Imaging Device Using Pulse Generation Circuit to which Pulse Edge Selection Circuit of This Embodiment is Applied> The pulse edge selection circuit of this embodiment can also be applied to a solid-state imaging device. FIG. 8 is a block diagram when a pulse generation circuit to which the pulse edge selection circuit of this embodiment is applied is used in a solid-state imaging device. In the figure,
なお、本実施例1乃至3のパルスエッジ選択回路では、出力段に8入力端子を有するゲート素子や4入力端子を有するゲート素子を使用した例を示した。しかし、本実施例1乃至3の例は一例であって、入力端子数によらず複数の入力端子を有するNANDゲートと複数の入力端子を有するNORゲートとを適切に組合せることで、本発明のように立ち上がりエッジと立ち下がりエッジを自由に選択することができる。つまり、デュティ比20%などのパルスも容易に作ることができるようになる。また、駆動中にクロックで動いてしまう論理ゲートの数を少なくできるので、消費電力を小さくできることになる。 In the pulse edge selection circuits according to the first to third embodiments, an example in which a gate element having 8 input terminals or a gate element having 4 input terminals is used in the output stage is shown. However, the examples of the first to third embodiments are merely examples, and the present invention can be achieved by appropriately combining a NAND gate having a plurality of input terminals and a NOR gate having a plurality of input terminals regardless of the number of input terminals. As shown, the rising edge and falling edge can be freely selected. That is, a pulse with a duty ratio of 20% can be easily produced. In addition, since the number of logic gates that are driven by a clock during driving can be reduced, power consumption can be reduced.
本発明は、駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルス生成回路を提供する。 The present invention provides a pulse generation circuit in which the number of logic gates being driven is reduced to reduce power consumption, and the number of logic gates through which a clock passes is reduced to shorten the clock delay.
本発明の1つの側面は、パルスを生成するパルス生成回路に係り、該パルス生成回路は、位相が互いに異なる複数のクロックの中から前記パルスの立ち上がりエッジの位置を決める第1のクロックを選択して、前記第1のクロックに同期した立ち上がりエッジを有する信号を出力する第1のNANDゲートと、前記第1のNANDゲートから出力される前記信号が入力される第1のNORゲートとを通して、前記第1のクロックに同期した第1のエッジを有する第1の信号を出力する立ち上がり位置選択回路と、前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第2のクロックを選択して、前記第2のクロックに同期した立ち上がりエッジを有する信号を出力する第2のNANDゲートと、前記第2のNANDゲートから出力される前記信号が入力される第2のNORゲートとを通して、前記第2のクロックに同期した第2のエッジを有する第2の信号を出力する立ち下がり位置選択回路と、前記パルスとして、前記第1の信号の前記第1のエッジに同期して立ち上がり、前記第2の信号の前記第2のエッジに同期して立ち下がるパルスを生成するエッジ検出回路と、を備える。One aspect of the present invention relates to a pulse generation circuit that generates a pulse, and the pulse generation circuit selects a first clock that determines a position of a rising edge of the pulse from a plurality of clocks having different phases. The first NAND gate that outputs a signal having a rising edge synchronized with the first clock, and the first NOR gate that receives the signal output from the first NAND gate, Selecting a rising position selection circuit for outputting a first signal having a first edge synchronized with the first clock, and a second clock for determining the position of the falling edge of the pulse from the plurality of clocks; A second NAND gate for outputting a signal having a rising edge synchronized with the second clock, and the second NAND gate. A falling position selection circuit for outputting a second signal having a second edge synchronized with the second clock through a second NOR gate to which the signal output from is input, and as the pulse, An edge detection circuit that generates a pulse that rises in synchronization with the first edge of the first signal and falls in synchronization with the second edge of the second signal.
本発明によれば、本発明は、駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルス生成回路が提供される。 According to the present invention, there is provided a pulse generation circuit in which the number of logic gates being driven is reduced to reduce power consumption, and the number of logic gates through which a clock passes is reduced to shorten the clock delay.
本発明は、パルス生成回路、サンプルホールド回路、固体撮像装置に関する。The present invention relates to a pulse generation circuit, a sample hold circuit, and a solid-state imaging device.
Claims (7)
前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第2のクロックを選択して出力する第2のクロック選択回路と、
前記第1のクロック選択回路からの前記第1のクロックを入力する第1の入力端と、前記第2のクロック選択回路からの前記第2のクロックを入力する第2の入力端と、前記パルスを出力する出力端とを備え、前記第1のクロック及び前記第2のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、
前記第1及び第2のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから1つのクロックを選択して通過させる入力段と、前記選択して通過させた1つのクロックを前記エッジ検出回路に出力する出力段とを有し、
前記エッジ検出回路は、前記第1の入力端または前記第2の入力端に入力される前記第1及び第2のクロック選択回路からの前記第1及び第2のクロックの立ち下がりエッジを検出して、前記第1のクロックの立ち下がりエッジで立ち上がり、前記第2のクロックの立ち下がりエッジで立ち下がる前記パルスを生成する回路であり、
前記第1及び第2のクロック選択回路の前記出力段は、複数の入力端を有する複数のNORゲート及び複数の入力端を有する複数のNANDゲートの組み合わせであって、前記複数のNORゲートと複数のNANDゲートとが、NORゲートの入力がNANDゲートの出力に接続され且つ前記NANDゲート又は他のNANDゲートの入力が他のNORゲートの出力に接続されるように、交互に接続されており、前記第1及び第2のクロックを出力する出力ゲートにはNORゲートが使用されていることを特徴とするパルスエッジ選択回路。 A first clock selection circuit that selects and outputs a first clock that determines a position of a rising edge of a pulse from a plurality of clocks whose phases are shifted;
A second clock selection circuit for selecting and outputting a second clock for determining the position of the falling edge of the pulse from the plurality of clocks;
A first input terminal for inputting the first clock from the first clock selection circuit; a second input terminal for inputting the second clock from the second clock selection circuit; and the pulse. And an edge detection circuit that generates the pulse using the first clock and the second clock.
The first and second clock selection circuits receive the plurality of clocks, select one of the plurality of clocks to pass through the input stage, and pass the selected and passed clock through the input stage. An output stage for outputting to the edge detection circuit,
The edge detection circuit detects a falling edge of the first and second clocks from the first and second clock selection circuits inputted to the first input terminal or the second input terminal. A circuit that generates the pulse that rises at the falling edge of the first clock and falls at the falling edge of the second clock;
The output stage of the first and second clock selection circuits is a combination of a plurality of NOR gates having a plurality of input ends and a plurality of NAND gates having a plurality of input ends. Are connected alternately so that the input of the NOR gate is connected to the output of the NAND gate and the input of the NAND gate or another NAND gate is connected to the output of the other NOR gate, A pulse edge selection circuit, wherein a NOR gate is used as an output gate for outputting the first and second clocks.
前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第2のクロックを選択して出力する第2のクロック選択回路と、
前記第1のクロック選択回路からの前記第1のクロックを入力する第1の入力端と、前記第2のクロック選択回路からの前記第2のクロックを入力する第2の入力端と、前記パルスを出力する出力端とを備え、前記第1のクロック及び前記第2のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、
前記第1及び第2のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから1つのクロックを選択して通過させる入力段と、前記選択して通過させた1つのクロックを前記エッジ検出回路に出力する出力段とを有し、
前記エッジ検出回路は、前記第1の入力端または前記第2の入力端に入力される前記第1及び第2のクロック選択回路からの前記第1及び第2のクロックの立ち上がりエッジを検出して、前記第1のクロックの立ち上がりエッジで立ち上がり、前記第2のクロックの立ち上がりエッジで立ち下がる前記パルスを生成する回路であり、
前記第1及び第2のクロック選択回路の出力段は、複数の入力端を有する複数のNORゲート及び複数の入力端を有する複数のNANDゲートの組み合わせであって、前記複数のNORゲートと複数のNANDゲートが、NANDゲートの入力がNORゲートの出力に接続され且つ前記NORゲート又は他のNORゲートの入力が他のNANDゲートの出力に接続されるように、交互に接続されており、前記第1及び第2のクロックを出力する出力ゲートにはNANDゲートが使用されていることを特徴とするパルスエッジ選択回路。 A first clock selection circuit that selects and outputs a first clock that determines a position of a rising edge of a pulse from a plurality of clocks whose phases are shifted;
A second clock selection circuit for selecting and outputting a second clock for determining the position of the falling edge of the pulse from the plurality of clocks;
A first input terminal for inputting the first clock from the first clock selection circuit; a second input terminal for inputting the second clock from the second clock selection circuit; and the pulse. And an edge detection circuit that generates the pulse using the first clock and the second clock.
The first and second clock selection circuits receive the plurality of clocks, select one of the plurality of clocks to pass through the input stage, and pass the selected and passed clock through the input stage. An output stage for outputting to the edge detection circuit,
The edge detection circuit detects rising edges of the first and second clocks from the first and second clock selection circuits inputted to the first input terminal or the second input terminal. A circuit that generates the pulse that rises at the rising edge of the first clock and falls at the rising edge of the second clock;
The output stage of the first and second clock selection circuits is a combination of a plurality of NOR gates having a plurality of input ends and a plurality of NAND gates having a plurality of input ends. NAND gates are alternately connected such that the input of the NAND gate is connected to the output of a NOR gate and the input of the NOR gate or another NOR gate is connected to the output of another NAND gate, A pulse edge selection circuit, wherein a NAND gate is used as an output gate for outputting the first and second clocks.
マスタークロックに基づいて前記位相をシフトさせた複数のクロックを生成して、前記パルスエッジ選択回路に提供するクロック生成回路とを有することを特徴とするパルス生成回路。 At least one pulse edge selection circuit according to any one of claims 1 to 4,
A pulse generation circuit comprising: a clock generation circuit that generates a plurality of clocks shifted in phase based on a master clock and provides the generated clocks to the pulse edge selection circuit.
前記画素部から画素データを並列に読み出す読出回路と、
前記読出回路に並列に読み出された画素データをパラレル/シリアル変換して直列に出力するためのシフトレジスタとを有する固体撮像装置であって、
前記シフトレジスタを駆動するためのパルスを提供するパルス発生手段として、請求項5に記載のパルス生成回路が使用されていることを特徴とする固体撮像装置。 A pixel unit for storing pixel data of the captured image;
A readout circuit for reading out pixel data from the pixel unit in parallel;
A solid-state imaging device having a shift register for parallel / serial conversion and serially outputting pixel data read in parallel to the readout circuit;
6. A solid-state imaging device using the pulse generation circuit according to claim 5 as pulse generation means for providing a pulse for driving the shift register.
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