JP2014179735A

JP2014179735A - 固体撮像装置

Info

Publication number: JP2014179735A
Application number: JP2013051592A
Authority: JP
Inventors: Koreyasu Tatezawa; 之康立澤; Keizo Tashiro; 敬三田代; Tatsuji Ashitani; 達治芦谷; Motohiro Morisaki; 元博盛崎
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Priority date: 2013-03-14
Filing date: 2013-03-14
Publication date: 2014-09-25
Also published as: KR20140113291A; US20140263960A1; KR101545406B1; CN104052940A

Abstract

【課題】ＳＮＲを向上させることを可能としつつ、レンズシェーディング補正を行うことが可能な固体撮像装置を提供する。
【解決手段】露光時間算出部１４Ａは、画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブを所定のカーブに制限し、その制限内でＣＭＯＳセンサ１１のシェーディングが補正されるように画素の露光期間を算出し、ゲイン情報算出部１４Ｂは、露光カーブに基づいて得られた露光ゲインと理想カーブで示される理想ゲインとの差分が補償されるようにデジタルゲインを算出し、ラインステップ数設定部１４Ｃは、画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブによるリセットタイミングが一致する垂直ラインの数が減るように露光カーブのラインステップ数を設定する。
【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。

固体撮像装置では、レンズのケラレによる周辺部の光量の減衰を補償するため、レンズシェーディング補正が行なわれることがあった。このレンズシェーディング補正として、周辺部のデジタルゲインを中央部のデジタルゲインよりも高くする方法がある。

特開２０１１−６１３１５号公報

本発明の一つの実施形態は、ＳＮＲを向上させることを可能としつつ、レンズシェーディング補正を行うことが可能な固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、画素アレイと、デジタルゲイン回路と、シェーディング補正回路とが設けられている。画素アレイは、光電変換した電荷を蓄積する画素がマトリックス状に配置され、前記画素の露光期間をラインごとに制御可能である。デジタルゲイン回路は、前記画素アレイの出力信号のデジタルゲインを調整する。シェーディング補正回路は、前記画素の露光期間および前記デジタルゲインを制御することにより、前記画素アレイのシェーディングを補正する。

図１は、一実施形態に係る固体撮像装置の概略構成を示すブロック図である。図２は、図１のＣＭＯＳセンサの概略構成を示すブロック図である。図３は、図２のＣＭＯＳセンサの画素の構成例を示す回路図である。図４は、１Ｈ期間における図３の画素の各部の電圧波形を示すタイミングチャートである。図５は、１Ｖ期間における各ラインのリセットタイミングを示す図である。図６は、図５のＥ部分における露光期間を変化させた時のリセットタイミングを示す図である。図７（ａ）は、図１の固体撮像装置における垂直ラインＮｏ．とデジタルゲインとの関係を示す図、図７（ｂ）は、図７（ａ）のデジタルゲインの設定時の垂直ラインＮｏ．とＳＮＲとの関係を示す図である。図８（ａ）は、露光時間が２５０Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｂ）は、露光時間が０Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｃ）は、露光時間が３Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｄ）は、露光時間が１Ｖの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図である。図９（ａ）は、露光カーブにおけるリセットタイミングが１ラインステップ時の露光時間と同時リセットライン数との関係を示す図、図９（ｂ）は、露光カーブにおけるリセットタイミングが２ラインステップ時の露光時間と同時リセットライン数との関係を示す図、図９（ｃ）は、露光カーブにおけるリセットタイミングが１ラインステップ時の各ラインのリセットタイミングを示す図、図９（ｄ）は、露光カーブにおけるリセットタイミングが２ラインステップ時の各ラインのリセットタイミングを示す図である。図１０（ａ）は、露光カーブにおけるリセットタイミングが４ラインステップ時の各ラインのリセットタイミングを示す図、図１０（ｂ）は、露光カーブにおけるリセットタイミングが８ラインステップ時の各ラインのリセットタイミングを示す図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

図１は、一実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、ＣＭＯＳセンサ１１、デジタルゲイン回路１２、ＲＯＭ１３およびシェーディング補正回路１４が設けられている。シェーディング補正回路１４には、露光時間算出部１４Ａ、ゲイン情報算出部１４Ｂおよびラインステップ数設定部１４Ｃが設けられている。

ＣＭＯＳセンサ１１は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。また、ＣＭＯＳセンサ１１は、画素の露光期間をラインごとに制御可能である。デジタルゲイン回路１２は、ＣＭＯＳセンサ１１の出力信号Ｓ１のデジタルゲインを調整することができる。ＲＯＭ１３は、ＣＭＯＳセンサ１１のシェーディングを理想的に補正するのに必要な理想ゲインと垂直ラインとの関係を示す理想カーブを記憶することができる。なお、理想カーブはｃｏｓ^４の関数で表すことができる。シェーディング補正回路１４は、画素の露光期間およびデジタルゲインを制御することにより、ＣＭＯＳセンサ１１のシェーディングを補正することができる。

露光時間算出部１４Ａは、画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブを所定のカーブに制限し、その制限内でＣＭＯＳセンサ１１のシェーディングが補正されるように画素の露光期間を算出することができる。なお、この露光カーブは、例えば、２次曲線または４次曲線に制限することができる。ゲイン情報算出部１４Ｂは、露光カーブに基づいて得られた露光ゲインと理想カーブで示される理想ゲインとの差分が補償されるようにデジタルゲインを算出することができる。ラインステップ数設定部１４Ｃは、画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブによるリセットタイミングが一致する垂直ラインの数が減るように露光カーブのラインステップ数を設定することができる。

そして、シェーディング補正回路１４において、ＲＯＭ１３に記憶された理想カーブＳ２に基づいて、画素の露光期間が算出されるとともに、露光カーブのラインステップ数が設定され、露光情報Ｓ３としてＣＭＯＳセンサ１１に出力される。また、シェーディング補正回路１４において、露光カーブに基づいて得られた露光ゲインと理想カーブで示される理想ゲインとの差分が補償されるようにデジタルゲインが算出され、ゲイン情報Ｓ４としてデジタルゲイン回路１２に出力される。

そして、ＣＭＯＳセンサ１１において、露光情報Ｓ３に基づいて、画素の露光期間がラインごとに制御されるとともに、リセット時のラインステップ数が設定され、その時の出力信号Ｓ１がデジタルゲイン回路１２に出力される。そして、デジタルゲイン回路１２において、露光カーブに基づいて得られた露光ゲインと理想カーブで示される理想ゲインとの差分が補償されるように出力信号Ｓ１のデジタルゲインが調整され、補正出力Ｓ５として出力される。

ここで、露光カーブに基づいて得られた露光ゲインと理想カーブで示される理想ゲインとの差分をデジタルゲインで補償することにより、デジタルゲインのみでレンズシェーディング補正を行った場合に比べて、ＳＮＲを向上させることができる。また、露光ゲインとデジタルゲインとを組み合わせることにより、露光ゲインのみでレンズシェーディング補正を行った場合に比べて、露光時間の短い場合（例えば、１Ｈ＝１水平期間）や、露光時間の長い場合（例えば、１Ｖ＝１垂直期間）においても、レンズシェーディング補正精度を向上させることができる。さらに、露光カーブを所定のカーブに制限することにより、同時リセットが起こるタイミングを見積もることができる。このため、露光カーブに応じてラインステップ数を設定することにより、同時リセットのタイミングを分散させることができ、同時リセットが起こるライン数を減少させることが可能となることから、ＣＭＯＳセンサ１１の負荷を低減することができる。

図２は、図１のＣＭＯＳセンサの概略構成を示すブロック図である。
図２において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。

また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。

タイミング制御回路７には、露光時間制御部７Ａが設けられている。露光時間制御部７Ａには、露光用リセットタイミング制御部７Ｂおよび読み出しタイミング制御部７Ｃが設けられている。露光時間制御部７Ａは、画素ＰＣの露光期間をラインごとに制御する。露光用リセットタイミング制御部７Ｂは、画素アレイ部１の画素ＰＣに蓄積された電荷のリセットタイミングを制御する。読み出しタイミング制御部７Ｃは、画素ＰＣに蓄積された電荷の読み出しタイミングを制御する。

そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。

図３は、図２のＣＭＯＳセンサの画素の構成例を示す回路図である。
図３において、画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴが入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。

なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤ、リセット信号ＲＥＳＥＴおよび行選択信号ＡＤＲＥＳをロウごとに画素ＰＣに伝送することができる。

図４は、１Ｈ期間における図２の画素の各部の電圧波形を示すタイミングチャートである。
図４において、行選択信号ＡＤＲＥＳがロウレベルの場合、行選択トランジスタＴａがオフ状態となり、垂直信号線Ｖｌｉｎに画素信号ＶＳＩＧは出力されない。この時、読み出し信号ＲＥＡＤとリセット信号ＲＥＳＥＴがハイレベルになると（ｔａ１）、読み出しトランジスタＴｄがオンし、非露光期間ＮＸにフォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｃを介して電源ＶＤＤに排出される。

非露光期間Ｎ１にフォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ＲＥＡＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始され、非露光期間ＮＸから露光期間ＥＸに移行する。

次に、行選択信号ＡＤＲＥＳがハイレベルになると（ｔａ２）、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴがハイレベルになると（ｔａ３）、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従することで、リセットレベルの画素信号ＶＳＩＧが垂直信号線Ｖｌｉｎに出力される。

そして、リセットレベルの画素信号ＶＳＩＧはカラムＡＤＣ回路４に入力され、基準電圧ＶＲＥＦと比較される。そして、その比較結果に基づいてリセットレベルの画素信号ＶＳＩＧがデジタル値に変換され保持される。

次に、行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤがハイレベルになると（ｔａ４）、読み出しトランジスタＴｄがオンし、露光期間ＥＸにフォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号読み出しレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従することで、信号読み出しレベルの画素信号ＶＳＩＧが垂直信号線Ｖｌｉｎに出力される。

そして、信号読み出しレベルの画素信号ＶＳＩＧはカラムＡＤＣ回路４に入力され、基準電圧ＶＲＥＦと比較される。そして、その比較結果に基づいてリセットレベルの画素信号ＶＳＩＧと信号読み出しレベルの画素信号ＶＳＩＧとの差分がデジタル値に変換され、第１露光期間ＥＸ１に応じた出力信号Ｓ１として出力される。

図５は、１Ｖ期間における各ラインのリセットタイミングを示す図である。
図５において、各ラインの露光期間ＥＸが一定の場合、露光カーブＴＳＡは一定の傾きを有する直線で表される。また、読み出しタイミングをラインごとに示す読み出しカーブＴＲは一定の傾きを有する直線で表される。一方、レンズシェーディングを補正する場合、露光カーブＴＳＢは、画素アレイ部１の中央部で露光時間が短く、画素アレイ部１の周辺部で露光時間が長くなるように設定される。ここで、露光カーブＴＳＢは、２次曲線または４次曲線などの所定のカーブに制限される。

図６は、図５のＥ部分における露光期間を変化させた時のリセットタイミングを示す図である。
図６において、露光カーブＴＳＢ１〜ＴＳＢ４は、ＴＳＢ１からＴＳＢ４に向かって露光時間が短くなっている。露光時間が短い露光カーブＴＳＢ４では、同時リセットが起こるタイミングはないが、露光時間が長い露光カーブＴＳＢ１〜ＴＳＢ３では、同時リセットが起こるタイミングＲ１〜Ｒ６が発生する。この同時リセットが起こるタイミングＲ１〜Ｒ６は、露光カーブＴＳＢ１〜ＴＳＢ３によって変化する。

図７（ａ）は、図１の固体撮像装置における垂直ラインＮｏ．とデジタルゲインとの関係を示す図、図７（ｂ）は、図７（ａ）のデジタルゲインの設定時の垂直ラインＮｏ．とＳＮＲとの関係を示す図である。
図７（ａ）において、例えば、露光カーブＬＧ２を４次曲線に制限したものとすると、理想カーブＬＧ１はｃｏｓ^４の関数で表わされるため、露光カーブＬＧ２と理想カーブＬＧ１との間で乖離が生じる。

また、図７（ｂ）において、レンズシェーディング補正前の垂直ラインＮｏ．ごとのＳＮＲがＬＳ１で表されるものとすると、露光カーブＬＧ２に従ってレンズシェーディング補正した時の垂直ラインＮｏ．ごとのＳＮＲはＬＳ２で表される。この時、露光カーブＬＧ２と理想カーブＬＧ１との間で乖離が生じているため、垂直ラインＮｏ．に応じてＳＮＲの改善度が変化する。

図８（ａ）は、露光時間が２５０Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｂ）は、露光時間が０Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｃ）は、露光時間が３Ｈの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図、図８（ｄ）は、露光時間が１Ｖの時の垂直ラインＮｏ．とデジタルゲインおよび露光ゲインとの関係を示す図である。なお、図８（ａ）〜図８（ｄ）では、露光カーブを４次曲線に制限した例を示した。

図８（ａ）において、露光時間が２５０Ｈの場合、露光時間を垂直ラインごとに２４９段階に渡って変化させることができる。このため、露光ゲインＥＧ１を垂直ラインごとにきめ細かく設定することができ、露光カーブを４次曲線に制限した場合においても、理想ゲインＴＧ１と露光ゲインＥＧ１との間の乖離を減少させることができる。また、デジタルゲインＤＧ１を調整することで、理想ゲインＴＧ１と露光ゲインＥＧ１との差分を補償することができる。

図８（ｂ）において、露光時間が０Ｈの場合、露光時間を垂直ラインごとに変化させることができない。このため、露光ゲインＥＧ２は一定となり、レンズシェーディングを補正するために、デジタルゲインＤＧ２を理想ゲインＴＧ２と等しくする必要がある。

図８（ｃ）において、露光時間が３Ｈの場合、露光時間を垂直ラインごとに２段階しか変化させることができない。このため、理想ゲインＴＧ３と露光ゲインＥＧ３との間の乖離が大きくなる。この時、デジタルゲインＤＧ３を調整することで、理想ゲインＴＧ３と露光ゲインＥＧ３との差分を補償することができる。

図８（ｄ）において、露光時間が１Ｖの場合、露光時間を垂直ラインごとに変化させることができない。このため、露光ゲインＥＧ４は一定となり、レンズシェーディングを補正するために、デジタルゲインＤＧ４を理想ゲインＴＧ４と等しくする必要がある。

図９（ａ）は、露光カーブにおけるリセットタイミングが１ラインステップ時の露光時間と同時リセットライン数との関係を示す図、図９（ｂ）は、露光カーブにおけるリセットタイミングが２ラインステップ時の露光時間と同時リセットライン数との関係を示す図、図９（ｃ）は、露光カーブにおけるリセットタイミングが１ラインステップ時の各ラインのリセットタイミングを示す図、図９（ｄ）は、露光カーブにおけるリセットタイミングが２ラインステップ時の各ラインのリセットタイミングを示す図である。
図９（ａ）および図９（ｂ）において、露光カーブにおけるリセットタイミングを１ラインステップから２ラインステップに増やすと、同時リセットが起こるライン数が減ることが判る。

この時、図９（ｃ）および図９（ｄ）に示すように、露光カーブにおけるリセットタイミングを１ラインステップから２ラインステップに増やすと、露光カーブが時間方向にジグザグに折り返されるようになり、同時リセットが起こるラインが時間方向に分散される。

図１０（ａ）は、露光カーブにおけるリセットタイミングが４ラインステップ時の各ラインのリセットタイミングを示す図、図１０（ｂ）は、露光カーブにおけるリセットタイミングが８ラインステップ時の各ラインのリセットタイミングを示す図である。
図１０（ａ）および図１０（ｂ）において、露光カーブにおけるリセットタイミングのラインステップ数をさらに増やすと、露光カーブがより大きな振幅で時間方向にジグザグに折り返されるようになり、同時リセットが起こるラインが時間方向に分散される。このため、レンズシェーディング補正時に用いられる露光カーブに応じてラインステップ数を選択することより、同時リセットが起こるライン数を減らすことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１画素アレイ部、２垂直走査回路、３負荷回路、４カラムＡＤＣ回路、５水平走査回路、６基準電圧発生回路、７タイミング制御回路、７Ａ露光時間制御部、７Ｂ露光用リセットタイミング制御部、７Ｃ読み出しタイミング制御部、ＰＣ画素、Ｔａ行選択トランジスタ、Ｔｂ増幅トランジスタ、Ｔｃリセットトランジスタ、Ｔｄ読み出しトランジスタ、ＰＤフォトダイオード、ＦＤフローティングディフュージョン、Ｖｌｉｎ垂直信号線、Ｈｌｉｎ水平制御線、１１ＣＭＯＳセンサ、１２デジタルゲイン回路、１３ＲＯＭ、１４シェーディング補正回路、１４Ａ露光時間算出部、１４Ｂゲイン情報算出部、１４Ｃラインステップ数設定部

Claims

光電変換した電荷を蓄積する画素がマトリックス状に配置され、前記画素の露光期間をラインごとに制御可能な画素アレイと、
前記画素アレイの出力信号のデジタルゲインを調整するデジタルゲイン回路と、
前記画素の露光期間および前記デジタルゲインを制御することにより、前記画素アレイのシェーディングを補正するシェーディング補正回路と、
前記画素アレイのシェーディングを理想的に補正するのに必要な理想ゲインと垂直ラインとの関係を示す理想カーブが登録されたメモリを備え、
前記画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブを所定のカーブに制限し、前記露光カーブに基づいて得られた露光ゲインと前記理想ゲインとの差分を前記デジタルゲインで補償し、
前記露光カーブによる前記リセットタイミングが一致する垂直ラインの数が減るように前記露光カーブのラインステップ数を設定することを特徴とする固体撮像装置。
光電変換した電荷を蓄積する画素がマトリックス状に配置され、前記画素の露光期間をラインごとに制御可能な画素アレイと、
前記画素アレイの出力信号のデジタルゲインを調整するデジタルゲイン回路と、
前記画素の露光期間および前記デジタルゲインを制御することにより、前記画素アレイのシェーディングを補正するシェーディング補正回路とを備えることを特徴とする固体撮像装置。
前記画素アレイのシェーディングを理想的に補正するのに必要な理想ゲインと垂直ラインとの関係を示す理想カーブが登録されたメモリを備え、
前記画素の露光期間を制御するリセットタイミングと垂直ラインとの関係を示す露光カーブを所定のカーブに制限し、前記露光カーブに基づいて得られた露光ゲインと前記理想ゲインとの差分を前記デジタルゲインで補償することを特徴とする請求項２に記載の固体撮像装置。
前記露光カーブは、２次曲線または４次曲線であることを特徴とする請求項３に記載の固体撮像装置。
前記シェーディング補正回路は、前記露光カーブのラインステップ数を設定するラインステップ数設定部を備えることを特徴とする請求項２から４のいずれか１項に記載の固体撮像装置。