JP2014156388A - Nitride semiconductor multilayer structure and method of manufacturing the same - Google Patents

Nitride semiconductor multilayer structure and method of manufacturing the same Download PDF

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成伯 崔
Toshiya Yokogawa
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Abstract

PROBLEM TO BE SOLVED: To provide a nitride semiconductor multilayer structure which has low dislocation density, and a method of manufacturing the same.SOLUTION: A nitride semiconductor multilayer structure includes: a substrate selected from the group of (m)-surface sapphire substrates and nitride semiconductor substrates having (11-22) main surfaces; a mask layer formed at a part of a surface of the substrate; and a nitride semiconductor layer formed on the surface of the substrate so as to cover the mask layer. A part of the nitride semiconductor layer sandwiched between two mask layers which adjoin each other in cross-sectional view has a region G1 surrounded with points A, B, and C and a region G2 surrounded with the points B and C, and a point D, and the region G2 is lower in dislocation density than the region G1.

Description

本発明は、窒化物半導体積層構造およびそれを製造する方法に関する。   The present invention relates to a nitride semiconductor multilayer structure and a method for manufacturing the same.

特許文献1は、III族窒化物半導体の成長方法を開示する。図16は、特許文献1の図9の複製を示す。特許文献1によれば、図16の上部に示されるように、III族窒化物半導体の従来の成長方法によってc面基板上に成長されたIII族窒化物半導体層の表面には、転位が現れる。転位は、III族窒化物半導体層の品質を低下させる。   Patent Document 1 discloses a method for growing a group III nitride semiconductor. FIG. 16 shows a copy of FIG. According to Patent Document 1, as shown in the upper part of FIG. 16, dislocations appear on the surface of the group III nitride semiconductor layer grown on the c-plane substrate by the conventional group III nitride semiconductor growth method. . Dislocations degrade the quality of the group III nitride semiconductor layer.

この問題を解決するため、特許文献1は、図16の下部に示されるように、hの高さを有する複数のマスクを用いることを開示している。文字「θ」は、III族窒化物半導体のファセット面および基板の表面の間に形成される角度を表す。文字「w」は、隣接する2つのマスクの間の幅を表す。特許文献1によれば、数式(II):h≧(w/2)・tanθが充足される。このような高さhを有するマスクは、図16の下部に示されるように、基板に平行な転位の成長を停止する。このようにして、マスクは、III族窒化物半導体層の表面に転位が現れるという問題を解決する。   In order to solve this problem, Patent Document 1 discloses using a plurality of masks having a height of h as shown in the lower part of FIG. The letter “θ” represents an angle formed between the facet surface of the group III nitride semiconductor and the surface of the substrate. The letter “w” represents the width between two adjacent masks. According to Patent Document 1, Formula (II): h ≧ (w / 2) · tan θ is satisfied. A mask having such a height h stops the growth of dislocations parallel to the substrate, as shown at the bottom of FIG. In this way, the mask solves the problem that dislocations appear on the surface of the group III nitride semiconductor layer.

特許文献2は、窒化物半導体積層構造を開示する。図17は、特許文献2の図1の複製を示す。特許文献2によれば、図17に示されるように、m面GaN基板上にマスク60が形成され、m面GaN基板上に積層される窒化物半導体積層構造に含まれる結晶欠陥の密度が減らされる。   Patent Document 2 discloses a nitride semiconductor multilayer structure. FIG. 17 shows a copy of FIG. According to Patent Document 2, as shown in FIG. 17, a mask 60 is formed on an m-plane GaN substrate, and the density of crystal defects included in the nitride semiconductor multilayer structure laminated on the m-plane GaN substrate is reduced. It is.

非特許文献1は、m面サファイヤ基板上に窒化物半導体層をエピタキシャル成長させることを開示している。成長された窒化物半導体層は、エピタキシャル成長の条件に依存して、(10−10)面、(11−22)面、および(10−1−3)面からなる群から選択される1つの主面を有する。   Non-Patent Document 1 discloses epitaxial growth of a nitride semiconductor layer on an m-plane sapphire substrate. The grown nitride semiconductor layer has one main selected from the group consisting of (10-10) plane, (11-22) plane, and (10-1-3) plane, depending on the epitaxial growth conditions. Has a surface.

米国特許第6809351号明細書US Pat. No. 6,809,351 特開2008−153286号公報JP 2008-153286 A

Philippe Vennegues et. al. "Study of the epitaxial relationships between III-nitrides and M-plane sapphire", Journal of Applied Physics, vol. 108, page 113521 (2010)Philippe Vennegues et. Al. "Study of the epitaxial relationships between III-nitrides and M-plane sapphire", Journal of Applied Physics, vol. 108, page 113521 (2010) S.F.Chichibu et. al. "Optional properties of nearly stacking-fault-free m-plane GaN homoepitaxial films grown by metal organic vapor phase epitaxy on low defect density freestanding GaN substrates", Applied Physics Letters, vol. 92, page 090912 (2008)SFChichibu et. Al. "Optional properties of nearly stacking-fault-free m-plane GaN homoepitaxial films grown by metal organic vapor phase epitaxy on low defect density freestanding GaN substrates", Applied Physics Letters, vol. 92, page 090912 (2008 ) Hiroshi Furuya et. al "Growth of [11-22] GaN on shallowly etched r-plane patterned sapphire substrates", Phys. Status Solidi C 9, No. 3-4, 568-571 (2012)Hiroshi Furuya et. Al "Growth of [11-22] GaN on shallowly etched r-plane patterned sapphire substrates", Phys. Status Solidi C 9, No. 3-4, 568-571 (2012) Tanikawa et. al. "Growth of semi-polar (11-22) GaN on a (113) Si substrate by selective MOVPE", Phys. Status Solidi C 5, No. 9, 2966-2968 (2008)Tanikawa et. Al. "Growth of semi-polar (11-22) GaN on a (113) Si substrate by selective MOVPE", Phys. Status Solidi C 5, No. 9, 2966-2968 (2008)

本発明の目的は、低い転位密度を有する窒化物半導体積層構造およびそれを製造する方法を提供することである。   An object of the present invention is to provide a nitride semiconductor multilayer structure having a low dislocation density and a method for manufacturing the same.

本発明の窒化物半導体積層構造は、以下を具備する:
m面サファイヤ基板(100)、
前記m面サファイヤ基板(100)の表面の一部に形成されたマスク層(121)、および
前記マスク層(121)を被覆するように前記m面サファイヤ基板(100)の表面に形成された窒化物半導体層(300)、ここで
X軸は前記m面サファイヤ基板(100)のa軸を表し、
Y軸は前記m面サファイヤ基板(100)のc軸を表し、
Z軸は前記m面サファイヤ基板(100)のm軸を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数のマスク層(121)が現れ、
前記断面視において、各マスク層(121)は、底面(124)、第1の側面(122)、および第2の側面(123)を有し、
前記断面視において、各マスク層(121)は、Hの高さを有し、
前記窒化物半導体層(300)は、(11−22)面により表される主面を有し、
前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)は、前記窒化物半導体層(300)を挟んで、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)と向かい合い、
前記断面視において、前記窒化物半導体層(300)は、各マスク層(121)の第1の側面(122)および第2の側面(123)に接しており、
前記断面視において、前記窒化物半導体層(300)は、隣接する2つのマスク層(121)の間に露出する部分の前記m面サファイヤ基板(100)に接しており、
前記窒化物半導体層(300)は、前記断面視において、第1の窒化物半導体領域(G1)、第2の窒化物半導体領域(G2)、および第3の窒化物半導体領域(G3)を含み、
前記第1の窒化物半導体領域(G1)は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記第1の窒化物半導体領域(G1)は、前記第2の窒化物半導体領域(G2)よりも高い転位密度を有しており、
前記第1の窒化物半導体領域(G1)は、前記第3の窒化物半導体領域(G3)よりも高い転位密度を有しており、
前記第2の窒化物半導体領域(G2)は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)は、前記断面視において、前記m面サファイヤ基板(100)および前記第3の窒化物半導体領域(G3)の間に挟まれており、
前記第3の窒化物半導体領域(G3)は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)および前記m面サファイヤ基板(100)の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)および前記m面サファイヤ基板(100)の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板(100)と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板(100)に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層(300)のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板(100)に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板(100)に垂直であり、および
前記角度θは、48度以上58度以下である。

前記第2の窒化物半導体領域(G2)は、前記第3の窒化物半導体領域(G3)と同じ転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し得る。

前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

複数の前記マスク層(121)が前記m面サファイヤ基板(100)の表面の一部に形成されており、
前記各マスク層(121)は、X軸に平行であり得る。

前記窒化物半導体積層構造の上面視において、前記マスク層(121)は開口部(130)を具備し、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)が前記開口部(130)に含まれ得る。

前記窒化物半導体層(300)の上面は、前記m面基板(100)の表面に平行であり得る。

本発明の発光素子は、以下を具備する:
上記窒化物半導体積層構造、
前記窒化物半導体積層構造上に形成されたn型窒化物半導体層、
前記n型窒化物半導体層上に形成された活性層、
前記活性層上に形成されたp型窒化物半導体層、
前記n型窒化物半導体層に接し、かつ前記n型窒化物半導体層に電気的に接続されたn側電極、および
前記p型窒化物半導体層に接し、かつ前記p型窒化物半導体層に電気的に接続されたp側電極。

本発明の他の窒化物半導体積層構造は、以下を具備する:
(11−22)面の主面を有する窒化物半導体基板(100)、
前記窒化物半導体基板(100)の表面の一部に形成されたマスク層(121)、および
前記マスク層(121)を被覆するように前記窒化物半導体基板(100)の表面に形成された窒化物半導体層(300)、ここで
X軸は<1−100>方向を表し、
Y軸は<11−2−3>を表し、
Z軸は<11−22>方向を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数のマスク層(121)が現れ、
前記断面視において、各マスク層(121)は、底面(124)、第1の側面(122)、および第2の側面(123)を有し、
前記断面視において、各マスク層(121)は、Hの高さを有し、
前記窒化物半導体層(300)は、(11−22)面により表される主面を有し、
前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)は、前記窒化物半導体層(300)を挟んで、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)と向かい合い、
前記断面視において、前記窒化物半導体層(300)は、各マスク層(121)の第1の側面(122)および第2の側面(123)に接しており、
前記断面視において、前記窒化物半導体層(300)は、隣接する2つのマスク層(121)の間に露出する部分の前記窒化物半導体基板(100)に接しており、
前記窒化物半導体層(300)は、前記断面視において、第1の窒化物半導体領域(G1)、第2の窒化物半導体領域(G2)、および第3の窒化物半導体領域(G3)を含み、
前記第1の窒化物半導体領域(G1)は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記窒化物半導体基板(100)は、前記第2の窒化物半導体領域(G2)よりも高い転位密度を有しており、
前記窒化物半導体基板(100)は、前記第3の窒化物半導体領域(G3)よりも高い転位密度を有しており、
前記第1の窒化物半導体領域(G1)は、前記第2の窒化物半導体領域(G2)よりも高い転位密度を有しており、
前記第1の窒化物半導体領域(G1)は、前記第3の窒化物半導体領域(G3)よりも高い転位密度を有しており、
前記第2の窒化物半導体領域(G2)は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)は、前記断面視において、前記窒化物半導体基板(100)および前記第3の窒化物半導体領域(G3)の間に挟まれており、
前記第3の窒化物半導体領域(G3)は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)および前記窒化物半導体基板(100)の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)および前記窒化物半導体基板(100)の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記窒化物半導体基板(100)と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記窒化物半導体基板(100)に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層(300)のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記窒化物半導体基板(100)に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記窒化物半導体基板(100)に垂直であり、および
前記角度θは、48度以上58度以下である。

前記第2の窒化物半導体領域(G2)は、前記第3の窒化物半導体領域(G3)と同じ転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し得る。

前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

複数の前記マスク層(121)が前記窒化物半導体基板(100)の表面の一部に形成されており、
前記各マスク層(121)は、X軸に平行であり得る。

前記窒化物半導体積層構造の上面視において、前記マスク層(121)は開口部(130)を具備し、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)が前記開口部(130)に含まれ得る。

前記窒化物半導体層(300)の上面は、前記窒化物半導体基板(100)の表面に平行であり得る。

本発明の他の発光素子は、以下を具備する:
上記窒化物半導体積層構造、
前記窒化物半導体積層構造上に形成されたn型窒化物半導体層、
前記n型窒化物半導体層上に形成された活性層、
前記活性層上に形成されたp型窒化物半導体層、
前記n型窒化物半導体層に接し、かつ前記n型窒化物半導体層に電気的に接続されたn側電極、および
前記p型窒化物半導体層に接し、かつ前記p型窒化物半導体層に電気的に接続されたp側電極。

本発明の窒化物半導体積層構造を製造する方法は、以下の工程を具備する:
(a) m面サファイヤ基板(100)の表面の一部に、マスク層(121)を形成する工程;ここで
X軸は前記m面サファイヤ基板(100)のa軸を表し、
Y軸は前記m面サファイヤ基板(100)のc軸を表し、
Z軸は前記m面サファイヤ基板(100)のm軸を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数の前記マスク層(121)が現れ、
前記断面視において、各マスク層(121)は、底面(124)、第1の側面(122)、および第2の側面(123)を有し、
前記断面視において、各マスク層(121)は、Hの高さを有し、かつ
前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)は、前記窒化物半導体層(300)を挟んで、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)と向かい合い、および

(b) 工程(a)の後に、前記マスク層(121)を被覆するように前記m面サファイヤ基板(100)の表面に窒化物半導体層(300)をエピタキシャル成長させる工程、ここで
前記窒化物半導体層(300)は、(11−22)面により表される主面を有し、
前記断面視において、前記窒化物半導体層(300)は、各マスク層(121)の第1の側面(122)、および第2の側面(123)に接しており、
前記断面視において、前記窒化物半導体層(300)は、隣接する2つのマスク層(121)の間に露出する部分の前記m面サファイヤ基板(100)に接しており、
前記窒化物半導体層(300)は、前記断面視において、第1の窒化物半導体領域(G1)、第2の窒化物半導体領域(G2)、および第3の窒化物半導体領域(G3)を含み、
前記第1の窒化物半導体領域(G1)は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記第1の窒化物半導体領域(G1)は、前記第3の窒化物半導体領域(G3)よりも高い転位密度を有しており、
前記第2の窒化物半導体領域(G2)は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)は、前記断面視において、前記m面サファイヤ基板(100)および前記第3の窒化物半導体領域(G3)の間に挟まれており、
前記第3の窒化物半導体領域(G3)は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面およびm面サファイヤ基板(100)の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面およびm面サファイヤ基板(100)の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板(100)と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板(100)に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層(300)のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板(100)に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板(100)に垂直であり、および
前記角度θは、48度以上58度以下である。

前記第2の窒化物半導体領域(G2)は、前記第3の窒化物半導体領域(G3)と同じ転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し得る。

前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

複数の前記マスク層(121)が前記m面サファイヤ基板(100)の表面の一部に形成されており、
前記各マスク層(121)は、X軸に平行であり得る。

前記窒化物半導体積層構造の上面視において、前記マスク層(121)は開口部(130)を具備し、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)が前記開口部(130)に含まれ得る。

前記窒化物半導体層(300)の上面は、前記m面サファイヤ基板(100)の表面に平行であり得る。

本発明の他の窒化物半導体積層構造を製造する方法は、以下の工程を具備する:
(a) (11−22)面の主面を有する窒化物半導体基板(100)の表面の一部に、マスク層(121)を形成する工程;ここで
X軸は<1−100>方向を表し、
Y軸は<11−2−3>を表し、
Z軸は<11−22>方向を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数の前記マスク層(121)が現れ、
前記断面視において、各マスク層(121)は、底面(124)、第1の側面(122)、および第2の側面(123)を有し、
前記断面視において、各マスク層(121)は、Hの高さを有し、かつ
前記断面視において、隣接する2つのマスク層の一方のマスク層(121a)の第1の側面(122a)は、前記窒化物半導体層(300)を挟んで、隣接する2つのマスク層の他方のマスク層(121b)の第2の側面(123b)と向かい合い、および

(b) 工程(a)の後に、前記マスク層(121)を被覆するように前記基板(100)の表面に窒化物半導体層(300)をエピタキシャル成長させる工程、ここで
前記窒化物半導体層(300)は、(11−22)面により表される主面を有し、
前記断面視において、前記窒化物半導体層(300)は、各マスク層(121)の第1の側面(122)、および第2の側面(123)に接しており、
前記断面視において、前記窒化物半導体層(300)は、隣接する2つのマスク層(121)の間に露出する部分の前記基板(100)に接しており、
前記窒化物半導体層(300)は、前記断面視において、第1の窒化物半導体領域(G1)、第2の窒化物半導体領域(G2)、および第3の窒化物半導体領域(G3)を含み、
前記第1の窒化物半導体領域(G1)は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記第1の窒化物半導体領域(G1)は、前記第3の窒化物半導体領域(G3)よりも高い転位密度を有しており、
前記第2の窒化物半導体領域(G2)は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)は、前記断面視において、前記基板(100)および前記第3の窒化物半導体領域(G3)の間に挟まれており、
前記第3の窒化物半導体領域(G3)は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および基板(100)の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および基板(100)の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記基板(100)と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記基板(100)に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層(300)のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記基板(100)に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記基板(100)に垂直であり、および
前記角度θは、48度以上58度以下である。

前記第2の窒化物半導体領域(G2)は、前記第3の窒化物半導体領域(G3)と同じ転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し得る。

前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

前記第1の窒化物半導体領域(G1)は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域(G2)は、108cm-2以下の転位密度を有し得る。

複数の前記マスク層(121)が前記基板(100)の表面の一部に形成されており、
前記各マスク層(121)は、X軸に平行であり得る。

前記窒化物半導体積層構造の上面視において、前記マスク層(121)は開口部(130)を具備し、
前記第1の窒化物半導体領域(G1)および前記第2の窒化物半導体領域(G2)が前記開口部(130)に含まれ得る。

前記窒化物半導体層(300)の上面は、前記基板(100)の表面に平行であり得る。
The nitride semiconductor multilayer structure of the present invention comprises:
m-plane sapphire substrate (100),
A mask layer (121) formed on a part of the surface of the m-plane sapphire substrate (100), and a nitridation formed on the surface of the m-plane sapphire substrate (100) so as to cover the mask layer (121) Physical semiconductor layer (300), wherein the X-axis represents the a-axis of the m-plane sapphire substrate (100),
The Y axis represents the c axis of the m-plane sapphire substrate (100),
The Z axis represents the m axis of the m-plane sapphire substrate (100),
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along the plane including the Z axis and the Y axis, a plurality of mask layers (121) appear,
In the cross-sectional view, each mask layer (121) has a bottom surface (124), a first side surface (122), and a second side surface (123),
In the cross-sectional view, each mask layer (121) has a height of H,
The nitride semiconductor layer (300) has a main surface represented by a (11-22) plane,
In the cross-sectional view, the first side surface (122a) of one mask layer (121a) of two adjacent mask layers has the other side of the two adjacent mask layers sandwiching the nitride semiconductor layer (300). Facing the second side (123b) of the mask layer (121b),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with the first side surface (122) and the second side surface (123) of each mask layer (121),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with a portion of the m-plane sapphire substrate (100) exposed between two adjacent mask layers (121),
The nitride semiconductor layer (300) includes a first nitride semiconductor region (G1), a second nitride semiconductor region (G2), and a third nitride semiconductor region (G3) in the cross-sectional view. ,
The first nitride semiconductor region (G1) is surrounded by points A, B, and C in the cross-sectional view,
The first nitride semiconductor region (G1) has a higher dislocation density than the second nitride semiconductor region (G2);
The first nitride semiconductor region (G1) has a higher dislocation density than the third nitride semiconductor region (G3),
The second nitride semiconductor region (G2) is surrounded by the points B, C, and D in the cross-sectional view,
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) have the m-plane sapphire substrate (100) and the third nitride semiconductor region (G3) in the sectional view. Sandwiched between
The third nitride semiconductor region (G3) has a dislocation density of 10 8 cm −2 or less,
The point A represents an intersection of the first side surface (122a) of one mask layer (121a) of the two adjacent mask layers and the m-plane sapphire substrate (100) in the sectional view,
The point B represents the intersection of the second side surface (123b) of the other mask layer (121b) of the two adjacent mask layers and the m-plane sapphire substrate (100) in the sectional view,
The point C represents the intersection of the first side surface (122a) of one mask layer (121a) of two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the m-plane sapphire substrate (100) at an angle θ,
The straight line L2 passes through the point C and is parallel to the m-plane sapphire substrate (100) in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer (300) in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the m-plane sapphire substrate (100) in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the m-plane sapphire substrate (100) in the sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.

The second nitride semiconductor region (G2) may have the same dislocation density as the third nitride semiconductor region (G3).

The first nitride semiconductor region (G1) may have a dislocation density of 10 10 cm −2 or more.

The second nitride semiconductor region (G2) may have a dislocation density of 10 8 cm −2 or less.

The first nitride semiconductor region (G1) has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region (G2) has a dislocation density of 10 8 cm −2 or less. Can have.

A plurality of the mask layers (121) are formed on a part of the surface of the m-plane sapphire substrate (100);
Each mask layer (121) may be parallel to the X axis.

In the top view of the nitride semiconductor multilayer structure, the mask layer (121) includes an opening (130),
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) may be included in the opening (130).

The top surface of the nitride semiconductor layer (300) may be parallel to the surface of the m-plane substrate (100).

The light emitting device of the present invention comprises:
The nitride semiconductor multilayer structure,
An n-type nitride semiconductor layer formed on the nitride semiconductor multilayer structure;
An active layer formed on the n-type nitride semiconductor layer;
A p-type nitride semiconductor layer formed on the active layer;
An n-side electrode in contact with the n-type nitride semiconductor layer and electrically connected to the n-type nitride semiconductor layer, and an electrode in contact with the p-type nitride semiconductor layer and electrically in contact with the p-type nitride semiconductor layer Connected p-side electrode.

Another nitride semiconductor multilayer structure of the present invention comprises:
A nitride semiconductor substrate (100) having a main surface of (11-22) plane;
A mask layer (121) formed on a part of the surface of the nitride semiconductor substrate (100), and a nitride formed on the surface of the nitride semiconductor substrate (100) so as to cover the mask layer (121) Physical semiconductor layer (300), where the X-axis represents the <1-100> direction,
Y axis represents <11-2-3>,
The Z axis represents the <11-22> direction,
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along the plane including the Z axis and the Y axis, a plurality of mask layers (121) appear,
In the cross-sectional view, each mask layer (121) has a bottom surface (124), a first side surface (122), and a second side surface (123),
In the cross-sectional view, each mask layer (121) has a height of H,
The nitride semiconductor layer (300) has a main surface represented by a (11-22) plane,
In the cross-sectional view, the first side surface (122a) of one mask layer (121a) of two adjacent mask layers has the other side of the two adjacent mask layers sandwiching the nitride semiconductor layer (300). Facing the second side (123b) of the mask layer (121b),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with the first side surface (122) and the second side surface (123) of each mask layer (121),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with a portion of the nitride semiconductor substrate (100) exposed between two adjacent mask layers (121),
The nitride semiconductor layer (300) includes a first nitride semiconductor region (G1), a second nitride semiconductor region (G2), and a third nitride semiconductor region (G3) in the cross-sectional view. ,
The first nitride semiconductor region (G1) is surrounded by points A, B, and C in the cross-sectional view,
The nitride semiconductor substrate (100) has a higher dislocation density than the second nitride semiconductor region (G2);
The nitride semiconductor substrate (100) has a dislocation density higher than that of the third nitride semiconductor region (G3);
The first nitride semiconductor region (G1) has a higher dislocation density than the second nitride semiconductor region (G2);
The first nitride semiconductor region (G1) has a higher dislocation density than the third nitride semiconductor region (G3),
The second nitride semiconductor region (G2) is surrounded by the points B, C, and D in the cross-sectional view,
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) have the nitride semiconductor substrate (100) and the third nitride semiconductor region (G3) in the sectional view. Sandwiched between
The third nitride semiconductor region (G3) has a dislocation density of 10 8 cm −2 or less,
The point A represents an intersection of the first side surface (122a) of one mask layer (121a) of two adjacent mask layers and the nitride semiconductor substrate (100) in the cross-sectional view,
The point B represents the intersection of the second side surface (123b) of the other mask layer (121b) of the two adjacent mask layers and the nitride semiconductor substrate (100) in the sectional view,
The point C represents the intersection of the first side surface (122a) of one mask layer (121a) of two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the nitride semiconductor substrate (100) at an angle θ,
The straight line L2 passes through the point C and is parallel to the nitride semiconductor substrate (100) in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer (300) in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the nitride semiconductor substrate (100) in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the nitride semiconductor substrate (100) in the sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.

The second nitride semiconductor region (G2) may have the same dislocation density as the third nitride semiconductor region (G3).

The first nitride semiconductor region (G1) may have a dislocation density of 10 10 cm −2 or more.

The second nitride semiconductor region (G2) may have a dislocation density of 10 8 cm −2 or less.

The first nitride semiconductor region (G1) has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region (G2) has a dislocation density of 10 8 cm −2 or less. Can have.

A plurality of the mask layers (121) are formed on part of the surface of the nitride semiconductor substrate (100);
Each mask layer (121) may be parallel to the X axis.

In the top view of the nitride semiconductor multilayer structure, the mask layer (121) includes an opening (130),
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) may be included in the opening (130).

The top surface of the nitride semiconductor layer (300) may be parallel to the surface of the nitride semiconductor substrate (100).

Another light emitting device of the present invention comprises:
The nitride semiconductor multilayer structure,
An n-type nitride semiconductor layer formed on the nitride semiconductor multilayer structure;
An active layer formed on the n-type nitride semiconductor layer;
A p-type nitride semiconductor layer formed on the active layer;
An n-side electrode in contact with the n-type nitride semiconductor layer and electrically connected to the n-type nitride semiconductor layer, and an electrode in contact with the p-type nitride semiconductor layer and electrically in contact with the p-type nitride semiconductor layer Connected p-side electrode.

The method for producing a nitride semiconductor multilayer structure of the present invention comprises the following steps:
(A) forming a mask layer (121) on a part of the surface of the m-plane sapphire substrate (100); wherein the X-axis represents the a-axis of the m-plane sapphire substrate (100);
The Y axis represents the c axis of the m-plane sapphire substrate (100),
The Z axis represents the m axis of the m-plane sapphire substrate (100),
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along the plane including the Z axis and the Y axis, a plurality of the mask layers (121) appear,
In the cross-sectional view, each mask layer (121) has a bottom surface (124), a first side surface (122), and a second side surface (123),
In the cross-sectional view, each mask layer (121) has a height of H, and in the cross-sectional view, the first side surface (122a) of one mask layer (121a) of two adjacent mask layers is , Across the nitride semiconductor layer (300), facing the second side surface (123b) of the other mask layer (121b) of the two adjacent mask layers, and

(B) After the step (a), a step of epitaxially growing a nitride semiconductor layer (300) on the surface of the m-plane sapphire substrate (100) so as to cover the mask layer (121), wherein the nitride semiconductor The layer (300) has a major surface represented by the (11-22) plane,
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with the first side surface (122) and the second side surface (123) of each mask layer (121),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with a portion of the m-plane sapphire substrate (100) exposed between two adjacent mask layers (121),
The nitride semiconductor layer (300) includes a first nitride semiconductor region (G1), a second nitride semiconductor region (G2), and a third nitride semiconductor region (G3) in the cross-sectional view. ,
The first nitride semiconductor region (G1) is surrounded by points A, B, and C in the cross-sectional view,
The first nitride semiconductor region (G1) has a higher dislocation density than the third nitride semiconductor region (G3),
The second nitride semiconductor region (G2) is surrounded by the points B, C, and D in the cross-sectional view,
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) have the m-plane sapphire substrate (100) and the third nitride semiconductor region (G3) in the sectional view. Sandwiched between
The third nitride semiconductor region (G3) has a dislocation density of 10 8 cm −2 or less,
The point A represents the intersection of the first side surface of one of the two adjacent mask layers and the m-plane sapphire substrate (100) in the cross-sectional view,
The point B represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the m-plane sapphire substrate (100) in the cross-sectional view,
The point C represents the intersection of the first side surface of one of the two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the m-plane sapphire substrate (100) at an angle θ,
The straight line L2 passes through the point C and is parallel to the m-plane sapphire substrate (100) in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer (300) in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the m-plane sapphire substrate (100) in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the m-plane sapphire substrate (100) in the sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.

The second nitride semiconductor region (G2) may have the same dislocation density as the third nitride semiconductor region (G3).

The first nitride semiconductor region (G1) may have a dislocation density of 10 10 cm −2 or more.

The second nitride semiconductor region (G2) may have a dislocation density of 10 8 cm −2 or less.

The first nitride semiconductor region (G1) has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region (G2) has a dislocation density of 10 8 cm −2 or less. Can have.

A plurality of the mask layers (121) are formed on a part of the surface of the m-plane sapphire substrate (100);
Each mask layer (121) may be parallel to the X axis.

In the top view of the nitride semiconductor multilayer structure, the mask layer (121) includes an opening (130),
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) may be included in the opening (130).

An upper surface of the nitride semiconductor layer (300) may be parallel to a surface of the m-plane sapphire substrate (100).

The method for producing another nitride semiconductor multilayer structure of the present invention includes the following steps:
(A) forming a mask layer (121) on a part of the surface of the nitride semiconductor substrate (100) having the principal surface of (11-22) plane; wherein the X axis is in the <1-100> direction Represent,
Y axis represents <11-2-3>,
The Z axis represents the <11-22> direction,
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along the plane including the Z axis and the Y axis, a plurality of the mask layers (121) appear,
In the cross-sectional view, each mask layer (121) has a bottom surface (124), a first side surface (122), and a second side surface (123),
In the cross-sectional view, each mask layer (121) has a height of H, and in the cross-sectional view, the first side surface (122a) of one mask layer (121a) of two adjacent mask layers is , Across the nitride semiconductor layer (300), facing the second side surface (123b) of the other mask layer (121b) of the two adjacent mask layers, and

(B) After the step (a), a step of epitaxially growing a nitride semiconductor layer (300) on the surface of the substrate (100) so as to cover the mask layer (121), wherein the nitride semiconductor layer (300 ) Has a main surface represented by the (11-22) plane,
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with the first side surface (122) and the second side surface (123) of each mask layer (121),
In the cross-sectional view, the nitride semiconductor layer (300) is in contact with a portion of the substrate (100) exposed between two adjacent mask layers (121),
The nitride semiconductor layer (300) includes a first nitride semiconductor region (G1), a second nitride semiconductor region (G2), and a third nitride semiconductor region (G3) in the cross-sectional view. ,
The first nitride semiconductor region (G1) is surrounded by points A, B, and C in the cross-sectional view,
The first nitride semiconductor region (G1) has a higher dislocation density than the third nitride semiconductor region (G3),
The second nitride semiconductor region (G2) is surrounded by the points B, C, and D in the cross-sectional view,
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) are between the substrate (100) and the third nitride semiconductor region (G3) in the cross-sectional view. Sandwiched between
The third nitride semiconductor region (G3) has a dislocation density of 10 8 cm −2 or less,
The point A represents the intersection of the first side surface of one of the two adjacent mask layers and the substrate (100) in the cross-sectional view,
The point B represents an intersection of the second side surface of the other mask layer of the two adjacent mask layers and the substrate (100) in the cross-sectional view,
The point C represents the intersection of the first side surface of one of the two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the substrate (100) at an angle θ,
The straight line L2 passes through the point C and is parallel to the substrate (100) in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer (300) in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the substrate (100) in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the substrate (100) in the cross-sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.

The second nitride semiconductor region (G2) may have the same dislocation density as the third nitride semiconductor region (G3).

The first nitride semiconductor region (G1) may have a dislocation density of 10 10 cm −2 or more.

The second nitride semiconductor region (G2) may have a dislocation density of 10 8 cm −2 or less.

The first nitride semiconductor region (G1) has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region (G2) has a dislocation density of 10 8 cm −2 or less. Can have.

A plurality of the mask layers (121) are formed on a part of the surface of the substrate (100);
Each mask layer (121) may be parallel to the X axis.

In the top view of the nitride semiconductor multilayer structure, the mask layer (121) includes an opening (130),
The first nitride semiconductor region (G1) and the second nitride semiconductor region (G2) may be included in the opening (130).

The top surface of the nitride semiconductor layer (300) may be parallel to the surface of the substrate (100).

本発明は、低い転位密度を有する窒化物半導体積層構造およびそれを製造する方法を提供する。   The present invention provides a nitride semiconductor multilayer structure having a low dislocation density and a method for manufacturing the same.

本実施形態による窒化物半導体積層構造の断面図Sectional view of the nitride semiconductor multilayer structure according to the present embodiment 本実施形態による窒化物半導体積層構造を製造する方法における断面図Sectional drawing in the method of manufacturing the nitride semiconductor multilayer structure according to the present embodiment. 図2に引き続き、本実施形態による窒化物半導体積層構造を製造する方法における断面図2 is a cross-sectional view of the method for manufacturing the nitride semiconductor multilayer structure according to the present embodiment, continued from FIG. 実施例による窒化物半導体積層構造を製造する方法に含まれる1工程における平面図The top view in 1 process included in the method of manufacturing the nitride semiconductor laminated structure by an Example 図4Aに含まれる直線L8−L8’に沿って切り取った断面図Sectional view cut along line L8-L8 'included in FIG. 4A 図4Aに引き続き、実施例による窒化物半導体積層構造を製造する方法に含まれる1工程における平面図FIG. 4A is a plan view in one step included in the method for manufacturing the nitride semiconductor multilayer structure according to the embodiment, following FIG. 4A. 図5Aに含まれる直線L8−L8’に沿って切り取った断面図Sectional view cut along line L8-L8 'included in FIG. 5A 図5Aに引き続き、実施例による窒化物半導体積層構造を製造する方法に含まれる1工程における平面図FIG. 5A is a plan view in one process included in the method for manufacturing the nitride semiconductor multilayer structure according to the embodiment, following FIG. 5A. 図6Aに含まれる直線L8−L8’に沿って切り取った断面図Sectional drawing cut out along the straight line L8-L8 'contained in FIG. 6A 図6Aに引き続き、実施例による窒化物半導体積層構造を製造する方法に含まれる1工程における平面図FIG. 6A is a plan view in one step included in the method for manufacturing the nitride semiconductor multilayer structure according to the embodiment, following FIG. 図7Aに含まれる直線L8−L8’に沿って切り取った断面図Sectional drawing cut along line L8-L8 'included in FIG. 7A 図7Aに引き続き、実施例による窒化物半導体積層構造を製造する方法に含まれる1工程における平面図7A is a plan view in one step included in the method for manufacturing the nitride semiconductor multilayer structure according to the embodiment, following FIG. 7A. 図8Aに含まれる直線L8−L8’に沿って切り取った断面図Sectional view cut along line L8-L8 'included in FIG. 8A 他の実施形態によるマスク層121の平面図Plan view of mask layer 121 according to another embodiment 実施例1による、複数の帯状のマスク層121を表面に具備するm面サファイヤ基板100の断面写真Sectional photograph of m-plane sapphire substrate 100 having a plurality of strip-shaped mask layers 121 on the surface according to Example 1 比較例1による窒化物半導体積層構造のX線回折プロファイルのグラフGraph of X-ray diffraction profile of nitride semiconductor multilayer structure according to Comparative Example 1 比較例1による窒化物半導体積層構造の断面走査型電子顕微鏡(SEM像)写真Cross-sectional scanning electron microscope (SEM image) photograph of nitride semiconductor multilayer structure according to Comparative Example 1 実施例1による窒化物半導体積層構造の断面走査型電子顕微鏡(SEM像)写真Cross-sectional scanning electron microscope (SEM image) photograph of nitride semiconductor multilayer structure according to Example 1 実施例2による窒化物半導体積層構造の断面走査型電子顕微鏡(SEM像)写真Cross-sectional scanning electron microscope (SEM image) photograph of nitride semiconductor multilayer structure according to Example 2 10Kの低温下における比較例1および実施例1による窒化物半導体層300の発光スペクトルのグラフGraph of emission spectrum of nitride semiconductor layer 300 according to comparative example 1 and example 1 at a low temperature of 10K 実施例1による窒化物半導体積層構造の断面透過型電子顕微鏡(TEM像)写真Cross-sectional transmission electron microscope (TEM image) photograph of nitride semiconductor multilayer structure according to Example 1 図14Aに描かれた破線によって囲まれた領域の拡大顕微鏡写真Magnified micrograph of the area surrounded by the dashed line depicted in FIG. 14A 図14Bに描かれた破線によって囲まれた領域の拡大顕微鏡写真Magnified micrograph of the area surrounded by the dashed line depicted in FIG. 14B 比較例1による窒化物半導体積層構造の表面モフォロジー顕微鏡写真Surface morphology micrograph of nitride semiconductor multilayer structure according to Comparative Example 1 参考例1による窒化物半導体積層構造の表面モフォロジー顕微鏡写真Surface morphology micrograph of nitride semiconductor multilayer structure according to Reference Example 1. 参考例2による窒化物半導体積層構造の表面モフォロジー顕微鏡写真Surface morphology micrograph of nitride semiconductor multilayer structure according to Reference Example 2. 特許文献1の図9に示される図FIG. 9 of Patent Document 1 特許文献2の図1に示される図Figure shown in FIG. 1 of Patent Document 2

以下、図面を参照しながら本発明の実施形態が説明される。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図1は、本実施形態による窒化物半導体積層構造の断面図を示す。図1に示されるように、本実施形態による窒化物半導体積層構造は、基板100、マスク層121、および窒化物半導体層300を具備する。   FIG. 1 is a sectional view of the nitride semiconductor multilayer structure according to the present embodiment. As shown in FIG. 1, the nitride semiconductor multilayer structure according to the present embodiment includes a substrate 100, a mask layer 121, and a nitride semiconductor layer 300.

(基板100)
基板100は、m面サファイヤ基板または(11−22)面の主面を有する窒化物半導体基板である。本明細書において用いられる用語「m面」とは、(1−100)面およびそれと等価な面を意味する。(1−100)面と等価な面は、(−1100)面、(01-10)面、(0−110)面、(10−10)面、および(−1010)面を含む。
(Substrate 100)
The substrate 100 is an m-plane sapphire substrate or a nitride semiconductor substrate having a (11-22) principal surface. As used herein, the term “m-plane” means a (1-100) plane and a plane equivalent thereto. The plane equivalent to the (1-100) plane includes the (-1100) plane, the (01-10) plane, the (0-110) plane, the (10-10) plane, and the (-1010) plane.

基板100がm面サファイヤ基板である場合、図面に描写されたX軸は、m面サファイヤ基板100のa軸を表す。
基板100がm面サファイヤ基板である場合、図面に描写されたY軸は、m面サファイヤ基板100のc軸を表す。
基板100がm面サファイヤ基板である場合、図面に描写されたZ軸は、m面サファイヤ基板100のm軸を表す。
When the substrate 100 is an m-plane sapphire substrate, the X axis depicted in the drawing represents the a-axis of the m-plane sapphire substrate 100.
When the substrate 100 is an m-plane sapphire substrate, the Y axis depicted in the drawing represents the c-axis of the m-plane sapphire substrate 100.
When the substrate 100 is an m-plane sapphire substrate, the Z axis depicted in the drawing represents the m-axis of the m-plane sapphire substrate 100.

基板100が(11−22)面の主面を有する窒化物半導体基板である場合、図面に描写されたX軸は、<1−100>方向を表す。
基板100がm面サファイヤ基板である場合、図面に描写されたY軸は、<11−2−3>方向を表す。
基板100がm面サファイヤ基板である場合、図面に描写されたZ軸は、<11−22>方向を表す。
When the substrate 100 is a nitride semiconductor substrate having a (11-22) principal surface, the X axis depicted in the drawing represents the <1-100> direction.
When the substrate 100 is an m-plane sapphire substrate, the Y axis depicted in the drawing represents the <11-2-3> direction.
When the substrate 100 is an m-plane sapphire substrate, the Z axis depicted in the drawing represents the <11-22> direction.

図1では、X軸は紙面に垂直である。
図1では、Y軸は紙面の横方向に平行である。
図1では、Z軸は紙面の長手方向に平行である。
In FIG. 1, the X axis is perpendicular to the page.
In FIG. 1, the Y axis is parallel to the horizontal direction of the page.
In FIG. 1, the Z axis is parallel to the longitudinal direction of the paper.

Z軸は、本実施形態による窒化物半導体積層構造の積層方向に平行である。
X軸およびY軸は、積層方向、すなわちZ軸に直交する。X軸およびY軸は、互いに直交する。
The Z axis is parallel to the stacking direction of the nitride semiconductor multilayer structure according to the present embodiment.
The X axis and the Y axis are orthogonal to the stacking direction, that is, the Z axis. The X axis and the Y axis are orthogonal to each other.

(マスク層121)
マスク層121は、基板100の表面の一部に形成されている。図1に示されるように、Z軸およびY軸を含む面に沿って窒化物半導体積層構造を切断することによって現れる断面図において、複数のマスク層121aおよび121bが現れる。
(Mask layer 121)
The mask layer 121 is formed on part of the surface of the substrate 100. As shown in FIG. 1, a plurality of mask layers 121a and 121b appear in a cross-sectional view that appears by cutting a nitride semiconductor multilayer structure along a plane including the Z-axis and the Y-axis.

図8Aは、本実施形態によるマスク層121の平面図を示す。図8Aに示されるように、基板100に複数のマスク層121が形成され得る。複数のマスク層121は、互いに平行である。図8Aでは、各マスク層121は、X軸に平行である。   FIG. 8A is a plan view of the mask layer 121 according to the present embodiment. As shown in FIG. 8A, a plurality of mask layers 121 may be formed on the substrate 100. The plurality of mask layers 121 are parallel to each other. In FIG. 8A, each mask layer 121 is parallel to the X axis.

図9は、他の実施形態によるマスク層121の平面図を示す。図9に示されるように、基板100上に、開口部130を有するマスク層121が形成される。基板100の表面の一部が、開口部130において露出している。図9に含まれる直線L9−L9’に沿ってマスク層121が切断されることによって現れる断面図には、図1に示されるように、複数のマスク層121が現れる。   FIG. 9 shows a plan view of a mask layer 121 according to another embodiment. As shown in FIG. 9, a mask layer 121 having an opening 130 is formed on the substrate 100. A part of the surface of the substrate 100 is exposed at the opening 130. In the cross-sectional view that appears when the mask layer 121 is cut along the straight line L9-L9 'included in FIG. 9, a plurality of mask layers 121 appear as shown in FIG.

図9では、開口部130は円形である。しかし、開口部130の形状は円の形状に限られない。開口部130の形状の他の例は、正方形、長方形、多角形、または楕円である。複数の開口部130が設けられ得る。複数の開口部130は格子状に設けられ得る。あるいは、複数の開口部130は縦方向および横方向に沿って配列され得る。   In FIG. 9, the opening 130 is circular. However, the shape of the opening 130 is not limited to a circular shape. Other examples of the shape of the opening 130 are a square, a rectangle, a polygon, or an ellipse. A plurality of openings 130 may be provided. The plurality of openings 130 may be provided in a lattice shape. Alternatively, the plurality of openings 130 may be arranged along the vertical direction and the horizontal direction.

マスク層121の材料は限定されない。マスク層121の材料の例は、誘電体である。酸化シリコンまたは窒化シリコンが望ましい。酸化シリコンがより望ましい。   The material of the mask layer 121 is not limited. An example of the material of the mask layer 121 is a dielectric. Silicon oxide or silicon nitride is preferred. Silicon oxide is more desirable.

図1に示されるように、各マスク層121は、底面124、第1の側面122、および第2の側面123を有する。各マスク層121は、高さHを有する。図1では、第1の側面122は、マスク層121の左側面である。第2の側面123は、マスク層121の右側面である。   As shown in FIG. 1, each mask layer 121 has a bottom surface 124, a first side surface 122, and a second side surface 123. Each mask layer 121 has a height H. In FIG. 1, the first side surface 122 is the left side surface of the mask layer 121. The second side surface 123 is the right side surface of the mask layer 121.

図1では、隣接する2つのマスク層121aおよび121bが描写されている。一方のマスク層121aの第1の側面122aは、他方のマスク層121bの第2の側面123bに向かい合っている。窒化物半導体層300の一部が、これら2つの側面の間に挟まれる。   In FIG. 1, two adjacent mask layers 121a and 121b are depicted. The first side surface 122a of one mask layer 121a faces the second side surface 123b of the other mask layer 121b. A part of the nitride semiconductor layer 300 is sandwiched between these two side surfaces.

第1の側面122および基板100によって形成される角度αは、60度以上90度以下であることが望ましい。同様に、第2の側面123および基板100によって形成される角度も、60度以上90度以下であることが望ましい。角度αが60度未満dである場合、マスク121は、あまりにも広い幅を有することが必要とされ得る。一方、90度を超える角度αを有するマスク121を形成することは困難であり得る。   The angle α formed by the first side surface 122 and the substrate 100 is preferably not less than 60 degrees and not more than 90 degrees. Similarly, the angle formed by the second side surface 123 and the substrate 100 is also preferably not less than 60 degrees and not more than 90 degrees. If the angle α is less than 60 degrees d, the mask 121 may be required to have a too wide width. On the other hand, it may be difficult to form the mask 121 having an angle α exceeding 90 degrees.

点Aは、一方のマスク層121aの第1の側面122aおよび基板100の交点を表す。点Bは、他方のマスク層121bの第2の側面123bおよび基板100の交点を表す。   A point A represents an intersection of the first side surface 122 a of the one mask layer 121 a and the substrate 100. Point B represents the intersection of the second side surface 123 b of the other mask layer 121 b and the substrate 100.

(窒化物半導体層300)
窒化物半導体層300は、マスク層121を被覆するように、基板100の表面に形成される。本明細書において用いられる用語「窒化物半導体」は、AlxInyGazN(ここで、0≦x<1、0≦y<1、0<z≦1、およびx+y+z=1)から形成される半導体を意味する。
(Nitride semiconductor layer 300)
The nitride semiconductor layer 300 is formed on the surface of the substrate 100 so as to cover the mask layer 121. As used herein, the term “nitride semiconductor” is formed from Al x In y Ga z N (where 0 ≦ x <1, 0 ≦ y <1, 0 <z ≦ 1, and x + y + z = 1). Means semiconductor.

図1に示されるように、窒化物半導体層300は、各マスク層121の第1の側面122および第2の側面123に接している。窒化物半導体層300は、隣接する2つのマスク層121aおよび121bの間に露出する部分の基板100に接している。   As shown in FIG. 1, the nitride semiconductor layer 300 is in contact with the first side surface 122 and the second side surface 123 of each mask layer 121. The nitride semiconductor layer 300 is in contact with the portion of the substrate 100 exposed between the two adjacent mask layers 121a and 121b.

図1に示されるように、断面視において、窒化物半導体層300は、3つの領域、すなわち、第1の窒化物半導体領域G1、第2の窒化物半導体領域G2、および第3の窒化物半導体領域G3から構成される。
第1の窒化物半導体領域G1は、点A、点B、および点Cによって囲まれる。言うまでもないが、第1の窒化物半導体領域G1は、三角形である。
第2の窒化物半導体領域G2は、点B、点C、および点Dによって囲まれる。言うまでもないが、第2の窒化物半導体領域G2も、三角形である。
これら4つの点A〜点Dは、後に詳細に記述される。
As shown in FIG. 1, the nitride semiconductor layer 300 has three regions, that is, a first nitride semiconductor region G1, a second nitride semiconductor region G2, and a third nitride semiconductor in a cross-sectional view. It consists of a region G3.
The first nitride semiconductor region G1 is surrounded by points A, B, and C. Needless to say, the first nitride semiconductor region G1 has a triangular shape.
The second nitride semiconductor region G2 is surrounded by points B, C, and D. Needless to say, the second nitride semiconductor region G2 is also triangular.
These four points A to D will be described in detail later.

第1の窒化物半導体領域G1および第2の窒化物半導体領域G2は、窒化物半導体層300の下部の部分である。第1の窒化物半導体領域G1および第2の窒化物半導体領域G2は、隣接する2つのマスク層121の間に挟まれている。一方、第3の窒化物半導体領域G3は、窒化物半導体層300の上部の部分である。第1の窒化物半導体領域G1および第2の窒化物半導体領域G2が、基板100および第3の窒化物半導体領域G3の間に挟まれている。   The first nitride semiconductor region G1 and the second nitride semiconductor region G2 are portions below the nitride semiconductor layer 300. The first nitride semiconductor region G1 and the second nitride semiconductor region G2 are sandwiched between two adjacent mask layers 121. On the other hand, the third nitride semiconductor region G3 is an upper portion of the nitride semiconductor layer 300. The first nitride semiconductor region G1 and the second nitride semiconductor region G2 are sandwiched between the substrate 100 and the third nitride semiconductor region G3.

窒化物半導体層300は、(11−22)面の主面を有する。言い換えれば、窒化物半導体層300は、<11−22>配向のみを有する。図1から明らかなように、窒化物半導体層300の上面の法線方向はZ軸に平行であるので、窒化物半導体層300の<11−22>方向がZ軸に平行である。窒化物半導体層300のm軸、すなわち、<1−100>方向がX軸に平行である。窒化物半導体層300の<−1−123>方向が、Y軸に平行である。窒化物半導体層300のc軸およびa軸もまた、図1に描写されている。   The nitride semiconductor layer 300 has a (11-22) principal surface. In other words, the nitride semiconductor layer 300 has only <11-22> orientation. As apparent from FIG. 1, the normal direction of the upper surface of the nitride semiconductor layer 300 is parallel to the Z axis, so the <11-22> direction of the nitride semiconductor layer 300 is parallel to the Z axis. The m-axis of the nitride semiconductor layer 300, that is, the <1-100> direction is parallel to the X-axis. The <−1−123> direction of the nitride semiconductor layer 300 is parallel to the Y axis. The c-axis and a-axis of the nitride semiconductor layer 300 are also depicted in FIG.

窒化物半導体は、c軸方向に対して対称性を有さない。図1に示されるc軸方向は、+c軸方向を指し示す。   A nitride semiconductor does not have symmetry with respect to the c-axis direction. The c-axis direction shown in FIG. 1 indicates the + c-axis direction.

図1に示されるように、角度θが、Y軸および窒化物半導体層300のc面によって形成されている。いうまでもないが、c面の法線はc軸である。言い換えれば、c面の法線はc軸に平行である。従って、角度θが、Z軸および窒化物半導体層300のc軸によって形成されている。言い換えれば、角度θが、窒化物半導体層300の<11−22>方向および窒化物半導体層300のc軸、すなわち、<0001>方向、によって形成されている。   As shown in FIG. 1, the angle θ is formed by the Y axis and the c-plane of the nitride semiconductor layer 300. Needless to say, the normal of the c-plane is the c-axis. In other words, the normal of the c-plane is parallel to the c-axis. Therefore, the angle θ is formed by the Z axis and the c axis of the nitride semiconductor layer 300. In other words, the angle θ is formed by the <11-22> direction of the nitride semiconductor layer 300 and the c-axis of the nitride semiconductor layer 300, that is, the <0001> direction.

ここで、点A〜点Dが詳細に記述される。
点Aは、一方のマスク層121aの第1の側面122aおよび基板100の交点を表す。
点Bは、他方のマスク層121bの第2の側面123bおよび基板100の交点を表す。
点Cは、一方のマスク層121aの第1の側面122aおよび直線L1の交点を表す。直線L1は、点Bを通り、かつ基板100と角度θで交差する。
点Dは、他方のマスク層121bの第2の側面123bおよび直線L2の交点を表す。 直線L2は、点Cを通り、かつ基板100に平行である。
Here, the points A to D are described in detail.
A point A represents an intersection of the first side surface 122 a of the one mask layer 121 a and the substrate 100.
Point B represents the intersection of the second side surface 123 b of the other mask layer 121 b and the substrate 100.
Point C represents the intersection of the first side surface 122a of one mask layer 121a and the straight line L1. The straight line L1 passes through the point B and intersects the substrate 100 at an angle θ.
Point D represents the intersection of the second side surface 123b of the other mask layer 121b and the straight line L2. The straight line L2 passes through the point C and is parallel to the substrate 100.

本実施形態においては、以下の数式(I)が充足されることが必要とされる。
H≧W・tanθ・・・・(I)
上述したように、Hは、マスク層121の高さを表す。
Wは、互いに平行な直線L3および直線L4の間の距離を表す。
直線L3は、点Bを通り、かつ基板100に直交する。
直線L4は、点Cを通り、かつ基板100に直交する。
角度θは、48度以上58度以下である。
In the present embodiment, it is necessary that the following mathematical formula (I) is satisfied.
H ≧ W · tan θ (I)
As described above, H represents the height of the mask layer 121.
W represents the distance between the straight lines L3 and L4 that are parallel to each other.
The straight line L3 passes through the point B and is orthogonal to the substrate 100.
The straight line L4 passes through the point C and is orthogonal to the substrate 100.
The angle θ is not less than 48 degrees and not more than 58 degrees.

オフ角を有さない基板100が用いられた場合、(11−22)面の主面を有する窒化物半導体層300は、58度の角度θを有する。後述される実施例1および実施例2を参照せよ。   When the substrate 100 having no off-angle is used, the nitride semiconductor layer 300 having the (11-22) principal surface has an angle θ of 58 degrees. See Example 1 and Example 2 described below.

第1の窒化物半導体領域G1は、第2の窒化物半導体領域G2および第3の窒化物半導体領域G3よりも高い転位密度を有する。より具体的には、第1の窒化物半導体領域G1は、1010cm-2以上の高い転位密度を有し得る。一方、第2の窒化物半導体G2は、108cm-2以下の低い転位密度を有し得る。 The first nitride semiconductor region G1 has a dislocation density higher than that of the second nitride semiconductor region G2 and the third nitride semiconductor region G3. More specifically, the first nitride semiconductor region G1 may have a high dislocation density of 10 10 cm −2 or more. On the other hand, the second nitride semiconductor G2 may have a low dislocation density of 10 8 cm −2 or less.

第3の窒化物半導体領域G3は、第2の窒化物半導体領域G2の上部にエピタキシャル成長されているので、第3の窒化物半導体領域G3もまた、108cm-2以下という低い転位密度を有する。第3の窒化物半導体領域G3の上部の表面(すなわち、主面)は、本実施形態による窒化物半導体積層構造の表面であるので、本実施形態による窒化物半導体積層構造の表面もまた、108cm-2以下という低い転位密度を有する。それ故、本実施形態による窒化物半導体積層構造は、108cm-2以下という低い転位密度を有する。 Since the third nitride semiconductor region G3 is epitaxially grown on top of the second nitride semiconductor region G2, the third nitride semiconductor region G3 also has a low dislocation density of 10 8 cm −2 or less. . Since the upper surface (that is, the main surface) of the third nitride semiconductor region G3 is the surface of the nitride semiconductor multilayer structure according to the present embodiment, the surface of the nitride semiconductor multilayer structure according to the present embodiment is also 10 It has a low dislocation density of 8 cm -2 or less. Therefore, the nitride semiconductor multilayer structure according to the present embodiment has a low dislocation density of 10 8 cm −2 or less.

以下、転位密度が詳細に説明される。
まず、第1の窒化物半導体領域G1が、図2に示されるように、基板100上にエピタキシャル成長される。基板100がm面サファイヤ基板100である場合、m面サファイヤ基板100および窒化物半導体層300との間の格子不整合のため、第1の窒化物半導体領域G1は、多くの転位200を含む。言い換えれば、m面サファイヤ基板100は、第1の窒化物半導体領域G1に含まれる転位200を引き起こす。基板100が(11−22)面の主面を有する窒化物半導体基板である場合、窒化物半導体基板100に含まれる転位のために、第1の窒化物半導体領域G1は、多くの転位200を含む。転位200は、図2および図3において、破線により表されている。この破線は、転位線とも呼ばれる。転位200の密度は、1010cm-2以上である。
Hereinafter, the dislocation density will be described in detail.
First, the first nitride semiconductor region G1 is epitaxially grown on the substrate 100 as shown in FIG. When the substrate 100 is the m-plane sapphire substrate 100, the first nitride semiconductor region G1 includes many dislocations 200 due to lattice mismatch between the m-plane sapphire substrate 100 and the nitride semiconductor layer 300. In other words, the m-plane sapphire substrate 100 causes the dislocation 200 included in the first nitride semiconductor region G1. When the substrate 100 is a nitride semiconductor substrate having a (11-22) principal surface, the first nitride semiconductor region G1 has many dislocations 200 due to dislocations included in the nitride semiconductor substrate 100. Including. The dislocation 200 is represented by a broken line in FIGS. This broken line is also called a dislocation line. The density of dislocations 200 is 10 10 cm -2 or more.

これらの転位200は、窒化物半導体層300のc軸に直交する傾向がある。言い換えれば、これらの転位200は、窒化物半導体層300のc面に平行であり、c面内に形成される傾向がある。この場合、c面は、すべり面である。後述される図14Cも参照せよ。本明細書において用いられる用語「転位」は、積層欠陥を含み得る。   These dislocations 200 tend to be orthogonal to the c-axis of the nitride semiconductor layer 300. In other words, these dislocations 200 are parallel to the c-plane of the nitride semiconductor layer 300 and tend to be formed in the c-plane. In this case, the c-plane is a slip plane. See also FIG. 14C described below. The term “dislocation” as used herein may include stacking faults.

しかし、より詳細には、積層欠陥は転位から区別される。積層欠陥は、面欠陥の1種である。積層欠陥は、c面に形成され得る。転位は、線欠陥の1種である。特許文献1に開示されているように、転位は、成長方向およびファセット面に応じて、屈曲し得る。一方、積層欠陥は屈曲しない。   More specifically, however, stacking faults are distinguished from dislocations. A stacking fault is one type of surface defect. Stacking faults can be formed on the c-plane. Dislocation is one type of line defect. As disclosed in Patent Document 1, dislocations can be bent according to the growth direction and facet plane. On the other hand, stacking faults do not bend.

引き続き、図3に示されるように、第2の窒化物半導体領域G2が、窒化物半導体層300のc軸方向に沿ってエピタキシャル成長される。第2の窒化物半導体領域G2は、第1の窒化物半導体領域G1上に形成される。   Subsequently, as shown in FIG. 3, the second nitride semiconductor region G <b> 2 is epitaxially grown along the c-axis direction of the nitride semiconductor layer 300. The second nitride semiconductor region G2 is formed on the first nitride semiconductor region G1.

第2の窒化物半導体領域G2は、以下3つの理由のため、低い転位密度を有する。
(理由A) 第2の窒化物半導体領域G2は、転位200を引き起こすm面サファイヤ基板100または(11−22)面の主面を有する窒化物半導体基板に接しない。
(理由B) 第1の窒化物半導体領域G1に含まれる転位200は、窒化物半導体層300のc軸に直交するため、第1の窒化物半導体領域G1に含まれる転位200は、窒化物半導体層300のc軸に平行な方向に沿ってエピタキシャル成長される第2の窒化物半導体領域G2に現れない。言い換えれば、第1の窒化物半導体領域G1に含まれる転位200は、第2の窒化物半導体領域G2に引き継がれない。
(理由C) マスク層121は転位をほとんど引き起こさない。
The second nitride semiconductor region G2 has a low dislocation density for the following three reasons.
(Reason A) The second nitride semiconductor region G2 does not contact the m-plane sapphire substrate 100 causing the dislocation 200 or the nitride semiconductor substrate having the (11-22) principal surface.
(Reason B) Since the dislocation 200 included in the first nitride semiconductor region G1 is orthogonal to the c-axis of the nitride semiconductor layer 300, the dislocation 200 included in the first nitride semiconductor region G1 is a nitride semiconductor. It does not appear in the second nitride semiconductor region G2 epitaxially grown along the direction parallel to the c-axis of the layer 300. In other words, the dislocation 200 included in the first nitride semiconductor region G1 is not inherited by the second nitride semiconductor region G2.
(Reason C) The mask layer 121 hardly causes dislocation.

このようにして、低い転位密度を有する第2の窒化物半導体領域G2がエピタキシャル成長される。より具体的には、上述したように、第2の窒化物半導体領域G2は、108cm-2以下の低い転位密度を有する。 In this way, the second nitride semiconductor region G2 having a low dislocation density is epitaxially grown. More specifically, as described above, the second nitride semiconductor region G2 has a low dislocation density of 10 8 cm −2 or less.

さらに、第3の窒化物半導体領域G3が、第2の窒化物半導体領域G2上にエピタキシャル成長される。   Further, the third nitride semiconductor region G3 is epitaxially grown on the second nitride semiconductor region G2.

上記の数式(I)が充足されるため、第3の窒化物半導体領域G3は、第1の窒化物半導体領域G1に含まれる転位200を含まない。以下、これが詳述される。   Since the above formula (I) is satisfied, the third nitride semiconductor region G3 does not include the dislocation 200 included in the first nitride semiconductor region G1. This will be described in detail below.

上述したように、第1の窒化物半導体領域G1が、エピタキシャル成長される間、第1の窒化物半導体領域G1に含まれる転位200は、窒化物半導体層300のc軸に垂直な方向に成長する。   As described above, while the first nitride semiconductor region G1 is epitaxially grown, the dislocations 200 included in the first nitride semiconductor region G1 grow in a direction perpendicular to the c-axis of the nitride semiconductor layer 300. .

しかし、図2に示されるように、各転位200の成長は、マスク層121aの第1の側面122aで停止する。   However, as shown in FIG. 2, the growth of each dislocation 200 stops at the first side surface 122a of the mask layer 121a.

さらに、図3に示されるように、マスク層121の高さHが、点Cおよび基板100の表面の間の高さ、すなわち、W・tanθ以上である限り、第1の窒化物半導体領域G1は露出しない。言い換えれば、第1の窒化物半導体領域G1は、基板100、隣接する2つのマスク層121、および第2の窒化物半導体領域G2によって囲まれる。   Further, as shown in FIG. 3, as long as the height H of the mask layer 121 is not less than the height between the point C and the surface of the substrate 100, that is, W · tan θ, the first nitride semiconductor region G1. Is not exposed. In other words, the first nitride semiconductor region G1 is surrounded by the substrate 100, the two adjacent mask layers 121, and the second nitride semiconductor region G2.

一例として、Wの値は、100ナノメートル以上5マイクロメートル以下である。一例として、マスク層121の幅Qは、100ナノメートル以上5マイクロメートル以下である。図1に示されるように、マスク層121の幅Qは、断面視において、基板100に接するマスク層121の底面の幅を表す。   As an example, the value of W is not less than 100 nanometers and not more than 5 micrometers. As an example, the width Q of the mask layer 121 is not less than 100 nanometers and not more than 5 micrometers. As shown in FIG. 1, the width Q of the mask layer 121 represents the width of the bottom surface of the mask layer 121 in contact with the substrate 100 in a cross-sectional view.

このため、第2の窒化物半導体領域G2がエピタキシャル成長された後にエピタキシャル成長される第3の窒化物半導体領域G3は、低い転位密度を有する。言い換えれば、第3の窒化物半導体領域G3がエピタキシャル成長される時には、第1の窒化物半導体領域G1に含まれる転位200は、引き継がれない。   For this reason, the third nitride semiconductor region G3 epitaxially grown after the second nitride semiconductor region G2 is epitaxially grown has a low dislocation density. In other words, when the third nitride semiconductor region G3 is epitaxially grown, the dislocations 200 included in the first nitride semiconductor region G1 are not taken over.

さらに、第1の窒化物半導体領域G1の表面の法線は、+c軸方向に平行である。このため、第1の窒化物半導体領域G1の表面上にエピタキシャル成長される第2の窒化物半導体領域G2においては、−c軸方向のエピタキシャル成長は起きない。同様に、第3の窒化物半導体領域G3においてもまた、−c軸方向のエピタキシャル成長は起きない。+c軸方向に沿ってエピタキシャル成長された層は、−c軸方向に沿ってエピタキシャル成長された層よりも、高い表面平坦性および高い結晶性を有することは公知である。   Furthermore, the normal line of the surface of the first nitride semiconductor region G1 is parallel to the + c axis direction. For this reason, in the second nitride semiconductor region G2 epitaxially grown on the surface of the first nitride semiconductor region G1, epitaxial growth in the −c-axis direction does not occur. Similarly, in the third nitride semiconductor region G3, epitaxial growth in the −c-axis direction does not occur. It is known that a layer epitaxially grown along the + c-axis direction has higher surface flatness and higher crystallinity than a layer epitaxially grown along the −c-axis direction.

このように、マスク層121によって、第1の窒化物半導体領域G1に含まれる転位200が、第2の窒化物半導体領域G2および第3の窒化物半導体領域G3に引き継がれることが妨げられる。従って、マスク層121のために、第2の窒化物半導体領域G2および第3の窒化物半導体領域G3は、108cm-2以下という低い転位密度を有する。 Thus, the mask layer 121 prevents the dislocation 200 included in the first nitride semiconductor region G1 from being taken over by the second nitride semiconductor region G2 and the third nitride semiconductor region G3. Therefore, for the mask layer 121, the second nitride semiconductor region G2 and the third nitride semiconductor region G3 have a low dislocation density of 10 8 cm −2 or less.

参考例1において実証されているように、c軸に対して5度のオフ角を有するm面サファイヤ基板が基板100として用いられた場合、(11−22)面の主面を有する窒化物半導体層300は、53度(=58度−5度)の角度θを有する。参考例2において実証されているように、c軸に対して10度のオフ角を有するm面サファイヤ基板が基板100として用いられた場合、(11−22)面の主面を有する窒化物半導体層300は、48度(=58度−10度)の角度θを有する。従って、角度θは、48度以上58度以下の範囲に収まる。   As demonstrated in Reference Example 1, when an m-plane sapphire substrate having an off angle of 5 degrees with respect to the c-axis is used as the substrate 100, a nitride semiconductor having a main surface of (11-22) plane The layer 300 has an angle θ of 53 degrees (= 58 degrees−5 degrees). As demonstrated in Reference Example 2, when an m-plane sapphire substrate having an off angle of 10 degrees with respect to the c-axis is used as the substrate 100, a nitride semiconductor having a main surface of (11-22) plane The layer 300 has an angle θ of 48 degrees (= 58 degrees-10 degrees). Accordingly, the angle θ falls within the range of 48 degrees to 58 degrees.

(製造方法)
本実施形態による窒化物半導体積層構造は、基板上に、(11−22)面の主面を有する窒化物半導体層をエピタキシャル成長させる一般的な方法によって製造され得る。m面サファイヤ基板上に、(11−22)面の主面を有する窒化物半導体層をエピタキシャル成長させる方法を開示する非特許文献1を参照せよ。非特許文献3および非特許文献4は、(11−22)面の主面を有する窒化物半導体基板を開示している。この他、後述される実施例1〜実施例2も参照せよ。
(Production method)
The nitride semiconductor multilayer structure according to the present embodiment can be manufactured by a general method of epitaxially growing a nitride semiconductor layer having a (11-22) principal surface on a substrate. See Non-Patent Document 1, which discloses a method of epitaxially growing a nitride semiconductor layer having a (11-22) principal surface on an m-plane sapphire substrate. Non-Patent Document 3 and Non-Patent Document 4 disclose a nitride semiconductor substrate having a (11-22) principal surface. In addition, see also Examples 1 to 2 described later.

以下の実施例は、本発明をより詳細に説明する。   The following examples illustrate the invention in more detail.

(実施例1)
図4Aおよび図4Bに示されるように、まず、m面サファイヤ基板100が準備された。m面サファイヤ基板100は、京セラ株式会社より入手した。図4Aは、m面サファイヤ基板100の平面図を示す。図4Bは、図4Aに含まれる線L8−L8’の線に沿ったm面サファイヤ基板100の断面図を示す。
Example 1
As shown in FIGS. 4A and 4B, first, an m-plane sapphire substrate 100 was prepared. The m-plane sapphire substrate 100 was obtained from Kyocera Corporation. FIG. 4A shows a plan view of the m-plane sapphire substrate 100. FIG. 4B shows a cross-sectional view of the m-plane sapphire substrate 100 taken along line L8-L8 ′ included in FIG. 4A.

このm面サファイヤ基板100は、およそ2インチの直径および0.43ミリメートルの厚みを有していた。m面サファイヤ基板100は、0.1度以下のオフ角を有していた。オフ角の傾斜方向は、m面サファイヤ基板100のc軸方向であった。   The m-plane sapphire substrate 100 had a diameter of approximately 2 inches and a thickness of 0.43 millimeters. The m-plane sapphire substrate 100 had an off angle of 0.1 degrees or less. The off-angle inclination direction was the c-axis direction of the m-plane sapphire substrate 100.

(m面サファイヤ基板の洗浄)
m面サファイヤ基板100は、摂氏100度に加熱された洗浄液を用いて10分間、洗浄された。洗浄液は、1:1の体積比を有する硫酸およびリン酸から構成されていた。続いて、m面サファイヤ基板100は、水を用いて洗浄された。
(Cleaning m-plane sapphire substrates)
The m-plane sapphire substrate 100 was cleaned for 10 minutes using a cleaning liquid heated to 100 degrees Celsius. The cleaning liquid was composed of sulfuric acid and phosphoric acid having a 1: 1 volume ratio. Subsequently, the m-plane sapphire substrate 100 was washed with water.

(マスク層の形成)
次に、図5Aおよび図5Bに示されるように、およそ3.5マイクロメートルの厚みを有するSiO2膜140が、プラズマCVD法により、m面サファイヤ基板100上に形成された。
(Formation of mask layer)
Next, as shown in FIGS. 5A and 5B, an SiO 2 film 140 having a thickness of approximately 3.5 micrometers was formed on the m-plane sapphire substrate 100 by plasma CVD.

次に、図6Aおよび図6Bに示されるように、複数の帯状のフォトレジスト層141が、SiO2膜140上に形成された。これらの帯状のフォトレジスト層141は互いに平行であった。帯状の各フォトレジスト層141の長手方向は、m面サファイヤ基板100のa軸に平行であった。言い換えれば、各フォトレジスト層141の長手方向は、X軸に平行であった。帯状の各フォトレジスト層141の幅W1は、2マイクロメートルであった。隣接する2つのフォトレジスト層141の間隔は、2マイクロメートルであった。 Next, as shown in FIGS. 6A and 6B, a plurality of strip-like photoresist layers 141 were formed on the SiO 2 film 140. These strip-like photoresist layers 141 were parallel to each other. The longitudinal direction of each strip-like photoresist layer 141 was parallel to the a-axis of the m-plane sapphire substrate 100. In other words, the longitudinal direction of each photoresist layer 141 was parallel to the X axis. The width W1 of each strip-like photoresist layer 141 was 2 micrometers. The distance between two adjacent photoresist layers 141 was 2 micrometers.

図7Aおよび図7Bに示されるように、フォトレジスト層141に被覆されていない部分のSiO2膜140がドライエッチングされた。その後、フォトレジスト層141が除去された。このようにして、図8Aおよび図8Bに示されるように、m面サファイヤ基板100上にSiO2からなる複数の帯状のマスク層121が形成された。 As shown in FIGS. 7A and 7B, the portion of the SiO 2 film 140 not covered with the photoresist layer 141 was dry etched. Thereafter, the photoresist layer 141 was removed. In this way, as shown in FIGS. 8A and 8B, a plurality of strip-like mask layers 121 made of SiO 2 were formed on the m-plane sapphire substrate 100.

図8Aおよび図8Bから明らかなように、複数の帯状のマスク121は、m面サファイヤ基板100のa軸に平行であった。言い換えれば、複数の帯状のマスク121は、X軸に平行であった。帯状の各マスク121の幅W1は、2マイクロメートルであった。隣接する2つのマスク層121の間隔は、2マイクロメートルであった。各マスク層121の高さHは、おおよそ3.5マイクロメートルであった。角度αは、おおよそ75度であった。   As is clear from FIGS. 8A and 8B, the plurality of strip-shaped masks 121 were parallel to the a-axis of the m-plane sapphire substrate 100. In other words, the plurality of strip-shaped masks 121 were parallel to the X axis. The width W1 of each strip-shaped mask 121 was 2 micrometers. The distance between two adjacent mask layers 121 was 2 micrometers. The height H of each mask layer 121 was approximately 3.5 micrometers. The angle α was approximately 75 degrees.

図10は、実施例1による、複数の帯状のマスク層121を表面に具備するm面サファイヤ基板100の断面写真を示す。   FIG. 10 shows a cross-sectional photograph of the m-plane sapphire substrate 100 having a plurality of strip-like mask layers 121 on the surface according to the first embodiment.

m面サファイヤ基板100上に窒化物半導体層300がエピタキシャル成長される場合、窒化物半導体層300は(11−22)面の主面を有する。言い換えれば、窒化物半導体層300の法線方向は、<11−22>方向である。図1に示されるように、m面サファイヤ基板100上には、(11−22)面の主面を有する窒化物半導体層300がエピタキシャル成長される。この場合、図1に示されるように、角度θは58度である。   When the nitride semiconductor layer 300 is epitaxially grown on the m-plane sapphire substrate 100, the nitride semiconductor layer 300 has a main surface of (11-22) plane. In other words, the normal direction of the nitride semiconductor layer 300 is the <11-22> direction. As shown in FIG. 1, a nitride semiconductor layer 300 having a (11-22) principal surface is epitaxially grown on an m-plane sapphire substrate 100. In this case, as shown in FIG. 1, the angle θ is 58 degrees.

隣接する2つのマスク層121の間隔は、2マイクロメートルであるため、数式(I):H≧W・tanθに基づき、マスク層121の高さHは、およそ3.2(=2×およそ1.6)マイクロメートル以上であることが必要とされる。上記のように、実施例1では、マスク層121の高さHは、およそ3.5マイクロメートルであった。   Since the distance between the two adjacent mask layers 121 is 2 micrometers, the height H of the mask layer 121 is approximately 3.2 (= 2 × approximately 1 based on Formula (I): H ≧ W · tan θ. .6) It must be greater than micrometer. As described above, in Example 1, the height H of the mask layer 121 was approximately 3.5 micrometers.

(GaN層の成長)
マスク層121を具備するm面サファイヤ基板100は、MOCVD装置内にセットされた。MOCVD装置内では、水素および窒素がキャリアガスとして用いられた。
(Growth of GaN layer)
The m-plane sapphire substrate 100 provided with the mask layer 121 was set in an MOCVD apparatus. In the MOCVD apparatus, hydrogen and nitrogen were used as carrier gases.

m面サファイヤ基板100は、MOCVD装置内で加熱された。m面サファイヤ基板100の温度が摂氏500℃になったときに、アンモニアガスが供給され始めた。このアンモニアガスは、m面サファイヤ基板100の表面を窒化したと考えられた。   The m-plane sapphire substrate 100 was heated in the MOCVD apparatus. When the temperature of the m-plane sapphire substrate 100 reached 500 degrees Celsius, ammonia gas began to be supplied. It was considered that this ammonia gas nitrided the surface of the m-plane sapphire substrate 100.

m面サファイヤ基板100の温度が、摂氏920度に到達した後、1分の時間が経過した。   One minute elapsed after the temperature of the m-plane sapphire substrate 100 reached 920 degrees Celsius.

その後、トリメチルガリウム(以下、「TMG」という)およびアンモニアがMOCVD装置に供給され、(11−22)面の主面を有する窒化物半導体層300をm面サファイヤ基板100の表面に成長した。このようにして、GaNから形成される窒化物半導体積層構造を得た。   Thereafter, trimethylgallium (hereinafter referred to as “TMG”) and ammonia were supplied to the MOCVD apparatus, and a nitride semiconductor layer 300 having a (11-22) principal surface was grown on the surface of the m-plane sapphire substrate 100. In this way, a nitride semiconductor multilayer structure formed of GaN was obtained.

窒化物半導体層300がm面サファイヤ基板100の表面に成長される間、m面サファイヤ基板100は、3rpmの回転速度で回転された。表1は、窒化物半導体層300の成長条件を示す。   While the nitride semiconductor layer 300 was grown on the surface of the m-plane sapphire substrate 100, the m-plane sapphire substrate 100 was rotated at a rotation speed of 3 rpm. Table 1 shows the growth conditions of the nitride semiconductor layer 300.

Figure 2014156388
Figure 2014156388

本実施例1では、低温バッファ層は形成されなかった。低温バッファ層は、一般的な方法によって基板上に窒化物半導体層が形成される際に、基板と窒化物半導体層との間に形成され得る。   In Example 1, the low temperature buffer layer was not formed. The low temperature buffer layer may be formed between the substrate and the nitride semiconductor layer when the nitride semiconductor layer is formed on the substrate by a general method.

(実施例2)
表1に示される成長条件に代えて、表2に示される成長条件が採用されたこと以外は、実施例1と同様の実験が行われた。
(Example 2)
An experiment similar to Example 1 was performed except that the growth conditions shown in Table 2 were adopted instead of the growth conditions shown in Table 1.

Figure 2014156388
Figure 2014156388

(比較例1)
マスク層121が形成されなかったこと以外は、実施例1と同様の実験が行われた。言い換えれば、m面サファイヤ基板100が洗浄された後、マスク層121を形成することなく窒化物半導体層300が形成された。窒化物半導体層300は、3.3マイクロメートルの厚みを有していた。
(Comparative Example 1)
An experiment similar to that in Example 1 was performed except that the mask layer 121 was not formed. In other words, the nitride semiconductor layer 300 was formed without forming the mask layer 121 after the m-plane sapphire substrate 100 was cleaned. The nitride semiconductor layer 300 had a thickness of 3.3 micrometers.

(結果および評価)
(X線回折プロファイル)
図11は、比較例1による窒化物半導体積層構造のX線回折プロファイルを示す。図11に示されるように、(30−30)面の回折ピークおよび(11−22)面の回折ピークが観測された。(30-30)面の回折ピークは、m面サファイヤ基板100に由来した。(11−22)面の回折ピークは、窒化物半導体層300に由来した。他の回折ピークが観測されていないため、(11−22)面の主面を有する窒化物半導体層300のみが成長されたことが見出された。言い換えれば、窒化物半導体層300の主面の法線は、窒化物半導体の<11−22>結晶軸と平行であった。
(Results and evaluation)
(X-ray diffraction profile)
FIG. 11 shows an X-ray diffraction profile of the nitride semiconductor multilayer structure according to Comparative Example 1. As shown in FIG. 11, a diffraction peak of (30-30) plane and a diffraction peak of (11-22) plane were observed. The diffraction peak of the (30-30) plane was derived from the m-plane sapphire substrate 100. The diffraction peak on the (11-22) plane was derived from the nitride semiconductor layer 300. Since no other diffraction peaks were observed, it was found that only the nitride semiconductor layer 300 having the (11-22) principal surface was grown. In other words, the normal line of the main surface of the nitride semiconductor layer 300 was parallel to the <11-22> crystal axis of the nitride semiconductor.

このことは、実施例1による窒化物半導体層300の成長方法が、m面サファイヤ基板100の表面に(11−22)面の主面を有する窒化物半導体層300をエピタキシャル成長させることを可能にすることを意味する。   This enables the nitride semiconductor layer 300 growth method according to the first embodiment to epitaxially grow the nitride semiconductor layer 300 having the (11-22) principal surface on the surface of the m-plane sapphire substrate 100. Means that.

(SEM像)
図12Aは、比較例1による窒化物半導体積層構造の断面走査型電子顕微鏡像(SEM像)を示す。図12Aに示されるように、m面サファイヤ基板100上に、(11−22)面の主面を有する一様な窒化物半導体層300が形成されていた。窒化物半導体層300の表面は平坦であった。しかし、比較例1による窒化物半導体層300は、1010cm-2以上という高い転位密度を有していた。
(SEM image)
12A shows a cross-sectional scanning electron microscope image (SEM image) of the nitride semiconductor multilayer structure according to Comparative Example 1. FIG. As shown in FIG. 12A, the uniform nitride semiconductor layer 300 having the (11-22) principal surface was formed on the m-plane sapphire substrate 100. The surface of the nitride semiconductor layer 300 was flat. However, the nitride semiconductor layer 300 according to Comparative Example 1 had a high dislocation density of 10 10 cm −2 or more.

図12Bは、実施例1による窒化物半導体積層構造の断面走査型電子顕微鏡像(SEM像)を示す。図12Bに示されるように、m面サファイヤ基板100上に、(11−22)面の主面を有する窒化物半導体層300が形成されていた。窒化物半導体層300の表面は、A面ファセットおよびC面ファセットを有していた。   12B shows a cross-sectional scanning electron microscope image (SEM image) of the nitride semiconductor multilayer structure according to Example 1. FIG. As shown in FIG. 12B, the nitride semiconductor layer 300 having the (11-22) principal surface was formed on the m-plane sapphire substrate 100. The surface of the nitride semiconductor layer 300 had an A-face facet and a C-face facet.

図12Cは、実施例2による窒化物半導体積層構造の断面走査型電子顕微鏡像(SEM像)を示す。図12Cに示されるように、m面サファイヤ基板100上に、(11−22)面の主面を有する一様な窒化物半導体層300が形成されていた。窒化物半導体層300の表面は平坦であった。   12C shows a cross-sectional scanning electron microscope image (SEM image) of the nitride semiconductor multilayer structure according to Example 2. FIG. As shown in FIG. 12C, the uniform nitride semiconductor layer 300 having the (11-22) principal surface was formed on the m-plane sapphire substrate 100. The surface of the nitride semiconductor layer 300 was flat.

(低温フォトルミネセンス測定)
図13は、10Kの低温下における比較例1および実施例1によるGaN層300の発光スペクトルを示す。およそ3.47eVの付近に観察されたピークは、バンド端付近の発光(ドナー束縛励起子発光強度)に対応する。およそ3.42eVの付近に観察されたピークは、積層欠陥に由来する発光(以下、「積層欠陥由来発光(stacking-fault-originated light emission)」という)に対応する。およそ3.3eVの付近に観察されたピークは、他の欠陥または転位に由来する発光に対応する。
(Low-temperature photoluminescence measurement)
FIG. 13 shows an emission spectrum of the GaN layer 300 according to Comparative Example 1 and Example 1 at a low temperature of 10K. The peak observed around 3.47 eV corresponds to the emission near the band edge (donor-bound exciton emission intensity). The peak observed in the vicinity of approximately 3.42 eV corresponds to light emission derived from stacking faults (hereinafter referred to as “stacking-fault-originated light emission”). The peak observed around 3.3 eV corresponds to luminescence originating from other defects or dislocations.

図13から明らかなように、実施例1による窒化物半導体積層構造は、比較例1による窒化物半導体積層構造よりも高いバンド端付近の発光強度を有した。さらに、実施例1による窒化物半導体積層構造は、比較例1による窒化物半導体積層構造よりも低い積層欠陥由来発光強度を有した。   As is clear from FIG. 13, the nitride semiconductor multilayer structure according to Example 1 had higher emission intensity near the band edge than the nitride semiconductor multilayer structure according to Comparative Example 1. Furthermore, the nitride semiconductor multilayer structure according to Example 1 had lower stacking fault-derived emission intensity than the nitride semiconductor multilayer structure according to Comparative Example 1.

非特許文献2によれば、バンド端付近発光のピークは、3.47eV付近(10Kでの測定時)に観測される。   According to Non-Patent Document 2, the emission peak near the band edge is observed around 3.47 eV (when measured at 10K).

図13に示されるように、実施例1による窒化物半導体積層構造のバンド端付近のドナー束縛励起子発光のピークは、3.471eV付近に観測された。一方、比較例1のそれは、3.480eVに観測された。   As shown in FIG. 13, the peak of donor-bound exciton emission near the band edge of the nitride semiconductor multilayer structure according to Example 1 was observed in the vicinity of 3.471 eV. On the other hand, that of Comparative Example 1 was observed at 3.480 eV.

非特許文献2によるバンド端付近発光のピーク(3.47eV)および比較例1によるバンド端付近発光のピーク(3.480eV)の間での相違は、およそ0.01eVという比較的大きい値であった。これは、窒化物半導体層300が残留歪みを含んだからである。   The difference between the peak near the band edge according to Non-Patent Document 2 (3.47 eV) and the peak near the band edge according to Comparative Example 1 (3.480 eV) is a relatively large value of about 0.01 eV. It was. This is because the nitride semiconductor layer 300 includes residual strain.

一方、非特許文献2によるバンド端付近発光のピーク(3.47eV)および実施例1によるバンド端付近発光のピーク(3.471eV)の間での相違は、およそ0.001eVという小さい値であった。これは、窒化物半導体層300に含まれる歪みが緩和されたからである。このことは、実施例1による窒化物半導体積層構造は、比較例1による窒化物半導体積層構造よりも高い結晶性を有することを意味する。   On the other hand, the difference between the peak near the band edge according to Non-Patent Document 2 (3.47 eV) and the peak near the band edge according to Example 1 (3.471 eV) is a small value of about 0.001 eV. It was. This is because the strain included in the nitride semiconductor layer 300 is relaxed. This means that the nitride semiconductor multilayer structure according to Example 1 has higher crystallinity than the nitride semiconductor multilayer structure according to Comparative Example 1.

実施例1による積層欠陥由来発光強度に対するドナー束縛励起子発光強度の比(およそ1.79)は、比較例1の比(0.04)と比較して、大幅に改善された。このことは、実施例1による窒化物半導体積層構造に含まれる積層欠陥の密度は、比較例1による窒化物半導体積層構造に含まれる積層欠陥の密度よりも低いことを意味する。   The ratio of the donor-bound exciton emission intensity to the emission intensity derived from stacking faults in Example 1 (approximately 1.79) was significantly improved compared to the ratio of Comparative Example 1 (0.04). This means that the density of stacking faults included in the nitride semiconductor multilayer structure according to Example 1 is lower than the density of stacking faults included in the nitride semiconductor multilayer structure according to Comparative Example 1.

(TEM像)
図14Aは、実施例による窒化物半導体積層構造の断面透過型電子顕微鏡像(以下、「TEM像」という)を示す。
図14Bは、図14Aにおいて点線によって囲まれた領域の拡大像を示す。
図14Cは、図14Bにおいて点線によって囲まれた領域の拡大像を示す。
TEM像を得るために、窒化物半導体積層構造は、100ナノメートルの厚みを有するようにスライスされた。転位密度は、スライスされた窒化物半導体積層構造の厚み(100ナノメートル)、領域G1、G2、および領域G3の幅(およそ1マイクロメートル〜2マイクロメートル)、および転位の数から見積もられた。
(TEM image)
FIG. 14A shows a cross-sectional transmission electron microscope image (hereinafter referred to as “TEM image”) of the nitride semiconductor multilayer structure according to the example.
FIG. 14B shows an enlarged image of the region surrounded by the dotted line in FIG. 14A.
FIG. 14C shows an enlarged image of the region surrounded by the dotted line in FIG. 14B.
In order to obtain a TEM image, the nitride semiconductor multilayer structure was sliced to have a thickness of 100 nanometers. The dislocation density was estimated from the sliced nitride semiconductor multilayer structure thickness (100 nanometers), the widths of regions G1, G2, and G3 (approximately 1 to 2 micrometers), and the number of dislocations. .

図14A、図14B、および図14Cから明らかなように、第1の窒化物半導体領域G1は、数多くの転位および数多くの積層欠陥を有する。一方、第2の窒化物半導体領域G2は、少ない転位および少ない積層欠陥を有する。これらの転位および積層欠陥は、C軸に直交する方向に形成されている。言い換えれば、これらの転位および積層欠陥は、c面に平行に形成されている。   As is apparent from FIGS. 14A, 14B, and 14C, the first nitride semiconductor region G1 has many dislocations and many stacking faults. On the other hand, the second nitride semiconductor region G2 has few dislocations and few stacking faults. These dislocations and stacking faults are formed in a direction perpendicular to the C axis. In other words, these dislocations and stacking faults are formed parallel to the c-plane.

より具体的には、第1の窒化物半導体領域G1は、1010cm-2以上の転位密度を有していた。一方、第2の窒化物半導体領域G2は、108cm-2以下の転位密度を有していた。 More specifically, the first nitride semiconductor region G1 had a dislocation density of 10 10 cm −2 or more. On the other hand, the second nitride semiconductor region G2 had a dislocation density of 10 8 cm −2 or less.

実施例2による第3の窒化物半導体領域G3(図12Cを参照せよ)は、第2の窒化物半導体領域G2上にエピタキシャル成長されたので、実施例2による第3の窒化物半導体領域G3もまた、108cm-2以下の転位密度を有していたと考えられた。 Since the third nitride semiconductor region G3 according to the second embodiment (see FIG. 12C) is epitaxially grown on the second nitride semiconductor region G2, the third nitride semiconductor region G3 according to the second embodiment is also used. It was thought that it had a dislocation density of 10 8 cm −2 or less.

(参考例1)
c軸に対して5度のオフ角を有するm面サファイヤ基板100が用いられたこと以外は、比較例1と同様の実験が行われた。このm面サファイヤ基板100は、京セラ株式会社より入手可能であった。
(Reference Example 1)
An experiment similar to Comparative Example 1 was performed, except that an m-plane sapphire substrate 100 having an off angle of 5 degrees with respect to the c-axis was used. This m-plane sapphire substrate 100 was available from Kyocera Corporation.

m面サファイヤ基板100が5度のオフ角を有するので、参考例1では、角度θは53度(=58度−5度)であった。   Since the m-plane sapphire substrate 100 has an off angle of 5 degrees, in Reference Example 1, the angle θ was 53 degrees (= 58 degrees−5 degrees).

(参考例2)
c軸に対して10度のオフ角を有するm面サファイヤ基板100が用いられたこと以外は、比較例1と同様の実験が行われた。このm面サファイヤ基板100は、京セラ株式会社より入手可能であった。
(Reference Example 2)
An experiment similar to Comparative Example 1 was performed, except that an m-plane sapphire substrate 100 having an off angle of 10 degrees with respect to the c-axis was used. This m-plane sapphire substrate 100 was available from Kyocera Corporation.

m面サファイヤ基板100が10度のオフ角を有するので、参考例1では、θは48度(=58度−10度)であった。   Since the m-plane sapphire substrate 100 has an off angle of 10 degrees, in Reference Example 1, θ was 48 degrees (= 58 degrees−10 degrees).

図15Aは、比較例1による窒化物半導体積層構造の表面モフォロジーを示す。
図15Bは、参考例1による窒化物半導体積層構造の表面モフォロジーを示す。
図15Cは、参考例2による窒化物半導体積層構造の表面モフォロジーを示す。
これらの表面モフォロジーは、レーザー顕微鏡を用いて観察された。
FIG. 15A shows the surface morphology of the nitride semiconductor multilayer structure according to Comparative Example 1.
FIG. 15B shows the surface morphology of the nitride semiconductor multilayer structure according to Reference Example 1.
FIG. 15C shows the surface morphology of the nitride semiconductor multilayer structure according to Reference Example 2.
These surface morphologies were observed using a laser microscope.

図15A、図15B、および図15Cは、互いに類似する表面モフォロジーを示す。これらの図15A〜図15Cから明らかなように、角度θが48度以上58度以下である場合、(11−22)面の主面を有する窒化物半導体積層構造がエピタキシャル成長されることが理解される。   15A, 15B, and 15C show surface morphologies that are similar to each other. As is apparent from FIGS. 15A to 15C, it is understood that when the angle θ is not less than 48 degrees and not more than 58 degrees, the nitride semiconductor multilayer structure having the (11-22) principal surface is epitaxially grown. The

本発明による窒化物半導体積層構造は、窒化物半導体発光素子および窒化物半導体レーザー用いられ得る。   The nitride semiconductor multilayer structure according to the present invention can be used for a nitride semiconductor light emitting device and a nitride semiconductor laser.

具体的には、窒化物半導体発光素子および窒化物半導体レーザーは、以下の要素を具備する:
本発明による窒化物半導体積層構造
本発明による窒化物半導体積層構造上に形成されたn型窒化物半導体層
n型窒化物半導体層の上に形成された活性層
活性層上に形成されたp型窒化物半導体層
n型窒化物半導体層に接し、かつ電気的に接続されたn側電極、および
p型窒化物半導体層に接し、かつ電気的に接続されたp側電極。
Specifically, the nitride semiconductor light emitting device and the nitride semiconductor laser include the following elements:
Nitride semiconductor multilayer structure according to the present invention n-type nitride semiconductor layer formed on the nitride semiconductor multilayer structure according to the present invention n-type nitride semiconductor layer formed on the n-type nitride semiconductor layer p-type formed on the active layer Nitride semiconductor layer An n-side electrode in contact with and electrically connected to the n-type nitride semiconductor layer, and a p-side electrode in contact with and electrically connected to the p-type nitride semiconductor layer.

100 基板
121 マスク層
122 第1の側面
123 第2の側面
124 底面
300 窒化物半導体層
G1 第1の窒化物半導体領域
G2 第2の窒化物半導体領域
G3 第3の窒化物半導体領域
100 Substrate 121 Mask layer 122 First side surface 123 Second side surface 124 Bottom surface 300 Nitride semiconductor layer G1 First nitride semiconductor region G2 Second nitride semiconductor region G3 Third nitride semiconductor region

Claims (18)

窒化物半導体積層構造であって、以下を具備する:
m面サファイヤ基板、
前記m面サファイヤ基板の表面の一部に形成されたマスク層、および
前記マスク層を被覆するように前記m面サファイヤ基板の表面に形成された窒化物半導体層、ここで
X軸は前記m面サファイヤ基板のa軸を表し、
Y軸は前記m面サファイヤ基板のc軸を表し、
Z軸は前記m面サファイヤ基板のm軸を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数のマスク層が現れ、
前記断面視において、各マスク層は、底面、第1の側面、および第2の側面を有し、
前記断面視において、各マスク層は、Hの高さを有し、
前記窒化物半導体層は、(11−22)面により表される主面を有し、
前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面は、前記窒化物半導体層を挟んで、隣接する2つのマスク層の他方のマスク層の第2の側面と向かい合い、
前記断面視において、前記窒化物半導体層は、各マスク層の第1の側面および第2の側面に接しており、
前記断面視において、前記窒化物半導体層は、隣接する2つのマスク層の間に露出する部分の前記m面サファイヤ基板に接しており、
前記窒化物半導体層は、前記断面視において、第1の窒化物半導体領域、第2の窒化物半導体領域、および第3の窒化物半導体領域を含み、
前記第1の窒化物半導体領域は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記第1の窒化物半導体領域は、前記第2の窒化物半導体領域よりも高い転位密度を有しており、
前記第1の窒化物半導体領域は、前記第3の窒化物半導体領域よりも高い転位密度を有しており、
前記第2の窒化物半導体領域は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域および前記第2の窒化物半導体領域は、前記断面視において、前記m面サファイヤ基板および前記第3の窒化物半導体領域の間に挟まれており、
前記第3の窒化物半導体領域は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および前記m面サファイヤ基板の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および前記m面サファイヤ基板の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記m面サファイヤ基板に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記m面サファイヤ基板に垂直であり、および
前記角度θは、48度以上58度以下である。
A nitride semiconductor multilayer structure comprising:
m-plane sapphire substrate,
A mask layer formed on a part of the surface of the m-plane sapphire substrate, and a nitride semiconductor layer formed on the surface of the m-plane sapphire substrate so as to cover the mask layer, wherein the X-axis represents the m-plane Represents the a-axis of the sapphire substrate,
Y axis represents the c axis of the m-plane sapphire substrate,
Z-axis represents the m-axis of the m-plane sapphire substrate,
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along a plane including the Z axis and the Y axis, a plurality of mask layers appear,
In the cross-sectional view, each mask layer has a bottom surface, a first side surface, and a second side surface,
In the cross-sectional view, each mask layer has a height of H,
The nitride semiconductor layer has a main surface represented by a (11-22) plane,
In the cross-sectional view, the first side surface of one mask layer of two adjacent mask layers faces the second side surface of the other mask layer of the two adjacent mask layers with the nitride semiconductor layer interposed therebetween. ,
In the cross-sectional view, the nitride semiconductor layer is in contact with the first side surface and the second side surface of each mask layer,
In the cross-sectional view, the nitride semiconductor layer is in contact with the portion of the m-plane sapphire substrate exposed between two adjacent mask layers,
The nitride semiconductor layer includes a first nitride semiconductor region, a second nitride semiconductor region, and a third nitride semiconductor region in the cross-sectional view,
The first nitride semiconductor region is surrounded by points A, B, and C in the cross-sectional view,
The first nitride semiconductor region has a higher dislocation density than the second nitride semiconductor region;
The first nitride semiconductor region has a higher dislocation density than the third nitride semiconductor region;
The second nitride semiconductor region is surrounded by points B, C, and D in the cross-sectional view,
The first nitride semiconductor region and the second nitride semiconductor region are sandwiched between the m-plane sapphire substrate and the third nitride semiconductor region in the cross-sectional view,
The third nitride semiconductor region has a dislocation density of 10 8 cm -2 or less;
The point A represents the intersection of the first side surface of one of the adjacent two mask layers and the m-plane sapphire substrate in the cross-sectional view,
The point B represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the m-plane sapphire substrate in the cross-sectional view,
The point C represents the intersection of the first side surface of one of the two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the m-plane sapphire substrate at an angle θ,
The straight line L2 passes through the point C and is parallel to the m-plane sapphire substrate in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the m-plane sapphire substrate in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the m-plane sapphire substrate in the sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.
請求項1の窒化物半導体積層構造であって、
前記第2の窒化物半導体領域は、前記第3の窒化物半導体領域と同じ転位密度を有する。
The nitride semiconductor multilayer structure according to claim 1,
The second nitride semiconductor region has the same dislocation density as the third nitride semiconductor region.
請求項1の窒化物半導体積層構造であって、
前記第1の窒化物半導体領域は、1010cm-2以上の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 1,
The first nitride semiconductor region has a dislocation density of 10 10 cm −2 or more.
請求項1の窒化物半導体積層構造であって、
前記第2の窒化物半導体領域は、108cm-2以下の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 1,
The second nitride semiconductor region has a dislocation density of 10 8 cm −2 or less.
請求項1の窒化物半導体積層構造であって、
前記第1の窒化物半導体領域は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域は、108cm-2以下の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 1,
The first nitride semiconductor region has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region has a dislocation density of 10 8 cm −2 or less.
請求項1の窒化物半導体積層構造であって、
複数の前記マスク層が前記m面サファイヤ基板の表面の一部に形成されており、
前記各マスク層は、X軸に平行である。
The nitride semiconductor multilayer structure according to claim 1,
A plurality of the mask layers are formed on a part of the surface of the m-plane sapphire substrate;
Each mask layer is parallel to the X axis.
請求項1の窒化物半導体積層構造であって、
前記窒化物半導体積層構造の上面視において、前記マスク層は開口部を具備し、
前記第1の窒化物半導体領域および前記第2の窒化物半導体領域が前記開口部に含まれている。
The nitride semiconductor multilayer structure according to claim 1,
In the top view of the nitride semiconductor multilayer structure, the mask layer includes an opening,
The first nitride semiconductor region and the second nitride semiconductor region are included in the opening.
請求項1の窒化物半導体積層構造であって、
前記窒化物半導体層の上面は、前記m面基板の表面に平行である。
The nitride semiconductor multilayer structure according to claim 1,
The upper surface of the nitride semiconductor layer is parallel to the surface of the m-plane substrate.
発光素子であって、以下を具備する:
請求項1の窒化物半導体積層構造、
前記窒化物半導体積層構造上に形成されたn型窒化物半導体層、
前記n型窒化物半導体層上に形成された活性層、
前記活性層上に形成されたp型窒化物半導体層、
前記n型窒化物半導体層に接し、かつ前記n型窒化物半導体層に電気的に接続されたn側電極、および
前記p型窒化物半導体層に接し、かつ前記p型窒化物半導体層に電気的に接続されたp側電極。
A light emitting device comprising:
The nitride semiconductor multilayer structure according to claim 1,
An n-type nitride semiconductor layer formed on the nitride semiconductor multilayer structure;
An active layer formed on the n-type nitride semiconductor layer;
A p-type nitride semiconductor layer formed on the active layer;
An n-side electrode in contact with the n-type nitride semiconductor layer and electrically connected to the n-type nitride semiconductor layer, and an electrode in contact with the p-type nitride semiconductor layer and electrically in contact with the p-type nitride semiconductor layer Connected p-side electrode.
窒化物半導体積層構造であって、以下を具備する:
(11−22)面の主面を有する窒化物半導体基板、
前記窒化物半導体基板の表面の一部に形成されたマスク層、および
前記マスク層を被覆するように前記窒化物半導体基板の表面に形成された窒化物半導体層、ここで
X軸は<1−100>方向を表し、
Y軸は<11−2−3>を表し、
Z軸は<11−22>方向を表し、
前記Z軸およびY軸を含む面に沿って前記窒化物半導体積層構造を切断することによって現れる断面視において、複数のマスク層が現れ、
前記断面視において、各マスク層は、底面、第1の側面、および第2の側面を有し、
前記断面視において、各マスク層は、Hの高さを有し、
前記窒化物半導体層は、(11−22)面により表される主面を有し、
前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面は、前記窒化物半導体層を挟んで、隣接する2つのマスク層の他方のマスク層の第2の側面と向かい合い、
前記断面視において、前記窒化物半導体層は、各マスク層の第1の側面および第2の側面に接しており、
前記断面視において、前記窒化物半導体層は、隣接する2つのマスク層の間に露出する部分の前記窒化物半導体基板に接しており、
前記窒化物半導体層は、前記断面視において、第1の窒化物半導体領域、第2の窒化物半導体領域、および第3の窒化物半導体領域を含み、
前記第1の窒化物半導体領域は、前記断面視において、点A、点B、および点Cによって囲まれており、
前記窒化物半導体基板は、前記第2の窒化物半導体領域よりも高い転位密度を有しており、
前記窒化物半導体基板は、前記第3の窒化物半導体領域よりも高い転位密度を有しており、
前記第1の窒化物半導体領域は、前記第2の窒化物半導体領域よりも高い転位密度を有しており、
前記第1の窒化物半導体領域は、前記第3の窒化物半導体領域よりも高い転位密度を有しており、
前記第2の窒化物半導体領域は、前記断面視において、点B、点C、および点Dによって囲まれており、
前記第1の窒化物半導体領域および前記第2の窒化物半導体領域は、前記断面視において、前記窒化物半導体基板および前記第3の窒化物半導体領域の間に挟まれており、
前記第3の窒化物半導体領域は、108cm-2以下の転位密度を有しており、
前記点Aは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および前記窒化物半導体基板の交点を表し、
前記点Bは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および前記窒化物半導体基板の交点を表し、
前記点Cは、前記断面視において、隣接する2つのマスク層の一方のマスク層の第1の側面および直線L1の交点を表し、
前記点Dは、前記断面視において、隣接する2つのマスク層の他方のマスク層の第2の側面および直線L2の交点を表し、
前記直線L1は、前記断面視において、前記点Bを通り、かつ前記窒化物半導体基板と角度θで交差し、
前記直線L2は、前記断面視において、前記点Cを通り、かつ前記窒化物半導体基板に平行であり、
数式(I):H≧W・tanθが充足され、:
距離Wは、前記断面視において、互いに平行な直線L3および直線L4の距離を表し、
角度θは、前記断面視において、前記Y軸および窒化物半導体層のc面の間に形成される角度を表し、
前記直線L3は、前記断面視において、前記点Bを通り、かつ前記窒化物半導体基板に垂直であり、
前記直線L4は、前記断面視において、前記点Cを通り、かつ前記窒化物半導体基板に垂直であり、および
前記角度θは、48度以上58度以下である。
A nitride semiconductor multilayer structure comprising:
A nitride semiconductor substrate having a main surface of (11-22) plane,
A mask layer formed on a part of the surface of the nitride semiconductor substrate, and a nitride semiconductor layer formed on the surface of the nitride semiconductor substrate so as to cover the mask layer, wherein the X axis is <1- 100> direction,
Y axis represents <11-2-3>,
The Z axis represents the <11-22> direction,
In a cross-sectional view that appears by cutting the nitride semiconductor multilayer structure along a plane including the Z axis and the Y axis, a plurality of mask layers appear,
In the cross-sectional view, each mask layer has a bottom surface, a first side surface, and a second side surface,
In the cross-sectional view, each mask layer has a height of H,
The nitride semiconductor layer has a main surface represented by a (11-22) plane,
In the cross-sectional view, the first side surface of one mask layer of two adjacent mask layers faces the second side surface of the other mask layer of the two adjacent mask layers with the nitride semiconductor layer interposed therebetween. ,
In the cross-sectional view, the nitride semiconductor layer is in contact with the first side surface and the second side surface of each mask layer,
In the sectional view, the nitride semiconductor layer is in contact with a portion of the nitride semiconductor substrate exposed between two adjacent mask layers,
The nitride semiconductor layer includes a first nitride semiconductor region, a second nitride semiconductor region, and a third nitride semiconductor region in the cross-sectional view,
The first nitride semiconductor region is surrounded by points A, B, and C in the cross-sectional view,
The nitride semiconductor substrate has a higher dislocation density than the second nitride semiconductor region;
The nitride semiconductor substrate has a higher dislocation density than the third nitride semiconductor region;
The first nitride semiconductor region has a higher dislocation density than the second nitride semiconductor region;
The first nitride semiconductor region has a higher dislocation density than the third nitride semiconductor region;
The second nitride semiconductor region is surrounded by points B, C, and D in the cross-sectional view,
The first nitride semiconductor region and the second nitride semiconductor region are sandwiched between the nitride semiconductor substrate and the third nitride semiconductor region in the cross-sectional view,
The third nitride semiconductor region has a dislocation density of 10 8 cm -2 or less;
The point A represents an intersection of a first side surface of one mask layer of two adjacent mask layers and the nitride semiconductor substrate in the cross-sectional view,
The point B represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the nitride semiconductor substrate in the cross-sectional view,
The point C represents the intersection of the first side surface of one of the two adjacent mask layers and the straight line L1 in the cross-sectional view,
The point D represents the intersection of the second side surface of the other mask layer of the two adjacent mask layers and the straight line L2 in the cross-sectional view,
The straight line L1 passes through the point B in the sectional view and intersects the nitride semiconductor substrate at an angle θ,
The straight line L2 passes through the point C and is parallel to the nitride semiconductor substrate in the sectional view,
Formula (I): H ≧ W · tan θ is satisfied:
The distance W represents the distance between the straight lines L3 and L4 parallel to each other in the cross-sectional view,
The angle θ represents an angle formed between the Y axis and the c-plane of the nitride semiconductor layer in the cross-sectional view,
The straight line L3 passes through the point B and is perpendicular to the nitride semiconductor substrate in the sectional view,
The straight line L4 passes through the point C and is perpendicular to the nitride semiconductor substrate in the cross-sectional view, and the angle θ is not less than 48 degrees and not more than 58 degrees.
請求項10の窒化物半導体積層構造であって、
前記第2の窒化物半導体領域は、前記第3の窒化物半導体領域と同じ転位密度を有する。
The nitride semiconductor multilayer structure according to claim 10,
The second nitride semiconductor region has the same dislocation density as the third nitride semiconductor region.
請求項10の窒化物半導体積層構造であって、
前記第1の窒化物半導体領域は、1010cm-2以上の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 10,
The first nitride semiconductor region has a dislocation density of 10 10 cm −2 or more.
請求項10の窒化物半導体積層構造であって、
前記第2の窒化物半導体領域は、108cm-2以下の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 10,
The second nitride semiconductor region has a dislocation density of 10 8 cm −2 or less.
請求項10の窒化物半導体積層構造であって、
前記第1の窒化物半導体領域は、1010cm-2以上の転位密度を有し、かつ
前記第2の窒化物半導体領域は、108cm-2以下の転位密度を有する。
The nitride semiconductor multilayer structure according to claim 10,
The first nitride semiconductor region has a dislocation density of 10 10 cm −2 or more, and the second nitride semiconductor region has a dislocation density of 10 8 cm −2 or less.
請求項10の窒化物半導体積層構造であって、
複数の前記マスク層が前記窒化物半導体基板の表面の一部に形成されており、
前記各マスク層は、X軸に平行である。
The nitride semiconductor multilayer structure according to claim 10,
A plurality of the mask layers are formed on a part of the surface of the nitride semiconductor substrate;
Each mask layer is parallel to the X axis.
請求項10の窒化物半導体積層構造であって、
前記窒化物半導体積層構造の上面視において、前記マスク層は開口部を具備し、
前記第1の窒化物半導体領域および前記第2の窒化物半導体領域が前記開口部に含まれている。
The nitride semiconductor multilayer structure according to claim 10,
In the top view of the nitride semiconductor multilayer structure, the mask layer includes an opening,
The first nitride semiconductor region and the second nitride semiconductor region are included in the opening.
請求項10の窒化物半導体積層構造であって、
前記窒化物半導体層の上面は、前記窒化物半導体基板の表面に平行である。
The nitride semiconductor multilayer structure according to claim 10,
The upper surface of the nitride semiconductor layer is parallel to the surface of the nitride semiconductor substrate.
発光素子であって、以下を具備する:
請求項10の窒化物半導体積層構造、
前記窒化物半導体積層構造上に形成されたn型窒化物半導体層、
前記n型窒化物半導体層上に形成された活性層、
前記活性層上に形成されたp型窒化物半導体層、
前記n型窒化物半導体層に接し、かつ前記n型窒化物半導体層に電気的に接続されたn側電極、および
前記p型窒化物半導体層に接し、かつ前記p型窒化物半導体層に電気的に接続されたp側電極。
A light emitting device comprising:
The nitride semiconductor multilayer structure according to claim 10,
An n-type nitride semiconductor layer formed on the nitride semiconductor multilayer structure;
An active layer formed on the n-type nitride semiconductor layer;
A p-type nitride semiconductor layer formed on the active layer;
An n-side electrode in contact with the n-type nitride semiconductor layer and electrically connected to the n-type nitride semiconductor layer, and an electrode in contact with the p-type nitride semiconductor layer and electrically in contact with the p-type nitride semiconductor layer Connected p-side electrode.
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