JP2014155169A

JP2014155169A - Operational amplifier

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Publication number: JP2014155169A
Application number: JP2013025647A
Authority: JP
Inventors: Tsuyoshi Hamada; 剛志浜田
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2013-02-13
Filing date: 2013-02-13
Publication date: 2014-08-25

Abstract

PROBLEM TO BE SOLVED: To provide an operational amplifier that reduces a distortion of an output signal caused by nonlinearity of an open loop gain.SOLUTION: An operational amplifier 104 that comprises input terminals In10, In20 and output terminals Out10, Out20 of a plurality of gain stages 10, 20 and feeds an output signal Vo of the last gain stage 20 back to the input terminal In10, In20 includes a negative capacitance generation circuit 40 connected to either the input terminal In10, In20 or the output terminal Out10, Out20 of the plurality of gain stages 10, 20.

Description

本発明は、オペアンプに関し、より詳細には、負帰還をかけて出力信号の歪みを少なくするようにして増幅するオペアンプに関する。 The present invention relates to an operational amplifier, and more particularly, to an operational amplifier that performs amplification by applying negative feedback to reduce distortion of an output signal.

従来から、オペアンプ回路に負帰還をかけることで線形性を向上させ、正弦波等の入力信号の安定した増幅が可能となる技術が知られている。例えば、非特許文献１には、オペアンプ回路の基本型として、反転増幅器、非反転増幅器、差動増幅器及びコンパレータなどが記載されている。また、例えば、特許文献１に記載のものは、２段のゲイン段を備えたオペアンプ回路である。 Conventionally, a technique has been known in which linearity is improved by applying negative feedback to an operational amplifier circuit, and an input signal such as a sine wave can be stably amplified. For example, Non-Patent Document 1 describes an inverting amplifier, a non-inverting amplifier, a differential amplifier, a comparator, and the like as basic types of operational amplifier circuits. Further, for example, the one described in Patent Document 1 is an operational amplifier circuit including two gain stages.

また、例えば、特許文献２に記載のものは、増幅回路と負荷との間に介挿されたコンデンサと、増幅回路の帰還回路とを備え、コンデンサからの出力を帰還回路により増幅回路の入力側へ帰還するようにした電力増幅装置である。 Further, for example, the device described in Patent Document 2 includes a capacitor interposed between the amplifier circuit and the load and a feedback circuit of the amplifier circuit, and outputs the output from the capacitor by the feedback circuit to the input side of the amplifier circuit. This is a power amplifying device that is fed back to

以下に、オペアンプ回路の負帰還接続について説明する。
図１は、オペアンプの負帰還接続を説明するためのブロック図である。図１に示すように、オペアンプ回路１０１の出力信号Ｖｏを、帰還回路（以下、負帰還回路ともいう）２を通し、負側入力端子ＮＩに帰還させる。等価的な表現として、あたかも減算器３により入力信号Ｖｉから減算してからオペアンプ１で増幅するようなことを行っている。この場合、入力信号Ｖｉと、出力信号Ｖｏとした入出力特性が式（１）に示すとおりになる。すなわち、オペアンプ回路のオープンループゲインＡが１に比べて十分大きい場合は、オープンループゲインＡの大きさに関わらず帰還量βにのみ依存する特性となる。一般に、オープンループゲインＡは、温度・電源電圧・製造ばらつきによって大きくばらつくパラメータであり、非線形性が大きいが、上記のように負帰還をかけることで入出力特性の線形性が向上し、式（１）のように、歪みの少ない出力信号が得られる。 The negative feedback connection of the operational amplifier circuit will be described below.
FIG. 1 is a block diagram for explaining a negative feedback connection of an operational amplifier. As shown in FIG. 1, the output signal Vo of the operational amplifier circuit 101 is fed back to the negative input terminal NI through a feedback circuit (hereinafter also referred to as a negative feedback circuit) 2. As an equivalent expression, the subtracter 3 subtracts from the input signal Vi and then amplifies it by the operational amplifier 1. In this case, the input / output characteristics of the input signal Vi and the output signal Vo are as shown in Expression (1). That is, when the open loop gain A of the operational amplifier circuit is sufficiently larger than 1, the characteristic depends only on the feedback amount β regardless of the size of the open loop gain A. In general, the open loop gain A is a parameter that varies greatly depending on temperature, power supply voltage, and manufacturing variation, and has a large nonlinearity. However, by applying negative feedback as described above, the linearity of the input / output characteristics is improved, and the equation ( As in 1), an output signal with less distortion can be obtained.

なお、通常のオペアンプ回路では、ＧＢ積と呼ばれるパラメータにより、増幅器の特性を表す。このＧＢ積（ＧａｉｎＢａｎｄｗｉｄｔｈｐｒｏｄｕｃｔ：利得帯域幅積）とは、増幅器の特性をあらわす指標のひとつである。すなわち、ＧＢ積は、増幅器の開ループ利得Ａと、利得が半減（３ｄＢ減衰）する周波数ｆの積であり、単位にはヘルツ（Ｈｚ）を用いる。 In a normal operational amplifier circuit, the characteristics of the amplifier are represented by a parameter called GB product. This GB product (Gain Band width product) is one of the indexes representing the characteristics of the amplifier. That is, the GB product is a product of the open loop gain A of the amplifier and the frequency f at which the gain is halved (3 dB attenuation), and the unit is Hertz (Hz).

図２は、オペアンプを用いた反転増幅回路の回路図である。図２に示すように、オペアンプ回路１０２は、オペアンプ４と、入力抵抗ＲＡ（以下、単に符号のみでも示す）と、フィードバック抵抗ＲＢ（以下、単に符号のみでも示す）と、出力負荷抵抗Ｒｏ（以下、単に符号のみでも示す）と、出力負荷キャパシタＣｏ（以下、単に符号のみでも示す）とにより構成されている。また、オペアンプ４の負側入力端子ＮＩには、入力抵抗ＲＡを介して入力電圧Ｖｉが入力されている。オペアンプ４の正側入力端子ＰＩには、参照電圧Ｖｒが入力されている。オペアンプ４の負側入力端子ＮＩと出力端子Ｏｕｔ４との間には、フィードバック抵抗ＲＢが接続されている。出力端子Ｏｕｔ４と、グランドＧＮＤとの間には、出力負荷抵抗Ｒｏ及び出力負荷キャパシタＣｏが接続されている。なお、出力負荷抵抗Ｒｏと、出力負荷キャパシタＣｏとは並列接続である。 FIG. 2 is a circuit diagram of an inverting amplifier circuit using an operational amplifier. As shown in FIG. 2, the operational amplifier circuit 102 includes an operational amplifier 4, an input resistor RA (hereinafter also simply indicated by a symbol), a feedback resistor RB (hereinafter also simply indicated by a symbol), and an output load resistor Ro (hereinafter referred to as a symbol). , And is simply indicated by a symbol) and an output load capacitor Co (hereinafter, also indicated only by a symbol). The input voltage Vi is input to the negative input terminal NI of the operational amplifier 4 via the input resistor RA. A reference voltage Vr is input to the positive input terminal PI of the operational amplifier 4. A feedback resistor RB is connected between the negative input terminal NI of the operational amplifier 4 and the output terminal Out4. An output load resistor Ro and an output load capacitor Co are connected between the output terminal Out4 and the ground GND. The output load resistor Ro and the output load capacitor Co are connected in parallel.

特開昭６２−５８７１２号公報JP-A-62-58712 特開平２−２１７００８号公報JP-A-2-217008

１９９０年９月３０日発行岡村廸夫著ＣＱ出版社「ＯＰアンプ回路の設計」２４〜３６頁Published September 30, 1990, Ikuo Okamura, CQ Publisher, “Design of OP Amplifier Circuits”, pages 24-36

しかしながら、通常のオペアンプ回路１０１では、パラメータの１つであるＧＢ積が、入力信号の動作点に依存してわずかに変動する。この結果、上述した式（１）におけるオープンループゲインが、動作点に依存して変動することにより、負帰還回路２の入出力特性が入力信号の動作点に依存することになる。これが原因となり、負帰還をかけたオペアンプ回路１０１の出力信号に歪みを生じてしまうという問題があった。そこで、オペアンプ回路１０１の帯域を広げてＧＢ積を大きくすることで、歪みを軽減することが可能である。その場合、電流が大幅に増大してしまうとともに、オペアンプ回路１０１の安定性が劣化するという、別の問題が発生する。 However, in the normal operational amplifier circuit 101, the GB product, which is one of the parameters, slightly varies depending on the operating point of the input signal. As a result, the open loop gain in Equation (1) described above varies depending on the operating point, so that the input / output characteristics of the negative feedback circuit 2 depend on the operating point of the input signal. This has caused a problem that the output signal of the operational amplifier circuit 101 subjected to negative feedback is distorted. Thus, distortion can be reduced by widening the band of the operational amplifier circuit 101 and increasing the GB product. In that case, another problem arises in that the current greatly increases and the stability of the operational amplifier circuit 101 deteriorates.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインの非線形性によって生じる出力信号の歪みを少なくするように、ＧＢ積が補正されたオペアンプを提供することにある。 The present invention has been made in view of such a problem, and an object of the present invention is to prevent distortion of an output signal caused by nonlinearity of an open loop gain without deteriorating a large increase in current or stability. An object of the present invention is to provide an operational amplifier in which the GB product is corrected so as to reduce it.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のゲイン段（１０，２０）の入力端子（Ｉｎ１０，Ｉｎ２０）と出力端子（Ｏｕｔ１０，Ｏｕｔ２０）から構成され、最終のゲイン段（２０）の出力信号（Ｖｏ）を入力端子（Ｉｎ１０，Ｉｎ２０）に帰還させるオペアンプ（１０４）において、前記複数のゲイン段（１０，２０）の前記入力端子（Ｉｎ１０，Ｉｎ２０）又は前記出力端子（Ｏｕｔ１０，Ｏｕｔ２０）のいずれかに接続される負性容量生成回路（４０）を備えたことを特徴とする。（図４） The present invention has been made to achieve such an object. The invention according to claim 1 is directed to an input terminal (In10, In20) and an output terminal (Out10, 20) of a plurality of gain stages (10, 20). In the operational amplifier (104) configured to feedback the output signal (Vo) of the final gain stage (20) to the input terminals (In10, In20), the input terminals of the plurality of gain stages (10, 20) A negative capacitance generation circuit (40) connected to either (In10, In20) or the output terminal (Out10, Out20) is provided. (Fig. 4)

また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数のゲイン段（１０，２０）は、１段目のゲイン段（１０）と２段目のゲイン段（２０）とにより２段に構成されていることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記負性容量生成回路（４０）は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に接続されていることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the invention, the plurality of gain stages (10, 20) include a first gain stage (10) and a second gain stage (20). And 2).
According to a third aspect of the present invention, in the first or second aspect of the invention, the negative capacitance generation circuit (40) is connected to the output terminal (Out10) of the first gain stage (10). It is connected.

また、請求項４に記載の発明は、請求項１、２又は３に記載の発明において、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）との間に位相補償回路（３０）を備え、該位相補償回路（３０）は、第３の抵抗（Ｒ３）及び第３のキャパシタ（Ｃ３）が直列に接続されて構成され、前記第３のキャパシタ（Ｃ３）は所定の位相補償容量値を有することを特徴とする。 According to a fourth aspect of the present invention, in the first, second, or third aspect of the invention, the output terminal (Out10) of the first gain stage (10) and the second gain stage (20 ) Is provided with a phase compensation circuit (30) between the output terminal (Out20), and the phase compensation circuit (30) includes a third resistor (R3) and a third capacitor (C3) connected in series. The third capacitor (C3) is configured to have a predetermined phase compensation capacitance value.

また、請求項５に記載の発明は、請求項４に記載の発明において、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との少なくとも一方に等しいことを特徴とする。
また、請求項６に記載の発明は、請求項４に記載の発明において、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との和に等しいことを特徴とする。 According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the absolute value of the negative capacitance generated by the negative capacitance generation circuit (40) is the first gain stage (10 ) Is equal to at least one of the parasitic capacitance value existing at the output terminal (Out10) and the phase compensation capacitance value of the third capacitor (C3).
According to a sixth aspect of the present invention, in the fourth aspect of the present invention, the absolute value of the negative capacitance generated by the negative capacitance generation circuit (40) is the first gain stage (10 ) Is equal to the sum of the parasitic capacitance value present at the output terminal (Out10) and the phase compensation capacitance value of the third capacitor (C3).

また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記負性容量生成回路（４０）は、電圧依存電流源（Ｄ４０）と、該電圧依存電流源（Ｄ４０）の出力端子（Ｏｕｔ４０）とグランド（ＧＮＤ）との間に接続された第４の抵抗（Ｒ４）と、前記電圧依存電流源（Ｄ４０）の入力端子（Ｉｎ４０）と出力端子（Ｏｕｔ４０）との間に接続された第４のキャパシタ（Ｃ４）とにより構成されることを特徴とする。 According to a seventh aspect of the present invention, in the invention according to any one of the first to sixth aspects, the negative capacitance generation circuit (40) includes a voltage dependent current source (D40) and the voltage dependent current source. A fourth resistor (R4) connected between the output terminal (Out40) of (D40) and the ground (GND); an input terminal (In40) of the voltage-dependent current source (D40); and an output terminal (Out40). And a fourth capacitor (C4) connected between the first and second capacitors.

また、請求項８に記載の発明は、請求項７に記載の発明において、前記負性容量生成回路（４０）は、前記電圧依存電流源（Ｄ４０）のトランスコンダクタンス（ｇｍ３）と、前記第４の抵抗（Ｒ４）の抵抗値との積が２であり、前記第４のキャパシタ（Ｃ４）の容量値は、前記寄生容量値と、前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との和に等しいことを特徴とする。
また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記負性容量生成回路（４０）は、ＧＢ積の下記の関係式ＧＢｗにおいて、動作点が変化し、 According to an eighth aspect of the present invention, in the seventh aspect of the present invention, the negative capacitance generation circuit (40) includes the transconductance (gm3) of the voltage-dependent current source (D40), and the fourth And the capacitance value of the fourth capacitor (C4) is equal to the parasitic capacitance value and the phase compensation capacitance value of the third capacitor (C3). It is equal to the sum of.
Further, the invention according to claim 9 is the invention according to claim 7 or 8, wherein the negative capacitance generating circuit (40) has an operating point that changes in the following relational expression GBw of GB product:

（なお、ｇｍ１は１段目のゲイン段（１０）を構成する電圧依存電流源（Ｄ１０）のトランスコンダクタンス、ｇｍ２は２段目のゲイン段（２０）を構成する電圧依存電流源（Ｄ２０）のトランスコンダクタンス、ｇｍ３は負性容量生成回路（４０）を構成する電圧依存電流源（Ｄ４０）のトランスコンダクタンス、Ｒ１は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）とグランド（ＧＮＤ）との間に存在する第１の抵抗、Ｒ２は２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランド（ＧＮＤ）との間に存在する第２の抵抗、Ｒ３は位相補償回路（３０）を構成する第３の抵抗、Ｒ４は負性容量生成回路（４０）の出力端子（Ｏｕｔ４０）とグランド（ＧＮＤ）との間に存在する第４の抵抗、Ｃ１は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）とグランド（ＧＮＤ）との間に存在する第１のキャパシタ、Ｃ２は２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランド（ＧＮＤ）との間に存在する第２のキャパシタ、Ｃ３は位相補償回路（３０）を構成する第３のキャパシタ、Ｃ４は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と負性容量生成回路（４０）の出力端子（Ｏｕｔ４０）との間に挿入する第４のキャパシタを示す。）
前記２段目のゲイン段（２０）を構成する電圧依存電流源（Ｄ２０）のトランスコンダクタンス（ｇｍ２）と、前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランドＧＮＤとの間に存在する第２の抵抗（Ｒ２）の抵抗値が変動した場合にも、前記ＧＢ積を一定にする条件を満足するように、前記第４のキャパシタ（Ｃ４）の容量値と、前記負性容量生成回路（４０）を構成する電圧依存電流源（Ｄ４０）のトランスコンダクタンス（ｇｍ３）と、前記第４の抵抗（Ｒ４）の抵抗値とを数値設定したことを特徴とする。（図４） (Gm1 is the transconductance of the voltage dependent current source (D10) constituting the first gain stage (10), and gm2 is the voltage dependent current source (D20) constituting the second gain stage (20). Transconductance, gm3 is the transconductance of the voltage-dependent current source (D40) constituting the negative capacitance generation circuit (40), and R1 is the output terminal (Out10) and the ground (GND) of the first gain stage (10) R2 is a second resistor existing between the output terminal (Out20) of the second gain stage (20) and the ground (GND), and R3 is a phase compensation circuit (30). ), The fourth resistor existing between the output terminal (Out40) of the negative capacitance generation circuit (40) and the ground (GND), and C1 is the first gain stage ( 10 The first capacitor C2 that exists between the output terminal (Out10) of the second stage and the ground (GND), C2 exists between the output terminal (Out20) of the second gain stage (20) and the ground (GND). The second capacitor, C3, the third capacitor constituting the phase compensation circuit (30), and C4, the output terminal (Out10) of the first gain stage (10) and the output terminal of the negative capacitance generation circuit (40) (The 4th capacitor inserted between (Out40) is shown.)
Between the transconductance (gm2) of the voltage dependent current source (D20) constituting the second gain stage (20) and the output terminal (Out20) of the second gain stage (20) and the ground GND When the resistance value of the second resistor (R2) existing in the capacitor fluctuates, the capacitance value of the fourth capacitor (C4) and the negative polarity are satisfied so that the condition for making the GB product constant is satisfied. The transconductance (gm3) of the voltage dependent current source (D40) constituting the capacitance generation circuit (40) and the resistance value of the fourth resistor (R4) are set numerically. (Fig. 4)

また、請求項１０に記載の発明は、複数のゲイン段（１０，２０）の入力端子（Ｉｎ１０，Ｉｎ２０）と出力端子（Ｏｕｔ１０，Ｏｕｔ２０）から構成され、最終のゲイン段（２０）の出力信号（Ｖｏ）を入力端子（Ｉｎ１０，Ｉｎ２０）に帰還させるオペアンプ（１０４）において、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に接続される負性容量生成回路（４０）と、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ１０）との間に位相補償回路（３０）とを備え、該位相補償回路（３０）は、第３の抵抗（Ｒ３）及び第３のキャパシタ（Ｃ３）が直列に接続されて構成されて所定の位相補償容量値を有し、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との少なくとも一方に等しいことを特徴とするオペアンプ。（図４） The invention according to claim 10 comprises input terminals (In10, In20) and output terminals (Out10, Out20) of a plurality of gain stages (10, 20), and an output signal of the final gain stage (20). In the operational amplifier (104) that feeds back (Vo) to the input terminals (In10, In20), a negative capacitance generation circuit (40) connected to the output terminal (Out10) of the first gain stage (10); A phase compensation circuit (30) is provided between the output terminal (Out10) of the first gain stage (10) and the output terminal (Out10) of the second gain stage (20), and the phase compensation The circuit (30) is configured by connecting a third resistor (R3) and a third capacitor (C3) in series and has a predetermined phase compensation capacitance value. The negative capacitance generation circuit (40) Negative negative generated Is equal to at least one of the parasitic capacitance value present at the output terminal (Out10) of the first gain stage (10) and the phase compensation capacitance value of the third capacitor (C3). Features an operational amplifier. (Fig. 4)

発明によれば、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインの非線形性によって生じる出力信号の歪みを少なくするようにし、ＧＢ積が補正されたオペアンプが実現できる。 According to the present invention, it is possible to realize an operational amplifier in which the distortion of the output signal caused by the non-linearity of the open loop gain is reduced and the GB product is corrected without deteriorating the current greatly or degrading the stability.

オペアンプの負帰還接続を説明するためのブロック図である。It is a block diagram for demonstrating the negative feedback connection of an operational amplifier. オペアンプを用いた反転増幅回路の回路図である。It is a circuit diagram of an inverting amplifier circuit using an operational amplifier. ２段のゲイン段からなる従来のオペアンプの等価回路である。This is an equivalent circuit of a conventional operational amplifier composed of two gain stages. 本発明に係る２段のゲイン段からなるオペアンプの等価回路である。3 is an equivalent circuit of an operational amplifier including two gain stages according to the present invention. 図３及び図４のオペアンプのオープンループ特性を説明するためのボード線図である。FIG. 5 is a Bode diagram for explaining an open loop characteristic of the operational amplifier of FIGS. 3 and 4. 図３及び図４のオペアンプの出力段の一例を説明するための回路図である。FIG. 5 is a circuit diagram for explaining an example of an output stage of the operational amplifier of FIGS. 3 and 4. 図３のオペアンプにおけるケース１のオープンループ特性を説明するためのボード線図である。FIG. 4 is a Bode diagram for explaining an open loop characteristic of case 1 in the operational amplifier of FIG. 3. 図３のオペアンプにおけるケース２のオープンループ特性を説明するためのボード線図である。FIG. 4 is a Bode diagram for explaining an open loop characteristic of case 2 in the operational amplifier of FIG. 3. 図４のオペアンプおける負性容量生成回路の一例を説明するための回路図である。FIG. 5 is a circuit diagram for explaining an example of a negative capacitance generation circuit in the operational amplifier of FIG. 4. 図９の負性容量生成回路の変形例を説明するための回路図である。FIG. 10 is a circuit diagram for explaining a modification of the negative capacitance generation circuit of FIG. 9.

以下、図面を参照して本発明の実施形態について説明する。なお、本実施形態では、負帰還をかけたオペアンプ回路において、正弦波を入力信号として入力した時の出力信号の歪みについて説明する。まず、本発明のオペアンプ回路の前提となるオペアンプ回路について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the present embodiment, distortion of an output signal when a sine wave is input as an input signal in an operational amplifier circuit to which negative feedback is applied will be described. First, an operational amplifier circuit which is a premise of the operational amplifier circuit of the present invention will be described.

図３は、２段のゲイン段からなる従来のオペアンプの等価回路である。図３に示すように、オペアンプ１０３は、２段のゲイン段、すなわち、１段目のゲイン段１０と、２段目のゲイン段２０と、位相補償回路３０とにより構成されている。１段目のゲイン段１０は、電圧依存電流源Ｄ１０と、第１の抵抗（以下、単に符号のみでも示す）Ｒ１と、第１のキャパシタ（以下、単に符号のみでも示す）Ｃ１とにより構成されている。Ｒ１及びＣ１は、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に接続されている。２段目のゲイン段２０は、電圧依存電流源Ｄ２０と、その電圧依存電流源Ｄ２０の出力負荷抵抗Ｒｘと、２段目のゲイン段２０の出力負荷容量Ｃｘとより構成されている。Ｒｘ及びＣｘは、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に接続されている。位相補償回路３０は、１段目のゲイン段１０の出力端子Ｏｕｔ１０と、２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に、位相補償用の第３の抵抗（以下、位相補償用抵抗、単に抵抗、あるいは符号のみでも示す）Ｒ３と、位相補償用の第３のキャパシタ（以下、位相補償キャパシタ、単にキャパシタ、容量、あるいは符号のみでも示す）Ｃ３とを直列に接続して構成されている。その位相補償回路３０は、所定の位相補償容量Ｃ３の値を有する。 FIG. 3 is an equivalent circuit of a conventional operational amplifier composed of two gain stages. As shown in FIG. 3, the operational amplifier 103 includes two gain stages, that is, a first gain stage 10, a second gain stage 20, and a phase compensation circuit 30. The first gain stage 10 is composed of a voltage-dependent current source D10, a first resistor (hereinafter also simply indicated by a symbol) R1, and a first capacitor (hereinafter also simply indicated by a symbol) C1. ing. R1 and C1 are connected between the output terminal Out10 of the first gain stage 10 and the ground GND. The second gain stage 20 includes a voltage dependent current source D20, an output load resistor Rx of the voltage dependent current source D20, and an output load capacitance Cx of the second gain stage 20. Rx and Cx are connected between the output terminal Out20 of the second gain stage 20 and the ground GND. The phase compensation circuit 30 includes a third resistor for phase compensation (hereinafter referred to as a phase compensation resistor) between the output terminal Out10 of the first gain stage 10 and the output terminal Out20 of the second gain stage 20. R3, which is simply indicated by resistance or sign only) and a third capacitor for phase compensation (hereinafter also indicated by phase compensation capacitor, simply capacitor, capacitance, or sign only) C3 is connected in series. Yes. The phase compensation circuit 30 has a value of a predetermined phase compensation capacitor C3.

なお、図３の電圧依存電流源Ｄ１０，Ｄ２０に、「−」と表示するように、電圧依存電流源Ｄ１０，Ｄ２０は負極性である。
また、オペアンプ１０３において、入力電圧の微小変化量ｖｓと、１段目のゲイン段１０を通過した後の電圧の微小変化量ｖ１と、２段目のゲイン段２０を通過した後の最終的な出力電圧の微小変化量ｖｏとを示している。なお、参照電圧Ｖｒは、以降の説明を容易にするため図示していない。 Note that the voltage-dependent current sources D10 and D20 have a negative polarity as indicated by “−” in the voltage-dependent current sources D10 and D20 of FIG.
Further, in the operational amplifier 103, the minute change amount vs of the input voltage, the minute change amount v1 of the voltage after passing through the first gain stage 10, and the final change after passing through the second gain stage 20. It shows the minute change amount vo of the output voltage. Note that the reference voltage Vr is not shown in order to facilitate the following description.

図４は、本発明に係るオペアンプの実施形態を説明するための等価回路である。図４に示すように、オペアンプ１０４は、１段目のゲイン段１０と、１段目のゲイン段１０に従属接続された２段目のゲイン段２０と、１段目のゲイン段１０の出力端子Ｏｕｔ１０に接続された負性容量生成回路４０と、位相補償回路３０とにより構成されている。 FIG. 4 is an equivalent circuit for explaining an embodiment of an operational amplifier according to the present invention. As shown in FIG. 4, the operational amplifier 104 includes a first gain stage 10, a second gain stage 20 that is subordinately connected to the first gain stage 10, and an output of the first gain stage 10. The negative capacitance generation circuit 40 connected to the terminal Out10 and the phase compensation circuit 30 are configured.

１段目のゲイン段１０、２段目のゲイン段２０及び位相補償回路３０については、図３に示したオペアンプ１０３において説明したものと同じである。また、負性容量生成回路４０は、電圧依存電流源Ｄ４０と、第４の抵抗（以下、単に符号のみでも示す）Ｒ４と、第４のキャパシタ（以下、単に符号のみでも示す）Ｃ４とにより構成されている。Ｒ４は、負性容量生成回路４０の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に接続されている。Ｃ４は、負性容量生成回路４０の入力端子Ｉｎ４０と出力端子Ｏｕｔ４０との間に接続されている。なお、図４の電圧依存電流源Ｄ１０，Ｄ２０，Ｄ４０に、それぞれ「−」と「＋」と表示するように、電圧依存電流源Ｄ１０，Ｄ２０は負極性、電圧依存電流源Ｄ４０は正極性である。 The first gain stage 10, the second gain stage 20, and the phase compensation circuit 30 are the same as those described in the operational amplifier 103 shown in FIG. The negative capacitance generation circuit 40 includes a voltage-dependent current source D40, a fourth resistor (hereinafter simply indicated by a symbol only) R4, and a fourth capacitor (hereinafter simply indicated by a symbol only) C4. Has been. R4 is connected between the output terminal Out40 of the negative capacitance generation circuit 40 and the ground GND. C4 is connected between the input terminal In40 and the output terminal Out40 of the negative capacitance generation circuit 40. It should be noted that the voltage dependent current sources D10, D20 are negative and the voltage dependent current source D40 is positive so that the voltage dependent current sources D10, D20, D40 in FIG. is there.

また、オペアンプ１０４において、１段目のゲイン段１０の入力端子ＩＮ１０には、微小変化量ｖｓの入力電圧が入力されている。そして、出力端子Ｏｕｔ１０において、１段目のゲイン段１０を通過した後の電圧の微小変化量ｖ１が出力される。また、出力端子Ｏｕｔ２０には、２段目のゲイン段２０を通過した後の最終的な出力電圧の微小変化量ｖｏが出力される。さらに、負性容量生成回路４０の出力端子Ｏｕｔ４０には、電圧依存電流源Ｄ４０を通過した後の出力電圧の微小変化量Ｖｎが出力される。なお、参照電圧Ｖｒは、以降の説明を容易にするため図示していない。 In the operational amplifier 104, the input voltage IN of the minute change amount vs is input to the input terminal IN10 of the first gain stage 10. Then, the minute change amount v1 of the voltage after passing through the first gain stage 10 is output at the output terminal Out10. Further, the final minute change amount vo of the output voltage after passing through the second gain stage 20 is output to the output terminal Out20. Furthermore, the minute change amount Vn of the output voltage after passing through the voltage dependent current source D40 is output to the output terminal Out40 of the negative capacitance generation circuit 40. Note that the reference voltage Vr is not shown in order to facilitate the following description.

このように、オペアンプ１０４は、複数のゲイン段１０，２０と、各ゲイン段１０，２０の入力端子Ｉｎ１０，Ｉｎ２０又は出力端子Ｏｕｔ１０，Ｏｕｔ２０のいずれかに接続される負性容量生成回路４０を備えている回路構成である。ただし、図４に示すオペアンプ１０４は、一例として、負性容量生成回路４０が、１段目のゲイン段１０の出力端子Ｏｕｔ１０に接続されている。なお、１段目のゲイン段１０の出力端子Ｏｕｔ１０と、２段目のゲイン段２０の入力端子Ｉｎ２０とは接続されているので、同一箇所を意味している。 As described above, the operational amplifier 104 includes a plurality of gain stages 10 and 20 and a negative capacitance generation circuit 40 connected to one of the input terminals In10 and In20 or the output terminals Out10 and Out20 of each gain stage 10 and 20. Circuit configuration. However, in the operational amplifier 104 illustrated in FIG. 4, as an example, the negative capacitance generation circuit 40 is connected to the output terminal Out 10 of the first gain stage 10. Since the output terminal Out10 of the first gain stage 10 and the input terminal In20 of the second gain stage 20 are connected, they mean the same part.

この負性容量生成回路４０には、以下の特徴がある。すなわち、負性容量生成回路４０で生成する負性容量の絶対値は、１段目のゲイン段１０の出力端子Ｏｕｔ１０に存在する寄生容量値と、位相補償容量Ｃ３の値との和に等しい。そして、負性容量生成回路４０で生成する負性容量の絶対値は、１段目のゲイン段１０の出力端子Ｏｕｔ１０に存在する寄生容量値及び位相補償容量Ｃ３の値の少なくとも一方に等しい。また、負性容量生成回路４０は、電圧依存電流源Ｄ４０のトランスコンダクタンスｇｍ３と、抵抗Ｒ４の抵抗値との積が２であり、キャパシタＣ４の容量値は、寄生容量値と、位相補償容量Ｃ３の値との和に等しい。 This negative capacitance generation circuit 40 has the following characteristics. That is, the absolute value of the negative capacitance generated by the negative capacitance generation circuit 40 is equal to the sum of the parasitic capacitance value present at the output terminal Out10 of the first gain stage 10 and the value of the phase compensation capacitance C3. The absolute value of the negative capacitance generated by the negative capacitance generation circuit 40 is equal to at least one of the parasitic capacitance value present at the output terminal Out10 of the first gain stage 10 and the value of the phase compensation capacitance C3. Further, in the negative capacitance generation circuit 40, the product of the transconductance gm3 of the voltage dependent current source D40 and the resistance value of the resistor R4 is 2, and the capacitance value of the capacitor C4 is the parasitic capacitance value and the phase compensation capacitance C3. Is equal to the sum of

なお、図２に示したように、オペアンプ１０３及び１０４は、出力負荷抵抗Ｒｏと、出力負荷キャパシタＣｏとを接続した状態で動作する。
ここで、オペアンプ１０３及び１０４について、さらに詳しく説明する。オペアンプ１０３及び１０４のＤＣゲインをＡｏとすると、このオペアンプ１０３及び１０４のオープンループゲインＡは、式（３）に示すとおりである。ここで、ｓ＝ｊω＝２πｊｆであり、ｊは虚数、ωは角周波数、ｆは周波数である。 As shown in FIG. 2, the operational amplifiers 103 and 104 operate in a state where the output load resistor Ro and the output load capacitor Co are connected.
Here, the operational amplifiers 103 and 104 will be described in more detail. When the DC gain of the operational amplifiers 103 and 104 is Ao, the open loop gain A of the operational amplifiers 103 and 104 is as shown in Expression (3). Here, s = jω = 2πjf, j is an imaginary number, ω is an angular frequency, and f is a frequency.

図５は、オペアンプのオープンループ特性を説明するためのボード線図である。図５において、縦軸は、オペアンプのオープンループゲインＡを示し、横軸は、周波数ｆを示している。なお、これら縦軸及び横軸は、両方ともに対数表示である。
式（３）の絶対値を周波数ｆに対してプロットすると、図５のようなボード線図が描ける。つまり、オペアンプの周波数特性は、ある程度フラットなＤＣゲインＡｏを維持し、ある周波数以上において、周波数が高くなるほどゲインが低下するような周波数特性である。 FIG. 5 is a Bode diagram for explaining the open loop characteristics of the operational amplifier. In FIG. 5, the vertical axis represents the open loop gain A of the operational amplifier, and the horizontal axis represents the frequency f. Both the vertical axis and the horizontal axis are logarithmic displays.
When the absolute value of the equation (3) is plotted against the frequency f, a Bode diagram as shown in FIG. 5 can be drawn. That is, the frequency characteristic of the operational amplifier is a frequency characteristic in which the DC gain Ao that is flat to some extent is maintained and the gain decreases as the frequency increases above a certain frequency.

ここで、ａ１〜ａ５、ｂ１〜ｂ２は、下記パラメータから成る定数であるが、オペアンプ１０３とオペアンプ１０４では式が異なる。
ｇｍ１ : 電圧依存電流源Ｄ１０のトランスコンダクタンス
ｇｍ２ : 電圧依存電流源Ｄ２０のトランスコンダクタンス
ｇｍ３ : 電圧依存電流源Ｄ４０のトランスコンダクタンス
Ｒ１：１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１の抵抗
Ｒ２ : ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗（並列接続されたＲｘとＲｏの合成抵抗値（式（４））の抵抗）
Ｒ３：１段目のゲイン段１０の出力端子Ｏｕｔ１０と２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に接続される位相補償回路３０を構成する第３の抵抗
Ｒ４：負性容量生成回路の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に存在する第４の抵抗
Ｃ１ : １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１のキャパシタの容量
Ｃ２ : ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２のキャパシタの容量（並列接続されたＣｘとＣｏの合成容量値（式（５）の容量）
Ｃ３ : １段目のゲイン段１０の出力端子Ｏｕｔ１０と２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に接続される位相補償回路３０を構成する第３のキャパシタの容量
Ｃ４ : １段目のゲイン段１０の出力端子Ｏｕｔ１０と負性容量生成回路４０の出力端子Ｏｕｔ４０との間に存在する第４のキャパシタの容量 Here, a1 to a5 and b1 to b2 are constants composed of the following parameters, but the equations of the operational amplifier 103 and the operational amplifier 104 are different.
gm1: Transconductance of the voltage dependent current source D10 gm2: Transconductance of the voltage dependent current source D20 gm3: Transconductance R1 of the voltage dependent current source D40: Between the output terminal Out10 of the first gain stage 10 and the ground GND First resistor R2 present: second resistor existing between the output terminal Out20 of the second gain stage 20 and the ground GND (combined resistance value of Rx and Ro connected in parallel (formula (4)) Resistance)
R3: a third resistor R4 constituting a phase compensation circuit 30 connected between the output terminal Out10 of the first gain stage 10 and the output terminal Out20 of the second gain stage 20; The fourth resistor C1 existing between the output terminal Out40 and the ground GND: the capacitance C2 of the first capacitor existing between the output terminal Out10 of the first gain stage 10 and the ground GND: the second stage Of the second capacitor existing between the output terminal Out20 of the gain stage 20 and the ground GND (combined capacitance value of Cx and Co connected in parallel (capacitance of Expression (5))
C3: capacitance of a third capacitor constituting the phase compensation circuit 30 connected between the output terminal Out10 of the first gain stage 10 and the output terminal Out20 of the second gain stage 20 C4: first stage The capacitance of the fourth capacitor existing between the output terminal Out10 of the gain stage 10 and the output terminal Out40 of the negative capacitance generation circuit 40

なお、ｇｍはトランスコンダクタンスであり、単位はＡ／Ｖである。このトランスコンダクタンス（Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）とは、トランジスタにおいてＤＣ釣り合い状態のゲート−ソース電圧の微小変位によって発生する微小電流を流す電流源であり、電圧依存電流源ともいう。ゲートに小信号電圧を加えた場合のドレインＤ電流の変位でトランスコンダクタンスｇｍを求める。
電圧依存電流源の極性は、図４に示す通りである。Ｒ２とＣ２は式（４）、式（５）で表せる。 In addition, gm is transconductance and a unit is A / V. The transconductance is a current source for passing a minute current generated by a minute displacement of a gate-source voltage in a DC balanced state in a transistor, and is also called a voltage-dependent current source. The transconductance gm is obtained from the displacement of the drain D current when a small signal voltage is applied to the gate.
The polarity of the voltage dependent current source is as shown in FIG. R2 and C2 can be expressed by Formula (4) and Formula (5).

上記パラメータは、トランスコンダクタンスｇｍ１〜ｇｍ３は、半導体基板上に形成されたトランジスタの形状によって決まる。また、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する抵抗Ｒ１、すなわち出力負荷抵抗Ｒ１は、１段目のゲイン段１０のトランジスタの形状その他諸条件によって決まる。同様に、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する抵抗Ｒ２は、電圧依存電流源Ｄ２０の出力負荷抵抗Ｒｘと、オペアンプ回路の出力負荷抵抗Ｒｏによって決まる。つまり、ゲイン段２０のトランジスタの形状その他諸条件によって決まる。同様に、Ｒ３は、ポリ抵抗又はトランジスタの形状によって決まる。同様に、Ｒ４は、負性容量生成回路４０のトランジスタの形状によって決まる。同様に、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在するキャパシタの容量値Ｃ１は、１段目のゲイン段１０の出力負荷容量と、２段目のゲイン段２０の入力容量及び負性容量生成回路４０の入力容量によって決まる。同様に、２段目のゲイン段２０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在するキャパシタの容量値Ｃ２は、２段目のゲイン段２０の出力負荷容量Ｃｘと、オペアンプ回路が駆動する出力負荷容量Ｃｏとによって決まる。同様に、Ｃ３とＣ４はポリ−ポリ容量又はトランジスタのゲート容量によって決まる。
ここで、オペアンプ１０３及び１０４におけるＤＣゲインＡｏ及びＧＢ積について説明する。
ＤＣゲインＡｏは、オペアンプ１０３及び１０４ともに式（６）に示すとおりになる。 In the above parameters, the transconductances gm1 to gm3 are determined by the shape of the transistor formed on the semiconductor substrate. Further, the resistance R1 existing between the output terminal Out10 of the first gain stage 10 and the ground GND, that is, the output load resistance R1, is determined by the shape of the transistor of the first gain stage 10 and other conditions. Similarly, the resistance R2 existing between the output terminal Out20 of the second gain stage 20 and the ground GND is determined by the output load resistance Rx of the voltage dependent current source D20 and the output load resistance Ro of the operational amplifier circuit. That is, it depends on the shape of the gain stage 20 transistor and other conditions. Similarly, R3 depends on the poly resistor or the shape of the transistor. Similarly, R4 is determined by the shape of the transistor of the negative capacitance generation circuit 40. Similarly, the capacitance value C1 of the capacitor existing between the output terminal Out10 of the first gain stage 10 and the ground GND is equal to the output load capacity of the first gain stage 10 and the second gain stage 20. And the input capacitance of the negative capacitance generation circuit 40. Similarly, the capacitance value C2 of the capacitor existing between the output terminal Out10 of the second gain stage 20 and the ground GND is the output load capacitance Cx of the second gain stage 20 and the output driven by the operational amplifier circuit. It depends on the load capacity Co. Similarly, C3 and C4 are determined by the poly-poly capacitance or the gate capacitance of the transistor.
Here, the DC gain Ao and GB products in the operational amplifiers 103 and 104 will be described.
The DC gain Ao is as shown in Expression (6) for both the operational amplifiers 103 and 104.

ＧＢ積は、オペアンプ１０３を式（７）に示し、オペアンプ１０４を式（８）に示すとおりである。

The GB product is as shown in the equation (7) for the operational amplifier 103 and the equation (8) for the operational amplifier 104.

負性容量生成回路４０は、ＧＢ積の上記式（８）のＧＢｗにおいて、ＧＢ積を一定にする条件を満足するように、第４のキャパシタＣ４の容量値と、負性容量生成回路４０を構成する電圧依存電流源Ｄ４０のトランスコンダクタンスｇｍ３と、第４の抵抗Ｒ４の抵抗値とを数値設定した。この数値設定は、動作点が変化して、２段目のゲイン段２０を構成する電圧依存電流源Ｄ２０のトランスコンダクタンスｇｍ２と、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗Ｒ２の抵抗値が変動した場合にも、ＧＢ積を一定にする条件を満足させる。 The negative capacitance generation circuit 40 sets the capacitance value of the fourth capacitor C4 and the negative capacitance generation circuit 40 so as to satisfy the condition for making the GB product constant in GBw of the above formula (8) of the GB product. The transconductance gm3 of the voltage-dependent current source D40 and the resistance value of the fourth resistor R4 are set numerically. This numerical setting is performed by changing the operating point between the transconductance gm2 of the voltage-dependent current source D20 constituting the second gain stage 20, and between the output terminal Out20 of the second gain stage 20 and the ground GND. When the resistance value of the second resistor R2 existing in the circuit fluctuates, the condition for making the GB product constant is satisfied.

なお、パラメータは以下のとおりである。
ｇｍ１ : １段目のゲイン段１０を構成する電圧依存電流源Ｄ１０のトランスコンダクタンス
ｇｍ２ : ２段目のゲイン段２０を構成する電圧依存電流源Ｄ２０のトランスコンダクタンス
ｇｍ３ : 負性容量生成回路４０を構成する電圧依存電流源Ｄ４０のトランスコンダクタンス
Ｒ１ : １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１の抵抗の抵抗
Ｒ２ : ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗（並列接続されたＲｘとＲｏの合成抵抗値（式（４）の抵抗）
Ｒ３ : 位相補償回路３０を構成する第３の抵抗の抵抗
Ｒ４ : 負性容量生成回路４０の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に存在する第４の抵抗の抵抗
Ｒｏ : オペアンプ回路１０３及び１０４の出力負荷抵抗
Ｒｘ : 電圧依存電流源Ｄ２０の出力負荷抵抗
Ｃ１ : １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１のキャパシタの容量
Ｃ２ : ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２のキャパシタ（並列接続されたＣｘとＣｏの合成容量（式（５）の容量）
Ｃ３ : 位相補償回路３０を構成する第３のキャパシタの容量
Ｃ４ : １段目のゲイン段１０の出力端子Ｏｕｔ１０と負性容量生成回路４０の出力端子Ｏｕｔ４０との間に挿入する第４のキャパシタの容量
Ｃｏ : オペアンプ１０３，１０４の出力負荷キャパシタの容量
Ｃｘ : ２段目のゲイン段２０の出力負荷容量 The parameters are as follows.
gm1: Transconductance of the voltage dependent current source D10 constituting the first gain stage 10 gm2: Transconductance gm3 of the voltage dependent current source D20 constituting the second gain stage 20: Constructing the negative capacitance generation circuit 40 The transconductance R1 of the voltage-dependent current source D40 that performs: resistance R2 of the first resistor existing between the output terminal Out10 of the first gain stage 10 and the ground GND: output terminal Out20 of the second gain stage 20 Second resistor (combined resistance value of Rx and Ro connected in parallel (resistance of the formula (4)) between the ground and the ground GND
R3: resistance of a third resistor constituting the phase compensation circuit 30 R4: resistance of a fourth resistor existing between the output terminal Out40 of the negative capacitance generation circuit 40 and the ground GND Ro: of the operational amplifier circuits 103 and 104 Output load resistance Rx: Output load resistance C1 of the voltage-dependent current source D20: Capacitance of the first capacitor existing between the output terminal Out10 of the first gain stage 10 and the ground GND C2: Second gain stage A second capacitor (capacitance of Cx and Co connected in parallel (capacitance of equation (5)) existing between 20 output terminals Out20 and the ground GND
C3: the capacitance of the third capacitor constituting the phase compensation circuit 30 C4: the fourth capacitor inserted between the output terminal Out10 of the first gain stage 10 and the output terminal Out40 of the negative capacitance generation circuit 40 Capacitance Co: Capacitance of output load capacitors of operational amplifiers 103 and 104 Cx: Output load capacitance of second gain stage 20

次に、図２のオペアンプ回路を例にして、図３及び図４に示したオペアンプ１０３及びオペアンプ１０４を対比して、ＧＢ積が動作点によってどのように変化するかを説明する。図２に示すオペアンプ回路１０２では、入力電圧Ｖｉが変化すると、位相が反転して出力電圧Ｖｏが出力される。この時、オペアンプの入力電圧Ｖｓは、ほぼ不変とみなすことができ、参照電圧Ｖｒに極めて近い電圧となる。さらに、図３と図４に示すオペアンプ１０３とオペアンプ１０４において、１段目のゲイン段１０を通過後の電圧Ｖ１は、出力電圧Ｖｏと２段目のゲイン段２０のゲインに依存する電圧であり、出力電圧Ｖｏの変動が大きいほど大きく変動し、２段目のゲイン段２０のゲインが小さいほど大きく変動する電圧である。 Next, taking the operational amplifier circuit of FIG. 2 as an example, how the GB product changes depending on the operating point will be described by comparing the operational amplifier 103 and the operational amplifier 104 shown in FIGS. In the operational amplifier circuit 102 shown in FIG. 2, when the input voltage Vi changes, the phase is inverted and the output voltage Vo is output. At this time, the input voltage Vs of the operational amplifier can be regarded as almost unchanged, and is very close to the reference voltage Vr. Further, in the operational amplifier 103 and the operational amplifier 104 shown in FIGS. 3 and 4, the voltage V1 after passing through the first gain stage 10 is a voltage depending on the output voltage Vo and the gain of the second gain stage 20. The voltage fluctuates greatly as the fluctuation of the output voltage Vo increases, and fluctuates as the gain of the second gain stage 20 decreases.

そして、一般的なオペアンプでは、２段目のゲイン段のゲインは、２０ｄＢ〜４０ｄＢ程度であるため、Ｖ１の変動は出力電圧Ｖｏの１／１０〜１／１００程度に減衰する。以上より、入力信号が入力され入力電圧Ｖｉと出力電圧Ｖｏが変動した時、オペアンプの入力電圧Ｖｓと１段目のゲイン段通過後の電圧Ｖ１は大きく変動しないことが確認できる。また、位相補償回路を構成する抵抗と容量については、それぞれ、ポリ抵抗とポリ−ポリ容量から作られるため、１段目のゲイン段１０を通過した後の電圧Ｖ１や出力電圧Ｖｏが変動しても、抵抗値や容量値の変化は極めて小さい。 In a general operational amplifier, the gain of the second gain stage is about 20 dB to 40 dB, so that the variation in V1 attenuates to about 1/10 to 1/100 of the output voltage Vo. From the above, it can be confirmed that when the input signal is inputted and the input voltage Vi and the output voltage Vo change, the input voltage Vs of the operational amplifier and the voltage V1 after passing through the first gain stage do not change greatly. In addition, the resistors and capacitors constituting the phase compensation circuit are made of poly resistors and poly-poly capacitors, respectively, so that the voltage V1 and the output voltage Vo after passing through the first gain stage 10 vary. However, changes in resistance value and capacitance value are extremely small.

このことから、パラメータのうち、トランスコンダクタンスｇｍ１、抵抗Ｒ１，Ｒ３、容量Ｃ１，Ｃ３は、オペアンプ１０３及び１０４の１段目のゲイン段１０と、位相補償とに関係するものであり、入力信号が変動しても大きく変動しない。一方、パラメータのうち、トランスコンダクタンスｇｍ２、抵抗Ｒ２、容量Ｃ２は、オペアンプ１０３及び１０４の２段目のゲイン段２０に関係するものであり、出力電圧Ｖｏに依存して変動する可能性があることが確認できる。
さらに、容量Ｃ２は、配線やトランジスタ等による寄生容量であるため出力電圧Ｖｏに大きく依存しない。一方、ｇｍ２とＲ２はトランジスタ自体の有するパラメータであり、出力電圧Ｖｏに依存して変動する。 Therefore, among the parameters, the transconductance gm1, the resistors R1 and R3, and the capacitors C1 and C3 are related to the first gain stage 10 of the operational amplifiers 103 and 104 and the phase compensation. Even if it fluctuates, it does not fluctuate greatly. On the other hand, among the parameters, the transconductance gm2, the resistor R2, and the capacitor C2 are related to the second gain stage 20 of the operational amplifiers 103 and 104, and may vary depending on the output voltage Vo. Can be confirmed.
Furthermore, since the capacitor C2 is a parasitic capacitance due to wiring, transistors, etc., it does not greatly depend on the output voltage Vo. On the other hand, gm2 and R2 are parameters of the transistor itself and vary depending on the output voltage Vo.

次に、図６を用いて、オペアンプ回路の構成及び動作を、より詳細に説明する。
図６は、オペアンプの出力段の一例を説明するための回路図である。
オペアンプ１０３及び１０４の２段目のゲイン段２０は、ＭＯＳトランジスタを用いて、図６のように回路構成されることが一般的である。ここでは、正の電源電圧をＶＤＤ、負の電源電圧をＧＮＤとしている。ＰＭＯＳトランジスタＱ５のトランスコンダクタンスをｇｍｐ、ソースＳ−ドレインＤ間の小信号等価抵抗をＲｐとし、ＮＭＯＳトランジスタＱ６のトランスコンダクタンスをｇｍｎ、ドレインＤ−ソースＳ間の小信号等価抵抗をＲｎとした場合、このゲイン段２０におけるトランスコンダクタンスｇｍ２と、グランドＧＮＤとの間に存在する小信号等価抵抗Ｒｘは、それぞれ、式（９）、式（１０）に示すとおりになる。 Next, the configuration and operation of the operational amplifier circuit will be described in more detail with reference to FIG.
FIG. 6 is a circuit diagram for explaining an example of an output stage of an operational amplifier.
The gain stage 20 of the second stage of the operational amplifiers 103 and 104 is generally configured with a circuit as shown in FIG. 6 using MOS transistors. Here, the positive power supply voltage is VDD, and the negative power supply voltage is GND. When the transconductance of the PMOS transistor Q5 is gmp, the small signal equivalent resistance between the source S and the drain D is Rp, the transconductance of the NMOS transistor Q6 is gmn, and the small signal equivalent resistance between the drain D and the source S is Rn, The small signal equivalent resistance Rx existing between the transconductance gm2 in the gain stage 20 and the ground GND is as shown in the equations (9) and (10), respectively.

さらに、出力には抵抗Ｒｏが存在するため、出力とグランドＧＮＤとの間に存在する小信号等価抵抗の合計抵抗Ｒ２は、式（１１）に示すとおりになる。

Further, since the resistor Ro exists at the output, the total resistance R2 of the small signal equivalent resistors existing between the output and the ground GND is as shown in the equation (11).

また、ＰＭＯＳトランジスタＱ５に流れる電流が増加した時、トランスコンダクタンスｇｍｐが大きくなり、ＮＭＯＳトランジスタＱ６に流れる電流が増加した時、トランスコンダクタンスｇｍｎが大きくなることから、負荷抵抗Ｒｏが小さく、出力電圧Ｖｏが最大又は最小付近まで振れて電流が増加した時にトランスコンダクタンスｇｍ２は大きくなる。さらに、出力電圧Ｖｏが最大付近になった場合、小信号等価抵抗Ｒｐが小さくなり、出力電圧Ｖｏが最小付近になった場合、小信号等価抵抗Ｒｎが小さくなることから、出力電圧Ｖｏが最大又は最小付近まで振れた時に出力負荷抵抗Ｒｘは小さくなる。 When the current flowing through the PMOS transistor Q5 increases, the transconductance gmp increases. When the current flowing through the NMOS transistor Q6 increases, the transconductance gmn increases. Therefore, the load resistance Ro is small and the output voltage Vo is low. The transconductance gm2 increases when the current increases as it swings to the maximum or near the minimum. Further, when the output voltage Vo is near the maximum, the small signal equivalent resistance Rp is small, and when the output voltage Vo is near the minimum, the small signal equivalent resistance Rn is small, so that the output voltage Vo is maximum or The output load resistance Rx becomes small when it swings to near the minimum.

以下、２つのケースに場合分けして説明する。
［ケース１：出力負荷抵抗Ｒｘ＞負荷抵抗Ｒｏの時］
この時、負荷抵抗Ｒｏが小さいため、出力電圧Ｖｏが最大又は最小付近まで振れた時に２段目のゲイン段２０に流れる電流が増加し、トランスコンダクタンスｇｍ２は大きくなる。つまり、出力電圧Ｖｏが中心付近の電圧の時は、トランスコンダクタンスｇｍ２が小さく、出力電圧Ｖｏがピーク付近の電圧の時はｇｍ２が大きくなる。また、出力電圧Ｖｏが最大又は最小付近まで振れた時にＲｘが小さくなるが、負荷抵抗Ｒｏの方が小さいため、２段目のゲイン段の出力に存在する合計抵抗Ｒ２は、出力電圧Ｖｏに依存せずほぼ負荷抵抗Ｒｏで一定となる。つまり、Ｒ２＝Ｒｏとして近似できる。 Hereinafter, two cases will be described separately.
[Case 1: When output load resistance Rx> load resistance Ro]
At this time, since the load resistance Ro is small, the current flowing through the second gain stage 20 when the output voltage Vo swings to the maximum or near the minimum increases, and the transconductance gm2 increases. That is, when the output voltage Vo is a voltage near the center, the transconductance gm2 is small, and when the output voltage Vo is a voltage near the peak, gm2 is large. Further, Rx decreases when the output voltage Vo swings to the maximum or near the minimum, but the load resistance Ro is smaller, so the total resistance R2 present at the output of the second gain stage depends on the output voltage Vo. Without being almost constant at the load resistance Ro. That is, it can be approximated as R2 = Ro.

ここで、従来のオペアンプ１０３のＧＢ積である式（７）に着目する。式（７）において、出力電圧Ｖｏが中心付近の電圧の時はｇｍ２が小さくなり、出力電圧Ｖｏがピーク付近の電圧の時はトランスコンダクタンスｇｍ２が大きくなり、他のパラメータはほぼ一定であることを考慮する。その結果、出力電圧Ｖｏが中心付近の電圧の時はＧＢ積が小さくなるとともにＤＣゲインＡｏも小さくなる。一方、出力電圧Ｖｏがピーク付近の電圧の時は、ＧＢ積が大きくなるとともにＤＣゲインＡｏも大きくなることが確認できる。この様子をボード線図に表すと図７に示すとおりになる。 Here, attention is paid to Expression (7) which is the GB product of the conventional operational amplifier 103. In Expression (7), when the output voltage Vo is a voltage near the center, gm2 is small, and when the output voltage Vo is a voltage near the peak, the transconductance gm2 is large, and other parameters are substantially constant. Consider. As a result, when the output voltage Vo is near the center, the GB product decreases and the DC gain Ao also decreases. On the other hand, when the output voltage Vo is near the peak, it can be confirmed that the GB product increases and the DC gain Ao also increases. This situation is shown in a Bode diagram as shown in FIG.

図７は、図３のオペアンプ１０３おけるケース１のオープンループ特性を説明するためのボード線図である。図７から読み取れるように、ケース１におけるオペアンプ１０３では、ＤＣゲインが大きく変動するのに対してＧＢ積の変動は小さいが、動作点に依存してＧＢ積が変動する。つまり、式（７）において、分子はトランスコンダクタンスｇｍ２に比例して変動するのに対し、分母は、６つの項のうち、トランスコンダクタンスｇｍ２に比例して変動する項と、トランスコンダクタンスｇｍ２に依存せずに一定である項が存在する。これが、従来のオペアンプ１０３において、動作点によってＧＢ積が変動する原因である。 FIG. 7 is a Bode diagram for explaining the open loop characteristics of case 1 in the operational amplifier 103 of FIG. As can be seen from FIG. 7, in the operational amplifier 103 in case 1, the DC product varies greatly while the GB product varies little, but the GB product varies depending on the operating point. That is, in Equation (7), the numerator varies in proportion to the transconductance gm2, while the denominator depends on the term that varies in proportion to the transconductance gm2 and the transconductance gm2. There is a term that is constant. This is the reason why the GB product varies depending on the operating point in the conventional operational amplifier 103.

次に、本実施形態に係るオペアンプ１０４のＧＢ積である式（８）に着目すると、分母の最後に負の項が存在することが確認できる。これは、追加した負性容量生成回路４０に起因する項である。この負の項を利用し、上記のトランスコンダクタンスｇｍ２に依存せずに一定である項をキャンセルするように、トランスコンダクタンスｇｍ３、抵抗Ｒ４、容量Ｃ４を選ぶことで、動作点によってＧＢ積が変動することを防ぐことができる。つまり、式（８）の分母を、トランスコンダクタンスｇｍ２に依存せずに一定である項の影響を小さくし、トータルとしてトランスコンダクタンスｇｍ２に比例させれば良いことになる。 Next, paying attention to Expression (8) which is the GB product of the operational amplifier 104 according to the present embodiment, it can be confirmed that a negative term exists at the end of the denominator. This is a term due to the added negative capacitance generation circuit 40. By using the negative term and selecting the transconductance gm3, the resistor R4, and the capacitor C4 so as to cancel the constant term without depending on the transconductance gm2, the GB product varies depending on the operating point. Can be prevented. That is, the denominator of the equation (8) may be made proportional to the transconductance gm2 as a whole by reducing the influence of a constant term without depending on the transconductance gm2.

半導体基板上に構成されるオペアンプ１０４のＧＢ積である式（８）において、分母のトランスコンダクタンスｇｍ２に依存しない項について大きい成分を検討する。すなわち、トランスコンダクタンスｇｍ２を含まずに一定である項のうち、大きい成分としては、Ｒ１×Ｃ１とＲ１×Ｃ３が挙げられる。それとは別に、新たに発生するＲ４×Ｃ４の項の影響を小さくするためにＲ４を小さくし、ｇｍ３×Ｒ４＝２となるようにパラメータを調整すれば、式（１２）に示すとおりになる。ここで、無視できる項は除去した。 In Equation (8), which is the GB product of the operational amplifier 104 configured on the semiconductor substrate, a large component is examined for a term that does not depend on the denominator transconductance gm2. That is, of the terms that do not include transconductance gm2 and are constant, the larger components include R1 × C1 and R1 × C3. Separately, if R4 is reduced in order to reduce the influence of the newly generated R4 × C4 term, and the parameters are adjusted so that gm3 × R4 = 2, the equation (12) is obtained. Here, the negligible terms were removed.

式（１２）より、Ｃ４＝Ｃ１＋Ｃ３とすることで式（１３）に示すとおりになる。すなわち、動作点に依存しないパラメータのみで表され、動作点によらずにＧＢ積を一定にすることができる。ここで、小さい項を無視しｇｍ３×Ｒ４＝２に設定した。ただし、この設定は、一例であり、オペアンプ１０４の各パラメータの大きさに基づいて、負性容量生成回路４０を構成する各パラメータを、より最適にするように、自由に設定しても構わない。つまり、出力信号の歪を少なくするという本発明の目的を達成するための目標は、トランスコンダクタンスｇｍ２に依存せずにＧＢ積を一定にすることである。したがって、ＧＢ積を一定にするという目標を満足するように、トランスコンダクタンスｇｍ３，Ｒ４，Ｃ４のパラメータを適切に選べば良い。 From equation (12), it is as shown in equation (13) by setting C4 = C1 + C3. That is, it is represented only by parameters that do not depend on the operating point, and the GB product can be made constant regardless of the operating point. Here, gm3 × R4 = 2 was set while ignoring small terms. However, this setting is only an example, and the parameters constituting the negative capacitance generation circuit 40 may be set freely so as to be more optimized based on the size of each parameter of the operational amplifier 104. . That is, the goal for achieving the object of the present invention to reduce the distortion of the output signal is to make the GB product constant without depending on the transconductance gm2. Therefore, the parameters of transconductances gm3, R4, and C4 may be appropriately selected so as to satisfy the goal of making the GB product constant.

［ケース２：抵抗Ｒ２≦負荷抵抗Ｒｏの時］
この時、負荷抵抗Ｒｏが大きいため、出力電圧Ｖｏが、最大又は最小付近まで振れても、２段目のゲイン段に流れる電流はほとんど変わらず、トランスコンダクタンスｇｍ２もほとんど変わらない。つまり、トランスコンダクタンスｇｍ２は動作点によらず一定として近似できる。また、出力電圧Ｖｏが、最大又は最小付近まで振れた時、Ｒｘは小さくなる。しかし、負荷抵抗Ｒｏの方が大きいため、２段目のゲイン段２０の出力端子Ｏｕｔ２０に存在する合計抵抗Ｒ２は、出力電圧Ｖｏに依存して変動し、ほぼ出力負荷抵抗Ｒｘで決まる。つまり、Ｒ２＝Ｒｘとして近似でき、出力電圧Ｖｏが中心付近の電圧の時は抵抗Ｒ２が大きく、出力電圧Ｖｏがピーク付近の電圧の時は抵抗Ｒ２が小さくなる。 [Case 2: When resistance R2 ≦ load resistance Ro]
At this time, since the load resistance Ro is large, even if the output voltage Vo fluctuates to the maximum or near the minimum, the current flowing through the second gain stage is hardly changed, and the transconductance gm2 is hardly changed. That is, the transconductance gm2 can be approximated as being constant regardless of the operating point. Further, when the output voltage Vo fluctuates to the maximum or near the minimum, Rx becomes small. However, since the load resistance Ro is larger, the total resistance R2 existing at the output terminal Out20 of the second gain stage 20 varies depending on the output voltage Vo and is almost determined by the output load resistance Rx. That is, it can be approximated as R2 = Rx, and the resistance R2 is large when the output voltage Vo is near the center, and the resistance R2 is small when the output voltage Vo is near the peak.

ここで、従来のオペアンプ１０３のＧＢ積である式（７）に着目する。式（７）において、出力電圧Ｖｏが中心付近の電圧の時はＲ２が大きくなり、出力電圧Ｖｏがピーク付近の電圧の時はＲ２が小さくなり、他のパラメータは、ほぼ一定であることを考慮する。その結果、出力電圧Ｖｏが中心付近の電圧の時は、ＧＢ積が大きくなるとともにＤＣゲインＡｏも大きくなる。一方、出力電圧Ｖｏがピーク付近の電圧の時は、ＧＢ積が小さくなるとともにＤＣゲインＡｏも小さくなることが確認できる。この様子をボード線図に表すと図８に示すとおりになる。 Here, attention is paid to Expression (7) which is the GB product of the conventional operational amplifier 103. In Equation (7), when the output voltage Vo is a voltage near the center, R2 is large, and when the output voltage Vo is a voltage near the peak, R2 is small, and other parameters are considered to be substantially constant. To do. As a result, when the output voltage Vo is near the center, the GB product increases and the DC gain Ao also increases. On the other hand, when the output voltage Vo is near the peak, it can be confirmed that the GB product decreases and the DC gain Ao also decreases. This situation is represented in a Bode diagram as shown in FIG.

図８は、図３のオペアンプ１０３おけるケース２のオープンループ特性を説明するためのボード線図である。図８において、縦軸は、オペアンプ１０３のオープンループゲインＡを示し、横軸は、周波数を示している。なお、これら縦軸及び横軸は、両方ともに対数表示である。
つまり、式（７）において、分子はＲ２に比例して変動するのに対し、分母は、６つの項のうち、Ｒ２に比例して変動する項と、Ｒ２に依存せずに一定である項が存在する。これが、従来のオペアンプ１０３において、動作点によってＧＢ積が変動することの原因である。 FIG. 8 is a Bode diagram for explaining the open loop characteristics of case 2 in the operational amplifier 103 of FIG. In FIG. 8, the vertical axis indicates the open loop gain A of the operational amplifier 103, and the horizontal axis indicates the frequency. Both the vertical axis and the horizontal axis are logarithmic displays.
That is, in Equation (7), the numerator fluctuates in proportion to R2, while the denominator has six terms that vary in proportion to R2 and constant terms that do not depend on R2. Exists. This is the reason why the GB product fluctuates depending on the operating point in the conventional operational amplifier 103.

次に、本実施形態に係るオペアンプ１０４のＧＢ積である式（８）に着目する。式（８）において、ケース１の時と同様に、分母の最後に存在する負の項を利用することを考える。上述した、抵抗Ｒ２に依存せずに一定である項を、キャンセルするように、トランスコンダクタンスｇｍ３，抵抗Ｒ４，容量Ｃ４を選ぶことで、動作点によってＧＢ積が変動することを防ぐことができる。つまり、式（８）の分母を、抵抗Ｒ２に依存せずに一定である項の影響を小さくし、トータルとしてＲ２に比例させれば良いことになる。 Next, attention is focused on Expression (8) which is the GB product of the operational amplifier 104 according to the present embodiment. In Equation (8), as in Case 1, consider using the negative term that exists at the end of the denominator. By selecting the transconductance gm3, the resistor R4, and the capacitor C4 so as to cancel the above-described term that does not depend on the resistor R2, it is possible to prevent the GB product from fluctuating depending on the operating point. That is, the denominator of equation (8) may be made proportional to R2 as a total by reducing the influence of a constant term without depending on the resistance R2.

一般的に、半導体基板上に製造されるオペアンプの場合、Ｒ１＞＞Ｒ２となることが多い。そのため、式（８）の分母において、抵抗Ｒ２に依存せずに一定である項のうち大きい成分としては、Ｒ１×Ｃ１とＲ１×Ｃ３が挙げられる。ケース１の時と同様に、新たに発生するＲ４Ｃ４の項の影響を小さくするためにＲ４を小さくし、ｇｍ３×Ｒ４＝２となるようにパラメータを調整すれば、式（１４）に示すとおりになる。ここで、無視できる項は除去した。 In general, in the case of an operational amplifier manufactured on a semiconductor substrate, R1 >> R2 is often satisfied. Therefore, in the denominator of the equation (8), R1 × C1 and R1 × C3 are given as large components among the constant terms that do not depend on the resistance R2. As in the case 1, if R4 is reduced to reduce the influence of the newly generated R4C4 term and the parameters are adjusted so that gm3 × R4 = 2, the equation (14) is obtained. Become. Here, the negligible terms were removed.

式（１４）より、Ｃ４＝Ｃ１＋Ｃ３とすることで式（１５）に示すとおりになる。すなわち、動作点に依存しないパラメータのみで表され、動作点によらずにＧＢ積を一定とすることができる。ここで、小さい項を無視しｇｍ３×Ｒ４＝２と決めたが、これは説明をする上での一例であり、オペアンプ回路の各パラメータの大きさにより、負性容量生成回路４０を構成する各パラメータは自由に決めて良い。本発明の目的は、出力信号の歪を低減することであり、そのため、Ｒ２に依存せずにＧＢ積を一定にすることを目標としている。その目標を満足するように、トランスコンダクタンスｇｍ３、抵抗Ｒ４、容量Ｃ４のパラメータを適切に選べば良い。 From equation (14), it is as shown in equation (15) by setting C4 = C1 + C3. That is, it is represented only by parameters that do not depend on the operating point, and the GB product can be made constant regardless of the operating point. Here, gm3 × R4 = 2 was determined by ignoring the small terms, but this is an example for explanation, and each of the components constituting the negative capacitance generation circuit 40 is determined depending on the size of each parameter of the operational amplifier circuit. Parameters can be freely determined. The object of the present invention is to reduce the distortion of the output signal, and therefore aims to make the GB product constant without depending on R2. The parameters of transconductance gm3, resistor R4, and capacitor C4 may be appropriately selected so as to satisfy the target.

以上、２ケースに分けて説明したが、両ケース共に目標は同じである。すなわち、ＧＢ積が動作点に依存せず一定となるように負性容量生成回路４０のパラメータｇｍ３，Ｒ４，Ｃ４を選ぶことにより、出力信号の歪みを低減することが可能となる。 As described above, the explanation is divided into two cases, but the target is the same in both cases. That is, the distortion of the output signal can be reduced by selecting the parameters gm3, R4, and C4 of the negative capacitance generation circuit 40 so that the GB product becomes constant without depending on the operating point.

次に、負性容量生成回路４０の例を図９と図１０に示す。
図９は、図４のオペアンプおける負性容量生成回路の一例を説明するための回路図である。図９に示すように、負性容量生成回路４０は、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３，Ｑ４と、キャパシタＣとによって、入力端子Ｉｎ４０から入力した入力信号Ｖｃを増幅し、出力端子Ｏｕｔ４０から出力信号Ｖｄを出力する増幅器を構成している。電源電圧ＶＤＤとグランドＧＮＤとの間に、ＰＭＯＳトランジスタＱ１のソースＳからドレインＤと、ＮＭＯＳトランジスタＱ３のドレインＤからソースＳとの順に直列接続された電流経路５が介挿されている。同様に、電源電圧ＶＤＤとグランドＧＮＤとの間に、ＰＭＯＳトランジスタＱ２のソースＳからドレインＤと、ＮＭＯＳトランジスタＱ４のドレインＤからソースＳとの順に直列接続された電流経路６が介挿されている。 Next, an example of the negative capacitance generation circuit 40 is shown in FIGS.
FIG. 9 is a circuit diagram for explaining an example of the negative capacitance generation circuit in the operational amplifier of FIG. As shown in FIG. 9, the negative capacitance generation circuit 40 amplifies the input signal Vc input from the input terminal In40 by the PMOS transistors Q1 and Q2, the NMOS transistors Q3 and Q4, and the capacitor C, and outputs the output terminal Out40. Constitutes an amplifier that outputs an output signal Vd. A current path 5 connected in series from the source S to the drain D of the PMOS transistor Q1 and from the drain D to the source S of the NMOS transistor Q3 is interposed between the power supply voltage VDD and the ground GND. Similarly, a current path 6 connected in series from the source S to the drain D of the PMOS transistor Q2 and the drain D to the source S of the NMOS transistor Q4 is interposed between the power supply voltage VDD and the ground GND. .

ＰＭＯＳトランジスタＱ１，Ｑ２は、両方のゲートＧが、ＰＭＯＳトランジスタＱ１のドレインＤに接続されるとともに、それぞれのソースＳを電源電圧ＶＤＤに共通接続している。またＮＭＯＳトランジスタＱ３，Ｑ４それぞれのドレインＤは、ＰＭＯＳトランジスタＱ１，Ｑ２それぞれのドレインＤに接続されるとともに、それぞれのソースＳをグランドＧＮＤに共通接続している。そして、ＮＭＯＳトランジスタＱ３のゲートＧが、入力信号Ｖｃを入力する入力端子Ｉｎ４０を構成している。また、ＮＭＯＳトランジスタＱ４は、そのゲートＧとドレインＤとが接続され、その接続点が出力信号Ｖｄを出力する出力端子Ｏｕｔ４０を構成している。これら、入力端子Ｉｎ４０と出力端子Ｏｕｔ４０との間に、キャパシタＣが介挿されている。 In the PMOS transistors Q1 and Q2, both gates G are connected to the drain D of the PMOS transistor Q1, and the sources S are commonly connected to the power supply voltage VDD. The drains D of the NMOS transistors Q3 and Q4 are connected to the drains D of the PMOS transistors Q1 and Q2, respectively, and the sources S are commonly connected to the ground GND. The gate G of the NMOS transistor Q3 constitutes an input terminal In40 for inputting the input signal Vc. Also, the NMOS transistor Q4 has its gate G and drain D connected, and the connection point constitutes an output terminal Out40 that outputs the output signal Vd. A capacitor C is interposed between the input terminal In40 and the output terminal Out40.

負性容量生成回路４０は、２つのＰＭＯＳトランジスタＱ１，Ｑ２と、２つのＮＭＯＳトランジスタＱ３，Ｑ４とを適切に組み合わせて用いることにより、正極性のゲインを得ることができる。つまり、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のサイズが適切に設定されていることによって、入力信号Ｖｃに対して同じ極性となるように、出力信号Ｖｄを増幅することができる。この正極性のゲインが１よりも大きい場合、入力信号Ｖｃと出力信号Ｖｄの間にキャパシタＣを挿入することで、入力側から見ると等価的に負性容量として見ることができ、負性容量生成回路となる。なお、図９ではＮＭＯＳトランジスタＱ４は抵抗Ｒとみなすことができる。 The negative capacitance generation circuit 40 can obtain a positive gain by using two PMOS transistors Q1 and Q2 and two NMOS transistors Q3 and Q4 in an appropriate combination. That is, when the sizes of the four transistors Q1, Q2, Q3, and Q4 are appropriately set, the output signal Vd can be amplified so as to have the same polarity with respect to the input signal Vc. When this positive gain is larger than 1, by inserting a capacitor C between the input signal Vc and the output signal Vd, it can be viewed as a negative capacitance equivalently when viewed from the input side. It becomes a generation circuit. In FIG. 9, the NMOS transistor Q4 can be regarded as a resistor R.

図１０は、図９の負性容量生成回路の変形例を説明するための回路図である。図１０に示すように、図９で示した負性容量生成回路４０におけるＮＭＯＳトランジスタＱ４を抵抗Ｒに置き換えた負性容量生成回路４１であり、図９の負性容量生成回路４０とほぼ同様の機能を有する。すなわち、負性容量生成回路４１は、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３と、キャパシタＣと、抵抗Ｒとによって、入力端子Ｉｎ４１から入力した入力信号Ｖｃを増幅し、出力端子Ｏｕｔ４１から出力信号Ｖｄを出力する増幅器を構成している。このように、図９に示した負性容量生成回路４０を構成する４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のうち、抵抗とみなすことができる一つを、図１０に示す負性容量生成回路４１のように、トランジスタから抵抗に置き換えても構わない。 FIG. 10 is a circuit diagram for explaining a modification of the negative capacitance generation circuit of FIG. As shown in FIG. 10, a negative capacitance generation circuit 41 in which the NMOS transistor Q4 in the negative capacitance generation circuit 40 shown in FIG. 9 is replaced with a resistor R, which is substantially the same as the negative capacitance generation circuit 40 of FIG. It has a function. That is, the negative capacitance generation circuit 41 amplifies the input signal Vc input from the input terminal In41 by the PMOS transistors Q1 and Q2, the NMOS transistor Q3, the capacitor C, and the resistor R, and outputs the output signal from the output terminal Out41. An amplifier that outputs Vd is configured. As described above, one of the four transistors Q1, Q2, Q3, and Q4 constituting the negative capacitance generation circuit 40 shown in FIG. 9 can be regarded as a resistor, and the negative capacitance generation circuit shown in FIG. As in 41, a transistor may be replaced with a resistor.

以上のように、本発明によれば、負帰還をかけたオペアンプ回路において、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインＡの非線形性によって生じる出力信号の歪みを少なくし、ＧＢ積が補正されたオペアンプ回路を実現できる。
また、オペアンプ回路において、動作点によって変動するＧＢ積を補正することが可能である。また、この補正に必要な負性容量生成回路を、電圧依存電流源と抵抗及びキャパシタにより構成することができる。 As described above, according to the present invention, in the operational amplifier circuit to which negative feedback is applied, the distortion of the output signal caused by the non-linearity of the open loop gain A is reduced without significantly increasing the current and degrading the stability. , The operational amplifier circuit with the corrected GB product can be realized.
In the operational amplifier circuit, it is possible to correct the GB product that varies depending on the operating point. Further, the negative capacitance generation circuit necessary for this correction can be constituted by a voltage dependent current source, a resistor and a capacitor.

なお、上記実施形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載が無い限り、これらの形態に限られるものではない。例えば、オペアンプを構成するトランジスタは、ＭＯＳトランジスタとバイポーラトランジスタのどちらかに限ったものではなく、図４に示したオペアンプの小信号等価回路に近似できる回路であれば良い。その増幅回路は反転増幅回路に限ったものではなく、同様の歪み軽減効果のある構成であれば、非反転増幅回路や他の接続方式でも良い。また、オペアンプは、シングルエンドと全差動のどちらかに限ったものではなく、図４に示したオペアンプの小信号等価回路に近似できるオペアンプであれば良い。回路構成は、２段のゲイン段からなるオペアンプに限ったものではなく、負性容量生成回路を用い、同様の考え方でＧＢ積を一定に保ち、出力信号の歪みを少なくするオペアンプであれば、オペアンプのゲイン段はいくつあっても良い。 The above embodiment is a preferable specific example of the present invention, and various technically preferable limitations are given. However, the scope of the present invention is described in particular in the above description to limit the present invention. Unless there is, it is not restricted to these forms. For example, the transistor constituting the operational amplifier is not limited to either a MOS transistor or a bipolar transistor, and may be any circuit that can approximate the small signal equivalent circuit of the operational amplifier shown in FIG. The amplifier circuit is not limited to the inverting amplifier circuit, and may be a non-inverting amplifier circuit or another connection method as long as the same distortion reduction effect is achieved. Further, the operational amplifier is not limited to either single-ended or fully differential, but may be any operational amplifier that can approximate the small signal equivalent circuit of the operational amplifier shown in FIG. The circuit configuration is not limited to an operational amplifier consisting of two gain stages, but if it is an operational amplifier that uses a negative capacitance generation circuit, keeps the GB product constant in the same way, and reduces distortion of the output signal, There may be any number of operational amplifier gain stages.

１，４，１０３，１０４オペアンプ
２帰還回路
３減算器
５，６電流経路
４０，４１負性容量生成回路
１０１，１０２オペアンプ回路 1, 4, 103, 104 Operational amplifier 2 Feedback circuit 3 Subtractors 5, 6 Current path 40, 41 Negative capacitance generation circuit 101, 102 Operational amplifier circuit

Claims

In an operational amplifier that consists of input and output terminals of multiple gain stages, and that feeds back the output signal of the final gain stage to the input terminal,
An operational amplifier, comprising: a negative capacitance generation circuit connected to either the input terminal or the output terminal of the plurality of gain stages.

2. The operational amplifier according to claim 1, wherein the plurality of gain stages are configured in two stages by a first gain stage and a second gain stage.

The operational amplifier according to claim 1, wherein the negative capacitance generation circuit is connected to an output terminal of the first gain stage.

A phase compensation circuit is provided between the output terminal of the first gain stage and the output terminal of the second gain stage, and the phase compensation circuit has a third resistor and a third capacitor connected in series. The operational amplifier according to claim 1, wherein the third capacitor has a predetermined phase compensation capacitance value.

The absolute value of the negative capacitance generated by the negative capacitance generation circuit is at least one of a parasitic capacitance value present at the output terminal of the first gain stage and the phase compensation capacitance value of the third capacitor. The operational amplifier according to claim 4, wherein

The absolute value of the negative capacitance generated by the negative capacitance generation circuit is the sum of the parasitic capacitance value present at the output terminal of the first gain stage and the phase compensation capacitance value of the third capacitor. The operational amplifier according to claim 4, wherein the operational amplifiers are equal.

The negative capacitance generation circuit includes a voltage dependent current source, a fourth resistor connected between the output terminal of the voltage dependent current source and the ground, and an input terminal and an output terminal of the voltage dependent current source. The operational amplifier according to claim 1, wherein the operational amplifier is configured by a fourth capacitor connected therebetween.

In the negative capacitance generation circuit, the product of the transconductance of the voltage-dependent current source and the resistance value of the fourth resistor is 2, and the capacitance value of the fourth capacitor is the parasitic capacitance value, The operational amplifier according to claim 7, wherein the operational amplifier is equal to a sum of the phase compensation capacitance value of the third capacitor.

In the negative capacitance generation circuit, the operating point changes in the following relational expression GBw of the GB product,

(Gm1 is the transconductance of the voltage-dependent current source constituting the first gain stage, gm2 is the transconductance of the voltage-dependent current source constituting the second gain stage, and gm3 is the negative capacitance generating circuit. The transconductance of the voltage-dependent current source, R1 is the first resistor existing between the output terminal of the first gain stage and the ground, and R2 is between the output terminal of the second gain stage and the ground. The second resistor existing, R3 is the third resistor constituting the phase compensation circuit, R4 is the fourth resistor existing between the output terminal of the negative capacitance generation circuit and the ground, and C1 is the gain of the first stage. The first capacitor existing between the output terminal of the stage and the ground, C2 is the second capacitor existing between the output terminal of the second gain stage and the ground, and C3 is the first capacitor constituting the phase compensation circuit. Three Yapashita, C4 denotes the fourth capacitor to be inserted between the output terminal of the output terminal of the gain stage of the first stage and the negative capacitance generating circuit.)
Even when the transconductance of the voltage-dependent current source constituting the second gain stage and the resistance value of the second resistor existing between the output terminal of the second gain stage and the ground fluctuate. The capacitance value of the fourth capacitor, the transconductance of the voltage-dependent current source constituting the negative capacitance generation circuit, and the resistance of the fourth resistor so as to satisfy the condition for making the GB product constant The operational amplifier according to claim 7 or 8, wherein the value is set numerically.

In an operational amplifier that consists of input terminals and output terminals of multiple gain stages, and that feeds back the output signal of the final gain stage to the input terminal,
A negative capacitance generation circuit connected to the output terminal of the first gain stage;
A phase compensation circuit between the output terminal of the first gain stage and the output terminal of the second gain stage;
The phase compensation circuit is configured by connecting a third resistor and a third capacitor in series, and has a predetermined phase compensation capacitance value.
The absolute value of the negative capacitance generated by the negative capacitance generation circuit is at least one of a parasitic capacitance value present at the output terminal of the first gain stage and the phase compensation capacitance value of the third capacitor. An operational amplifier characterized by being equal to