JP2014143269A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法に適用して有効な技術に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a method for manufacturing a semiconductor device using an SOI (Silicon On Insulator) substrate.
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、Ｓｉ（シリコン）などの半導体からなる支持基板上にＢＯＸ（Buried Oxide）層が形成され、ＢＯＸ層上にシリコン層が形成された基板である。 Currently, semiconductor devices using an SOI substrate are used as semiconductor devices capable of suppressing the generation of parasitic capacitance. The SOI substrate is a substrate in which a BOX (Buried Oxide) layer is formed on a support substrate made of a semiconductor such as Si (silicon), and a silicon layer is formed on the BOX layer.
このＳＯＩ基板上に形成したＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Ｔransistor、電界効果トランジスタ）は、シリコン層に形成された拡散領域に起因する寄生容量を低減することができる。このため、このようなＭＩＳＦＥＴを用いて構成される回路の動作速度向上と低消費電力化を図ることができる。 A MISFET (Metal-Insulator-Semiconductor Field Effect Transistor) formed on the SOI substrate can reduce parasitic capacitance due to a diffusion region formed in the silicon layer. Therefore, it is possible to improve the operation speed and reduce the power consumption of a circuit configured using such a MISFET.
ここで、ＳＯＩ基板を用いて半導体装置を形成する場合、上記シリコン層に形成されるＳＯＩ−ＭＩＳＦＥＴと、ＢＯＸ層とシリコン層とを除去した支持基板（いわゆる、バルク基板）に形成されるバルクＭＩＳＦＥＴとが混載される場合がある。なお、ＳＯＩ−ＭＩＳＦＥＴとするか、バルクＭＩＳＦＥＴとするかは、要求される回路機能に応じて適宜選択される。 Here, when a semiconductor device is formed using an SOI substrate, an SOI-MISFET formed on the silicon layer, and a bulk MISFET formed on a support substrate (so-called bulk substrate) from which the BOX layer and the silicon layer are removed. May be mixed. Note that whether the SOI-MISFET or the bulk MISFET is selected is appropriately selected according to a required circuit function.
例えば、下記特許文献１（特開２００９−１４７２９７号公報）には、ＳＯＩ基板（４）を用い、ＳＯＩ層（１）を小電力回路部（Ｒ１）とし、支持層（２）を大電力回路部（Ｒ２）とした半導体装置が開示されている。そして、この半導体装置の製造工程の説明において、ＳＯＩ基板（４）に対してトレンチ（５）を形成し、トレンチ（５）内を絶縁膜（６）にて埋め込んだトレンチ分離部（７）を形成する工程が開示されている。さらに、この後、エッチングにより大電力回路部（Ｒ２）においてＳＯＩ層（１）および埋込酸化膜（３）を除去する工程が開示されている（［００４６］〜［００４９］段落、図２、図３参照）。 For example, in the following Patent Document 1 (Japanese Patent Application Laid-Open No. 2009-147297), an SOI substrate (4) is used, the SOI layer (1) is a small power circuit portion (R1), and the support layer (2) is a high power circuit. A semiconductor device as the portion (R2) is disclosed. In the description of the manufacturing process of the semiconductor device, the trench isolation portion (7) in which the trench (5) is formed in the SOI substrate (4) and the trench (5) is filled with the insulating film (6) is formed. A forming step is disclosed. Further, a process of removing the SOI layer (1) and the buried oxide film (3) in the high power circuit section (R2) by etching is disclosed (paragraphs [0046] to [0049], FIG. (See FIG. 3).
また、下記特許文献２（特開２００７−３０５９４２号公報）には、ＳＯＩ領域とバルク領域とを半導体基板（１）に有する半導体装置が開示されている。そして、この半導体装置の製造工程の説明において、バルク領域にＬＯＣＯＳ膜（５）を形成する工程、ＳＯＩ領域の半導体基板（１）にＳＯＩ構造を形成する工程、およびその一部がＳＯＩ領域とバルク領域の境界に跨るトレンチ溝（ｈ１）に埋め込まれた支持体（６１）を成膜する工程が開示されている（［００１７］〜［００２９］段落、図６参照）。 Patent Document 2 (Japanese Patent Laid-Open No. 2007-305942) below discloses a semiconductor device having an SOI region and a bulk region on a semiconductor substrate (1). In the description of the manufacturing process of the semiconductor device, the step of forming the LOCOS film (5) in the bulk region, the step of forming the SOI structure on the semiconductor substrate (1) in the SOI region, and a part thereof include the SOI region and the bulk. A process of forming a support (61) embedded in a trench groove (h1) straddling the boundary of a region is disclosed (see paragraphs [0017] to [0029], FIG. 6).
なお、本欄において、（括弧）内は、各特許文献に記載の符号等を示す。 In addition, in this column, the numbers in parentheses indicate the symbols and the like described in each patent document.
本発明者は、上記ＳＯＩ−ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとを混載した半導体装置の研究開発に従事している。 The present inventor is engaged in research and development of a semiconductor device in which the SOI-MISFET and the bulk MISFET are mixedly mounted.
上記半導体装置について検討いたところ、ＳＯＩ−ＭＩＳＦＥＴの形成領域において、リーク電流の増加などの半導体装置の特性の劣化が生じているものが確認された。このように、ＳＯＩ基板を用いた半導体装置について更なる改善の余地があることが判明した。 As a result of examining the semiconductor device, it was confirmed that the characteristics of the semiconductor device deteriorated such as an increase in leakage current in the SOI-MISFET formation region. Thus, it has been found that there is room for further improvement in a semiconductor device using an SOI substrate.
上記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features will become apparent from the description of the specification and the accompanying drawings.
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば、次のとおりである。 An outline of representative ones of the embodiments disclosed in the present application will be briefly described as follows.
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、第１領域の第１溝に埋め込まれた絶縁膜および第２領域の第２溝に埋め込まれた絶縁膜のうち、第２溝に埋め込まれた絶縁膜の上部を後退させ、第１溝の絶縁膜の上面より第２溝の絶縁膜の上面を低く形成する。その後、第１領域および第２領域にＭＩＳＦＥＴなどの素子を形成する。 A manufacturing method of a semiconductor device shown in a typical embodiment disclosed in the present application includes an insulating film embedded in a first groove in a first region and an insulating film embedded in a second groove in a second region. Then, the upper part of the insulating film embedded in the second groove is retreated, and the upper surface of the insulating film in the second groove is formed lower than the upper surface of the insulating film in the first groove. Thereafter, elements such as MISFETs are formed in the first region and the second region.
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、半導体装置の特性を向上させることができる。 According to the method for manufacturing a semiconductor device shown in the following representative embodiment disclosed in the present application, the characteristics of the semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Are partly or entirely modified, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。 Furthermore, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same or related reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. In addition, when there are a plurality of similar members (parts), a symbol may be added to the generic symbol to indicate an individual or specific part. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。 In the cross-sectional view and the plan view, the size of each part does not correspond to the actual device, and a specific part may be displayed relatively large for easy understanding of the drawing. Even when the cross-sectional view and the plan view correspond to each other, a specific part may be displayed relatively large in order to make the drawing easy to understand.
（実施の形態１）
［構造説明］
図１〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。まず、本実施の形態の半導体装置の製造工程を示す断面図の一つである図２３を参照しながら本実施の形態の半導体装置の構成について説明する。
(Embodiment 1)
[Description of structure]
1 to 25 are cross-sectional views showing the manufacturing process of the semiconductor device of the present embodiment. First, the configuration of the semiconductor device of the present embodiment will be described with reference to FIG. 23 which is one of cross-sectional views showing the manufacturing process of the semiconductor device of the present embodiment.
図２３に示すように、本実施の形態の半導体装置は、ＳＯＩ基板ＳＵＢのＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）と、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）とを有する。低耐圧ＭＩＳＦＥＴ（ＬＴ）は、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成され、高耐圧ＭＩＳＦＥＴ（ＨＴ）は、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される。ここでは、ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）として、ｎチャネル型ＭＩＳＦＥＴを例示しているが、各領域（ＳＡ、ＬＡ、ＨＡ）にｐチャネル型ＭＩＳＦＥＴ、または、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。 As shown in FIG. 23, the semiconductor device of the present embodiment includes an SOI-MISFET (ST) formed in the SOI region SA of the SOI substrate SUB, a low breakdown voltage MISFET (LT) formed in the bulk region BA, and a high voltage. A withstand voltage MISFET (HT). The low breakdown voltage MISFET (LT) is formed in the low breakdown voltage MISFET formation region LA in the bulk region BA, and the high breakdown voltage MISFET (HT) is formed in the high breakdown voltage MISFET formation region HA in the bulk region BA. Here, an n-channel type MISFET is exemplified as the MISFET (ST, LT, HT). However, a p-channel type MISFET or an n-channel type MISFET and a p-channel type MISFET are provided in each region (SA, LA, HA). Both may be formed.
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）が形成されている。 In the SOI region SA, a silicon layer (also referred to as an SOI layer or a semiconductor layer) SR is disposed on the support substrate S via an insulating layer BOX. An SOI-MISFET (ST) is formed on the main surface of the silicon layer SR.
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）が形成されている。 In the bulk region BA, the insulating layer BOX and the silicon layer SR on the support substrate S are not formed. Therefore, the low breakdown voltage MISFET (LT) and the high breakdown voltage MISFET (HT) are formed on the main surface of the support substrate S.
ここで、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、例えば、ロジック回路またはＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）などに用いられ、比較的、低圧の電位により駆動されるＭＩＳＦＥＴである。特に、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、高速動作が可能で、低消費電力であるため、このような要求が高いロジック回路またはＳＲＡＭなどに用いられる。 Here, the SOI-MISFET (ST) formed in the SOI region SA is used, for example, in a logic circuit or SRAM (Static Random Access Memory), and is driven by a relatively low potential. MISFET. In particular, the SOI-MISFET (ST) formed in the SOI region SA can be operated at high speed and has low power consumption. Therefore, the SOI-MISFET (ST) is used in a logic circuit or SRAM that has such a high requirement.
また、バルク領域ＢＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）は、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。このうち、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）は、比較的、低圧の電位（例えば、１．８Ｖ程度）により駆動されるＭＩＳＦＥＴである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される高耐圧ＭＩＳＦＥＴ（ＨＴ）は、比較的、高圧の電位（例えば、３．３Ｖ程度）により駆動されるＭＩＳＦＥＴである。 Further, the low withstand voltage MISFET (LT) and the high withstand voltage MISFET (HT) formed in the bulk region BA are used in, for example, an input / output circuit (also referred to as an I / O circuit). Among these, the low breakdown voltage MISFET (LT) formed in the low breakdown voltage MISFET formation region LA is a MISFET driven by a relatively low voltage potential (for example, about 1.8 V). Further, the high breakdown voltage MISFET (HT) formed in the high breakdown voltage MISFET formation region HA is a MISFET driven by a relatively high voltage potential (for example, about 3.3 V).
ＳＯＩ基板ＳＵＢの支持基板Ｓは、例えば、ｐ型のＳｉ（シリコン）からなる半導体基板である。また、絶縁層ＢＯＸは、例えば、酸化シリコン膜よりなる。また、この絶縁層ＢＯＸ上には、半導体層として、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなるシリコン層ＳＲが配置されている。 The support substrate S of the SOI substrate SUB is a semiconductor substrate made of, for example, p-type Si (silicon). The insulating layer BOX is made of, for example, a silicon oxide film. On the insulating layer BOX, a silicon layer SR made of single crystal silicon having a resistance of, for example, about 1 to 10 Ωcm is disposed as a semiconductor layer.
前述したように、バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが除去されている。 As described above, in the bulk region BA, the insulating layer BOX and the silicon layer SR on the support substrate S are removed.
また、ＳＯＩ領域ＳＡ、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡのそれぞれの境界には、素子分離絶縁膜ＳＴＩが配置されている。この素子分離絶縁膜ＳＴＩは、例えば、素子分離溝Ｔに埋め込まれた酸化シリコン膜などの絶縁膜よりなる。また、ＳＯＩ領域ＳＡにおいて、素子分離絶縁膜ＳＴＩの上面は、シリコン層ＳＲの上面よりも高い領域に位置し、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの上面は、支持基板Ｓの上面よりも高い領域に位置している。また、素子分離絶縁膜ＳＴＩの底面は、絶縁層ＢＯＸの底面より深い領域であって、支持基板Ｓの途中の深さまで達している。 In addition, an element isolation insulating film STI is disposed at each boundary of the SOI region SA, the low breakdown voltage MISFET formation region LA, and the high breakdown voltage MISFET formation region HA. The element isolation insulating film STI is made of, for example, an insulating film such as a silicon oxide film embedded in the element isolation trench T. In the SOI region SA, the upper surface of the element isolation insulating film STI is positioned higher than the upper surface of the silicon layer SR. In the bulk region BA, the upper surface of the element isolation insulating film STI is higher than the upper surface of the support substrate S. Located in high area. In addition, the bottom surface of the element isolation insulating film STI is a region deeper than the bottom surface of the insulating layer BOX and reaches a depth in the middle of the support substrate S.
ＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩａを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。 The SOI-MISFET (ST) formed in the SOI region SA includes a gate electrode GE formed on the silicon layer SR via the gate insulating film GIa, and a source formed in the silicon layer SR on both sides of the gate electrode GE. And a drain region. These source and drain regions are the source and drain regions of the LDD structure. Therefore, the source and drain regions are self-aligned with respect to a composite of the n-type low-concentration impurity region NM formed in a self-aligned manner with respect to the gate electrode GE and the gate electrode GE and the sidewall film SW on the side wall thereof. The n-type high concentration impurity region NP is formed. A channel forming region is formed between the source and drain regions, that is, between the n-type low concentration impurity regions NM on both sides of the gate electrode GE.
なお、本実施の形態においては、ｎ型の低濃度不純物領域ＮＭ上にエピタキシャル層ＥＰが形成され、ｎ型の高濃度不純物領域ＮＰは、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高い。なお、ｎ型の高濃度不純物領域ＮＰを、ｎ型の不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｎ型の低濃度不純物領域ＮＭのみが形成される。 In the present embodiment, the epitaxial layer EP is formed on the n-type low-concentration impurity region NM, and the n-type high-concentration impurity region NP includes n-type impurities (for example, phosphorus (P) or arsenic (As). )) And an epitaxial layer EP and a silicon layer SR. The n-type high concentration impurity region NP has a higher impurity concentration than the n-type low concentration impurity region NM. Note that the n-type high-concentration impurity region NP may be configured only by the epitaxial layer EP containing the n-type impurity. In this case, only the n-type low concentration impurity region NM is formed in the silicon layer SR.
バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）は、支持基板Ｓ上にゲート絶縁膜ＧＩｂを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板Ｓ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高く、その底面は、ｎ型の低濃度不純物領域ＮＭの底面よりも深い位置に位置する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。 The low breakdown voltage MISFET (LT) formed in the bulk region BA includes a gate electrode GE formed on the support substrate S via the gate insulating film GIb, and a source formed in the support substrate S on both sides of the gate electrode GE. And a drain region. These source and drain regions are the source and drain regions of the LDD structure. Therefore, the source and drain regions are self-aligned with respect to a composite of the n-type low-concentration impurity region NM formed in a self-aligned manner with respect to the gate electrode GE and the gate electrode GE and the sidewall film SW on the side wall thereof. The n-type high concentration impurity region NP is formed. The n-type high-concentration impurity region NP has a higher impurity concentration than the n-type low-concentration impurity region NM, and the bottom surface thereof is located deeper than the bottom surface of the n-type low-concentration impurity region NM. A channel forming region is formed between the source and drain regions, that is, between the n-type low concentration impurity regions NM on both sides of the gate electrode GE.
バルク領域ＢＡに形成された高耐圧ＭＩＳＦＥＴ（ＨＴ）は、支持基板Ｓ上にゲート絶縁膜ＧＩｃを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板Ｓ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高く、その底面は、ｎ型の低濃度不純物領域ＮＭの底面よりも深い位置に位置する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。 The high breakdown voltage MISFET (HT) formed in the bulk region BA includes a gate electrode GE formed on the support substrate S via a gate insulating film GIc, and a source formed in the support substrate S on both sides of the gate electrode GE. And a drain region. These source and drain regions are the source and drain regions of the LDD structure. Therefore, the source and drain regions are self-aligned with respect to a composite of the n-type low-concentration impurity region NM formed in a self-aligned manner with respect to the gate electrode GE and the gate electrode GE and the sidewall film SW on the side wall thereof. The n-type high concentration impurity region NP is formed. The n-type high-concentration impurity region NP has a higher impurity concentration than the n-type low-concentration impurity region NM, and the bottom surface thereof is located deeper than the bottom surface of the n-type low-concentration impurity region NM. A channel forming region is formed between the source and drain regions, that is, between the n-type low concentration impurity regions NM on both sides of the gate electrode GE.
ここで、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃの膜厚は、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂの膜厚より大きく、また、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃの膜厚は、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａの膜厚より大きい。 Here, the thickness of the gate insulating film GIc of the high breakdown voltage MISFET (HT) is larger than the thickness of the gate insulating film GIb of the low breakdown voltage MISFET (LT), and the thickness of the gate insulating film GIc of the high breakdown voltage MISFET (HT). The film thickness is larger than the film thickness of the gate insulating film GIa of the SOI-MISFET (ST).
また、図２５に示すように、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート電極ＧＥおよびソース、ドレイン領域（ここでは、ｎ型の高濃度不純物領域ＮＰ）の上部には金属シリサイド層ＳＩＬが形成されている。また、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上には、層間絶縁膜ＩＬ１を介して配線Ｍ１が形成されている。この配線Ｍ１と上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のソース、ドレイン領域上の金属シリサイド層ＳＩＬとは、層間絶縁膜ＩＬ１中に形成されたプラグＰ１を介して接続されている。 Further, as shown in FIG. 25, a metal silicide layer SIL is formed on the gate electrode GE and source / drain regions (here, n-type high concentration impurity region NP) of the MISFET (ST, LT, HT). Has been. Further, a wiring M1 is formed on the MISFET (ST, LT, HT) via an interlayer insulating film IL1. The wiring M1 and the metal silicide layer SIL on the source and drain regions of the MISFET (ST, LT, HT) are connected through a plug P1 formed in the interlayer insulating film IL1.
［製法説明］
次いで、図１〜図２５を参照しながら本実施の形態の半導体装置の製造工程を説明する。
[Product description]
Next, the manufacturing process of the semiconductor device according to the present embodiment will be described with reference to FIGS.
図１に示すように、基板として、例えば、ＳＯＩ基板ＳＵＢを準備する。ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。支持基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば膜厚１０〜２０ｎｍ程度の酸化シリコン膜である。シリコン層ＳＲは、例えば、１〜１０Ωｃｍ程度の抵抗を有する膜厚１０〜２０ｎｍ程度の単結晶シリコンからなる。 As shown in FIG. 1, for example, an SOI substrate SUB is prepared as a substrate. The SOI substrate SUB includes a support substrate (also referred to as a semiconductor substrate) S, an insulating layer (also referred to as a buried insulating layer) BOX formed on the support substrate S, and a silicon layer (semiconductor layer) formed on the insulating layer BOX. SR, also referred to as a semiconductor film, a thin film semiconductor film, or a thin film semiconductor region). The support substrate S is, for example, a p-type single crystal silicon substrate. The insulating layer BOX is a silicon oxide film having a thickness of about 10 to 20 nm, for example. The silicon layer SR is made of, for example, single crystal silicon having a thickness of about 10 to 20 nm and having a resistance of about 1 to 10 Ωcm.
このＳＯＩ基板ＳＵＢの形成方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。Ｓｉからなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に絶縁層ＢＯＸを形成する。この場合、絶縁層ＢＯＸ上に残存するＳｉの薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の半導体基板が支持基板Ｓとなる。また、貼り合わせ法によりＳＯＩ基板ＳＵＢを形成してもよい。例えば、Ｓｉからなる第１半導体基板の表面を酸化し、絶縁層ＢＯＸを形成した後、Ｓｉからなる第２半導体基板を高温下で圧着することにより貼り合わせる。この後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の第１半導体基板が支持基板Ｓとなる。 Although there is no restriction | limiting in the formation method of this SOI substrate SUB, For example, it can form by the SIMOX (Silicon Implanted Oxide) method. O 2 (oxygen) is ion-implanted with high energy into the main surface of the semiconductor substrate made of Si, and Si (silicon) and oxygen are combined by subsequent heat treatment, so that the insulating layer BOX is slightly deeper than the surface of the semiconductor substrate. Form. In this case, the Si thin film remaining on the insulating layer BOX becomes the silicon layer SR, and the semiconductor substrate under the insulating layer BOX becomes the support substrate S. Further, the SOI substrate SUB may be formed by a bonding method. For example, after oxidizing the surface of the 1st semiconductor substrate which consists of Si and forming insulating layer BOX, it bonds together by crimping | bonding the 2nd semiconductor substrate which consists of Si under high temperature. Thereafter, the second semiconductor substrate is thinned. In this case, the thin film of the second semiconductor substrate remaining on the insulating layer BOX becomes the silicon layer SR, and the first semiconductor substrate below the insulating layer BOX becomes the support substrate S.
このＳＯＩ基板ＳＵＢは、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。 This SOI substrate SUB has an SOI region SA and a bulk region BA. The bulk region BA has a low breakdown voltage MISFET formation region LA and a high breakdown voltage MISFET formation region HA.
次いで、図２〜図６に示すように、ＳＯＩ基板ＳＵＢのシリコン層ＳＲ中に素子分離絶縁膜ＳＴＩを形成する。この素子分離絶縁膜は、ＳＴＩ（shallow trench isolation）法を用いて形成される。 Next, as illustrated in FIGS. 2 to 6, an element isolation insulating film STI is formed in the silicon layer SR of the SOI substrate SUB. This element isolation insulating film is formed using an STI (shallow trench isolation) method.
図２に示すように、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、薄いパッド酸化膜Ｐａｄを熱酸化により形成する。このパッド酸化膜Ｐａｄを、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）とハードマスクとの間に形成することにより、これらを直接積層させる場合と比較し、積層膜のストレスを緩和することができる。次いで、このパッド酸化膜Ｐａｄ上に、ハードマスク膜として例えば窒化シリコン膜ＳＮをＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積する。 As shown in FIG. 2, a thin pad oxide film Pad is formed on the SOI substrate SUB (silicon layer SR) by thermal oxidation. By forming the pad oxide film Pad between the SOI substrate SUB (silicon layer SR) and the hard mask, the stress of the laminated film can be reduced as compared with the case where these are directly laminated. Next, a silicon nitride film SN, for example, is deposited as a hard mask film on the pad oxide film Pad by using a CVD (Chemical Vapor Deposition) method or the like.
次いで、図３に示すように、フォトリソグラフィ技術を使用して、窒化シリコン膜ＳＮ上に、素子分離絶縁膜ＳＴＩの形成領域を開口したフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄをエッチングする。フォトリソグラフィ技術とは、被エッチング膜（ここでは、窒化シリコン膜ＳＮ等）上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜（マスク膜）を形成する技術をいう。このフォトレジスト膜（マスク膜）をマスクとして、被エッチング膜をエッチングすることで、所望の形状の被エッチング膜を得ることができる。フォトレジスト膜（マスク膜）は、この後、除去される。このフォトレジスト膜を形成からフォトレジスト膜を形成の除去までの一連の工程をパターニングと呼ぶことがある。 Next, as shown in FIG. 3, a photolithography technique is used to form a photoresist film (not shown) having an opening for forming the element isolation insulating film STI on the silicon nitride film SN. Using the film as a mask, the silicon nitride film SN and the pad oxide film Pad are etched. The photolithography technique is a photoresist film (mask film) having a desired shape by forming a photoresist film on a film to be etched (here, a silicon nitride film SN, etc.), and exposing and developing the photoresist film. The technology to form. By etching the film to be etched using the photoresist film (mask film) as a mask, the film to be etched having a desired shape can be obtained. Thereafter, the photoresist film (mask film) is removed. A series of steps from forming the photoresist film to removing the photoresist film may be called patterning.
次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。これにより、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、素子分離絶縁膜ＳＴＩの形成領域を開口した窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄの積層膜が形成される。 Next, the photoresist film (not shown) is removed by ashing or the like. As a result, a stacked film of the silicon nitride film SN and the pad oxide film Pad having an opening in the formation region of the element isolation insulating film STI is formed on the SOI substrate SUB (silicon layer SR).
次いで、図４に示すように、窒化シリコン膜ＳＮをマスクとして、シリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝Ｔを形成する。このように、素子分離溝Ｔは、シリコン層ＳＲおよび絶縁層ＢＯＸを貫通し、支持基板Ｓの途中まで到達する。言い換えれば、素子分離溝Ｔの底部は、絶縁層ＢＯＸの底部（底面）よりも深い位置に位置する。 Next, as illustrated in FIG. 4, the element isolation trench T is formed by etching the silicon layer SR, the insulating layer BOX, and a part of the support substrate S using the silicon nitride film SN as a mask. As described above, the element isolation trench T penetrates the silicon layer SR and the insulating layer BOX and reaches part of the support substrate S. In other words, the bottom of the element isolation trench T is positioned deeper than the bottom (bottom) of the insulating layer BOX.
次いで、図５に示すように、窒化シリコン膜ＳＮ上を含むＳＯＩ基板ＳＵＢ上に、素子分離溝Ｔを埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜ＳＯをＣＶＤ法などを用いて堆積する。 Next, as shown in FIG. 5, on the SOI substrate SUB including the silicon nitride film SN, for example, a silicon oxide film SO is deposited as an insulating film by a CVD method or the like with a film thickness sufficient to fill the element isolation trench T. To do.
次いで、図６に示すように、素子分離溝Ｔ以外の酸化シリコン膜ＳＯを、窒化シリコン膜ＳＮが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この素子分離絶縁膜ＳＴＩは、ＳＯＩ領域ＳＡやバルク領域ＢＡに形成される各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）間の干渉を防止するために形成される。 Next, as shown in FIG. 6, the silicon oxide film SO other than the element isolation trench T is removed using a CMP (Chemical Mechanical Polishing) method, an etch back method, or the like until the silicon nitride film SN is exposed. To do. Thereby, the element isolation insulating film STI in which the silicon oxide film (insulating film) SO is embedded in the element isolation trench T can be formed. The element isolation insulating film STI is formed to prevent interference between the MISFETs (ST, LT, HT) formed in the SOI region SA and the bulk region BA.
次いで、図７および図８に示すように、窒化シリコン膜ＳＮをマスクとして素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面位置を調整する（ＳＴＩの高さ調整工程）。 Next, as shown in FIGS. 7 and 8, the surface position of the silicon oxide film SO constituting the element isolation insulating film STI is adjusted using the silicon nitride film SN as a mask (STI height adjusting step).
後述するように、バルク領域ＢＡにおいては、シリコン層ＳＲと絶縁層ＢＯＸとが除去されるため、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間に高低差が生じてしまう。つまり、図６に示す工程の時点で、素子分離絶縁膜ＳＴＩの表面は、窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄの膜厚分だけ、シリコン層ＳＲの表面より高く形成されている。この後、さらに、バルク領域ＢＡにおいて、シリコン層ＳＲと絶縁層ＢＯＸとが除去されると、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間に高低差が生じてしまう。このような高低差が生じると、素子分離絶縁膜ＳＴＩと支持基板Ｓとの段差部（角部ともいう）において、ＭＩＳＦＥＴなどの素子を構成する各部位（例えば、ゲート電極の形成工程）のエッチングの際にエッチング残渣が生じる。このようなエッチング残渣はパーティクルとなり、ＭＩＳＦＥＴの特性を劣化させる要因となる。 As will be described later, since the silicon layer SR and the insulating layer BOX are removed in the bulk region BA, there is a difference in height between the surface of the element isolation insulating film STI and the surface of the support substrate S in the bulk region BA. It will occur. That is, at the time of the step shown in FIG. 6, the surface of the element isolation insulating film STI is formed higher than the surface of the silicon layer SR by the thickness of the silicon nitride film SN and the pad oxide film Pad. Thereafter, when the silicon layer SR and the insulating layer BOX are further removed in the bulk region BA, a difference in height occurs between the surface of the element isolation insulating film STI and the surface of the support substrate S. When such a height difference occurs, etching of each part (for example, a gate electrode forming step) constituting an element such as a MISFET in a step portion (also referred to as a corner) between the element isolation insulating film STI and the support substrate S is performed. In this process, etching residues are generated. Such etching residue becomes particles and becomes a factor of deteriorating the characteristics of the MISFET.
そこで、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間の高低差を緩和するため、あらかじめ、素子分離絶縁膜ＳＴＩの表面を後退させておく必要がある。この後退量は、以降の工程による素子分離絶縁膜ＳＴＩの膜減りを考慮し、調整する必要がある。即ち、追って詳細に説明するように、ＭＩＳＦＥＴなどの半導体素子の形成工程においては、絶縁膜（例えば、酸化シリコン膜）の成膜およびエッチング工程が存在する。このような、工程において素子分離絶縁膜ＳＴＩが露出している場合には、素子分離絶縁膜ＳＴＩの表面もエッチングされ、徐々に後退する。このようなＭＩＳＦＥＴなどの半導体素子の形成工程時における後退量（Ｔｍ）を考慮し、ＳＴＩの高さ調整工程における後退量を設定しておく。ここでは、その後退量をＴ１とする。 Therefore, in order to alleviate the height difference between the surface of the element isolation insulating film STI and the surface of the support substrate S, it is necessary to recede the surface of the element isolation insulating film STI in advance. This amount of receding needs to be adjusted in consideration of the reduction of the element isolation insulating film STI due to the subsequent steps. That is, as will be described in detail later, in the process of forming a semiconductor element such as a MISFET, there are film formation and etching processes of an insulating film (for example, silicon oxide film). When the element isolation insulating film STI is exposed in such a process, the surface of the element isolation insulating film STI is also etched and gradually recedes. Considering the amount of retreat (Tm) in the process of forming a semiconductor element such as MISFET, the amount of retreat in the STI height adjustment process is set. Here, the amount of retreat is T1.
さらに、本実施の形態においては、図７に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面を後退させず、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面のみ後退させている。 Further, in the present embodiment, as shown in FIG. 7, the surface of the element isolation insulating film STI in the SOI region SA is not set back, but only the surface of the element isolation insulating film STI in the bulk region BA is set back.
即ち、図７に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクに、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ１だけエッチングする（ＳＴＩの高さ調整工程）。 That is, as shown in FIG. 7, using the photolithography technique, a photoresist film PR1 having an open bulk region BA is formed on the SOI substrate SUB. Next, using the photoresist film PR1 as a mask, the surface of the silicon oxide film SO constituting the element isolation insulating film STI is etched by the receding amount T1 in the bulk region BA (STI height adjusting step).
次いで、図８に示すように、上記フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。その結果、図８に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ１だけ低い位置に位置する。なお、この時点のＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面の高さを基準点Ｔ０とする。 Next, as shown in FIG. 8, the photoresist film PR1 is removed by ashing or the like. As a result, at the time shown in FIG. 8, the surface of the element isolation insulating film STI in the bulk region BA is located at a position lower than the surface of the element isolation insulating film STI in the SOI region SA by the receding amount T1. Note that the height of the surface of the element isolation insulating film STI in the SOI region SA at this time is defined as a reference point T0.
次いで、図９に示すように、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングする。この際、窒化シリコン膜ＳＮと酸化シリコン膜ＳＯのエッチング選択比が大きい条件でエッチングすることにより、酸化シリコン膜ＳＯの膜減りを小さくすることができる。また、この際、ＳＯＩ領域ＳＡとバルク領域ＢＡとは同じエッチング条件下に晒されるため、図９に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面とバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面との後退量Ｔ１に対応する高低差は維持される。 Next, as shown in FIG. 9, the silicon nitride film SN on the SOI substrate SUB is etched. At this time, the film reduction of the silicon oxide film SO can be reduced by etching under the condition that the etching selectivity between the silicon nitride film SN and the silicon oxide film SO is large. At this time, since the SOI region SA and the bulk region BA are exposed to the same etching conditions, at the time shown in FIG. 9, the surface of the element isolation insulating film STI in the SOI region SA and the element isolation insulation in the bulk region BA are used. The height difference corresponding to the retraction amount T1 with respect to the surface of the film STI is maintained.
次いで、図１０に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクに、バルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする。この際、バルク領域ＢＡにおいては、酸化シリコン膜ＳＯで構成される素子分離絶縁膜ＳＴＩの表面も、パッド酸化膜Ｐａｄの膜厚に対応する分だけ後退する。この際の後退量をＴ２とする。 Next, as shown in FIG. 10, a photolithography technique is used to form a photoresist film PR2 having an open bulk region BA on the SOI substrate SUB. Next, the pad oxide film Pad in the bulk region BA is etched using the photoresist film PR2 as a mask. At this time, in the bulk region BA, the surface of the element isolation insulating film STI composed of the silicon oxide film SO also recedes by an amount corresponding to the film thickness of the pad oxide film Pad. The amount of retreat at this time is T2.
次いで、図１１に示すように、上記フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。その結果、図１１に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ１とＴ２の和（Ｔ１+Ｔ２）だけ低い位置に位置する。 Next, as shown in FIG. 11, the photoresist film PR2 is removed by ashing or the like. As a result, at the time shown in FIG. 11, the surface of the element isolation insulating film STI in the bulk region BA is lower than the surface of the element isolation insulating film STI in the SOI region SA by the sum of the receding amounts T1 and T2 (T1 + T2). Located in position.
次いで、図１２に示すように、閾値調整用の不純物を注入する。ＳＯＩ領域ＳＡにおいては、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型またはｎ型の不純物をイオン注入する。これにより、絶縁層ＢＯＸの下部に、閾値調整用の不純物領域（図示せず）を形成する。この際、ＳＯＩ領域ＳＡのパッド酸化膜Ｐａｄがスルー絶縁膜として機能する。また、バルク領域ＢＡにおいて、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓ中および高耐圧ＭＩＳＦＥＴ形成領域ＨＡの支持基板Ｓ中に、ｐ型またはｎ型の不純物をイオン注入する。この際、バルク領域ＢＡの絶縁層ＢＯＸがスルー絶縁膜として機能する。なお、図１２においては、ＳＯＩ領域ＳＡおよびバルク領域ＢＡ（低耐圧ＭＩＳＦＥＴ形成領域ＬＡ、高耐圧ＭＩＳＦＥＴ形成領域ＨＡ）の全域に不純物をイオン注入する様子を図示しているが、領域毎に不純物を注入してもよい。例えば、注入する不純物の濃度や注入エネルギーを変えて、領域毎に不純物を注入してもよい。 Next, as shown in FIG. 12, an impurity for threshold adjustment is implanted. In the SOI region SA, p-type or n-type impurities are ion-implanted into the support substrate S below the insulating layer BOX. Thereby, an impurity region (not shown) for threshold adjustment is formed below the insulating layer BOX. At this time, the pad oxide film Pad in the SOI region SA functions as a through insulating film. In the bulk region BA, p-type or n-type impurities are ion-implanted into the support substrate S in the low breakdown voltage MISFET formation region LA and into the support substrate S in the high breakdown voltage MISFET formation region HA. At this time, the insulating layer BOX in the bulk region BA functions as a through insulating film. In FIG. 12, a state in which impurities are ion-implanted in the entire region of the SOI region SA and the bulk region BA (low breakdown voltage MISFET formation region LA, high breakdown voltage MISFET formation region HA) is illustrated. It may be injected. For example, the impurity may be implanted for each region by changing the concentration of the impurity to be implanted and the implantation energy.
次いで、図１３に示すように、閾値調整用の不純物の注入（チャネルインプラともいう）の際、スルー絶縁膜として用いたＳＯＩ領域ＳＡのパッド酸化膜Ｐａｄおよびバルク領域ＢＡの絶縁層ＢＯＸをエッチングする。この際、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面が、パッド酸化膜Ｐａｄおよび絶縁層ＢＯＸのうち、厚い方の膜の膜厚に対応する分だけ後退する。この際の後退量をＴ３とする。その結果、図１３に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１とＴ２とＴ３の和（Ｔ１+Ｔ２+Ｔ３）だけ低い位置に位置する。 Next, as shown in FIG. 13, the pad oxide film Pad in the SOI region SA and the insulating layer BOX in the bulk region BA used as a through insulating film are etched during the implantation of impurities for threshold adjustment (also referred to as channel implantation). . At this time, the surface of the element isolation insulating film STI in the SOI region SA and the bulk region BA recedes by an amount corresponding to the film thickness of the thicker one of the pad oxide film Pad and the insulating layer BOX. The amount of retreat at this time is T3. As a result, at the time shown in FIG. 13, the surface of the element isolation insulating film STI in the bulk region BA is positioned lower than the reference point T0 by the sum of the retreat amounts T1, T2, and T3 (T1 + T2 + T3). To do.
次いで、図１４〜図１９に示すように、ＳＯＩ領域ＳＡやバルク領域ＢＡに形成される各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート絶縁膜（ＧＩａ〜ＧＩｃ）を形成する。まず、図１４に示すように、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃを形成する。例えば、ＳＯＩ領域ＳＡおよびバルク領域ＢＡから露出しているシリコン層ＳＲおよび支持基板Ｓの表面を熱酸化することにより、膜厚５〜１０ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｃを形成する。 Next, as shown in FIGS. 14 to 19, gate insulating films (GIa to GIc) of the MISFETs (ST, LT, HT) formed in the SOI region SA and the bulk region BA are formed. First, as shown in FIG. 14, a thermal oxide film OXc to be the gate insulating film GIc of the high breakdown voltage MISFET (HT) is formed. For example, the surface of the silicon layer SR and the support substrate S exposed from the SOI region SA and the bulk region BA is thermally oxidized to form a thermal oxide film (silicon oxide film) OXc having a thickness of about 5 to 10 nm.
次いで、図１５に示すように、ＳＯＩ基板ＳＵＢ上に低耐圧ＭＩＳＦＥＴ形成領域ＬＡを開口したフォトレジスト膜ＰＲ３を形成する。次いで、このフォトレジスト膜ＰＲ３をマスクに、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの熱酸化膜ＯＸｃをエッチングする。この際、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ４とする。その結果、図１５に示す時点においては、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１とＴ２とＴ３とＴ４の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４）だけ低い位置に位置する。 Next, as shown in FIG. 15, a photoresist film PR3 having an opening in the low breakdown voltage MISFET formation region LA is formed on the SOI substrate SUB. Next, the thermal oxide film OXc in the low breakdown voltage MISFET formation region LA is etched using the photoresist film PR3 as a mask. At this time, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA is set back by an amount corresponding to the film thickness of the thermal oxide film OXc. The amount of retreat at this time is T4. As a result, at the time shown in FIG. 15, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA in the bulk region BA is the sum of the retraction amounts T1, T2, T3, and T4 from the reference point T0 (T1 + It is located at a position lower by T2 + T3 + T4).
次いで、図１６に示すように、上記フォトレジスト膜ＰＲ３をアッシング処理などにより除去し、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂを形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓの表面を熱酸化することにより、膜厚２〜４ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｂを形成する。 Next, as shown in FIG. 16, the photoresist film PR3 is removed by ashing or the like to form a thermal oxide film OXb that becomes the gate insulating film GIb of the low breakdown voltage MISFET (LT). For example, the surface of the support substrate S in the low breakdown voltage MISFET formation region LA is thermally oxidized to form a thermal oxide film (silicon oxide film) OXb having a thickness of about 2 to 4 nm.
次いで、図１７に示すように、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ４を形成する。次いで、図１８に示すように、このフォトレジスト膜ＰＲ４をマスクに、ＳＯＩ領域ＳＡの熱酸化膜ＯＸｃをエッチングする。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ５とする。その結果、図１８に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３とＴ５の和（Ｔ３+Ｔ５）だけ低くなる。次いで、上記フォトレジスト膜ＰＲ４をアッシング処理などにより除去する。 Next, as shown in FIG. 17, a photoresist film PR4 having an SOI region SA opened is formed on the SOI substrate SUB. Next, as shown in FIG. 18, the thermal oxide film OXc in the SOI region SA is etched using the photoresist film PR4 as a mask. At this time, the surface of the element isolation insulating film STI in the SOI region SA recedes by an amount corresponding to the film thickness of the thermal oxide film OXc. The reverse amount at this time is T5. As a result, at the time shown in FIG. 18, the surface of the element isolation insulating film STI in the SOI region SA is lower than the reference point T0 by the sum of the receding amounts T3 and T5 (T3 + T5). Next, the photoresist film PR4 is removed by ashing or the like.
次いで、図１９に示すように、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａとなる熱酸化膜ＯＸａを形成する。例えば、ＳＯＩ領域ＳＡのシリコン層ＳＲの表面を熱酸化することにより、膜厚１〜２ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸａを形成する。 Next, as shown in FIG. 19, a thermal oxide film OXa to be the gate insulating film GIa of the SOI-MISFET (ST) is formed. For example, the surface of the silicon layer SR in the SOI region SA is thermally oxidized to form a thermal oxide film (silicon oxide film) OXa having a thickness of about 1 to 2 nm.
以上の工程により、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａとなる熱酸化膜ＯＸａが形成され、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂが形成される。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃが形成される。ここで、熱酸化膜ＯＸｃは、熱酸化膜ＯＸｂより厚い。また、熱酸化膜ＯＸｃは、熱酸化膜ＯＸａより厚い。また、熱酸化膜ＯＸｂは、熱酸化膜ＯＸａと同じ（同程度）か厚い。 Through the above steps, the thermal oxide film OXa to be the gate insulating film GIa of the SOI-MISFET (ST) is formed in the SOI region SA, and the gate insulation of the low breakdown voltage MISFET (LT) is formed in the low breakdown voltage MISFET formation region LA of the bulk region BA. A thermal oxide film OXb to be the film GIb is formed. Further, a thermal oxide film OXc to be the gate insulating film GIc of the high voltage MISFET (HT) is formed in the high voltage MISFET formation region HA in the bulk region BA. Here, the thermal oxide film OXc is thicker than the thermal oxide film OXb. Further, the thermal oxide film OXc is thicker than the thermal oxide film OXa. Further, the thermal oxide film OXb is the same (similar to) or thicker than the thermal oxide film OXa.
次いで、図２０に示すように、ＳＯＩ基板ＳＵＢ上に、ＣＶＤ法などを用いて、導電性膜として、多結晶シリコン膜を形成する。次いで、多結晶シリコン膜上に、ＣＶＤ法などを用いて、窒化シリコン膜ＳＮ２を形成する。次いで、窒化シリコン膜ＳＮ２上にフォトレジスト膜（図示せず）を形成し、露光・現像することによりゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、上記フォトレジスト膜をマスクとして窒化シリコン膜ＳＮ２をエッチングする。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去し、窒化シリコン膜ＳＮ２をマスクとして、多結晶シリコン膜をエッチングすることにより、ＳＯＩ領域ＳＡ、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡにゲート電極ＧＥを形成する。この際、各領域（ＳＡ、ＬＡ、ＨＡ）において、ゲート電極ＧＥの両側から露出するゲート絶縁膜（ＧＩａ、ＧＩｂ、ＧＩｃ）は除去される。よって、このゲート絶縁膜（ＧＩａ、ＧＩｂ、ＧＩｃ）の除去時において、各領域（ＳＡ、ＬＡ、ＨＡ）の素子分離絶縁膜ＳＴＩの表面は、各熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）のうち、一番厚い膜である熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ６とする。 Next, as shown in FIG. 20, a polycrystalline silicon film is formed as a conductive film on the SOI substrate SUB by using a CVD method or the like. Next, a silicon nitride film SN2 is formed on the polycrystalline silicon film by using a CVD method or the like. Next, a photoresist film (not shown) is formed on the silicon nitride film SN2, and the photoresist film other than the formation region of the gate electrode GE is removed by exposure and development. Next, the silicon nitride film SN2 is etched using the photoresist film as a mask. Next, the photoresist film (not shown) is removed by ashing or the like, and the polycrystalline silicon film is etched using the silicon nitride film SN2 as a mask, so that the low breakdown voltage MISFET formation region in the SOI region SA and the bulk region BA is formed. A gate electrode GE is formed in the high breakdown voltage MISFET formation region HA in the LA and bulk region BA. At this time, in each region (SA, LA, HA), the gate insulating films (GIa, GIb, GIc) exposed from both sides of the gate electrode GE are removed. Therefore, when the gate insulating film (GIa, GIb, GIc) is removed, the surface of the element isolation insulating film STI in each region (SA, LA, HA) is made of the thermal oxide film (OXa, OXb, OXc). Then, the film moves backward by an amount corresponding to the film thickness of the thermal oxide film OXc which is the thickest film. The reverse amount at this time is T6.
その結果、図２０に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３、Ｔ５およびＴ６の和（Ｔ３+Ｔ５+Ｔ６）だけ低い位置に位置する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ４およびＴ６の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４+Ｔ６）だけ低い位置に位置する。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、およびＴ６の和（Ｔ１+Ｔ２+Ｔ３+Ｔ６）だけ低い位置に位置する。 As a result, at the time shown in FIG. 20, the surface of the element isolation insulating film STI in the SOI region SA is located at a position lower than the reference point T0 by the sum of the retreat amounts T3, T5 and T6 (T3 + T5 + T6). To do. Further, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA of the bulk region BA is the sum of the retreat amounts T1, T2, T3, T4 and T6 from the reference point T0 (T1 + T2 + T3 + T4 + T6). ). Further, the surface of the element isolation insulating film STI in the high breakdown voltage MISFET formation region HA in the bulk region BA is lower than the reference point T0 by the sum of the retreat amounts T1, T2, T3, and T6 (T1 + T2 + T3 + T6). Located in position.
次いで、図２１〜図２３に示すように、ゲート電極ＧＥの両側のシリコン層ＳＲまたは支持基板Ｓ中にＬＤＤ構造のソース、ドレイン領域を形成する。 Next, as shown in FIGS. 21 to 23, source and drain regions having an LDD structure are formed in the silicon layer SR or the support substrate S on both sides of the gate electrode GE.
まず、図２１に示すように、ＳＯＩ領域ＳＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｎ型の低濃度不純物領域ＮＭを形成する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡのゲート電極ＧＥの両側の支持基板Ｓおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡのゲート電極ＧＥの両側の支持基板Ｓに、ｎ型の低濃度不純物領域ＮＭを形成する。このｎ型の低濃度不純物領域ＮＭは、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）をマスクとして、イオン注入法により、各領域（ＳＡ、ＬＡ、ＨＡ）にｎ型不純物を導入することにより形成する。 First, as shown in FIG. 21, an n-type low concentration impurity region NM is formed in the silicon layer SR on both sides of the gate electrode GE in the SOI region SA. The n-type low concentration is applied to the support substrate S on both sides of the gate electrode GE in the low breakdown voltage MISFET formation region LA in the bulk region BA and the support substrate S on both sides of the gate electrode GE in the high breakdown voltage MISFET formation region HA in the bulk region BA. Impurity region NM is formed. In this n-type low concentration impurity region NM, an n-type impurity is introduced into each region (SA, LA, HA) by ion implantation using the gate electrode GE (including the upper silicon nitride film SN2) as a mask. To form.
次いで、図２２に示すように、ゲート電極ＧＥの両側の側壁に、サイドウォール膜ＳＷを形成する。例えば、酸化シリコン膜などよりなる絶縁膜をＣＶＤ法でゲート電極ＧＥの上部を含むＳＯＩ基板ＳＵＢ上に堆積した後、異方性エッチングを施し、ゲート電極ＧＥの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。 Next, as shown in FIG. 22, sidewall films SW are formed on the sidewalls on both sides of the gate electrode GE. For example, after an insulating film made of a silicon oxide film or the like is deposited on the SOI substrate SUB including the upper part of the gate electrode GE by the CVD method, anisotropic etching is performed, and the insulating film is formed on the side wall of the gate electrode GE. Remain as
次いで、バルク領域ＢＡを酸化シリコン膜などのマスク膜（図示せず）で覆い、このマスク膜から露出したＳＯＩ領域ＳＡのシリコン層ＳＲ、即ち、ｎ型の低濃度不純物領域ＮＭ上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰを形成する。 Next, the bulk region BA is covered with a mask film (not shown) such as a silicon oxide film, and an epitaxial growth method is performed on the silicon layer SR of the SOI region SA exposed from the mask film, that is, the n-type low-concentration impurity region NM. Is used to form an epitaxial layer EP.
次いで、図２３に示すように、ＳＯＩ領域ＳＡにおいて、ゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側のエピタキシャル層ＥＰ中に、ｎ型の高濃度不純物領域ＮＰを形成する。例えば、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡにおいて、各領域のゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側の支持基板Ｓに、ｎ型の高濃度不純物領域ＮＰを形成する。例えば、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。 Next, as shown in FIG. 23, in the SOI region SA, an n-type high concentration impurity region NP is formed in the epitaxial layer EP on both sides of the composite of the gate electrode GE and the sidewall film SW. For example, an n-type high-concentration impurity region NP is formed by introducing an n-type impurity by ion implantation using a composite of the gate electrode GE (including the upper silicon nitride film SN2) and the sidewall film SW as a mask. To do. In the low breakdown voltage MISFET formation region LA and the high breakdown voltage MISFET formation region HA in the bulk region BA, the n-type high concentration impurity region is formed on the support substrate S on both sides of the composite of the gate electrode GE and the sidewall film SW in each region. NP is formed. For example, an n-type high-concentration impurity region NP is formed by introducing an n-type impurity by ion implantation using a composite of the gate electrode GE (including the upper silicon nitride film SN2) and the sidewall film SW as a mask. To do.
以上の工程により、ｎ型の低濃度不純物領域ＮＭとｎ型の高濃度不純物領域ＮＰとからなるＬＤＤ構造のソース・ドレイン領域を有するＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）を形成することができる。 Through the above steps, a MISFET (ST, LT, HT) having a source / drain region having an LDD structure composed of an n-type low-concentration impurity region NM and an n-type high-concentration impurity region NP can be formed.
図２３に示す時点においては、ゲート電極ＧＥの両側の熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）の除去工程以降の工程において、素子分離絶縁膜ＳＴＩの表面が後退している、この後退量をＴ７とする。例えば、サイドウォール膜ＳＷを形成時のエッチング工程や、エピタキシャル層ＥＰ形成前の酸化シリコン膜などからなるマスク膜（図示せず）のエッチング工程の際などに、各領域の素子分離絶縁膜ＳＴＩの表面が後退し得る。 At the time shown in FIG. 23, the surface of the element isolation insulating film STI has receded in the process after the process of removing the thermal oxide films (OXa, OXb, OXc) on both sides of the gate electrode GE. And For example, during the etching process when forming the sidewall film SW or the etching process of a mask film (not shown) made of a silicon oxide film before the epitaxial layer EP is formed, the element isolation insulating film STI of each region is formed. The surface can be retracted.
よって、図２３に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３、Ｔ５、Ｔ６およびＴ７の和（Ｔ３+Ｔ５+Ｔ６+Ｔ７）だけ低い位置に位置する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ６およびＴ７の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４+Ｔ６+Ｔ７）だけ低い位置に位置する。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ６およびＴ７の和（Ｔ１+Ｔ２+Ｔ３+Ｔ６+Ｔ７）だけ低い位置に位置する。 Therefore, at the time shown in FIG. 23, the surface of the element isolation insulating film STI in the SOI region SA is lower than the reference point T0 by the sum of the retreat amounts T3, T5, T6, and T7 (T3 + T5 + T6 + T7). Located in position. Further, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA of the bulk region BA is the sum of the retreat amounts T1, T2, T3, T4, T6 and T7 from the reference point T0 (T1 + T2 + T3 + T4). + T6 + T7). The surface of the element isolation insulating film STI in the high breakdown voltage MISFET formation region HA in the bulk region BA is the sum of the retreat amounts T1, T2, T3, T6 and T7 from the reference point T0 (T1 + T2 + T3 + T6 + T7). ).
次いで図２４に示すように、ゲート電極ＧＥおよびｎ型の高濃度不純物領域ＮＰ上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＳＩＬを形成する。ここでは、金属シリサイド層ＳＩＬとして、ニッケルシリサイド膜を形成する。まず、ゲート電極ＧＥ上の窒化シリコン膜ＳＮ２を除去した後、各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施す。これにより、ゲート電極ＧＥとＮｉ膜およびｎ型の高濃度不純物領域ＮＰとＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。 Next, as shown in FIG. 24, a metal silicide layer SIL is formed on the gate electrode GE and the n-type high concentration impurity region NP by a salicide (Salicide: Self Aligned Silicide) technique. Here, a nickel silicide film is formed as the metal silicide layer SIL. First, after removing the silicon nitride film SN2 on the gate electrode GE, a metal film such as a nickel (Ni) film is formed on each MISFET (ST, LT, HT) and subjected to heat treatment. This causes a silicidation reaction in the contact region between the gate electrode GE and the Ni film and the n-type high concentration impurity region NP and the Ni film. Thereafter, the nickel silicide film is formed by removing the unreacted Ni film.
次いで、図２５に示すように、ＳＯＩ基板ＳＵＢ上に、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する。まず、各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上に層間絶縁膜ＩＬ１として薄い窒化シリコン膜と酸化シリコン膜との積層膜を形成する。 Next, as shown in FIG. 25, an interlayer insulating film IL1, a plug P1, and a wiring M1 are formed on the SOI substrate SUB. First, a laminated film of a thin silicon nitride film and a silicon oxide film is formed as an interlayer insulating film IL1 on each MISFET (ST, LT, HT).
次いで、層間絶縁膜ＩＬ１をパターニングすることによりコンタクトホールを形成する。次いで、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜との積層膜を堆積する。次いで、堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去し、コンタクトホール内に導電性膜を埋め込むことにより、プラグＰ１を形成する。次いで、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、Ａｌ（アルミニウム）などの導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。なお、配線Ｍ１をダマシン配線としてもよい。即ち、配線溝を有する絶縁膜の配線溝中に導電性膜を埋め込むことにより配線Ｍ１を形成してもよい。この後さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成してもよい。 Next, a contact hole is formed by patterning the interlayer insulating film IL1. Next, a laminated film of a barrier film (not shown) and a metal film is deposited as a conductive film on the interlayer insulating film IL1 including the inside of the contact hole. Next, of the deposited conductive film, the conductive film other than the contact hole is removed by CMP or the like, and the conductive film is embedded in the contact hole, thereby forming the plug P1. Next, a conductive film such as Al (aluminum) is deposited on the interlayer insulating film IL1 including the plug P1, and the wiring M1 is formed by patterning. Note that the wiring M1 may be a damascene wiring. That is, the wiring M1 may be formed by embedding a conductive film in the wiring groove of the insulating film having the wiring groove. Thereafter, further multilayer wiring may be formed by repeating the formation of the interlayer insulating film, the plug and the wiring.
このように、本実施の形態においては、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを個別に調整したので（図７参照）、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが低くなりすぎることがなく、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。 Thus, in the present embodiment, the height of the element isolation insulating film STI in the SOI region SA and the height of the element isolation insulating film STI in the bulk region BA are individually adjusted in the STI height adjustment step. (See FIG. 7) The height of the element isolation insulating film STI in the SOI region SA does not become too low, and the characteristics of the SOI-MISFET (ST) formed in the SOI region SA can be improved.
図２６〜図２８は、本実施の形態の比較例の半導体装置の製造工程を示す断面図である。図２６に示すように、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを同じように調整した場合、図７に対応する工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩも、Ｔ１だけ後退することとなる。この後、実施の形態１と同様の工程を経た場合、図２０に対応する工程においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩは、基準点Ｔ０より、後退量Ｔ１、Ｔ３、Ｔ５およびＴ６の和（Ｔ１+Ｔ３+Ｔ５+Ｔ６）だけ低い位置に位置する（図２７）。この後、さらに、ゲート電極ＧＥの両側の熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）の除去工程以降の後退量Ｔ７や他のオーバーエッチング量を加味すると、図２８に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面が、シリコン層ＳＲの表面よりかなり低くなる場合がある（図２８）。 26 to 28 are cross-sectional views showing the manufacturing steps of the semiconductor device of the comparative example of the present embodiment. As shown in FIG. 26, when the height of the element isolation insulating film STI in the SOI region SA and the height of the element isolation insulating film STI in the bulk region BA are adjusted in the same manner in the STI height adjustment step, FIG. In the process corresponding to the above, the element isolation insulating film STI in the SOI region SA is also retracted by T1. Thereafter, when the same process as that of the first embodiment is performed, in the process corresponding to FIG. 20, the element isolation insulating film STI in the SOI region SA has the retraction amounts T1, T3, T5, and T6 from the reference point T0. It is located at a position lower by the sum (T1 + T3 + T5 + T6) (FIG. 27). Thereafter, when the retreat amount T7 after the removal step of the thermal oxide films (OXa, OXb, OXc) on both sides of the gate electrode GE and other over-etching amounts are taken into account, as shown in FIG. The surface of the element isolation insulating film STI may be considerably lower than the surface of the silicon layer SR (FIG. 28).
さらに、図２９に示すように、素子分離絶縁膜ＳＴＩとシリコン層ＳＲの境界においては、窪み（ｄｉｖｏｔ）ＤＩＶが生じやすい。また、一度窪みＤＩＶが形成されると、エッチング面積が大きくなるためさらに加速的にエッチングが進行し、窪みＤＩＶの深さが益々深くなる。この窪みＤＩＶの大きさは、素子分離絶縁膜ＳＴＩの後退量が大きいほど大きくなる。図２９、図３０（Ａ）および（Ｂ）は、本実施の形態の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。図３１（Ａ）は、実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す平面図であり、（Ｂ）は、断面図である。 Furthermore, as shown in FIG. 29, a divot DIV is likely to occur at the boundary between the element isolation insulating film STI and the silicon layer SR. Further, once the depression DIV is formed, the etching area is increased, so that the etching proceeds further at an accelerated rate, and the depth of the depression DIV is further increased. The size of the recess DIV increases as the receding amount of the element isolation insulating film STI increases. 29, 30A, and 30B are cross-sectional views illustrating a configuration example of the SOI region of the semiconductor device of the comparative example of the present embodiment. FIG. 31A is a plan view illustrating a configuration example of the SOI region of the semiconductor device of the comparative example of the first embodiment, and FIG. 31B is a cross-sectional view.
このような窪みＤＩＶが形成されると、図３０（Ａ）に示すように、プラグＰ１が窪みＤＩＶ上に形成された場合、プラグＰ１と支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。 When such a depression DIV is formed, as shown in FIG. 30A, when the plug P1 is formed on the depression DIV, the distance between the plug P1 and the support substrate S, that is, the position between them. The insulating portion (STI, BOX) to be thinned. As a result, an increase in leakage current and deterioration of breakdown voltage can occur.
さらに、図３０（Ｂ）に示すように、窪みＤＩＶの側壁から露出したシリコン層ＳＲからエピタキシャル層ＥＰが成長した場合、エピタキシャル層ＥＰと支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。 Furthermore, as shown in FIG. 30B, when the epitaxial layer EP is grown from the silicon layer SR exposed from the side wall of the recess DIV, the distance between the epitaxial layer EP and the support substrate S, that is, between them is located. The insulating part (STI, BOX) becomes thin. As a result, an increase in leakage current and deterioration of breakdown voltage can occur.
また、図３１（Ａ）の平面図に示すように、窪みＤＩＶは、素子分離絶縁膜ＳＴＩで囲まれたシリコン層ＳＲの周囲に沿って生じる。よって、図３１（Ａ）のＢ−Ｂ断面においては、図３１（Ｂ）に示すように、窪みＤＩＶ上をゲート電極ＧＥが横切ることとなる。このように、窪みＤＩＶの内部にゲート電極ＧＥが入り込んだ場合には、ゲート電極ＧＥと支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。なお、図３０（Ａ）および（Ｂ）に示す断面図は、図３１（Ａ）のＡ−Ａ断面に対応する。 In addition, as shown in the plan view of FIG. 31A, the recess DIV occurs along the periphery of the silicon layer SR surrounded by the element isolation insulating film STI. Therefore, in the BB cross section of FIG. 31 (A), as shown in FIG. 31 (B), the gate electrode GE crosses over the depression DIV. As described above, when the gate electrode GE enters the inside of the recess DIV, the distance between the gate electrode GE and the support substrate S, that is, the insulating portions (STI, BOX) positioned therebetween are thinned. As a result, an increase in leakage current and deterioration of breakdown voltage can occur. Note that the cross-sectional views shown in FIGS. 30A and 30B correspond to the AA cross section of FIG.
図３２（Ａ）は、本発明者が検討した比較例の半導体装置の断面写真であり、図３２（Ｂ）は、断面写真を模写した断面図である。図３２（Ａ）および（Ｂ）に示す比較例の半導体装置は、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを同じように調整した場合の半導体装置である。この場合においては、図３２（Ａ）および（Ｂ）に示すように、ＳＯＩ領域において、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部において、窪みＤＩＶが形成され、さらに、その内部にゲート電極ＧＥが落ち込んで形成されているものが確認されている。 32A is a cross-sectional photograph of a comparative semiconductor device examined by the present inventors, and FIG. 32B is a cross-sectional view obtained by copying the cross-sectional photograph. In the semiconductor device of the comparative example shown in FIGS. 32A and 32B, the height of the element isolation insulating film STI in the SOI region SA and the height of the element isolation insulating film STI in the bulk region BA are adjusted in the STI height adjustment process. This is a semiconductor device in which the above and the like are adjusted in the same manner. In this case, as shown in FIGS. 32A and 32B, in the SOI region, a recess DIV is formed at the boundary between the silicon layer SR and the element isolation insulating film STI, and further, a gate is formed therein. It has been confirmed that the electrode GE is formed to be depressed.
これに対し、本実施の形態によれば、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さより高くなるように調整している（図７参照）。これにより、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが低くなりすぎることがなく、また、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部における窪みＤＩＶの深さを軽減することができる。これにより、マスクずれなどにより、プラグＰ１が窪みＤＩＶ上に形成された場合であっても、プラグＰ１と支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。また、エピタキシャル層ＥＰと支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。このように、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。 On the other hand, according to the present embodiment, in the STI height adjustment step, the height of the element isolation insulating film STI in the SOI region SA is made higher than the height of the element isolation insulating film STI in the bulk region BA. Adjustment is made (see FIG. 7). As a result, the height of the element isolation insulating film STI in the SOI region SA does not become too low, and the depth of the depression DIV at the boundary between the silicon layer SR and the element isolation insulating film STI can be reduced. . Thereby, even when the plug P1 is formed on the depression DIV due to mask displacement or the like, the leakage current between the plug P1 and the support substrate S can be reduced, and the breakdown voltage can be improved. Can do. Further, the leakage current between the epitaxial layer EP and the support substrate S can be reduced, and the breakdown voltage can be improved. Thus, the characteristics of the SOI-MISFET (ST) formed in the SOI region SA can be improved.
なお、上記実施の形態においては、説明を簡単にするため、素子分離絶縁膜ＳＴＩの表面の後退量（Ｔ１〜Ｔ７）を、各種膜の膜厚に対応する分などとして明示したが、実デバイスにおいては、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ１〜Ｔ７以外の後退量も含まれる。例えば、各種膜のエッチングの際には、エッチング対象の膜を完全に除去するため、オーバーエッチングが行われる。また、酸化シリコン膜以外の膜のエッチング工程や洗浄工程においても、素子分離絶縁膜ＳＴＩの表面がエッチングされ得る。このように、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ１〜Ｔ７より大きくなり得る。 In the above-described embodiment, for the sake of simplicity, the amount of receding (T1 to T7) of the surface of the element isolation insulating film STI is clearly shown as an amount corresponding to the film thickness of various films. In, the amount of retreat of the surface of the element isolation insulating film STI includes the amount of retreat other than the retreat amounts T1 to T7. For example, when etching various films, overetching is performed to completely remove the film to be etched. Also, the surface of the element isolation insulating film STI can be etched in the etching process and the cleaning process of films other than the silicon oxide film. As described above, the retreat amount of the surface of the element isolation insulating film STI can be larger than the retreat amounts T1 to T7.
（実施の形態２）
［構造説明］
図３３〜図４６は、本実施の形態の半導体装置の製造工程を示す断面図である。まず、本実施の形態の半導体装置の製造工程を示す断面図の最終工程図である図４６を参照しながら本実施の形態の半導体装置の構成について説明する。
(Embodiment 2)
[Description of structure]
33 to 46 are cross-sectional views showing the manufacturing steps of the semiconductor device of the present embodiment. First, the configuration of the semiconductor device of the present embodiment will be described with reference to FIG. 46 which is a final process diagram of the cross-sectional view showing the manufacturing process of the semiconductor device of the present embodiment.
図４６に示すように、本実施の形態の半導体装置は、ＳＯＩ基板ＳＵＢのＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）と、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）とを有する。低耐圧ＭＩＳＦＥＴ（ＬＴ）は、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成され、高耐圧ＭＩＳＦＥＴ（ＨＴ）は、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される。ここでは、ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）として、ｎチャネル型ＭＩＳＦＥＴを例示しているが、各領域（ＳＡ、ＬＡ、ＨＡ）にｐチャネル型ＭＩＳＦＥＴ、または、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。 As shown in FIG. 46, the semiconductor device of the present embodiment includes an SOI-MISFET (ST) formed in the SOI region SA of the SOI substrate SUB, a low breakdown voltage MISFET (LT) formed in the bulk region BA, and a high voltage. A withstand voltage MISFET (HT). The low breakdown voltage MISFET (LT) is formed in the low breakdown voltage MISFET formation region LA in the bulk region BA, and the high breakdown voltage MISFET (HT) is formed in the high breakdown voltage MISFET formation region HA in the bulk region BA. Here, an n-channel type MISFET is exemplified as the MISFET (ST, LT, HT). However, a p-channel type MISFET or an n-channel type MISFET and a p-channel type MISFET are provided in each region (SA, LA, HA). Both may be formed.
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）が形成されている。 In the SOI region SA, a silicon layer (also referred to as an SOI layer or a semiconductor layer) SR is disposed on the support substrate S via an insulating layer BOX. An SOI-MISFET (ST) is formed on the main surface of the silicon layer SR.
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）が形成されている。 In the bulk region BA, the insulating layer BOX and the silicon layer SR on the support substrate S are not formed. Therefore, the low breakdown voltage MISFET (LT) and the high breakdown voltage MISFET (HT) are formed on the main surface of the support substrate S.
ここで、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、例えば、ロジック回路またはＳＲＡＭなどに用いられ、比較的、低圧の電位により駆動されるＭＩＳＦＥＴである。特に、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、高速動作が可能で、低消費電力であるため、このような要求が高いロジック回路またはＳＲＡＭなどに用いられる。 Here, the SOI-MISFET (ST) formed in the SOI region SA is a MISFET that is used in, for example, a logic circuit or an SRAM and is driven by a relatively low potential. In particular, the SOI-MISFET (ST) formed in the SOI region SA can be operated at high speed and has low power consumption. Therefore, the SOI-MISFET (ST) is used in a logic circuit or SRAM that has such a high requirement.
また、バルク領域ＢＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）は、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。このうち、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）は、比較的、低圧の電位（例えば、１．８Ｖ程度）により駆動されるＭＩＳＦＥＴである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される高耐圧ＭＩＳＦＥＴ（ＨＴ）は、比較的、高圧の電位（例えば、３．３Ｖ程度）により駆動されるＭＩＳＦＥＴである。 Further, the low withstand voltage MISFET (LT) and the high withstand voltage MISFET (HT) formed in the bulk region BA are used in, for example, an input / output circuit (also referred to as an I / O circuit). Among these, the low breakdown voltage MISFET (LT) formed in the low breakdown voltage MISFET formation region LA is a MISFET driven by a relatively low voltage potential (for example, about 1.8 V). Further, the high breakdown voltage MISFET (HT) formed in the high breakdown voltage MISFET formation region HA is a MISFET driven by a relatively high voltage potential (for example, about 3.3 V).
上記ＳＯＩ基板ＳＵＢの構成は、実施の形態１の場合と同様である。また、本実施の形態においても、ＳＯＩ領域ＳＡ、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡのそれぞれの境界には、素子分離絶縁膜ＳＴＩが配置されている。この素子分離絶縁膜ＳＴＩは、例えば、素子分離溝Ｔに埋め込まれた酸化シリコン膜などの絶縁膜よりなる。また、ＳＯＩ領域ＳＡにおいて、素子分離絶縁膜ＳＴＩの上面は、シリコン層ＳＲの上面よりも高い領域に位置し、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの上面は、支持基板Ｓの上面よりも高い領域に位置している。また、素子分離絶縁膜ＳＴＩの底面は、絶縁層ＢＯＸの底面より深い領域であって、支持基板Ｓの途中の深さまで達している。 The configuration of the SOI substrate SUB is the same as that in the first embodiment. Also in the present embodiment, the element isolation insulating film STI is disposed at each boundary between the SOI region SA, the low breakdown voltage MISFET formation region LA, and the high breakdown voltage MISFET formation region HA. The element isolation insulating film STI is made of, for example, an insulating film such as a silicon oxide film embedded in the element isolation trench T. In the SOI region SA, the upper surface of the element isolation insulating film STI is positioned higher than the upper surface of the silicon layer SR. In the bulk region BA, the upper surface of the element isolation insulating film STI is higher than the upper surface of the support substrate S. Located in high area. In addition, the bottom surface of the element isolation insulating film STI is a region deeper than the bottom surface of the insulating layer BOX and reaches a depth in the middle of the support substrate S.
ＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）およびバルク領域ＢＡに形成された高耐圧ＭＩＳＦＥＴ（ＨＴ）の構成は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。 The configurations of the SOI-MISFET (ST) formed in the SOI region SA, the low breakdown voltage MISFET (LT) formed in the bulk region BA, and the high breakdown voltage MISFET (HT) formed in the bulk region BA are the same as those in the first embodiment. Since this is the same as the case, detailed description thereof is omitted.
また、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート電極ＧＥおよびソース、ドレイン領域（ここでは、ｎ型の高濃度不純物領域ＮＰ）の上部には、実施の形態１と同様に、金属シリサイド層ＳＩＬが形成される（図４６参照）。また、図示は省略するが、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上には、層間絶縁膜ＩＬ１を介して配線Ｍ１が形成される。この配線Ｍ１と上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のソース、ドレイン領域上の金属シリサイド層ＳＩＬとは、層間絶縁膜ＩＬ１中に形成されたプラグＰ１を介して接続される（図２５参照）。 Further, as in the first embodiment, the metal silicide layer SIL is formed on the gate electrode GE and the source / drain regions (here, n-type high concentration impurity region NP) of the MISFET (ST, LT, HT). Is formed (see FIG. 46). Although not shown, a wiring M1 is formed on the MISFET (ST, LT, HT) via an interlayer insulating film IL1. The wiring M1 and the metal silicide layer SIL on the source and drain regions of the MISFET (ST, LT, HT) are connected via a plug P1 formed in the interlayer insulating film IL1 (see FIG. 25).
［製法説明］
次いで、図３３〜図４６を参照しながら本実施の形態の半導体装置の製造工程を説明する。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
[Product description]
Next, a manufacturing process of the semiconductor device of the present embodiment will be described with reference to FIGS. Note that detailed description of the same steps as those in Embodiment 1 is omitted.
実施の形態１と同様に、ＳＯＩ基板ＳＵＢを準備する。図３３に示すように、このＳＯＩ基板ＳＵＢは、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。 As in the first embodiment, an SOI substrate SUB is prepared. As shown in FIG. 33, this SOI substrate SUB has an SOI region SA and a bulk region BA. The bulk region BA has a low breakdown voltage MISFET formation region LA and a high breakdown voltage MISFET formation region HA.
次いで、実施の形態１と同様に、ＳＴＩ法を用いて、ＳＯＩ基板ＳＵＢのシリコン層ＳＲ中に素子分離絶縁膜ＳＴＩを形成する。例えば、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、パッド酸化膜Ｐａｄと窒化シリコン膜ＳＮを順次堆積し、これらの膜の積層膜をパターニングすることにより、素子分離絶縁膜ＳＴＩの形成領域を開口した上記積層膜を形成する。次いで、窒化シリコン膜ＳＮをマスクとして、シリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝Ｔを形成する。次いで、ＳＯＩ基板ＳＵＢ上に、素子分離溝Ｔを埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜ＳＯをＣＶＤ法などを用いて堆積し、素子分離溝Ｔ以外の酸化シリコン膜ＳＯを、化学的機械的研磨法やエッチバック法などを用いて除去する（図３３）。これにより、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この時点での素子分離絶縁膜ＳＴＩの表面の位置（高さ）を基準点Ｔ０とする。 Next, as in the first embodiment, the element isolation insulating film STI is formed in the silicon layer SR of the SOI substrate SUB using the STI method. For example, a pad oxide film Pad and a silicon nitride film SN are sequentially deposited on an SOI substrate SUB (silicon layer SR), and a layered film of these films is patterned to open a formation region of the element isolation insulating film STI. The laminated film is formed. Next, using the silicon nitride film SN as a mask, the silicon layer SR, the insulating layer BOX, and a part of the support substrate S are etched to form the element isolation trench T. Next, a silicon oxide film SO, for example, is deposited as an insulating film on the SOI substrate SUB with a film thickness sufficient to fill the element isolation trench T using a CVD method or the like, and a silicon oxide film SO other than the element isolation trench T is deposited. It is removed using a chemical mechanical polishing method or an etch back method (FIG. 33). Thereby, the element isolation insulating film STI in which the silicon oxide film (insulating film) SO is embedded in the element isolation trench T can be formed. The position (height) of the surface of the element isolation insulating film STI at this time is defined as a reference point T0.
次いで、図３４に示すように、ＳＯＩ基板ＳＵＢの窒化シリコン膜ＳＮの表面を熱酸化することにより、熱酸化膜（酸化シリコン膜）ＯＸＭを形成する。これにより、ＳＯＩ領域ＳＡ、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの窒化シリコン膜ＳＮ上に熱酸化膜ＯＸＭが形成される。この熱酸化膜ＯＸＭは、窒素を含んだ酸化シリコン膜の場合もある。 Next, as shown in FIG. 34, the surface of the silicon nitride film SN of the SOI substrate SUB is thermally oxidized to form a thermal oxide film (silicon oxide film) OXM. Thereby, the thermal oxide film OXM is formed on the silicon nitride film SN in the SOI region SA, the low breakdown voltage MISFET formation region LA in the bulk region BA, and the high breakdown voltage MISFET formation region HA in the bulk region BA. The thermal oxide film OXM may be a silicon oxide film containing nitrogen.
次いで、図３５に示すように、バルク領域ＢＡの素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面位置を調整する（ＳＴＩの高さ調整工程）。まず、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２１を形成する。次いで、このフォトレジスト膜ＰＲ２１をマスクに、バルク領域ＢＡの熱酸化膜（酸化シリコン膜）ＯＸＭを除去する。これにより、バルク領域ＢＡの窒化シリコン膜ＳＮが露出する。次いで、フォトレジスト膜ＰＲ２１およびバルク領域ＢＡの窒化シリコン膜ＳＮをマスクとして、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ２１だけエッチングする（ＳＴＩの高さ調整工程）。その結果、図３５に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は後退し、基準点Ｔ０より後退量Ｔ２１だけ低い位置に位置する。言い換えれば、図３５に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１だけ高い位置に位置する。 Next, as shown in FIG. 35, the surface position of the silicon oxide film SO constituting the element isolation insulating film STI in the bulk region BA is adjusted (STI height adjusting step). First, using a photolithography technique, a photoresist film PR21 having an opening in the bulk region BA is formed on the SOI substrate SUB. Next, the thermal oxide film (silicon oxide film) OXM in the bulk region BA is removed using the photoresist film PR21 as a mask. As a result, the silicon nitride film SN in the bulk region BA is exposed. Next, using the photoresist film PR21 and the silicon nitride film SN in the bulk region BA as a mask, the surface of the silicon oxide film SO constituting the element isolation insulating film STI is etched by the receding amount T21 (STI height adjusting step). As a result, at the time shown in FIG. 35, the surface of the element isolation insulating film STI in the bulk region BA recedes and is located at a position lower than the reference point T0 by the receding amount T21. In other words, at the time shown in FIG. 35, the surface of the element isolation insulating film STI in the SOI region SA is positioned higher than the surface of the element isolation insulating film STI in the bulk region BA by the receding amount T21.
次いで、図３６に示すように、上記フォトレジスト膜ＰＲ２１をアッシング処理などにより除去する。次いで、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングする。この際、ＳＯＩ領域ＳＡは、熱酸化膜（酸化シリコン膜）ＯＸＭで覆われているため、バルク領域ＢＡの窒化シリコン膜ＳＮのみが除去される。これにより、ＳＯＩ領域ＳＡからは熱酸化膜（酸化シリコン膜）ＯＸＭが露出し、バルク領域ＢＡからはパッド酸化膜Ｐａｄが露出する。 Next, as shown in FIG. 36, the photoresist film PR21 is removed by ashing or the like. Next, the silicon nitride film SN on the SOI substrate SUB is etched. At this time, since the SOI region SA is covered with the thermal oxide film (silicon oxide film) OXM, only the silicon nitride film SN in the bulk region BA is removed. As a result, the thermal oxide film (silicon oxide film) OXM is exposed from the SOI region SA, and the pad oxide film Pad is exposed from the bulk region BA.
次いで、図３７に示すように、ＳＯＩ領域ＳＡの熱酸化膜（酸化シリコン膜）ＯＸＭおよびバルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする。これにより、ＳＯＩ領域ＳＡからは窒化シリコン膜ＳＮが露出し、バルク領域ＢＡからはシリコン層ＳＲが露出する。なお、図示は省略するが、このエッチングの際に、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、同様に後退する。 Next, as shown in FIG. 37, the thermal oxide film (silicon oxide film) OXM in the SOI region SA and the pad oxide film Pad in the bulk region BA are etched. Thereby, the silicon nitride film SN is exposed from the SOI region SA, and the silicon layer SR is exposed from the bulk region BA. Although illustration is omitted, during this etching, the surface of the element isolation insulating film STI in the SOI region SA and the bulk region BA similarly recedes.
次いで、図３８に示すように、バルク領域ＢＡのシリコン層ＳＲをエッチングする。この際、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮおよび素子分離絶縁膜ＳＴＩはマスクとなる。 Next, as shown in FIG. 38, the silicon layer SR in the bulk region BA is etched. At this time, the silicon nitride film SN and the element isolation insulating film STI in the SOI region SA serve as a mask.
次いで、図３９に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２２を形成する。次いで、フォトレジスト膜ＰＲ２２をマスクとしてバルク領域ＢＡの絶縁層ＢＯＸをエッチングする。この際、バルク領域ＢＡにおいては、酸化シリコン膜ＳＯで構成される素子分離絶縁膜ＳＴＩの表面も、絶縁層ＢＯＸの膜厚に対応する分だけ後退する。この際の後退量をＴ２２とする。その結果、図３９に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１とＴ２２の和（Ｔ２１+Ｔ２２）だけ低い位置に位置する。なお、上記フォトレジスト膜ＰＲ２２の形成工程を省略し、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮおよび素子分離絶縁膜ＳＴＩをマスクとしてバルク領域ＢＡの絶縁層ＢＯＸをエッチングしてもよい。この場合、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面も後退量をＴ２２だけ後退することとなる。 Next, as shown in FIG. 39, a photolithography technique is used to form a photoresist film PR22 having an opening in the bulk region BA on the SOI substrate SUB. Next, the insulating layer BOX in the bulk region BA is etched using the photoresist film PR22 as a mask. At this time, in the bulk region BA, the surface of the element isolation insulating film STI composed of the silicon oxide film SO also recedes by an amount corresponding to the film thickness of the insulating layer BOX. The reverse amount at this time is T22. As a result, at the time shown in FIG. 39, the surface of the element isolation insulating film STI in the bulk region BA is lower than the surface of the element isolation insulating film STI in the SOI region SA by the sum of the receding amounts T21 and T22 (T21 + T22). Located in position. Note that the step of forming the photoresist film PR22 may be omitted, and the insulating layer BOX in the bulk region BA may be etched using the silicon nitride film SN in the SOI region SA and the element isolation insulating film STI as a mask. In this case, the surface of the element isolation insulating film STI in the SOI region SA also recedes by the amount of receding by T22.
次いで、図４０に示すように、上記フォトレジスト膜ＰＲ２２をアッシング処理などにより除去する。次いで、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃを形成する。例えば、バルク領域ＢＡから露出している支持基板Ｓの表面を熱酸化することにより、膜厚５〜１０ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｃを形成する。この際、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮの表面も酸化され、熱酸化膜（酸化シリコン膜）ＯＸｃが形成される。 Next, as shown in FIG. 40, the photoresist film PR22 is removed by ashing or the like. Next, a thermal oxide film OXc to be a gate insulating film GIc of the high breakdown voltage MISFET (HT) is formed. For example, the surface of the support substrate S exposed from the bulk region BA is thermally oxidized to form a thermal oxide film (silicon oxide film) OXc having a thickness of about 5 to 10 nm. At this time, the surface of the silicon nitride film SN in the SOI region SA is also oxidized, and a thermal oxide film (silicon oxide film) OXc is formed.
次いで、図４１に示すように、ＳＯＩ基板ＳＵＢ上に低耐圧ＭＩＳＦＥＴ形成領域ＬＡを開口したフォトレジスト膜ＰＲ２３を形成する。次いで、このフォトレジスト膜ＰＲ２３をマスクに、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの熱酸化膜ＯＸｃをエッチングする。この際、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ２３とする。その結果、図４１に示す時点においては、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より後退量Ｔ２１とＴ２２とＴ２３の和（Ｔ２１+Ｔ２２+Ｔ２３）だけ低い位置に位置する。言い換えれば、図４１に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１とＴ２２とＴ２３の和（Ｔ２１+Ｔ２２+Ｔ２３）だけ低い位置に位置する。 Next, as shown in FIG. 41, a photoresist film PR23 having an opening in the low breakdown voltage MISFET formation region LA is formed on the SOI substrate SUB. Next, the thermal oxide film OXc in the low breakdown voltage MISFET formation region LA is etched using the photoresist film PR23 as a mask. At this time, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA is set back by an amount corresponding to the film thickness of the thermal oxide film OXc. The reverse amount at this time is T23. As a result, at the time shown in FIG. 41, the surface of the element isolation insulating film STI in the low breakdown voltage MISFET formation region LA of the bulk region BA is the sum of the receding amounts T21, T22, and T23 from the reference point T0 (T21 + T22 + T23). ). In other words, at the time shown in FIG. 41, it is located at a position lower than the surface of the element isolation insulating film STI in the SOI region SA by the sum of the receding amounts T21, T22 and T23 (T21 + T22 + T23).
次いで、図４２に示すように、上記フォトレジスト膜ＰＲ２３をアッシング処理などにより除去し、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂを形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓの表面を熱酸化することにより、膜厚２〜４ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｂを形成する。 Next, as shown in FIG. 42, the photoresist film PR23 is removed by ashing or the like to form a thermal oxide film OXb that becomes the gate insulating film GIb of the low breakdown voltage MISFET (LT). For example, the surface of the support substrate S in the low breakdown voltage MISFET formation region LA is thermally oxidized to form a thermal oxide film (silicon oxide film) OXb having a thickness of about 2 to 4 nm.
次いで、図４３に示すように、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ２４を形成する。次いで、このフォトレジスト膜ＰＲ２４をマスクに、ＳＯＩ領域ＳＡの熱酸化膜ＯＸｃをエッチングする。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ２４とする。その結果、図４３に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より後退量Ｔ２４だけ低くなる。また、この際、図４４に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さ調整を行ってもよい。例えば、オーバーエッチングを行い、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面を後退量Ｔ２５だけエッチングする（ＳＯＩ領域ＳＡのＳＴＩの高さ調整工程）。 Next, as shown in FIG. 43, a photoresist film PR24 having an SOI region SA opened is formed on the SOI substrate SUB. Next, the thermal oxide film OXc in the SOI region SA is etched using the photoresist film PR24 as a mask. At this time, the surface of the element isolation insulating film STI in the SOI region SA recedes by an amount corresponding to the film thickness of the thermal oxide film OXc. The reverse amount at this time is T24. As a result, at the time shown in FIG. 43, the surface of the element isolation insulating film STI in the SOI region SA is lower than the reference point T0 by the receding amount T24. At this time, as shown in FIG. 44, the height of the element isolation insulating film STI in the SOI region SA may be adjusted. For example, overetching is performed to etch the surface of the element isolation insulating film STI in the SOI region SA by the receding amount T25 (step of adjusting the STI height in the SOI region SA).
次いで、図４５に示すように、上記フォトレジスト膜ＰＲ２４をアッシング処理などにより除去する。次いで、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮをエッチングする。なお、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮをエッチングした後、フォトレジスト膜ＰＲ２４を除去してもよい。 Next, as shown in FIG. 45, the photoresist film PR24 is removed by ashing or the like. Next, the silicon nitride film SN in the SOI region SA is etched. Note that the photoresist film PR24 may be removed after etching the silicon nitride film SN in the SOI region SA.
これにより、図４５に示すように、ＳＯＩ領域ＳＡからはパッド酸化膜Ｐａｄが露出し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡからは熱酸化膜ＯＸｂが露出し、高耐圧ＭＩＳＦＥＴ形成領域ＨＡからは熱酸化膜ＯＸｃが露出する。 Thus, as shown in FIG. 45, the pad oxide film Pad is exposed from the SOI region SA, the thermal oxide film OXb is exposed from the low breakdown voltage MISFET formation region LA in the bulk region BA, and from the high breakdown voltage MISFET formation region HA. Exposes the thermal oxide film OXc.
ここで、パッド酸化膜Ｐａｄの膜厚をあらかじめＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａの膜厚となるように設定しておけば、ＳＯＩ領域ＳＡのパッド酸化膜ＰａｄをＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａ（熱酸化膜ＯＸａ）として利用することができる。 Here, if the film thickness of the pad oxide film Pad is set in advance to be the film thickness of the gate insulating film GIa of the SOI-MISFET (ST), the pad oxide film Pad in the SOI region SA is formed into the SOI-MISFET (ST ) Can be used as a gate insulating film GIa (thermal oxide film OXa).
この後、図４６に示すように、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する。これらのＭＩＳＦＥＴは、実施の形態１と同様に形成することができる（図１９〜図２３参照）。 Thereafter, as shown in FIG. 46, an SOI-MISFET (ST) is formed in the SOI region SA, a low withstand voltage MISFET (LT) is formed in the low withstand voltage MISFET formation region LA in the bulk region BA, and the high in the bulk region BA is formed. A high breakdown voltage MISFET (HT) is formed in the breakdown voltage MISFET formation region HA. These MISFETs can be formed in the same manner as in the first embodiment (see FIGS. 19 to 23).
この後、図示は省略するが、実施の形態１と同様に、ＳＯＩ基板ＳＵＢ上に、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する。 Thereafter, although not shown, an interlayer insulating film IL1, a plug P1, and a wiring M1 are formed on the SOI substrate SUB as in the first embodiment.
このように、本実施の形態によれば、ＳＯＩ領域ＳＡのシリコン層ＳＲの上方に窒化シリコン膜ＳＮを残存させることで、ＳＯＩ領域ＳＡのシリコン層ＳＲ上に熱酸化膜（酸化シリコン膜）ＯＸｃが形成されることを回避することができる。よって、この熱酸化膜（酸化シリコン膜）ＯＸｃの除去の際にＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面が後退することを防止することができる。このように、本実施の形態においても、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さを維持することができる。また、これにより、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部における窪みＤＩＶの深さを軽減することができる。よって、実施の形態１で詳細に説明したように、プラグＰ１と支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。また、エピタキシャル層ＥＰと支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。このように、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。 As described above, according to the present embodiment, by leaving the silicon nitride film SN above the silicon layer SR in the SOI region SA, the thermal oxide film (silicon oxide film) OXc is formed on the silicon layer SR in the SOI region SA. Can be avoided. Therefore, it is possible to prevent the surface of the element isolation insulating film STI in the SOI region SA from retreating when the thermal oxide film (silicon oxide film) OXc is removed. Thus, also in this embodiment, the height of the element isolation insulating film STI in the SOI region SA can be maintained. Thereby, the depth of the recess DIV at the boundary between the silicon layer SR and the element isolation insulating film STI can be reduced. Therefore, as described in detail in Embodiment 1, the leakage current between the plug P1 and the support substrate S can be reduced, and the breakdown voltage can be improved. Further, the leakage current between the epitaxial layer EP and the support substrate S can be reduced, and the breakdown voltage can be improved. Thus, the characteristics of the SOI-MISFET (ST) formed in the SOI region SA can be improved.
なお、上記実施の形態においては、説明を簡単にするため、素子分離絶縁膜ＳＴＩの表面の後退量（Ｔ２１〜Ｔ２５）を、各種膜の膜厚に対応する分などとして明示したが、実デバイスにおいては、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ２１〜Ｔ２５以外の後退量も含まれる。例えば、各種膜のエッチングの際には、エッチング対象の膜を完全に除去するため、オーバーエッチングが行われる。また、酸化シリコン膜以外の膜のエッチング工程や洗浄工程においても、素子分離絶縁膜ＳＴＩの表面がエッチングされ得る。このように、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ２１〜Ｔ２５より大きくなり得る。 In the above-described embodiment, for the sake of simplicity, the amount of receding (T21 to T25) of the surface of the element isolation insulating film STI is clearly shown as an amount corresponding to the film thickness of various films. In, the amount of retreat of the surface of the element isolation insulating film STI includes the amount of retreat other than the retreat amounts T21 to T25. For example, when etching various films, overetching is performed to completely remove the film to be etched. Also, the surface of the element isolation insulating film STI can be etched in the etching process and the cleaning process of films other than the silicon oxide film. As described above, the retreat amount of the surface of the element isolation insulating film STI can be larger than the retreat amounts T21 to T25.
（実施の形態３）
本実施の形態においては、素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入することにより、素子分離絶縁膜ＳＴＩの後退量を調整する例について説明する。
(Embodiment 3)
In this embodiment, an example in which the amount of receding of the element isolation insulating film STI is adjusted by ion implantation of carbon (C) on the element isolation insulating film STI will be described.
（第１例）
図４７および図４８は、本実施の形態の第１例の半導体装置の製造工程を示す断面図である。
(First example)
47 and 48 are cross-sectional views showing the manufacturing steps of the semiconductor device of the first example of the present embodiment.
図４７に示すように、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入する。なお、素子分離絶縁膜ＳＴＩは、実施の形態１と同様の工程で形成することができる（図１〜図６参照）。 As shown in FIG. 47, after forming the element isolation insulating film STI in which the silicon oxide film (insulating film) SO is embedded in the element isolation trench T, carbon (C) is ion-implanted on the element isolation insulating film STI. To do. Note that the element isolation insulating film STI can be formed in the same process as in the first embodiment (see FIGS. 1 to 6).
ここでは、図４７に示すように、窒化シリコン膜ＳＮをマスクとして、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入する。素子分離絶縁膜ＳＴＩのうち、炭素の注入領域をＳＴＩ（Ｃ）で示す。 Here, as shown in FIG. 47, carbon (C) is ion-implanted onto the element isolation insulating film STI in the SOI region SA and the bulk region BA using the silicon nitride film SN as a mask. In the element isolation insulating film STI, a carbon implantation region is indicated by STI (C).
このように、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜中に炭素（Ｃ）が含まれることにより、酸化シリコン膜のエッチング剤に対しエッチングレートが低下する。このため、素子分離絶縁膜ＳＴＩの膜減りを低減することができる。 As described above, when carbon (C) is contained in the silicon oxide film constituting the element isolation insulating film STI, the etching rate is reduced with respect to the etching agent for the silicon oxide film. For this reason, the film loss of the element isolation insulating film STI can be reduced.
次いで、図４８に示すように、実施の形態１と同様に、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ１を形成し、このフォトレジスト膜ＰＲ１および窒化シリコン膜ＳＮをマスクとして、素子分離絶縁膜ＳＴＩをエッチングする（ＳＴＩの高さ調整工程）。即ち、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ１だけエッチングする。なお、このエッチングの際には、炭素（Ｃ）を含有する酸化シリコン膜のエッチングレートを考慮し、エッチング剤やエッチング時間などを調整する。 Next, as shown in FIG. 48, in the same manner as in the first embodiment, a photolithography technique is used to form a photoresist film PR1 having an open bulk region BA on the SOI substrate SUB, and this photoresist film PR1 and Using the silicon nitride film SN as a mask, the element isolation insulating film STI is etched (STI height adjustment step). That is, in the bulk region BA, the surface of the silicon oxide film SO constituting the element isolation insulating film STI is etched by the receding amount T1. Note that in this etching, an etching agent, an etching time, and the like are adjusted in consideration of an etching rate of the silicon oxide film containing carbon (C).
この後、実施の形態１と同様にして、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する（図８〜図２３参照）。そして、さらに、実施の形態１と同様に、金属シリサイド層ＳＩＬ、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する（図２４、図２５参照）。 Thereafter, in the same manner as in the first embodiment, an SOI-MISFET (ST) is formed in the SOI region SA, a low breakdown voltage MISFET (LT) is formed in the low breakdown voltage MISFET formation region LA of the bulk region BA, and the bulk region BA. The high breakdown voltage MISFET (HT) is formed in the high breakdown voltage MISFET formation region HA (see FIGS. 8 to 23). Further, similarly to the first embodiment, a metal silicide layer SIL, an interlayer insulating film IL1, a plug P1, and a wiring M1 are formed (see FIGS. 24 and 25).
このように、第１例によれば、実施の形態１の効果に加え、さらに、素子分離絶縁膜ＳＴＩの表面の後退量を抑制することができる。 Thus, according to the first example, in addition to the effects of the first embodiment, the amount of receding of the surface of the element isolation insulating film STI can be further suppressed.
（第２例）
図４９は、本実施の形態の第２例の半導体装置の製造工程を示す断面図である。第１例においては、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの双方の素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入したが、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩにのみ、炭素（Ｃ）をイオン注入してもよい。
(Second example)
FIG. 49 is a cross-sectional view showing the manufacturing process of the semiconductor device of the second example of the present embodiment. In the first example, carbon (C) is ion-implanted above the element isolation insulating film STI in both the SOI region SA and the bulk region BA, but carbon (C) is only applied to the element isolation insulating film STI in the SOI region SA. May be ion-implanted.
図４９に示すように、例えば、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ３１を形成する。 As shown in FIG. 49, for example, after forming the element isolation insulating film STI in which the silicon oxide film (insulating film) SO is embedded in the element isolation trench T, the photolithography technique is used to form the element isolation insulating film STI on the SOI substrate SUB. A photoresist film PR31 having an opening in the SOI region SA is formed.
次いで、上記フォトレジスト膜ＰＲ３１をマスクとして、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に、炭素（Ｃ）をイオン注入する。 Next, carbon (C) is ion-implanted onto the element isolation insulating film STI in the SOI region SA using the photoresist film PR31 as a mask.
このように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に、炭素の注入領域ＳＴＩ（Ｃ）を形成した場合においても、上記第１例と同様の効果を奏する。さらに、バルク領域ＢＡにおいては、素子分離絶縁膜ＳＴＩに炭素（Ｃ）がイオン注入されないため、エッチングレートの再調整が不要となる。 As described above, even when the carbon implantation region STI (C) is formed above the element isolation insulating film STI in the SOI region SA, the same effect as in the first example is obtained. Furthermore, in the bulk region BA, since carbon (C) is not ion-implanted into the element isolation insulating film STI, it is not necessary to readjust the etching rate.
（第３例）
図５０は、本実施の形態の第３例の半導体装置の製造工程を示す断面図である。上記第１例および第２例においては、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、窒化シリコン膜ＳＮ等をマスクとして、炭素（Ｃ）をイオン注入したが、他のタイミングで炭素（Ｃ）の注入を行ってもよい。
(Third example)
FIG. 50 is a cross-sectional view showing the manufacturing process of the semiconductor device of the third example of the present embodiment. In the first and second examples, after the element isolation insulating film STI in which the silicon oxide film (insulating film) SO is embedded in the element isolation trench T is formed, carbon ( C) is ion-implanted, but carbon (C) may be implanted at another timing.
例えば、実施の形態１で説明したように、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの高さ調整を行った後、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングし、さらに、バルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする（図７〜図１１参照）。 For example, as described in the first embodiment, after adjusting the height of the element isolation insulating film STI in the bulk region BA, the silicon nitride film SN on the SOI substrate SUB is etched, and further, the bulk region BA The pad oxide film Pad is etched (see FIGS. 7 to 11).
この後、図５０に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ３２を形成する。次いで、このフォトレジスト膜ＰＲ３２をマスクに、ＳＯＩ領域ＳＡに炭素（Ｃ）をイオン注入する。 Thereafter, as shown in FIG. 50, a photoresist film PR32 having an SOI region SA opened is formed on the SOI substrate SUB by using a photolithography technique. Next, carbon (C) is ion-implanted into the SOI region SA using the photoresist film PR32 as a mask.
次いで、ＳＯＩ領域ＳＡやバルク領域ＢＡに、閾値調整用の不純物を注入する。この後、実施の形態１と同様にして、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する（図１２〜図２３参照）。そして、さらに、実施の形態１と同様に、金属シリサイド層ＳＩＬ、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する（図２４、図２５参照）。 Next, an impurity for threshold adjustment is implanted into the SOI region SA and the bulk region BA. Thereafter, in the same manner as in the first embodiment, an SOI-MISFET (ST) is formed in the SOI region SA, a low breakdown voltage MISFET (LT) is formed in the low breakdown voltage MISFET formation region LA of the bulk region BA, and the bulk region BA. A high breakdown voltage MISFET (HT) is formed in the high breakdown voltage MISFET formation region HA (see FIGS. 12 to 23). Further, similarly to the first embodiment, a metal silicide layer SIL, an interlayer insulating film IL1, a plug P1, and a wiring M1 are formed (see FIGS. 24 and 25).
このように、第３例によれば、閾値調整用の不純物の注入の工程（チャネルインプラ工程）前に炭素（Ｃ）の注入を行い、素子分離絶縁膜ＳＴＩの上部に炭素の注入領域ＳＴＩ（Ｃ）を形成している。なお、閾値調整用の不純物の注入の工程後に炭素（Ｃ）の注入を行ってもよい。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に加え、ＳＯＩ領域ＳＡのシリコン層ＳＲにも炭素（Ｃ）が注入されるが、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を劣化させることはなく、問題はない。 As described above, according to the third example, carbon (C) is implanted before the threshold adjustment impurity implantation step (channel implantation step), and the carbon implantation region STI ( C) is formed. Note that carbon (C) may be implanted after the step of implanting the impurity for adjusting the threshold. At this time, carbon (C) is implanted into the silicon layer SR in the SOI region SA in addition to the upper portion of the element isolation insulating film STI in the SOI region SA, but the characteristics of the SOI-MISFET (ST) are not deteriorated. ,No problem.
よって、この第３例においても、実施の形態１の効果に加え、さらに、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部のエッチングレートの低下により、その表面の後退量を抑制することができる。 Therefore, also in the third example, in addition to the effect of the first embodiment, the amount of recession on the surface can be suppressed by lowering the etching rate of the upper part of the element isolation insulating film STI in the SOI region SA.
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventors has been specifically described based on the embodiment, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＢＡ バルク領域
ＢＯＸ 絶縁層
ＤＩＶ 窪み
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩａ ゲート絶縁膜
ＧＩｂ ゲート絶縁膜
ＧＩｃ ゲート絶縁膜
ＨＡ 高耐圧ＭＩＳＦＥＴ形成領域
ＨＴ 高耐圧ＭＩＳＦＥＴ
ＩＬ１ 層間絶縁膜
ＬＡ 低耐圧ＭＩＳＦＥＴ形成領域
ＬＴ 低耐圧ＭＩＳＦＥＴ
Ｍ１ 配線
ＮＭ 低濃度不純物領域
ＮＰ 高濃度不純物領域
ＯＸａ 熱酸化膜
ＯＸｂ 熱酸化膜
ＯＸｃ 熱酸化膜
ＯＸＭ 熱酸化膜
Ｐ１ プラグ
Ｐａｄ パッド酸化膜
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲ２２ フォトレジスト膜
ＰＲ２３ フォトレジスト膜
ＰＲ２４ フォトレジスト膜
ＰＲ３１ フォトレジスト膜
ＰＲ３２ フォトレジスト膜
Ｓ 支持基板
ＳＡ ＳＯＩ領域
ＳＩＬ 金属シリサイド層
ＳＮ 窒化シリコン膜
ＳＮ２ 窒化シリコン膜
ＳＯ 酸化シリコン膜
ＳＲ シリコン層
ＳＴ ＳＯＩ−ＭＩＳＦＥＴ
ＳＴＩ 素子分離絶縁膜
ＳＴＩ（Ｃ） 注入領域
ＳＵＢ 基板
ＳＷ サイドウォール膜
Ｔ 素子分離溝
Ｔ０ 基準点
Ｔ１〜Ｔ７ 後退量
Ｔ２１〜Ｔ２５ 後退量
BA Bulk region BOX Insulating layer DIV Recessed EP Epitaxial layer GE Gate electrode GIa Gate insulating film GIb Gate insulating film GIc Gate insulating film HA High breakdown voltage MISFET formation region HT High breakdown voltage MISFET
IL1 Interlayer Insulating Film LA Low Voltage MISFET Formation Region LT Low Voltage MISFET
M1 wiring NM low concentration impurity region NP high concentration impurity region OXa thermal oxide film OXb thermal oxide film OXc thermal oxide film OXM thermal oxide film P1 plug pad pad oxide film PR1 photoresist film PR2 photoresist film PR3 photoresist film PR4 photoresist film PR21 Photoresist film PR22 Photoresist film PR23 Photoresist film PR24 Photoresist film PR31 Photoresist film PR31 Photoresist film PR32 Photoresist film S Support substrate SA SOI region SIL Metal silicide layer SN Silicon nitride film SN2 Silicon nitride film SO Silicon oxide film SR Silicon layer ST SOI-MISFET
STI Element isolation insulating film STI (C) Injection region SUB Substrate SW Side wall film T Element isolation groove T0 Reference point T1 to T7 Retraction amount T21 to T25 Retraction amount
Claims (20)
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程と、
（ｃ）前記第１溝および前記第２溝の内部にそれぞれ第２絶縁膜を埋め込む工程と、
（ｄ）前記第２溝内部の前記第２絶縁膜の上部を後退させ、前記第１溝内部の前記第２絶縁膜の上面より前記第２溝内部の前記第２絶縁膜の上面を低くする工程と、
（ｅ）前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
を有する、半導体装置の製造方法。 (A) preparing a substrate having a first region and a second region and having a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and a semiconductor layer formed on the first insulating film; When,
(B) By selectively removing a part of each of the first region and the second region of the substrate, a first groove is formed in the first region, and a second groove is formed in the second region. Forming, and
(C) burying a second insulating film in each of the first groove and the second groove;
(D) Retreating the upper part of the second insulating film inside the second groove so that the upper surface of the second insulating film inside the second groove is lower than the upper surface of the second insulating film inside the first groove. Process,
(E) removing the first insulating film and the semiconductor layer in the second region;
A method for manufacturing a semiconductor device, comprising:
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (b), the bottom of the first groove and the second groove reaches the middle of the semiconductor substrate.
前記（ｅ）工程の後に、
（ｆ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程、
を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step (e),
(F) forming a first MISFET on the main surface of the semiconductor layer in the first region and forming a second MISFET on the main surface of the semiconductor substrate in the second region;
A method for manufacturing a semiconductor device, comprising:
前記（ｂ）工程は、前記半導体層の上部に形成された第３絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程である、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (b) is a method of manufacturing a semiconductor device, which is a step of forming the first groove and the second groove using a third insulating film formed on the semiconductor layer as a mask.
前記（ｃ）工程は、
（ｃ１）前記第３絶縁膜、前記第１溝および前記第２溝上に、前記第２絶縁膜を堆積する工程と、
（ｃ２）前記第２絶縁膜の上部を前記第３絶縁膜が露出するまで除去する工程と、
を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
The step (c)
(C1) depositing the second insulating film on the third insulating film, the first groove, and the second groove;
(C2) removing the upper portion of the second insulating film until the third insulating film is exposed;
A method for manufacturing a semiconductor device, comprising:
前記（ｄ）工程の後に、前記第３絶縁膜を除去する工程、を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
A method for manufacturing a semiconductor device, comprising the step of removing the third insulating film after the step (d).
前記半導体層と前記第３絶縁膜との間に第４絶縁膜を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 4,
A method for manufacturing a semiconductor device, comprising: a fourth insulating film between the semiconductor layer and the third insulating film.
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the gate insulating film of the first MISFET has a thickness different from that of the second MISFET.
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein a thickness of the gate insulating film of the second MISFET is larger than a thickness of the gate insulating film of the first MISFET.
前記（ｆ）工程は、前記第２領域の前記半導体基板の主面に第３ＭＩＳＦＥＴを形成する工程、を有し、
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第３ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The step (f) includes a step of forming a third MISFET on the main surface of the semiconductor substrate in the second region,
The method of manufacturing a semiconductor device, wherein a thickness of the gate insulating film of the second MISFET is larger than a thickness of the gate insulating film of the third MISFET.
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程であって、前記半導体層の上部に形成された第２絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程と、
（ｃ）前記第２絶縁膜、前記第１溝および前記第２溝に、第３絶縁膜を堆積し、前記第３絶縁膜の上部を前記第２絶縁膜が露出するまで除去する工程と、
（ｄ）前記第２溝内部の前記第３絶縁膜の上部を後退させ、前記第１溝内部の前記第３絶縁膜の上面より前記第２溝内部の前記第３絶縁膜の上面を低くする工程と、
（ｅ）前記第２領域の前記第２絶縁膜を除去し、前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
（ｆ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程と、を有し、
前記第２ＭＩＳＦＥＴのゲート絶縁膜は、前記第１領域の前記第２絶縁膜が残存した状態で形成される、半導体装置の製造方法。 (A) preparing a substrate having a first region and a second region and having a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and a semiconductor layer formed on the first insulating film; When,
(B) By selectively removing a part of each of the first region and the second region of the substrate, a first groove is formed in the first region, and a second groove is formed in the second region. Forming a first groove and a second groove using a second insulating film formed on the semiconductor layer as a mask; and
(C) depositing a third insulating film in the second insulating film, the first groove, and the second groove, and removing an upper portion of the third insulating film until the second insulating film is exposed;
(D) The upper part of the third insulating film in the second groove is retreated, and the upper surface of the third insulating film in the second groove is made lower than the upper surface of the third insulating film in the first groove. Process,
(E) removing the second insulating film in the second region and removing the first insulating film and the semiconductor layer in the second region;
(F) forming a first MISFET on the main surface of the semiconductor layer in the first region, and forming a second MISFET on the main surface of the semiconductor substrate in the second region;
The method of manufacturing a semiconductor device, wherein the gate insulating film of the second MISFET is formed with the second insulating film in the first region remaining.
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
In the step (b), the bottom of the first groove and the second groove reaches the middle of the semiconductor substrate.
前記半導体層と前記第２絶縁膜との間に第４絶縁膜を有する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
A method for manufacturing a semiconductor device, comprising: a fourth insulating film between the semiconductor layer and the second insulating film.
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The method of manufacturing a semiconductor device, wherein the gate insulating film of the first MISFET has a thickness different from that of the second MISFET.
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The method of manufacturing a semiconductor device, wherein a thickness of the gate insulating film of the second MISFET is larger than a thickness of the gate insulating film of the first MISFET.
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程であって、前記半導体層の上部に形成された第２絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程と、
（ｃ）前記第２絶縁膜、前記第１溝および前記第２溝に、第３絶縁膜を堆積し、前記第３絶縁膜の上部を前記第２絶縁膜が露出するまで除去する工程と、
（ｄ）前記第１領域の前記第３絶縁膜中に炭素を注入する工程と、
（ｅ）前記第２溝内部の前記第３絶縁膜の上部を後退させ、前記第１溝内部の前記第３絶縁膜の上面より前記第２溝内部の前記第３絶縁膜の上面を低くする工程と、
（ｆ）前記第２領域の前記第２絶縁膜を除去し、前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
を有する、半導体装置の製造方法。 (A) preparing a substrate having a first region and a second region and having a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and a semiconductor layer formed on the first insulating film; When,
(B) By selectively removing a part of each of the first region and the second region of the substrate, a first groove is formed in the first region, and a second groove is formed in the second region. Forming a first groove and a second groove using a second insulating film formed on the semiconductor layer as a mask; and
(C) depositing a third insulating film in the second insulating film, the first groove, and the second groove, and removing an upper portion of the third insulating film until the second insulating film is exposed;
(D) implanting carbon into the third insulating film in the first region;
(E) Retreating the upper part of the third insulating film inside the second groove, and lowering the upper surface of the third insulating film inside the second groove from the upper surface of the third insulating film inside the first groove. Process,
(F) removing the second insulating film in the second region and removing the first insulating film and the semiconductor layer in the second region;
A method for manufacturing a semiconductor device, comprising:
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 16,
In the step (b), the bottom of the first groove and the second groove reaches the middle of the semiconductor substrate.
前記（ｆ）工程の後に、
（ｇ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程、
を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 16,
After the step (f),
(G) forming a first MISFET on the main surface of the semiconductor layer in the first region and forming a second MISFET on the main surface of the semiconductor substrate in the second region;
A method for manufacturing a semiconductor device, comprising:
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
The method of manufacturing a semiconductor device, wherein the gate insulating film of the first MISFET has a thickness different from that of the second MISFET.
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
The method of manufacturing a semiconductor device, wherein a thickness of the gate insulating film of the second MISFET is larger than a thickness of the gate insulating film of the first MISFET.
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