JP2014142694A - 半導体集積回路のレイアウト設計検証方法 - Google Patents

Abstract

【課題】設計対象外である不要なデータの存在を、エラーとして検出できる半導体集積回路のレイアウト設計検証方法を提供する。
【解決手段】半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイルを作成し（Ｓ２）、その定義ファイルに基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し（Ｓ５）、定義ファイルに反する設計部分を検出すると当該設計部分をエラーとして出力する（Ｓ７）。
【選択図】図１

Description

本発明は、複数のレイヤを用いて各回路素子間の配線接続を行う半導体集積回路のレイアウト設計について検証を行う方法に関する。

半導体集積回路のレイアウト設計については、例えばＤＲＣ（Design Rule Check）やＬＶＳ（Layout Versus Schematic）などの設計検証技術が用いられている。ＤＲＣは、レイアウト設計基準に基づいて、配線間隔や配線幅などの設計寸法ルールを検証するものであり、ＬＶＳは、回路図とレイアウトにおける各回路素子間の接続を照合するものである。例えば特許文献１には、ＤＲＣの手法の一例が開示されている。

特開２０１０−１０８４８４号公報

しかしながら、例えばレイアウトについて、ある回路素子が他の回路素子に接続されておらず、孤立して配置されているものがあった場合、上記のような検証技術によってはエラーとして検出することができない。例えばＬＶＳにおいては、設計に用いる各回路素子（デバイス）を予め定義して検証を行うが、使用する予定がない素子については定義できないため検証の対象にならない。

本発明は上記事情に鑑みてなされたものであり、その目的は、設計対象外である不要なデータの存在を、エラーとして検出できる半導体集積回路のレイアウト設計検証方法を提供することにある。

請求項１記載の半導体集積回路のレイアウト設計検証方法によれば、半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイルを作成し、その定義ファイルに基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し、定義ファイルに反する設計部分を検出すると当該設計部分をエラーとして出力する。

このように検証を行うことで、設計後のレイアウトデータについて、存在すべきデータや、存在すべきでないデータについても確認を行うことができる。また、定義ファイルは、個別のレイヤがどのように重なるべきかを示すものであるから、設計ルールの一部を構成するものであると言える。そして、定義ファイルを一度作成すれば、設計基準に変更が発生しない限り、様々な半導体集積回路のレイアウト設計に適用できる。したがって、検証を行うためのルールを生成する時間を短縮でき、作業効率の向上を図ることが可能になる。

請求項２記載の半導体集積回路のレイアウト設計検証方法によれば、半導体集積回路のレイアウト設計に使用する各回路要素について、各回路要素を構成するレイアウトデータを統合したものをそれぞれダミーレイヤとして個別に定義する。そして、複数のダミーレイヤ間及び／又はダミーレイヤと複数のレイヤとの間の配置関係についても定義ファイルを作成し、配置関係を同様に評価する。すなわち、ダミーレイヤを定義することで、各回路要素を単位としてレイアウト設計の適否を検証できる。したがって、各回路要素について、その周辺の他の回路要素（ダミーレイヤ）又はレイヤとの電気的接続が適切に行われているか否かを容易に判定できる。

一実施形態であり、レイアウト設計の検証処理を示すフローチャート ＣＭＯＳＦＥＴについてダミーレイヤを示す図 定義ファイルの一例を示す図 エラーとして検出する対象の一例を示す図 検証処理の具体例を示す図

以下、一実施形態について図面を参照して説明する。先ず、ＬＳＩ（半導体集積回路）については、使用する材料やプロセスに従って設計基準が決まる。その設計基準と、実際の設計対象であるＬＳＩの設計仕様とに応じて、レイアウト設計における各回路要素の配置関係がどのようになるかも決まることになる。本実施形態では、実際のレイアウト設計で使用されるレイヤ（リアルレイヤと称す）とは別に、レイアウト設計を検証するために用いる仮想的なレイヤである「ダミーレイヤ」を使用する。また、「回路要素」とは、ＭＯＳＦＴのような回路素子だけでなく、配線等の回路部材も含むものとする。

「ダミーレイヤ」とは、例えばＣＭＯＳＦＥＴやバイポーラトランジスタ等のデバイス，回路要素を構成しているレイアウト部分のデータを統合したものである。図２に示すように、例えばＣＭＯＳＦＥＴは、ｎウェル，ｎアクティブ（ｎ＋），ｐアクティブ（ｐ＋），ポリシリコンなどの形成領域や配線部である（リアル）レイヤの重なりによって構成されている。ここで「ダミーレイヤ」１（ＣＭＯＳダミーレイヤ）とは、図２（ａ）に二点鎖線で囲んで示しているように、ＣＭＯＳＦＥＴを構成している各リアルレイヤを統合したまとまりとして定義される。そして、このダミーレイヤ１を構成している各リアルレイが、レイアウト設計上どのような配置状態になるべきかを、定義ファイルにおいて定義する。勿論、ダミーレイヤ同士の配置状態も含まれる。

図３に示すように、定義ファイル２０では、例えば「ＣＭＯＳダミー」や「ＢＩＰ（バイポーラ）ダミー」，「ＤＭＯＳダミー」，「ＰＡＤダミー」といったダミーレイヤと、「Ｄｉｏｄｅダミー」や「抵抗ダミー」といったダミーレイヤとの配置関係や、「Ｐｗｅｌｌ」や「Ｐ＋」といったリアルレイヤとの配置関係が定義されている。図中の「○」はレイヤ間に重複すべき部分があることを示しており、「×」は重複すべき部分がないことを示している（後述する図５参照）。この定義ファイル２０は、作業者が検証を行う前に予め作成しておく。

次に、本実施形態の作用について説明する。図１に示すフローチャートは、例えばレイアウト設計に使用されるパーソナルコンピュータにインストールされたソフトウェアによって実現される処理を中心に示すものである。レイアウト設計基準（Ｓ１）は、上述した様にＬＳＩに使用する材料やプロセスに従って決まる設計基準であり、作業者は、そのレイアウト設計基準を参照して各レイヤ間が設計基準上どのように重なるべきか、に関する情報を抽出する（Ｓ２）。

また、上記のステップＳ２において、作業者は、上述のダミーレイヤと定義ファイルの作成も行う。加えて、次のステップＳ３において処理ルールファイルを生成し、検証の結果エラーメッセージを出力するため（Ｓ５，Ｓ７）、設計に関する不具合リストも参照して処理ルールを決定する。ここで、不具合リストとは、例えば図４に示すものである。

図４において、１）は第１アルミニュウム配線部（１ＡＬレイヤ）２と第２アルミニュウム配線部（２ＡＬレイヤ）３とがヴィアホール（ＶＩＡレイヤ）４を介して接続されているレイアウトの断面を模式的に示している。この場合、例えばヴィアホールの下層に配線部２ＡＬが存在していなかったり、レイアウトデータがＶＩＡレイヤ４のみであれば、ヴィアホールが単体で存在することになりエラーとなる。

２）は、例えばＣＭＯＳＦＥＴ等において、ゲートを構成する部分の平面を模式的に示している。この場合、ポリシリコン（ＰＯＬＹ）レイヤ５に対して、配線との接続を行うコンタクトレイヤ６が存在しなければ、ゲートが浮いている状態であるからエラーとなる。
３）は、上下の配線レイヤ７，８間を、ＶＩＡレイヤ９を介して接続した状態である。一般に、配線の幅に応じて必要とされるヴィアホールの数は設計ルールで決められている。そこで、上下の配線レイヤ間に配置されているＶＩＡレイヤ９の数が、設計ルールを満たしていない場合（ＶＩＡ数不足）はエラーとなる。これにより、ヴィアホール数が少ないことに起因するエレクトロマイグレーションの発生を未然に防止する。

４）は２）と同様の図であるが、拡散レイヤ１０やポリシリコンレイヤ１１自体にコンタクトレイヤ１２が存在しない場合である。この場合は、デバイス自体が未使用であり、本来存在すべきでないデータの可能性が高い。したがって、エラーとする。その他、図示はしないが、例えば以下のようなエラーを検出する。
５）ＶＩＡ，コンタクト，Ｔａｐの抜け（逆に言えば、ＡＬ，ＰＯＬＹ等の配線や拡散レイヤ，ウェルレイヤのフローティング）。
６）基準規格外のデバイス（或いは、設計上必要なのか不明のデバイス）。
７）他の回路要素に接続されていない「浮き」トレンチ。
８）デバイス上の不要レイヤ。
９）使用が禁止されている（使用する予定が無い）デバイス。
１０）不要なマスク。
尚、不具合リストに関してはこれらに限ることなく、個別の設計に応じて必要と思われるものを適宜採用すれば良い。

ステップＳ３において、検証のための処理ルールファイルを生成すると、設計済みのレイアウトデータについて重なり検証を実行する（Ｓ４）。そして、処理ルールファイルの内容に基づきエラーが検出されなければ（Ｓ５：ＮＯ）正常終了するが（Ｓ６）、エラーが検出された場合は（Ｓ５：ＹＥＳ）、エラーメッセージを例えばパーソナルコンピュータのディスプレイ画面上などに出力する（Ｓ７）。

以下において、図５に示す（×；禁止）ＡＮＤ，（○；重複）ＮＯＴ，（＝＞；一部重複）ＯＵＴＳＩＤＥは、一般的な論理演算と全く同一の論理ではなく、本実施形態独特の論理演算である。図５（ａ）に示すように、例えばパッド（ＰＡＤレイヤ）とヴィア（ＶＩＡレイヤ）との関係では、パッドの下層にヴィアが存在してはならない、というのが一般的な設計基準である。この様な関係については、ＰＡＤレイヤ１３とＶＩＡレイヤ１４との論理ＡＮＤをとることで検証を行う。検証の結果、重複するレイアウトデータが残ればエラー判定となり、重複するデータが残らなければパス判定となる。尚、図５では、論理演算後に重複した状態となるレイヤをハッチングで示している。

図５（ｂ），或いは図４の１）に示すように、通常、ヴィアに対してはアルミニュウム配線（ＡＬレイヤ）が掛かるように設計される。そこで、ヴィアに対してアルミニュウム配線が存在するか否かを、ＶＩＡレイヤ１５に対しＡＬレイヤの論理ＮＯＴをとることで検証を行う。すなわち、本来ＡＬレイヤが存在しない領域にＶＩＡ１５レイヤが存在しているか否かを検証する。検証の結果、ＶＩＡレイヤ１５とＡＬレイヤの否定（図中に符号１６バーで示す）との重複があれば、本来ＡＬレイヤが存在しない領域にＶＩＡレイヤ１５が存在していることを示すのでエラー判定となり、ＡＬレイヤの否定が残らなければパス判定となる。

図５（ｃ）に示すように、特定のレイヤに対して検証の対象となるレイヤが含まれるか否かを、論理ＯＵＴＳＩＤＥにより検証する（但し、図３には示されていない）。例えば、ＡＬレイヤ１７に対し抵抗レイヤ１８が含まれているか否かは、
ＡＬレイヤ ＯＵＴＳＩＤＥ 抵抗レイヤ
により検証を行う。検証の結果、
（１）抵抗レイヤ１８のデータのみが残れば、ＡＬレイヤ１７が全く存在しないのでエラー判定。
（２）ＡＬレイヤ１７のデータのみが残れば、抵抗レイヤ１８が全く存在しないのでエラー判定。
（３）ＡＬレイヤ１７と抵抗レイヤ１８の一部が重複した状態にあればデータが残らずパス判定。となる。

また、例えば図４の３）で示したようなヴィアホール数の検証については、配線レイヤとＶＩＡレイヤとのＡＮＤをとり、残ったＶＩＡレイヤのデータ数を設計基準で定める閾値と比較することで検証すれば良い。

以上のように本実施形態によれば、半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイル２０を作成し、その定義ファイル２０に基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し、定義ファイル２０に反する設計部分を検出すると当該設計部分をエラーとして出力するようにした。このように検証を行うことで、設計後のレイアウトデータについて存在すべきデータや、存在すべきでないデータについても確認を行うことができる。また、定義ファイル２０は、個別のレイヤがどのように重なるべきかを示すもので設計ルールの一部を構成するから、定義ファイル２０を一度作成すれば、設計基準に変更が発生しない限り様々な半導体集積回路のレイアウト設計に適用できる。したがって、検証を行うためのルールを生成する時間を短縮でき、作業効率の向上を図ることが可能になる。

また、各回路要素を構成するレイアウトデータを統合したものをそれぞれダミーレイヤとして個別に定義し、複数のダミーレイヤ間及び／又はダミーレイヤと複数のレイヤとの間の配置関係についても定義ファイル２０を作成し、配置関係を同様に評価するようにした。すなわち、ダミーレイヤを定義することで、各回路要素を単位としてレイアウト設計の適否を検証できる。したがって、各回路要素について、その周辺の他の回路要素（ダミーレイヤ）又はレイヤとの電気的接続が適切に行われているか否かを容易に判定できる。

加えて、定義ファイル２０は、配置関係について、１つのレイヤが、その他のレイヤと完全に重複していることを示す「重複」と、１つのレイヤの一部が、その他のレイヤの一部と重複していることを示す「一部重複」と、１つのレイヤと、その他のレイヤとが「重複」及び前記「一部重複」の何れもしていない「禁止」とを定義する。したがって、設計後のレイアウトデータについて、各レイヤ間の具体的な重複の有無や重複の状態を評価して検証を行うことができる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ダミーレイヤについては、必要に応じて用意すれば良く、一般的なレイヤ間のみについて重複の状態を評価しても良い。
各レイヤについては、個別の設計に応じて必要なものを用意すれば良い。

図面中、１はダミーレイヤ、２，３はＡＬレイヤ、４はＶＩＡレイヤ、５はポリシリコンレイヤ、７，８は配線レイヤ、９はＶＩＡレイヤ、１０は拡散レイヤ、２０は定義ファイルを示す。

Claims (3)

1. 半導体集積回路のレイアウト設計に使用する複数のレイヤについて、設計上での配置関係を示す定義ファイル（２０）を作成し（Ｓ２）、
   前記定義ファイルに基づいて、レイアウト設計後の各レイヤと間の配置関係を評価し（Ｓ４）、前記定義ファイルに反する設計部分を検出すると、当該設計部分をエラーとして出力する（Ｓ７）ことを特徴とする半導体集積回路のレイアウト設計検証方法。
2. 前記レイアウト設計に使用する回路素子及び配線（以下、これらを回路要素と称する）について、各回路要素を構成するレイアウトデータを統合したものをそれぞれダミーレイヤ（１）として個別に定義し、
   複数のダミーレイヤ間及び／又はダミーレイヤと複数のレイヤとの間の配置関係についても前記定義ファイルを作成し、配置関係を評価することを特徴とする請求項１記載の半導体集積回路のレイアウト設計検証方法。
3. 前記定義ファイルは、前記配置関係として、
   １つのレイヤが、その他のレイヤと完全に重複していることを示す「重複」と、
   １つのレイヤの一部が、その他のレイヤの一部と重複していることを示す「一部重複」と、
   １つのレイヤと、その他のレイヤとが前記「重複」及び前記「一部重複」の何れもしていない「禁止」とが定義されていることを特徴とする請求項１又は２記載の半導体集積回路のレイアウト設計検証方法。

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