JP2014134852A - キャッシュメモリ、キャッシュメモリの検索方法、情報処理装置、およびプログラム - Google Patents
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Abstract
【課題】ノンブロッキングキャッシュの技術を使ったキャッシュメモリは、プロセッサがメモリアクセスリクエストを行うと、タグメモリ内のタグ検索を行い、キャッシュミスした場合に、続けてMSHR内のMSHR検索を開始していたため、アクセス時間が増加していた。
【解決手段】本発明は、キャッシュメモリにおいて、タグメモリと、MSHR(Miss Information/Status Holding Register)と、タグメモリ検索手段と、MSHR検索手段と、プロセッサからデータの要求を受け前記タグ検索手段と前記MSHR検索手段を並行して動作させるキャッシュ制御手段を備えることを特徴とする。
【選択図】 図1
【解決手段】本発明は、キャッシュメモリにおいて、タグメモリと、MSHR(Miss Information/Status Holding Register)と、タグメモリ検索手段と、MSHR検索手段と、プロセッサからデータの要求を受け前記タグ検索手段と前記MSHR検索手段を並行して動作させるキャッシュ制御手段を備えることを特徴とする。
【選択図】 図1
Description
本発明は、キャッシュメモリ、キャッシュメモリの検索方法、情報処理装置、およびプログラムに関する。
プロセッサ、キャッシュメモリ、および主メモリを備える情報処理装置において、キャッシュメモリは、プロセッサがメモリアクセスリクエストを行ってからプロセッサの所望のデータが読み出されるまでの時間(アクセス時間)の短縮に効果があることが知られている。
キャッシュメモリは、主メモリのデータの一部であってプロセッサからアクセスされる可能性の高いデータを保持している。プロセッサがメモリアクセスリクエストを行った際に、プロセッサの所望のデータがキャッシュメモリに保持されている場合(キャッシュヒット)には、キャッシュメモリはデータをプロセッサに供給するのでアクセス時間の短縮が可能になる。
一方、プロセッサの所望のデータがキャッシュメモリに保持されていない場合(キャッシュミス)には、キャッシュメモリは主メモリ上のデータを読み出しデータを取得してからプロセッサへ供給する。
この場合(キャッシュミス)は、主メモリ上のデータを読み出すためアクセス時間が長くなり、プログラムの性能を低下させる原因となる。
このようなキャッシュメモリの特性から、キャッシュのヒット率を向上させることと同時に、キャッシュメモリおよび主メモリへのアクセス時間の短縮が重要となる。
そのうち、アクセス時間を短縮させるために、非特許文献1(David Kroft, “LOCKUP−FREE INSTRUCTION FETCH/PREFETCH CACHE ORGANIZATION”, 25 Years of the International Symposia on Computer Architecture (Selected Papers), ACM, 1998, p.195−201 )ではノンブロッキングキャッシュの技術が開示されている。
一度キャッシュミスが生じるとメモリからデータを読み出し取得するまでの間キャッシュメモリが停止(ストール)してしまうブロッキングキャッシュの技術に対して、非特許文献1のノンブロッキングキャッシュの技術では、MSHR(Miss information/Status Holding Register)を有し、このMSHRにキャッシュミスを処理するための情報を保持することにより、複数のキャッシュミスのメモリアクセスリクエストを同時に処理することが可能となる。
このMSHRを有するキャッシュメモリでは、複数のキャッシュミスのメモリアクセスリクエストを同時に処理することでアクセス時間の短縮が可能である。
図面を用いて、ノンブロッキングキャッシュの技術を使ったキャッシュメモリを詳細に説明する。図2は、関連技術におけるノンブロッキングキャッシュの技術を使ったキャッシュメモリの構成例を示すブロック図である。
図2に示すように、キャッシュメモリ4は、タグメモリ11と、タグ検索部41と、タグ制御部42と、MSHR12と、MSHR検索部43と、MSHR制御部44とを備えている。キャッシュメモリ4は、プロセッサ1と、主メモリ2とに接続している。プロセッサ1は、キャッシュメモリ4にメモリアクセスリクエストを行う。主メモリ2は、主メモリ2上のデータをキャッシュメモリ4に供給する。
キャッシュメモリ4は、プロセッサ1がメモリアクセスリクエストを行うと、タグ検索部41がタグメモリ11内の検索を行い、検索結果をタグ制御部42に送り、タグ制御部42でキャッシュヒット/キャッシュミスの判定を行う。
キャッシュミスした場合にはMSHR検索部43がMSHR12内の検索を行い、検索結果をMSHR制御部44に送り、MSHR制御部44でMSHR12の動作を決定する。
また、特許文献1(再特WO2010024071号公報)を用いるとキャッシュメモリのアクセスに先立ちメモリアクセスリクエストとMSHRを対応付けておき、更に、メモリアクセスリクエストがキャッシュミスした場合に使用するMSHRの候補を決定しておく。そして、キャッシュミスした場合には候補のMSHRを使用するので、MSHRの枯渇が原因による停止(ストール)時間を短縮することが可能である。
その他、キャッシュメモリは、特許文献2(特表2008−525904号公報)、特許文献3(特開平07−253926号公報)にも記載されている。
David Kroft, "LOCKUP−FREE INSTRUCTION FETCH/PREFETCH CACHE ORGANIZATION", 25 Years of the International Symposia on Computer Architecture (Selected Papers), ACM, 1998, p.195−201
上述のような、ノンブロッキングキャッシュの技術を使ったキャッシュメモリは、プロセッサがメモリアクセスリクエストを行うと、タグメモリ内のタグ検索を行い、キャッシュミスした場合に、続けてMSHR内のMSHR検索を開始していたため、アクセス時間が増加していた。
本発明の目的は、この課題を解決したキャッシュメモリ、キャッシュメモリの検索方法、情報処理装置、およびプログラムを提供することにある。
本発明は、キャッシュメモリにおいて、タグメモリと、MSHR(Miss Information/Status Holding Register)と、タグメモリ検索手段と、MSHR検索手段と、プロセッサからデータの要求を受け前記タグ検索手段と前記MSHR検索手段を並行して動作させるキャッシュ制御手段を備えることを特徴とする。
本発明は、タグメモリと、MSHR(Miss Information/Status Holding Register)を備えたキャッシュメモリの検索方法であって、プロセッサからデータの要求を受け、前記タグメモリの検索と前記MSHRの検索を並行して行うことを特徴とする。
本発明は、タグメモリと、MSHR(Miss Information/Status Holding Register)を備えたキャッシュメモリを駆動させるプログラムであって、プロセッサからデータの要求を受けるステップと、前記タグメモリの検索と前記MSHRの検索を並行して行うステップとをコンピュータに実行させるプログラムであることを特徴とする。
本発明のキャッシュメモリは、アクセス時間を短縮することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。
(第1の実施形態)
図1は、本発明のキッシュメモリの構成例を示すブロック図である。
(第1の実施形態)
図1は、本発明のキッシュメモリの構成例を示すブロック図である。
図1に示すように、第1の実施形態におけるキャッシュメモリ3の構成は、タグメモリ11と、タグ検索部31と、MSHR12と、MSHR検索部32と、キャッシュ制御部33とを備えている。そして、キャッシュメモリ3は、プロセッサ1と、主メモリ2とに接続している。プロセッサ1は、キャッシュメモリ3にメモリアクセスリクエストを行う。主メモリ2は、主メモリ2上のデータをキャッシュメモリ3に供給する。メモリアクセスリクエストには、所望のデータの主メモリ2上の格納位置のアドレスが含まれている。
図1では、キャッシュメモリが備えるデータメモリの要素は省略している。データメモリは、プロセッサからアクセスされる可能性の高いデータを保持している。
タグメモリ11には、キャッシュメモリ3に保持されているデータの内容を示すための情報(タグ)が格納されている。このタグには、キャッシュメモリ3に保持されているデータの主メモリ2上の格納位置のアドレス等が含まれている。
タグ検索部31は、プロセッサ1のメモリアクセスリクエストのアドレスを基に、タグメモリ11内の検索を行い、検索結果をキャッシュ制御部33に送る。
MSHR12には、キャッシュミスした時のメモリアクセスリクエストの情報が格納されている。この情報の中にはデータの主メモリ2上の格納位置のアドレス等が含まれている。
MSHR検索部32は、プロセッサ1のメモリアクセスリクエストのアドレスを基に、MSHR12内の検索を行い、検索結果をキャッシュ制御部33に送る。
キャッシュ制御部33は、タグ検索部31およびMSHR検索部32の検索結果を基にアクセス動作を決定する。
次に、図面を用いて本実施の形態の動作を詳細に説明する。
図3は、本発明の第1の実施形態におけるキャッシュメモリの動作例を説明するためのフローチャートである。
図3に示すように、まず、プロセッサ1は、キャッシュメモリ3に主メモリのアドレスを含んだメモリアクセスリクエストを発行する(ステップS301)。
次に、キャッシュメモリ3は、タグ検索部31およびMSHR検索部32にて検索を並行に開始する(ステップS302)。
次に、タグ検索部31は、メモリアクセスのアドレスを基に、タグメモリ11内を検索し、タグメモリ11内に該当アドレスの情報があるか否かを含んだ検索結果をキャッシュ制御部33に送る(ステップS303)。
並列して、MSHR検索部32は、メモリアクセスのアドレスを基に、MSHR12内を検索し、MSHR12内に該当アドレスの情報があるか否かを含んだ検索結果をキャッシュ制御部33に送る。また、この検索結果にはMSHR12内に空きMSHRがあるか否かも含まれている(ステップS304)。
キャッシュ制御部33は受け取ったタグ検索結果、MSHR検索結果および空きMSHRの有無の結果によりアクセス動作を決定する(ステップS305)。
アクセス動作の決定方法の例として、キャッシュ制御部33は、第一のケースとしてキャッシュヒットした、第二のケースとしてキャッシュミスかつMSHR内にデータがある、第三のケースとしてキャッシュミスかつMSHR内にデータがなくかつ空きMSHRがある、第四のケースとしてキャッシュミスかつMSHR内にデータがなくかつ空きMSHRがない、のいずれかのケースであることを判断し、下記のアクセス動作を決定する。
第一のケースでは、キャッシュ制御部33は、キャッシュメモリ内のデータをプロセッサ1に送出する(ステップS306)。そして、終了する。
第二のケースでは、MSHR内のデータをプロセッサ1に送出する(ステップS307)。そして、終了する。
第三のケースでは、MSHR12は、主メモリからデータを受け取った後にMSHR内のデータをプロセッサ1に送出する(ステップS308)。そして、終了する。
第四のケースでは、MSHRが空くまで動作を停止(ストール)させる(ステップS309)。そして、MSHRが空くと、第三のケース(ステップS308)へ行く。
次に、図面を用いて本実施の形態の効果を説明する。
図4は、関連技術におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
図4に示すように、関連技術のキャッシュメモリは、メモリアクセスリクエストのアドレスを基に、タグ検索とタグ制御を行う。キャッシュミスしたと判断した後、MSHR検索とMSHR制御を行っている。よって、アクセス時間は、タグ検索とタグ制御とMSHR検索とMSHR制御の動作時間の合計となる。
一例として、タグ検索は4サイクル、タグ制御は2サイクル、MSHR検索は4サイクル、MSHR制御は2サイクルの場合、関連技術のキャッシュメモリのアクセス時間は12サイクルになる。
図5は、本発明の第1の実施形態におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
図5に示すように、本発明の第1の実施形態におけるキャッシュメモリは、メモリアクセスリクエストのアドレスを基に、タグ検索を行い、並行してMSHR検索を行い、次にキャッシュ制御を行っている。よって、アクセス時間は、タグ検索の動作時間あるいはMSHR検索の動作時間のどちらか一方とキャッシュ制御の動作時間の合計となる。
一例として、タグ検索は4サイクル、MSHR検索は4サイクル、キャッシュ制御は2サイクルの場合、本発明のキャッシュメモリのアクセス時間は6サイクルになる。
このように本発明を用いることでアクセス時間の短縮が可能となる。よって、プロセッサ、主メモリ及び本発明のキャッシュメモリを有する情報処理装置はアクセス時間の短縮が可能となる。
(第2の実施形態)
図6は、本発明の第2の実施形態におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
(第2の実施形態)
図6は、本発明の第2の実施形態におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
図6に示すように、本発明の第2の実施形態におけるキャッシュメモリは、メモリアクセスリクエストのアドレスを基に、タグ検索を行い、タグ検索に遅れてMSHR検索を行い、次にキャッシュ制御を行っている。よって、アクセス時間は、タグ検索の動作開始からMSHR検索の動作終了までの時間とキャッシュ制御の動作時間の合計となる。
第2の実施形態において、メモリアクセスリクエストのアドレスを基に、タグ検索を行い、タグ検索に遅れてMSHR検索を行う構成にしたこと以外は第1の実施形態と同様の構成を有する。よって、第1の実施形態と同一の構成要素には同一参照数字を付記してその説明を省略する。
一例として、タグ検索は4サイクル、MSHR検索は4サイクル、キャッシュ制御は2サイクル、そしてMSHR検索はタグ検索開始から1サイクル遅れて開始する場合、本発明のキャッシュメモリのアクセス時間は7サイクルになる。
このように本発明を用いることでアクセス時間の短縮が可能となる。よって、プロセッサ、主メモリ及び本発明のキャッシュメモリを有する情報処理装置はアクセス時間の短縮が可能となる。
(第3の実施形態)
図7は、本発明の第3の実施形態におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
(第3の実施形態)
図7は、本発明の第3の実施形態におけるキャッシュメモリの各動作のアクセス時間の一例を説明するブロック図である。
図7に示すように、本発明の第3の実施形態におけるキャッシュメモリは、メモリアクセスリクエストのアドレスを基に、MSHR検索を行い、MSHR検索に遅れてタグ検索を行い、次にキャッシュ制御を行っている。よって、アクセス時間は、MSHR検索の動作開始からタグ検索の動作終了までの時間とキャッシュ制御の動作時間の合計となる。
第3の実施形態において、メモリアクセスリクエストのアドレスを基に、MSHR検索を行い、MSHR検索に遅れてタグ検索を行う構成にしたこと以外は第1の実施形態と同様の構成を有する。よって、第1の実施形態と同一の構成要素には同一参照数字を付記してその説明を省略する。
一例として、タグ検索は4サイクル、MSHR検索は4サイクル、キャッシュ制御は2サイクル、そしてタグ検索はMSHR検索開始から1サイクル遅れて開始する場合、本発明のキャッシュメモリのアクセス時間は7サイクルになる。
このように本発明を用いることでアクセス時間の短縮が可能となる。よって、プロセッサ、主メモリ及び本発明のキャッシュメモリを有する情報処理装置はアクセス時間の短縮が可能となる。
尚、本願発明は、上述の実施形態に限定されるものではなく、本願発明の要旨を逸脱しない範囲で種々変更、変形して実施することが出来る。
1 プロセッサ
2 主メモリ
3、4 キャッシュメモリ
11 タグメモリ
12 MSHR
31、41 タグ検索部
32、43 MSHR検索部
33 キャッシュ制御部
42 タグ制御部
44 MSHR制御部
2 主メモリ
3、4 キャッシュメモリ
11 タグメモリ
12 MSHR
31、41 タグ検索部
32、43 MSHR検索部
33 キャッシュ制御部
42 タグ制御部
44 MSHR制御部
Claims (10)
- キャッシュメモリにおいて、タグメモリと、MSHR(Miss Information/Status Holding Register)と、タグメモリ検索手段と、MSHR検索手段と、プロセッサからデータの要求を受け前記タグ検索手段と前記MSHR検索手段を並行して動作させるキャッシュ制御手段を備えることを特徴とするキャッシュメモリ。
- 前記キャッシュ制御手段は前記タグ検索手段の動作時間の一部または全部と前記MSHR検索手段の動作時間の一部または全部が重なるように動作させる請求項1に記載のキャッシュメモリ。
- 前記キャッシュ制御手段は前記タグ検索手段と前記MSHR検索手段から検索結果を受け取り、要求された前記データに関する情報が前記タグメモリに含まれる場合、あるいは要求された前記データがMSHRに含まれる場合、要求された前記データを前記プロセッサへ送付する請求項1または2に記載のキャッシュメモリ。
- 前記キャッシュ制御手段は前記タグ検索手段と前記MSHR検索手段から検索結果を受け取り、要求された前記データに関する情報が前記タグメモリに含まれずかつ要求された前記データがMSHRに含まれない場合、使用可能なMSHRがあるとき主メモリへアクセスする請求項1または2に記載のキャッシュメモリ。
- タグメモリと、MSHR(Miss Information/Status Holding Register)を備えたキャッシュメモリの検索方法であって、プロセッサからデータの要求を受け、前記タグメモリの検索と前記MSHRの検索を並行して行うことを特徴とするキャッシュメモリの検索方法。
- 前記タグメモリの検索動作時間の一部または全部と前記MSHRの検索動作時間の一部または全部が重なっている請求項5に記載のキャッシュメモリの検索方法。
- 前記タグメモリおよび前記MSHRの検索の結果、要求された前記データに関する情報が前記タグメモリに含まれる場合、あるいは要求された前記データがMSHRに含まれる場合、要求された前記データを前記プロセッサへ送付する請求項5または6に記載のキャッシュメモリの検索方法。
- 前記タグメモリおよび前記MSHRの検索の結果、要求された前記データに関する情報が前記タグメモリに含まれずかつ要求された前記データがMSHRに含まれない場合、使用可能なMSHRがあるとき主メモリへアクセスする請求項5または6に記載のキャッシュメモリの検索方法。
- 請求項1から請求項4のいずれかに記載のキャッシュメモリを有する情報処理装置。
- タグメモリと、MSHR(Miss Information/Status Holding Register)を備えたキャッシュメモリを駆動させるプログラムであって、プロセッサからデータの要求を受けるステップと、前記タグメモリの検索と前記MSHRの検索を並行して行うステップとをコンピュータに実行させるプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP5500274B1 JP5500274B1 (ja) | 2014-05-21 |
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Family
ID=50941734
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CN108287795A (zh) * | 2018-01-16 | 2018-07-17 | 宿州新材云计算服务有限公司 | 一种新型处理器缓存替换方法 |
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---|---|---|---|---|
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---|---|---|---|---|
JP4867451B2 (ja) * | 2006-04-19 | 2012-02-01 | 日本電気株式会社 | キャッシュメモリ装置及びそれに用いるキャッシュメモリ制御方法並びにそのプログラム |
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