JP2014132251A

JP2014132251A - Counter circuit

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Publication number: JP2014132251A
Application number: JP2013000700A
Authority: JP
Inventors: Atsuyuki Sasaki; 敦之佐々木; Yasushi Sasaki; 靖笹木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-01-07
Filing date: 2013-01-07
Publication date: 2014-07-17

Abstract

PROBLEM TO BE SOLVED: To provide a technique which allows a counter circuit to continue counting operation even when an anomaly is detected in the middle of counting operation.SOLUTION: A counter circuit includes L N/M-bit counters. Each counter outputs a result signal representing a carry every time N/M bits are counted using an input signal. A control circuit performs an anomaly detection process during counting operation. In the anomaly detection process, the control circuit selects two or more of the L counters as comparison counters, sets connections such that an identical signal is fed to the comparison counters as input signals, and determines whether the comparison counters include an abnormal counter or not by comparing the result signals from the comparison counters.

Description

本発明は、カウンタ回路に関する。 The present invention relates to a counter circuit.

半導体集積回路においてカウンタ回路は広く利用されている。カウンタ回路の異常は半導体集積回路の動作不良の原因となるため、カウンタ回路の異常を検出することは重要である。特に車載用の電子制御装置の場合、安全性確保の観点から、カウンタ回路の異常を検出することは非常に重要である。 Counter circuits are widely used in semiconductor integrated circuits. Since an abnormality of the counter circuit causes a malfunction of the semiconductor integrated circuit, it is important to detect the abnormality of the counter circuit. In particular, in the case of an on-vehicle electronic control device, it is very important to detect an abnormality in the counter circuit from the viewpoint of ensuring safety.

特許文献１（特開２００４−２９９９２号公報）は、２つのカウンタ回路を並列に動作させることによってクロック異常を検出する技術を開示している。より詳細には、監視ＣＰＵは、自身に入力されるクロック信号に基づいて一定周期でトリガ信号を生成し、そのトリガ信号を制御ＣＰＵに送信する。制御ＣＰＵは、自身に入力されるクロック信号に基づいて第１カウンタ回路を動作させ、且つ、監視ＣＰＵより入力されるトリガ信号に基づいて第２カウンタ回路を動作させる。そして、第１カウンタ回路と第２カウンタ回路のカウント値の差分を２つの異なるタイミングで比較し、その比較結果からクロック異常を検出する。 Japanese Patent Laid-Open No. 2004-29992 discloses a technique for detecting a clock abnormality by operating two counter circuits in parallel. More specifically, the monitoring CPU generates a trigger signal at a constant period based on a clock signal input to itself, and transmits the trigger signal to the control CPU. The control CPU operates the first counter circuit based on the clock signal input to itself, and operates the second counter circuit based on the trigger signal input from the monitoring CPU. Then, the difference between the count values of the first counter circuit and the second counter circuit is compared at two different timings, and a clock abnormality is detected from the comparison result.

特許文献２（特開平１０−２０６５０８号公報）は、カウンタ回路が正常に動作するか否かを判断するテストに関する技術を開示している。より詳細には、通常動作とは異なるテスト時、テスト回路は、カウンタ回路を第１カウンタ回路と第２カウンタ回路とに分割し、クロック信号をそれら第１、第２カウンタ回路のそれぞれに入力する。そして、テスト回路は、第１カウンタ回路の出力信号と第２カウンタ回路の出力信号とを比較し、両信号が一致しているか否かにより、カウンタ回路が正常に動作しているか否かを判断する。 Japanese Patent Laid-Open No. 10-206508 discloses a technique related to a test for determining whether or not a counter circuit operates normally. More specifically, during a test different from the normal operation, the test circuit divides the counter circuit into a first counter circuit and a second counter circuit, and inputs a clock signal to each of the first and second counter circuits. . Then, the test circuit compares the output signal of the first counter circuit and the output signal of the second counter circuit, and determines whether the counter circuit is operating normally based on whether the two signals match. To do.

特開２００４−２９９９２号公報JP 2004-29992 A 特開平１０−２０６５０８号公報Japanese Patent Laid-Open No. 10-206508

上記の関連技術では、カウント動作の最中に異常が検出された場合に、カウント動作を継続させることができない。このことは、カウンタが搭載された半導体集積回路の動作信頼性の低下を招く。 In the related art, when an abnormality is detected during the counting operation, the counting operation cannot be continued. This leads to a decrease in operation reliability of the semiconductor integrated circuit on which the counter is mounted.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

カウンタ回路は、Ｌ個のカウンタと、Ｌ個のカウンタに接続された制御回路と、を備える。Ｌ個のカウンタの各々は、Ｎ／Ｍビットカウンタであり、入力信号に基づいてＮ／Ｍビットカウントする度に桁上がりを示す結果信号を出力する。ここで、Ｎは２以上の整数であり、Ｍは２以上の整数であり、ＬはＭ以上の整数である。制御回路は、Ｌ個のカウンタの各々について、入力信号がクロック信号あるいは他のカウンタの結果信号となるように接続関係を制御する機能と、カウント動作中に異常検知処理を行う機能と、を備える。異常検知処理において、制御回路は、Ｌ個のカウンタのうち２以上を比較対象カウンタとして選択し、比較対象カウンタに対して同じ信号が入力信号として入力されるように接続関係を設定し、更に、比較対象カウンタからの結果信号を比較することによって比較対象カウンタの中に異常カウンタが含まれているか否かを判定する。 The counter circuit includes L counters and a control circuit connected to the L counters. Each of the L counters is an N / M bit counter and outputs a result signal indicating a carry each time N / M bits are counted based on an input signal. Here, N is an integer greater than or equal to 2, M is an integer greater than or equal to 2, and L is an integer greater than or equal to M. The control circuit has a function of controlling a connection relationship so that an input signal becomes a clock signal or a result signal of another counter for each of the L counters, and a function of performing an abnormality detection process during the counting operation. . In the abnormality detection process, the control circuit selects two or more of the L counters as comparison target counters, sets the connection relationship so that the same signal is input as an input signal to the comparison target counter, It is determined whether or not an abnormality counter is included in the comparison target counter by comparing result signals from the comparison target counter.

制御回路は、Ｎ／Ｍビットのカウント毎に異常検知処理を行う。第１のＮ／Ｍビットのカウントに対する異常検知処理の結果、制御回路は、比較対象カウンタのうち異常カウンタ以外の少なくとも１つを、第１のＮ／Ｍビットのカウントを担当する第１カウンタとして設定する。第１のＮ／Ｍビットに続く第２のＮ／Ｍビットのカウントに対する異常検知処理において、制御回路は、第１カウンタ以外のカウンタから比較対象カウンタを選択し、比較対象カウンタに対して第１カウンタからの結果信号が入力信号として入力されるように接続関係を設定する。 The control circuit performs an abnormality detection process every count of N / M bits. As a result of the abnormality detection processing for the first N / M bit count, the control circuit sets at least one of the comparison target counters other than the abnormality counter as a first counter in charge of the first N / M bit count. Set. In the abnormality detection processing for the second N / M bit count subsequent to the first N / M bit, the control circuit selects a comparison target counter from counters other than the first counter, and the first comparison target counter is first selected. The connection relationship is set so that the result signal from the counter is input as an input signal.

本開示によれば、カウント動作の最中に異常が検出された場合でも、カウント動作を継続させることが可能である。カウント動作が停止しないため、カウンタ回路が搭載された半導体集積回路の動作信頼性が向上する。 According to the present disclosure, even when an abnormality is detected during the counting operation, the counting operation can be continued. Since the count operation does not stop, the operation reliability of the semiconductor integrated circuit on which the counter circuit is mounted is improved.

図１は、第１の実施の形態に係るカウンタ回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a counter circuit according to the first embodiment. 図２Ａは、第１の実施の形態に係るカウンタ回路の第１の動作例を説明するための概念図である。FIG. 2A is a conceptual diagram for explaining a first operation example of the counter circuit according to the first embodiment. 図２Ｂは、第１の実施の形態に係るカウンタ回路の第１の動作例を説明するための概念図である。FIG. 2B is a conceptual diagram for explaining a first operation example of the counter circuit according to the first embodiment. 図２Ｃは、第１の実施の形態に係るカウンタ回路の第１の動作例を説明するための概念図である。FIG. 2C is a conceptual diagram for explaining a first operation example of the counter circuit according to the first embodiment. 図２Ｄは、第１の実施の形態に係るカウンタ回路の第１の動作例を説明するための概念図である。FIG. 2D is a conceptual diagram for explaining a first operation example of the counter circuit according to the first embodiment. 図３は、第１の実施の形態に係るカウンタ回路の第１の動作例を説明するための概念図である。FIG. 3 is a conceptual diagram for explaining a first operation example of the counter circuit according to the first embodiment. 図４Ａは、第１の実施の形態に係るカウンタ回路の第２の動作例を説明するための概念図である。FIG. 4A is a conceptual diagram for explaining a second operation example of the counter circuit according to the first embodiment. 図４Ｂは、第１の実施の形態に係るカウンタ回路の第２の動作例を説明するための概念図である。FIG. 4B is a conceptual diagram for explaining a second operation example of the counter circuit according to the first embodiment. 図４Ｃは、第１の実施の形態に係るカウンタ回路の第２の動作例を説明するための概念図である。FIG. 4C is a conceptual diagram for explaining a second operation example of the counter circuit according to the first embodiment. 図４Ｄは、第１の実施の形態に係るカウンタ回路の第２の動作例を説明するための概念図である。FIG. 4D is a conceptual diagram for explaining a second operation example of the counter circuit according to the first embodiment. 図５は、第２の実施の形態に係るカウンタ回路に内蔵されるアラーム回路の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of an alarm circuit built in the counter circuit according to the second embodiment. 図６は、アラームレジスタの一例を示す概念図である。FIG. 6 is a conceptual diagram illustrating an example of an alarm register. 図７は、アラームレジスタの他の例を示す概念図である。FIG. 7 is a conceptual diagram illustrating another example of an alarm register. 図８は、第３の実施の形態に係る構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration according to the third embodiment.

添付図面を参照して、実施の形態に係るカウンタ回路を説明する。 A counter circuit according to an embodiment will be described with reference to the accompanying drawings.

１．第１の実施の形態
１−１．構成
図１は、第１の実施の形態に係るカウンタ回路１の構成を示すブロック図である。カウンタ回路１は、Ｎビット（２^Ｎカウント）のカウント値を得るための回路である。ここで、Ｎは２以上の整数である。 1. 1. First embodiment 1-1. Configuration FIG. 1 is a block diagram showing a configuration of a counter circuit 1 according to the first embodiment. The counter circuit 1 is a circuit for obtaining a count value of N bits (2 ^N counts). Here, N is an integer of 2 or more.

本実施の形態に係るカウンタ回路１は、Ｌ個のカウンタ１０（カウンタ１０−１〜カウンタ１０−Ｌ）を備えている。各々のカウンタ１０はＮ／Ｍビットカウンタであり、Ｍ個のカウンタ１０をつなぐことによってＮビットのカウントが可能となる。ここで、Ｍは２以上且つＮ以下の整数であり、ＬはＭ以上の整数である（Ｌ≧Ｍ）。例えば、Ｎ＝１２、Ｍ＝３、Ｌ＝４の場合、１２ビットカウントのために４ビットカウンタが４個設けられる。この場合、１個の４ビットカウンタは予備となる。このようにＬがＭより大きい場合（Ｌ＞Ｍ）、予備のカウンタが発生するが、これは必須ではない。本実施の形態は、ＬがＭと同じである場合（Ｌ＝Ｍ）も含む。 The counter circuit 1 according to the present embodiment includes L counters 10 (counter 10-1 to counter 10-L). Each counter 10 is an N / M bit counter, and N bits can be counted by connecting M counters 10. Here, M is an integer of 2 or more and N or less, and L is an integer of M or more (L ≧ M). For example, when N = 12, M = 3, and L = 4, four 4-bit counters are provided for 12-bit counting. In this case, one 4-bit counter is reserved. Thus, if L is greater than M (L> M), a spare counter is generated, but this is not essential. This embodiment also includes a case where L is the same as M (L = M).

各々のカウンタ１０は、入力信号に基づいてＮ／Ｍビットのカウント動作を行う。そして、各カウンタ１０は、Ｎ／Ｍビットカウントする度に、“桁上がり”を示す結果信号Ｄを出力する。以下の説明において、カウンタ１０−ｉ（ｉ＝１〜Ｌ）から出力される結果信号は、Ｄ_ｉと参照される。 Each counter 10 performs an N / M bit count operation based on an input signal. Each time the counter 10 counts N / M bits, it outputs a result signal D indicating “carry”. In the following description, the result signal output from the counter 10-i (i = 1~L) is referred to as _{D i.}

各カウンタ１０に入力される入力信号は、任意に設定可能である。そのために、カウンタ１０−１〜１０−Ｌの前段にスイッチ２０−１〜２０−Ｌがそれぞれ設けられている。例えば、あるカウンタ１０−ｉとスイッチ２０−ｉを考える（ｉは１〜Ｌのいずれか）。スイッチ２０−ｉは、発振器３０から出力されるクロック信号ＣＬＫと、カウンタ１０−ｉ以外のカウンタ１０−ｊ（ｊ＝１〜Ｌ、ｊ≠ｉ）から出力される結果信号Ｄ_ｊを受け取る。そして、スイッチ２０−ｉは、スイッチ制御信号ＳＷに応じて、クロック信号ＣＬＫと結果信号Ｄ_ｊの中から１つを選択し、その選択信号をカウンタ１０−ｉに出力する。すなわち、カウンタ１０−ｉに対する入力信号は、クロック信号ＣＬＫあるいは他のカウンタ１０−ｊからの結果信号Ｄ_ｊであり、それはスイッチ制御信号ＳＷにより動的に制御可能である。 The input signal input to each counter 10 can be arbitrarily set. For this purpose, switches 20-1 to 20-L are provided in front of the counters 10-1 to 10-L, respectively. For example, consider a counter 10-i and a switch 20-i (i is any one of 1 to L). The switch 20-i receives the clock signal CLK output from the oscillator 30 and the result signal D _j output from the counter 10-j (j = 1 to L, j ≠ i) other than the counter 10-i. The switch 20-i, in accordance with the switch control signal SW, selects one of the clock signal CLK and the result signals _{D j,} and outputs the selection signal counter 10-i. That is, the input signal for the counter 10-i is the result signals D _j from the clock signal CLK or the other counters 10-j, it can be dynamically controlled by the switch control signal SW.

そのようなスイッチ制御信号ＳＷを生成するのが制御回路４０である。制御回路４０は、カウンタ１０−１〜１０−Ｌ及びスイッチ２０−１〜２０−Ｌに接続されている。この制御回路４０は、スイッチ制御信号ＳＷをスイッチ２０−１〜２０−Ｌのそれぞれに出力することによって、カウンタ１０−１〜１０−Ｌのそれぞれへの入力信号を動的に制御する。これは、制御回路４０が、カウンタ１０−１〜１０−Ｌの接続関係を動的に制御することと等価である。すなわち、制御回路４０は、カウンタ１０−１〜１０−Ｌの接続関係を動的に制御する機能を備えている。 The control circuit 40 generates such a switch control signal SW. The control circuit 40 is connected to the counters 10-1 to 10-L and the switches 20-1 to 20-L. The control circuit 40 dynamically controls an input signal to each of the counters 10-1 to 10-L by outputting a switch control signal SW to each of the switches 20-1 to 20-L. This is equivalent to the control circuit 40 dynamically controlling the connection relationship of the counters 10-1 to 10-L. That is, the control circuit 40 has a function of dynamically controlling the connection relationship of the counters 10-1 to 10-L.

更に、制御回路４０は、カウンタ回路１がカウント動作を行っている最中に「異常検知処理」を行う機能を備えている。異常検知処理において、制御回路４０は、カウンタ１０−１〜１０−Ｌの中に異常カウンタが含まれているか否かを判定する。ここで、異常カウンタとは、ノイズや回路劣化等の要因により正常なカウント動作ができなくなったカウンタ１０のことである。 Further, the control circuit 40 has a function of performing “abnormality detection processing” while the counter circuit 1 is performing the counting operation. In the abnormality detection process, the control circuit 40 determines whether or not an abnormality counter is included in the counters 10-1 to 10-L. Here, the abnormal counter is the counter 10 that cannot perform a normal counting operation due to factors such as noise and circuit deterioration.

より詳細には、異常検知処理において、制御回路４０は、Ｌ個のカウンタ１０−１〜１０−Ｌのうち２以上を「比較対象カウンタ１０−Ｓ」として選択する。そして、制御回路４０は、選択した比較対象カウンタ１０−Ｓに対して同じ信号が入力信号として入力されるように、接続関係を設定する。また、制御回路４０は、比較対象カウンタ１０−Ｓのそれぞれから結果信号Ｄ_Ｓを受け取る。そして、制御回路４０は、比較対象カウンタ１０−Ｓのそれぞれからの結果信号Ｄ_Ｓ同士を比較することによって、比較対象カウンタ１０−Ｓの中に異常カウンタが含まれているか否かを判定する。例えば、第１の比較対象カウンタ１０−Ｓ１からの結果信号Ｄ_Ｓ１が“桁上がり”を示しているが、第２の比較対象カウンタ１０−Ｓ２からの結果信号Ｄ_Ｓ２が“桁上がり”を示していない場合、第２の比較対象カウンタ１０−Ｓ２は異常カウンタであると判定される。尚、この異常検知処理については、後に具体例を用いて詳細に説明する。 More specifically, in the abnormality detection process, the control circuit 40 selects two or more of the L counters 10-1 to 10-L as “comparison counter 10-S”. The control circuit 40 sets the connection relationship so that the same signal is input as an input signal to the selected comparison target counter 10-S. Further, the control circuit 40 receives a result signal _{D S} from each of the comparison counter 10-S. Then, the control circuit 40 determines whether by comparing the result signal D _S between from each comparison counter 10-S, contains abnormality counter in the comparison counter 10-S. For example, a result signal _{D S1} from the first comparison counter 10-S1 indicates "carry", but result signal _{D S2} from the second comparison counter 10-S2 indicates "carry" If not, it is determined that the second comparison target counter 10-S2 is an abnormal counter. The abnormality detection process will be described in detail later using a specific example.

制御回路４０は、出力信号ＯＵＴを出力する。出力信号ＯＵＴの例としては、カウント結果を示すカウント値データ、異常カウンタを検知した場合のエラー信号、ＣＰＵへの割り込み信号等が挙げられる。 The control circuit 40 outputs an output signal OUT. Examples of the output signal OUT include count value data indicating a count result, an error signal when an abnormal counter is detected, an interrupt signal to the CPU, and the like.

１−２．動作例
１−２−１．第１の動作例
まず、図２Ａ〜図２Ｄを参照して、異常カウンタが無い場合を説明する。 1-2. Example of operation 1-2-1. First Operation Example First, a case where there is no abnormality counter will be described with reference to FIGS.

図２Ａは、最初のＮ／Ｍビットのカウント動作（同時に１回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−１〜１０−Ｌを比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１〜１０−Ｌに対してクロック信号ＣＬＫが入力信号として入力されるように、接続関係を設定する。 FIG. 2A is a conceptual diagram for explaining the first N / M bit count operation (simultaneously the first abnormality detection process). The control circuit 40 selects the counters 10-1 to 10-L as the comparison target counter 10-S. Further, the control circuit 40 sets the connection relationship so that the clock signal CLK is input as an input signal to the counters 10-1 to 10-L.

クロック信号ＣＬＫが供給されると、カウンタ１０−１〜１０−Ｌの各々は、そのクロック信号ＣＬＫに基づいてカウント動作を行う。そして、カウンタ１０−１〜１０−Ｌの各々は、Ｎ／Ｍビットのカウントが完了すると結果信号Ｄを出力する。 When the clock signal CLK is supplied, each of the counters 10-1 to 10-L performs a counting operation based on the clock signal CLK. Each of the counters 10-1 to 10-L outputs the result signal D when the N / M bit count is completed.

Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−１〜１０−Ｌのそれぞれからの出力される結果信号Ｄ_１〜Ｄ_Ｌ同士を比較する（１回目の比較処理）。この比較処理により、カウンタ１０−１〜１０−Ｌの中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。 In the count is completed timing of N / M bits, the control circuit 40, the counter 10-1 to 10-L of results output from each comparing the signal _D 1 to D _L between (first comparison processing) . By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-1 to 10-L. In this example, there is no abnormality counter.

続いて、制御回路４０は、カウンタ１０−１〜１０−Ｌ（比較対象カウンタ）のうち少なくとも１つを、Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。本例において、制御回路４０は、カウンタ１０−１を、Ｎ／Ｍビットのカウントを担当するカウンタとして設定するとする。その後、次の２Ｎ／Ｍビットのカウント動作に移行する。 Subsequently, the control circuit 40 sets at least one of the counters 10-1 to 10-L (comparison target counter) as a counter in charge of counting N / M bits. In this example, it is assumed that the control circuit 40 sets the counter 10-1 as a counter in charge of counting N / M bits. Thereafter, the operation shifts to the next 2N / M bit count operation.

図２Ｂは、２Ｎ／Ｍビットのカウント動作（同時に２回目の異常検知処理）を説明するための概念図である。制御回路４０は、Ｎ／Ｍビットのカウントを担当するカウンタ１０−１以外のカウンタ１０から、比較対象カウンタ１０−Ｓを選択する。例えば、制御回路４０は、カウンタ１０−２〜１０−Ｌを比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１に対してクロック信号ＣＬＫが入力信号として入力され、且つ、カウンタ１０−２〜１０−Ｌに対して「カウンタ１０−１からの結果信号Ｄ_１」が入力信号として入力されるように、接続関係を設定する。桁上がりを示す結果信号Ｄ_１が入力されることにより、カウンタ１０−２〜１０−Ｌの各々のカウント値は“１”となる。 FIG. 2B is a conceptual diagram for explaining a 2N / M-bit counting operation (simultaneously the second abnormality detection process). The control circuit 40 selects the comparison target counter 10-S from the counters 10 other than the counter 10-1 in charge of counting N / M bits. For example, the control circuit 40 selects the counters 10-2 to 10-L as the comparison target counter 10-S. In addition, the control circuit 40 receives the clock signal CLK as an input signal to the counter 10-1, and the “result signal D ₁ from the counter 10-1” is input to the counters 10-2 to 10-L. The connection relationship is set so that it is input as an input signal. By result signal _{D 1} indicative of the carry is input, the count value of each counter 10-2 to 10-L is "1".

続いて、２Ｎ／Ｍビットのカウント動作が開始する。クロック信号ＣＬＫが供給されると、カウンタ１０−１は、そのクロック信号ＣＬＫに基づいてカウント動作を行う。そして、カウンタ１０−１は、Ｎ／Ｍビットのカウントが完了する度に結果信号Ｄ_１を出力する。カウンタ１０−２〜１０−Ｌ（比較対象カウンタ）の各々は、その結果信号Ｄ_１を受け取り、その結果信号Ｄ_１に基づいてカウント動作を行う。そして、カウンタ１０−２〜１０−Ｌの各々は、Ｎ／Ｍビットのカウントが完了すると結果信号Ｄを出力する。 Subsequently, a count operation of 2N / M bits starts. When the clock signal CLK is supplied, the counter 10-1 performs a counting operation based on the clock signal CLK. The counter 10-1 outputs a result signal _{D 1} each time the N / M bits of the count is completed. Each of the counters 10-2 to 10-L (comparative counter), the result receives signals _{D 1,} performs a count operation based on the result signal _{D 1.} Then, each of the counters 10-2 to 10-L outputs a result signal D when the count of N / M bits is completed.

２Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−２〜１０−Ｌのそれぞれからの出力される結果信号Ｄ_２〜Ｄ_Ｌ同士を比較する（２回目の比較処理）。この比較処理により、カウンタ１０−２〜１０−Ｌの中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。 In the count is completed timing of 2N / M bits, the control circuit 40, the counter 10-2 to 10-L of results output from each of the signal _D 2 to D _L between compare (second comparison processing) . By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-2 to 10-L. In this example, there is no abnormality counter.

続いて、制御回路４０は、カウンタ１０−２〜１０−Ｌ（比較対象カウンタ）のうち少なくとも１つを、２Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。本例において、制御回路４０は、カウンタ１０−２を、２Ｎ／Ｍビットのカウントを担当するカウンタとして設定するとする。その後、次の３Ｎ／Ｍビットのカウント動作に移行する。 Subsequently, the control circuit 40 sets at least one of the counters 10-2 to 10-L (comparison target counters) as a counter in charge of counting 2N / M bits. In this example, it is assumed that the control circuit 40 sets the counter 10-2 as a counter in charge of counting 2N / M bits. Thereafter, the operation shifts to the next 3N / M bit count operation.

図２Ｃは、３Ｎ／Ｍビットのカウント動作（同時に３回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−１、１０−２以外のカウンタ１０から、比較対象カウンタ１０−Ｓを選択する。例えば、制御回路４０は、カウンタ１０−３〜１０−Ｌを比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１に対してクロック信号ＣＬＫが入力信号として入力され、カウンタ１０−２に対して「カウンタ１０−１からの結果信号Ｄ_１」が入力信号として入力され、且つ、カウンタ１０−３〜１０−Ｌに対して「カウンタ１０−２からの結果信号Ｄ_２」が入力信号として入力されるように、接続関係を設定する。桁上がりを示す結果信号Ｄ_２が入力されることにより、カウンタ１０−３〜１０−Ｌの各々のカウント値は“１”となる。 FIG. 2C is a conceptual diagram for explaining a 3N / M-bit counting operation (simultaneous third abnormality detection processing). The control circuit 40 selects the comparison target counter 10-S from the counters 10 other than the counters 10-1 and 10-2. For example, the control circuit 40 selects the counters 10-3 to 10-L as the comparison target counter 10-S. Further, the control circuit 40 receives the clock signal CLK as an input signal to the counter 10-1, and inputs the “result signal D ₁ from the counter 10-1” as an input signal to the counter 10-2. In addition, the connection relationship is set so that the “result signal D ₂ from the counter 10-2” is input as an input signal to the counters 10-3 to 10-L. By result signal _{D 2} that indicates the carry is input, the count value of each counter 10-3~10-L is "1".

続いて、３Ｎ／Ｍビットのカウント動作が開始する。クロック信号ＣＬＫが供給されると、カウンタ１０−１は、そのクロック信号ＣＬＫに基づいてカウント動作を行う。そして、カウンタ１０−１は、Ｎ／Ｍビットのカウントが完了する度に結果信号Ｄ_１を出力する。カウンタ１０−２は、その結果信号Ｄ_１を受け取り、その結果信号Ｄ_１に基づいてカウント動作を行う。そして、カウンタ１０−２は、Ｎ／Ｍビットのカウントが完了する度に結果信号Ｄ_２を出力する。カウンタ１０−３〜１０−Ｌ（比較対象カウンタ）の各々は、その結果信号Ｄ_２を受け取り、その結果信号Ｄ_２に基づいてカウント動作を行う。そして、カウンタ１０−３〜１０−Ｌの各々は、Ｎ／Ｍビットのカウントが完了すると結果信号Ｄを出力する。 Subsequently, a count operation of 3N / M bits starts. When the clock signal CLK is supplied, the counter 10-1 performs a counting operation based on the clock signal CLK. The counter 10-1 outputs a result signal _{D 1} each time the N / M bits of the count is completed. Counter 10-2, the result receives signals _{D 1,} performs a count operation based on the result signal _{D 1.} The counter 10-2 outputs a result signal _{D 2} each time the N / M bits of the count is completed. Each counter 10-3~10-L (comparative counter), the result receives signals _{D 2,} performs a count operation based on the result signal _{D 2.} Each of the counters 10-3 to 10-L outputs the result signal D when the N / M bit count is completed.

３Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−３〜１０−Ｌのそれぞれからの出力される結果信号Ｄ_３〜Ｄ_Ｌ同士を比較する（３回目の比較処理）。この比較処理により、カウンタ１０−３〜１０−Ｌの中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。 In the count is completed timing of 3N / M bits, the control circuit 40, the counter 10-3~10-L of results output from each comparing the signal _D 3 to D _L between (comparison processing the third) . By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-3 to 10-L. In this example, there is no abnormality counter.

続いて、制御回路４０は、カウンタ１０−３〜１０−Ｌ（比較対象カウンタ）のうち少なくとも１つを、３Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。本例において、制御回路４０は、カウンタ１０−３を、３Ｎ／Ｍビットのカウントを担当するカウンタとして設定するとする。 Subsequently, the control circuit 40 sets at least one of the counters 10-3 to 10-L (comparison target counter) as a counter in charge of counting of 3N / M bits. In this example, it is assumed that the control circuit 40 sets the counter 10-3 as a counter in charge of counting 3N / M bits.

同様の処理が、Ｎ／Ｍビットのカウント毎に繰り返し実行される。 Similar processing is repeatedly executed for each N / M bit count.

図２Ｄは、最後のＮビットのカウント動作（同時にＭ回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−Ｍ〜１０−Ｌを比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１に対してクロック信号ＣＬＫが入力信号として入力され、カウンタ１０−ｋ（ｋ＝２〜Ｍ）に対して「カウンタ１０−（ｋ−１）からの結果信号Ｄ_{（ｋ−１）}」が入力信号として入力されるように、接続関係を設定する。 FIG. 2D is a conceptual diagram for explaining the last N-bit counting operation (simultaneously, the M-th abnormality detection process). The control circuit 40 selects the counters 10-M to 10-L as the comparison target counter 10-S. In addition, the control circuit 40 receives the clock signal CLK as an input signal to the counter 10-1, and outputs “the result from the counter 10- (k−1)” to the counter 10-k (k = 2 to M). The connection relation is set so that the signal D _(k-1) "is input as an input signal.

Ｎビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−Ｍ〜１０−Ｌのそれぞれからの出力される結果信号Ｄ_Ｍ〜Ｄ_Ｌ同士を比較する（Ｍ回目の比較処理）。この比較処理により、カウンタ１０−Ｍ〜１０−Ｌの中に異常カウンタが存在するか否かが判定される。 At the timing when the N-bit count is completed, the control circuit 40 compares the result signals D _{M to} D _L output from the counters 10-M to 10-L (M-th comparison process). By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-M to 10-L.

このように、制御回路４０は、Ｎ／Ｍビットのカウント毎に、異常検知処理を繰り返し実行する。そして、制御回路４０は、異常検知処理をＭ回繰り返すことによって、Ｎ／Ｍビット毎にカウントを担当するカウンタ１０を決定する。尚、制御回路４０は、どのカウンタ１０がどのＮ／Ｍビットのカウンタを担当するかに関する情報（割り当てテーブル等）を保持していてもよい。その情報は、カウンタ回路１の外部から参照可能なように制御回路４０内に格納される。 In this way, the control circuit 40 repeatedly executes the abnormality detection process for each N / M bit count. The control circuit 40 then repeats the abnormality detection process M times to determine the counter 10 that is responsible for counting every N / M bits. Note that the control circuit 40 may hold information (allocation table or the like) regarding which counter 10 is responsible for which N / M bit counter. The information is stored in the control circuit 40 so that it can be referred to from the outside of the counter circuit 1.

次に、異常カウンタが有る場合を説明する。例えば、上記図２Ａで示された１回目の異常検知処理の結果、カウンタ１０−１が異常カウンタであることが判明したとする。 Next, a case where there is an abnormality counter will be described. For example, it is assumed that the counter 10-1 is an abnormality counter as a result of the first abnormality detection process shown in FIG. 2A.

この場合、図３に示されるように、制御回路４０は、カウンタ１０−１〜１０−Ｌ（比較対象カウンタ）のうち異常カウンタ１０−１以外の少なくとも１つを、Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。例えば、制御回路４０は、カウンタ１０−２を、Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。 In this case, as shown in FIG. 3, the control circuit 40 counts at least one of the counters 10-1 to 10-L (comparison target counter) other than the abnormality counter 10-1 by counting N / M bits. Set as the counter in charge. For example, the control circuit 40 sets the counter 10-2 as a counter in charge of counting N / M bits.

続いて、制御回路４０は、異常カウンタ１０−１とカウンタ１０−２以外のカウンタ１０から、比較対象カウンタ１０−Ｓを選択する。例えば、制御回路４０は、カウンタ１０−３〜１０−Ｌを比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−２に対してクロック信号ＣＬＫが入力信号として入力され、且つ、カウンタ１０−３〜１０−Ｌに対して「カウンタ１０−２からの結果信号Ｄ_２」が入力信号として入力されるように、接続関係を設定する。その後の処理は、図２Ａ〜図２Ｄの場合と同様である。 Subsequently, the control circuit 40 selects the comparison target counter 10-S from the counters 10 other than the abnormality counter 10-1 and the counter 10-2. For example, the control circuit 40 selects the counters 10-3 to 10-L as the comparison target counter 10-S. Further, the control circuit 40 receives the clock signal CLK as an input signal to the counter 10-2, and the “result signal D ₂ from the counter 10-2” is output to the counters 10-3 to 10-L. The connection relationship is set so that it is input as an input signal. The subsequent processing is the same as in the case of FIGS. 2A to 2D.

このように、カウント動作の最中に異常カウンタが検出された場合、制御回路４０は、その異常カウンタを除外することにより、カウント動作を継続させる。尚、異常カウンタが検出された場合にＮビットのカウントを完了するためには、その異常カウンタの代わりとなる予備のカウンタが必要である。この点では、ＬがＭより大きいことが好適である。但し、ＬがＭと同じであってもよい（Ｌ＝Ｍ）。この場合、制御回路４０は、異常カウンタを回避しつつ、可能な限り大きいビットまでカウント動作を継続させることができる。 In this way, when an abnormal counter is detected during the counting operation, the control circuit 40 continues the counting operation by excluding the abnormal counter. In order to complete N-bit counting when an abnormal counter is detected, a spare counter is required instead of the abnormal counter. In this respect, L is preferably larger than M. However, L may be the same as M (L = M). In this case, the control circuit 40 can continue the count operation up to the largest possible bit while avoiding the abnormal counter.

１−２−２．第２の動作例
上記第１の動作例では、比較対象カウンタ１０−Ｓを１つずつ減らしていくような制御が行われている。しかし、制御方式はそれに限られない。異常検知処理とカウント動作の継続が実現されさえすれば、どのような制御方式でも構わない。図４Ａ〜図４Ｄを参照して、第２の動作例を説明する。尚、異常カウンタは無いとする。 1-2-2. Second Operation Example In the first operation example, control is performed such that the comparison target counter 10-S is decreased one by one. However, the control method is not limited thereto. Any control method may be used as long as the abnormality detection process and the continuation of the count operation are realized. A second operation example will be described with reference to FIGS. 4A to 4D. It is assumed that there is no abnormality counter.

図４Ａは、最初のＮ／Ｍビットのカウント動作（同時に１回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−１、１０−２を比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１、１０−２に対してクロック信号ＣＬＫが入力信号として入力されるように、接続関係を設定する。その後、Ｎ／Ｍビットのカウント動作が開始する。 FIG. 4A is a conceptual diagram for explaining the first N / M bit count operation (simultaneously the first abnormality detection process). The control circuit 40 selects the counters 10-1 and 10-2 as the comparison target counter 10-S. Further, the control circuit 40 sets the connection relationship so that the clock signal CLK is input as an input signal to the counters 10-1 and 10-2. Thereafter, the N / M bit counting operation starts.

Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−１、１０−２のそれぞれからの出力される結果信号Ｄ_１、Ｄ_２を比較する（１回目の比較処理）。この比較処理により、カウンタ１０−１、１０−２の中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。制御回路４０は、カウンタ１０−１、１０−２を、Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。その後、次の２Ｎ／Ｍビットのカウント動作に移行する。 At the timing when the N / M bit count is completed, the control circuit 40 compares the result signals D ₁ and D ₂ output from the counters 10-1 and 10-2 (first comparison process). By this comparison processing, it is determined whether or not an abnormal counter exists in the counters 10-1 and 10-2. In this example, there is no abnormality counter. The control circuit 40 sets the counters 10-1 and 10-2 as counters in charge of counting N / M bits. Thereafter, the operation shifts to the next 2N / M bit count operation.

図４Ｂは、２Ｎ／Ｍビットのカウント動作（同時に２回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−３〜１０−６を比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１、１０−２に対してクロック信号ＣＬＫが入力信号として入力され、且つ、カウンタ１０−３〜１０−Ｌに対して結果信号Ｄ_２が入力信号として入力されるように、接続関係を設定する。桁上がりを示す結果信号Ｄ_２が入力されることにより、カウンタ１０−３〜１０−６の各々のカウント値は“１”となる。その後、２Ｎ／Ｍビットのカウント動作が開始する。 FIG. 4B is a conceptual diagram for explaining a 2N / M-bit counting operation (simultaneously the second abnormality detection process). The control circuit 40 selects the counters 10-3 to 10-6 as the comparison target counter 10-S. Further, the control circuit 40, the clock signal CLK to the counter 10-1 and 10-2 is input as an input signal, and the counter 10-3~10-L with respect to the result input signal _{D 2} as input signal To set the connection relationship. By result signal _{D 2} that indicates the carry is input, the count value of each counter 10-3～10-6 becomes "1". Thereafter, the 2N / M bit counting operation starts.

２Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−３〜１０−６のそれぞれからの出力される結果信号Ｄ_３〜Ｄ_６同士を比較する（２回目の比較処理）。この比較処理により、カウンタ１０−３〜１０−６の中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。制御回路４０は、カウンタ１０−３、１０−４を、２Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。その後、次の３Ｎ／Ｍビットのカウント動作に移行する。 At the timing when the 2N / M bit count is completed, the control circuit 40 compares the result signals D _{3 to} D ₆ output from each of the counters 10-3 to 10-6 (second comparison process). . By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-3 to 10-6. In this example, there is no abnormality counter. The control circuit 40 sets the counters 10-3 and 10-4 as counters in charge of counting 2N / M bits. Thereafter, the operation shifts to the next 3N / M bit count operation.

図４Ｃは、３Ｎ／Ｍビットのカウント動作（同時に３回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−５、１０−６を比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１、１０−２に対してクロック信号ＣＬＫが入力信号として入力され、カウンタ１０−３、１０−４に対して結果信号Ｄ_２が入力信号として入力され、且つ、カウンタ１０−５、１０−６に対して結果信号Ｄ_４が入力信号として入力されるように、接続関係を設定する。桁上がりを示す結果信号Ｄ_４が入力されることにより、カウンタ１０−５、１０−６の各々のカウント値は“１”となる。その後、３Ｎ／Ｍビットのカウント動作が開始する。 FIG. 4C is a conceptual diagram for explaining a 3N / M-bit counting operation (simultaneous third abnormality detection processing). The control circuit 40 selects the counters 10-5 and 10-6 as the comparison target counter 10-S. Further, the control circuit 40 is the input clock signal CLK as the input signal to the counter 10-1 and 10-2, the result signal _{D 2} to the counter 10-3 and 10-4 is input as an input signal, and, as a result signal _{D 4} against counter 10-5,10-6 is input as an input signal, sets a connection relation. By result signal _{D 4} indicating a carry is input, the count value of each counter 10-5,10-6 becomes "1". Thereafter, a count operation of 3N / M bits starts.

３Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−５、１０−６のそれぞれからの出力される結果信号Ｄ_５、Ｄ_６同士を比較する（３回目の比較処理）。この比較処理により、カウンタ１０−５、１０−６の中に異常カウンタが存在するか否かが判定される。本例において、異常カウンタは存在しない。制御回路４０は、カウンタ１０−６を、３Ｎ／Ｍビットのカウントを担当するカウンタとして設定する。その後、次の４Ｎ／Ｍビットのカウント動作に移行する。 At the timing when the count of 3N / M bits is completed, the control circuit 40 compares the result signals D ₅ and D ₆ output from the counters 10-5 and 10-6, respectively (third comparison process). . By this comparison processing, it is determined whether or not an abnormal counter exists in the counters 10-5 and 10-6. In this example, there is no abnormality counter. The control circuit 40 sets the counter 10-6 as a counter in charge of counting 3N / M bits. Thereafter, the operation shifts to the next 4N / M-bit counting operation.

図４Ｄは、４Ｎ／Ｍビットのカウント動作（同時に４回目の異常検知処理）を説明するための概念図である。制御回路４０は、カウンタ１０−３、１０−５を比較対象カウンタ１０−Ｓとして選択する。また、制御回路４０は、カウンタ１０−１、１０−２に対してクロック信号ＣＬＫが入力信号として入力され、カウンタ１０−４に対して結果信号Ｄ_２が入力信号として入力され、カウンタ１０−６に対して結果信号Ｄ_４が入力信号として入力され、且つ、カウンタ１０−３、１０−５に対して結果信号Ｄ_６が入力信号として入力されるように、接続関係を設定する。桁上がりを示す結果信号Ｄ_６が入力されることにより、カウンタ１０−３、１０−５の各々のカウント値は“１”となる。その後、４Ｎ／Ｍビットのカウント動作が開始する。 FIG. 4D is a conceptual diagram for explaining a 4N / M-bit counting operation (simultaneously the fourth abnormality detection process). The control circuit 40 selects the counters 10-3 and 10-5 as the comparison target counter 10-S. Further, the control circuit 40, the clock signal CLK to the counter 10-1 and 10-2 is input as an input signal, the result signal _{D 2} to the counter 10-4 is input as an input signal, the counter 10-6 result signal _{D 4} is inputted as an input signal to, and, as a result signal _{D 6} against counter 10-3 and 10-5 is input as an input signal, it sets a connection relation. By result signal _{D 6} indicating a carry is input, the count value of each counter 10-3 and 10-5 becomes "1". Thereafter, the 4N / M bit counting operation starts.

４Ｎ／Ｍビットのカウントが完了するタイミングにおいて、制御回路４０は、カウンタ１０−３、１０−５のそれぞれからの出力される結果信号Ｄ_３、Ｄ_５同士を比較する（４回目の比較処理）。この比較処理により、カウンタ１０−３、１０−５の中に異常カウンタが存在するか否かが判定される。 At the timing when the 4N / M bit count is completed, the control circuit 40 compares the result signals D ₃ and D ₅ output from the counters 10-3 and 10-5, respectively (fourth comparison process). . By this comparison processing, it is determined whether or not an abnormality counter exists in the counters 10-3 and 10-5.

その後、同様の処理が、Ｎ／Ｍビットのカウント毎に繰り返し実行される。 Thereafter, the same processing is repeatedly executed every count of N / M bits.

１−３．効果
以上に説明されたように、本実施の形態によれば、カウンタ回路１がカウント動作を行っている最中に、異常検知処理が実施される。具体的には、Ｎビットのカウント動作のために複数のＮ／Ｍビットカウンタ１０が設けられ、それら複数のＮ／Ｍビットカウンタ１０のうち２以上の比較対象カウンタ１０−Ｓに対して同じ入力信号が入力される。そして、比較対象カウンタ１０−Ｓのそれぞれからの結果信号Ｄ_Ｓ同士を比較することによって、異常カウンタの有無が判定される。 1-3. Effect As described above, according to the present embodiment, the abnormality detection process is performed while the counter circuit 1 is performing the counting operation. Specifically, a plurality of N / M bit counters 10 are provided for the N-bit counting operation, and the same input is made to two or more comparison target counters 10-S among the plurality of N / M bit counters 10. A signal is input. Then, by comparing the result signal D _S between from each comparison counter 10-S, the presence or absence of the abnormality counter is determined.

また、本実施の形態によれば、異常カウンタを検出するために必要なカウンタ面積（カウンタビット数）を削減することができる。それは、カウント回路１の構成要素であるＮ／Ｍビットカウンタ１０を利用して異常検知処理が実施されるからである。上記の特許文献１のようにカウント回路１を２セット用意して、それら２つのカウント回路１を並列に動作させる必要はない。従って、回路面積削減の効果が得られる。すなわち、本実施の形態によれば、回路面積の増大を抑えつつ、カウンタ回路１の異常を検出することが可能となる。 Further, according to the present embodiment, it is possible to reduce the counter area (counter bit number) necessary for detecting an abnormal counter. This is because the abnormality detection process is performed using the N / M bit counter 10 which is a component of the count circuit 1. It is not necessary to prepare two sets of count circuits 1 as in Patent Document 1 and operate the two count circuits 1 in parallel. Therefore, the effect of reducing the circuit area can be obtained. That is, according to the present embodiment, it is possible to detect an abnormality in the counter circuit 1 while suppressing an increase in circuit area.

更に、カウント動作の最中に異常カウンタが検出された場合、制御回路４０は、その異常カウンタを除外することにより、カウント動作を継続させる。カウント動作が停止しないため、カウンタ回路１が搭載された半導体集積回路の動作信頼性が向上する。 Further, when an abnormal counter is detected during the counting operation, the control circuit 40 excludes the abnormal counter and continues the counting operation. Since the count operation does not stop, the operation reliability of the semiconductor integrated circuit on which the counter circuit 1 is mounted is improved.

尚、異常カウンタが検出された場合にＮビットのカウントを最後まで完了するためには、その異常カウンタの代わりとなる予備のカウンタが必要である。この点では、ＬがＭより大きいことが好適である。但し、ＬがＭと同じであってもよい（Ｌ＝Ｍ）。この場合、制御回路４０は、異常カウンタを回避しつつ、可能な限り大きいビットまでカウント動作を継続させることができる。これによっても、動作信頼性向上の効果は、ある程度得られる。また、異常カウンタの数が予備のカウンタの数を超える場合も同様であり、可能な限り大きいビットまでカウント動作を継続させることができる。 In order to complete the N-bit counting to the end when an abnormal counter is detected, a spare counter is required instead of the abnormal counter. In this respect, L is preferably larger than M. However, L may be the same as M (L = M). In this case, the control circuit 40 can continue the count operation up to the largest possible bit while avoiding the abnormal counter. Also by this, the effect of improving the operation reliability can be obtained to some extent. The same applies to the case where the number of abnormal counters exceeds the number of spare counters, and the counting operation can be continued up to the largest possible bit.

車載用の電子制御装置の分野においては、回路面積削減と動作信頼性向上は重要な課題である。従って、本実施の形態に係るカウンタ回路１は、車載用の電子制御装置に対して特に有効である。もちろん、汎用的な半導体集積回路においても、本実施の形態に係るカウンタ回路１は有用である。 In the field of in-vehicle electronic control devices, circuit area reduction and operational reliability improvement are important issues. Therefore, the counter circuit 1 according to the present embodiment is particularly effective for an on-vehicle electronic control device. Of course, the counter circuit 1 according to the present embodiment is useful also in a general-purpose semiconductor integrated circuit.

２．第２の実施の形態
制御回路４０は、図５に示されるようなアラーム回路５０を搭載していてもよい。アラーム回路５０は、ロジック回路５１及びＳＰＩ（Serial Peripheral Interface）通信回路５５を備えている。 2. Second Embodiment The control circuit 40 may be equipped with an alarm circuit 50 as shown in FIG. The alarm circuit 50 includes a logic circuit 51 and an SPI (Serial Peripheral Interface) communication circuit 55.

ロジック回路５１は、上述の比較処理の結果を受け取る。異常カウンタが検出された場合、ロジック回路５１は、アラーム信号を外部に出力する。また、ロジック回路５１は、カウンタ１０−１〜１０−Ｌのそれぞれの状態（正常／異常）を示す情報が格納されるアラームレジスタ５２を有していてもよい。ロジック回路５１は、上述の比較処理の結果に応じて、アラームレジスタ５２の内容を更新する。アラームレジスタ５２の内容は、ＳＰＩ通信回路５５を介して外部から参照することができる。 The logic circuit 51 receives the result of the comparison process described above. When the abnormality counter is detected, the logic circuit 51 outputs an alarm signal to the outside. The logic circuit 51 may include an alarm register 52 that stores information indicating the states (normal / abnormal) of the counters 10-1 to 10-L. The logic circuit 51 updates the contents of the alarm register 52 in accordance with the result of the comparison process described above. The contents of the alarm register 52 can be referred to from the outside via the SPI communication circuit 55.

図６は、アラームレジスタ５２の一例を示す概念図である。アラームレジスタ５２は、カウンタ１０−１〜１０−Ｌのそれぞれに関連付けられたレジスタ５３−１〜５３−Ｌを有している。レジスタ５３−１〜５３−Ｌには、カウンタ１０−１〜１０−Ｌのそれぞれの状態（正常／異常）を示すフラグが格納される。例えば、正常の場合、フラグは“０”に設定され、異常の場合、フラグは“１”に設定される。 FIG. 6 is a conceptual diagram illustrating an example of the alarm register 52. The alarm register 52 includes registers 53-1 to 53-L associated with the counters 10-1 to 10-L, respectively. The registers 53-1 to 53-L store flags indicating the states (normal / abnormal) of the counters 10-1 to 10-L. For example, when normal, the flag is set to “0”, and when abnormal, the flag is set to “1”.

図７は、アラームレジスタ５２の他の例を示す概念図である。図６で示された例と比較して、バックアップビット５４が追加されている。バックアップビット５４は、Ｌ＞Ｍの場合に、予備のカウンタ１０の残存状況を示す。例えば、予備のカウンタ１０が無くなった場合、バックアップビット５４は“１”に設定される。これをＳＰＩ通信回路５５を介して参照することにより、早期の対応が可能となる。 FIG. 7 is a conceptual diagram showing another example of the alarm register 52. Compared to the example shown in FIG. 6, a backup bit 54 is added. The backup bit 54 indicates the remaining status of the spare counter 10 when L> M. For example, when the spare counter 10 is lost, the backup bit 54 is set to “1”. By referring to this via the SPI communication circuit 55, an early response is possible.

３．第３の実施の形態
上述の実施の形態に係るカウンタ回路１の一適用例として、ボーレートジェネレータが考えられる。図８を参照して、カウンタ回路１がボーレートジェネレータに適用される場合を説明する。 3. Third Embodiment As an application example of the counter circuit 1 according to the above-described embodiment, a baud rate generator can be considered. A case where the counter circuit 1 is applied to a baud rate generator will be described with reference to FIG.

プリスケーラ６０は、発振器３０からクロック信号ＣＬＫ（周波数：ｆ_ＰＲＳ）を受け取る。プリスケーラ６０は、クロック信号ＣＬＫの分周を行い、分周後のクロック信号ＣＬＫ（周波数：ｆ_ＣＬＫ）を出力する。ここで、分周比は可変に設定可能である。 The prescaler 60 receives the clock signal CLK (frequency: f _PRS ) from the oscillator 30. The prescaler 60 divides the clock signal CLK and outputs the _divided clock signal CLK (frequency: f _CLK ). Here, the frequency division ratio can be variably set.

ボーレートジェネレータ７０は、カウンタ回路１と一致検出回路７１を備えている。カウンタ回路１は、プリスケーラ６０から出力されるクロック信号ＣＬＫ（周波数：ｆ_ＣＬＫ）に基づいてカウント動作を行う。つまり、ボーレートジェネレータ７０は、カウンタ回路１を用いてクロック信号ＣＬＫ（周波数：ｆ_ＣＬＫ）のカウントを行う。 The baud rate generator 70 includes a counter circuit 1 and a coincidence detection circuit 71. The counter circuit 1 performs a counting operation based on the clock signal CLK (frequency: f _CLK ) output from the prescaler 60. That is, the baud rate generator 70 uses the counter circuit 1 to count the clock signal CLK (frequency: f _CLK ).

ボーレートジェネレータコントロールレジスタ８０は、所望のボーレートに対応する目標カウント値（１／２ビット期間に相当するクロック数の理論値）を保持する。この目標カウント値の設定は変更可能である。 The baud rate generator control register 80 holds a target count value (theoretical value of the number of clocks corresponding to a 1/2 bit period) corresponding to a desired baud rate. The setting of the target count value can be changed.

一致検出回路７１は、カウンタ回路１によるカウント値と目標カウント値との比較を行う。そして、一致検出回路７１は、カウンタ回路１によるカウント値が目標カウント値に一致するタイミングで、一致検出信号をＩ／Ｏインタフェース９０に出力する。一致検出信号は、Ｉ／Ｏインタフェース９０の内部で分周回路によって分周され、それにより、データ送受信に必要なクロック信号（サンプリングクロック、シフトクロック）が生成される。 The coincidence detection circuit 71 compares the count value from the counter circuit 1 with the target count value. The coincidence detection circuit 71 outputs a coincidence detection signal to the I / O interface 90 at a timing when the count value by the counter circuit 1 coincides with the target count value. The coincidence detection signal is frequency-divided by a frequency dividing circuit inside the I / O interface 90, whereby a clock signal (sampling clock, shift clock) necessary for data transmission / reception is generated.

このように、ボーレートジェネレータ７０は、カウンタ回路１を用いることにより、データ送受信のボーレートの設定を行う。 As described above, the baud rate generator 70 uses the counter circuit 1 to set the baud rate for data transmission / reception.

ここで、カウンタ回路１のカウンタ１０−１〜１０−Ｌに異常カウンタが含まれており、カウンタ回路１が目標カウント値までカウントできない場合を考える。この場合であっても、カウント回路１は、上述の通り、異常カウンタを回避しつつ、可能な限り大きいビットまでカウント動作を継続させる。本実施の形態によれば、このような特徴を活かすため、最大カウント数の減少が発生した場合であってもボーレートの設定が継続するような制御が行われる。具体的には、ボーレートジェネレータ７０は、目標カウント値を減少させ、また、それに応じて、プリスケーラ６０における分周比を増加させる。これにより、ボーレートの設定精度は低下するものの、ボーレートの設定（補正）処理自体は継続させることが可能となる。 Here, let us consider a case where the counters 10-1 to 10-L of the counter circuit 1 include an abnormal counter and the counter circuit 1 cannot count up to the target count value. Even in this case, the count circuit 1 continues the count operation up to the largest possible bit while avoiding the abnormal counter as described above. According to the present embodiment, in order to take advantage of such characteristics, control is performed so that the baud rate setting continues even when the maximum count number is reduced. Specifically, the baud rate generator 70 decreases the target count value and increases the frequency division ratio in the prescaler 60 accordingly. As a result, although the baud rate setting accuracy is lowered, the baud rate setting (correction) processing itself can be continued.

具体例として、目標ボーレート＝１９２００ｂｐｓ、ｆ_ＰＲＳ＝２０ＭＨｚ、Ｎ＝１２、Ｍ＝Ｌ＝４（１２ビットカウンタを４個の３ビットカウンタ１０−１〜１０−４で構成する）の場合を考える。 As a specific example, consider a case where the target baud rate = 19200 bps, f _PRS = 20 MHz, N = 12, and M = L = 4 (a 12-bit counter is composed of four 3-bit counters 10-1 to 10-4).

異常カウンタが無い場合の設定は、次の通りである。
・分周比＝２^３
・ｆ_ＣＬＫ＝ｆ_ＰＲＳ／２^３＝２．５ＭＨｚ
・目標カウント値＝６５
この場合、設定ボーレートは１９２３０ｂｐｓとなり、設定誤差は０．１５６％となった。 The setting when there is no abnormality counter is as follows.
・ Division ratio = 2 ³
・ F _CLK = f _PRS / 2 ³ = 2.5 MHz
・ Target count value = 65
In this case, the set baud rate was 19230 bps and the setting error was 0.156%.

次に、異常カウンタが２個発生した場合を考える。この場合、設定は次のように変更される。
・分周比＝２^５
・ｆ_ＣＬＫ＝ｆ_ＰＲＳ／２^５＝６２５ｋＨｚ
・目標カウント値＝１６
この場合、設定ボーレートは１９５３１ｂｐｓとなり、設定誤差は１．７２４％となった。このように、ボーレートの設定精度は低下するものの、ボーレート設定処理は２個のカウンタ１０を用いて継続させることが可能となる。 Next, consider a case where two abnormal counters occur. In this case, the setting is changed as follows.
・ Division ratio = 2 ⁵
・ F _CLK = f _PRS / 2 ⁵ = 625 kHz
・ Target count value = 16
In this case, the set baud rate was 19531 bps and the setting error was 1.724%. Thus, although the baud rate setting accuracy is reduced, the baud rate setting process can be continued using the two counters 10.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１カウンタ回路
１０、１０−１〜１０−Ｌカウンタ
１０−Ｓ比較対象カウンタ
２０、２０−１〜２０−Ｌスイッチ
３０発振器
４０制御回路
５０アラーム回路
５１ロジック回路
５２アラームレジスタ
５３レジスタ
５４バックアップビット
５５ＳＰＩ通信回路
６０プリスケーラ
７０ボーレートジェネレータ
７１一致検出回路
８０ボーレートジェネレータコントロールレジスタ
９０Ｉ／Ｏインタフェース
ＣＬＫクロック信号
Ｄ、Ｄ_１〜Ｄ_Ｌ結果信号
ＳＷスイッチ制御信号
ＯＵＴ出力信号 1 counter circuit 10, 10-1 to 10-L counter 10-S comparison target counter 20, 20-1 to 20-L switch 30 oscillator 40 control circuit 50 alarm circuit 51 logic circuit 52 alarm register 53 register 54 backup bit 55 SPI communication circuit 60 prescaler 70 baud rate generator 71 match detection circuit 80 the baud rate generator control register 90 I / O interface CLK clock signals _D, D 1 ~D _L result signal SW switch control signal OUT output signal

Claims

L counters,
A control circuit connected to the L counters;
Each of the L counters is an N / M bit counter, and outputs a result signal indicating a carry each time N / M bits are counted based on an input signal,
N is an integer greater than or equal to 2,
M is an integer greater than or equal to 2,
L is an integer greater than or equal to M,
The control circuit includes:
For each of the L counters, a function of controlling connection relation so that the input signal becomes a clock signal or the result signal of another counter;
With an abnormality detection process during counting operation,
In the abnormality detection process, the control circuit selects two or more of the L counters as comparison target counters, and the connection relationship is such that the same signal is input as the input signal to the comparison target counters. Further, it is determined whether or not an abnormality counter is included in the comparison target counter by comparing the result signal from the comparison target counter,
The control circuit performs the abnormality detection process every N / M bit count,
As a result of the abnormality detection processing for the first N / M bit count, the control circuit is responsible for counting the first N / M bit for at least one of the comparison target counters other than the abnormality counter. Set as the first counter to
In the abnormality detection process for the second N / M bit count following the first N / M bit, the control circuit selects the comparison target counter from counters other than the first counter, and the comparison target A counter circuit that sets the connection relationship such that the result signal from the first counter is input as the input signal to the counter.

The counter circuit according to claim 1,
The control circuit determines a counter in charge of counting every N / M bits by repeating the abnormality detection process M times.

A prescaler that variably sets the division ratio of the clock signal and outputs the divided clock signal;
A control register that holds the target count value;
A baud rate generator that sets a baud rate by comparing the count value of the divided clock signal with the target count value;
The baud rate generator includes the counter circuit according to claim 1, and counts the divided clock signal using the counter circuit.

The semiconductor integrated circuit according to claim 3,
When the abnormality counter is included in the L counters of the counter circuit and the counter circuit cannot count to the target count value, the baud rate generator increases the frequency division ratio and A semiconductor integrated circuit that continues to set the baud rate by decreasing the target count value.