JP2014127652A

JP2014127652A - Field effect transistor

Info

Publication number: JP2014127652A
Application number: JP2012285029A
Authority: JP
Inventors: Takashi Mizutani; 孝水谷; Satoshi Ishii; 聡石井
Original assignee: Nagoya University NUC
Current assignee: Nagoya University NUC
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2014-07-07

Abstract

PROBLEM TO BE SOLVED: To suppress bipolarity of a field effect transistor whose channel layer consists of a CNT (carbon nanotube).SOLUTION: In a CNTFET having: a channel layer 12 consisting of a CNT; a source electrode 13 and a drain electrode 14 of which the Schottky junction is performed to the channel layer 12 and which are provided by being separated from each other; and a gate electrode 15 which is provided between the source electrode 13 and the drain electrode 14, and connected with the channel layer 12 via an insulator film 11, it is provided with a polarity control film 16 which contacts the channel layer 12 and is at an electrically floating state at a position between the source electrode 13 and the drain electrode 14 and different from that of the gate electrode 15. When Ti with a work function smaller than that of the channel layer 12 is used as the polarity control film 16, the CNTFET can be made into n channels, and when Pd with a work function larger than that of the channel layer 12 is used as the polarity control film 16, the CNTFET can be made into p channels.

Description

本発明は、ソース電極およびドレイン電極がチャネル層にショットキー接合する電界効果トランジスタに関する。特に両極性が抑制された電界効果トランジスタに関する。 The present invention relates to a field effect transistor in which a source electrode and a drain electrode have a Schottky junction with a channel layer. In particular, the invention relates to a field effect transistor in which both polarities are suppressed.

ＣＮＴ（カーボンナノチューブ）は、単層のグラフェンシートがチューブ状に閉じた、あるいは複数のチューブ状に閉じたグラフェンシートが重なった構造を有した炭素の同素体である。ＣＮＴには半導体型のものと金属型のものとが存在している。半導体型のＣＮＴは、高い電流密度や移動度を有しており、ＦＥＴ（電界効果トランジスタ）のチャネルとして応用することが期待されている。また、半導体型のＣＮＴは、電子とホールの移動度が等しく、ｐチャネル、ｎチャネルのＣＮＴＦＥＴを用いて相補型論理回路に応用することが期待されている。たとえば、ＮＯＲ、ＯＲ、ＮＡＮＤ、ＡＮＤなどの論理回路をＣＮＴＦＥＴを用いて作製したことが報告されている。 A CNT (carbon nanotube) is an allotrope of carbon having a structure in which a single-layer graphene sheet is closed in a tube shape or a plurality of graphene sheets closed in a tube shape overlap each other. There are two types of CNT, semiconductor type and metal type. Semiconductor-type CNTs have high current density and mobility, and are expected to be applied as FET (field effect transistor) channels. Semiconductor CNTs have the same mobility of electrons and holes, and are expected to be applied to complementary logic circuits using p-channel and n-channel CNTFETs. For example, it has been reported that logic circuits such as NOR, OR, NAND, and AND are manufactured using CNTFETs.

ＣＮＴやグラフェンなどの炭素系材料や、ペンタセンなどの有機半導体をチャネルとするＦＥＴは、両極性（ｎチャネルの特性とｐチャネルの特性を同時に備えている特性）を示すことが知られている（たとえば特許文献１）。同様に、酸化スズなどの酸化物半導体をチャネルとするＦＥＴも両極性を示すことが知られている（たとえば特許文献２）。両極性は、ソース電極およびドレイン電極のショットキー接合に由来する。逆の導電性のキャリア（ｎチャネルであればホール、ｐチャネルであれば電子）がショットキー障壁を乗り越えてチャネル層に漏れだすために両極性を示すのである。 It is known that FETs having channels of carbon-based materials such as CNT and graphene and organic semiconductors such as pentacene exhibit bipolar properties (characteristics having both n-channel characteristics and p-channel characteristics) ( For example, Patent Document 1). Similarly, it is known that an FET having a channel of an oxide semiconductor such as tin oxide also exhibits bipolar (for example, Patent Document 2). Bipolarity comes from the Schottky junction of the source and drain electrodes. The opposite conductive carriers (holes in the case of n channel, electrons in the case of p channel) overcome the Schottky barrier and leak into the channel layer, thus exhibiting both polarities.

特開２０１０−１３５４７１号公報JP 2010-135471 A 特開２０１２−１８２３２９号公報JP 2012-182329 A

上記のような両極性を示す材料をチャネルとするＦＥＴを用いて論理回路を構成した場合、両極性が誤作動の原因となってしまう。たとえば、オフ状態でドレイン電極から逆極性のキャリアが流れ込み、オフ電流を発生させるため、論理ゲートがオフ状態のときに十分に高いハイレベルが得られない。もしくは、論理ゲートがオン状態のときに十分なローレベルが得られない。その結果、雑音余裕が小さくなり、ＦＥＴを多段に接続した回路を構成すると誤作動を生じるおそれがある。そのため、ＣＮＴＦＥＴなどを集積化して論理回路を実現することは困難であった。 In the case where a logic circuit is configured using an FET having a channel having a material having both polarities as described above, the both polarities cause malfunction. For example, carriers of opposite polarity flow from the drain electrode in the off state and generate an off current, so that a sufficiently high level cannot be obtained when the logic gate is in the off state. Alternatively, a sufficient low level cannot be obtained when the logic gate is on. As a result, the noise margin is reduced, and malfunction may occur if a circuit in which FETs are connected in multiple stages is configured. Therefore, it has been difficult to realize a logic circuit by integrating CNTFETs and the like.

上記のような問題は、炭素系材料、有機半導体、酸化物半導体だけでなく、Ｓｉをチャネル層とするＦＥＴにも当てはまる。Ｓｉをチャネル層としたＦＥＴでは、近年の微細化によって制御性が悪化しており、ソース電極およびドレイン電極をショットキー接合とすることで制御性を改善しようという研究開発が進められている。その場合、ＣＮＴＦＥＴなどと同様にＦＥＴが両極性となってしまう問題が生ずる。 The above problems apply not only to carbon-based materials, organic semiconductors, and oxide semiconductors, but also to FETs using Si as a channel layer. In FETs using Si as a channel layer, the controllability has deteriorated due to recent miniaturization, and research and development are underway to improve controllability by using a source electrode and a drain electrode as Schottky junctions. In that case, there arises a problem that the FET becomes bipolar as in the case of the CNTFET or the like.

そこで本発明の目的は、ソース電極およびドレイン電極がチャネル層にショットキー接合する電界効果トランジスタにおいて、両極性を抑制することである。 Therefore, an object of the present invention is to suppress both polarities in a field effect transistor in which a source electrode and a drain electrode are in a Schottky junction with a channel layer.

本発明は、半導体からなるチャネル層と、チャネル層にショットキー接合し、かつ互いに離間して設けられたソース電極およびドレイン電極と、ソース電極とドレイン電極との間に設けられ、チャネル層に絶縁膜を介して接続するゲート電極と、を有した電界効果トランジスタにおいて、ソース電極とドレイン電極との間であってゲート電極とは異なる位置に、チャネル層に接して設けられ、電気的にフローティング状態である極性制御膜を有し、極性制御膜の仕事関数を、チャネル層の仕事関数と異ならせることで、両極性を抑制した、ことを特徴とする電界効果トランジスタである。 The present invention provides a channel layer made of a semiconductor, a source electrode and a drain electrode that are Schottky junctions to the channel layer and spaced apart from each other, and is provided between the source electrode and the drain electrode, and is insulated from the channel layer. In a field effect transistor having a gate electrode connected through a film, provided in contact with the channel layer at a position between the source electrode and the drain electrode and different from the gate electrode, and is in an electrically floating state And a polarity control film, and the work function of the polarity control film is made different from the work function of the channel layer to suppress both polarities.

チャネル層には、ＣＮＴ（カーボンナノチューブ）、グラフェン、カーボンナノウォールなどの炭素系材料、Ｓｉ、ペンタセンなどの有機半導体、酸化スズなどの酸化物半導体を用いることができる。チャネル層としてＣＮＴを用いる場合、ソース電極およびドレイン電極にはグラファイト状炭素を用いるとよい。コンタクト抵抗を低減することができる。なお、ソース電極およびドレイン電極を多層とする場合には、少なくともチャネル層と接する層がグラファイト状炭素であればよい。 For the channel layer, a carbon-based material such as CNT (carbon nanotube), graphene, or carbon nanowall, an organic semiconductor such as Si or pentacene, or an oxide semiconductor such as tin oxide can be used. When CNT is used for the channel layer, graphite-like carbon is preferably used for the source electrode and the drain electrode. Contact resistance can be reduced. Note that in the case where the source electrode and the drain electrode are formed in multiple layers, at least the layer in contact with the channel layer may be graphitic carbon.

ゲート電極のチャネル層に対する位置は、従来ＦＥＴの構造で知られている任意の位置とすることができる。したがって、本発明の電界効果トランジスタの構造には、トップゲート型、ボトムゲート型など、各種構造を採用することができる。特に、素子分離や集積化が容易な点で、トップゲート型が望ましい。また、フィン型などの構造に対しても、本発明は適用することができる。 The position of the gate electrode with respect to the channel layer can be any position conventionally known in the FET structure. Therefore, various structures such as a top gate type and a bottom gate type can be employed for the structure of the field effect transistor of the present invention. In particular, the top gate type is desirable in terms of easy element isolation and integration. Further, the present invention can also be applied to a structure such as a fin type.

極性制御膜は、チャネル層に接し、かつ、電気的にフローティング状態となる任意の位置に設けられていてよい。電気的にフローティング状態とは、つまり、電気的に周囲から遮断された状態である。チャネル層のゲート電極が設けられている側と同一の表面に極性制御膜を設けてもよいし、ゲート電極が設けられている側とは反対側の表面に極性制御膜を設けてもよい。また、極性制御膜は、複数離間して設けてもよい。また、極性制御膜は単層のほか、複数の層で構成されていてもよい。極性制御膜は、チャネル層との界面において、チャネルを形成する本来キャリアに対してはショットキー障壁を形成しないかあるいは形成しても小さなショットキー障壁であり、一方、逆極性キャリアに対しては大きなショットキー障壁を形成する材料を用いる。極性制御膜の材料は純金属でもよいし合金でもよい。 The polarity control film may be provided at an arbitrary position in contact with the channel layer and in an electrically floating state. The electrically floating state is a state where it is electrically isolated from the surroundings. A polarity control film may be provided on the same surface as the side where the gate electrode of the channel layer is provided, or a polarity control film may be provided on the surface opposite to the side where the gate electrode is provided. Further, a plurality of polarity control films may be provided apart from each other. The polarity control film may be composed of a plurality of layers in addition to a single layer. The polarity control film, at the interface with the channel layer, does not form a Schottky barrier with respect to the original carrier that forms the channel, or is a small Schottky barrier even if it is formed, while it does not with respect to the reverse polarity carrier A material that forms a large Schottky barrier is used. The material of the polarity control film may be a pure metal or an alloy.

チャネル層としてＣＮＴを用いる場合、ｐチャネルとするには、極性制御膜として、ＣＮＴよりも仕事関数の大きな材料、たとえば、Ｐｄ、Ａｕ、Ｉｒ、Ｐｔ、Ｒｅなどを用い、ｎチャネルとするには、ＣＮＴよりも仕事関数の小さな材料、たとえば、Ｔｉ、Ａｌ、Ｍｎ、Ｔｌ、Ｉｎ、Ｍｇ、Ｓｉ、Ｇａ、Ｎｂ、Ｒａ、Ｒｈ、Ｌｉ、Ａｇ、Ｃｕなどを用いる。 In the case of using CNT as the channel layer, to make the p channel, to use the material having a work function larger than that of CNT, for example, Pd, Au, Ir, Pt, Re, etc. A material having a work function smaller than that of CNT, such as Ti, Al, Mn, Tl, In, Mg, Si, Ga, Nb, Ra, Rh, Li, Ag, Cu, or the like is used.

両極性を抑制するためには、極性制御膜の幅を０．１〜１００μｍとすることが望ましい。より望ましくは幅０．３〜５０μｍであり、さらに望ましくは幅１〜１０μｍである。 In order to suppress both polarities, the width of the polarity control film is desirably 0.1 to 100 μm. More desirably, the width is 0.3 to 50 μm, and further desirably, the width is 1 to 10 μm.

また、極性制御膜とチャネル層との仕事関数差に起因するエネルギー障壁の大きさが、両極性の抑制の程度を左右していて、エネルギー障壁が大きいほど両極性がより抑制されるものと考えられる。したがって、極性制御膜とチャネル層の仕事関数の差を０．１ｅＶ以上とすることが望ましく、０．２ｅＶ以上とすることがさらに望ましい。 In addition, the size of the energy barrier due to the work function difference between the polarity control film and the channel layer determines the degree of suppression of the bipolarity, and it is considered that the larger the energy barrier, the more the bipolarity is suppressed. It is done. Therefore, the difference in work function between the polarity control film and the channel layer is preferably 0.1 eV or more, and more preferably 0.2 eV or more.

ソース電極およびドレイン電極がショットキー接合する電界効果トランジスタは、従来、両極性であったが、本発明によれば両極性を抑制することができ、ｐチャネルまたはｎチャネルの一方の特性とすることができる。そのため、本発明の電界効果トランジスタを用いて論理回路等を構成した場合に信頼性などが向上する。 A field effect transistor in which a source electrode and a drain electrode are Schottky-junction has been bipolar in the past. However, according to the present invention, both polarities can be suppressed and one of p-channel and n-channel characteristics can be obtained. Can do. Therefore, when a logic circuit or the like is configured using the field effect transistor of the present invention, reliability and the like are improved.

両極性が抑制される理由は、以下の通りである。チャネル層上に接して極性制御膜を設けることにより、電流経路は、チャネル層から極性制御膜端部より極性制御膜へと流入し、極性制御膜を通って極性制御膜端部から再びチャネル層へと戻る経路となる。ここで、極性制御膜はチャネル層とは仕事関数が異なるため、逆極性のキャリアに対して大きなエネルギー障壁が生じる。このエネルギー障壁によって、ドレイン側からソース側へと漏れだす逆極性のキャリアが抑制されるために、両極性が抑制される。 The reason why both polarities are suppressed is as follows. By providing the polarity control film in contact with the channel layer, the current path flows from the channel layer to the polarity control film from the end of the polarity control film, passes through the polarity control film, and again from the end of the polarity control film to the channel layer. It becomes the route to return to. Here, since the polarity control film has a work function different from that of the channel layer, a large energy barrier is generated against carriers of opposite polarity. By this energy barrier, carriers of opposite polarity that leak from the drain side to the source side are suppressed, so that both polarities are suppressed.

実施例１のＣＮＴＦＥＴの構成を示した図。FIG. 3 is a diagram showing a configuration of a CNTFET of Example 1. ＣＮＴＦＥＴの製造工程について示した図。The figure shown about the manufacturing process of CNTFET. 極性制御膜をＴｉとした実施例１のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。The graph which showed the current-voltage characteristic of CNTFET of Example 1 which used Ti for the polarity control film | membrane. 比較例のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。The graph which showed the current-voltage characteristic of CNTFET of a comparative example. 極性制御膜をＰｄとした実施例１のＣＮＴＦＥＴの電流−電圧特性を示したグラフ。The graph which showed the current-voltage characteristic of CNTFET of Example 1 which used the polarity control film | membrane as Pd. 実施例１のＣＮＴＦＥＴと比較例のＣＮＴＦＥＴとでオフオン比を比較した図。The figure which compared off-on-ratio with CNTFET of Example 1 and CNTFET of a comparative example. 実施例１のＣＮＴＦＥＴにおける電流経路を示した図。The figure which showed the electric current path | route in CNTFET of Example 1. FIG. 実施例１のＣＮＴＦＥＴと等価な電気回路を示した図。FIG. 3 is a diagram showing an electric circuit equivalent to the CNTFET of Example 1. 実施例１のＣＮＴＦＥＴのエネルギーバンドを示した図。The figure which showed the energy band of CNTFET of Example 1. FIG. 変形例のＣＮＴＦＥＴの構成を示した図。The figure which showed the structure of CNTFET of a modification.

以下、本発明の具体的な実施例について、図を参照に説明するが、本発明は実施例に限定されるものではない。 Hereinafter, specific examples of the present invention will be described with reference to the drawings. However, the present invention is not limited to the examples.

図１は、実施例１のＣＮＴＦＥＴの構成を示した図である。以下、その構成について図１を参照に詳しく説明する。 FIG. 1 is a diagram illustrating the configuration of the CNTFET according to the first embodiment. Hereinafter, the configuration will be described in detail with reference to FIG.

ＣＮＴＦＥＴは、図１のように、ボトムゲート型の構造であり、ｐ⁺−Ｓｉからなる基板１０を有している。基板１０表面には、絶縁膜１１が接して設けられている。絶縁膜１１の一部領域上には、ＣＮＴ（カーボンナノチューブ）からなるチャネル層１２が島状に設けられていて、絶縁膜１１に接している。また、ソース電極１３とドレイン電極１４が、絶縁膜１１上であって、チャネル層１２に接して設けられており、ソース電極１３とドレイン電極１４は互いに離間して設けられている。また、基板１０裏面（絶縁膜１１側とは反対側の表面）には、ゲート電極１５が接して設けられている。また、チャネル層１２上には、極性制御膜１６が接して設けられていて、極性制御膜１６は電気的にフローティング状態である。 As shown in FIG. 1, the CNTFET has a bottom-gate structure and includes a substrate 10 made of p ⁺ -Si. An insulating film 11 is provided in contact with the surface of the substrate 10. On a partial region of the insulating film 11, a channel layer 12 made of CNT (carbon nanotube) is provided in an island shape and is in contact with the insulating film 11. Further, the source electrode 13 and the drain electrode 14 are provided on the insulating film 11 and in contact with the channel layer 12, and the source electrode 13 and the drain electrode 14 are provided apart from each other. A gate electrode 15 is provided in contact with the back surface of the substrate 10 (the surface opposite to the insulating film 11 side). Further, the polarity control film 16 is provided on the channel layer 12 so as to be in an electrically floating state.

基板１０の厚さは３００μｍであり、ｐ型不純物濃度は１×１０¹⁹ｃｍ^-3である。基板１０として、ＩＴＯなどの透明電極や透明な基板を用いることで、実施例１のＣＮＴＦＥＴを透明なＴＦＴとすることも可能である。また、基板１０には、Ｓｉ以外にも石英基板、ガラス基板などの絶縁性基板を用いることができる。ただしこの場合、ゲート電極１５は、基板１０と絶縁膜１１との間に埋め込むように形成するか、あるいは、チャネル層１２の極性制御膜１６側の表面に、絶縁膜を介して形成する。 The thickness of the substrate 10 is 300 μm, and the p-type impurity concentration is 1 × 10 ¹⁹ cm ⁻³ . By using a transparent electrode such as ITO or a transparent substrate as the substrate 10, the CNTFET of Example 1 can be made a transparent TFT. In addition to Si, an insulating substrate such as a quartz substrate or a glass substrate can be used for the substrate 10. However, in this case, the gate electrode 15 is formed so as to be embedded between the substrate 10 and the insulating film 11, or is formed on the surface of the channel layer 12 on the polarity control film 16 side via an insulating film.

絶縁膜１１は、厚さ１００ｎｍのＳｉＯ₂からなり、基板１０表面のほぼ全面に形成されている。ＳｉＯ₂以外にも、Ａｌ₂Ｏ₃、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＨｆＯ₂、ＨｆＯＮ、ＺｒＯ₂、などを用いることができる。これら絶縁膜１１はＣＶＤ、スパッタ、蒸着などによって基板１０とは別に設けてもよいし、基板１０表面を酸化、窒化等することによって形成してもよい。 Insulating film 11 is made of SiO ₂ having a thickness of 100 nm, it is formed over substantially the entire surface of the substrate 10 surface. Besides SiO ₂ , Al ₂ O ₃ , SiN, SiON, AlN, HfO ₂ , HfON, ZrO ₂ , etc. can be used. These insulating films 11 may be provided separately from the substrate 10 by CVD, sputtering, vapor deposition, or may be formed by oxidizing, nitriding, or the like on the surface of the substrate 10.

チャネル層１２は、複数のＣＮＴが基板主面に沿って伸び、連鎖して網目状に広がった構造であり、ソース電極１３とドレイン電極１４との間を架橋している。ＣＮＴは金属型と半導体型があり、生成されるＣＮＴにおいてその比率は金属型が１に対して半導体型が２である。しかし、複数のＣＮＴが連鎖してソース−ドレイン間を架橋しているため、ＣＮＴの連鎖本数が大きければソース−ドレイン間を金属型のＣＮＴのみで架橋することは確率的に非常に低く、このＣＮＴからなるチャネル層１２は、全体として半導体型であると考えてかまわない。ＣＮＴからなるチャネル層１２が実質的に半導体型であるとみなせるためには、ＣＮＴの連鎖本数は６〜１２が望ましく、チャネル長（ソース電極１３とドレイン電極１４間の距離）は１〜２００μｍとすることが望ましい。また、ＣＮＴは単層のＣＮＴ（ＳＷＮＴ）が望ましい。多層のＣＮＴ（ＭＷＮＴ）は金属型となる確率が高いためである。 The channel layer 12 has a structure in which a plurality of CNTs extend along the main surface of the substrate and are chained and spread like a network, and bridges between the source electrode 13 and the drain electrode 14. The CNT has a metal type and a semiconductor type, and the ratio of the generated CNT is 1 for the metal type and 2 for the semiconductor type. However, since a plurality of CNTs are chained to bridge between the source and the drain, if the chain number of CNTs is large, it is stochastically very low that only the metal-type CNTs are bridged between the source and drain. The channel layer 12 made of CNT may be considered as a semiconductor type as a whole. In order for the channel layer 12 made of CNTs to be considered to be substantially semiconductor type, the number of CNT chains is preferably 6 to 12, and the channel length (distance between the source electrode 13 and the drain electrode 14) is 1 to 200 μm. It is desirable to do. The CNT is preferably a single-walled CNT (SWNT). This is because multi-layer CNT (MWNT) has a high probability of becoming a metal type.

ソース電極１３およびドレイン電極１４は、チャネル層１２にショットキー接合している。ソース電極１３は、ＧＣ（graphitic carbon；グラファイト状炭素）膜１３ａ、Ｎｉ膜１３ｂ、Ａｕ膜１３ｃが絶縁膜１１側から順に積層された構造である。ドレイン電極１４も同様にＧＣ膜１４ａ、Ｎｉ膜１４ｂ、Ａｕ膜１４ｃが絶縁膜１１側から順に積層された構造である。ＧＣ膜１３ａ、１４ａは、絶縁膜１１上に接して形成され、ＧＣ膜１３ａ、１４ａの、ソース電極１３とドレイン電極１４とが向かい合う側の端部側面においてチャネル層１２と接している。チャネル層１２に接する層として、仕事関数がＣＮＴに近いＧＣ膜１３ａ、１４ａを用いることによってコンタクト抵抗の低減を図っている。また、ソース電極１３とドレイン電極１４との離間距離は９μｍである。 The source electrode 13 and the drain electrode 14 are in Schottky junction with the channel layer 12. The source electrode 13 has a structure in which a GC (graphitic carbon) film 13a, a Ni film 13b, and an Au film 13c are sequentially stacked from the insulating film 11 side. Similarly, the drain electrode 14 has a structure in which a GC film 14a, a Ni film 14b, and an Au film 14c are sequentially stacked from the insulating film 11 side. The GC films 13a and 14a are formed in contact with the insulating film 11, and are in contact with the channel layer 12 on the side surfaces of the GC films 13a and 14a on the side where the source electrode 13 and the drain electrode 14 face each other. Contact resistance is reduced by using GC films 13a and 14a having a work function close to that of CNTs as a layer in contact with the channel layer 12. The separation distance between the source electrode 13 and the drain electrode 14 is 9 μm.

なお、ソース電極１３およびドレイン電極１４はチャネル層１２上に形成してもよく、チャネル層１２上と絶縁膜１１上にまたがって形成されていてもよい。 The source electrode 13 and the drain electrode 14 may be formed on the channel layer 12 or may be formed over the channel layer 12 and the insulating film 11.

ゲート電極１５は、Ｔｉ／Ａｌ（基板１０側からＴｉ、Ａｌの順に積層した構造）からなり、基板１０の裏面（絶縁膜１１形成側とは反対側の面）の全面に形成されている。 The gate electrode 15 is made of Ti / Al (a structure in which Ti and Al are laminated in this order from the substrate 10 side), and is formed on the entire back surface of the substrate 10 (the surface opposite to the insulating film 11 formation side).

極性制御膜１６は、ソース電極１３とドレイン電極１４との間の領域のチャネル層１２上に接して設けられていて、電気的にフローティング状態である。すなわち、電気的に周囲から遮断された状態である。そのような位置であれば、どのような位置であってもよく、ソース電極１３とドレイン電極１４との中間の位置に設けたり、ドレイン電極１４の近傍に設けたりしてもよい。電気的にフローティング状態とするために、チャネル層１２と接する部分以外を絶縁膜によって覆うことにより、絶縁膜によって封止された構造としてもよい。 The polarity control film 16 is provided in contact with the channel layer 12 in the region between the source electrode 13 and the drain electrode 14 and is in an electrically floating state. That is, it is in a state of being electrically cut off from the surroundings. As long as it is such a position, any position may be used, and it may be provided at an intermediate position between the source electrode 13 and the drain electrode 14 or in the vicinity of the drain electrode 14. In order to be in an electrically floating state, the structure other than the portion in contact with the channel layer 12 may be covered with an insulating film to be sealed with the insulating film.

この極性制御膜１６は、ＣＮＴＦＥＴの両極性を抑制して、極性をｐチャネルとｎチャネルの一方に決定するためのものである。極性制御膜１６の仕事関数を、チャネル層１２の仕事関数よりも小さくすれば、ｎチャネルとすることができ、チャネル層１２の仕事関数よりも大きくすれば、ｐチャネルとすることができる。ＣＮＴの仕事関数φは４．７ｅＶ〜４．８ｅＶであるから、ｎチャネルとするには、極性制御膜１６の材料として仕事関数φが４．７ｅＶよりも小さな材料を用い、ｐチャネルとするには、仕事関数φが４．８ｅＶよりも大きな材料を用いればよい。たとえば、ｎチャネルとするための極性制御膜１６の材料としては、Ｔｉ（φ＝４．４ｅＶ）、Ａｌ（φ＝４．２ｅＶ）、Ｉｎ（φ＝４．１Ｖ）、Ｓｃ（φ＝３．５ｅＶ）などがある。また、ｐチャネルとするための極性制御膜１６の材料としては、Ｐｄ（φ＝５．１ｅＶ）、Ａｕ（φ＝５．１ｅＶ）、Ｐｔ（φ＝５．７ｅＶ）、Ｒｈ（φ＝５．０ｅＶ）などがある。 The polarity control film 16 is for suppressing both polarities of the CNTFET and determining the polarity to one of the p channel and the n channel. If the work function of the polarity control film 16 is smaller than the work function of the channel layer 12, it can be an n-channel, and if it is larger than the work function of the channel layer 12, it can be a p-channel. Since the work function φ of CNT is 4.7 eV to 4.8 eV, in order to obtain an n-channel, a material having a work function φ smaller than 4.7 eV is used as a material for the polarity control film 16 and a p-channel is used. In this case, a material having a work function φ larger than 4.8 eV may be used. For example, as the material of the polarity control film 16 for forming the n channel, Ti (φ = 4.4 eV), Al (φ = 4.2 eV), In (φ = 4.1 V), Sc (φ = 3. 5 eV). The material of the polarity control film 16 for forming a p-channel is Pd (φ = 5.1 eV), Au (φ = 5.1 eV), Pt (φ = 5.7 eV), Rh (φ = 5. 0 eV).

極性制御膜１６の厚さは３０ｎｍである。また、ソース電極１３とドレイン電極１４とを結ぶ方向における極性制御膜１６の幅は、５．５μｍである。 The thickness of the polarity control film 16 is 30 nm. The width of the polarity control film 16 in the direction connecting the source electrode 13 and the drain electrode 14 is 5.5 μm.

なお、極性制御膜１６は、複数分離して設けるようにしてもよい。また、極性制御膜１６は、基板１０側とは反対側のチャネル層１２表面上に接して位置するようにしているが、基板１０側のチャネル層１２表面（絶縁膜１１とチャネル層１２との界面側）に接するように、つまり、ゲート電極１５側の面と同一の面側に接するように、極性制御膜１６を埋め込んだ構造としてもよい。また、極性制御膜１６をゲート電極１５側とは反対側のチャネル層１２表面に設ける場合、チャネル層１２の主面に垂直な方向においてゲート電極１５と対向する位置に、極性制御膜１６を設けてよいし、対向する位置からずらして設けてもよい。 Note that a plurality of polarity control films 16 may be provided separately. In addition, the polarity control film 16 is positioned so as to be in contact with the surface of the channel layer 12 on the side opposite to the substrate 10 side, but the surface of the channel layer 12 on the substrate 10 side (the insulating film 11 and the channel layer 12 The polarity control film 16 may be embedded so as to be in contact with the interface), that is, in contact with the same surface as the surface on the gate electrode 15 side. When the polarity control film 16 is provided on the surface of the channel layer 12 opposite to the gate electrode 15 side, the polarity control film 16 is provided at a position facing the gate electrode 15 in a direction perpendicular to the main surface of the channel layer 12. It may be provided so as to be shifted from the facing position.

また、極性制御膜１６は必ずしもチャネル層１２に直接的に接している必要はなく、絶縁膜を介して間接的に接続された構成としてもよい。ただしこの場合、極性制御膜とチャネル層との間でトンネル電流が発生する程度に絶縁膜を薄くする必要がある。 In addition, the polarity control film 16 is not necessarily in direct contact with the channel layer 12 and may be configured to be indirectly connected through an insulating film. However, in this case, it is necessary to make the insulating film thin enough to generate a tunnel current between the polarity control film and the channel layer.

また、両極性を抑制するためには、極性制御膜１６の幅（ソース電極１３とドレイン電極１４とを結ぶ方向における幅）を、０．１〜１００μｍとすることが望ましい。より望ましくは０．３〜５０μｍであり、さらに望ましくは１〜１０μｍである。 In order to suppress both polarities, it is desirable that the width of the polarity control film 16 (the width in the direction connecting the source electrode 13 and the drain electrode 14) is 0.1 to 100 μm. More preferably, it is 0.3-50 micrometers, More preferably, it is 1-10 micrometers.

次に、実施例１のＣＮＴＦＥＴの製造方法について、図２を参照に説明する。 Next, a method for manufacturing the CNTFET of Example 1 will be described with reference to FIG.

まず、絶縁膜１１が形成された基板１０を用意し（図２（ａ））、絶縁膜１１上の所定の領域に、触媒となるＣｏからなる厚さ０．３ｎｍの触媒金属膜（図示しない）を、ＥＢ（エレクトロンビーム）蒸着とフォトリソグラフィを用いたリフトオフによって形成した。そして、原料ガスとして気化させたエタノール、キャリアガスとしてＡｒを用い、絶縁膜１１上に熱ＣＶＤ法によりＳＷＮＴ（single-walled carbon nanotube ；単層のＣＮＴ）を成長させ、チャネル層１２を形成した（図２（ｂ））。原料ガスの流量は１００ｓｃｃｍ、温度８００℃、常圧とし、成長時間は２０分とした。 First, a substrate 10 on which an insulating film 11 is formed is prepared (FIG. 2A), and a catalytic metal film (not shown) having a thickness of 0.3 nm made of Co serving as a catalyst is formed in a predetermined region on the insulating film 11. ) By lift-off using EB (electron beam) evaporation and photolithography. Then, vaporized ethanol as a source gas and Ar as a carrier gas were used to grow SWNTs (single-walled carbon nanotubes; single-walled CNTs) on the insulating film 11 by a thermal CVD method to form a channel layer 12 ( FIG. 2 (b)). The flow rate of the source gas was 100 sccm, the temperature was 800 ° C., normal pressure, and the growth time was 20 minutes.

原料ガスには、エタノール以外に、一酸化炭素、メタノール、エーテル、アセチレン、エチレン、エタン、プロピレン、プロパン、メタンなどを用いることができる。また、触媒にはＣｏ以外に、Ｆｅ、Ｎｉ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｂ、Ｐｔなどを用いることができる。あるいはこれらの金属の多層膜とすることもできる。ＣＮＴの成長温度は、原料ガスと触媒の種類に応じて適宜設定する。 In addition to ethanol, carbon monoxide, methanol, ether, acetylene, ethylene, ethane, propylene, propane, methane, or the like can be used as the source gas. In addition to Co, Fe, Ni, Ru, Os, Rh, Ir, Pb, Pt, etc. can be used as the catalyst. Or it can also be set as the multilayer film of these metals. The growth temperature of CNTs is appropriately set according to the type of source gas and catalyst.

ＣＮＴからなるチャネル層１２の絶縁膜１１上への形成は、上記の熱ＣＶＤ法以外にも、従来知られている種々の方法によって形成することができる。たとえば、ＣＮＴを化学気相成長させてフィルタでろ過、収集し、その収集したＣＮＴを基板１０に転写する気相ろ過・転写方法や、プラズマＣＶＤ、レーザーアブレーション法、アーク法、などの方法によって形成することができる。 The channel layer 12 made of CNTs can be formed on the insulating film 11 by various conventionally known methods other than the above thermal CVD method. For example, CNT is formed by chemical vapor deposition, filtered and collected with a filter, and the collected CNTs are transferred to the substrate 10 by vapor phase filtration / transfer method, plasma CVD, laser ablation method, arc method, etc. can do.

次に、ＥＢ蒸着とフォトリソグラフィによるリフトオフを用いて、絶縁膜１１上であってチャネル層１２と接する互いに離間した２つの領域に、厚さ２ｎｍのアモルファスカーボン、厚さ５ｎｍのＮｉ、厚さ３０ｎｍのＡｕを順に積層した。そして、真空中で８００℃、１５分間のアニールを行い、アモルファスカーボンをグラファイト化した。以上により、ＧＣ膜、Ｎｉ膜、Ａｕ膜を絶縁膜１１側から順に積層してなるソース電極１３およびドレイン電極１４を形成した（図２（ｃ））。また、ソース電極１３とドレイン電極１４は、９μｍ離間して形成した。 Next, using EB vapor deposition and photolithography lift-off, 2 nm thick amorphous carbon, 5 nm thick Ni, and 30 nm thick are formed on two regions on the insulating film 11 that are in contact with the channel layer 12 and separated from each other. Were stacked in order. Then, annealing was performed in vacuum at 800 ° C. for 15 minutes to graphitize the amorphous carbon. Thus, the source electrode 13 and the drain electrode 14 were formed by sequentially stacking the GC film, the Ni film, and the Au film from the insulating film 11 side (FIG. 2C). Further, the source electrode 13 and the drain electrode 14 were formed 9 μm apart.

次に、チャネル層１２上であって、ソース電極１３とドレイン電極１４とを結ぶ領域に、蒸着とフォトリソグラフィを用いたリフトオフによって、極性制御膜１６を形成した（図２（ｄ））。この極性制御膜１６は、ソース電極１３やドレイン電極１４とは接触しないようにして、電気的にフローティング状態とする。 Next, a polarity control film 16 was formed on the channel layer 12 in a region connecting the source electrode 13 and the drain electrode 14 by lift-off using vapor deposition and photolithography (FIG. 2D). The polarity control film 16 is brought into an electrically floating state so as not to contact the source electrode 13 and the drain electrode 14.

次に、基板１０の裏面（絶縁膜１１側とは反対側の面）に、ゲート電極１５を蒸着によって形成した（図２（ｅ））。以上によって、図１に示す実施例１のＣＮＴＦＥＴが製造される。 Next, the gate electrode 15 was formed by vapor deposition on the back surface of the substrate 10 (the surface opposite to the insulating film 11 side) (FIG. 2E). As described above, the CNTFET of Example 1 shown in FIG. 1 is manufactured.

なお、上記製造工程では、ソース電極１３およびドレイン電極１４の形成後、ゲート電極１５の形成前に極性制御膜１６を形成しているが、ソース電極１３およびドレイン電極１４を形成する前に形成してもよいし、ゲート電極１５の形成後に形成してもよい。 In the above manufacturing process, the polarity control film 16 is formed after the source electrode 13 and the drain electrode 14 are formed and before the gate electrode 15 is formed. However, it is formed before the source electrode 13 and the drain electrode 14 are formed. Alternatively, it may be formed after the gate electrode 15 is formed.

以上説明した実施例１のＣＮＴＦＥＴでは、極性制御膜１６の仕事関数をチャネル層１２の仕事関数とは異ならせることによって両極性を抑制することができ、ｎチャネルとｐチャネルのうち一方の極性とすることができる。その理由は、以下に説明する通りである。 In the CNTFET of Example 1 described above, both polarities can be suppressed by making the work function of the polarity control film 16 different from the work function of the channel layer 12, and the polarity of one of the n channel and the p channel can be reduced. can do. The reason is as described below.

チャネル層１２に接して極性制御膜１６を設けた実施例１のＣＮＴＦＥＴでは、電流の経路が、極性制御膜１６を設けていない従来のＣＮＴＦＥＴのような、ドレイン電極１４からチャネル層１２を経由してソース電極１３へと向かう経路（図７（ａ）参照）とはならない。図７（ｂ）に示す通り、ドレイン電極１４からチャネル層１２へ向かい、極性制御膜１６のドレイン電極１４側端部においてチャネル層１２から極性制御膜１６へ流入し、極性制御膜１６中をソース電極１３側へと流れ、極性制御膜１６のソース電極１３側端部において極性制御膜１６からチャネル層１２へと流出し、再びチャネル層１２を流れてドレイン電極１４へと向かう順の経路となる。 In the CNTFET of Example 1 in which the polarity control film 16 is provided in contact with the channel layer 12, the current path is from the drain electrode 14 via the channel layer 12 as in the conventional CNTFET in which the polarity control film 16 is not provided. Thus, the path toward the source electrode 13 (see FIG. 7A) is not obtained. As shown in FIG. 7B, the drain electrode 14 moves from the channel layer 12 toward the channel layer 12 and flows from the channel layer 12 to the polarity control film 16 at the end of the polarity control film 16 on the drain electrode 14 side. It flows to the electrode 13 side, flows out from the polarity control film 16 to the channel layer 12 at the end of the polarity control film 16 on the source electrode 13 side, and flows again through the channel layer 12 to the drain electrode 14. .

また、極性制御膜１６は、仕事関数の違いによってチャネル層１２にショットキー接合している。したがって、実施例１のＣＮＴＦＥＴは、２つのＦＥＴを縦に接続した回路、つまり、一方のＦＥＴのソースと他方のＦＥＴのドレインとを接続した回路（図８参照）と同等である。そのため、実施例１のＣＮＴＦＥＴのゼロバイアスでのエネルギーバンド図は、図９のようになる。図９（ａ）は極性制御膜１６として、チャネル層１２よりも仕事関数が小さい材料Ｔｉを用いた場合、図９（ｂ）は極性制御膜１６として、チャネル層１２よりも仕事関数が大きい材料Ｐｄを用いた場合である。 In addition, the polarity control film 16 is Schottky joined to the channel layer 12 due to a difference in work function. Therefore, the CNTFET of Example 1 is equivalent to a circuit in which two FETs are connected vertically, that is, a circuit in which the source of one FET is connected to the drain of the other FET (see FIG. 8). Therefore, the energy band diagram at zero bias of the CNTFET of Example 1 is as shown in FIG. 9A shows a case where a material Ti having a work function smaller than that of the channel layer 12 is used as the polarity control film 16. FIG. 9B shows a material having a work function larger than that of the channel layer 12 as the polarity control film 16. This is a case where Pd is used.

図９（ａ）のように、極性制御膜１６の仕事関数がチャネル層１２よりも小さいために、チャネル層１２のエネルギーバンドは、チャネル層１２と極性制御膜１６との接合界面において下方（エネルギーの小さい方）に曲げられる。その結果、ソース側においてチャネル層１２と極性制御膜１６との界面にホールに対して大きなエネルギー障壁１７が形成される。このエネルギー障壁１７によって、ドレイン側から注入されたホールは、ドレインからソースへと移動することが妨げられる。一方、電子に対しては、エネルギー障壁は形成されないかあるいは小さい。これにより、ｐチャネルの特性が抑制され、ｎチャネルの特性のみが残る。以上により、極性制御膜１６として、チャネル層１２よりも仕事関数が小さい材料を用いた実施例１のＣＮＴＦＥＴでは、両極性が抑制され、ｎチャネルの特性となる。 Since the work function of the polarity control film 16 is smaller than that of the channel layer 12 as shown in FIG. 9A, the energy band of the channel layer 12 is lower (energy) at the junction interface between the channel layer 12 and the polarity control film 16. The smaller one). As a result, a large energy barrier 17 is formed against holes at the interface between the channel layer 12 and the polarity control film 16 on the source side. The energy barrier 17 prevents holes injected from the drain side from moving from the drain to the source. On the other hand, for electrons, an energy barrier is not formed or is small. As a result, the p-channel characteristics are suppressed, and only the n-channel characteristics remain. As described above, in the CNTFET of Example 1 using a material having a work function smaller than that of the channel layer 12 as the polarity control film 16, both polarities are suppressed and an n-channel characteristic is obtained.

図９（ｂ）のように、極性制御膜１６として、チャネル層１２よりも仕事関数が大きい材料Ｐｄを用いた場合も、図９（ａ）の場合と同様の理由により両極性が抑制されてｐチャネルの特性となる。すなわち、極性制御膜１６の仕事関数がチャネル層１２よりも大きいために、チャネル層１２のエネルギーバンドは、チャネル層１２と極性制御膜１６との接合界面において上方（エネルギーの大きい方）に曲げられる。その結果、ソース側においてチャネル層１２と極性制御膜１６との界面に電子に対して大きなエネルギー障壁１７が形成される。このエネルギー障壁１７によって、ドレイン側から注入された電子は、ドレインからソースへと移動することが妨げられる。また、ホールに対しては、エネルギー障壁は形成されないかあるいは小さい。これにより、ｎチャネルの特性が抑制され、ｐチャネルの特性のみが残る。つまり、両極性が抑制されてｐチャネルとなる。 As shown in FIG. 9B, when the material Pd having a work function larger than that of the channel layer 12 is used as the polarity control film 16, both polarities are suppressed for the same reason as in FIG. 9A. This is a p-channel characteristic. That is, since the work function of the polarity control film 16 is larger than that of the channel layer 12, the energy band of the channel layer 12 is bent upward (the one with larger energy) at the junction interface between the channel layer 12 and the polarity control film 16. . As a result, a large energy barrier 17 is formed against electrons at the interface between the channel layer 12 and the polarity control film 16 on the source side. The energy barrier 17 prevents electrons injected from the drain side from moving from the drain to the source. Also, for holes, an energy barrier is not formed or is small. As a result, the characteristics of the n channel are suppressed, and only the characteristics of the p channel remain. In other words, both polarities are suppressed to become a p-channel.

なお、上記理由により、極性制御膜１６とチャネル層１２との仕事関数差に起因するエネルギー障壁１７の大きさが、両極性の抑制の程度を左右しているものと考えられ、エネルギー障壁１７が大きいほど、両極性をより抑制することができる。したがって、極性制御膜１６とチャネル層１２の仕事関数の差を０．１ｅＶ以上とすることが望ましく、０．２ｅＶ以上とすることがさらに望ましい。 For the above reason, it is considered that the size of the energy barrier 17 resulting from the work function difference between the polarity control film 16 and the channel layer 12 influences the degree of suppression of both polarities. The larger the polarity, the more the bipolarity can be suppressed. Therefore, the difference in work function between the polarity control film 16 and the channel layer 12 is preferably 0.1 eV or more, and more preferably 0.2 eV or more.

また、上記理由から、極性制御膜１６直下のチャネル層１２の領域のうち、電流経路となっているソース電極１３端部およびドレイン電極１４側端部以外の領域は、必要のない領域と考えられ、エッチング等によってその直下の領域のチャネル層１２を除去したり、元から形成しないようにしてもよい。これにより、電流のリークが抑制され、両極性もより改善される。ただし、ＣＮＴはエッチングや選択成長が容易でないため、実施例１のように、直下の領域にもチャネル層１２を有した構造の方が製造が容易である。 For the above reasons, in the region of the channel layer 12 immediately below the polarity control film 16, the regions other than the end portions of the source electrode 13 and the drain electrode 14 that are current paths are considered unnecessary regions. Alternatively, the channel layer 12 in the region immediately below it may be removed by etching or the like, or may not be formed originally. Thereby, current leakage is suppressed and both polarities are further improved. However, since CNTs are not easily etched or selectively grown, the structure having the channel layer 12 in the region immediately below as in Example 1 is easier to manufacture.

次に、各種実験結果について、図を参照に説明する。 Next, various experimental results will be described with reference to the drawings.

図３は、実施例１のＣＮＴＦＥＴにおいて極性制御膜１６としてＴｉを用いた場合の電流−電圧特性を示している。図３（ａ）はＩＤ（ドレイン電流）−ＶＧＳ（ゲート電圧）特性（ＶＤＳ（ドレイン電圧）＝１Ｖ）であり、図３（ｂ）はＩＤ−ＶＤＳ特性である。また、比較のため、極性制御膜１６を設けないＣＮＴＦＥＴ（以下、比較例のＣＮＴＦＥＴとする）についてのＩＤ−ＶＧＳ特性（ＶＤＳ＝−１Ｖ）を図４に示す。なお、表面への分子吸着による特性への影響を排除するため、ＣＮＴＦＥＴを真空ベーク（２５０℃、５時間）して、大気に曝さないようベーキングチャンバに接続されたグローブボックスにおいて測定を行った。以下の各種実験での測定も同様である。 FIG. 3 shows current-voltage characteristics when Ti is used as the polarity control film 16 in the CNTFET of the first embodiment. 3A shows ID (drain current) -VGS (gate voltage) characteristics (VDS (drain voltage) = 1 V), and FIG. 3B shows ID-VDS characteristics. For comparison, FIG. 4 shows ID-VGS characteristics (VDS = −1 V) for a CNTFET without the polarity control film 16 (hereinafter referred to as a CNTFET of a comparative example). In order to eliminate the influence of molecular adsorption on the surface on the characteristics, the CNTFET was vacuum-baked (250 ° C., 5 hours), and measurement was performed in a glove box connected to a baking chamber so as not to be exposed to the atmosphere. Measurements in the following various experiments are the same.

図４のように、比較例のＣＮＴＦＥＴでは、ＶＧＳが０Ｖ以下ではＶＧＳが減少するにつれて｜ＩＤ｜（ＩＤの絶対値）が増大し、ＶＧＳが０〜５Ｖでは｜ＩＤ｜は０ｎＡ、ＶＧＳが５Ｖ以上ではＶＧＳが増大するにつれて｜ＩＤ｜も増大している。したがって、比較例のＣＮＴＦＥＴは、ｐチャネルよりの極性ではあるが両極性となっている。 As shown in FIG. 4, in the comparative CNTFET, when VGS is 0 V or less, | ID | (the absolute value of ID) increases as VGS decreases. When VGS is 0 to 5 V, | ID | is 0 nA and VGS is 5 V. As described above, | ID | increases as VGS increases. Therefore, the CNTFET of the comparative example has both polarities although it is more polar than the p channel.

一方、図３のように、極性制御膜１６としてＴｉを用いた実施例１のＣＮＴＦＥＴは、ＶＧＳが０Ｖ以上ではＶＧＳが増大するにつれてＩＤも増大し、ＶＧＳが０Ｖより小さいと、ＩＤはほぼ０ｎＡである。つまり、ＣＮＴからなるチャネル層１２よりも仕事関数の小さなＴｉからなる極性制御膜１６を設けたことにより、両極性が抑制され、ｎチャネルとなっている。 On the other hand, as shown in FIG. 3, in the CNTFET of Example 1 using Ti as the polarity control film 16, the ID increases as VGS increases when VGS is 0 V or more, and the ID is almost 0 nA when VGS is less than 0 V. It is. That is, by providing the polarity control film 16 made of Ti having a work function smaller than that of the channel layer 12 made of CNTs, both polarities are suppressed and an n channel is formed.

図５は、実施例１のＣＮＴＦＥＴにおいて極性制御膜１６としてＰｄを用いた場合の電流−電圧特性を示している。図５（ａ）はＩＤ−ＶＧＳ特性（ＶＤＳ＝−１Ｖ）であり、図５（ｂ）はＩＤ−ＶＤＳ特性である。 FIG. 5 shows current-voltage characteristics when Pd is used as the polarity control film 16 in the CNTFET of the first embodiment. FIG. 5A shows the ID-VGS characteristic (VDS = −1V), and FIG. 5B shows the ID-VDS characteristic.

図５のように、極性制御膜１６としてＰｄを用いた実施例１のＣＮＴＦＥＴは、ＶＧＳが０Ｖ以下では、ＶＧＳが減少するにつれて｜ＩＤ｜が増大し、ＶＧＳが０Ｖよりも大きいと、ＩＤはほぼ０ｎＡである。つまり、ＣＮＴからなるチャネル層１２よりも仕事関数の大きなＰｄからなる極性制御膜１６を設けたことにより、両極性が抑制され、ｐチャネルとなっている。 As shown in FIG. 5, in the CNTFET of Example 1 using Pd as the polarity control film 16, when VGS is 0 V or less, | ID | increases as VGS decreases, and when VGS is greater than 0 V, ID is It is almost 0 nA. That is, by providing the polarity control film 16 made of Pd having a work function larger than that of the channel layer 12 made of CNT, both polarities are suppressed and a p-channel is obtained.

図６は、極性制御膜１６としてＴｉを用いた実施例１のＣＮＴＦＥＴ、および比較例のＣＮＴＦＥＴについて、オフオン比を求めた結果である。オフオン比は、Ｉｏｆｆ／Ｉｏｎであり、Ｉｏｆｆはオフ電流、Ｉｏｎはオン電流である。図６（ａ）はＶＤＳ＝１Ｖのとき、図６（ｂ）はＶＤＳ＝３Ｖのとき、図６（ｃ）はＶＤＳ＝１０Ｖのときである。また、オフオン比は実施例１のＣＮＴＦＥＴについては５つの素子、比較例のＣＮＴＦＥＴについては４つの素子で測定した。 FIG. 6 shows the results of determining the off-on ratio for the CNTFET of Example 1 using Ti as the polarity control film 16 and the CNTFET of the comparative example. The off / on ratio is Ioff / Ion, where Ioff is the off current and Ion is the on current. 6A is when VDS = 1V, FIG. 6B is when VDS = 3V, and FIG. 6C is when VDS = 10V. The off-on ratio was measured with five elements for the CNTFET of Example 1 and four elements for the CNTFET of the comparative example.

図６（ａ）、（ｂ）のように、ＶＤＳ＝１、３Ｖのとき、実施例１のＣＮＴＦＥＴでは、オフオン比はおよそ０．０１〜０．１であるが、比較例のＣＮＴＦＥＴではオフオン比はおよそ１．０〜１０であった。実施例１のＣＮＴＦＥＴの方が、比較例のＣＮＴＦＥＴに比べて１桁以上オフオン比が向上している。また、図６（ｃ）のように、ＶＤＳ＝１０Ｖのとき、実施例１のＣＮＴＦＥＴではオフオン比がおよそ０．０３〜０．３であるが、比較例のＣＮＴＦＥＴではオフオン比は０．３〜２．０であり、やはり実施例１のＣＮＴＦＥＴの方がオフオン比が優れていた。また、実施例１のＣＮＴＦＥＴは、素子ごとのオフオン比のばらつきも少ないことがわかった。以上から、実施例１のＣＮＴＦＥＴは、両極性を再現性よく抑制できることがわかった。 As shown in FIGS. 6A and 6B, when VDS = 1, 3V, the off-on ratio is about 0.01 to 0.1 in the CNTFET of Example 1, but the off-on ratio is about CNTFET in the comparative example. Was approximately 1.0-10. The off-on ratio of the CNTFET of Example 1 is improved by one digit or more as compared with the CNTFET of the comparative example. Further, as shown in FIG. 6C, when VDS = 10 V, the off-on ratio is about 0.03 to 0.3 in the CNTFET of Example 1, but the off-on ratio is 0.3 to 0.3 in the CNTFET of the comparative example. 2.0, and the CNTFET of Example 1 was also superior in off-on ratio. It was also found that the CNTFET of Example 1 had little variation in off-on ratio for each element. From the above, it was found that the CNTFET of Example 1 can suppress both polarities with good reproducibility.

なお、実施例１のＣＮＴＦＥＴはボトムゲート型であるが、本発明はボトムゲート型のものに限るものではなく、従来知られている種々の構造のＦＥＴに適用することができる。たとえば、トップゲート型などである。また、フィン型にも適用することができる。 Although the CNTFET of Example 1 is a bottom gate type, the present invention is not limited to the bottom gate type, and can be applied to FETs having various structures that are conventionally known. For example, the top gate type. It can also be applied to a fin type.

また、実施例１では、チャネル層１２をＣＮＴとしているが、本発明はチャネル層１２をＣＮＴとするＦＥＴに限るものではない。グラフェン、Ｓｉ、ペンタセン等の有機半導体、酸化スズ等の酸化物半導体、などをチャネルとするＦＥＴに対しても、本発明は適用することができ、実施例と同様に極性制御膜によって両極性を抑制することができる。チャネル層１２としてグラフェン、有機半導体、酸化物半導体を用いた場合については、ＣＮＴを用いた場合と同様に、ソース電極およびドレイン電極がショットキー接合とならざるを得ないため、本発明が有効である。また、Ｓｉを用いた場合については、微細化による制御性の悪化を抑制するためソース電極およびドレイン電極としてショットキー接合の材料を用いる場合に有効である。 In the first embodiment, the channel layer 12 is made of CNT, but the present invention is not limited to an FET having the channel layer 12 made of CNT. The present invention can also be applied to FETs that use organic semiconductors such as graphene, Si, and pentacene, and oxide semiconductors such as tin oxide, etc. as channels. Can be suppressed. When graphene, an organic semiconductor, or an oxide semiconductor is used as the channel layer 12, the source electrode and the drain electrode must be Schottky junctions, as in the case of using CNT. Therefore, the present invention is effective. is there. Further, when Si is used, it is effective when Schottky junction materials are used as the source electrode and the drain electrode in order to suppress deterioration of controllability due to miniaturization.

以下に実施例１の変形例を示す。この変形例のＣＮＴＦＥＴは、実施例１のＣＮＴＦＥＴと同様に両極性を抑制することができ、ｐチャネルとｎチャネルのうち一方の特性とすることができる。 The modification of Example 1 is shown below. The CNTFET of this modification can suppress both polarities like the CNTFET of the first embodiment, and can have one of the characteristics of the p channel and the n channel.

［変形例］
変形例のＣＮＴＦＥＴは、トップゲート型である。変形例のＣＮＴＦＥＴは、図１０のように、絶縁体（たとえばＳｉＯ₂）からなる基板２０を有し、基板２０上の一部領域に、島状に極性制御膜２６が設けられている。そして、基板２０と極性制御膜２６を覆うようにして、チャネル層２２が設けられていて、極性制御膜２６とチャネル層２２は接している。極性制御膜２６は、実施例１の極性制御膜１６と同様の材料である。 [Modification]
The modified CNTFET is a top gate type. As shown in FIG. 10, the modified CNTFET has a substrate 20 made of an insulator (for example, SiO ₂ ), and a polarity control film 26 is provided in an island shape in a partial region on the substrate 20. A channel layer 22 is provided so as to cover the substrate 20 and the polarity control film 26, and the polarity control film 26 and the channel layer 22 are in contact with each other. The polarity control film 26 is the same material as the polarity control film 16 of the first embodiment.

チャネル層２２上には、互いに離間してソース電極２３およびドレイン電極２４が設けられていて、ソース電極２３およびドレイン電極２４の双方は、チャネル層２２にショットキー接合している。ソース電極２３、ドレイン電極２４、およびチャネル層２２上は、絶縁膜２１によって覆われている。これにより、極性制御膜２６は基板２０と絶縁膜２１に囲われた構造となっており、極性制御膜２６は電気的にフローティング状態となっている。なお、ソース電極２３とドレイン電極２４上の一部を絶縁膜２１が覆わない構造としてもよい。 A source electrode 23 and a drain electrode 24 are provided on the channel layer 22 so as to be separated from each other, and both the source electrode 23 and the drain electrode 24 are in Schottky junction with the channel layer 22. The source electrode 23, the drain electrode 24, and the channel layer 22 are covered with an insulating film 21. As a result, the polarity control film 26 is surrounded by the substrate 20 and the insulating film 21, and the polarity control film 26 is in an electrically floating state. A structure in which the insulating film 21 does not cover part of the source electrode 23 and the drain electrode 24 may be employed.

そして、ソース電極２３とドレイン電極２４との間であって絶縁膜２１上に、ゲート電極２５が設けられている。チャネル層２２、ソース電極２３、ドレイン電極２４、ゲート電極２５には、実施例１のものと同様の材料を用いることができる。 A gate electrode 25 is provided on the insulating film 21 between the source electrode 23 and the drain electrode 24. For the channel layer 22, the source electrode 23, the drain electrode 24, and the gate electrode 25, the same material as that in Example 1 can be used.

この変形例のＣＮＴＦＥＴにおいて、極性制御膜２６は、チャネル層２２表面のうち、ゲート電極２５側とは反対側の面に接するように設けたが、逆にゲート電極２５側と同一の面であってゲート電極２５とは異なる位置に、設けてもよい。あるいは、ゲート電極２５は、ソース電極２３、ドレイン電極２４を絶縁膜２１を介して覆うような構造としてもよい。その他実施例１において述べた各種変形は、変形例においても適用可能である。たとえば、実施例１と同様に、チャネル層２２上にソース電極２３、ドレイン電極２４を設けずに、ソース電極２３、ドレイン電極２４の側面でチャネル層２２に接触する構造としてもよい。 In the CNTFET of this modification, the polarity control film 26 is provided so as to be in contact with the surface on the opposite side of the surface of the channel layer 22 from the gate electrode 25 side, but on the contrary, it is the same surface as the gate electrode 25 side. The gate electrode 25 may be provided at a different position. Alternatively, the gate electrode 25 may have a structure that covers the source electrode 23 and the drain electrode 24 with the insulating film 21 interposed therebetween. Other various modifications described in the first embodiment can also be applied to the modifications. For example, as in the first embodiment, the source electrode 23 and the drain electrode 24 may not be provided on the channel layer 22, and the side surface of the source electrode 23 and the drain electrode 24 may be in contact with the channel layer 22.

本発明の電界効果トランジスタを集積化して、信頼性の高い論理回路などを作製することができる。 By integrating the field effect transistor of the present invention, a highly reliable logic circuit or the like can be manufactured.

１０、２０：基板
１１、２１：絶縁膜
１２、２２：チャネル層
１３、２３：ソース電極
１４、２４：ドレイン電極
１５、２５：ゲート電極
１６、２６：極性制御膜
１７：エネルギー障壁 10, 20: Substrate 11, 21: Insulating film 12, 22: Channel layer 13, 23: Source electrode 14, 24: Drain electrode 15, 25: Gate electrode 16, 26: Polarity control film 17: Energy barrier

Claims

A channel layer made of a semiconductor, a source electrode and a drain electrode that are Schottky-bonded to the channel layer and spaced apart from each other, and provided between the source electrode and the drain electrode and insulated from the channel layer In a field effect transistor having a gate electrode connected through a film,
A polarity control film that is provided in contact with the channel layer at a position different from the gate electrode between the source electrode and the drain electrode, and is in an electrically floating state;
By making the work function of the polarity control film different from the work function of the channel layer, both polarities are suppressed,
A field effect transistor.

2. The field effect transistor according to claim 1, wherein the polarity control film has an n-channel by making a work function of the channel layer smaller than that of the channel layer.

The field effect transistor according to claim 2, wherein the polarity control film is made of Ti or Al.

2. The field effect transistor according to claim 1, wherein a p-channel is formed by making a work function of the polarity control film larger than a work function of the channel layer.

The field effect transistor according to claim 4, wherein the polarity control film is made of Pd or Au.

The channel layer is flat.
The source electrode, the drain electrode, and the gate electrode are located on one main surface side of the channel layer,
The field effect transistor according to any one of claims 1 to 5, wherein the field effect transistor is provided.

The channel layer is flat.
The source electrode and the drain electrode are located on one main surface side of the channel layer, and the gate electrode is located on the other main surface side,
The field effect transistor according to any one of claims 1 to 5, wherein the field effect transistor is provided.

The field effect transistor according to claim 1, wherein the channel layer is made of carbon nanotubes, graphene, Si, or an organic semiconductor.

The channel layer is a carbon nanotube;
The source electrode and the drain electrode are graphitic carbon,
The field effect transistor according to claim 8.