JP5629570B2 - Circuit device in which graphene film and metal electrode are electrically joined - Google Patents

Circuit device in which graphene film and metal electrode are electrically joined Download PDF

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Description

本発明は、グラフェン膜を電子集積回路装置や電子/光集積回路装置として利用することに係り、特にグラフェン膜と金属電極とが電気的に接合した回路装置に関するものである。   The present invention relates to the use of a graphene film as an electronic integrated circuit device or an electronic / optical integrated circuit device, and more particularly to a circuit device in which a graphene film and a metal electrode are electrically joined.

グラフェンとは、ベンゼン環を2次元平面に敷き詰めた六員環シートのことであり、閉曲面を構成していないものを言う。グラフェンを筒状に丸めて閉曲面を構成したものがカーボンナノチューブであり、グラフェンを多数枚積層したものがグラファイトである。グラフェンの各炭素原子はsp2混成軌道を形成しており、シートの上下には非局在化した電子が存在している。グラフェンは、その材料物理的特徴から「ポストSi」の新素材として有望視されている。 Graphene is a six-membered ring sheet in which benzene rings are spread on a two-dimensional plane, and does not constitute a closed curved surface. A carbon nanotube is formed by rounding graphene into a cylindrical shape to form a closed curved surface, and graphite is formed by stacking a large number of graphenes. Each carbon atom of graphene forms sp 2 hybrid orbitals, and delocalized electrons exist above and below the sheet. Graphene is considered promising as a new material of “Post-Si” because of its physical characteristics.

グラフェンを用いた電子集積回路装置や電子/光集積回路装置を実現するためには、形成したグラフェン膜と金属電極とを電気的に良好な状態で(例えば、低抵抗で)接続する技術が必要不可欠である。非特許文献1には、カーボンナノチューブと金属電極との接触抵抗について報告されている。ただし、該接触抵抗は、カーボンナノチューブ自体の電気抵抗と、カーボンナノチューブと金属電極との間の界面抵抗が並列接続の状態になっている合成抵抗である(以下、本明細書においては、その様な状態を含めて接触抵抗と称す)。非特許文献1によると、カーボンナノチューブと金属電極との接触抵抗はkΩオーダ(0.5〜50 kΩ、室温)とされている。   In order to realize an electronic integrated circuit device and an electronic / optical integrated circuit device using graphene, a technology for electrically connecting the formed graphene film and the metal electrode in a good state (for example, with low resistance) is necessary. It is essential. Non-Patent Document 1 reports the contact resistance between a carbon nanotube and a metal electrode. However, the contact resistance is a composite resistance in which the electrical resistance of the carbon nanotube itself and the interface resistance between the carbon nanotube and the metal electrode are in a parallel connection state (hereinafter, in this specification, This is referred to as contact resistance including all other conditions). According to Non-Patent Document 1, the contact resistance between the carbon nanotube and the metal electrode is in the order of kΩ (0.5 to 50 kΩ, room temperature).

Jeong-O Lee, C Park, Ju-Jin Kim, Jinhee Kim, Jong Wan Park, and Kyung-Hwa Yoo: “Formation of low-resistance ohmic contacts between carbon nanotube and metal electrodes by a rapid thermal annealing method”, J. Phys. D: Appl. Phys. 33, 1953 (2000).Jeong-O Lee, C Park, Ju-Jin Kim, Jinhee Kim, Jong Wan Park, and Kyung-Hwa Yoo: “Formation of low-resistance ohmic contacts between carbon nanotube and metal electrodes by a rapid thermal annealing method”, J. Phys. D: Appl. Phys. 33, 1953 (2000).

もしも、グラフェン膜と金属電極とを非特許文献1と同様の条件で接続した場合、接触抵抗もkΩオーダになると予想される。kΩオーダの抵抗は接触抵抗として非常に大きく、電子/光デバイスや電子/光集積回路装置を実現する上での障害となる。一方、グラフェンはカーボンナノチューブと異なり平面構造であるため、金属電極との接合面積をカーボンナノチューブの場合に比して大きくしやすいと言える。   If the graphene film and the metal electrode are connected under the same conditions as in Non-Patent Document 1, the contact resistance is expected to be on the order of kΩ. Resistance in the order of kΩ is very large as contact resistance, which is an obstacle to realizing electronic / optical devices and electronic / optical integrated circuit devices. On the other hand, since graphene has a planar structure unlike carbon nanotubes, it can be said that the bonding area with the metal electrode is easily increased as compared with the case of carbon nanotubes.

しかしながら、集積回路装置などを想定した場合、集積度を高める観点から、グラフェン膜と金属電極との接触面積(より正確には、基板上の占有面積)を大きく取ることは望ましくない。従って、本発明の目的は、グラフェン膜と金属電極との接触面積を抑制しつつ、それらの間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することにある。   However, when an integrated circuit device or the like is assumed, it is not desirable to increase the contact area (more precisely, the occupied area on the substrate) between the graphene film and the metal electrode from the viewpoint of increasing the degree of integration. Accordingly, an object of the present invention is to provide a circuit device in which the graphene film and the metal electrode are electrically connected well by suppressing the contact area between the graphene film and the metal electrode while reducing the contact resistance between them. There is to do.

より具体的には、例えば、グラフェン膜と金属電極との接触面積を0.01 μm2(例えば、0.1 μm× 0.1 μm)以下に抑制した状態で、接触抵抗が100Ω以下となるようにすることを目標とする。なお、100Ωをしきい値とする理由の1つは、次のとおりである。 More specifically, for example, with the contact area between the graphene film and the metal electrode being suppressed to 0.01 μm 2 (for example, 0.1 μm × 0.1 μm) or less, the target is to make the contact resistance 100Ω or less. And One reason for setting 100Ω as the threshold is as follows.

グラフェン膜をトランジスタのチャネルとして応用する場合、該トランジスタのチャネル幅は、現行のシリコンデバイスのチャネル幅と同等の30 nm以下になると考えられる。その場合、グラフェンチャネルの電気抵抗は100Ω程度になると考えられる。グラフェン膜と金属電極との接触抵抗は、グラフェンチャネルの電気抵抗と同程度以下に低減することが望ましいためである。   When a graphene film is applied as a channel of a transistor, the channel width of the transistor is considered to be 30 nm or less equivalent to the channel width of a current silicon device. In that case, the electrical resistance of the graphene channel is considered to be about 100Ω. This is because it is desirable to reduce the contact resistance between the graphene film and the metal electrode to the same level or less as the electrical resistance of the graphene channel.

本発明は、上記目的を達成するため、単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と、該グラフェン膜に直接接合する第1の金属電極と、該グラフェン膜に直接接合する第2金属電極とを有し、
前記グラフェン膜は、前記第1の金属電極と前記第2の金属電極との間に第1導電型のドープ領域を有し、
前記第1の金属電極と接合している領域における前記グラフェン膜の90%以上の領域と、前記第2の金属電極と接合している領域における前記グラフェン膜の90%以上の領域とが、前記第1導電型のドープ領域よりも高濃度の第1導電型または高濃度の第2導電型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置を提供する。
In order to achieve the above object, the present invention provides a circuit device using a graphene film composed of a single layer or a plurality of layers, wherein the circuit includes the graphene film and a first metal electrode directly bonded to the graphene film And a second metal electrode directly bonded to the graphene film,
The graphene film has a doped region of a first conductivity type between the first metal electrode and the second metal electrode,
90% or more of the graphene film in the region bonded to the first metal electrode, and 90% or more of the graphene film in the region bonded to the second metal electrode, Provided is a circuit device in which a graphene film and a metal electrode are electrically joined to each other, wherein the graphene film is doped to a first conductivity type having a higher concentration than a doped region of the first conductivity type or a second conductivity type having a higher concentration than the doped region. .

また、本発明は、上記目的を達成するため、単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と、該グラフェン膜に直接接合する第1の金属電極と、該グラフェン膜に直接接合する第2金属電極とを有し、
前記第1の金属電極と接合している領域における前記グラフェン膜の90%以上の領域と、前記第2の金属電極と接合している領域における前記グラフェン膜の90%以上の領域とが、高濃度のp型または高濃度のn型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置を提供する。
In order to achieve the above object, the present invention provides a circuit device using a graphene film composed of a single layer or a plurality of layers, wherein the circuit is a first device that is directly bonded to the graphene film and the graphene film. A metal electrode and a second metal electrode directly bonded to the graphene film,
A region of 90% or more of the graphene film in a region bonded to the first metal electrode and a region of 90% or more of the graphene film in a region bonded to the second metal electrode are high. Provided is a circuit device in which a graphene film and a metal electrode are electrically joined to each other, which is doped with a p-type concentration or an n-type concentration.

なお、本発明で言う「複数層からなるグラフェン膜」とは、20層以下のグラフェンシートからなるグラフェン膜と定義する。これは、20層を超えると種々の物性(例えば、電子移動度)がバルクグラファイトとほとんど同じになり、グラフェンとしての特長が希薄となるためである。10層以下のグラフェン膜であることがより好ましい。   In the present invention, the “graphene film consisting of a plurality of layers” is defined as a graphene film consisting of 20 or less graphene sheets. This is because when the number of layers exceeds 20, various physical properties (for example, electron mobility) are almost the same as those of bulk graphite, and the characteristics as graphene become dilute. More preferably, the graphene film has 10 layers or less.

本発明によれば、グラフェンと金属電極との間の接触抵抗を低減することができる。その結果、グラフェン膜と金属電極との接触面積を抑制しつつ、それらの間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することができる。その結果、魅力的な特性を有するグラフェンを利用した電子集積回路装置や電子/光集積回路装置の実現が可能となる。   According to the present invention, the contact resistance between graphene and a metal electrode can be reduced. As a result, it is possible to provide a circuit device in which the contact area between the graphene film and the metal electrode is suppressed, the contact resistance between them is reduced, and the graphene film and the metal electrode are favorably electrically joined. As a result, an electronic integrated circuit device or an electronic / optical integrated circuit device using graphene having attractive characteristics can be realized.

グラフェン膜による回路配線部を基板上に形成する手順例を示す断面模式図である。It is a cross-sectional schematic diagram which shows the example of a procedure which forms the circuit wiring part by a graphene film on a board | substrate. 本発明に係る回路装置の1例を示す平面模式図である。1 is a schematic plan view showing an example of a circuit device according to the present invention. グラフェン膜のドーピングキャリア密度[単位:cm-2]と白金電極に対する接触抵抗[単位:Ωμm2]との関係の計算結果を示すグラフである。It is a graph which shows the calculation result of the relationship between the doping carrier density [unit: cm <-2 >] of a graphene film, and the contact resistance [unit: (ohm) micrometer < 2 >] with respect to a platinum electrode. 本発明に係る回路装置の他の1例を示す平面模式図である。It is a plane schematic diagram which shows another example of the circuit apparatus which concerns on this invention. 図4に示した回路装置の断面模式図である。FIG. 5 is a schematic cross-sectional view of the circuit device shown in FIG. 4. 本発明に係る回路装置の更に他の1例を示す平面模式図である。It is a plane schematic diagram which shows another example of the circuit apparatus which concerns on this invention. 本発明に係る電子/光集積回路装置の1例を示す斜視模式図である。1 is a schematic perspective view showing an example of an electronic / optical integrated circuit device according to the present invention.

前述したように、本発明に係る回路装置は、(I)単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と該グラフェン膜に直接接合する第1の金属電極と該グラフェン膜に直接接合する第2金属電極とを有し、前記グラフェン膜は前記第1の金属電極と前記第2の金属電極との間に第1導電型のドープ領域を有し、前記第1の金属電極と接合している領域の前記グラフェン膜の90%以上と前記第2の金属電極と接合している領域の前記グラフェン膜の90%以上とが、前記第1導電型のドープ領域よりも高濃度の第1導電型または高濃度の第2導電型にドープされていることを特徴とする。   As described above, the circuit device according to the present invention is (I) a circuit device using a graphene film composed of a single layer or a plurality of layers, and the circuit is connected to the graphene film and the graphene film directly. A first metal electrode and a second metal electrode directly bonded to the graphene film, the graphene film having a first conductivity type doped region between the first metal electrode and the second metal electrode. 90% or more of the graphene film in the region bonded to the first metal electrode and 90% or more of the graphene film in the region bonded to the second metal electrode. It is characterized by being doped in a first conductivity type having a higher concentration or a second conductivity type having a higher concentration than the conductivity type doped region.

また、本発明に係る回路装置は、(II)単層または複数層からなるグラフェン膜を利用した回路装置であって、前記回路は、前記グラフェン膜と該グラフェン膜に直接接合する第1の金属電極と該グラフェン膜に直接接合する第2金属電極とを有し、前記第1の金属電極と接合している領域の前記グラフェン膜の90%以上と前記第2の金属電極と接合している領域の前記グラフェン膜の90%以上とが、高濃度のp型または高濃度のn型にドープされていることを特徴とする。   The circuit device according to the present invention is (II) a circuit device using a graphene film composed of a single layer or a plurality of layers, wherein the circuit is a first metal directly bonded to the graphene film and the graphene film. An electrode and a second metal electrode directly bonded to the graphene film, and 90% or more of the graphene film in a region bonded to the first metal electrode is bonded to the second metal electrode 90% or more of the graphene film in the region is doped with high concentration p-type or high concentration n-type.

また、本発明は、上記の発明に係る回路装置(I),(II)において、以下のような改良や変更を加えることができる。
(1)前記高濃度の第1導電型または高濃度の第2導電型にドープされた領域のドーパント濃度が1013 cm-2以上である。
(2)前記グラフェン膜と直接接触する下地層としての酸化アルミニウム膜が前記グラフェン膜の下部のみに形成されており、前記酸化アルミニウム膜の組成がAl2-xO3+x(x ≧ 0)である。
(3)前記グラフェン膜と前記第1の金属電極との接触抵抗が100Ω以下であり、前記グラフェン膜と前記第2の金属電極との接触抵抗が100Ω以下である。
(4)前記第1導電型がp型またはn型のいずれか一方であり、前記第2導電型がp型またはn型の他方である。
(5)前記回路は電界効果トランジスタであり、前記電界効果トランジスタは、前記グラフェン膜がチャネルであり、前記第1の金属電極がソース電極またはドレイン電極のいずれか一方であり、前記第2の金属電極がソース電極またはドレイン電極の他方であり、ゲート電極がゲート絶縁層を介して前記チャネルに接続されている。
(6)前記回路は電子/光回路であり、前記電子/光回路は、前記グラフェン膜が発光素子または受光素子であり、前記第1の金属電極が正極または負極のいずれか一方であり、前記第2の金属電極が正極または負極の他方である。
(7)上記の電界効果トランジスタを用いて集積化されている電子集積回路装置である。
(8)上記の電子/光回路を用いて集積化されている電子/光集積回路装置である。
(9)上記の電界効果トランジスタおよび上記の電子/光回路を用いて集積化されている電子/光集積回路装置である。
Moreover, the present invention can add the following improvements and changes to the circuit devices (I) and (II) according to the above invention.
(1) The dopant concentration of the region doped with the high-concentration first conductivity type or the high-concentration second conductivity type is 10 13 cm −2 or more.
(2) An aluminum oxide film as an underlayer that is in direct contact with the graphene film is formed only under the graphene film, and the composition of the aluminum oxide film is Al 2-x O 3 + x (x ≧ 0) It is.
(3) The contact resistance between the graphene film and the first metal electrode is 100Ω or less, and the contact resistance between the graphene film and the second metal electrode is 100Ω or less.
(4) The first conductivity type is either p-type or n-type, and the second conductivity type is the other of p-type or n-type.
(5) The circuit is a field effect transistor, and in the field effect transistor, the graphene film is a channel, the first metal electrode is one of a source electrode and a drain electrode, and the second metal The electrode is the other of the source electrode and the drain electrode, and the gate electrode is connected to the channel through a gate insulating layer.
(6) The circuit is an electronic / optical circuit, and in the electronic / optical circuit, the graphene film is a light-emitting element or a light-receiving element, and the first metal electrode is either a positive electrode or a negative electrode, The second metal electrode is the other of the positive electrode and the negative electrode.
(7) An electronic integrated circuit device integrated using the field effect transistor.
(8) An electronic / optical integrated circuit device integrated using the electronic / optical circuit described above.
(9) An electronic / optical integrated circuit device integrated using the field effect transistor and the electronic / optical circuit.

以下、図を参照しながら本発明に係る実施の形態を製造手順に沿って説明する。ただし、本発明はここで取り上げた実施の形態に限定されることはなく、要旨を変更しない範囲で適宜改良や組み合わせを行ってもよい。なお、図面中で同義の部分には同一の符号を付して重複する説明を省略する。   Hereinafter, embodiments according to the present invention will be described in accordance with manufacturing procedures with reference to the drawings. However, the present invention is not limited to the embodiments taken up here, and may be improved or combined as appropriate without departing from the scope of the invention. In addition, the same code | symbol is attached | subjected to a synonymous part in drawing, and the overlapping description is abbreviate | omitted.

(グラフェン膜による回路配線)
はじめに、グラフェン膜による回路配線を基板上に形成する手順を説明する。図1は、グラフェン膜による回路配線部を基板上に形成する手順例を示す断面模式図である。まず、基板100として、酸化シリコン膜102(例えば、厚さ20〜300 nmの熱酸化膜)が表面に形成されたシリコン単結晶基板101(例えば、2インチ径、厚さ500〜600μm)を用意する。次に、スパッタ法やイオンビーム法、レーザ蒸発法等の気相成長の手法により基板100の表面(酸化シリコン膜102の表面)にコランダム構造の酸化アルミニウム膜103を形成する。
(Circuit wiring with graphene film)
First, a procedure for forming circuit wiring using a graphene film on a substrate will be described. FIG. 1 is a schematic cross-sectional view illustrating an example of a procedure for forming a circuit wiring portion using a graphene film on a substrate. First, as the substrate 100, a silicon single crystal substrate 101 (for example, 2 inch diameter, thickness 500 to 600 μm) on which a silicon oxide film 102 (for example, a thermal oxide film having a thickness of 20 to 300 nm) is formed is prepared. To do. Next, an aluminum oxide film 103 having a corundum structure is formed on the surface of the substrate 100 (the surface of the silicon oxide film 102) by a vapor phase growth method such as a sputtering method, an ion beam method, or a laser evaporation method.

ここで、酸化アルミニウム膜103の形成にあたり、その組成がAl2-xO3+x(x ≧ 0)となるように制御することが望ましく、Al2-xO3+x(x > 0)となるように制御することがより望ましい。該組成制御は、例えば、気相成長中の酸素分圧を制御することによって可能である。化学量論組成以上の酸素リッチな組成を有する酸化アルミニウム膜103を形成することにより、平均サイズの大きいグラフェングレインを成長させることができ、成膜したグラフェン膜の電気抵抗を低減することができる。なお、本発明に係る回路装置において、グラフェン膜と直接接触する下地層として酸化アルミニウム膜103が形成されていることが好ましいが、たとえ酸化アルミニウム膜103が形成されていなくて本発明の効果は発揮される。 Here, in forming the aluminum oxide film 103, it is desirable to control the composition thereof to be Al 2-x O 3 + x (x ≧ 0), and Al 2-x O 3 + x (x> 0). It is more desirable to control so that it becomes. The composition can be controlled, for example, by controlling the oxygen partial pressure during vapor phase growth. By forming the aluminum oxide film 103 having an oxygen-rich composition equal to or higher than the stoichiometric composition, graphene grains having a large average size can be grown, and the electric resistance of the formed graphene film can be reduced. In the circuit device according to the present invention, it is preferable that the aluminum oxide film 103 is formed as a base layer that is in direct contact with the graphene film. However, even if the aluminum oxide film 103 is not formed, the effect of the present invention is exhibited. Is done.

酸化アルミニウム膜103を形成する方法に特段の制限はなく、結果として組成と平均膜厚とを所望の範囲に制御できれば気相成長法以外の手法でもよい。また、酸化アルミニウム膜103を成膜する基板100としては、上述の酸化シリコン膜102が表面に形成されたシリコン単結晶基板101に限定されるものではなく、後工程での熱履歴に対する耐熱性およびグラフェン膜が成長された基板の用途(例えば、電子/光集積回路装置)を考慮して適宜選択できる。例えば、表面に絶縁膜が形成された各種の半導体基板や各種の絶縁体基板などを用いることができる。   There is no particular limitation on the method for forming the aluminum oxide film 103. As a result, a method other than the vapor phase growth method may be used as long as the composition and the average film thickness can be controlled within a desired range. Further, the substrate 100 on which the aluminum oxide film 103 is formed is not limited to the silicon single crystal substrate 101 on which the above-described silicon oxide film 102 is formed, and heat resistance against heat history in a later process and It can be appropriately selected in consideration of the use of the substrate on which the graphene film is grown (for example, an electronic / optical integrated circuit device). For example, various semiconductor substrates having various types of insulating films formed on the surface, various insulating substrates, and the like can be used.

酸化アルミニウム膜103の算術平均表面粗さRaは1 nm以下であることが望ましい。より望ましくは0.3 nm以下である。算術平均表面粗さRaが1 nmより大きくなると、グラフェン膜が酸化アルミニウム膜103の表面に対して平行に成長しにくくなる。これは、グラフェン膜成長の核生成と算術平均表面粗さRaとの間に何かしらの相関関係があるためと考えられる。さらに、酸化アルミニウム膜103の表面最大高さRzは10 nm以下であることが望ましい。より望ましくは3 nm以下である。   The arithmetic average surface roughness Ra of the aluminum oxide film 103 is desirably 1 nm or less. More desirably, it is 0.3 nm or less. When the arithmetic average surface roughness Ra is greater than 1 nm, the graphene film is difficult to grow parallel to the surface of the aluminum oxide film 103. This is probably because there is some correlation between the nucleation of graphene film growth and the arithmetic average surface roughness Ra. Furthermore, the maximum surface height Rz of the aluminum oxide film 103 is preferably 10 nm or less. More desirably, it is 3 nm or less.

形成した酸化アルミニウム膜103の算術平均表面粗さRaが1 nmより大きい場合は、研磨(例えば、化学機械研磨)等により1 nm以下となるように加工する。酸化アルミニウム膜103を形成する前に、あらかじめシリコン単結晶基板101または酸化シリコン膜102の算術平均表面粗さRaを1 nm以下とするように加工してもよい。なお、算術平均表面粗さRaおよび表面最大高さRzはJIS B 0601に準拠するものとする。   When the arithmetic average surface roughness Ra of the formed aluminum oxide film 103 is larger than 1 nm, it is processed to be 1 nm or less by polishing (for example, chemical mechanical polishing) or the like. Before the aluminum oxide film 103 is formed, the silicon single crystal substrate 101 or the silicon oxide film 102 may be processed in advance so that the arithmetic average surface roughness Ra is 1 nm or less. The arithmetic average surface roughness Ra and the maximum surface height Rz are based on JIS B 0601.

形成する酸化アルミニウム膜103の平均厚さとしては、10 nm以上500 nm以下が好ましい。多結晶体である酸化アルミニウム膜103の平均厚さが10 nm未満になると結晶粒同士の接点が減って面内方向の被覆率が低下する(例えば、酸化アルミニウム膜103が島状になる)ことから好ましくない(結果として表面平坦性が劣化する)。一方、500 nmより厚くなると後工程における熱歪み等に起因したクラック等が発生しやすくなり、結果として表面平坦性(例えば算術平均表面粗さRa)が劣化することから好ましくない。   The average thickness of the aluminum oxide film 103 to be formed is preferably 10 nm or more and 500 nm or less. When the average thickness of the polycrystalline aluminum oxide film 103 is less than 10 nm, the number of contact points between the crystal grains decreases and the coverage in the in-plane direction decreases (for example, the aluminum oxide film 103 has an island shape). Therefore, the surface flatness is deteriorated as a result. On the other hand, if it is thicker than 500 nm, cracks and the like due to thermal strain and the like in the subsequent process are likely to occur, and as a result, surface flatness (for example, arithmetic average surface roughness Ra) is deteriorated.

次に、従来の半導体プロセス技術と同様にして(例えば、フォトリソグラフィー、リフトオフ、反応性イオンエッチングなどを利用して)、基板100上に形成した酸化アルミニウム膜103を所望の回路パターンとなるように加工する。このとき、回路配線部となる部分104に酸化アルミニウム膜103を残し、他の部分の酸化アルミニウム膜103を除去する。また、酸化シリコン膜102は絶縁層として残しておいた方が好ましい。   Next, the aluminum oxide film 103 formed on the substrate 100 is formed into a desired circuit pattern in the same manner as in the conventional semiconductor process technology (for example, using photolithography, lift-off, reactive ion etching, etc.). Process. At this time, the aluminum oxide film 103 is left in the portion 104 to be a circuit wiring portion, and the aluminum oxide film 103 in other portions is removed. The silicon oxide film 102 is preferably left as an insulating layer.

次に、炭素含有化合物を原料として化学気相成長法(CVD: chemical vapor deposition)によりグラフェン膜105を回路配線部となる部分104(酸化アルミニウム膜103)上に成膜する。これにより、回路配線部となる部分104(酸化アルミニウム膜103)の表面に沿って該表面と平行にグラフェン膜105が一様な膜厚で成長して回路配線部106が形成される。   Next, a graphene film 105 is formed on a portion 104 (aluminum oxide film 103) to be a circuit wiring portion by a chemical vapor deposition (CVD) method using a carbon-containing compound as a raw material. As a result, the graphene film 105 is grown with a uniform film thickness along the surface of the portion 104 (aluminum oxide film 103) to be the circuit wiring portion, and the circuit wiring portion 106 is formed.

グラフェン膜105の成膜条件の1例としては、原料ガスとしてプロピレン、キャリアガスとしてアルゴンガスを用い、平均原料濃度0.15〜3 体積%の混合ガスを平均流速15〜50 cm/min(基板上の平均流速で標準状態換算)で供給し、成長温度450〜1000℃(好ましくは750〜1000℃)で0.1〜60分間(好ましくは0.1〜10分間)の成長を行う。なお、原料としてはプロピレン以外にもアセチレン、メタン、プロパン、エチレン等の他の炭素含有化合物を用いることができる。   As an example of the film forming conditions of the graphene film 105, propylene is used as a source gas, argon gas is used as a carrier gas, and a mixed gas having an average source concentration of 0.15 to 3% by volume is set to an average flow rate of 15 to 50 cm / min (on the substrate) The sample is supplied at an average flow rate converted to a standard state and grown at a growth temperature of 450 to 1000 ° C. (preferably 750 to 1000 ° C.) for 0.1 to 60 minutes (preferably 0.1 to 10 minutes). In addition to propylene, other carbon-containing compounds such as acetylene, methane, propane, and ethylene can be used as the raw material.

(電界効果トランジスタ)
次に、本発明に係る回路装置の1つである電界効果トランジスタの製造手順例を説明する。図2は、本発明に係る回路装置の1例を示す平面模式図である。
(Field effect transistor)
Next, a manufacturing procedure example of a field effect transistor which is one of the circuit devices according to the present invention will be described. FIG. 2 is a schematic plan view showing an example of a circuit device according to the present invention.

まず、上述で用意した基板100上の回路配線部106のうち、電界効果トランジスタのチャネルとして用いる回路配線部106以外をマスキングし、チャネルとして用いる回路配線部106を第1導電型にドーピングしてグラフェンチャネル201を形成する。第1導電型をp型とする場合には、グラフェン膜を構成する炭素原子をボロン原子で置き換える方法が有効である。ボロン原子の導入には、プラズマ法、イオン打ち込み法等の手法を用いることが可能である。一方、第1導電型をn型とする場合には、グラフェン膜を構成する炭素原子を窒素原子で置き換える方法が有効である。窒素原子の導入には、プラズマ法、イオン打ち込み法等の手法を用いることが可能である。   First, of the circuit wiring portion 106 on the substrate 100 prepared above, the portions other than the circuit wiring portion 106 used as the channel of the field effect transistor are masked, and the circuit wiring portion 106 used as the channel is doped to the first conductivity type to graphene. A channel 201 is formed. When the first conductivity type is p-type, a method of replacing carbon atoms constituting the graphene film with boron atoms is effective. For the introduction of boron atoms, a method such as a plasma method or an ion implantation method can be used. On the other hand, when the first conductivity type is n-type, a method of replacing carbon atoms constituting the graphene film with nitrogen atoms is effective. For introducing nitrogen atoms, it is possible to use a method such as a plasma method or an ion implantation method.

次に、グラフェンチャネル201上にゲート絶縁層202を形成する。ゲート絶縁層202の形成方法に特段の限定はなく、従来の半導体プロセス技術と同様にして行うことができる。   Next, the gate insulating layer 202 is formed over the graphene channel 201. There is no particular limitation on the method for forming the gate insulating layer 202, and the gate insulating layer 202 can be formed in the same manner as in the conventional semiconductor process technology.

次に、グラフェンチャネル201と第1の金属電極203(例えば、ソース電極)とが主に電気的接合する領域206(例えば、ソース電極接合領域と称する)、およびグラフェンチャネル201と第2の金属電極204(例えば、ドレイン電極)とが主に電気的接合する領域207(例えば、ドレイン電極接合領域と称する)に対して、グラフェンチャネル201のドープ濃度よりも高濃度でドーピングを行う。このときの導電型(接合領域206,207の導電型)は、第1導電型であっても第2導電型であってもよい。なお、接合領域206,207に対して選択的に高濃度ドーピングを行うために、ドーピング処理に先立ってドーピングしない部分をマスキングする。接合領域206,207へのドーピング濃度に関しては後述する。   Next, a region 206 (for example, referred to as a source electrode junction region) in which the graphene channel 201 and the first metal electrode 203 (for example, the source electrode) are mainly electrically joined, and the graphene channel 201 and the second metal electrode are electrically coupled. A region 207 (for example, referred to as a drain electrode junction region) in which 204 (for example, a drain electrode) is mainly electrically joined is doped at a concentration higher than that of the graphene channel 201. The conductivity type at this time (the conductivity type of the bonding regions 206 and 207) may be the first conductivity type or the second conductivity type. In order to selectively perform high-concentration doping on the junction regions 206 and 207, undoped portions are masked prior to the doping process. The doping concentration in the junction regions 206 and 207 will be described later.

また、接合領域206,207は、グラフェンチャネル201と第1の金属電極203との接触面積、およびグラフェンチャネル201と第2の金属電極204との接触面積のそれぞれ90%以上で接合されるように形成する。それらの接合面積が90%未満になると、グラフェン膜と金属電極との接触抵抗が100Ωを超え易くなる。また、接触抵抗を100Ω以下にするために電極面積を増大させると、集積回路装置の集積度が低下することから好ましくない。   Further, the junction regions 206 and 207 are joined at 90% or more of the contact area between the graphene channel 201 and the first metal electrode 203 and the contact area between the graphene channel 201 and the second metal electrode 204, respectively. Form. When the junction area thereof is less than 90%, the contact resistance between the graphene film and the metal electrode tends to exceed 100Ω. Further, if the electrode area is increased in order to make the contact resistance 100Ω or less, it is not preferable because the degree of integration of the integrated circuit device is lowered.

最後に、ゲート絶縁層202上にゲート電極205を形成し、グラフェンチャネル201のソース電極接合領域206上にソース電極203を形成し、グラフェンチェネル201のドレイン電極接合領域207上にドレイン電極204を形成する。これにより、トランジスタ構造が完成する。金属電極(ソース電極、ドレイン電極、ゲート電極)203,204,205を形成する方法に特段の制限はなく、従来の方法(例えば、スパッタ法や各種蒸着法など)を用いることができる。また、金属電極の材料にも特段の制限はなく、電極として常用される金属(例えば、金、白金、チタンなど)を用いることができる。   Finally, a gate electrode 205 is formed over the gate insulating layer 202, a source electrode 203 is formed over the source electrode junction region 206 of the graphene channel 201, and a drain electrode 204 is formed over the drain electrode junction region 207 of the graphene channel 201. Form. Thereby, the transistor structure is completed. There is no particular limitation on the method of forming the metal electrodes (source electrode, drain electrode, gate electrode) 203, 204, 205, and conventional methods (for example, sputtering method, various vapor deposition methods, etc.) can be used. Moreover, there is no special restriction | limiting also in the material of a metal electrode, The metal (for example, gold | metal | money, platinum, titanium etc.) normally used as an electrode can be used.

接合領域206,207へのドーピング濃度について説明する。金属電極として白金電極を選択し、グラフェン膜と白金電極との接触抵抗に与えるグラフェン膜のドーピングキャリア密度の影響について計算・検討した。計算は、通常のポアソン方程式と拡散方程式を解くことにより行った。図3は、グラフェン膜のドーピングキャリア密度[単位:cm-2]と白金電極に対する接触抵抗[単位:Ωμm2]との関係の計算結果を示すグラフである。 The doping concentration in the junction regions 206 and 207 will be described. A platinum electrode was selected as the metal electrode, and the influence of the doping carrier density of the graphene film on the contact resistance between the graphene film and the platinum electrode was calculated and examined. The calculation was performed by solving the usual Poisson equation and diffusion equation. FIG. 3 is a graph showing the calculation result of the relationship between the doping carrier density [unit: cm −2 ] of the graphene film and the contact resistance [unit: Ωμm 2 ] to the platinum electrode.

図3に示したように、グラフェン膜へのキャリアドーピング量を増加させることにより、接触抵抗率を低減させられることが判った。具体的には、グラフェン膜のキャリアドーピング量が1013 cm-2の場合、接触抵抗率は0.7 Ωμm2であることから、グラフェン膜と金属電極との接触面積を0.01 μm2とすると接触抵抗を70Ωにまで低減させることが可能である。また、グラフェン膜のキャリアドーピング量が1014 cm-2の場合、接触抵抗率は0.07 Ωμm2であることから、グラフェン膜と金属電極との接触面積を0.01 μm2とすると接触抵抗を7Ωにまで低減させることが可能である。 As shown in FIG. 3, it was found that the contact resistivity can be reduced by increasing the amount of carrier doping in the graphene film. Specifically, when the carrier doping amount of the graphene film is 10 13 cm -2 , the contact resistivity is 0.7 Ωμm 2 , so the contact resistance is reduced when the contact area between the graphene film and the metal electrode is 0.01 μm 2. It can be reduced to 70Ω. In addition, when the carrier doping amount of the graphene film is 10 14 cm -2 , the contact resistivity is 0.07 Ωμm 2 , so if the contact area between the graphene film and the metal electrode is 0.01 μm 2 , the contact resistance can be as high as 7 Ω. It is possible to reduce.

以上説明したように、実施例1に係る回路装置は、その回路が、グラフェン膜と該グラフェン膜に直接接合する第1の金属電極(203)と該グラフェン膜に直接接合する第2金属電極(204)とを有し、前記グラフェン膜は前記第1の金属電極(203)と前記第2の金属電極(204)との間に第1導電型のドープ領域を有し、前記第1の金属電極と接合している領域における前記グラフェン膜の90%以上の領域(206)と前記第2の金属電極と接合している領域における前記グラフェン膜の90%以上の領域(207)とが、前記第1導電型のドープ領域よりも高濃度の第1導電型または高濃度の第2導電型にドープされている。その結果、グラフェンチャネル201とソース電極203、およびグラフェンチャネル201とドレイン電極204との接触抵抗を大幅に低減することができ、高性能なグラフェンチャネルトランジスタを実現することが可能である。   As described above, the circuit device according to the first embodiment includes a graphene film, a first metal electrode (203) that is directly bonded to the graphene film, and a second metal electrode that is directly bonded to the graphene film ( 204), and the graphene film has a doped region of a first conductivity type between the first metal electrode (203) and the second metal electrode (204), and the first metal 90% or more region (206) of the graphene film in the region bonded to the electrode and 90% or more region (207) of the graphene film in the region bonded to the second metal electrode The first conductivity type is doped at a higher concentration than the first conductivity type doped region, or the second conductivity type is doped at a higher concentration. As a result, contact resistance between the graphene channel 201 and the source electrode 203 and between the graphene channel 201 and the drain electrode 204 can be significantly reduced, and a high-performance graphene channel transistor can be realized.

(他の電界効果トランジスタ)
次に、本発明に係る回路装置の他の1つの電界効果トランジスタの製造手順例を説明する。図4は、本発明に係る回路装置の他の1例を示す平面模式図である。図5は、図4に示した回路装置の断面模式図である。
(Other field effect transistors)
Next, an example of a procedure for manufacturing another field effect transistor of the circuit device according to the present invention will be described. FIG. 4 is a schematic plan view showing another example of the circuit device according to the present invention. FIG. 5 is a schematic cross-sectional view of the circuit device shown in FIG.

まず、前述の実施例1と同様にして、基板100上の回路配線部106のうち、電界効果トランジスタのチャネルとして用いる回路配線部106以外をマスキングし、チャネルとして用いる回路配線部106を第1導電型にドーピングしてグラフェンチャネル201を形成する。次に、グラフェンチャネル層201の領域II上にゲート絶縁層302を形成する。   First, in the same manner as in the first embodiment, the circuit wiring portion 106 on the substrate 100 other than the circuit wiring portion 106 used as the channel of the field effect transistor is masked, and the circuit wiring portion 106 used as the channel is first conductive. A graphene channel 201 is formed by doping the mold. Next, the gate insulating layer 302 is formed over the region II of the graphene channel layer 201.

その後、ゲート絶縁層302をマスクとし、グラフェンチャネル201の領域Iおよび領域IIIに対して、グラフェンチャネル201のドープ濃度よりも高濃度でドーピングを行う。これにより、グラフェンチャネル201と第1の金属電極203(例えば、ソース電極)とが電気的接合する領域306(例えば、ソース電極接合領域と称する)、およびグラフェンチャネル201と第2の金属電極204(例えば、ドレイン電極)とが電気的接合する領域307(例えば、ドレイン電極接合領域と称する)が、それぞれ形成される。このときの導電型(接合領域306,307の導電型)は、第1導電型であっても第2導電型であってもよい。ドーピング方法は、実施例1と同様である。   After that, using the gate insulating layer 302 as a mask, the regions I and III of the graphene channel 201 are doped at a higher concentration than the doping concentration of the graphene channel 201. Accordingly, a region 306 (for example, referred to as a source electrode junction region) in which the graphene channel 201 and the first metal electrode 203 (for example, a source electrode) are electrically joined, and the graphene channel 201 and the second metal electrode 204 (for example, a source electrode junction region). For example, a region 307 (for example, referred to as a drain electrode junction region) in which the drain electrode is electrically joined is formed. The conductivity type at this time (the conductivity type of the bonding regions 306 and 307) may be the first conductivity type or the second conductivity type. The doping method is the same as in Example 1.

最後に、ゲート絶縁層302の上にゲート電極205を形成し、グラフェンチャネル201のソース電極接合領域306の一部(領域Iの一部)にソース電極203を形成し、グラフェンチャネル201のドレイン電極接合領域307の一部(領域IIIの一部)にドレイン電極204を形成する。これにより、トランジスタ構造が完成する。   Finally, the gate electrode 205 is formed over the gate insulating layer 302, the source electrode 203 is formed in part of the source electrode junction region 306 of the graphene channel 201 (part of region I), and the drain electrode of the graphene channel 201 The drain electrode 204 is formed in part of the junction region 307 (part of region III). Thereby, the transistor structure is completed.

以上説明したように、実施例2に係る回路装置は、グラフェンチャネル201の領域Iと領域IIIとの全体が高濃度ドーピングされている点においてのみ、実施例1に係る回路装置と異なる。その結果、グラフェンチャネル201とソース電極203、およびグラフェンチャネル201とドレイン電極204との接触抵抗を大幅に低減することができ、高性能なグラフェンチャネルトランジスタを実現することが可能である。   As described above, the circuit device according to the second embodiment differs from the circuit device according to the first embodiment only in that the entire region I and region III of the graphene channel 201 are highly doped. As a result, contact resistance between the graphene channel 201 and the source electrode 203 and between the graphene channel 201 and the drain electrode 204 can be significantly reduced, and a high-performance graphene channel transistor can be realized.

(電子/光回路)
次に、本発明に係る回路装置の他の1つである電子/光回路の製造手順例を説明する。図6は、本発明に係る回路装置の更に他の1例を示す平面模式図である。
(Electronic / Optical circuit)
Next, an example of a procedure for manufacturing an electronic / optical circuit which is another one of the circuit devices according to the present invention will be described. FIG. 6 is a schematic plan view showing still another example of the circuit device according to the present invention.

まず、前述の実施例1と同様にして、基板100上に電子/光回路のグラフェン受発光素子401となる回路配線部を形成する。次に、グラフェン受発光素子401の受発光部402となる領域にマスキングを行う。これは、受発光部402に高濃度のドーピングが行われると、発光効率や受光効率が著しく減少するためである。なお、グラフェン発光素子とは、バンドギャップを有するグラフェンに対して、一方の電極から電子を注入し、もう一方の電極からホールを注入することにより、直接遷移による発光を得る素子のことである。一方、グラフェン受光素子とは、バンドギャップを有するグラフェンに接続した2つの電極間に電圧を印加し、光照射によって生じた電子とホールを検出することにより光を検知する素子である。   First, in the same manner as in Example 1 described above, a circuit wiring portion to be a graphene light emitting / receiving element 401 of an electronic / optical circuit is formed on the substrate 100. Next, masking is performed on a region to be the light emitting / receiving unit 402 of the graphene light emitting / receiving element 401. This is because when the light emitting / receiving unit 402 is doped at a high concentration, the light emitting efficiency and the light receiving efficiency are remarkably reduced. Note that a graphene light-emitting element refers to an element that emits light by direct transition into graphene having a band gap by injecting electrons from one electrode and holes from the other electrode. On the other hand, a graphene light-receiving element is an element that detects light by applying a voltage between two electrodes connected to graphene having a band gap and detecting electrons and holes generated by light irradiation.

次に、グラフェン受発光素子401と第1の金属電極403(例えば、正極)とが電気的接合する領域406(例えば、正極接合領域と称する)、およびグラフェン受発光素子401と第2の金属電極404(例えば、負極)とが電気的接合する領域407(例えば、負極接合領域と称する)に対して、高濃度のドーピングを行う。このとき、ドーピングキャリア濃度としては、実施例1と同様に、1013 cm-2以上が好ましい。また、接合領域406,407の導電型は、第1導電型であっても第2導電型であってもよい。ドーピング方法は、実施例1と同様である。なお、図6から判るように、正極接合領域と負極接合領域との間の領域が、受発光部402である。 Next, a region 406 (for example, referred to as a positive electrode junction region) where the graphene light emitting / receiving element 401 and the first metal electrode 403 (for example, positive electrode) are electrically joined, and the graphene light receiving / emitting device 401 and the second metal electrode High concentration doping is performed on a region 407 (for example, referred to as a negative electrode bonding region) in which 404 (for example, a negative electrode) is electrically bonded. At this time, the doping carrier concentration is preferably 10 13 cm -2 or more, as in Example 1. Further, the conductivity type of the junction regions 406 and 407 may be the first conductivity type or the second conductivity type. The doping method is the same as in Example 1. As can be seen from FIG. 6, a region between the positive electrode bonding region and the negative electrode bonding region is the light emitting / receiving unit 402.

最後に、グラフェン受発光素子401の正極接合領域406の一部に正極403を形成し、グラフェン受発光素子401の負極接合領域407の一部に正極404を形成する。これにより、電子/光回路構造が完成する。   Finally, the positive electrode 403 is formed in part of the positive electrode bonding region 406 of the graphene light emitting / receiving element 401, and the positive electrode 404 is formed in part of the negative electrode bonding region 407 of the graphene light receiving / emitting element 401. Thereby, the electronic / optical circuit structure is completed.

以上説明したように、実施例3に係る回路装置は、グラフェン受発光素子401と正極403、およびグラフェン受発光素子401と負極404との接触抵抗を大幅に低減することができる。その結果、グラフェン膜を用いた高性能な電子/光回路を実現することが可能である。   As described above, the circuit device according to the third embodiment can significantly reduce the contact resistance between the graphene light emitting / receiving element 401 and the positive electrode 403 and between the graphene light emitting / receiving element 401 and the negative electrode 404. As a result, it is possible to realize a high-performance electronic / optical circuit using a graphene film.

(電子/光集積回路装置)
次に、本発明に係る電界効果トランジスタと電子/光回路とが集積化されている電子/光集積回路装置について説明する。図7は、本発明に係る電子/光集積回路装置の1例を示す斜視模式図である。
(Electronic / Optical Integrated Circuit Device)
Next, an electronic / optical integrated circuit device in which the field effect transistor and the electronic / optical circuit according to the present invention are integrated will be described. FIG. 7 is a schematic perspective view showing an example of an electronic / optical integrated circuit device according to the present invention.

本発明に係る電子・光集積回路装置は、例えば、実施例1〜3に示したような基板100上に形成された回路配線部106の一部をそれぞれ電界効果トランジスタ回路のグラフェンチャネル201,301や、電子/光回路のグラフェン受発光層401として利用したものである。また、製造方法に関しても、例えば実施例1〜3に示した手順で製造することができる。一方、各回路装置間を接続する配線となる回路配線部106には、ドーピング処理が不要であるため、各種ドーピング処理に先立ってマスキングを行うことが好ましい。   In the electronic / optical integrated circuit device according to the present invention, for example, a part of the circuit wiring portion 106 formed on the substrate 100 as shown in the first to third embodiments is replaced with the graphene channels 201 and 301 of the field effect transistor circuit, respectively. Or, it is used as the graphene light emitting / receiving layer 401 of an electronic / optical circuit. Moreover, regarding a manufacturing method, it can manufacture in the procedure shown, for example in Examples 1-3. On the other hand, since the circuit wiring portion 106 which is a wiring for connecting the circuit devices does not require doping processing, it is preferable to perform masking prior to various doping processing.

なお、特段言うまでもないが、本発明において、ドーピング処理で利用したマスク材は、不要となる場合に後工程で適宜除去される。また、上では、本発明に係る電界効果トランジスタと電子/光回路との両方が集積化された電子/光集積回路装置について説明したが、本発明に係る集積回路装置は、電界効果トランジスタのみを集積化した電子集積回路装置であってもよいし、電子/光回路のみを集積化した電子/光集積回路装置であってもよい。   Needless to say, in the present invention, the mask material used in the doping process is appropriately removed in a later step when it is not necessary. In the above description, the electronic / optical integrated circuit device in which both the field effect transistor and the electronic / optical circuit according to the present invention are integrated has been described. However, the integrated circuit device according to the present invention includes only the field effect transistor. An integrated electronic integrated circuit device or an electronic / optical integrated circuit device in which only an electronic / optical circuit is integrated may be used.

以上示したように、本発明は、グラフェン膜と金属電極との間の接触抵抗を低減してグラフェン膜と金属電極とが良好に電気的接合された回路装置を提供することができる。また、本発明に係るグラフェン膜と金属電極とが電気的接合した回路装置は、その製造において超高真空プロセスや特殊な製造装置を用いないことから、製造装置のコストを低く抑えることができる。さらに、グラフェン膜の成長温度が比較的低温であることから、従来から電子デバイスに広く利用されている安価で大面積の基板を活用することができる。すなわち、次世代の電子・光集積回路装置を実現する上で、低コスト化に大きく貢献し工業化に適した発明と言える。   As described above, the present invention can provide a circuit device in which the contact resistance between the graphene film and the metal electrode is reduced, and the graphene film and the metal electrode are electrically connected favorably. In addition, since the circuit device in which the graphene film and the metal electrode according to the present invention are electrically bonded does not use an ultra-high vacuum process or a special manufacturing device in its manufacture, the cost of the manufacturing device can be kept low. Furthermore, since the growth temperature of the graphene film is relatively low, an inexpensive and large-area substrate that has been widely used in electronic devices can be used. That is, it can be said that the invention is suitable for industrialization because it greatly contributes to cost reduction in realizing the next-generation electronic / optical integrated circuit device.

100…基板、101…シリコン単結晶基板、102…酸化シリコン膜、
103…酸化アルミニウム膜、104…回路配線部となる部分、105…グラフェン膜、
106…回路配線部、201…グラフェンチャネル、202,302…ゲート絶縁層、
203…第1の金属電極、204…第2の金属電極、205…ゲート電極、
206,306…グラフェンチャネルのソース電極接合領域、
207,307---グラフェンチャネルのドレイン電極接合領域、
401…グラフェン受発光素子、402…受発光部、
403…第1の金属電極、404…第2の金属電極、
406…正極接合領域、407…負極接合領域。
100 ... substrate, 101 ... silicon single crystal substrate, 102 ... silicon oxide film,
103 ... Aluminum oxide film, 104 ... Circuit part, 105 ... Graphene film,
106 ... circuit wiring part, 201 ... graphene channel, 202,302 ... gate insulating layer,
203 ... 1st metal electrode, 204 ... 2nd metal electrode, 205 ... Gate electrode,
206, 306 ... graphene channel source electrode junction region,
207,307--Drain electrode junction region of graphene channel,
401 ... graphene light emitting / receiving element, 402 ... light emitting / receiving unit,
403 ... 1st metal electrode, 404 ... 2nd metal electrode,
406... Positive electrode bonding region, 407. Negative electrode bonding region.

Claims (12)

単層または複数層からなるグラフェン膜を利用した回路装置であって、
前記回路装置は、前記グラフェン膜と、該グラフェン膜と直接接触する下地層としての酸化アルミニウム膜と、該グラフェン膜に直接接合する第1の金属電極と、該グラフェン膜に直接接合する第2金属電極とを有し、
前記酸化アルミニウム膜は、前記グラフェン膜の下部のみに形成され、その組成がAl 2-x O 3+x (x > 0)であり、
前記グラフェン膜は、前記第1の金属電極と前記第2の金属電極との間に第1導電型のドープ領域を有し、
前記第1の金属電極と接合している領域における前記グラフェン膜の90%以上の領域と、前記第2の金属電極と接合している領域における前記グラフェン膜の90%以上の領域とが、前記第1導電型のドープ領域よりも高濃度の第1導電型または高濃度の第2導電型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
A circuit device using a graphene film consisting of a single layer or multiple layers,
The circuit device includes the graphene film, an aluminum oxide film as a base layer that is in direct contact with the graphene film, a first metal electrode that is directly bonded to the graphene film, and a second metal that is directly bonded to the graphene film. An electrode,
The aluminum oxide film is formed only under the graphene film, and the composition thereof is Al 2-x O 3 + x (x> 0),
The graphene film has a doped region of a first conductivity type between the first metal electrode and the second metal electrode,
90% or more of the graphene film in the region bonded to the first metal electrode, and 90% or more of the graphene film in the region bonded to the second metal electrode, A circuit device in which a graphene film and a metal electrode are electrically joined to each other, wherein the graphene film is doped with a first conductivity type having a higher concentration than a doped region of the first conductivity type or a second conductivity type with a higher concentration.
請求項1に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記高濃度の第1導電型または高濃度の第2導電型にドープされた領域のドーパント濃度が1013 cm-2以上であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to claim 1 and the metal electrode are electrically joined,
A circuit in which a graphene film and a metal electrode are electrically connected, wherein the dopant concentration in the region doped with the high concentration first conductivity type or the high concentration second conductivity type is 10 13 cm -2 or more apparatus.
請求項1又は請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記グラフェン膜と前記第1の金属電極との接触抵抗が100Ω以下であり、
前記グラフェン膜と前記第2の金属電極との接触抵抗が100Ω以下であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to claim 1 or 2 and the metal electrode are electrically joined,
Contact resistance between the graphene film and the first metal electrode is 100Ω or less,
A circuit device in which a graphene film and a metal electrode are electrically joined, wherein a contact resistance between the graphene film and the second metal electrode is 100Ω or less.
請求項1乃至請求項のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記第1導電型がp型またはn型のいずれか一方であり、前記第2導電型がp型またはn型の他方であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to any one of claims 1 to 3 and the metal electrode are electrically joined,
The first conductive type is either p-type or n-type, and the second conductive type is the other of p-type or n-type, and the graphene film and the metal electrode are electrically connected apparatus.
請求項1乃至請求項のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記回路装置は電界効果トランジスタであり、
前記電界効果トランジスタは、前記グラフェン膜がチャネルであり、前記第1の金属電極がソース電極またはドレイン電極のいずれか一方であり、前記第2の金属電極がソース電極またはドレイン電極の他方であり、ゲート電極がゲート絶縁層を介して前記チャネルに接続されていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to any one of claims 1 to 4 and the metal electrode are electrically joined,
The circuit device is a field effect transistor;
In the field effect transistor, the graphene film is a channel, the first metal electrode is one of a source electrode and a drain electrode, and the second metal electrode is the other of the source electrode and the drain electrode, A circuit device in which a graphene film and a metal electrode are electrically joined, wherein a gate electrode is connected to the channel through a gate insulating layer.
単層または複数層からなるグラフェン膜を利用した回路装置であって、
前記回路装置は、前記グラフェン膜と、該グラフェン膜と直接接触する下地層としての酸化アルミニウム膜と、該グラフェン膜に直接接合する第1の金属電極と、該グラフェン膜に直接接合する第2金属電極とを有し、
前記酸化アルミニウム膜は、前記グラフェン膜の下部のみに形成され、その組成がAl 2-x O 3+x (x > 0)であり、
前記第1の金属電極と接合している領域における前記グラフェン膜の90%以上の領域と、前記第2の金属電極と接合している領域における前記グラフェン膜の90%以上の領域とが、高濃度のp型または高濃度のn型にドープされていることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
A circuit device using a graphene film consisting of a single layer or multiple layers,
The circuit device includes the graphene film, an aluminum oxide film as a base layer that is in direct contact with the graphene film, a first metal electrode that is directly bonded to the graphene film, and a second metal that is directly bonded to the graphene film. An electrode,
The aluminum oxide film is formed only under the graphene film, and the composition thereof is Al 2-x O 3 + x (x> 0),
A region of 90% or more of the graphene film in a region bonded to the first metal electrode and a region of 90% or more of the graphene film in a region bonded to the second metal electrode are high. A circuit device in which a graphene film and a metal electrode are electrically joined to each other, wherein the graphene film is doped to a p-type concentration or an n-type concentration.
請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記高濃度のp型または高濃度のn型にドープされた領域のドーパント濃度が1013 cm-2以上であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to claim 6 and the metal electrode are electrically joined,
A circuit device in which a graphene film and a metal electrode are electrically joined, wherein a dopant concentration of the high-concentration p-type or high-concentration n-type doped region is 10 13 cm -2 or more.
請求項6又は請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記グラフェン膜と前記第1の金属電極との接触抵抗が100Ω以下であり、
前記グラフェン膜と前記第2の金属電極との接触抵抗が100Ω以下であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to claim 6 or 7 and the metal electrode are electrically joined,
Contact resistance between the graphene film and the first metal electrode is 100Ω or less,
A circuit device in which a graphene film and a metal electrode are electrically joined, wherein a contact resistance between the graphene film and the second metal electrode is 100Ω or less.
請求項乃至請求項のいずれかに記載のグラフェン膜と金属電極とが電気的接合した回路装置において、
前記回路装置は電子/光回路であり、
前記電子/光回路は、前記グラフェン膜が発光素子または受光素子であり、前記第1の金属電極が正極または負極のいずれか一方であり、前記第2の金属電極が正極または負極の他方であることを特徴とするグラフェン膜と金属電極とが電気的接合した回路装置。
In the circuit device in which the graphene film according to any one of claims 6 to 8 and the metal electrode are electrically joined,
The circuit device is an electronic / optical circuit;
In the electronic / optical circuit, the graphene film is a light-emitting element or a light-receiving element, the first metal electrode is one of a positive electrode and a negative electrode, and the second metal electrode is the other of a positive electrode and a negative electrode A circuit device in which a graphene film and a metal electrode are electrically joined.
請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子集積回路装置。 6. An electronic integrated circuit device, wherein the graphene film according to claim 5 and a metal electrode are integrated using a circuit device electrically joined. 請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子/光集積回路装置。 An electronic / optical integrated circuit device, wherein the graphene film according to claim 9 and a metal electrode are integrated using a circuit device electrically connected. 請求項および請求項に記載のグラフェン膜と金属電極とが電気的接合した回路装置を用いて集積化されていることを特徴とする電子/光集積回路装置。 10. An electronic / optical integrated circuit device, wherein the graphene film according to claim 5 and claim 9 are integrated using a circuit device in which a metal electrode is electrically joined.
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