JP2014124040A - Surge reduction circuit - Google Patents

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正一 田中
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Abstract

PROBLEM TO BE SOLVED: To reduce surge of a conductor wire connected to a switching circuit.SOLUTION: A switching circuit is connected to a DC power supply and an electric load by a conductor wire. A surge reduction circuit has a feedback path having a sub-conductor wire connected in series to a reflux diode. The feedback path and the conductor wire constitute a current circulation circuit for circulating a reflux current generated by switching of the switching circuit. In an example, the conductor wire connects an inverter and a motor. In another example, the conductor wire connects the inverter and a smoothing capacitor. In another example, the feedback path connects a transistor forming a switch of the switching circuit and a pair of reverse parallel diodes.

Description

本発明は、スイッチング素子に接続される導体線のサージ電圧を低減する回路に関し、特にパルス回路に接続される導体線のサージ電圧を低減するサージ低減回路に関する。 The present invention relates to a circuit for reducing a surge voltage of a conductor line connected to a switching element, and more particularly to a surge reduction circuit for reducing a surge voltage of a conductor line connected to a pulse circuit.

たとえばモータ駆動用のインバータのスイッチング損失を低減するために、スイッチング素子の遷移期間を短縮する必要がある。この遷移期間は、オン遷移期間とオフ遷移期間を含む。オン遷移期間は、スイッチング素子のオフ状態からオン状態への遷移期間を意味し、オフ遷移期間は、スイッチング素子のオン状態からオフ状態への遷移期間を意味する。けれども、遷移期間の短縮により、大きなサージがスイッチング素子の主端子に接続される配線に誘導される。その結果、遷移期間の短縮によるスイッチング損失の低減は、サージによって制限される。さらに、インバータとモータとを接続するケーブルのサージは、モータコイルの電気絶縁を劣化させる。 For example, in order to reduce the switching loss of an inverter for driving a motor, it is necessary to shorten the transition period of the switching element. This transition period includes an on transition period and an off transition period. The on transition period means a transition period from the off state of the switching element to the on state, and the off transition period means a transition period of the switching element from the on state to the off state. However, due to the shortening of the transition period, a large surge is induced in the wiring connected to the main terminal of the switching element. As a result, the reduction of switching loss due to the shortening of the transition period is limited by the surge. Furthermore, the surge of the cable connecting the inverter and the motor degrades the electrical insulation of the motor coil.

以下において、スイッチング素子と電源とを接続する配線のサージは、入力サージと呼ばれる。特に、スイッチング素子がターンオフする時に生じる入力サージは、ターンオフサージと呼ばれる。このターンオフサージは、スイッチング素子の主電極に高電圧を印加する。したがって、ターンオフサージの低減は、高電圧スイッチング素子において重要である。さらに、以下において、スイッチング素子とインダクタンス負荷とを接続する配線のサージは、出力サージと呼ばれる。 Hereinafter, the surge of the wiring connecting the switching element and the power source is referred to as an input surge. In particular, an input surge that occurs when the switching element is turned off is called a turn-off surge. This turn-off surge applies a high voltage to the main electrode of the switching element. Therefore, the reduction of turn-off surge is important in high voltage switching elements. Further, in the following, the surge of the wiring connecting the switching element and the inductance load is referred to as an output surge.

図1は、特許文献1に示されるサージ低減回路を示す。出力サージを低減するこのサージ低減回路は、図1に示されるように、抵抗器RbとキャパシタCAとのペアに接続されたサブケーブルからなる。サブケーブルC2は、インバータ3とモータ4とを接続するメインケーブルC1と並列接続される。メインケーブルC1及びサブケーブルC2はそれぞれ、インダクタンスLsをもつ。しかし、インバータ3の出力端Xの電位変化は、メインケーブルC1及びサブケーブルC2の両方を通じて、並列にモータ4に伝達される。したがって、メインケーブルC1のインダクタンスLsに蓄積される磁気エネルギーの方向は、及びサブケーブルC2のインダクタンスLsに蓄積される磁気エネルギーの方向と同じとなる。その結果、メインケーブルC1の電流がサブケーブルC2を逆方向に流れる前に、サブケーブルC2のインダクタンスLsに蓄積されたこの磁気エネルギーを短時間の間に消費しなければならない。 FIG. 1 shows a surge reduction circuit disclosed in Patent Document 1. As shown in FIG. 1, the surge reduction circuit for reducing the output surge includes a sub-cable connected to a pair of a resistor Rb and a capacitor CA. The sub cable C2 is connected in parallel with the main cable C1 that connects the inverter 3 and the motor 4. The main cable C1 and the sub cable C2 each have an inductance Ls. However, the potential change at the output terminal X of the inverter 3 is transmitted to the motor 4 in parallel through both the main cable C1 and the sub cable C2. Therefore, the direction of the magnetic energy stored in the inductance Ls of the main cable C1 is the same as the direction of the magnetic energy stored in the inductance Ls of the sub cable C2. As a result, the magnetic energy accumulated in the inductance Ls of the sub cable C2 must be consumed in a short time before the current of the main cable C1 flows in the reverse direction through the sub cable C2.

図2は、ハーフブリッジの入力サージを低減する従来のRCスナバ200U、200Lを示す。このハーフブリッジは、上トランジスタ31T、下トランジスタ34T、上逆並列ダイオード31D、下逆並列ダイオード34Dをもつ。ハーフブリッジの正端子Y及び負端子Zの電位は、入力サージにより変化する。この電位変化は、RC回路200U、200Lや平滑キャパシタ6により低減される。ハーフリッジは、内部インダクタンスLi及び外部インダクタンスLoをもつ。しかし、内部インダクタンスLiの存在のために、上トランジスタ31Tの主電極は、大きな電位振動をもつ。さらに、大容量の平滑キャパシタ6及びRC回路200U、200Lは、回路のコスト及び損失を増加させる。 FIG. 2 shows conventional RC snubbers 200U, 200L that reduce the input surge of the half bridge. This half bridge has an upper transistor 31T, a lower transistor 34T, an upper antiparallel diode 31D, and a lower antiparallel diode 34D. The potentials at the positive terminal Y and the negative terminal Z of the half bridge change due to an input surge. This potential change is reduced by the RC circuits 200U and 200L and the smoothing capacitor 6. The half ridge has an internal inductance Li and an external inductance Lo. However, due to the presence of the internal inductance Li, the main electrode of the upper transistor 31T has a large potential oscillation. Furthermore, the large-capacity smoothing capacitor 6 and the RC circuits 200U and 200L increase the cost and loss of the circuit.

U. S. P. No.7,764,042号公報U. S. P. No. 7,764,042

本発明の目的は、サージ電圧を低減可能なスイッチング回路を提供することである。 An object of the present invention is to provide a switching circuit capable of reducing a surge voltage.

スイッチング回路に接続された導体線はサージを発生することが知られている。この導体線に接続された寄生(浮遊)容量とこの導体線のインダクタンスとをもつ共振回路は、高周波発振電圧をもつサージ電圧を発生する。本発明のサージ低減回路は、この導体線と並列に接続された帰還経路を有する。この帰還経路は、環流ダイオードと直列接続されたサブ導体線を有する。この帰還経路及び導体線は、スイッチング回路のスイッチングにより生じる環流電流を循環させるための電流循環回路を構成する。 It is known that a conductor wire connected to a switching circuit generates a surge. A resonant circuit having a parasitic (floating) capacitance connected to the conductor wire and an inductance of the conductor wire generates a surge voltage having a high-frequency oscillation voltage. The surge reduction circuit of the present invention has a feedback path connected in parallel with the conductor line. This feedback path has a sub-conductor line connected in series with the freewheeling diode. The feedback path and the conductor line constitute a current circulation circuit for circulating a circulating current generated by switching of the switching circuit.

本発明によれば、導体線により発生するサージの正半波成分又は負半波成分が帰還経路を通じて循環するため、導体線の端部に発生するサージ電圧が低減される。本発明によれば、非常に安価かつ簡素であり、信頼性に優れたサージ低減回路を実現できる。 According to the present invention, since the positive half wave component or the negative half wave component of the surge generated by the conductor line circulates through the feedback path, the surge voltage generated at the end of the conductor line is reduced. According to the present invention, it is possible to realize a surge reduction circuit that is very inexpensive and simple and has excellent reliability.

本発明の好適態様によれば、帰還経路は、本質的に環流ダイオードとサブ導体線とだけからなる。環流ダイオードの抵抗値を除く帰還経路の電気抵抗値は、サブ導体線の電気抵抗値の2倍未満である。言い換えれば、サージ電力を消費するための特別の抵抗器を用いないので、この抵抗器の冷却問題を無視することができる。さらに、帰還経路のインダクタンス値は、サブ導体線のインダクタンス値の2倍未満である。言い換えれば、サージ電力を外部に転送する変圧器を用いないため、帰還経路のインダクタンス値は、この変圧器の漏れインダクタンスによって増加しない。これは、帰還経路へ流れる環流電流が増大されることを意味する。 According to a preferred embodiment of the invention, the return path consists essentially of a freewheeling diode and a sub-conductor line. The electrical resistance value of the feedback path excluding the resistance value of the freewheeling diode is less than twice the electrical resistance value of the sub conductor wire. In other words, since a special resistor for consuming surge power is not used, the cooling problem of this resistor can be ignored. Furthermore, the inductance value of the feedback path is less than twice the inductance value of the sub conductor wire. In other words, since a transformer that transfers surge power to the outside is not used, the inductance value of the feedback path is not increased by the leakage inductance of the transformer. This means that the reflux current flowing to the return path is increased.

好適例において、導体線は、インバータとモータとを接続する。もう1つの好適例において、導体線は、インバータと平滑キャパシタとを接続する。もう1つの好適例において、帰還経路の環流ダイオードは、並列に接続されたトランジスタ及び逆並列ダイオードを接続する。もう1つの好適例において、帰還経路は、インバータの上アームスイッチを構成する上アームトランジスタの高電位主電極及び上側の逆並列ダイオードのカソード電極を接続する。もう1つの好適例において、帰還経路は、インバータの下アームスイッチを構成する下アームトランジスタの低電位主電極及び下側の逆並列ダイオードのアノード電極を接続する。その結果、逆並列ダイオードの回復を促進することができる。 In a preferred example, the conductor wire connects the inverter and the motor. In another preferred embodiment, the conductor line connects the inverter and the smoothing capacitor. In another preferred embodiment, the return path freewheeling diode connects a transistor and an antiparallel diode connected in parallel. In another preferred embodiment, the feedback path connects the high potential main electrode of the upper arm transistor constituting the upper arm switch of the inverter and the cathode electrode of the upper antiparallel diode. In another preferred embodiment, the feedback path connects the low potential main electrode of the lower arm transistor constituting the lower arm switch of the inverter and the anode electrode of the lower antiparallel diode. As a result, recovery of the antiparallel diode can be promoted.

図1は、従来の出力サージ低減回路を示す模式配線図である。FIG. 1 is a schematic wiring diagram showing a conventional output surge reduction circuit. 図2は、従来の入力サージ低減回路を示す模式配線図である。FIG. 2 is a schematic wiring diagram showing a conventional input surge reduction circuit. 図3は、第1実施例の出力サージ低減回路を示す模式配線図である。FIG. 3 is a schematic wiring diagram showing the output surge reduction circuit of the first embodiment. 図4は、サージ電圧の波形を示すタイミングチャートである。FIG. 4 is a timing chart showing a surge voltage waveform. 図5は、相ケーブルと並列接続された第1の帰還経路を示す模式配線図である。FIG. 5 is a schematic wiring diagram showing a first feedback path connected in parallel with the phase cable. 図6は、相ケーブルと並列接続された第2の帰還経路を示す模式配線図である。FIG. 6 is a schematic wiring diagram showing a second feedback path connected in parallel with the phase cable. 図7は、相ケーブルと並列接続された2つの帰還経路を示す模式配線図である。FIG. 7 is a schematic wiring diagram showing two feedback paths connected in parallel with the phase cable. 図8は、変形態様を示す模式配線図である。FIG. 8 is a schematic wiring diagram showing a modification. 図9は、もう1つの変形態様を示す模式配線図である。FIG. 9 is a schematic wiring diagram showing another modification. 図10は、第2実施例の入力サージ低減回路を示す模式配線図である。FIG. 10 is a schematic wiring diagram showing the input surge reduction circuit of the second embodiment. 図11は、デッドタイム状態を示す模式配線図である。FIG. 11 is a schematic wiring diagram showing a dead time state. 図12は、下アームトランジスタのオン状態を示す模式配線図である。FIG. 12 is a schematic wiring diagram showing the ON state of the lower arm transistor. 図13は、デッドタイム状態を示す模式配線図である。FIG. 13 is a schematic wiring diagram showing a dead time state. 図14は、上アームトランジスタのオン状態を示す模式配線図である。FIG. 14 is a schematic wiring diagram showing the ON state of the upper arm transistor. 図15は、デッドタイム状態を示す模式配線図である。FIG. 15 is a schematic wiring diagram showing a dead time state. 図16は、上アームトランジスタのオン状態を示す模式配線図である。FIG. 16 is a schematic wiring diagram showing an on state of the upper arm transistor. 図17は、デッドタイム状態を示す模式配線図である。FIG. 17 is a schematic wiring diagram showing a dead time state. 図18は、下アームトランジスタのオン状態を示す模式配線図である。FIG. 18 is a schematic wiring diagram showing the ON state of the lower arm transistor. 図19は、上アームトランジスタを構成するIGBTチップと環流ダイオードとが集積された半導体チップの模式断面図である。FIG. 19 is a schematic cross-sectional view of a semiconductor chip in which an IGBT chip and a free-wheeling diode constituting the upper arm transistor are integrated. 図20は、図19に示される半導体チップの模式等価回路図である。FIG. 20 is a schematic equivalent circuit diagram of the semiconductor chip shown in FIG. 図21は、上アームスイッチに接続されるサージ低減回路を示す模式配線図である。FIG. 21 is a schematic wiring diagram showing a surge reduction circuit connected to the upper arm switch. 図22は、上アームスイッチに接続されるサージ低減回路を示す模式配線図である。FIG. 22 is a schematic wiring diagram showing a surge reduction circuit connected to the upper arm switch. 図23は、6つのサージ低減回路をもつ3相モータ駆動装置を示す模式配線図である。FIG. 23 is a schematic wiring diagram showing a three-phase motor driving device having six surge reduction circuits.

第1実施例
本発明のサージ低減回路の第1実施例が、図3-図9を参照して説明される。この第1実施例によれば、モーターケーブルに生じるサージを低減するためのサージ低減回路が説明される。
First Embodiment A first embodiment of the surge reduction circuit according to the present invention will be described with reference to FIGS. According to the first embodiment, a surge reduction circuit for reducing a surge generated in a motor cable is described.

図3は、トラクションモータ駆動装置を示す模式配線図である。3相のインバータ3は、U相レグ、V相レグ及びW相レグからなる。U相レグは、上アームスイッチ31及び下アームスイッチ34をもつハーフブリッジからなる。V相レグは、上アームスイッチ32及び下アームスイッチ35をもつハーフブリッジからなる。W相レグは、上アームスイッチ33及び下アームスイッチ36をもつハーフブリッジからなる。U相レグは出力端子3Uをもつ。V相レグは出力端子3Vをもつ。W相レグは、出力端子3Wをもつ。 FIG. 3 is a schematic wiring diagram showing the traction motor driving device. The three-phase inverter 3 includes a U-phase leg, a V-phase leg, and a W-phase leg. The U-phase leg consists of a half bridge having an upper arm switch 31 and a lower arm switch 34. The V-phase leg consists of a half bridge having an upper arm switch 32 and a lower arm switch 35. The W-phase leg consists of a half bridge having an upper arm switch 33 and a lower arm switch 36. The U-phase leg has an output terminal 3U. The V-phase leg has an output terminal 3V. The W-phase leg has an output terminal 3W.

3相のトラクションモータ4は、U相端子4U、V相端子4V及びW相端子4Wをもつ。3つの相ケーブルC1は、U相端子ペア3U及び4U、V相端子ペア3V及び4V及びW相端子ペア3FW及び4Wを個別に接続している。 The three-phase traction motor 4 has a U-phase terminal 4U, a V-phase terminal 4V, and a W-phase terminal 4W. The three phase cables C1 individually connect U-phase terminal pairs 3U and 4U, V-phase terminal pairs 3V and 4V, and W-phase terminal pairs 3FW and 4W.

この実施例のサージ低減回路が以下に説明される。このサージ低減回路は、3つの第1帰還経路と、3つの第2帰還経路とからなる。各第1帰還経路は、環流ダイオードD1と直列接続されたサブケーブルC2からなる。各第2帰還経路は、環流ダイオードD2と直列接続されたサブケーブルC3からなる。各相のサブケーブルC2は、環流ダイオードD1を通じて各相ケーブルC1と並列に接続されている。各相のサブケーブルC3は、環流ダイオードD2を通じて各相ケーブルC1と並列に接続されている。 The surge reduction circuit of this embodiment will be described below. This surge reduction circuit includes three first feedback paths and three second feedback paths. Each first feedback path consists of a sub-cable C2 connected in series with the freewheeling diode D1. Each second feedback path consists of a sub-cable C3 connected in series with the freewheeling diode D2. Each phase sub-cable C2 is connected in parallel with each phase cable C1 through a freewheeling diode D1. Each phase sub-cable C3 is connected in parallel with each phase cable C1 through a freewheeling diode D2.

3つの環流ダイオードD1のアノード電極は、インバータ3の出力端子3U、3V及び3Wに個別に接続されている。3つの環流ダイオードD1のカソード電極は、3つのサブケーブルC2の各一端に個別に接続されている。3つの環流ダイオードD2のカソード電極は、インバータ3の出力端子3U、3V及び3Wに個別に接続されている。3つの環流ダイオードD2のアノード電極は、3つのサブケーブルC3の各一端に個別に接続されている。 The anode electrodes of the three free-wheeling diodes D1 are individually connected to the output terminals 3U, 3V, and 3W of the inverter 3. The cathode electrodes of the three freewheeling diodes D1 are individually connected to the respective one ends of the three sub cables C2. The cathode electrodes of the three free-wheeling diodes D2 are individually connected to the output terminals 3U, 3V, and 3W of the inverter 3. The anode electrodes of the three freewheeling diodes D2 are individually connected to the respective one ends of the three sub cables C3.

このサージ低減回路のサージ低減動作が、図3-図7を参照して説明される。図4は、相ケーブルC1を通じてモータ4のU相端子4Uに到着するU相電圧Vumの波形を示す。上アームスイッチ31及び34がスイッチングされる時、U相電圧Vumはリンギング・サージ電圧を含む。これは、図3に示されるように、相ケーブルC1がリンギングサージを発生する発振器Vacをもつことを意味する。各ケーブルC1-C3は、インピーダンス値Zをもつことが仮定される。 The surge reduction operation of this surge reduction circuit will be described with reference to FIGS. FIG. 4 shows a waveform of the U-phase voltage Vum that arrives at the U-phase terminal 4U of the motor 4 through the phase cable C1. When the upper arm switches 31 and 34 are switched, the U-phase voltage Vum includes a ringing surge voltage. This means that the phase cable C1 has an oscillator Vac that generates a ringing surge, as shown in FIG. Each cable C1-C3 is assumed to have an impedance value Z.

図5は、発振器Vacの発振電圧の正半波期間を示す模式等価配線図である。発振器Vacの発振電力は、インピーダンスZのインダクタンス成分と寄生容量Csとの共振により生じる。共振電流Isの正成分が、インピーダンスZ、寄生容量Cs及び接地線GLを通じて流れる。接地線GLのインピーダンス値は無視される。さらに、環流電流IfがサブケーブルC3及び環流ダイオードD2を通じて流れる。 FIG. 5 is a schematic equivalent wiring diagram showing the positive half-wave period of the oscillation voltage of the oscillator Vac. The oscillation power of the oscillator Vac is generated by resonance between the inductance component of the impedance Z and the parasitic capacitance Cs. A positive component of the resonance current Is flows through the impedance Z, the parasitic capacitance Cs, and the ground line GL. The impedance value of the ground line GL is ignored. Furthermore, the circulating current If flows through the sub-cable C3 and the circulating diode D2.

図5によれば、サブケーブルC3及び環流ダイオードD2からなる帰還経路が発振器Vacのエネルギーを吸収する。なぜなら、環流電流Ifがサブケーブル32及び環流ダイオードD2を通じて流れるからである。その結果、発振器Vacのエネルギーが低減されるので、相ケーブルC1のサージが低減される。 According to FIG. 5, the feedback path consisting of the sub-cable C3 and the freewheeling diode D2 absorbs the energy of the oscillator Vac. This is because the circulating current If flows through the sub-cable 32 and the circulating diode D2. As a result, the energy of the oscillator Vac is reduced, so that the surge of the phase cable C1 is reduced.

図6は、発振器Vacの発振電圧の負正半波期間を示す模式等価配線図である。共振電流Isの負成分が、インピーダンスZ、寄生容量Cs及び接地線GLを通じて流れる。さらに、環流電流IfがサブケーブルC2及び環流ダイオードD1を通じて流れる。その結果、サブケーブルC2及び環流ダイオードD1からなる帰還経路が発振器Vacのエネルギーを吸収する。なぜなら、環流電流IfがサブケーブルC2及び環流ダイオードD1を通じて流れるからである。その結果、発振器Vacのエネルギーが低減されるので、相ケーブルC1のサージが低減される。 FIG. 6 is a schematic equivalent wiring diagram showing the negative positive half-wave period of the oscillation voltage of the oscillator Vac. A negative component of the resonance current Is flows through the impedance Z, the parasitic capacitance Cs, and the ground line GL. Furthermore, the circulating current If flows through the sub-cable C2 and the circulating diode D1. As a result, the feedback path composed of the sub-cable C2 and the freewheeling diode D1 absorbs the energy of the oscillator Vac. This is because the circulating current If flows through the sub-cable C2 and the circulating diode D1. As a result, the energy of the oscillator Vac is reduced, so that the surge of the phase cable C1 is reduced.

結局、環流電流Ifは、図7に示されるように、2つのサブケーブルC2、C3と、環流ダイオードD1、D2を通じて循環する。したがって、サブケーブルC2、C3のインピーダンスZに蓄積される磁気エネルギーは相ケーブルC1に戻らない。 Eventually, the circulating current If circulates through the two sub-cables C2 and C3 and the circulating diodes D1 and D2, as shown in FIG. Therefore, the magnetic energy stored in the impedance Z of the sub cables C2 and C3 does not return to the phase cable C1.

図8に示される第1の変形態様によれば、サージ低減回路は、それぞれサブケーブルC3及び環流ダイオードD2からなる3つのペアからなる。ケーブルC1、C3の電気抵抗値が小さいので、環流電流Ifの減衰は小さい。相ケーブルC1及びサブケーブルC3を循環する循環電流の減衰時定数が、インバータ3のPWM周期よりも長いことが好ましい。 According to the first modification shown in FIG. 8, the surge reduction circuit is composed of three pairs each consisting of a sub-cable C3 and a free-wheeling diode D2. Since the electric resistance values of the cables C1 and C3 are small, the attenuation of the circulating current If is small. It is preferable that the decay time constant of the circulating current circulating through the phase cable C1 and the sub cable C3 is longer than the PWM cycle of the inverter 3.

図9に示される第2の変形態様によれば、サージ低減回路は、それぞれサブケーブルC2及び環流ダイオードD1からなる3つのペアからなる。ケーブルC1、C2の電気抵抗値が小さいので、環流電流Ifの減衰は小さい。相ケーブルC1及びサブケーブルC2を循環する循環電流の減衰時定数が、インバータ3のPWM周期よりも長いことが好ましい。 According to the second modification shown in FIG. 9, the surge reduction circuit is composed of three pairs each consisting of a sub-cable C2 and a free-wheeling diode D1. Since the electric resistance values of the cables C1 and C2 are small, the attenuation of the circulating current If is small. It is preferable that the decay time constant of the circulating current circulating through the phase cable C1 and the sub cable C2 is longer than the PWM cycle of the inverter 3.

さらに、図8及び図9によれば、環流ダイオードDxをもつ導体線Cxが、平滑キャパシタ6の正端子とインバータ3の高電位DC電源端子30とを接続している。環流ダイオードDx及び導体線Cxからなるこの帰還経路により、インバータ3の高電位DC電源端子30のサージが抑制される。 Further, according to FIGS. 8 and 9, the conductor line Cx having the freewheeling diode Dx connects the positive terminal of the smoothing capacitor 6 and the high potential DC power supply terminal 30 of the inverter 3. By this feedback path composed of the freewheeling diode Dx and the conductor line Cx, the surge of the high potential DC power supply terminal 30 of the inverter 3 is suppressed.

第2実施例
本発明のサージ低減回路の第2実施例が、図10-図24を参照して説明される。この第2実施例によれば、ターンオフ・サージを低減するためのサージ低減回路が説明される。
Second Embodiment A second embodiment of the surge reduction circuit of the present invention will be described with reference to FIGS. According to the second embodiment, a surge reduction circuit for reducing turn-off surge is described.

図10は、図3に示されるインバータ3のU相レグを示す模式等価回路図である。このU相レグは、直列接続された上アームスイッチ31及び下アームスイッチ34をもつ。U相レグはさらに、環流ダイオードD7及びD8をもつ。上アームスイッチ31は、並列接続された上トランジスタ31Tと上逆並列ダイオード31Dとからなる。下アームスイッチ34は、並列接続された下トランジスタ34Tと下逆並列ダイオード34Dとからなる。 FIG. 10 is a schematic equivalent circuit diagram showing the U-phase leg of inverter 3 shown in FIG. This U-phase leg has an upper arm switch 31 and a lower arm switch 34 connected in series. The U-phase leg further has free-wheeling diodes D7 and D8. The upper arm switch 31 includes an upper transistor 31T and an upper antiparallel diode 31D connected in parallel. The lower arm switch 34 includes a lower transistor 34T and a lower antiparallel diode 34D connected in parallel.

環流ダイオードD7及びD8を除いて、このU相レグは、周知のハーフブリッジからなる。U相ケーブルC1はトランジスタ31T及び逆並列ダイオード31Dを通じて高電位DCリンク線7に接続されている。U相ケーブルC1はトランジスタ34T及び逆並列ダイオード34Dを通じて低電位DCリンク線8に接続されている。 With the exception of the free-wheeling diodes D7 and D8, this U-phase leg consists of a known half bridge. The U-phase cable C1 is connected to the high potential DC link line 7 through the transistor 31T and the antiparallel diode 31D. The U-phase cable C1 is connected to the low potential DC link line 8 through the transistor 34T and the antiparallel diode 34D.

トランジスタ31Tのコレクタ電極(高電位の主電極)は、環流ダイオードD7をもつバイパス導体線C7を通じて、逆並列ダイオード31Dのカソード電極に接続されている。環流ダイオードD7のアノード電極は、トランジスタ31Tのコレクタ電極(高電位の主電極)に接続されている。 The collector electrode (high potential main electrode) of the transistor 31T is connected to the cathode electrode of the antiparallel diode 31D through the bypass conductor line C7 having the freewheeling diode D7. The anode electrode of the freewheeling diode D7 is connected to the collector electrode (high potential main electrode) of the transistor 31T.

同様に、トランジスタ34Tのコレクタ電極(低電位の主電極)は、環流ダイオードD8をもつバイパス導体線C8を通じて、逆並列ダイオード34Dのアノード電極に接続されている。環流ダイオードD8のカソード電極は、トランジスタ34Tのエミッタ電極(低電位の主電極)に接続されている。 Similarly, the collector electrode (low potential main electrode) of the transistor 34T is connected to the anode electrode of the antiparallel diode 34D through the bypass conductor line C8 having the freewheeling diode D8. The cathode electrode of the freewheeling diode D8 is connected to the emitter electrode (low potential main electrode) of the transistor 34T.

トランジスタ31Tのコレクタ電極は、導体線1Uを通じて高電位DCリンク線7に接続されている。逆並列ダイオード31Dのカソード電極は、導体線2Uを通じて高電位DCリンク線7に接続されている。同様に、トランジスタ34Tのエミッタ電極は、導体線1Lを通じて低電位DCリンク線8に接続されている。逆並列ダイオード34Dのアノード電極は、導体線2Lを通じて低電位DCリンク線8に接続されている。 The collector electrode of the transistor 31T is connected to the high potential DC link line 7 through the conductor line 1U. The cathode electrode of the antiparallel diode 31D is connected to the high potential DC link line 7 through the conductor line 2U. Similarly, the emitter electrode of the transistor 34T is connected to the low potential DC link line 8 through the conductor line 1L. The anode electrode of the antiparallel diode 34D is connected to the low potential DC link line 8 through the conductor line 2L.

導体線1U、1L、2U及び2Lはそれぞれ、内部インダクタンスLi及び外部インダクタンスLoをもつ。この内部インダクタンスLiは、破線で囲まれたU相レグ・モジュール内部のインダクタンス値を意味する。この外部インダクタンスLoは、このU相レグ・モジュールの外部インダクタンス値を意味する。高電位DCリンク線7は、平滑キャパシタ6を通じて低電位DCリンク線8に接続されている。 The conductor lines 1U, 1L, 2U and 2L have an internal inductance Li and an external inductance Lo, respectively. The internal inductance Li means an inductance value inside the U-phase leg module surrounded by a broken line. This external inductance Lo means the external inductance value of this U-phase leg module. The high potential DC link line 7 is connected to the low potential DC link line 8 through the smoothing capacitor 6.

このU相レグを構成するハーフブリッジのスイッチング動作が、図11-図18を参照して説明する。図11-図14は、U相ケーブルC1がモータ4のU相巻線からインバータ3へU相電流を流すモードを示す。図15-図18は、U相ケーブルC1がインバータ3からモータ4のU相巻線へU相電流を流すモードを示す。導体線1U及び1Lはそれぞれ、インダクタンスLT(=Li+Lo)をもつ。導体線2U及び2Lはそれぞれ、インダクタンスLD(=Li+Lo)をもつ。図11は、トランジスタ31Tがオフされたデッドタイム状態を示す。U相電流Imは、逆並列ダイオード31Dを通じて高電位DCリンク線7へ流れる。 The switching operation of the half bridge constituting the U-phase leg will be described with reference to FIGS. FIGS. 11 to 14 show modes in which the U-phase cable C1 flows U-phase current from the U-phase winding of the motor 4 to the inverter 3. FIGS. 15 to 18 show modes in which the U-phase cable C1 flows U-phase current from the inverter 3 to the U-phase winding of the motor 4. Each of the conductor lines 1U and 1L has an inductance LT (= Li + Lo). Each of the conductor lines 2U and 2L has an inductance LD (= Li + Lo). FIG. 11 shows a dead time state in which the transistor 31T is turned off. The U-phase current Im flows to the high potential DC link line 7 through the antiparallel diode 31D.

図12は、トランジスタ34Tがオンされた時点を示す。U相電流Imは、トランジスタ34Tを通じて低電位DCリンク線8に流れる。導体線2UのインダクタンスLDに蓄積された磁気エネルギーにより、環流電流Ifが、導体線1U、環流ダイオードD7及び導体線2Uを通じて循環する。導体線1U及びバイパス導体線C7は、帰還経路のサブ導体線を構成する。したがって、逆並列ダイオード31Dのカソード電極の電位低下が抑制される。その結果、逆並列ダイオード31Dの回復が促進されるので、逆並列ダイオード31Dの逆回復損失が低減される。 FIG. 12 shows a point in time when the transistor 34T is turned on. The U-phase current Im flows to the low potential DC link line 8 through the transistor 34T. Due to the magnetic energy accumulated in the inductance LD of the conductor wire 2U, the circulating current If circulates through the conductor wire 1U, the circulating diode D7 and the conductor wire 2U. The conductor line 1U and the bypass conductor line C7 constitute a sub conductor line of the return path. Therefore, the potential drop of the cathode electrode of the antiparallel diode 31D is suppressed. As a result, since the recovery of the antiparallel diode 31D is promoted, the reverse recovery loss of the antiparallel diode 31D is reduced.

図13は、トランジスタ34Tがオフされたデッドタイム状態を示す。U相電流Imは、逆並列ダイオード31Dを通じて高電位DCリンク線7へ流れる。もし逆並列ダイオード31Dを流れる環流電流Ifが残っている場合、U相電流Imの立ち上がりが促進される。導体線1LのインダクタンスLTに蓄積された磁気エネルギーにより、環流電流Ifが、導体線2L、環流ダイオードD8及び導体線1Lを通じて循環する。導体線2L及びバイパス導体線C8は、帰還経路のサブ導体線を構成する。したがって、トランジスタ34のエミッタ電極の電位低下が抑制される。言い換えれば、トランジスタ34のターンオフサージが抑制される。 FIG. 13 shows a dead time state in which the transistor 34T is turned off. The U-phase current Im flows to the high potential DC link line 7 through the antiparallel diode 31D. If the circulating current If flowing in the antiparallel diode 31D remains, the rise of the U-phase current Im is promoted. Due to the magnetic energy accumulated in the inductance LT of the conductor wire 1L, the circulating current If circulates through the conductor wire 2L, the circulating diode D8 and the conductor wire 1L. The conductor line 2L and the bypass conductor line C8 constitute a sub conductor line of the return path. Therefore, the potential drop of the emitter electrode of the transistor 34 is suppressed. In other words, the turn-off surge of the transistor 34 is suppressed.

図14は、トランジスタ31Tがオンされた時点を示す。U相電流Imは、トランジスタ31Tを通じて高電位DCリンク線7に流れる。導体線2UのインダクタンスLDに蓄積された磁気エネルギーにより、環流電流Ifが、導体線1U、環流ダイオードD7及び導体線2Uを通じて循環する。導体線1U及びバイパス導体線C7は、帰還経路のサブ導体線を構成する。したがって、逆並列ダイオード31Dのカソード電極の電位低下が抑制される。その結果、逆並列ダイオード31Dの回復が促進されるので、逆並列ダイオード31Dの逆回復損失が低減される。 FIG. 14 shows a point in time when the transistor 31T is turned on. The U-phase current Im flows to the high potential DC link line 7 through the transistor 31T. Due to the magnetic energy accumulated in the inductance LD of the conductor wire 2U, the circulating current If circulates through the conductor wire 1U, the circulating diode D7 and the conductor wire 2U. The conductor line 1U and the bypass conductor line C7 constitute a sub conductor line of the return path. Therefore, the potential drop of the cathode electrode of the antiparallel diode 31D is suppressed. As a result, since the recovery of the antiparallel diode 31D is promoted, the reverse recovery loss of the antiparallel diode 31D is reduced.

図15は、トランジスタ34Tがオフされたデッドタイム状態を示す。U相電流Imは、逆並列ダイオード34Dを通じてU相ケーブルC1へ流れる。図16は、トランジスタ31Tがオンされた時点を示す。U相電流Imは、トランジスタ31Tを通じてU相ケーブルC1に流れる。導体線2LのインダクタンスLDに蓄積された磁気エネルギーにより、環流電流Ifが、導体線2L、環流ダイオードD8及び導体線1Lを通じて循環する。導体線1L及びバイパス導体線C8は、帰還経路のサブ導体線を構成する。したがって、逆並列ダイオード34Dのアノード電極の電位上昇が抑制される。その結果、逆並列ダイオード34Dの回復が促進されるので、逆並列ダイオード34Dの逆回復損失が低減される。 FIG. 15 shows a dead time state in which the transistor 34T is turned off. The U-phase current Im flows to the U-phase cable C1 through the antiparallel diode 34D. FIG. 16 shows a point in time when the transistor 31T is turned on. The U-phase current Im flows through the transistor 31T to the U-phase cable C1. Due to the magnetic energy accumulated in the inductance LD of the conductor wire 2L, the circulating current If circulates through the conductor wire 2L, the circulating diode D8 and the conductor wire 1L. The conductor line 1L and the bypass conductor line C8 constitute a sub conductor line of the return path. Therefore, the potential increase of the anode electrode of the antiparallel diode 34D is suppressed. As a result, the recovery of the antiparallel diode 34D is promoted, so that the reverse recovery loss of the antiparallel diode 34D is reduced.

図17は、トランジスタ31Tがオフされたデッドタイム状態を示す。U相電流Imは、逆並列ダイオード34Dを通じてU相ケーブルC1へ流れる。導体線1UのインダクタンスLTに蓄積された磁気エネルギーにより、環流電流Ifが、導体線1U、環流ダイオードD7及び導体線2Uを通じて循環する。導体線2U及びバイパス導体線C7は、帰還経路のサブ導体線を構成する。したがって、トランジスタ31のコレクタ電極の電位上昇が抑制される。言い換えれば、トランジスタ31のターンオフサージが抑制される。 FIG. 17 shows a dead time state in which the transistor 31T is turned off. The U-phase current Im flows to the U-phase cable C1 through the antiparallel diode 34D. Due to the magnetic energy accumulated in the inductance LT of the conductor wire 1U, the circulating current If circulates through the conductor wire 1U, the circulating diode D7, and the conductor wire 2U. The conductor line 2U and the bypass conductor line C7 constitute a sub conductor line of the return path. Therefore, the potential increase of the collector electrode of the transistor 31 is suppressed. In other words, the turn-off surge of the transistor 31 is suppressed.

図18は、トランジスタ34Tがオンされた時点を示す。U相電流Imは、トランジスタ34Tを通じてU相ケーブルC1に流れる。導体線2LのインダクタンスLDに蓄積された磁気エネルギーにより、環流電流Ifが、導体線2L、環流ダイオードD8及び導体線1Lを通じて循環する。導体線1L及びバイパス導体線C8は、帰還経路のサブ導体線を構成する。したがって、逆並列ダイオード34Dのアノード電極の電位上昇が抑制される。その結果、逆並列ダイオード34Dの回復が促進されるので、逆並列ダイオード34Dの逆回復損失が低減される。 FIG. 18 shows a point in time when the transistor 34T is turned on. The U-phase current Im flows to the U-phase cable C1 through the transistor 34T. Due to the magnetic energy accumulated in the inductance LD of the conductor wire 2L, the circulating current If circulates through the conductor wire 2L, the circulating diode D8 and the conductor wire 1L. The conductor line 1L and the bypass conductor line C8 constitute a sub conductor line of the return path. Therefore, the potential increase of the anode electrode of the antiparallel diode 34D is suppressed. As a result, the recovery of the antiparallel diode 34D is promoted, so that the reverse recovery loss of the antiparallel diode 34D is reduced.

図19は、トランジスタ31TをなすIGBTと環流ダイオードD7とを集積するシリコンチップを示す模式断面図である。シリコンチップの絶縁部301は、IGBT31Tから環流ダイオードD7を分離する。シリコンチップのP+基板300は、IGBT31Tのコレクタ電極及び環流ダイオードD7のアノード電極の両方を構成している。したがって、トランジスタ31T及び環流ダイオードD7の回路構造が簡単となり、導体線C7のインダクタンスを低減することができる。図20は、図19に示される環流ダイオードD7をもつIGBT31Tを示す等価回路図である。 FIG. 19 is a schematic cross-sectional view showing a silicon chip on which the IGBT forming the transistor 31T and the freewheeling diode D7 are integrated. The insulating part 301 of the silicon chip separates the freewheeling diode D7 from the IGBT 31T. The P + substrate 300 of the silicon chip constitutes both the collector electrode of the IGBT 31T and the anode electrode of the freewheeling diode D7. Therefore, the circuit structure of the transistor 31T and the freewheeling diode D7 is simplified, and the inductance of the conductor line C7 can be reduced. FIG. 20 is an equivalent circuit diagram showing an IGBT 31T having the freewheeling diode D7 shown in FIG.

図21は、上アームスイッチ31に接続されたサージ低減回路の変形態様を示す。このサージ低減回路は、環流ダイオードD7T、D7D及び導体線400からなる。導体線400はインダクタンスL400をもつ。環流ダイオードD7T及び導体線400は、導体線1Uのための帰還経路を形成する。環流ダイオードD7D及び導体線400は、導体線2Uのための帰還経路を形成する。 FIG. 21 shows a modification of the surge reduction circuit connected to the upper arm switch 31. This surge reduction circuit includes freewheeling diodes D7T and D7D and a conductor line 400. The conductor wire 400 has an inductance L400. The freewheeling diode D7T and the conductor line 400 form a return path for the conductor line 1U. The freewheeling diode D7D and the conductor line 400 form a return path for the conductor line 2U.

図22は、上アームスイッチ31に接続されたサージ低減回路のもう1つの変形態様を示す。このサージ低減回路は、環流ダイオードD7T、D7D及び導体線400及び401からなる。導体線400はインダクタンスL400をもつ。導体線401はインダクタンスL401をもつ。環流ダイオードD7T及び導体線400は、導体線1Uのための帰還経路を形成する。環流ダイオードD7D及び導体線401は、導体線2Uのための帰還経路を形成する。 FIG. 22 shows another variation of the surge reduction circuit connected to the upper arm switch 31. This surge reduction circuit comprises freewheeling diodes D7T and D7D and conductor lines 400 and 401. The conductor wire 400 has an inductance L400. The conductor wire 401 has an inductance L401. The freewheeling diode D7T and the conductor line 400 form a return path for the conductor line 1U. The freewheeling diode D7D and the conductor line 401 form a return path for the conductor line 2U.

図23は、他の変形態様を示す3相モータ駆動装置の模式配線図である。このモータ駆動装置は、7つのサージ低減回路をもつ。3つのサージ低減回路はそれぞれ、環流ダイオードD7をもつ帰還経路をもつ。3つのサージ低減回路はそれぞれ、環流ダイオードD2をもつ3つの帰還経路をもつ。1つのサージ低減回路は、環流ダイオードDxをもつ帰還経路をもつ。インバータ3は、環流ダイオードD2及びD7を内蔵している。 FIG. 23 is a schematic wiring diagram of a three-phase motor driving device showing another modification. This motor drive device has seven surge reduction circuits. Each of the three surge reduction circuits has a feedback path with a freewheeling diode D7. Each of the three surge reduction circuits has three feedback paths with a freewheeling diode D2. One surge reduction circuit has a feedback path with a freewheeling diode Dx. The inverter 3 incorporates freewheeling diodes D2 and D7.

上記説明された第1実施例は、インバータ3の出力サージを低減するサージ低減回路を示す。同様に、第2実施例は、インバータ3の入力サージを低減するサージ低減回路を説明する。しかし、これらのサージ低減回路は、発振器、インバータ及びDCDCコンバータのような各種のスイッチング回路に接続された導体線のインクタンス成分により生じるサージを低減することができる。 The first embodiment described above shows a surge reduction circuit that reduces the output surge of the inverter 3. Similarly, the second embodiment describes a surge reduction circuit that reduces the input surge of the inverter 3. However, these surge reduction circuits can reduce a surge caused by an intance component of a conductor line connected to various switching circuits such as an oscillator, an inverter, and a DCDC converter.

Claims (8)

導体線により直流電源及び電気負荷に接続されるスイッチング回路に接続されるサージ低減回路において、
前記サージ低減回路は、環流ダイオードと直列接続されたサブ導体線をもつ帰還経路を有し、
前記帰還経路及び前記導体線は、前記スイッチング回路のスイッチングにより生じる環流電流(If)を循環させるための電流循環回路を構成することを特徴とするサージ低減回路。
In a surge reduction circuit connected to a DC power source and a switching circuit connected to an electrical load by a conductor wire,
The surge reduction circuit has a feedback path having a sub conductor wire connected in series with a freewheeling diode;
The surge reduction circuit, wherein the feedback path and the conductor wire constitute a current circulation circuit for circulating a circulating current (If) generated by switching of the switching circuit.
前記帰還経路は、環流ダイオードとサブ導体線とだけからなり、
前記環流ダイオードを電気抵抗値を除く前記帰還経路の電気抵抗値は、前記サブ導体線の電気抵抗値の2倍未満であり、
前記帰還経路のインダクタンス値は、前記サブ導体線のインダクタンス値の2倍未満である請求項1記載のサージ低減回路。
The return path consists only of a free-wheeling diode and a sub conductor wire,
The electrical resistance value of the feedback path excluding the electrical resistance value of the freewheeling diode is less than twice the electrical resistance value of the sub conductor wire,
The surge reduction circuit according to claim 1, wherein an inductance value of the feedback path is less than twice an inductance value of the sub conductor wire.
前記スイッチング回路は、前記電気負荷としてのモータ(4)を駆動するためのインバータ(3)からなり、
前記導体線をなす相ケーブル(C1)は、モータ(4)の端子(4U)をインバータ(3)の出力端子(3U)に接続し、
前記帰還経路は、直列接続されたサブケーブル(C3)及び環流ダイオード(D2)を有し、
前記帰還経路は、モータ(4)の端子(4U)からインバータ(3)の出力端子(3U)へ環流電流(If)を流すために、相ケーブル(C1)と並列に接続されている請求項1記載のサージ低減回路。
The switching circuit comprises an inverter (3) for driving a motor (4) as the electric load,
The phase cable (C1) forming the conductor wire connects the terminal (4U) of the motor (4) to the output terminal (3U) of the inverter (3),
The feedback path has a sub-cable (C3) and a free-wheeling diode (D2) connected in series,
The return path is connected in parallel with the phase cable (C1) in order to flow a circulating current (If) from the terminal (4U) of the motor (4) to the output terminal (3U) of the inverter (3). 1. The surge reduction circuit according to 1.
前記スイッチング回路は、前記電気負荷としてのモータ(4)を駆動するためのインバータ(3)からなり、
前記導体線をなす相ケーブル(C1)は、モータ(4)の端子(4U)をインバータ(3)の出力端子(3U)に接続し、
前記帰還経路は、直列接続されたサブケーブル(C2)及び環流ダイオード(D1)を有し、
前記帰還経路は、インバータ(3)の出力端子(3U)からモータ(4)の端子(4U)へ環流電流(If)を流すために、相ケーブル(C1)と並列に接続されている請求項1記載のサージ低減回路。
The switching circuit comprises an inverter (3) for driving a motor (4) as the electric load,
The phase cable (C1) forming the conductor wire connects the terminal (4U) of the motor (4) to the output terminal (3U) of the inverter (3),
The return path has a sub-cable (C2) and a free-wheeling diode (D1) connected in series,
The feedback path is connected in parallel with the phase cable (C1) in order to flow a circulating current (If) from the output terminal (3U) of the inverter (3) to the terminal (4U) of the motor (4). 1. The surge reduction circuit according to 1.
前記スイッチング回路は、前記電気負荷としてのモータ(4)を駆動するためのインバータ(3)からなり、
インバータ(3)の高電位DC電源端子(30)は、前記導体線をなす高電位DCリンク線(7)を通じて平滑キャパシタ(6)の正端子に接続され、
前記帰還経路は、直列接続されたサブケーブル(CX)及び環流ダイオード(DX)を有し、
前記帰還経路は、インバータ(3)の直流電源端子(30)から
平滑キャパシタ(6)の正端子へ環流電流(If)を流すために、高電位DCリンク線(7)と並列に接続されている請求項1記載のサージ低減回路。
The switching circuit comprises an inverter (3) for driving a motor (4) as the electric load,
The high potential DC power supply terminal (30) of the inverter (3) is connected to the positive terminal of the smoothing capacitor (6) through the high potential DC link line (7) forming the conductor line.
The feedback path has a sub cable (CX) and a freewheeling diode (DX) connected in series,
The feedback path is connected in parallel with the high potential DC link line (7) in order to flow the circulating current (If) from the DC power supply terminal (30) of the inverter (3) to the positive terminal of the smoothing capacitor (6). The surge reduction circuit according to claim 1.
前記スイッチング回路は、並列接続された上トランジスタ(31T)及び上逆並列ダイオード(31D)を有する上アームスイッチ(31)を有し、
上トランジスタ(31T)の高電位主電極は、導体線(1U)を通じて高電位DCリンク線(7)に接続され、
上逆並列ダイオード(31D)のカソード電極は、導体線(2U)を通じて高電位DCリンク線(7)に接続され、
前記帰還経路は、直列接続されたバイパス導体線(C7)及び環流ダイオード(D7)を有し、
前記バイパス導体線(C7)及び環流ダイオード(D7)は、上トランジスタ(31T)の高電位主電極から上逆並列ダイオード(31D)のカソード電極へ環流電流(If)を流すために、導体線(1U)を導体線(2U)に接続する請求項1記載のサージ低減回路。
The switching circuit has an upper arm switch (31) having an upper transistor (31T) and an upper antiparallel diode (31D) connected in parallel,
The high potential main electrode of the upper transistor (31T) is connected to the high potential DC link line (7) through the conductor line (1U),
The cathode electrode of the upper antiparallel diode (31D) is connected to the high potential DC link line (7) through the conductor line (2U),
The feedback path includes a bypass conductor wire (C7) and a free-wheeling diode (D7) connected in series,
The bypass conductor line (C7) and the freewheeling diode (D7) are provided with a conductor line (If) for flowing a freewheeling current (If) from the high potential main electrode of the upper transistor (31T) to the cathode electrode of the upper antiparallel diode (31D). The surge reduction circuit according to claim 1, wherein 1U) is connected to the conductor wire (2U).
上トランジスタ(31T)及び環流ダイオード(D7)は、共通の半導体チップに集積されている請求項6記載のサージ低減回路。 The surge reduction circuit according to claim 6, wherein the upper transistor (31T) and the freewheeling diode (D7) are integrated on a common semiconductor chip. 前記スイッチング回路は、並列接続された下トランジスタ(34T)及び下逆並列ダイオード(34D)を有する下アームスイッチ(34)を有し、
下トランジスタ(34T)の低電位主電極は、導体線(1L)を通じて低電位DCリンク線(8)に接続され、
逆並列ダイオード(34D)のアノード電極は、導体線(2L)を通じて低電位DCリンク線(8)に接続され、
前記帰還経路は、直列接続されたバイパス導体線(C8)及び環流ダイオード(D8)を有し、
前記帰還経路は、下逆並列ダイオード(34D)のアノード電極から下トランジスタ(34T)の低電位主電極へ環流電流(If)を流すために、導体線(1L)及び導体線(2L)と並列に接続されている請求項1記載のサージ低減回路。
The switching circuit includes a lower arm switch (34) having a lower transistor (34T) and a lower antiparallel diode (34D) connected in parallel,
The low potential main electrode of the lower transistor (34T) is connected to the low potential DC link line (8) through the conductor line (1L),
The anode electrode of the antiparallel diode (34D) is connected to the low potential DC link line (8) through the conductor line (2L),
The return path has a bypass conductor line (C8) and a free-wheeling diode (D8) connected in series,
The feedback path is in parallel with the conductor line (1L) and the conductor line (2L) in order to flow a circulating current (If) from the anode electrode of the lower antiparallel diode (34D) to the low potential main electrode of the lower transistor (34T). The surge reduction circuit according to claim 1, which is connected to the circuit.
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