JP2014120598A - Electronic apparatus and manufacturing method of the same - Google Patents

Electronic apparatus and manufacturing method of the same Download PDF

Info

Publication number
JP2014120598A
JP2014120598A JP2012274427A JP2012274427A JP2014120598A JP 2014120598 A JP2014120598 A JP 2014120598A JP 2012274427 A JP2012274427 A JP 2012274427A JP 2012274427 A JP2012274427 A JP 2012274427A JP 2014120598 A JP2014120598 A JP 2014120598A
Authority
JP
Japan
Prior art keywords
wall
cavity
electronic device
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012274427A
Other languages
Japanese (ja)
Inventor
Takahiko Yoshizawa
隆彦 吉澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2012274427A priority Critical patent/JP2014120598A/en
Publication of JP2014120598A publication Critical patent/JP2014120598A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Micromachines (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an electronic apparatus which has a function element arranged in a small and robust cavity and achieves good reliability.SOLUTION: An electronic apparatus 100 according to the invention includes: a substrate 10; first walls 20 which are disposed on the substrate 10 and form a cavity 1; second walls 30 which are arranged at the outer side of the first walls 20 with respect to the cavity 1 so as to be spaced away from the first walls 20; a lid 40 which is disposed on the first walls 20 and covers the cavity 1; and a function element 50 which is arranged in the cavity 1.

Description

本発明は、電子装置及びその製造方法に関する。   The present invention relates to an electronic device and a method for manufacturing the same.

ＭＥＭＳ（Micro Electro Mechanical Systems）等の機能素子を基板上に構成された空洞内に配置した構成を含む電子装置が知られている。例えば、マイクロ振動子、マイクロセンサー、マイクロアクチュエーター等のＭＥＭＳは、微小な構造体が振動、変形、その他の動作によって機能するため、空洞内にはこれらの動作が妨げられないように収容される（例えば、以下の特許文献１及び２参照）。   2. Description of the Related Art There is known an electronic apparatus including a configuration in which functional elements such as MEMS (Micro Electro Mechanical Systems) are arranged in a cavity formed on a substrate. For example, MEMS such as a micro vibrator, a micro sensor, and a micro actuator are accommodated in a cavity so that these operations are not hindered because a minute structure functions by vibration, deformation, and other operations ( For example, see Patent Documents 1 and 2 below).

このような空洞を形成する方法としては、特許文献１に開示されているような、一方の基板の表面上に微小機械素子を形成した後に、真空チャンバ内でＯリングを介して一方の基板と他方の基板を接合し、その後、Ｏリングの外側に密封剤を充填する方法がある。また、他の方法としては、特許文献２に開示されているように、基板上にＭＥＭＳ構造体を形成し、その上に犠牲層を形成した後に貫通孔を有する封止部材を形成し、この封止部材の貫通孔を通して犠牲層を除去してＭＥＭＳ構造体の可動部をリリースさせ、最後に封止部材の貫通孔をＣＶＤ膜等の他の封止部材で覆うことで閉鎖するといった方法も知られている。   As a method of forming such a cavity, as disclosed in Patent Document 1, after forming a micro mechanical element on the surface of one substrate, the substrate and the other substrate are connected via an O-ring in a vacuum chamber. There is a method in which the other substrate is bonded, and then a sealant is filled outside the O-ring. As another method, as disclosed in Patent Document 2, a MEMS structure is formed on a substrate, a sacrificial layer is formed thereon, and then a sealing member having a through hole is formed. There is also a method of removing the sacrificial layer through the through hole of the sealing member to release the movable part of the MEMS structure, and finally closing the through hole of the sealing member with another sealing member such as a CVD film. Are known.

特開２００５−２９７１８０号公報JP 2005-297180 A 特開２００５−１２３５６１号公報JP-A-2005-123561

しかしながら、電子装置の小型化の要請から、機能素子が配置される基板上の空洞についてもその占有面積を小さくすることが求められている。ところが装置を小型化することにより、空洞や空洞を形成する部材等も小型化されることとなるため、空洞を保持する機械的強度が不足する場合がある。空洞を形成する部材の強度が不足すると、例えば、実装時の機械的及び熱的な応力又は振動などによって、空洞を維持できなくなる場合があり、電子装置の信頼性が低下することが懸念される。   However, due to the demand for downsizing of electronic devices, it is required to reduce the occupied area of a cavity on a substrate where functional elements are arranged. However, by downsizing the device, the cavities and the members forming the cavities are also downsized, so the mechanical strength for holding the cavities may be insufficient. If the strength of the member forming the cavity is insufficient, the cavity may not be maintained due to, for example, mechanical and thermal stress or vibration during mounting, and there is a concern that the reliability of the electronic device may be reduced. .

本発明は上述のような課題に鑑みてなされたものであり、その幾つかの態様に係る目的の一つは、機能素子が小型でかつ堅牢な空洞内に配置された、信頼性の良好な電子装置、及びその製造方法を提供することにある。   The present invention has been made in view of the above-described problems, and one of the objects according to some aspects thereof is to provide a highly reliable device in which a functional element is disposed in a small and robust cavity. An electronic device and a manufacturing method thereof are provided.

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することができる。   SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following aspects or application examples.

［適用例１］本発明に係る電子装置の一態様は、基板と、前記基板上に配置され、空洞を形成する第１壁と、前記空洞に対して、前記第１壁の外側に、前記第１壁と間隔を有して配置された第２壁と、前記第１壁上に配置され、前記空洞を覆う蓋体と、前記空洞内に配置された機能素子と、を含む。   [Application Example 1] One aspect of an electronic device according to the present invention includes a substrate, a first wall disposed on the substrate and forming a cavity, and the cavity outside the first wall. A second wall disposed at a distance from the first wall; a lid disposed on the first wall and covering the cavity; and a functional element disposed in the cavity.

本適用例の電子装置によれば、空洞を形成する側壁が、第１壁及び第２壁の２重構造で
あるので、空洞の形状の機械的な強度を高めることができる。そのため、本適用例の電子装置によれば、機能素子が小型でかつ堅牢な空洞内に配置されることにより高い信頼性を確保することができる。また、本適用例の電子装置は、第１壁及び第２壁が形成された状態で空洞内をエッチングして製造できるため、エッチング時におけるエッチャントが、側壁の外側に漏れ出すことを抑制することができる。すなわち、エッチャントが第１壁の外側に漏れ出しても、第２壁によってエッチャントの更なる漏れ出しを防ぐことができる。そのため、例えば製造歩留まりを向上させることができ、生産性が良好である。 According to the electronic device of this application example, since the side wall forming the cavity has a double structure of the first wall and the second wall, the mechanical strength of the shape of the cavity can be increased. Therefore, according to the electronic device of this application example, high reliability can be ensured by disposing the functional element in a small and robust cavity. In addition, since the electronic device according to this application example can be manufactured by etching the inside of the cavity with the first wall and the second wall formed, the etchant during the etching is prevented from leaking outside the side wall. Can do. That is, even if the etchant leaks outside the first wall, the second wall can prevent further leakage of the etchant. Therefore, for example, the manufacturing yield can be improved and the productivity is good.

［適用例２］適用例１において、前記第１壁及び前記第２壁を繋ぐ第３壁を有してもよい。   Application Example 2 In Application Example 1, a third wall that connects the first wall and the second wall may be provided.

本適用例の電子装置によれば、第１壁及び第２壁の構造的な強度を高めることができ、より確実に空洞を形成することができ、かつより堅牢な空洞を形成することができる。   According to the electronic device of this application example, the structural strength of the first wall and the second wall can be increased, the cavity can be more reliably formed, and a more robust cavity can be formed. .

［適用例３］適用例２において、前記第１壁及び前記第２壁の間に区画が形成されてもよい。   Application Example 3 In Application Example 2, a partition may be formed between the first wall and the second wall.

本適用例の電子装置は、第１壁及び第２壁を含んで形成される空洞の側壁の構造的な強度がさらに向上している。また本適用例の電子装置によれば、空洞内をエッチングする際に、エッチャントが側壁の外側に漏れ出すことをさらに抑制することができる。すなわち、エッチャントが第１壁の外側に漏れ出した場合に、第２壁によってエッチャントの更なる漏れだしが防がれるとともに、漏れ出したエッチャントを区画内に留めることができ、第２壁の一部のみが第１壁を超えたエッチャントと接触するようにできる。そのため、仮に第１壁からエッチャントが漏れ出した場合でも、第２壁の全部がエッチャントに曝されることを防ぐことができ、空洞のエッチング時のいわゆるフェールセーフを実現できる。   In the electronic device of this application example, the structural strength of the side wall of the cavity formed including the first wall and the second wall is further improved. Moreover, according to the electronic device of this application example, when the inside of the cavity is etched, the etchant can be further suppressed from leaking to the outside of the side wall. That is, when the etchant leaks outside the first wall, the second wall prevents the etchant from leaking further, and the leaked etchant can be retained in the compartment. Only the part can be in contact with the etchant beyond the first wall. For this reason, even if the etchant leaks from the first wall, the entire second wall can be prevented from being exposed to the etchant, and so-called fail-safe at the time of etching the cavity can be realized.

［適用例４］適用例３において、前記区画は、前記第１壁に沿って複数形成されてもよい。   Application Example 4 In Application Example 3, a plurality of the sections may be formed along the first wall.

本適用例の電子装置は、第１壁及び第２壁を含んで形成される空洞の側壁の構造的な強度がさらに向上している。また本適用例の電子装置によれば、空洞内をエッチングする際に、仮に第１壁からエッチャントが漏れ出した場合でも、第２壁がエッチャントに曝される領域をさらに小さくすることができる。   In the electronic device of this application example, the structural strength of the side wall of the cavity formed including the first wall and the second wall is further improved. Further, according to the electronic device of this application example, even when the etchant leaks from the first wall when the inside of the cavity is etched, the region where the second wall is exposed to the etchant can be further reduced.

［適用例５］適用例１ないし適用例４のいずれか１例において、前記基板に配置されたトランジスターをさらに含んでもよく、前記第１壁は、前記空洞の中心と、前記トランジスターの間に配置されてもよい。   Application Example 5 In any one of Application Examples 1 to 4, the transistor may further include a transistor disposed on the substrate, and the first wall is disposed between the center of the cavity and the transistor. May be.

本適用例の電子装置は、空洞内をエッチングする際に、トランジスターがエッチャントに曝されることを抑制することができる。   The electronic device of this application example can suppress the exposure of the transistor to the etchant when the inside of the cavity is etched.

［適用例６］適用例１ないし適用例５のいずれか１例において、前記第３壁の材質は、Ｗ若しくはＣｕ又はそれらとの合金であってもよい。   Application Example 6 In any one of Application Examples 1 to 5, the material of the third wall may be W, Cu, or an alloy thereof.

本適用例の電子装置は、第１壁及び第２壁を含んで形成される空洞の側壁の構造的な強度がさらに向上している。   In the electronic device of this application example, the structural strength of the side wall of the cavity formed including the first wall and the second wall is further improved.

［適用例７］適用例１ないし適用例６において、前記第１壁及び前記第２壁の材質は、Ｗ若しくはＣｕ又はそれらとの合金であってもよい。   Application Example 7 In Application Examples 1 to 6, the material of the first wall and the second wall may be W, Cu, or an alloy thereof.

本適用例の電子装置は、第１壁及び第２壁を含んで形成される空洞の側壁の構造的な強度がさらに向上している。   In the electronic device of this application example, the structural strength of the side wall of the cavity formed including the first wall and the second wall is further improved.

［適用例８］本発明に係る電子装置の製造方法の一態様は、基板の第１領域に機能素子を形成する工程と、基板の第２領域に、トランジスターを形成する工程と、前記トランジスター及び前記機能素子を覆う層間絶縁層を形成する工程と、前記層間絶縁層に、前記機能素子を囲む第１壁、及び前記第１壁と間隔を有して配置された第２壁を形成する工程と、前記層間絶縁層を覆い、前記第１壁と接続する蓋体を形成する工程と、前記第１領域の前記蓋体に貫通孔を形成する工程と、前記貫通孔を通じて、前記第１壁に囲まれた前記層間絶縁層をエッチングして除去し、前記機能素子が収容された空洞を形成する工程と、
を含む。 Application Example 8 One aspect of a method for manufacturing an electronic device according to the present invention includes a step of forming a functional element in a first region of a substrate, a step of forming a transistor in a second region of the substrate, the transistor, Forming an interlayer insulating layer covering the functional element; and forming a first wall surrounding the functional element and a second wall disposed at a distance from the first wall in the interlayer insulating layer. A step of forming a lid that covers the interlayer insulating layer and is connected to the first wall, a step of forming a through hole in the lid of the first region, and the first wall through the through hole. Removing the interlayer insulating layer surrounded by etching to form a cavity containing the functional element;
including.

本適用例の電子装置の製造方法によれば、機能素子が小型でかつ堅牢な空洞内に配置されることにより高い信頼性が確保された電子装置を製造することができる。また、本適用例の電子装置の製造方法によれば、第１壁及び第２壁が形成された状態で空洞内をエッチングするので、エッチング時におけるエッチャントが、空洞以外の領域に漏れ出すことを抑制することができる。すなわち、エッチャントが第１壁の外側に漏れ出しても、第２壁によってエッチャントの更なる漏れ出しを防ぐことができ、製造歩留まりを向上させることができる。   According to the manufacturing method of the electronic device of this application example, it is possible to manufacture an electronic device in which high reliability is ensured by disposing the functional element in a small and robust cavity. Further, according to the manufacturing method of the electronic device of this application example, since the inside of the cavity is etched with the first wall and the second wall formed, the etchant at the time of etching leaks to a region other than the cavity. Can be suppressed. That is, even if the etchant leaks to the outside of the first wall, the second wall can prevent the etchant from leaking further, and the manufacturing yield can be improved.

実施形態に係る電子装置の断面を模式的に示す図。FIG. 3 is a diagram schematically illustrating a cross section of the electronic device according to the embodiment. 実施形態に係る電子装置を模式的に示す平面図。FIG. 2 is a plan view schematically showing the electronic device according to the embodiment. 実施形態に係る電子装置の断面を模式的に示す図。FIG. 3 is a diagram schematically illustrating a cross section of the electronic device according to the embodiment. 実施形態に係る電子装置を模式的に示す平面図。FIG. 2 is a plan view schematically showing the electronic device according to the embodiment. 実施形態に係る電子装置の要部の断面を模式的に示す図。The figure which shows typically the cross section of the principal part of the electronic device which concerns on embodiment. 実施形態に係る電子装置の要部を模式的に示す平面図。FIG. 2 is a plan view schematically showing a main part of the electronic device according to the embodiment. 実施形態に係る電子装置の要部の断面を模式的に示す図。The figure which shows typically the cross section of the principal part of the electronic device which concerns on embodiment. 実施形態に係る電子装置の要部を模式的に示す平面図。FIG. 2 is a plan view schematically showing a main part of the electronic device according to the embodiment. 実施形態に係る電子装置の要部を模式的に示す平面図。FIG. 2 is a plan view schematically showing a main part of the electronic device according to the embodiment. 実施形態に係る電子装置の要部を模式的に示す平面図。FIG. 2 is a plan view schematically showing a main part of the electronic device according to the embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の断面を模式的に示す図。The figure which shows typically the cross section of 1 process of the manufacturing method of the electronic device which concerns on embodiment. 実施形態に係る電子装置の製造方法の一工程の要部の断面を模式的に示す図。The figure which shows typically the cross section of the principal part of 1 process of the manufacturing method of the electronic device which concerns on embodiment.

以下に本発明のいくつかの実施形態について説明する。以下に説明する実施形態は、本発明の例を説明するものであって、本発明は以下の実施形態になんら限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形形態も含む。なお以
下で説明される構成の全てが本発明の必須構成要素であるとは限らない。 Several embodiments of the present invention will be described below. The embodiment described below is an example of the present invention, and the present invention is not limited to the following embodiment at all, and various embodiments that are carried out without departing from the spirit of the present invention are described. Variations are also included. Note that not all of the configurations described below are necessarily essential components of the present invention.

１．第１実施形態
１．１．電子装置
本発明の第１の実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００の断面を模式的に示す図である。図２は、本実施形態に係る電子装置１００を模式的に示す平面図である。図１は、図２のＩ−Ｉ線の断面に相当する。 1. 1. First embodiment 1.1. Electronic Device An electronic device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram schematically showing a cross section of an electronic device 100 according to the present embodiment. FIG. 2 is a plan view schematically showing the electronic device 100 according to the present embodiment. FIG. 1 corresponds to a cross section taken along line II in FIG.

電子装置１００は、図１及び図２に示すように、基板１０と、基板１０上に配置され、空洞１を形成する第１壁２０と、第１壁２０の外側に、第１壁２０と間隔を有して配置された第２壁３０と、第１壁２０上に配置され、空洞１を覆う蓋体４０と、空洞１内に配置された機能素子５０と、を含む。   As shown in FIGS. 1 and 2, the electronic device 100 includes a substrate 10, a first wall 20 that is disposed on the substrate 10 and forms the cavity 1, and a first wall 20 outside the first wall 20. It includes a second wall 30 disposed with a space, a lid body 40 disposed on the first wall 20 and covering the cavity 1, and a functional element 50 disposed in the cavity 1.

基板１０は、機能素子５０を収容する空洞１が形成される第１領域Ａ１と、回路部７０が形成される第２領域Ａ２と、を有している。基板１０としては、例えば、シリコン（Ｓｉ）基板等の半導体基板を用いることができる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、合成樹脂基板などの各種の基板を用いてもよい。基板１０の厚みは、例えば、１００μｍ〜４００μｍである。   The substrate 10 includes a first region A1 in which the cavity 1 that accommodates the functional element 50 is formed, and a second region A2 in which the circuit unit 70 is formed. As the substrate 10, for example, a semiconductor substrate such as a silicon (Si) substrate can be used. As the substrate 10, various substrates such as a ceramic substrate, a glass substrate, a sapphire substrate, and a synthetic resin substrate may be used. The thickness of the substrate 10 is, for example, 100 μm to 400 μm.

基板１０は、図示のような下地層１２を有することができる。下地層１２は、基板１０上に形成されている。下地層１２は、少なくとも空洞１が形成される第１領域Ａ１に形成される。下地層１２の材質としては、例えば、窒化シリコン（Ｓｉ３Ｎ４）が挙げられる。下地層１２は、空洞１を形成する際に、エッチングストッパー層として機能することができる。下地層１２と基板１０との間には、図示しないトレンチ絶縁層、ＬＯＣＯＳ（Local Oxidation of Silicon）絶縁層、セミリセスＬＯＣＯＳ絶縁層等が形成されていてもよい。 The substrate 10 can have an underlayer 12 as shown. The underlayer 12 is formed on the substrate 10. The underlayer 12 is formed at least in the first region A1 where the cavity 1 is formed. Examples of the material of the underlayer 12 include silicon nitride (Si 3 N 4 ). The underlayer 12 can function as an etching stopper layer when the cavity 1 is formed. A trench insulating layer, a LOCOS (Local Oxidation of Silicon) insulating layer, a semi-recessed LOCOS insulating layer, etc. (not shown) may be formed between the base layer 12 and the substrate 10.

第１壁２０は、基板１０上に配置され、空洞１を形成する部材となっている。図１に示す例では、第１壁２０は、下地層１２上の配線部２２上であって、空洞１の周囲に形成され、下地層１２と蓋体４０とを配線部２２を介しながら接続している。第１壁２０は、空洞１を区画する壁として機能する。第１壁２０は、図２の例では平面視において直線状に形成されているが、平面視において屈曲した線状や曲線状に形成されてもよい。第１壁２０は、ガードリングとみなすこともできる。図示の例では、第１壁２０は、配線部２２を下地層１２から蓋体４０までの間に２つ有しているが、その数は特に限定されず、例えば、配線部２２を有さなくてもよいし、層間絶縁層８０の積層数に応じて配線部２２の数が決定されてもよい。   The first wall 20 is a member that is disposed on the substrate 10 and forms the cavity 1. In the example shown in FIG. 1, the first wall 20 is formed on the wiring portion 22 on the base layer 12 and around the cavity 1, and connects the base layer 12 and the lid body 40 via the wiring portion 22. doing. The first wall 20 functions as a wall that partitions the cavity 1. In the example of FIG. 2, the first wall 20 is formed in a straight line shape in a plan view, but may be formed in a bent line shape or a curved shape in a plan view. The first wall 20 can also be regarded as a guard ring. In the illustrated example, the first wall 20 has two wiring portions 22 between the base layer 12 and the lid body 40, but the number is not particularly limited. For example, the first wall 20 includes the wiring portions 22. The number of wiring portions 22 may be determined according to the number of stacked interlayer insulating layers 80.

第１壁２０は、図２に示すように、機能素子５０を囲むように配置される。ただし、全周を囲まなくてもよく、隙間が空いていてもよい。第１壁２０の平面的な形状は、機能素子５０を囲む形状であれば特に限定されず、例えば、円形状、多角形状などの任意の形状とすることができる。第１壁２０は周囲の部材と電気的に接続されていてもよい。図２に示す例では、第１壁２０は、機能素子５０を避けて形成されている。第１壁２０の材質としては、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属やその合金が挙げられる。また、第１壁２０の材質としては、Ｗ又はＣｕ若しくはそれらの合金としてもよく、Ｃｕ又はその合金とすれば、例えば、シングルダマシン法、デュアルダマシン法等により形成することができ、生産性が良好となる場合がある。   As shown in FIG. 2, the first wall 20 is disposed so as to surround the functional element 50. However, the entire circumference may not be surrounded, and a gap may be open. The planar shape of the first wall 20 is not particularly limited as long as it surrounds the functional element 50, and may be any shape such as a circular shape or a polygonal shape. The first wall 20 may be electrically connected to surrounding members. In the example shown in FIG. 2, the first wall 20 is formed so as to avoid the functional element 50. Examples of the material of the first wall 20 include metals such as copper (Cu), tungsten (W), titanium (Ti), and alloys thereof. The material of the first wall 20 may be W, Cu, or an alloy thereof. If Cu or an alloy thereof is used, the first wall 20 can be formed by, for example, a single damascene method, a dual damascene method, and the like. May be better.

配線部２２の材質としては、例えば、多結晶シリコン（Poly−Silicon）や、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属やその合金
が挙げられる。 Examples of the material of the wiring portion 22 include polycrystalline silicon (Poly-Silicon), metals such as aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), and alloys thereof.

第２壁３０は、空洞１に対して（空洞１からみて）、第１壁２０の外側に、第１壁２０と間隔を有して配置される。第２壁３０は、下地層１２上の配線部３２上であって、下地層１２と蓋体４０とを配線部３２を介しながら接続している。第２壁３０は、第１壁２０と接触しない。第２壁３０と第１壁２０の間の間隔は、特に限定されず、一定の大きさであってもよいし位置に依存して変化してもよい。図１及び図２の例では、第１壁２０及び第２壁３０は、平行に配置され、第１壁２０及び第２壁３０によって、空洞１を囲む２重の側壁が構成されている。ただし、全周を囲まなくてもよく、隙間が空いていてもよい。また、第２壁３０は、下地層１２と蓋体４０とを、配線部３２を介して接続している。   The second wall 30 is disposed on the outside of the first wall 20 with respect to the cavity 1 (as viewed from the cavity 1) with a space from the first wall 20. The second wall 30 is on the wiring portion 32 on the base layer 12, and connects the base layer 12 and the lid body 40 with the wiring portion 32 interposed therebetween. The second wall 30 does not contact the first wall 20. The space | interval between the 2nd wall 30 and the 1st wall 20 is not specifically limited, A fixed magnitude | size may be sufficient and it may change depending on a position. In the example of FIGS. 1 and 2, the first wall 20 and the second wall 30 are arranged in parallel, and the first wall 20 and the second wall 30 constitute a double side wall surrounding the cavity 1. However, the entire circumference may not be surrounded, and a gap may be open. Further, the second wall 30 connects the base layer 12 and the lid body 40 via the wiring portion 32.

第２壁３０は、複数形成されてもよい。第２壁３０が複数形成される場合には、第２壁３０は、互いに間隔を有して配置され、第１壁２０とともに空洞１を囲む３重以上の側壁を構成してもよい。   A plurality of second walls 30 may be formed. In the case where a plurality of second walls 30 are formed, the second walls 30 may be arranged at intervals from each other, and may constitute triple or more side walls surrounding the cavity 1 together with the first wall 20.

第２壁３０は、空洞１の側壁の機械的強度を向上させる機能を有する。また、第２壁３０は、第１壁２０に欠陥等が生じた場合に、第１壁２０に代わって空洞１を区画する壁として機能する。   The second wall 30 has a function of improving the mechanical strength of the side wall of the cavity 1. The second wall 30 functions as a wall that defines the cavity 1 instead of the first wall 20 when a defect or the like occurs in the first wall 20.

図１に示す例では、第２壁３０は、第１壁２０の配線部２２と一体化した配線部３２とが積層された態様で形成されている。第２壁３０は、配線部３２を有さなくてもよく、その場合には例えば第２壁３０が下地層１２と蓋体４０とを接続してもよい。   In the example shown in FIG. 1, the second wall 30 is formed in a form in which a wiring part 32 integrated with the wiring part 22 of the first wall 20 is laminated. The second wall 30 may not have the wiring portion 32. In this case, for example, the second wall 30 may connect the base layer 12 and the lid body 40.

第２壁３０は、第１壁２０と合わせて、ガードリングとみなすこともできる。第２壁３０は、周囲の部材と電気的に接続されていてもよい。第２壁３０の材質は、第１壁２０と同様とすることができる。また、配線部３２の材質としては、上述の配線部２２の材質と同様とすることができる。   The second wall 30 can be regarded as a guard ring together with the first wall 20. The second wall 30 may be electrically connected to surrounding members. The material of the second wall 30 can be the same as that of the first wall 20. The material of the wiring part 32 can be the same as the material of the wiring part 22 described above.

なお、第１壁２０及び第２壁３０は、図示の例では、平面視において直線状であって互いに平行な壁となっているが、第１壁２０及び第２壁３０は、いずれも平面視において折れ線状や曲線状となっていてもよく、必ずしも互いに平行である必要はない。   In the illustrated example, the first wall 20 and the second wall 30 are straight walls parallel to each other in plan view, but the first wall 20 and the second wall 30 are both flat. It may be a polygonal line or a curved line in view, and is not necessarily parallel to each other.

蓋体４０は、第１壁２０上に配置され、空洞１を覆うように形成される。蓋体４０は、図示のように第２壁３０の上に配置され、第１壁２０と第２壁３０との間を覆ってもよい。蓋体４０は、図１に示すように、空洞１の上方に形成されている。蓋体４０は、一つの部材で構成されてもよいが、貫通孔を有する部材と、該貫通孔を有する部材の貫通孔を封止する部材とによって構成されてもよい。蓋体４０が一つの部材で構成される場合には、電子装置１００は、空洞１を例えばエッチングにより形成するための孔や封止部材等の他の構成を有してもよい。図示の例では、蓋体４０は、貫通孔４２を有する第１層４４と、第１層４４に積層されて貫通孔４２を封止する第２層４６とによって構成されている。   The lid 40 is disposed on the first wall 20 and is formed so as to cover the cavity 1. The lid body 40 may be disposed on the second wall 30 as shown in the figure, and may cover the space between the first wall 20 and the second wall 30. As shown in FIG. 1, the lid 40 is formed above the cavity 1. The lid body 40 may be formed of a single member, but may be formed of a member having a through hole and a member that seals the through hole of the member having the through hole. In the case where the lid 40 is constituted by one member, the electronic device 100 may have other configurations such as a hole and a sealing member for forming the cavity 1 by etching, for example. In the illustrated example, the lid body 40 includes a first layer 44 having a through hole 42 and a second layer 46 that is stacked on the first layer 44 and seals the through hole 42.

第１層４４は、貫通孔４２を有する。図１及び図２に示す例では、貫通孔４２の数は、１２だが、その数は限定されない。第１層４４は、第１壁２０の一部又は全部と一体的に形成されてもよい。第１層４４は、例えば、ＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ、Ｗ、Ａｕ、Ｐｔ、Ｃｏ及びＮｉよりなる群から選ばれた１種又は２種以上の合金若しくは複合窒化物で形成されることができる。また、第１層４４は、例えば、３層以上の積層構造を含み、前記積層構造の最上層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる層であり、前記積層構造の最下層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる層であり、前記積層構造の少なくとも一つの層は、Ａｌ−Ｃｕ合金層であってもよい。第１層４４の厚みは、例えば
、１μｍ以上１０μｍ以下とすることができる。 The first layer 44 has a through hole 42. In the example shown in FIGS. 1 and 2, the number of through holes 42 is 12, but the number is not limited. The first layer 44 may be formed integrally with part or all of the first wall 20. The first layer 44 may be formed of, for example, one or more alloys or composite nitrides selected from the group consisting of TiN, TaN, Ti, Ta, W, Au, Pt, Co, and Ni. it can. The first layer 44 includes, for example, a laminated structure of three or more layers, and the uppermost layer of the laminated structure is a layer made of at least one of TiN, Ti, W, Au, Pt, or an alloy thereof. And the lowermost layer of the laminated structure is a layer made of at least one of TiN, Ti, W, Au, Pt or an alloy thereof, and at least one layer of the laminated structure is an Al—Cu alloy layer It may be. The thickness of the first layer 44 can be, for example, 1 μm or more and 10 μm or less.

第２層４６は、第１層４４上に形成されている。第２層４６は、第１層４４の貫通孔４２を塞ぐことができる。第２層４６の材質としては、例えば、Ａｌ、Ｃｕ、Ｔｉ、Ｗが挙げられる。第２層４６の材質は、Ａｌ、Ｗ及びＣｕよりなる群から選ばれた１種又は２種以上の合金からなる層を含む場合には、空洞１を保持する機械的強度をさらに向上させることができる。第２層４６の膜厚は、例えば、１μｍ以上５μｍ以下である。第１層４４及び第２層４６は、空洞１を上方から覆って、空洞１を封止する蓋体４０として機能することができる。   The second layer 46 is formed on the first layer 44. The second layer 46 can block the through hole 42 of the first layer 44. Examples of the material of the second layer 46 include Al, Cu, Ti, and W. When the material of the second layer 46 includes a layer made of one or more alloys selected from the group consisting of Al, W, and Cu, the mechanical strength for holding the cavity 1 is further improved. Can do. The film thickness of the second layer 46 is, for example, 1 μm or more and 5 μm or less. The first layer 44 and the second layer 46 can function as a lid 40 that covers the cavity 1 from above and seals the cavity 1.

空洞１は、機能素子５０を収容するための空間である。空洞１は、図示の例では、下地層１２、第１壁２０、配線部２２及び蓋体４０によって画成されている。空洞１内は、例えば、減圧状態にすることができ、これにより機能素子５０の動作精度の向上を図ることができる。   The cavity 1 is a space for accommodating the functional element 50. In the illustrated example, the cavity 1 is defined by the base layer 12, the first wall 20, the wiring portion 22, and the lid body 40. For example, the inside of the cavity 1 can be in a reduced pressure state, whereby the operational accuracy of the functional element 50 can be improved.

第１壁２０、第２壁３０及び蓋体４０には、一定の電位（例えば接地電位）が与えられるようにしてもよい。これにより、第１壁２０、第２壁３０及び蓋体４０を、電磁シールドとして機能させることができる。そのため、機能素子５０を、空洞１の外部の電界や磁界から遮蔽することができ、機能素子５０の特性等をより安定させることができる。   A constant potential (for example, ground potential) may be applied to the first wall 20, the second wall 30, and the lid body 40. Thereby, the 1st wall 20, the 2nd wall 30, and the cover body 40 can be functioned as an electromagnetic shield. Therefore, the functional element 50 can be shielded from an electric field or magnetic field outside the cavity 1, and the characteristics of the functional element 50 can be further stabilized.

機能素子５０は、空洞１に配置される。機能素子５０は、空洞１に収容されうる限り任意であり特に限定されない。機能素子５０としては、例えば、振動子、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサー、ジャイロスコープ、マイクロアクチュエーターなどを例示することができる。機能素子５０の具体例としては、図示のような下地層１２上に形成された固定電極５２と、固定電極５２と一定間隔を空けて形成された可動電極５４と、を有する振動子を挙げることができる。固定電極５２及び可動電極５４は図示せぬ配線層と接続されていてもよい。固定電極５２及び可動電極５４の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。   The functional element 50 is disposed in the cavity 1. The functional element 50 is arbitrary as long as it can be accommodated in the cavity 1 and is not particularly limited. Examples of the functional element 50 include a vibrator, a crystal vibrator, a SAW (surface acoustic wave) element, an acceleration sensor, a gyroscope, and a microactuator. As a specific example of the functional element 50, a vibrator having a fixed electrode 52 formed on the base layer 12 as shown in the drawing and a movable electrode 54 formed at a fixed interval from the fixed electrode 52 is exemplified. Can do. The fixed electrode 52 and the movable electrode 54 may be connected to a wiring layer (not shown). Examples of the material of the fixed electrode 52 and the movable electrode 54 include polycrystalline silicon imparted with conductivity by doping a predetermined impurity.

１．２．その他の構成等
電子装置１００は、回路部７０と、層間絶縁層８０と、配線２６と、ビア２８と、パッド４８と、絶縁層８２とを含んでもよい。 1.2. Other Configurations The electronic device 100 may include a circuit unit 70, an interlayer insulating layer 80, a wiring 26, a via 28, a pad 48, and an insulating layer 82.

基板１０には、図１に示すように、機能素子５０を駆動させるための回路部７０が形成されていてもよい。回路部７０は、トランジスター７２やキャパシター（図示せず）などで構成されることができる。回路部７０は、例えば、トランジスター７２を含む。トランジスター７２は、基板１０に形成されている。トランジスター７２は、例えば、ゲート絶縁膜７４と、ゲート電極７５と、ソース又はドレイン領域７８と、サイドウォール７６と、を有するＭＯＳトランジスターである。また、図示の例において、基板１０の第２領域Ａ２には、配線２６、ビア２８が形成されている。配線２６、ビア２８は、例えば、回路部７０を構成するその他の素子（図示せず）とを電気的に接続していてもよい。   As shown in FIG. 1, a circuit unit 70 for driving the functional element 50 may be formed on the substrate 10. The circuit unit 70 can be composed of a transistor 72, a capacitor (not shown), and the like. The circuit unit 70 includes, for example, a transistor 72. The transistor 72 is formed on the substrate 10. The transistor 72 is, for example, a MOS transistor having a gate insulating film 74, a gate electrode 75, a source or drain region 78, and a sidewall 76. Further, in the illustrated example, wiring 26 and vias 28 are formed in the second region A2 of the substrate 10. For example, the wiring 26 and the via 28 may be electrically connected to other elements (not shown) constituting the circuit unit 70.

トランジスター７２のゲート絶縁膜７４は、基板１０上に形成されている。ゲート絶縁膜７４は、例えば、酸化シリコン層からなる。ゲート絶縁膜７４は、基板１０とゲート電極７５とに挟まれている。ゲート電極７５の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。ソース又はドレイン領域７８は、基板１０に形成されている。ソース又はドレイン領域７８は、基板１０に所定の不純物をドーピングすることにより形成される。サイドウォール７６は、ゲート電極７５の側方に形成されている。サイドウォール７６の材質は、例えば、酸化シリコン（ＳｉＯ２）
、窒化シリコン（Ｓｉ３Ｎ４）、又は、酸窒化シリコン（ＳｉＯＮ）である。 A gate insulating film 74 of the transistor 72 is formed on the substrate 10. The gate insulating film 74 is made of, for example, a silicon oxide layer. The gate insulating film 74 is sandwiched between the substrate 10 and the gate electrode 75. The material of the gate electrode 75 is, for example, polycrystalline silicon imparted with conductivity by doping a predetermined impurity. A source or drain region 78 is formed in the substrate 10. The source or drain region 78 is formed by doping the substrate 10 with a predetermined impurity. The sidewall 76 is formed on the side of the gate electrode 75. The material of the sidewall 76 is, for example, silicon oxide (SiO 2 ).
, Silicon nitride (Si 3 N 4 ), or silicon oxynitride (SiON).

図示の例では、層間絶縁層８０は、基板１０の上方に形成されている。図１に示す例では、電子装置１００の層間絶縁層８０は連続して描かれているが、層間絶縁層８０は、複数の層の積層体であってもよい。層間絶縁層８０の材質としては、例えば、酸化シリコン（ＳｉＯ２）が挙げられる。なお、空洞１は、層間絶縁層８０が除去された領域に相当する。 In the illustrated example, the interlayer insulating layer 80 is formed above the substrate 10. In the example shown in FIG. 1, the interlayer insulating layer 80 of the electronic device 100 is drawn continuously, but the interlayer insulating layer 80 may be a stacked body of a plurality of layers. Examples of the material of the interlayer insulating layer 80 include silicon oxide (SiO 2 ). The cavity 1 corresponds to a region where the interlayer insulating layer 80 has been removed.

パッド４８は、ビア２８上に形成されている。パッド４８の材質は、例えば、蓋体４０の第１層４４と同じ材質である。図示の例では、ビア２８は、配線２６と、パッド４８とを接続して回路を構成している。ビア２８の材質は、例えば、第１壁２０と同じ材質とすることができる。配線２６の材質は、例えば、配線部２２と同じ材質とすることができる。   The pad 48 is formed on the via 28. The material of the pad 48 is the same material as the first layer 44 of the lid 40, for example. In the illustrated example, the via 28 forms a circuit by connecting the wiring 26 and the pad 48. The material of the via 28 can be, for example, the same material as that of the first wall 20. The material of the wiring 26 can be the same material as the wiring part 22, for example.

絶縁層８２は、例えば、層間絶縁層８０上及び蓋体４０上に形成されてもよい。絶縁層８２の材質としては、酸化シリコン、窒化シリコン等が挙げられる。絶縁層８２は、例えば、パッシベーション層として機能することができる。   The insulating layer 82 may be formed on the interlayer insulating layer 80 and the lid body 40, for example. Examples of the material of the insulating layer 82 include silicon oxide and silicon nitride. The insulating layer 82 can function as, for example, a passivation layer.

電子装置１００は、さらに、図示せぬ樹脂層、パッド、外部端子、配線層、レジスト層等を有してもよい。また、電子装置１００は、ＷＣＳＰ構造であってもよい。   The electronic device 100 may further include a resin layer, a pad, an external terminal, a wiring layer, a resist layer, etc. (not shown). Further, the electronic device 100 may have a WCSP structure.

電子装置１００において、第１壁２０が、平面視において空洞１を切れ目なく包囲している場合には、第１壁２０は、空洞１の中心と、トランジスター７２の間に配置されることになる。しかし、例えば、機能素子５０の配線等のために、第１壁２０の一部が不連続となる（隙間がある）場合であって、電子装置１００が、トランジスター７２を含む場合には、第１壁２０は、空洞１の中心と、トランジスター７２の間に配置されることが好ましい。すなわち、図２に示すように、平面視において第１壁２０の不連続となる部分（隙間）は、空洞１の中心と、トランジスター７２の間を避けて配置されることが好ましい。このようにすれば、製造の際のエッチングにおけるエッチャントが、第１壁２０及び第２壁３０によって、トランジスター７２の方向に向かって漏れ出しにくいので、例えば電子装置の製造歩留まりを向上させることができ生産性を高めることができる。第２壁３０の一部が不連続となる（隙間がある）場合であって、電子装置１００が、トランジスター７２を含む場合には、第２壁３０は、空洞１の中心と、トランジスター７２の間に配置されることが好ましい。   In the electronic device 100, when the first wall 20 surrounds the cavity 1 in a plan view, the first wall 20 is disposed between the center of the cavity 1 and the transistor 72. . However, for example, in the case where a part of the first wall 20 is discontinuous (there is a gap) due to the wiring of the functional element 50 and the electronic device 100 includes the transistor 72, One wall 20 is preferably disposed between the center of the cavity 1 and the transistor 72. That is, as shown in FIG. 2, the discontinuous portion (gap) of the first wall 20 in a plan view is preferably arranged so as to avoid between the center of the cavity 1 and the transistor 72. In this way, the etchant in the etching at the time of manufacturing is unlikely to leak out toward the transistor 72 by the first wall 20 and the second wall 30, so that, for example, the manufacturing yield of the electronic device can be improved. Productivity can be increased. In the case where a part of the second wall 30 is discontinuous (there is a gap), and the electronic device 100 includes the transistor 72, the second wall 30 is connected to the center of the cavity 1 and the transistor 72. It is preferable to arrange between them.

１．３．作用効果
本実施形態の電子装置１００は、空洞１を形成する側壁が、第１壁２０及び第２壁３０の２重構造であるので、空洞１の形状の機械的な強度を高めることができる。そのため、電子装置１００によれば、機能素子５０が小型でかつ堅牢な空洞１内に配置されることにより高い信頼性を確保することができる。また、本実施形態の電子装置１００は、第１壁２０及び第２壁３０が形成された状態で空洞１内をエッチングして製造でき、エッチング時におけるエッチャントが、側壁を超えて外側に漏れ出すことを低減することができる。すなわち、エッチャントが第１壁２０の外側に漏れ出しても、第２壁３０によってエッチャントの更なる漏れ出しを防ぐことができ、いわゆるフェールセーフの構成となっている。そのため、例えば電子装置の製造歩留まりを向上させることができ生産性を高めることができる。 1.3. Operational Effect In the electronic device 100 of the present embodiment, the side wall forming the cavity 1 has a double structure of the first wall 20 and the second wall 30, so that the mechanical strength of the shape of the cavity 1 can be increased. . Therefore, according to the electronic device 100, high reliability can be ensured by disposing the functional element 50 in the small and robust cavity 1. In addition, the electronic device 100 of the present embodiment can be manufactured by etching the inside of the cavity 1 in a state where the first wall 20 and the second wall 30 are formed, and an etchant at the time of etching leaks outside beyond the side wall. This can be reduced. That is, even if the etchant leaks to the outside of the first wall 20, the second wall 30 can prevent further leakage of the etchant, which is a so-called fail-safe configuration. Therefore, for example, the manufacturing yield of electronic devices can be improved and productivity can be increased.

２．第２実施形態
２．１．電子装置
本発明の第２の実施形態に係る電子装置について、図面を参照しながら説明する。図３
及び図４は、本実施形態に係る電子装置１１０の断面を模式的に示す図である。図３は、図４のＩＩ−ＩＩ線の断面に相当する。また図４は、図３のＩ−Ｉ線の断面に相当する。 2. Second Embodiment 2.1. Electronic Device An electronic device according to a second embodiment of the present invention will be described with reference to the drawings. FIG.
4 and 4 are views schematically showing a cross section of the electronic device 110 according to the present embodiment. 3 corresponds to a cross section taken along line II-II in FIG. FIG. 4 corresponds to a cross section taken along line II in FIG.

電子装置１１０は、上記第１実施形態で述べた電子装置１００と同様に、基板１０と、基板１０上に配置され、空洞１を形成する第１壁２０と、第１壁２０の外側に、第１壁２０と間隔を有して配置された第２壁３０と、第１壁２０上に配置され、空洞１を覆う蓋体４０と、空洞１内に配置された機能素子５０と、を含む。そして、第１壁２０及び第２壁３０を繋ぐ第３壁６０を有する。   Similar to the electronic device 100 described in the first embodiment, the electronic device 110 includes a substrate 10, a first wall 20 that is disposed on the substrate 10 and forms the cavity 1, and outside the first wall 20. A second wall 30 disposed at a distance from the first wall 20, a lid 40 disposed on the first wall 20 and covering the cavity 1, and a functional element 50 disposed in the cavity 1. Including. And it has the 3rd wall 60 which connects the 1st wall 20 and the 2nd wall 30. FIG.

本実施形態の電子装置１１０は、第３壁６０を有する以外は、変形例も含め、上記第１実施形態で述べた電子装置１００と同様であるので、同様の部材は、同様の符号を付してその詳細な説明を省略する。   Since the electronic device 110 according to the present embodiment is the same as the electronic device 100 described in the first embodiment, including modifications, except that the third wall 60 is provided, the same members are denoted by the same reference numerals. Detailed description thereof will be omitted.

第３壁６０は、第１壁２０及び第２壁３０の間の間隔に配置され、第１壁２０及び第２壁３０を連結している。第３壁６０の数は、特に限定されない。すなわち、第３壁６０は、１つ（１箇所）でも形成されれば、第１壁２０及び第２壁３０の構造的な強度を高めることができる。図示の例では、第３壁６０は、第１壁２０及び第２壁３０の間に複数形成されている。また、第３壁６０は、図示の例では、基板１０に対して垂直な壁として描かれているが、基板１０に対して平行又は傾斜した壁であってもよい。第３壁６０の材質は、Ｗ又はＣｕ若しくはそれらの合金とすることができるが、第１壁２０及び第２壁３０とともにＣｕ又はその合金とすれば、例えば、シングルダマシン法、デュアルダマシン法等により形成することができ、生産性が良好となる。   The third wall 60 is disposed at a distance between the first wall 20 and the second wall 30 and connects the first wall 20 and the second wall 30. The number of the third walls 60 is not particularly limited. That is, the structural strength of the first wall 20 and the second wall 30 can be increased if one third wall 60 is formed (one place). In the illustrated example, a plurality of third walls 60 are formed between the first wall 20 and the second wall 30. In the illustrated example, the third wall 60 is depicted as a wall perpendicular to the substrate 10, but may be a wall that is parallel or inclined with respect to the substrate 10. The material of the third wall 60 may be W, Cu, or an alloy thereof, but if the first wall 20 and the second wall 30 are made of Cu or an alloy thereof, for example, a single damascene method, a dual damascene method, or the like. Therefore, productivity is improved.

第３壁６０は、第１壁２０及び第２壁３０の一部を接続するように形成されていてもよいし、第１壁２０及び第２壁３０の間の間隔を間仕切るように形成されてもよい。第３壁６０が第１壁２０及び第２壁３０の間の間隔を間仕切る形状であれば、第１壁２０及び第２壁３０の間を空間的に仕切って区画６２を形成することができるため、構造的な強度が高まるとともに、空洞１を形成する際のエッチング時のエッチャントの漏れ出しを抑制する効果を高めることができる。図示の例では、第３壁６０が複数形成され、第１壁２０及び第２壁３０の間に複数の区画６２が形成されている。   The third wall 60 may be formed so as to connect a part of the first wall 20 and the second wall 30, and is formed so as to partition the interval between the first wall 20 and the second wall 30. May be. If the third wall 60 has a shape that partitions the gap between the first wall 20 and the second wall 30, the partition 62 may be formed by spatially partitioning the first wall 20 and the second wall 30. Therefore, the structural strength is increased, and the effect of suppressing the leakage of the etchant during etching when forming the cavity 1 can be enhanced. In the illustrated example, a plurality of third walls 60 are formed, and a plurality of compartments 62 are formed between the first wall 20 and the second wall 30.

また、図示の例では区画６２は、第１壁２０の周回方向に沿って複数形成されている。区画６２がこのような態様で形成されると、構造的な強度をより高めるとともに、後述するエッチング時のエッチャントの漏れ出しを抑制する効果をさらに高めることができる。また、図示しないが区画６２は、基板１０に対して平行な第３壁６０によって、第１壁２０の高さ方向に沿って複数形成されてもよい。第３壁６０によって形成される第１壁２０及び第２壁３０の間の区画６２は、図示の例では、平面視において矩形となっているが、平面視において円形、楕円形、六角形、三角形などの形状としてもよい。   In the illustrated example, a plurality of sections 62 are formed along the circumferential direction of the first wall 20. When the partition 62 is formed in such a manner, the structural strength can be further increased, and the effect of suppressing leakage of the etchant during etching, which will be described later, can be further enhanced. In addition, although not illustrated, a plurality of the sections 62 may be formed along the height direction of the first wall 20 by the third wall 60 parallel to the substrate 10. The partition 62 between the first wall 20 and the second wall 30 formed by the third wall 60 is rectangular in the plan view in the illustrated example, but is circular, elliptical, hexagonal in plan view, It is good also as shapes, such as a triangle.

３．２．作用効果等
本実施形態の電子装置１１０では、空洞１を形成する側壁が、第１壁２０、第２壁３０の２重構造である上、これらを繋ぐ第３壁６０によって構造的にさらに強化されている。したがって、空洞１の形状の機械的な強度がさらに高くなっている。そのため、本実施形態の電子装置１１０によれば、機能素子５０が小型でかつ堅牢な空洞１内に配置されることにより高い信頼性を確保することができる。 3.2. In the electronic device 110 of this embodiment, the side wall forming the cavity 1 has a double structure of the first wall 20 and the second wall 30 and is further structurally strengthened by the third wall 60 that connects them. Has been. Therefore, the mechanical strength of the shape of the cavity 1 is further increased. Therefore, according to the electronic apparatus 110 of this embodiment, high reliability can be ensured by disposing the functional element 50 in the small and robust cavity 1.

また、本実施形態の電子装置１１０において、第１壁２０及び第２壁３０の間の間隔を第３壁６０によって間仕切るように形成すると、第１壁２０及び第２壁３０の間に区画６２が形成される。したがって、製造時に空洞１内をエッチングする際に、エッチング時におけるエッチャントが第１壁２０を超えた場合に、第２壁３０がエッチャントと接する面
積を制限することができ、第２壁３０を超えて空洞１の外側にエッチャントが漏れ出すことをさらに低減することができる。 Further, in the electronic device 110 according to the present embodiment, when the gap between the first wall 20 and the second wall 30 is formed so as to be partitioned by the third wall 60, a partition is formed between the first wall 20 and the second wall 30. 62 is formed. Therefore, when the inside of the cavity 1 is etched at the time of manufacturing, if the etchant at the time of etching exceeds the first wall 20, the area where the second wall 30 is in contact with the etchant can be limited. Thus, the leakage of the etchant to the outside of the cavity 1 can be further reduced.

３．第３実施形態
３．１．電子装置
本発明の第３の実施形態に係る電子装置について、図面を参照しながら説明する。図５及び図６は、本実施形態に係る電子装置１２０の要部の断面を模式的に示す図である。図５は、図６のＩＩ−ＩＩ線の断面に相当する。また、図６は、図５のＩ−Ｉ線の断面に相当する。本実施形態の電子装置１２０を示す図５及び図６は、それぞれ第２実施形態の電子装置１１０を示す図３及び図４に二点鎖線で示した領域に対応する領域の図であり、説明のために拡大して示している。 3. Third Embodiment 3.1. Electronic Device An electronic device according to a third embodiment of the present invention will be described with reference to the drawings. 5 and 6 are diagrams schematically showing a cross section of a main part of the electronic device 120 according to the present embodiment. FIG. 5 corresponds to a cross section taken along line II-II in FIG. FIG. 6 corresponds to a cross section taken along line II of FIG. 5 and 6 showing the electronic device 120 of the present embodiment are diagrams of regions corresponding to the regions shown by the two-dot chain lines in FIGS. 3 and 4 showing the electronic device 110 of the second embodiment, respectively. For enlargement.

電子装置１２０は、上記第２実施形態で述べた電子装置１１０と同様に、基板１０と、基板１０上に配置され、空洞１を形成する第１壁２０と、第１壁２０の外側に、第１壁２０と間隔を有して配置された第２壁３０と、第１壁２０及び第２壁３０を繋ぐ第３壁６０と、第１壁２０上に配置され、空洞１を覆う蓋体４０と、空洞１内に配置された機能素子５０と、を含む。そして、第２壁３０を２つ有し、隣り合う第２壁３０間を繋ぐ第４壁９０を有する。   Similar to the electronic device 110 described in the second embodiment, the electronic device 120 includes a substrate 10, a first wall 20 disposed on the substrate 10 and forming the cavity 1, and outside the first wall 20. A second wall 30 spaced from the first wall 20, a third wall 60 connecting the first wall 20 and the second wall 30, and a lid disposed on the first wall 20 and covering the cavity 1 A body 40 and a functional element 50 disposed in the cavity 1. And it has the 2nd wall 30 and has the 4th wall 90 which connects between the 2nd walls 30 adjacent.

本実施形態の電子装置１２０は、第２壁３０を２つ有し、第４壁９０を有する以外は、上記第２実施形態で述べた電子装置１１０と同様であるので、同様の部材は、同様の符号を付してその詳細な説明を省略する。   The electronic device 120 of the present embodiment is the same as the electronic device 110 described in the second embodiment except that it has two second walls 30 and a fourth wall 90. The same reference numerals are assigned and detailed description thereof is omitted.

第２壁３０は、第１壁２０の外側に、第１壁２０と間隔を有して配置され、第１実施形態で述べたと同様であるが、本実施形態では、第２壁３０は、２つ形成され互いに間隔を有して配置され、第１壁２０とともに空洞１を囲む３重の側壁を構成している。   The second wall 30 is disposed outside the first wall 20 with a space from the first wall 20 and is the same as described in the first embodiment, but in this embodiment, the second wall 30 is Two are formed and arranged with a space therebetween, and together with the first wall 20, a triple side wall surrounding the cavity 1 is configured.

第４壁９０は、隣り合う第２壁３０の間の間隔に配置され、第２壁３０間を連結している。第４壁９０の数は、特に限定されない。すなわち、第４壁９０は、１つ（１箇所）でも形成されれば、空洞１を区画する壁の構造的な強度を高めることができる。図示の例では、第４壁９０は、第２壁３０間に複数形成されている。また、第４壁９０は、図示の例では、基板１０に対して垂直な壁として描かれているが、基板１０に対して平行、又は傾斜した壁であってもよい。第４壁９０の材質は、Ｗ又はＣｕ若しくはそれらの合金とすることができるが、第２壁３０とともにＣｕ又はその合金とすれば、例えば、シングルダマシン法、デュアルダマシン法等により形成することができ、生産性が良好となる。   The fourth walls 90 are arranged at intervals between the adjacent second walls 30 and connect the second walls 30. The number of the fourth walls 90 is not particularly limited. That is, if one fourth wall 90 is formed (one place), the structural strength of the wall defining the cavity 1 can be increased. In the illustrated example, a plurality of fourth walls 90 are formed between the second walls 30. Further, in the illustrated example, the fourth wall 90 is depicted as a wall perpendicular to the substrate 10, but may be a wall that is parallel or inclined with respect to the substrate 10. The material of the fourth wall 90 can be W, Cu, or an alloy thereof, but if the second wall 30 is made of Cu or an alloy thereof, for example, it can be formed by a single damascene method, a dual damascene method, or the like. And productivity is improved.

第４壁９０は、隣り合う第２壁３０の一部を接続するように形成されていてもよいし、隣り合う第２壁３０の間の間隔を間仕切るように形成されてもよい。第３壁６０が隣り合う第２壁３０の間の間隔を間仕切る形状であれば、隣り合う第２壁３０の間を空間的に仕切って区画６２を形成することができるため、構造的な強度が高まるとともに、空洞１を形成する際のエッチング時のエッチャントの漏れ出しを抑制する効果をさらに高めることができる。   The fourth wall 90 may be formed so as to connect a part of the adjacent second walls 30 or may be formed so as to partition the interval between the adjacent second walls 30. If the 3rd wall 60 is the shape which partitions off the space | interval between the adjacent 2nd walls 30, since between the adjacent 2nd walls 30 can be spatially partitioned and the division 62 can be formed, it is structural. As the strength increases, the effect of suppressing leakage of the etchant during etching when forming the cavity 1 can be further enhanced.

また、図示のように、第４壁９０が複数形成され、隣り合う第２壁３０の間に複数の区画６２が形成されてもよい。図示の例では区画６２は、第２壁３０の周回方向に沿って複数形成されている。区画６２がこのような態様で形成されると、構造的な強度をより高めるとともに、後述するエッチング時のエッチャントの漏れ出しを抑制する効果をさらに高めることができる。また、図示しないが、区画６２は、基板１０に対して平行な第４壁９０によって、第２壁３０の高さ方向に沿って複数形成されてもよい。第４壁９０によって形成される隣り合う第２壁３０の間の区画６２は、図示の例では、平面視において矩形と
なっているが、平面視において円形、楕円形、六角形、三角形などの形状としてもよい。 Further, as illustrated, a plurality of fourth walls 90 may be formed, and a plurality of sections 62 may be formed between adjacent second walls 30. In the illustrated example, a plurality of sections 62 are formed along the circumferential direction of the second wall 30. When the partition 62 is formed in such a manner, the structural strength can be further increased, and the effect of suppressing leakage of the etchant during etching, which will be described later, can be further enhanced. In addition, although not illustrated, a plurality of the sections 62 may be formed along the height direction of the second wall 30 by the fourth wall 90 parallel to the substrate 10. In the illustrated example, the section 62 between the adjacent second walls 30 formed by the fourth wall 90 is rectangular in a plan view, but is circular, elliptical, hexagonal, triangular, etc. in the plan view. It is good also as a shape.

３．２．作用効果等
本実施形態の電子装置１２０では、空洞１を形成する側壁が、第１壁２０及び２つの第２壁３０の３重構造である上、これらを繋ぐ第３壁６０、及び第４壁９０によって構造的にさらに強化されている。したがって、空洞１の形状の機械的な強度がさらに高くなっている。そのため、本実施形態の電子装置１２０によれば、機能素子５０が小型でかつ堅牢な空洞１内に配置されることにより高い信頼性を確保することができる。なお、上記実施形態では空洞１を形成する側壁が、３重構造である例を示したが、第２壁３０は３つ以上形成することもでき、その場合には空洞１の形状の機械的な強度がさらに向上することは容易に理解されよう。また、本実施形態の電子装置１２０において、第４壁９０が隣り合う第２壁３０の間の間隔を間仕切るように形成されると、製造時に空洞１内をエッチングする際に、エッチング時におけるエッチャントが空洞１の外側に漏れ出すことをさらに低減することができる。 3.2. In the electronic device 120 of the present embodiment, the side wall forming the cavity 1 has a triple structure of the first wall 20 and the two second walls 30, and the third wall 60 and the fourth wall that connect these three walls. The wall 90 further strengthens the structure. Therefore, the mechanical strength of the shape of the cavity 1 is further increased. Therefore, according to the electronic apparatus 120 of this embodiment, high reliability can be ensured by disposing the functional element 50 in the small and robust cavity 1. In the above embodiment, the example in which the side wall forming the cavity 1 has a triple structure is shown. However, three or more second walls 30 can be formed, and in that case, the shape of the cavity 1 is mechanical. It will be easily understood that the strength is further improved. Further, in the electronic device 120 of this embodiment, when the fourth wall 90 is formed so as to partition the interval between the adjacent second walls 30, when etching the inside of the cavity 1 during manufacturing, Leakage of the etchant to the outside of the cavity 1 can be further reduced.

４．第４実施形態
４．１．電子装置
本発明の第４の実施形態に係る電子装置について、図面を参照しながら説明する。図７、図８、図９及び図１０は、本実施形態に係る電子装置１３０の要部の断面を模式的に示す図である。図７は、図８〜１０のＩ−Ｉ線の断面に相当する。また、図８は、図７のＩＩ−ＩＩ線の断面、図９は、図７のＩＩＩ−ＩＩＩ線の断面、図１０は、図７のＩＶ−ＩＶ線の断面にそれぞれ相当する。本実施形態の電子装置１３０における図７ないし図１０は、第２実施形態の電子装置１１０における図３及び図４に二点鎖線で示した領域に対応する領域の拡大図にあたる。 4). Fourth embodiment 4.1. Electronic Device An electronic device according to a fourth embodiment of the present invention will be described with reference to the drawings. 7, FIG. 8, FIG. 9 and FIG. 10 are diagrams schematically showing a cross section of a main part of the electronic device 130 according to the present embodiment. FIG. 7 corresponds to a cross section taken along line II of FIGS. 8 corresponds to a section taken along line II-II in FIG. 7, FIG. 9 corresponds to a section taken along line III-III in FIG. 7, and FIG. 10 corresponds to a section taken along line IV-IV in FIG. 7 to 10 in the electronic device 130 of the present embodiment correspond to enlarged views of regions corresponding to the regions indicated by the two-dot chain lines in FIGS. 3 and 4 in the electronic device 110 of the second embodiment.

電子装置１３０は、上記第３実施形態で述べた電子装置１２０と同様に、基板１０と、基板１０上に配置され、空洞１を形成する第１壁２０と、第１壁２０の外側に、第１壁２０と間隔を有して配置された第２壁３０と、第１壁２０及び第２壁３０を繋ぐ第３壁６０と、第１壁２０上に配置され、空洞１を覆う蓋体４０と、空洞１内に配置された機能素子５０と、複数の第２壁３０とを有し、隣り合う第２壁３０間を繋ぐ第４壁９０を有する。そして、本実施形態の電子装置１３０は、第１壁２０及び第２壁３０の間、及び隣り合う第２壁３０の間を繋ぎ、かつ基板１０に平行な第５壁９２を有する以外は、上記第３実施形態で述べた電子装置１３０と同様であるので、同様の部材は、同様の符号を付してその詳細な説明を省略する。   Similar to the electronic device 120 described in the third embodiment, the electronic device 130 includes the substrate 10, the first wall 20 disposed on the substrate 10 and forming the cavity 1, and the outside of the first wall 20. A second wall 30 spaced from the first wall 20, a third wall 60 connecting the first wall 20 and the second wall 30, and a lid disposed on the first wall 20 and covering the cavity 1 It has the body 40, the functional element 50 arrange | positioned in the cavity 1, and the some 2nd wall 30, and has the 4th wall 90 which connects between the adjacent 2nd walls 30. FIG. The electronic device 130 of the present embodiment has a fifth wall 92 that connects between the first wall 20 and the second wall 30 and between the adjacent second walls 30 and is parallel to the substrate 10. Since this is the same as the electronic device 130 described in the third embodiment, the same members are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態の電子装置１３０は、基板１０に平行に配置された第５壁９２が、第１壁２０及び第２壁３０の間、及び隣り合う第２壁３０の間を繋いでいる。これにより、第３実施形態で述べたと同様に、空洞１の側壁の構造的な強度が高められている。また、本実施形態においても、第５壁９２は、第１壁２０及び第２壁３０の間、及び隣り合う第２壁３０の間に複数形成されている。第５壁９２の材質は、第１壁２０及び第２壁３０とともにＷ又はＣｕ若しくはそれらの合金とすることができるが、Ｃｕ又はその合金とすれば、例えば、シングルダマシン法、デュアルダマシン法等により形成することができ、生産性が良好となる。   In the electronic device 130 of this embodiment, the fifth wall 92 arranged in parallel with the substrate 10 connects between the first wall 20 and the second wall 30 and between the adjacent second walls 30. Thereby, as described in the third embodiment, the structural strength of the side wall of the cavity 1 is increased. Also in this embodiment, a plurality of fifth walls 92 are formed between the first wall 20 and the second wall 30 and between the adjacent second walls 30. The material of the fifth wall 92 can be W, Cu, or an alloy thereof together with the first wall 20 and the second wall 30, but if Cu or an alloy thereof is used, for example, a single damascene method, a dual damascene method, or the like. Therefore, productivity is improved.

第５壁９２は、接続する第１壁２０又は第２壁３０を周回するように形成されてもよいし、接続する第１壁２０又は第２壁３０の一部を接続するように形成されていてもよい。そして、図７〜図１０に示すように、第３壁６０及び第４壁９０と複合して、第１壁２０及び第２壁３０の間、又は隣り合う第２壁３０の間を空間的に仕切ってもよい。また、図示のように、第１壁２０及び第２壁３０の間、又は隣り合う第２壁３０の間に形成される区画６２は、第１壁２０又は第２壁３０の高さ方向に沿って複数形成されてもよい。これ
により、構造的な強度が高まるとともに、後述するエッチング時のエッチャントの漏れ出しを抑制する効果をさらに高めることができる。第５壁９２によって形成される区画６２は、平面視及び断面視において円形、楕円形、六角形、三角形などの形状としてもよい。 The fifth wall 92 may be formed so as to go around the first wall 20 or the second wall 30 to be connected, or may be formed to connect a part of the first wall 20 or the second wall 30 to be connected. It may be. 7-10, in combination with the third wall 60 and the fourth wall 90, the space between the first wall 20 and the second wall 30 or between the adjacent second walls 30 is spatial. You may partition into. Further, as shown in the figure, the partition 62 formed between the first wall 20 and the second wall 30 or between the adjacent second walls 30 is in the height direction of the first wall 20 or the second wall 30. A plurality may be formed along. As a result, the structural strength is increased and the effect of suppressing leakage of the etchant during etching, which will be described later, can be further enhanced. The section 62 formed by the fifth wall 92 may have a circular shape, an elliptical shape, a hexagonal shape, a triangular shape, or the like in a plan view and a cross-sectional view.

４．２．作用効果等
本実施形態の電子装置１３０では、空洞１を形成する側壁が、第１壁２０及び複数の第２壁３０の多重構造である上、これらを繋ぐ第３壁６０、第４壁９０及び第５壁９２によって構造的にさらに強化されている。したがって、空洞１の形状の機械的な強度がさらに高くなっている。そのため、本実施形態の電子装置１３０によれば、機能素子５０が小型でかつ堅牢な空洞１内に配置されることにより高い信頼性を確保することができる。 4.2. In the electronic device 130 of this embodiment, the side wall forming the cavity 1 is a multiple structure of the first wall 20 and the plurality of second walls 30, and the third wall 60 and the fourth wall 90 that connect them. And a fifth wall 92 for structural reinforcement. Therefore, the mechanical strength of the shape of the cavity 1 is further increased. Therefore, according to the electronic device 130 of this embodiment, high reliability can be ensured by disposing the functional element 50 in the small and robust cavity 1.

また、本実施形態の電子装置１３０においては、第１壁２０及び第２壁３０の間、及び隣り合う第２壁３０の間に、区画６２を、第１壁２０又は第２壁３０の高さ方向に沿って複数形成されるため、製造時に空洞１内をエッチングする際に、エッチング時におけるエッチャントが、第１壁２０を超えた場合に、第２壁３０がエッチャントに接する領域を制限できるため、空洞１から外側に漏れ出すことをさらに低減することができる。   Further, in the electronic device 130 of the present embodiment, the partition 62 is formed between the first wall 20 and the second wall 30 and between the adjacent second walls 30 with the height of the first wall 20 or the second wall 30. Since a plurality of layers are formed along the vertical direction, when the inside of the cavity 1 is etched during manufacturing, if the etchant during etching exceeds the first wall 20, the region where the second wall 30 is in contact with the etchant can be limited. Therefore, leakage from the cavity 1 to the outside can be further reduced.

５．電子装置の製造方法
次に、電子装置の製造方法について、図面を参照しながら説明する。図１１〜図２３は、実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。 5. Next, a method for manufacturing an electronic device will be described with reference to the drawings. 11 to 23 are cross-sectional views schematically showing manufacturing steps of the electronic device 100 according to the embodiment.

本実施形態の電子装置の製造方法は、基板１０の第１領域Ａ１に機能素子５０を形成する工程と、基板１０の第２領域Ａ２に、トランジスター７２を形成する工程と、トランジスター７２及び機能素子５０を覆う層間絶縁層８０を形成する工程と、層間絶縁層８０に、機能素子５０を囲む第１壁２０、及び第１壁２０と間隔を有して配置された第２壁３０を形成する工程と、層間絶縁層８０を覆い、第１壁２０と接続する蓋体４０を形成する工程と、第１領域Ａ１の蓋体４０に貫通孔４２を形成する工程と、貫通孔４２を通じて、第１壁２０に囲まれた層間絶縁層８０をエッチングして除去し、機能素子５０が収容された空洞１を形成する工程と、を含む。   The manufacturing method of the electronic device of this embodiment includes a step of forming the functional element 50 in the first region A1 of the substrate 10, a step of forming the transistor 72 in the second region A2 of the substrate 10, and the transistor 72 and the functional element. A step of forming an interlayer insulating layer 80 covering 50, and a first wall 20 surrounding the functional element 50 and a second wall 30 disposed at a distance from the first wall 20 in the interlayer insulating layer 80. A step of covering the interlayer insulating layer 80 and forming a lid 40 connected to the first wall 20; a step of forming a through hole 42 in the lid 40 of the first region A1; Etching the interlayer insulating layer 80 surrounded by the wall 20 and forming the cavity 1 in which the functional element 50 is accommodated.

まず図１１に示すように、基板１０上に下地層１２を形成する。下地層１２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により成膜された後、フォトリソグラフィー技術及びエッチング技術によってパターニングされることにより形成される。   First, as shown in FIG. 11, the base layer 12 is formed on the substrate 10. The underlayer 12 is formed by, for example, forming a film by a CVD (Chemical Vapor Deposition) method or a sputtering method and then patterning the film by a photolithography technique and an etching technique.

次に、図１２に示すように、下地層１２上に固定電極５２を形成する。具体的には、多結晶シリコン等の半導体層（図示せず）をＣＶＤ法やスパッタ法などにより成膜した後、フォトリソフラフィー技術及びエッチング技術などによりパターニングする。そして、パターニングされた半導体層に、リン（Ｐ）やボロン（Ｂ）等の不純物を注入して固定電極５２を形成する。   Next, as shown in FIG. 12, the fixed electrode 52 is formed on the base layer 12. Specifically, a semiconductor layer (not shown) such as polycrystalline silicon is formed by a CVD method or a sputtering method, and then patterned by a photolithographic technique, an etching technique, or the like. Then, an impurity such as phosphorus (P) or boron (B) is implanted into the patterned semiconductor layer to form the fixed electrode 52.

次いで，図１３に示すように、固定電極５２を覆う被覆層（犠牲層）５６及びゲート絶縁膜７４を形成する。被覆層５６及びゲート絶縁膜７４は、例えば、酸化シリコン層である。被覆層５６は、例えば、固定電極５２が熱酸化されることにより形成される。ゲート絶縁膜７４は、基板１０が熱酸化されることにより形成される。固定電極５２及びゲート絶縁膜７４の熱酸化処理は、例えば、８００℃以上１１００℃以下の温度で行われる。本工程において、被覆層５６及びゲート絶縁膜７４を同一工程で形成することができる。被覆層５６の膜厚とゲート絶縁膜７４の膜厚の関係は、固定電極５２と基板１０の結晶性や不純物濃度の関係を調整することにより、制御することができる。なお、被覆層５６及びゲート絶縁膜７４は、ＣＶＤ法やスパッタ法を用いて形成してもよい。その後、被覆層５
６上に可動電極５４、及びゲート絶縁膜７４上にゲート電極７５を形成する。可動電極５４及びゲート電極７５の形成は、例えば、ＣＶＤ法、スパッタ法、及びフォトリソグラフィー技術及びエッチング技術などのパターニングにより行われる。可動電極５４及びゲート電極７５の形成は、同時に行ってもよいし別工程としてもよい。また、可動電極５４及びゲート電極７５の形成と同時に、配線部２２を形成してもよく、この例では可動電極５４及びゲート電極７５の形成と同時に配線部２２，３２を形成している。 Next, as shown in FIG. 13, a covering layer (sacrificial layer) 56 and a gate insulating film 74 that cover the fixed electrode 52 are formed. The covering layer 56 and the gate insulating film 74 are, for example, silicon oxide layers. The covering layer 56 is formed, for example, by thermally oxidizing the fixed electrode 52. The gate insulating film 74 is formed by thermally oxidizing the substrate 10. The thermal oxidation treatment of the fixed electrode 52 and the gate insulating film 74 is performed at a temperature of 800 ° C. or higher and 1100 ° C. or lower, for example. In this step, the covering layer 56 and the gate insulating film 74 can be formed in the same step. The relationship between the thickness of the coating layer 56 and the thickness of the gate insulating film 74 can be controlled by adjusting the relationship between the crystallinity and impurity concentration of the fixed electrode 52 and the substrate 10. Note that the covering layer 56 and the gate insulating film 74 may be formed using a CVD method or a sputtering method. Thereafter, the coating layer 5
6, the movable electrode 54 and the gate electrode 75 are formed on the gate insulating film 74. The movable electrode 54 and the gate electrode 75 are formed by, for example, a CVD method, a sputtering method, and a patterning such as a photolithography technique and an etching technique. The movable electrode 54 and the gate electrode 75 may be formed at the same time or as separate steps. Further, the wiring portion 22 may be formed simultaneously with the formation of the movable electrode 54 and the gate electrode 75. In this example, the wiring portions 22 and 32 are formed simultaneously with the formation of the movable electrode 54 and the gate electrode 75.

次に、可動電極５４及びゲート電極７５に不純物を注入する。これにより、可動電極５４及びゲート電極７５に対して導電性を付与することができる。注入される不純物としては、例えば、リン（Ｐ）やボロン（Ｂ）が挙げられる。また、不純物を活性化するための熱処理を行ってもよい。なお、可動電極５４及びゲート電極７５に不純物を注入する工程は、パターニングする工程の前に行ってもよい。   Next, impurities are implanted into the movable electrode 54 and the gate electrode 75. Thereby, conductivity can be imparted to the movable electrode 54 and the gate electrode 75. Examples of the implanted impurity include phosphorus (P) and boron (B). Further, heat treatment for activating the impurities may be performed. Note that the step of injecting impurities into the movable electrode 54 and the gate electrode 75 may be performed before the patterning step.

次に、基板１０の第２領域Ａ２に所定の不純物を注入して、ソース又はドレイン領域７８の一部を形成する。次いでＣＶＤ法、ドライエッチング法などによって、サイドウォール７６を形成する。次に、サイドウォール７６をマスクとして、所定の不純物を注入して、ソース又はドレイン領域７８を形成する。これらの工程により、基板１０の第２領域Ａ２にトランジスター７２が形成される。この例では、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成しているが、他の構造のトランジスター７２を形成してもよい。   Next, a predetermined impurity is implanted into the second region A <b> 2 of the substrate 10 to form part of the source or drain region 78. Next, the sidewall 76 is formed by CVD, dry etching, or the like. Next, using the sidewall 76 as a mask, a predetermined impurity is implanted to form a source or drain region 78. Through these steps, the transistor 72 is formed in the second region A2 of the substrate 10. In this example, a lightly doped drain (LDD) structure is formed, but a transistor 72 having another structure may be formed.

次に、図１４に示すように、層間絶縁層８０を形成する。層間絶縁層８０は、例えば、ＣＶＤ法や塗布（スピンコート）法等により形成される。層間絶縁層８０を形成した後に、層間絶縁層８０の表面を平坦化する処理を行ってもよい。   Next, as shown in FIG. 14, an interlayer insulating layer 80 is formed. The interlayer insulating layer 80 is formed by, for example, a CVD method or a coating (spin coating) method. After the interlayer insulating layer 80 is formed, a process for planarizing the surface of the interlayer insulating layer 80 may be performed.

次に、図１５に示すように、配線部２２及び配線部３２上に第１壁２０及び第２壁３０を形成する。第１壁２０及び第２壁３０は、例えば、層間絶縁層８０をパターニングして層間絶縁層８０を貫通する溝を形成し、その溝にＷ若しくはＣｕ又はそれらとの合金を埋め込むことによって形成される。次に、層間絶縁層８０、回路部７０の配線２６、必要に応じて配線部２２を形成する。この例では、配線部２２，３２を形成しているが、これは必須の工程ではなく、例えば、次の工程で形成する第１壁２０及び第２壁３０を、前の工程で形成した第１壁２０及び第２壁３０又は配線部２２，３２に連続させるように形成してもよい。層間絶縁層８０は、上述と同様の工程で形成され、図には層間絶縁層８０は一体化して描いてある。そして、再度同様にして、図１６に示すように、配線部２２上に第１壁２０及び第２壁３０、並びに回路部７０のビア２８を形成する。層間絶縁層８０を形成した後に、層間絶縁層８０の表面を平坦化する処理を行ってもよい。   Next, as shown in FIG. 15, the first wall 20 and the second wall 30 are formed on the wiring part 22 and the wiring part 32. The first wall 20 and the second wall 30 are formed by, for example, patterning the interlayer insulating layer 80 to form a groove penetrating the interlayer insulating layer 80 and embedding W or Cu or an alloy thereof in the groove. The Next, the interlayer insulating layer 80, the wiring 26 of the circuit unit 70, and the wiring unit 22 as necessary are formed. In this example, the wiring portions 22 and 32 are formed, but this is not an essential process. For example, the first wall 20 and the second wall 30 formed in the next process are formed in the previous process. You may form so that it may continue to the 1st wall 20 and the 2nd wall 30, or the wiring parts 22 and 32. FIG. The interlayer insulating layer 80 is formed by the same process as described above, and the interlayer insulating layer 80 is depicted integrally in the drawing. Then, similarly, as shown in FIG. 16, the first wall 20 and the second wall 30 and the via 28 of the circuit unit 70 are formed on the wiring unit 22. After the interlayer insulating layer 80 is formed, a process for planarizing the surface of the interlayer insulating layer 80 may be performed.

ここで、複数の第２壁３０、第３壁６０、及び第４壁９０を形成するには、層間絶縁層８０をパターニングする際のマスクパターンを適宜変更して行うことができる。また、第３壁６０及び第４壁９０が下地層１２から蓋体４０まで連続しない場合には、層間絶縁層８０を形成する工程と、層間絶縁層８０をパターニングする工程を組み合わせ、適宜マスクパターンを変更することにより第３壁６０及び第４壁９０を形成することができる。   Here, in order to form the plurality of second walls 30, the third walls 60, and the fourth walls 90, it is possible to appropriately change a mask pattern when patterning the interlayer insulating layer 80. When the third wall 60 and the fourth wall 90 are not continuous from the foundation layer 12 to the lid body 40, a mask pattern is appropriately combined by combining the step of forming the interlayer insulating layer 80 and the step of patterning the interlayer insulating layer 80. The third wall 60 and the fourth wall 90 can be formed by changing the above.

次に、蓋体４０の第１層４４及び回路部７０のパッド４８を形成する。第１層４４及びパッド４８は、上述の配線２６と同様にして形成される。なお、第１層４４及びパッド４８は、同一工程で形成されてもよいし、別工程で形成されてもよい。また、第１層４４並びに第１壁２０及び第２壁３０は、一体的に形成されてもよい。また、配線２６、ビア２８、及びパッド４８は、配線部２２、第１壁２０及び第１層４４を形成する工程と同一工程で形成すると、製造工程の共通化により、製造工程の簡略化を図ることができる。図１７及び図１８では、パッド４８と蓋体４０とを同一工程で形成する例を示しており、図１
７に示すように、ＣＶＤ法又はスパッタ法により第１層４４ａを形成した後、図１８に示すように、マスクＭ１をマスクとしてパターニングすることによりパッド４８と蓋体４０の第１層４４とが形成される様子を示している。 Next, the first layer 44 of the lid 40 and the pad 48 of the circuit unit 70 are formed. The first layer 44 and the pad 48 are formed in the same manner as the wiring 26 described above. Note that the first layer 44 and the pad 48 may be formed in the same process or may be formed in different processes. Further, the first layer 44, the first wall 20, and the second wall 30 may be integrally formed. Further, if the wiring 26, the via 28, and the pad 48 are formed in the same process as the process of forming the wiring part 22, the first wall 20, and the first layer 44, the manufacturing process can be simplified by sharing the manufacturing process. Can be planned. 17 and 18 show an example in which the pad 48 and the lid 40 are formed in the same process.
As shown in FIG. 7, after the first layer 44a is formed by CVD or sputtering, the pad 48 and the first layer 44 of the lid 40 are formed by patterning using the mask M1 as a mask as shown in FIG. It shows how it is formed.

次に、層間絶縁層８０上及びパッド４８上に、蓋体４０の平面視における空洞１に対応する領域を避けて絶縁層８２を形成する。絶縁層８２は、例えば、スパッタ法やＣＶＤ法などにより成膜した後、フォトリソグラフィー技術及びエッチング技術によるパターニングによって形成される。必要に応じて、シンターなどの熱処理を行ってもよい。その後、図１９に示すように、フォトリソグラフィー技術及びエッチング技術によって、マスクＭ２を用いて、第１層４４をパターニングし、空洞１となる領域に連通する貫通孔４２を形成する。   Next, an insulating layer 82 is formed on the interlayer insulating layer 80 and the pad 48 while avoiding a region corresponding to the cavity 1 in the plan view of the lid 40. The insulating layer 82 is formed, for example, by patterning using a photolithography technique and an etching technique after being formed by a sputtering method, a CVD method, or the like. If necessary, heat treatment such as sintering may be performed. After that, as shown in FIG. 19, the first layer 44 is patterned by using a mask M <b> 2 by a photolithography technique and an etching technique to form a through hole 42 that communicates with a region that becomes the cavity 1.

次いで、図２０に示すように、貫通孔４２にエッチング液又はエッチングガスを通して、空洞１となる領域に存在する層間絶縁層８０及び被覆層５６を除去し、空洞１を形成する（本明細書ではこの工程をリリース工程ということがある。）。リリース工程は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムの混合液）などを用いたウェットエッチング、フッ化水素系のガスなどを用いたドライエッチングなどにより行うことができる。第１壁２０は、リリース工程においてエッチングされない材料で形成されることにより、空洞１が第１壁２０の外側へ拡がることを防止することができる。また、下地層１２は、エッチングストッパー層として機能することができる。この工程を経ることにより、基板１０の第１領域Ａ１に機能素子５０が形成される。   Next, as illustrated in FIG. 20, an etching solution or an etching gas is passed through the through-hole 42 to remove the interlayer insulating layer 80 and the coating layer 56 existing in the region to be the cavity 1, thereby forming the cavity 1 (in this specification, This process is sometimes called the release process.) The release process is performed, for example, by wet etching using hydrofluoric acid or buffered hydrofluoric acid (mixed liquid of hydrofluoric acid and ammonium fluoride), dry etching using a hydrogen fluoride-based gas, or the like. Can do. By forming the first wall 20 from a material that is not etched in the release process, the cavity 1 can be prevented from expanding to the outside of the first wall 20. Further, the underlayer 12 can function as an etching stopper layer. Through this step, the functional element 50 is formed in the first region A1 of the substrate 10.

また、当該リリース工程においては、少なくとも絶縁層８２が、マスクＭ２によってマスクされた状態で行ってもよい（図１９参照）。その後、必要に応じて空洞１を洗浄する。洗浄は、例えば、イソプロピルアルコール（ＩＰＡ）や水によって行うことができる。   In the release process, at least the insulating layer 82 may be masked by the mask M2 (see FIG. 19). Thereafter, the cavity 1 is washed as necessary. Cleaning can be performed with, for example, isopropyl alcohol (IPA) or water.

そして、図２１に示すように、第１層４４上に第２層４６ａを形成する。第２層４６ａは、例えば、スパッタ法、ＣＶＤ法などの気相成長法により形成される。第２層４６ａは、気相成長法により形成されることにより、貫通孔４２を封止することができる。また、気相成長法により形成されることにより、空洞１内を減圧状態のまま封止することもできる。そして、フォトリソグラフィー技術及びエッチング技術によって第２層４６ａをパターニングし、図１及び図２に示すような形状の第２層４６を形成し、蓋体４０を形成することができる。   Then, as shown in FIG. 21, the second layer 46 a is formed on the first layer 44. The second layer 46a is formed by, for example, a vapor phase growth method such as a sputtering method or a CVD method. The second layer 46a can seal the through hole 42 by being formed by a vapor phase growth method. Moreover, the inside of the cavity 1 can be sealed in a reduced pressure state by being formed by a vapor phase growth method. Then, the second layer 46a is patterned by a photolithography technique and an etching technique to form the second layer 46 having a shape as shown in FIGS. 1 and 2, and the lid body 40 can be formed.

その後、必要に応じて第２領域Ａ２のパッド４８等との電気的接続をするために、図２２に示すような、マスクＭ３を用いて絶縁層８２をエッチングする工程などを行ってもよい。以上例示した工程により、電子装置１００を製造することができる。また、同様にして、上述の第２実施形態、第３実施形態の電子装置１１０、電子装置１２０を製造することができる。   Thereafter, a step of etching the insulating layer 82 using a mask M3 as shown in FIG. 22 or the like may be performed as necessary to make electrical connection with the pad 48 or the like in the second region A2. The electronic device 100 can be manufactured by the processes exemplified above. Similarly, the electronic device 110 and the electronic device 120 of the second embodiment and the third embodiment described above can be manufactured.

本実施形態の電子装置の製造方法によれば、機能素子５０が小型でかつ堅牢な空洞１内に配置されることにより高い信頼性が確保された電子装置を製造することができる。また、本実施形態の電子装置の製造方法によれば、第１壁２０及び第２壁３０が形成された状態で空洞１内をエッチングするので、エッチング時におけるエッチャントが、空洞１以外の領域に漏れ出すことを抑制することができる。すなわち、エッチャントが第１壁２０の外側に漏れ出しても、第２壁３０によってエッチャントの更なる漏れ出しを防ぐことができ、製造歩留まりを向上させることができる。   According to the method for manufacturing an electronic device of this embodiment, an electronic device in which high reliability is ensured can be manufactured by disposing the functional element 50 in the small and robust cavity 1. Further, according to the method for manufacturing the electronic device of the present embodiment, the inside of the cavity 1 is etched in a state where the first wall 20 and the second wall 30 are formed, so that the etchant during etching is in a region other than the cavity 1. Leakage can be suppressed. That is, even if the etchant leaks to the outside of the first wall 20, the second wall 30 can prevent the etchant from leaking further, and the manufacturing yield can be improved.

上述の製造方法の例では、第３壁６０、第４壁９０がいずれも基板１０に対して垂直に形成される場合を示した。しかし、第３壁６０及び第４壁９０が基板１０に対して平行に
形成される場合や、第４実施形態で述べた第５壁９２を形成する場合には、図２３に示すような、ダマシン法を適用することができる。すなわち、図２３に示すように、まず、符号Ａの厚みまで層間絶縁層８０を形成し、第１壁２０、第２壁３０及び第５壁９２の形状をパターニングによって形成し、Ｗ又はＣｕ若しくはそれらの合金を埋め込み、必要に応じてＣＭＰ（化学機械研磨）を行う。次に符号Ｂの厚みまで層間絶縁層８０を形成し、第１壁２０、第２壁３０及び第５壁９２の形状をパターニングによって形成し、Ｗ又はＣｕ若しくはそれらの合金を埋め込み、必要に応じてＣＭＰを行う。これらの工程を適宜繰り返すことによって、例えば第４実施形態で述べた第５壁９２などの基板１０に対して平行な壁を形成することができる。また、これらの工程の繰り返し回数は特に制限はなく、設計に応じた回数繰り返すことで所望の構造を形成することができる。 In the example of the manufacturing method described above, the case where both the third wall 60 and the fourth wall 90 are formed perpendicular to the substrate 10 has been described. However, when the third wall 60 and the fourth wall 90 are formed in parallel to the substrate 10, or when the fifth wall 92 described in the fourth embodiment is formed, as shown in FIG. Damascene method can be applied. That is, as shown in FIG. 23, first, the interlayer insulating layer 80 is formed to the thickness of the symbol A, the shapes of the first wall 20, the second wall 30, and the fifth wall 92 are formed by patterning, and W, Cu or These alloys are embedded, and CMP (chemical mechanical polishing) is performed as necessary. Next, an interlayer insulating layer 80 is formed up to the thickness of symbol B, the shapes of the first wall 20, the second wall 30, and the fifth wall 92 are formed by patterning, embedded with W or Cu or their alloys, if necessary CMP is performed. By repeating these steps as appropriate, for example, a wall parallel to the substrate 10 such as the fifth wall 92 described in the fourth embodiment can be formed. The number of repetitions of these steps is not particularly limited, and a desired structure can be formed by repeating the number of times according to the design.

なお、本発明において、特定の部材Ａの上（または下）に特定の部材Ｂを配置する（または形成する）というとき、部材Ａの上（または下）に直接部材Ｂが配置される（または形成される）態様に限定されず、本発明の作用効果を阻害しない範囲で、部材Ａの上（または下）に、他の部材を介して部材Ｂが配置される（または形成される）態様を含む。   In the present invention, when the specific member B is arranged (or formed) on (or below) the specific member A, the member B is directly arranged on (or below) the member A (or Form in which the member B is arranged (or formed) via another member on (or below) the member A as long as it is not limited to the form) and does not impair the effects of the present invention. including.

本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes substantially the same configuration (for example, a configuration having the same function, method and result, or a configuration having the same purpose and effect) as the configuration described in the embodiment. In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. In addition, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

１…空洞、１０…基板、１２…下地層、２０…第１壁、２２…配線部、２４…壁部、２６…配線、２８…ビア、３０…第２壁，３２…配線部、３４…壁部、４０…蓋体、４２…貫通孔、４４…第１層、４６…第２層、４８…パッド、５０…機能素子、５２…固定電極、５４…可動電極、５５…配線、５６…被覆層、６０…第３壁、６２…区画、７０…回路部、７２…トランジスター、７４…ゲート絶縁膜、７５…ゲート電極、７６…サイドウォール、７８…ソース又はドレイン領域、８０…層間絶縁層、８２…絶縁層、９０…第４壁、９２…第５壁、１００，１１０，１２０，１３０…電子装置、Ａ１…第１領域、Ａ２…第２領域、
Ｍ１，Ｍ２，Ｍ３…マスク DESCRIPTION OF SYMBOLS 1 ... Cavity, 10 ... Board | substrate, 12 ... Underlayer, 20 ... 1st wall, 22 ... Wiring part, 24 ... Wall part, 26 ... Wiring, 28 ... Via, 30 ... 2nd wall, 32 ... Wiring part, 34 ... Wall part, 40 ... Lid, 42 ... Through hole, 44 ... First layer, 46 ... Second layer, 48 ... Pad, 50 ... Functional element, 52 ... Fixed electrode, 54 ... Movable electrode, 55 ... Wiring, 56 ... Cover layer, 60 ... third wall, 62 ... partition, 70 ... circuit portion, 72 ... transistor, 74 ... gate insulating film, 75 ... gate electrode, 76 ... side wall, 78 ... source or drain region, 80 ... interlayer insulating layer , 82 ... insulating layer, 90 ... fourth wall, 92 ... fifth wall, 100, 110, 120, 130 ... electronic device, A1 ... first region, A2 ... second region,
M1, M2, M3 ... Mask

Claims (8)

基板と、
前記基板上に配置され、空洞を形成する第１壁と、
前記空洞に対して、前記第１壁の外側に、前記第１壁と間隔を有して配置された第２壁と、
前記第１壁上に配置され、前記空洞を覆う蓋体と、
前記空洞内に配置された機能素子と、
を含む、電子装置。 A substrate,
A first wall disposed on the substrate and forming a cavity;
A second wall disposed on the outside of the first wall with respect to the cavity and spaced from the first wall;
A lid disposed on the first wall and covering the cavity;
A functional element disposed in the cavity;
Including electronic devices. 請求項１において、
前記第１壁及び前記第２壁を繋ぐ第３壁を有する、電子装置。 In claim 1,
An electronic device having a third wall connecting the first wall and the second wall. 請求項２において、
前記第１壁及び前記第２壁の間に区画が形成された、電子装置。 In claim 2,
An electronic device in which a partition is formed between the first wall and the second wall. 請求項３において、
前記区画は、前記第１壁に沿って複数形成された、電子装置。 In claim 3,
An electronic device, wherein a plurality of the sections are formed along the first wall. 請求項１ないし請求項４のいずれか１項において、
前記基板に配置されたトランジスターをさらに含み、
前記第１壁は、前記空洞の中心と、前記トランジスターの間に配置された、電子装置。 In any one of Claims 1 thru | or 4,
Further comprising a transistor disposed on the substrate;
The first wall is an electronic device disposed between the center of the cavity and the transistor. 請求項１ないし請求項５のいずれか１項において、
前記第３壁の材質は、Ｗ若しくはＣｕ又はそれらとの合金である、電子装置。 In any one of Claims 1 thru | or 5,
The material of the third wall is an electronic device made of W, Cu, or an alloy thereof. 請求項１ないし請求項６において、
前記第１壁及び前記第２壁の材質は、Ｗ若しくはＣｕ又はそれらとの合金である、電子装置。 In claims 1 to 6,
The electronic device, wherein the material of the first wall and the second wall is W, Cu, or an alloy thereof. 基板の第１領域に機能素子を形成する工程と、
前記基板の第２領域に、トランジスターを形成する工程と、
前記トランジスター及び前記機能素子を覆う層間絶縁層を形成する工程と、
前記層間絶縁層に、前記機能素子を囲む第１壁、及び前記第１壁と間隔を有して配置された第２壁を形成する工程と、
前記層間絶縁層を覆い、前記第１壁と接続する蓋体を形成する工程と、
前記第１領域の前記蓋体に貫通孔を形成する工程と、
前記貫通孔を通じて、前記第１壁に囲まれた前記層間絶縁層をエッチングして除去し、前記機能素子が収容された空洞を形成する工程と、
を含む、電子装置の製造方法。 Forming a functional element in a first region of the substrate;
Forming a transistor in the second region of the substrate;
Forming an interlayer insulating layer covering the transistor and the functional element;
Forming a first wall surrounding the functional element in the interlayer insulating layer, and a second wall disposed with a distance from the first wall;
Covering the interlayer insulating layer and forming a lid connected to the first wall;
Forming a through hole in the lid of the first region;
Etching and removing the interlayer insulating layer surrounded by the first wall through the through-hole to form a cavity containing the functional element;
A method for manufacturing an electronic device, comprising:
JP2012274427A 2012-12-17 2012-12-17 Electronic apparatus and manufacturing method of the same Pending JP2014120598A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012274427A JP2014120598A (en) 2012-12-17 2012-12-17 Electronic apparatus and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012274427A JP2014120598A (en) 2012-12-17 2012-12-17 Electronic apparatus and manufacturing method of the same

Publications (1)

Publication Number Publication Date
JP2014120598A true JP2014120598A (en) 2014-06-30

Family

ID=51175196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012274427A Pending JP2014120598A (en) 2012-12-17 2012-12-17 Electronic apparatus and manufacturing method of the same

Country Status (1)

Country Link
JP (1) JP2014120598A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016203366A (en) * 2015-04-17 2016-12-08 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Method for manufacturing microelectromechanical structures in a layer sequence and a corresponding electronic component having a microelectromechanical structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016203366A (en) * 2015-04-17 2016-12-08 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ Method for manufacturing microelectromechanical structures in a layer sequence and a corresponding electronic component having a microelectromechanical structure

Similar Documents

Publication Publication Date Title
JP4908202B2 (en) Micro electromechanical device and sealing method and manufacturing method thereof
US7994594B2 (en) Electronic device, resonator, oscillator and method for manufacturing electronic device
JP2014086447A (en) Electronic apparatus and manufacturing method of the same
US9371223B2 (en) MEMS device and fabrication method
JP4386086B2 (en) Electronic device and manufacturing method thereof
US8796845B2 (en) Electronic device covered by multiple layers and method for manufacturing electronic device
US8994127B2 (en) Method of fabricating isolating semiconductor structures using a layout of trenches and openings
CN104053105A (en) Semiconductor Devices and Methods of Forming Thereof
US9194882B2 (en) Inertial and pressure sensors on single chip
JP4722999B2 (en) Microelectronic assembly and manufacturing method thereof
US9190954B2 (en) Electronic device, method for producing the same, and oscillator
JP2009105411A (en) Electronic device, and manufacturing method thereof
JP2011218463A (en) Method for manufacturing electronic device
CN104817052B (en) Micro-electro-mechanical systems element and its manufacturing method
JP2014120598A (en) Electronic apparatus and manufacturing method of the same
US20170081173A1 (en) Mems devices and methods of manufacturing the same
JP2014192798A (en) Electronic device, method of manufacturing the same, and oscillator
JP2010166620A (en) Electronic device, resonator, oscillator, and method for manufacturing electronic device
US8481401B2 (en) Component having a through-contact
KR101471190B1 (en) Method of manufacturing Mems structure
JP2008100325A (en) Mems and semiconductor composite circuit, and method of manufacturing the same
JP2009078315A (en) Sealing structure and its manufacturing method
JP2015145037A (en) Mems element and method for manufacturing the same
JP2016022550A (en) Semiconductor device, and manufacturing method thereof
JP6269113B2 (en) MEMS device and manufacturing method thereof

Legal Events

Date Code Title Description
RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20140619