JP2014120582A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that allows obtaining excellent characteristics and heat dissipation, and achieving low coat and downsizing.SOLUTION: A semiconductor device includes: an input terminal 12; an output terminal 14; a die pad 10 disposed in a region between the input terminal 12 and the output terminal 14; a semiconductor chip 18 disposed in the region between the input terminal 12 and the output terminal 14 on the die pad 10; a matching circuit component 16 disposed in a region between the input terminal 12 and the semiconductor chip 18 and electrically connected to the input terminal 12 and the semiconductor chip 18; and a bonding wire 24 directly connecting an output pad 18a of the semiconductor chip 18 and the output terminal 14. The distance between the semiconductor chip 18 and the output terminal 14 is equal to or more than the distance between the input terminal 12 and the semiconductor chip 18, and a region between the semiconductor chip 18 and the output terminal 14 on the die pad 10 is a region on which a circuit component is not mounted.

Description

本発明は半導体装置に関する。   The present invention relates to a semiconductor device.

近年、携帯電話などの無線通信システムにおいて電力の高出力化が望まれている。これに伴い、例えば基地局の電力増幅器などの電子装置に使用される半導体装置にはより高出力化が要求されている。従来から、ＬＤＭＯＳ（Laterally Diffused MOS）が使用されていた。半導体装置の小型化のため窒化物半導体を含む半導体装置も使用されている。良好な特性を得るために、入力インピーダンス及び出力インピーダンスの整合を行うことが求められる。また半導体装置の動作に伴う発熱により温度が上昇する。温度上昇により半導体装置の特性が劣化するため、放熱性も重要である。電子装置には低コスト化及び小型化が求められる。特許文献１には、入力回路基板及び出力回路基板を備える発明が記載されている。   In recent years, high power output is desired in wireless communication systems such as mobile phones. Along with this, higher output is required for semiconductor devices used in electronic devices such as power amplifiers of base stations, for example. Conventionally, LDMOS (Laterally Diffused MOS) has been used. A semiconductor device including a nitride semiconductor is also used to reduce the size of the semiconductor device. In order to obtain good characteristics, matching of input impedance and output impedance is required. Further, the temperature rises due to heat generated by the operation of the semiconductor device. Since the characteristics of the semiconductor device are deteriorated by the temperature rise, heat dissipation is also important. Electronic devices are required to be reduced in cost and size. Patent Document 1 describes an invention including an input circuit board and an output circuit board.

特開２０１０−１８６９６５号公報JP 2010-186965 A

しかし、インピーダンス整合のための整合回路が大型化及び複雑化することがある。この結果、電子装置の低コスト化及び小型化が困難となる。本願発明は、上記課題に鑑み、良好な特性及び放熱性を得ることができ、低コスト化及び小型化可能な半導体装置を提供することを目的とする。   However, the matching circuit for impedance matching may be increased in size and complexity. As a result, it is difficult to reduce the cost and size of the electronic device. In view of the above problems, an object of the present invention is to provide a semiconductor device that can obtain favorable characteristics and heat dissipation and can be reduced in cost and size.

本発明は、入力端子と、出力端子と、前記入力端子と前記出力端子との間の領域に配置された実装基板と、前記実装基板上の前記入力端子と前記出力端子との間の領域に配置された半導体チップと、前記入力端子と前記半導体チップとの間の領域に配置されるとともに、前記入力端子と前記半導体チップとに電気的に接続されてなる回路部品と、前記半導体チップの出力パッドと、前記出力端子とを直接に接続する第１ボンディングワイヤと、を具備し、前記半導体チップと前記出力端子との距離は、前記入力端子と前記半導体チップとの距離以上であり、かつ前記実装基板上の前記半導体チップと前記出力端子の間の領域は、回路部品が搭載されない領域であるである。   The present invention provides an input terminal, an output terminal, a mounting substrate disposed in a region between the input terminal and the output terminal, and a region between the input terminal and the output terminal on the mounting substrate. A semiconductor chip disposed, a circuit component disposed in a region between the input terminal and the semiconductor chip, and electrically connected to the input terminal and the semiconductor chip, and an output of the semiconductor chip A pad and a first bonding wire that directly connects the output terminal; and a distance between the semiconductor chip and the output terminal is equal to or greater than a distance between the input terminal and the semiconductor chip; and A region between the semiconductor chip and the output terminal on the mounting substrate is a region where no circuit component is mounted.

上記構成において、複数の前記半導体チップが、前記実装基板上に配置されている構成とすることができる。   The said structure WHEREIN: The said some semiconductor chip can be set as the structure arrange | positioned on the said mounting substrate.

上記構成において、前記出力端子は、前記半導体装置の外部の整合回路と接続される構成とすることができる。   In the above configuration, the output terminal may be connected to a matching circuit outside the semiconductor device.

上記構成において、前記実装基板は金属により形成されている構成とすることができる。   The said structure WHEREIN: The said mounting board | substrate can be set as the structure currently formed with the metal.

上記構成において、前記出力端子は、前記半導体装置の外部の整合回路と接続される構成とすることができる。   In the above configuration, the output terminal may be connected to a matching circuit outside the semiconductor device.

上記構成において、前記第１ボンディングワイヤの長さは１．５ｍｍ以上である構成とすることができる。   The said structure WHEREIN: The length of the said 1st bonding wire can be set as the structure which is 1.5 mm or more.

上記構成において、前記実装基板の一辺の長さは３ｍｍ以上である構成とすることができる。   The said structure WHEREIN: The length of the one side of the said mounting board | substrate can be set as the structure which is 3 mm or more.

本発明によれば、良好な特性及び放熱性を得ることができ、低コスト化及び小型化可能な半導体装置を提供することが可能となる。   According to the present invention, it is possible to provide a semiconductor device that can obtain good characteristics and heat dissipation and can be reduced in cost and size.

図１（ａ）は実施例１に係る半導体装置を例示する平面図である。図１（ｂ）は半導体装置を例示する断面図である。図１（ｃ）はＨＥＭＴを例示する断面図である。FIG. 1A is a plan view illustrating a semiconductor device according to the first embodiment. FIG. 1B is a cross-sectional view illustrating a semiconductor device. FIG. 1C is a cross-sectional view illustrating a HEMT. 図２（ａ）は比較例１に係る半導体装置を例示する断面図である。図２（ｂ）は比較例２に係る半導体装置を例示する断面図である。FIG. 2A is a cross-sectional view illustrating a semiconductor device according to Comparative Example 1. FIG. 2B is a cross-sectional view illustrating a semiconductor device according to Comparative Example 2. 図３（ａ）は半導体装置の等価回路を例示する回路図である。図３（ｂ）は実施例１における出力インピーダンスの整合を例示するスミスチャートである。FIG. 3A is a circuit diagram illustrating an equivalent circuit of the semiconductor device. FIG. 3B is a Smith chart illustrating output impedance matching in the first embodiment. 図４（ａ）は半導体装置の等価回路を例示する回路図である。図４（ｂ）は比較例１における出力インピーダンスの整合を例示するスミスチャートである。FIG. 4A is a circuit diagram illustrating an equivalent circuit of the semiconductor device. FIG. 4B is a Smith chart illustrating output impedance matching in the first comparative example. 図５（ａ）及び図５（ｂ）は半導体装置を用いたＥ級パワーアンプを例示する回路図である。FIGS. 5A and 5B are circuit diagrams illustrating class E power amplifiers using a semiconductor device. 図６は実施例２に係る半導体装置を例示する平面図である。FIG. 6 is a plan view illustrating a semiconductor device according to the second embodiment.

本発明の実施例について説明する。   Examples of the present invention will be described.

実施例１は出力側のボンディングワイヤを長くする例である。図１（ａ）は実施例１に係る半導体装置１００を例示する平面図である。図１（ｂ）は半導体装置１００を例示する断面図であり、図１（ａ）の線Ａ−Ａに沿った断面を図示している。   Example 1 is an example in which the bonding wire on the output side is lengthened. FIG. 1A is a plan view illustrating a semiconductor device 100 according to the first embodiment. FIG. 1B is a cross-sectional view illustrating the semiconductor device 100, and shows a cross section taken along line AA in FIG.

図１（ａ）及び図１（ｂ）に示すように、半導体装置１００は、パッケージ１１、整合回路部品１６及び半導体チップ１８を有する。パッケージ１１は、ダイパッド１０（実装基板）、入力端子１２ａ〜１２ｃ、及び出力端子１４ａ〜１４ｃを含む。半導体チップ１８は、入力端子１２ａに入力される高周波信号を増幅するアンプとして機能する。増幅された高周波信号は出力端子１４ａから出力される。   As shown in FIGS. 1A and 1B, the semiconductor device 100 includes a package 11, a matching circuit component 16, and a semiconductor chip 18. The package 11 includes a die pad 10 (mounting substrate), input terminals 12a to 12c, and output terminals 14a to 14c. The semiconductor chip 18 functions as an amplifier that amplifies the high-frequency signal input to the input terminal 12a. The amplified high frequency signal is output from the output terminal 14a.

ダイパッド１０は入力端子１２ａと出力端子１４ａとの間に設けられている。整合回路部品１６及び半導体チップ１８は、導電性を有する接着剤２６によりダイパッド１０の上面に搭載されている。整合回路部品１６は、入力端子１２ａと半導体チップ１８との間に位置する。図１（ｂ）に示すように、整合回路部品１６は、基板１６ａ、基板１６ａの上面に設けられた電極のパターン１６ｂ、及び図示しない裏面電極パターンを備え、キャパシタとして機能する。基板１６ａは例えばアルミナ（Ａｌ２Ｏ３）などの絶縁体により形成されている。パターン１６ｂは例えば金（Ａｕ）などの金属により形成されている。整合回路部品１６は、その表面にインダクタのパターンを備える構造でもよい。このような整合回路部品１６は、基板１６ａのような平面部材が採用され、半導体装置１００の内部において所定の面積を占有する。半導体チップ１８は、入力パッド１８ａ及び出力パッド１８ｂを含む。また半導体チップ１８には後述するＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が形成されている。入力端子１２ｂ及び１２ｃは入力端子１２ａの両側に設けられている。出力端子１４ｂ及び１４ｃは出力端子１４ａの両側に設けられている。入力端子１２ｂ及び１２ｃ、出力端子１４ｂ及び１４ｃについては後述する。 The die pad 10 is provided between the input terminal 12a and the output terminal 14a. The matching circuit component 16 and the semiconductor chip 18 are mounted on the upper surface of the die pad 10 with a conductive adhesive 26. The matching circuit component 16 is located between the input terminal 12 a and the semiconductor chip 18. As shown in FIG. 1B, the matching circuit component 16 includes a substrate 16a, an electrode pattern 16b provided on the upper surface of the substrate 16a, and a back electrode pattern (not shown), and functions as a capacitor. The substrate 16a is formed of an insulator such as alumina (Al 2 O 3 ). The pattern 16b is formed of a metal such as gold (Au). The matching circuit component 16 may have a structure having an inductor pattern on the surface thereof. The matching circuit component 16 employs a planar member such as the substrate 16 a and occupies a predetermined area inside the semiconductor device 100. The semiconductor chip 18 includes an input pad 18a and an output pad 18b. The semiconductor chip 18 is formed with a HEMT (High Electron Mobility Transistor) which will be described later. The input terminals 12b and 12c are provided on both sides of the input terminal 12a. The output terminals 14b and 14c are provided on both sides of the output terminal 14a. The input terminals 12b and 12c and the output terminals 14b and 14c will be described later.

入力端子１２ａとパターン１６ｂとはボンディングワイヤ（第２ボンディングワイヤ）２０により、電気的に接続されている。パターン１６ｂと入力パッド１８ａとはボンディングワイヤ２２により電気的に接続されている。出力パッド１８ｂと出力端子１４ａとはボンディングワイヤ２４（第１ボンディングワイヤ）により電気的に接続されている。半導体チップ１８の下面に設けられた不図示の接地パッドは、ダイパッド１０と接続されている。ボンディングワイヤ２０、２２及び２４は例えばＡｕなどの金属により形成されている。封止部２８は整合回路部品１６及び半導体チップ１８を封止する。ダイパッド１０、入力端子１２ａ及び出力端子１４ａは、例えば銅（Ｃｕ）とモリブデン（Ｍｏ）との積層構造、及びＣｕを主成分とする合金など、金属により形成されている。接着剤２６は例えば銀（Ａｇ）などの導電体を主成分とする。封止部２８は例えばエポキシ樹脂などの樹脂により形成されている。整合回路部品１６及びボンディングワイヤ２０は入力インピーダンスを整合する。   The input terminal 12 a and the pattern 16 b are electrically connected by a bonding wire (second bonding wire) 20. The pattern 16b and the input pad 18a are electrically connected by a bonding wire 22. The output pad 18b and the output terminal 14a are electrically connected by a bonding wire 24 (first bonding wire). A ground pad (not shown) provided on the lower surface of the semiconductor chip 18 is connected to the die pad 10. The bonding wires 20, 22 and 24 are made of a metal such as Au. The sealing unit 28 seals the matching circuit component 16 and the semiconductor chip 18. The die pad 10, the input terminal 12a, and the output terminal 14a are made of metal such as a laminated structure of copper (Cu) and molybdenum (Mo), and an alloy containing Cu as a main component. The adhesive 26 is mainly composed of a conductor such as silver (Ag). The sealing portion 28 is formed of a resin such as an epoxy resin, for example. The matching circuit component 16 and the bonding wire 20 match the input impedance.

入力端子１２ａと出力端子１４ａとが並ぶ方向（図１（ａ）の上下方向）における、半導体チップ１８の長さＸ１は例えば０．５ｍｍである。半導体チップ１８の図１（ａ）における横方向の一辺は例えば０．８ｍｍである。整合回路部品１６の長さＸ２は例えば０．８５ｍｍである。ダイパッド１０の入力端子１２ａ側の端部から、半導体チップ１８の入力端子１２ａ側の端部までの距離Ｘ３は例えば１．５ｍｍである。半導体チップ１８の出力端子１４ａ側の端部から、ダイパッド１０の出力端子１４ａ側の端部までの距離Ｘ４は例えば１．６ｍｍである。半導体チップ１８から整合回路部品１６までの距離Ｘ５は例えば０．３ｍｍである。ダイパッド１０の他の一辺は例えば５．３ｍｍである。ダイパッド１０の面積は、例えば半導体チップ１８の面積に対し１０倍以上である。ボンディングワイヤ２０の長さは例えば１ｍｍである。ボンディングワイヤ２２の長さは例えば１ｍｍである。ボンディングワイヤ２４の長さは例えば２ｍｍである。１本のボンディングワイヤの直径は例えば２５μｍである。   The length X1 of the semiconductor chip 18 in the direction in which the input terminal 12a and the output terminal 14a are arranged (the vertical direction in FIG. 1A) is, for example, 0.5 mm. One side of the semiconductor chip 18 in the horizontal direction in FIG. 1A is, for example, 0.8 mm. The length X2 of the matching circuit component 16 is, for example, 0.85 mm. A distance X3 from the end of the die pad 10 on the input terminal 12a side to the end of the semiconductor chip 18 on the input terminal 12a side is, for example, 1.5 mm. The distance X4 from the end of the semiconductor chip 18 on the output terminal 14a side to the end of the die pad 10 on the output terminal 14a side is, for example, 1.6 mm. The distance X5 from the semiconductor chip 18 to the matching circuit component 16 is, for example, 0.3 mm. The other side of the die pad 10 is, for example, 5.3 mm. The area of the die pad 10 is, for example, 10 times or more the area of the semiconductor chip 18. The length of the bonding wire 20 is 1 mm, for example. The length of the bonding wire 22 is 1 mm, for example. The length of the bonding wire 24 is 2 mm, for example. The diameter of one bonding wire is, for example, 25 μm.

図１（ｃ）はＨＥＭＴ１９を例示する断面図である。図１（ｃ）に示すように、ＨＥＭＴ１９では、下から順に基板３０、チャネル層３２、電子供給層３４、キャップ層３６、及び絶縁層３８が積層されている。キャップ層３６の上面にゲート電極４０が設けられている。電子供給層３４の上面にソース電極４２及びドレイン電極４４が設けられている。ＨＥＭＴ１９は半導体チップ１８に含まれる。ゲート電極４０は不図示の配線により入力パッド１８ａと電気的に接続されている。ソース電極４２は不図示のビア配線などにより、ダイパッド１０と電気的に接続されている。ドレイン電極４４は出力パッド１８ｂと電気的に接続されている。基板３０は例えば炭化シリコン（ＳｉＣ）、チャネル層３２及びキャップ層３６は例えば窒化ガリウム（ＧａＮ）、電子供給層３４は例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、絶縁層３８は例えば窒化シリコン（ＳｉＮ）により形成されている。ソース電極４２及びドレイン電極４４は、電子供給層３４に近い方からチタン層及びアルミニウム層（Ｔｉ／Ａｌ）を積層したオーミック電極である。ゲート電極４０は、キャップ層３６に近い方から例えばニッケル層及び金層（Ｎｉ／Ａｕ）を積層した電極である。チャネル層３２と電子供給層３４との界面には二次元電子ガス３３が発生する。ＨＥＭＴ１９を含む半導体チップ１８の動作電力は例えば２０Ｗである。   FIG. 1C is a cross-sectional view illustrating the HEMT 19. As shown in FIG. 1C, in the HEMT 19, a substrate 30, a channel layer 32, an electron supply layer 34, a cap layer 36, and an insulating layer 38 are laminated in order from the bottom. A gate electrode 40 is provided on the upper surface of the cap layer 36. A source electrode 42 and a drain electrode 44 are provided on the upper surface of the electron supply layer 34. The HEMT 19 is included in the semiconductor chip 18. The gate electrode 40 is electrically connected to the input pad 18a by a wiring (not shown). The source electrode 42 is electrically connected to the die pad 10 by via wiring (not shown). The drain electrode 44 is electrically connected to the output pad 18b. The substrate 30 is made of, for example, silicon carbide (SiC), the channel layer 32 and the cap layer 36 are made of, for example, gallium nitride (GaN), the electron supply layer 34 is made of, for example, aluminum gallium nitride (AlGaN), and the insulating layer 38 is made of, for example, silicon nitride (SiN). Has been. The source electrode 42 and the drain electrode 44 are ohmic electrodes in which a titanium layer and an aluminum layer (Ti / Al) are stacked from the side closer to the electron supply layer 34. The gate electrode 40 is an electrode in which, for example, a nickel layer and a gold layer (Ni / Au) are stacked from the side closer to the cap layer 36. A two-dimensional electron gas 33 is generated at the interface between the channel layer 32 and the electron supply layer 34. The operating power of the semiconductor chip 18 including the HEMT 19 is 20 W, for example.

実施例１によれば、距離Ｘ３と同等又はＸ３以上の距離Ｘ４を確保することにより、ダイパッド１０が大きくなる。距離Ｘ４の領域は、整合回路部品１６が搭載される距離Ｘ３の領域以上の大きさを有し、かつキャパシタなどの整合回路部品が搭載されていない。つまり距離Ｘ４の領域は整合回路が搭載されないスペースとなる。このように、図１（ａ）ではダイパッド１０を大きくすることで、放熱経路が大きくなり、放熱性が高まる。熱の発生による半導体装置１００の特性の劣化は抑制される。さらに、ボンディングワイヤ２４を長くすることができるため、ボンディングワイヤ２４のインダクタンス成分が大きくなる。ボンディングワイヤ２４が出力インピーダンスの整合に寄与することができる。従って、半導体装置１００を含む電子部品の低コスト化・小型化が可能となり、かつ特性が改善する。以下、比較例と比較し説明する。   According to the first embodiment, the die pad 10 is enlarged by securing a distance X4 that is equal to or greater than the distance X3. The region of the distance X4 has a size larger than the region of the distance X3 where the matching circuit component 16 is mounted, and no matching circuit component such as a capacitor is mounted. That is, the region of the distance X4 is a space where no matching circuit is mounted. As described above, in FIG. 1A, by increasing the die pad 10, the heat dissipation path is increased and the heat dissipation performance is improved. Degradation of the characteristics of the semiconductor device 100 due to heat generation is suppressed. Furthermore, since the bonding wire 24 can be lengthened, the inductance component of the bonding wire 24 is increased. The bonding wire 24 can contribute to output impedance matching. Accordingly, the electronic components including the semiconductor device 100 can be reduced in cost and size, and the characteristics are improved. Hereinafter, a description will be given in comparison with a comparative example.

図２（ａ）は比較例１に係る半導体装置１００Ｒを例示する断面図である。図２（ａ）に示すように、半導体チップ１８の出力端子１４ａ側の端部と、ダイパッド１０の出力端子１４ａ側の端部との距離Ｘ４ａは、実施例１における対応する距離Ｘ４より小さい。つまり、実施例１と比較して、比較例１におけるダイパッド１０は小さい。このため、放熱性が悪化する。半導体チップ１８の動作に伴う発熱により、半導体装置１００Ｒの特性が悪化する。またダイパッド１０が小さいため、ボンディングワイヤ２４は実施例１と比べ短くなる。従って出力インピーダンスを整合するために半導体装置１００Ｒの外部に整合回路を接続する。整合回路は大型かつ高価であるため、半導体装置１００Ｒを含む電子部品が大型化及び高コスト化する。   FIG. 2A is a cross-sectional view illustrating a semiconductor device 100R according to the first comparative example. As shown in FIG. 2A, the distance X4a between the end of the semiconductor chip 18 on the output terminal 14a side and the end of the die pad 10 on the output terminal 14a side is smaller than the corresponding distance X4 in the first embodiment. That is, compared with Example 1, the die pad 10 in Comparative Example 1 is small. For this reason, heat dissipation deteriorates. Due to the heat generated by the operation of the semiconductor chip 18, the characteristics of the semiconductor device 100R deteriorate. Further, since the die pad 10 is small, the bonding wire 24 is shorter than that in the first embodiment. Therefore, a matching circuit is connected outside the semiconductor device 100R in order to match the output impedance. Since the matching circuit is large and expensive, an electronic component including the semiconductor device 100R is increased in size and cost.

図２（ｂ）は比較例２に係る半導体装置２００Ｒを例示する断面図である。図２（ｂ）に示すように、半導体チップ１８と出力端子１４ａとの間に整合回路部品２３が設けられている。比較例２における半導体チップ１８の出力端子１４ａ側の端部と、ダイパッド１０の出力端子１４ａ側の端部との距離Ｘ４ｂは、距離Ｘ４と同程度である。このため比較例２における放熱性は実施例１と同程度である。半導体チップ１８の出力パッド１８ｂ（図２（ｂ）では不図示）と整合回路部品２３が備えるパターン（不図示）とは、ボンディングワイヤ２５により電気的に接続されている。整合回路部品２３のパターンと、出力端子１４ａとは、ボンディングワイヤ２７により電気的に接続されている。整合回路部品１９によりインピーダンス整合が可能である。しかし、整合回路部品２３は高価であるため、半導体装置２００Ｒは半導体装置１００に比べ高コストである。   FIG. 2B is a cross-sectional view illustrating a semiconductor device 200R according to the second comparative example. As shown in FIG. 2B, a matching circuit component 23 is provided between the semiconductor chip 18 and the output terminal 14a. The distance X4b between the end of the semiconductor chip 18 on the output terminal 14a side and the end of the die pad 10 on the output terminal 14a side in Comparative Example 2 is approximately the same as the distance X4. For this reason, the heat dissipation in Comparative Example 2 is comparable to that in Example 1. An output pad 18b (not shown in FIG. 2B) of the semiconductor chip 18 and a pattern (not shown) provided in the matching circuit component 23 are electrically connected by a bonding wire 25. The pattern of the matching circuit component 23 and the output terminal 14 a are electrically connected by a bonding wire 27. Impedance matching is possible by the matching circuit component 19. However, since the matching circuit component 23 is expensive, the semiconductor device 200R is more expensive than the semiconductor device 100.

実施例１と比較例１について等価回路を用いて説明する。図３（ａ）は半導体装置１００の等価回路を例示する回路図である。   Example 1 and Comparative Example 1 will be described using an equivalent circuit. FIG. 3A is a circuit diagram illustrating an equivalent circuit of the semiconductor device 100.

図３（ａ）に示すように、入力端子ＩｎとＨＥＭＴ１９のゲート電極との間に、入力端子Ｉｎに近い側からインダクタＬ１及びＬ２が直列に接続されている。ＨＥＭＴ１９のドレイン電極と出力端子Ｏｕｔとの間にインダクタＬ３が直列に接続されている。Ｉｎ〜Ｌ１間にキャパシタＣ１の一端、Ｌ１〜Ｌ２間にキャパシタＣ２の一端、Ｌ２〜ＨＥＭＴ１９間にキャパシタＣ３の一端が接続されている。ＨＥＭＴ１９〜Ｌ３間にキャパシタＣ４の一端、Ｌ３〜Ｏｕｔ間にキャパシタＣ５の一端が接続されている。ＨＥＭＴ１９のソース電極、及びキャパシタＣ１〜Ｃ５の他端は接地されている。出力端子Ｏｕｔには整合回路４６が接続されている。   As shown in FIG. 3A, inductors L1 and L2 are connected in series between the input terminal In and the gate electrode of the HEMT 19 from the side close to the input terminal In. An inductor L3 is connected in series between the drain electrode of the HEMT 19 and the output terminal Out. One end of the capacitor C1 is connected between In and L1, one end of the capacitor C2 is connected between L1 and L2, and one end of the capacitor C3 is connected between L2 and HEMT19. One end of a capacitor C4 is connected between HEMTs 19 to L3, and one end of a capacitor C5 is connected between L3 and Out. The source electrode of the HEMT 19 and the other ends of the capacitors C1 to C5 are grounded. A matching circuit 46 is connected to the output terminal Out.

入力端子Ｉｎは図１（ａ）及び図１（ｂ）に示した入力端子１２ａに対応する。キャパシタＣ１は入力端子１２ａの寄生容量である。キャパシタＣ２は整合回路部品１６により生成される。インダクタＬ１はボンディングワイヤ２０、インダクタＬ２はボンディングワイヤ２２により生成される。キャパシタＣ３は半導体チップ１８のゲート電極の寄生容量であり、キャパシタＣ４はドレイン電極の寄生容量である。つまりＨＥＭＴ１９、キャパシタＣ３及びＣ４は半導体チップ１８に含まれる。インダクタＬ３はボンディングワイヤ２４により生成される。出力端子Ｏｕｔは出力端子１４ａに対応し、キャパシタＣ５は出力端子１４ａの寄生容量である。   The input terminal In corresponds to the input terminal 12a shown in FIGS. 1 (a) and 1 (b). The capacitor C1 is a parasitic capacitance of the input terminal 12a. The capacitor C2 is generated by the matching circuit component 16. The inductor L1 is generated by the bonding wire 20 and the inductor L2 is generated by the bonding wire 22. The capacitor C3 is a parasitic capacitance of the gate electrode of the semiconductor chip 18, and the capacitor C4 is a parasitic capacitance of the drain electrode. That is, the HEMT 19 and the capacitors C3 and C4 are included in the semiconductor chip 18. The inductor L3 is generated by the bonding wire 24. The output terminal Out corresponds to the output terminal 14a, and the capacitor C5 is a parasitic capacitance of the output terminal 14a.

図３（ｂ）は実施例１における出力インピーダンスの整合を例示するスミスチャートである。黒丸Ａ１は所望する出力インピーダンス（例えば５０Ω）を表す。黒丸Ａ２はＨＥＭＴ１９の出力端（図１（ａ）及び図１（ｂ）の出力パッド１８ｂ）、黒丸Ａ３はインダクタＬ３（ボンディングワイヤ２４）の出力端子Ｏｕｔ側、黒丸Ａ４は出力端子Ｏｕｔ、それぞれにおける出力インピーダンスを表す。   FIG. 3B is a Smith chart illustrating output impedance matching in the first embodiment. A black circle A1 represents a desired output impedance (for example, 50Ω). The black circle A2 is the output end of the HEMT 19 (the output pad 18b in FIGS. 1A and 1B), the black circle A3 is the output terminal Out side of the inductor L3 (bonding wire 24), and the black circle A4 is the output terminal Out. Represents output impedance.

図３（ｂ）に示すように、出力インピーダンスは、インダクタＬ３によりＡ２からＡ３、キャパシタＣ５によりＡ３からＡ４にシフトする。つまり出力インピーダンスはＡ１が表す所望の値に近付く。整合回路４６は出力インピーダンスをＡ２からＡ１にシフトさせる機能を有していればよい。これにより所望の出力インピーダンスが得られ、良好な特性が得られる。整合回路４６の構成は簡単になり、かつ小型化可能である。また整合回路４６における信号の損失は抑制される。   As shown in FIG. 3B, the output impedance is shifted from A2 to A3 by the inductor L3 and from A3 to A4 by the capacitor C5. That is, the output impedance approaches the desired value represented by A1. The matching circuit 46 only needs to have a function of shifting the output impedance from A2 to A1. As a result, a desired output impedance can be obtained and good characteristics can be obtained. The configuration of the matching circuit 46 is simplified and can be miniaturized. Further, signal loss in the matching circuit 46 is suppressed.

図４（ａ）は半導体装置１００Ｒの等価回路を例示する回路図である。図４（ａ）に示すように、ＨＥＭＴ１９〜Ｏｕｔ間にインダクタＬ３が接続されていない。これは、図２（ａ）に示すようにボンディングワイヤ２４が短いため、インダクタンス成分をほとんど有しないことによる。   FIG. 4A is a circuit diagram illustrating an equivalent circuit of the semiconductor device 100R. As shown in FIG. 4A, the inductor L3 is not connected between the HEMTs 19 to Out. This is because the bonding wire 24 is short as shown in FIG.

図４（ｂ）は比較例１における出力インピーダンスの整合を例示するスミスチャートである。黒丸Ａ５は出力端子Ｏｕｔにおける出力インピーダンスを表す。図４（ｂ）に示すように、出力インピーダンスは、キャパシタＣ５によりＡ２からＡ５にシフトする。つまり出力インピーダンスはＡ１が表す所望の値から遠ざかる。整合回路４６は出力インピーダンスをＡ５からＡ１にシフトさせる。従って、整合回路４６の構成は複雑になり、かつ大型化する。このため整合回路４６における信号の損失は増大する。   FIG. 4B is a Smith chart illustrating output impedance matching in the first comparative example. A black circle A5 represents the output impedance at the output terminal Out. As shown in FIG. 4B, the output impedance is shifted from A2 to A5 by the capacitor C5. That is, the output impedance moves away from the desired value represented by A1. The matching circuit 46 shifts the output impedance from A5 to A1. Therefore, the configuration of the matching circuit 46 becomes complicated and increases in size. For this reason, the loss of the signal in the matching circuit 46 increases.

次に半導体装置１００をＥ級パワーアンプに用いる例を説明する。図５（ａ）は半導体装置１００を用いたＥ級パワーアンプ１１０を例示する回路図である。   Next, an example in which the semiconductor device 100 is used for a class E power amplifier will be described. FIG. 5A is a circuit diagram illustrating a class E power amplifier 110 using the semiconductor device 100.

図５（ａ）においても、図３（ａ）と同様にＨＥＭＴ１９のドレイン電極にインダクタＬ３及びキャパシタＣ４が接続されている。ＨＥＭＴ１９、インダクタＬ１〜Ｌ３及びキャパシタＣ１〜Ｃ４は半導体装置１００に含まれる。キャパシタＣ６及びＣ７、インダクタＬ４及び抵抗Ｒ１は半導体装置１００の外部から接続される。ＨＥＭＴ１９のドレイン電極と抵抗Ｒ１の一端との間に、インダクタＬ３及びキャパシタＣ６が直列に接続されている。Ｌ３〜Ｃ６間にはインダクタＬ４の一端、及びキャパシタＣ７の一端が接続されている。インダクタＬ４の他端は電源Ｖｄｃに接続されている。キャパシタＣ７の他端はＨＥＭＴ１９のソース電極と抵抗Ｒ１の他端との間に接続されている。インダクタＬ３とキャパシタＣ７とは共振回路Ｒｅｓ１を形成する。キャパシタＣ６は信号のＤＣ（Direct Current：直流）成分をカットする。ボンディングワイヤ２４がインダクタＬ３として機能するため、寄生容量を抑制し、かつＥ級パワーアンプ１１０を小型化することができる。またインダクタＬ３は高いＱを有するため、共振回路Ｒｅｓ１の共振特性が改善する。従って、小型で高効率なＥ級パワーアンプ１１０を得ることができる。   Also in FIG. 5A, the inductor L3 and the capacitor C4 are connected to the drain electrode of the HEMT 19 as in FIG. The HEMT 19, the inductors L1 to L3, and the capacitors C1 to C4 are included in the semiconductor device 100. The capacitors C6 and C7, the inductor L4, and the resistor R1 are connected from the outside of the semiconductor device 100. An inductor L3 and a capacitor C6 are connected in series between the drain electrode of the HEMT 19 and one end of the resistor R1. One end of an inductor L4 and one end of a capacitor C7 are connected between L3 and C6. The other end of the inductor L4 is connected to the power supply Vdc. The other end of the capacitor C7 is connected between the source electrode of the HEMT 19 and the other end of the resistor R1. The inductor L3 and the capacitor C7 form a resonance circuit Res1. The capacitor C6 cuts a DC (Direct Current) component of the signal. Since the bonding wire 24 functions as the inductor L3, parasitic capacitance can be suppressed and the class E power amplifier 110 can be downsized. Further, since the inductor L3 has a high Q, the resonance characteristics of the resonance circuit Res1 are improved. Therefore, a small and highly efficient class E power amplifier 110 can be obtained.

図５（ｂ）は半導体装置１００Ｒを用いたＥ級パワーアンプ１１０Ｒを例示する回路図である。図５（ｂ）に示すように、インダクタＬ５は半導体装置１００Ｒの外部に接続される。例えばチップインダクタをインダクタＬ５とすることができる。このため、インダクタＬ５による寄生容量が大きくなる。またインダクタＬ５は、インダクタＬ４よりＱが低い。このため、共振特性が悪化する。インダクタＬ５としてＱの高い空芯インダクタを用いることができる。しかし、空芯インダクタは不要な電磁波を発生させる。このためＥ級パワーアンプ１１０Ｒの受信感度が低下し、周辺の回路に影響を及ぼす。   FIG. 5B is a circuit diagram illustrating a class E power amplifier 110R using the semiconductor device 100R. As shown in FIG. 5B, the inductor L5 is connected to the outside of the semiconductor device 100R. For example, the chip inductor can be an inductor L5. For this reason, the parasitic capacitance by the inductor L5 becomes large. The inductor L5 has a lower Q than the inductor L4. For this reason, the resonance characteristics deteriorate. An air core inductor having a high Q can be used as the inductor L5. However, an air core inductor generates unnecessary electromagnetic waves. For this reason, the reception sensitivity of the class E power amplifier 110R is lowered, which affects peripheral circuits.

ボンディングワイヤ２４は、出力パッド１８ｂと出力端子１４ａとを直接に接続する。つまり出力パッド１８ｂと出力端子１４ａとの間には部品が接続されない。このためボンディングワイヤ２４が長くなり、ボンディングワイヤ２４のインダクタンス成分を高くすることができる。例えば整合回路部品１６を半導体装置１００の外部に出してもよい。しかし、入力端子１２ａと半導体チップ１８とを接続するボンディングワイヤが長くなり、インダクタンス成分が大きくなる。この結果、インピーダンス整合を適切にとることが難しく、半導体装置１００の特性が劣化する。整合回路部品１６は半導体装置１００に含まれることが好ましい。   The bonding wire 24 directly connects the output pad 18b and the output terminal 14a. That is, no component is connected between the output pad 18b and the output terminal 14a. For this reason, the bonding wire 24 becomes long, and the inductance component of the bonding wire 24 can be increased. For example, the matching circuit component 16 may be provided outside the semiconductor device 100. However, the bonding wire connecting the input terminal 12a and the semiconductor chip 18 becomes long and the inductance component becomes large. As a result, it is difficult to properly perform impedance matching, and the characteristics of the semiconductor device 100 deteriorate. The matching circuit component 16 is preferably included in the semiconductor device 100.

ボンディングワイヤに大きな電流が流れると、ジュール熱が増大し、ボンディングワイヤが溶断することがある。特に、長いボンディングワイヤは大きなジュール熱が発生し溶断しやすい。例えば半導体チップ１８はＬＤＭＯＳ（Lateral Diffused MOS：横方向拡散ＭＯＳ）を備えてもよい。ＬＤＭＯＳを用いる場合、例えばＶｄｓ＝２８Ｖとする。出力電力を高めるために、ゲート幅を大きくし電流を増大させる。しかし電流の増大によりジュール熱が大きくなり、溶断が起こりやすくなる。図１（ｃ）のように、半導体チップ１８がＨＥＭＴ１９（ＧａＮ−ＨＥＭＴ）を備えてもよい。例えばＧａＮ−ＨＥＭＴはＬＤＭＯＳと比較して耐圧が高いため、例えばＶｄｓ＝５０Ｖとすることができる。このため、例えばＬＤＭＯＳの場合と同じ出力電力を得る場合、電流を小さくすることができる。従ってジュール熱が小さくなり、溶断が抑制される。実施例１のようにダイパッド１０を大きくすることで放熱性が高まる。従って、溶断はより効果的に抑制される。   When a large current flows through the bonding wire, Joule heat increases and the bonding wire may melt. In particular, a long bonding wire generates large Joule heat and is likely to melt. For example, the semiconductor chip 18 may include an LDMOS (Lateral Diffused MOS). When using an LDMOS, for example, Vds = 28V. In order to increase the output power, the gate width is increased to increase the current. However, an increase in current increases Joule heat, and fusing tends to occur. As shown in FIG. 1C, the semiconductor chip 18 may include a HEMT 19 (GaN-HEMT). For example, since GaN-HEMT has a higher breakdown voltage than LDMOS, Vds = 50V can be set, for example. For this reason, for example, when the same output power as in the case of LDMOS is obtained, the current can be reduced. Therefore, Joule heat is reduced and fusing is suppressed. As in the first embodiment, increasing the die pad 10 increases heat dissipation. Therefore, fusing is more effectively suppressed.

ボンディングワイヤ２２の本数は、入力パッド１８ａの数に応じて定まる。入力パッド１８ａは半導体チップ１８のゲート幅に応じて定めればよい。例えばゲート幅を大きくすることにより、半導体チップ１８の出力電力を高めることができる。ボンディングワイヤ２４の本数は、出力パッド１８ｂの数及び出力電流に応じて定めることができる。   The number of bonding wires 22 is determined according to the number of input pads 18a. The input pad 18 a may be determined according to the gate width of the semiconductor chip 18. For example, the output power of the semiconductor chip 18 can be increased by increasing the gate width. The number of bonding wires 24 can be determined according to the number of output pads 18b and the output current.

寸法は変更可能である。長さＸ２は長さＸ１より大きければよい。距離Ｘ４は距離Ｘ３以上で、長さＸ１及びＸ２より大きく、かつＸ４＞Ｘ２＋Ｘ５であればよい。放熱性を高めかつインピーダンス整合を適切にとるためである。出力インピーダンスを整合させるためには、ボンディングワイヤ２４は十分な長さを有することが好ましい。ボンディングワイヤ２４はボンディングワイヤ２２より長く、例えば１．５ｍｍ以上３ｍｍ以下である。ボンディングワイヤ２４の長さは例えば、１ｍｍ以上、１．３ｍｍ以上、１．７ｍｍ以上又は２ｍｍ以上でもよい。放熱性を高めるためには、ダイパッド１０が大きいことが好ましい。ダイパッド１０の一辺の長さ（図１（ａ）のＸ１＋Ｘ３＋Ｘ４）は例えば３ｍｍ以上５ｍｍ以下である。ダイパッド１０の一辺の長さは例えば２ｍｍ以上、２．５ｍｍ以上、３．５ｍｍ以上、又は４ｍｍ以上でもよい。   The dimensions can be changed. The length X2 only needs to be larger than the length X1. The distance X4 should be greater than or equal to the distance X3, greater than the lengths X1 and X2, and X4> X2 + X5. This is because heat dissipation is improved and impedance matching is appropriately taken. In order to match the output impedance, the bonding wire 24 preferably has a sufficient length. The bonding wire 24 is longer than the bonding wire 22, for example, 1.5 mm or more and 3 mm or less. The length of the bonding wire 24 may be, for example, 1 mm or more, 1.3 mm or more, 1.7 mm or more, or 2 mm or more. In order to improve heat dissipation, it is preferable that the die pad 10 is large. The length of one side of the die pad 10 (X1 + X3 + X4 in FIG. 1A) is, for example, 3 mm or more and 5 mm or less. The length of one side of the die pad 10 may be, for example, 2 mm or more, 2.5 mm or more, 3.5 mm or more, or 4 mm or more.

放熱性を高めるために、ダイパッド１０は金属により形成されていることが好ましい。また放熱性及びソース電極４２とダイパッド１０との接続を確保するため、接着剤２６は金属を含有していることが好ましい。   In order to improve heat dissipation, the die pad 10 is preferably formed of metal. Moreover, in order to ensure heat dissipation and the connection between the source electrode 42 and the die pad 10, the adhesive 26 preferably contains a metal.

実施例２は複数の半導体チップ１８及び５２を備える例である。図６は実施例２に係る半導体装置２００を例示する平面図である。   The second embodiment is an example including a plurality of semiconductor chips 18 and 52. FIG. 6 is a plan view illustrating a semiconductor device 200 according to the second embodiment.

図６に示すように、ダイパッド１０上に、整合回路部品１６及び５０、並びに半導体チップ１８及び５２が搭載されている。パターン１６ｂは入力端子１２ｂと接続され、半導体チップ１８は出力端子１４ｂと接続されている。整合回路部品５０はベース部５０ａ及びパターン５０ｂを有する。半導体チップ５２にはＨＥＭＴが形成されており、入力パッド５２ａ及び出力パッド５２ｂを有する。入力端子１２ｃとパターン５０ｂとは、ボンディングワイヤ５４により接続されている。パターン５０ｂと入力パッド５２ａとは、ボンディングワイヤ５６により接続されている。出力パッド５２ｂと出力端子１４ｃとはボンディングワイヤ５８により接続されている。   As shown in FIG. 6, matching circuit components 16 and 50 and semiconductor chips 18 and 52 are mounted on the die pad 10. The pattern 16b is connected to the input terminal 12b, and the semiconductor chip 18 is connected to the output terminal 14b. The matching circuit component 50 has a base portion 50a and a pattern 50b. The semiconductor chip 52 is formed with a HEMT and has an input pad 52a and an output pad 52b. The input terminal 12c and the pattern 50b are connected by a bonding wire 54. The pattern 50b and the input pad 52a are connected by a bonding wire 56. The output pad 52b and the output terminal 14c are connected by a bonding wire 58.

半導体装置２００における寸法及び距離は、半導体装置１００と同じである。従って、ボンディングワイヤ２４及び５８のインダクタンス成分が大きく、出力インピーダンスの整合が可能である。ダイパッド１０が大きいため、放熱性が高くなる。半導体装置２００は２つの半導体チップ１８及び５２を有する。従って、半導体装置２００を差動プッシュプルアンプ及びドハティアンプとして用いることができる。また半導体装置２００における半導体チップ１８及び５２、整合回路部品１６及び５０における各寸法及び各距離は異なっていてもよい。また、どちらか一方のみが実施例１及び２に示したような構成を採ることもできる。半導体チップは３つ以上でもよい。   The dimensions and distance of the semiconductor device 200 are the same as those of the semiconductor device 100. Therefore, the inductance components of the bonding wires 24 and 58 are large, and the output impedance can be matched. Since the die pad 10 is large, heat dissipation is enhanced. The semiconductor device 200 has two semiconductor chips 18 and 52. Therefore, the semiconductor device 200 can be used as a differential push-pull amplifier and a Doherty amplifier. The dimensions and distances of the semiconductor chips 18 and 52 and the matching circuit components 16 and 50 in the semiconductor device 200 may be different. Further, only one of them can adopt the configuration as shown in the first and second embodiments. There may be three or more semiconductor chips.

半導体チップ１８はＨＥＭＴ以外のトランジスタを含んでもよい。上述のように、溶断を抑制し高出力を得るためには半導体チップ１８はＨＥＭＴを含むことが好ましい。ＨＥＭＴ１９は図１（ｃ）に示した以外の窒化物半導体を含んでもよい。窒化物半導体とは窒素（Ｎ）を含む半導体であり、例えば窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などである。ＨＥＭＴ１９は窒化物半導体以外に、ガリウム砒素（ＧａＡｓ）など砒素系の半導体を含んでもよい。   The semiconductor chip 18 may include a transistor other than the HEMT. As described above, in order to suppress fusing and obtain a high output, the semiconductor chip 18 preferably includes HEMT. The HEMT 19 may include a nitride semiconductor other than that shown in FIG. A nitride semiconductor is a semiconductor containing nitrogen (N), such as aluminum nitride (AlN), indium nitride (InN), indium gallium nitride (InGaN), indium aluminum nitride (InAlN), and aluminum indium gallium nitride (AlInGaN). Etc. The HEMT 19 may include an arsenic semiconductor such as gallium arsenide (GaAs) in addition to the nitride semiconductor.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０ ダイパッド
１１ パッケージ
１２ａ、１２ｂ、１２ｃ、Ｉｎ 入力端子
１４ａ、１４ｂ、１４ｃ、Ｏｕｔ 出力端子
１６、５０ 整合回路部品
１８、５２ 半導体チップ
１８ａ、５２ａ 入力パッド
１８ｂ、５２ｂ 出力パッド
１９ ＨＥＭＴ
２０、２２、２４、５４、５６、５８ ボンディングワイヤ
４６ 整合回路 DESCRIPTION OF SYMBOLS 10 Die pad 11 Package 12a, 12b, 12c, In input terminal 14a, 14b, 14c, Out output terminal 16, 50 Matching circuit component 18, 52 Semiconductor chip 18a, 52a Input pad 18b, 52b Output pad 19 HEMT
20, 22, 24, 54, 56, 58 Bonding wire 46 Matching circuit

Claims (6)

入力端子と、
出力端子と、
前記入力端子と前記出力端子との間の領域に配置された実装基板と、
前記実装基板上の前記入力端子と前記出力端子との間の領域に配置された半導体チップと、
前記入力端子と前記半導体チップとの間の領域に配置されるとともに、前記入力端子と前記半導体チップとに電気的に接続されてなる回路部品と、
前記半導体チップの出力パッドと、前記出力端子とを直接に接続する第１ボンディングワイヤと、を具備し、
前記半導体チップと前記出力端子との距離は、前記入力端子と前記半導体チップとの距離以上であり、かつ前記実装基板上の前記半導体チップと前記出力端子の間の領域は、回路部品が搭載されない領域であることを特徴とする半導体装置。 An input terminal;
An output terminal;
A mounting board disposed in a region between the input terminal and the output terminal;
A semiconductor chip disposed in a region between the input terminal and the output terminal on the mounting substrate;
A circuit component disposed in a region between the input terminal and the semiconductor chip and electrically connected to the input terminal and the semiconductor chip;
A first bonding wire that directly connects the output pad of the semiconductor chip and the output terminal;
The distance between the semiconductor chip and the output terminal is equal to or greater than the distance between the input terminal and the semiconductor chip, and a circuit component is not mounted in the region between the semiconductor chip and the output terminal on the mounting substrate. A semiconductor device which is a region. 複数の前記半導体チップが、前記実装基板上に配置されていることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the semiconductor chips are arranged on the mounting substrate. 前記出力端子は、前記半導体装置の外部の整合回路と接続されることを特徴とする請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein the output terminal is connected to a matching circuit outside the semiconductor device. 前記実装基板は金属により形成されていることを特徴とする請求項１から３いずれか一項記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the mounting substrate is made of metal. 前記第１ボンディングワイヤの長さは１．５ｍｍ以上であることを特徴とする請求項１から４いずれか一項記載の半導体装置。   The length of the said 1st bonding wire is 1.5 mm or more, The semiconductor device as described in any one of Claim 1 to 4 characterized by the above-mentioned. 前記実装基板の一辺の長さは３ｍｍ以上であることを特徴とする請求項１から５いずれか一項記載の半導体装置。   6. The semiconductor device according to claim 1, wherein a length of one side of the mounting substrate is 3 mm or more.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059650A (en) * 2015-09-16 2017-03-23 三菱電機株式会社 amplifier
WO2019106909A1 (en) * 2017-11-30 2019-06-06 ソニーセミコンダクタソリューションズ株式会社 High frequency amplifier, electronic device, and communication device
CN111788680A (en) * 2018-01-18 2020-10-16 维尔塞特公司 Modular power amplifier device and architecture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124745A (en) * 1982-12-30 1984-07-18 Fujitsu Ltd Semiconductor device
JPS6173352A (en) * 1984-09-18 1986-04-15 Toshiba Corp Microwave fet amplifier
JPH01296702A (en) * 1988-05-25 1989-11-30 Hitachi Ltd Semiconductor package
JPH0228350A (en) * 1988-06-10 1990-01-30 Nec Yamagata Ltd High frequency semiconductor device
JP2001230640A (en) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124745A (en) * 1982-12-30 1984-07-18 Fujitsu Ltd Semiconductor device
JPS6173352A (en) * 1984-09-18 1986-04-15 Toshiba Corp Microwave fet amplifier
JPH01296702A (en) * 1988-05-25 1989-11-30 Hitachi Ltd Semiconductor package
JPH0228350A (en) * 1988-06-10 1990-01-30 Nec Yamagata Ltd High frequency semiconductor device
JP2001230640A (en) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017059650A (en) * 2015-09-16 2017-03-23 三菱電機株式会社 amplifier
WO2019106909A1 (en) * 2017-11-30 2019-06-06 ソニーセミコンダクタソリューションズ株式会社 High frequency amplifier, electronic device, and communication device
US11336241B2 (en) 2017-11-30 2022-05-17 Sony Semiconductor Solutions Corporation High-frequency amplifier, electronic device, and communication device
CN111788680A (en) * 2018-01-18 2020-10-16 维尔塞特公司 Modular power amplifier device and architecture
JP2021511722A (en) * 2018-01-18 2021-05-06 ヴィアサット, インコーポレイテッドViaSat, Inc. Modular power amplifier device and architecture
US11967937B2 (en) 2018-01-18 2024-04-23 Viasat, Inc. Modularized power amplifier devices and architectures
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