JP2014106339A - Drive circuit device - Google Patents

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貴史 田畑
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Abstract

PROBLEM TO BE SOLVED: To shorten the set ring time of a DAC(Digital/Analog Converter) without increasing a chip size.SOLUTION: A drive circuit device 100 for generating a drive signal for driving a video display device in accordance with an input video signal includes: a precharge circuit 151 for inputting a bit signal of l bits (l is an integer which is 2 or more) corresponding to the video signal, and for outputting a signal indicating a gradation level which is equal to or more than a gradation level whose generation is desired on the basis of the bit signal; and a digital/analog conversion circuit 17 for performing the analog conversion of the signal output by the precharge circuit 151, and for precharging a voltage value indicating the gradation level which is equal to or more than the desired gradation level, and for dropping a voltage, and for outputting a drive signal having the voltage value indicating the desired gradation level.

Description

本発明は、駆動回路装置に関する。   The present invention relates to a drive circuit device.

近年、表示装置として液晶パネルを利用した液晶表示装置が用いられている。液晶表示装置等の反転駆動パネルでは、共通電圧(Vcom)に対して正極側(H側)に表示画素を充電する処理と、負極側(L側)に表示画素を充電する処理とを時間的に交互に行う。そのため、表示ドライバは同じ階調入力に対して、選択的にH側の出力とL側の出力とを行う必要がある。H側出力とL側出力とは出力極性が異なるだけで、共通電圧に対して対称の電圧値であるため、出力回路の構成も対称になる。   In recent years, a liquid crystal display device using a liquid crystal panel is used as a display device. In an inversion driving panel such as a liquid crystal display device, a process of charging a display pixel on the positive electrode side (H side) and a process of charging a display pixel on the negative electrode side (L side) with respect to a common voltage (Vcom) are temporally performed. Alternately. Therefore, the display driver needs to selectively perform H-side output and L-side output for the same gradation input. The H-side output and the L-side output differ only in output polarity and are symmetrical voltage values with respect to the common voltage, so that the configuration of the output circuit is also symmetric.

図5は、表示駆動ドライバの概略構成ブロックの配置イメージ図である。図を簡素化するためH側出力に関係する構成だけを図示している。表示ドライバには、ガンマ供給電圧VGMH_1〜VGMH_Nが供給される。H側ガンマ回路は、ラダー抵抗で構成されている。H側ガンマ回路は、供給されたガンマ供給電圧VGMH_1〜VGMH_Nからラダー抵抗による分圧で階調レベルVH_00〜VH_FFを生成する。階調レベルVH_00〜VH_FFはH側DAC_1〜DAC_2nに供給される。各階調レベルは2n個のDAC(Digital Analog Converter:デジタルアナログ変換)回路内に設けられた選択スイッチが接続されることになる。H側DACは表示データに従い、VH_00〜VH_FFのうち1つの階調を選択する。選択された階調レベルは、バッファアンプ回路によりインピーダンス変換され、出力SWを経由して、出力端子S1_o〜S2n_oから出力される。   FIG. 5 is an arrangement image diagram of a schematic configuration block of the display drive driver. In order to simplify the drawing, only the configuration related to the H-side output is shown. The display driver is supplied with gamma supply voltages VGMH_1 to VGMH_N. The H-side gamma circuit is configured with a ladder resistor. The H-side gamma circuit generates gradation levels VH_00 to VH_FF by dividing the supplied gamma supply voltages VGMH_1 to VGMH_N by a ladder resistor. The gradation levels VH_00 to VH_FF are supplied to the H-side DAC_1 to DAC_2n. Each gradation level is connected to a selection switch provided in 2n DAC (Digital Analog Converter) circuits. The H-side DAC selects one gradation from VH_00 to VH_FF according to the display data. The selected gradation level is impedance-converted by the buffer amplifier circuit, and is output from the output terminals S1_o to S2n_o via the output SW.

各ブロックの配置において、チップの中央部にガンマ回路が配置される。DAC回路はガンマ回路に対して上下に配置される。なお上下に配置されるDAC回路の数は、ほぼ同数となるように配置される。ここで、ガンマ回路からDAC回路に配線される階調レベル配線は上下方向に非常に長い配線となる。   In the arrangement of each block, a gamma circuit is arranged at the center of the chip. The DAC circuit is arranged above and below the gamma circuit. Note that the number of DAC circuits arranged above and below is approximately the same. Here, the gradation level wiring wired from the gamma circuit to the DAC circuit is a very long wiring in the vertical direction.

図6は、1440出力の表示ドライバにおいて、ガンマ供給電圧端子からs1_Oのバッファアンプの入力端子までの各部の抵抗成分の一例を示す図である。図6の(1)はガンマ電圧供給端子VGMHからH側ガンマ回路出力までの抵抗値、(2)はH側ガンマ回路出力までの抵抗からH側DAC_1の入力までの抵抗値、(3)はH側DAC_1の抵抗値、(4)はH側DAC_1の出力からバッファアンプ1の入力端子までの抵抗値である。   FIG. 6 is a diagram illustrating an example of a resistance component of each part from the gamma supply voltage terminal to the input terminal of the s1_O buffer amplifier in the 1440-output display driver. In FIG. 6, (1) is a resistance value from the gamma voltage supply terminal VGMH to the H side gamma circuit output, (2) is a resistance value from the H side gamma circuit output to the input of the H side DAC_1, and (3) is The resistance value of the H-side DAC_1, (4) is the resistance value from the output of the H-side DAC_1 to the input terminal of the buffer amplifier 1.

ここで、CASE1は階調レベルVH_FEのようにH側ガンマ回路内のラダー抵抗を通過して生成する階調レベルを、H側DAC_1が選択する場合の抵抗値である。CASE2はCASE1の条件かつ(2)の階調レベル配線の抵抗値を下げるため抵抗幅を2倍とした場合の抵抗である。CASE3は階調レベルVH_FFのようにガンマ供給電圧がそのまま階調レベルとなる場合の抵抗値である。CASE4はCASE3の条件かつ(2)の階調レベル配線の抵抗値を下げるため配線幅を2倍とした場合の抵抗である。   Here, CASE1 is a resistance value when the H-side DAC_1 selects a gradation level generated through the ladder resistor in the H-side gamma circuit, like the gradation level VH_FE. CASE2 is a resistance when the resistance width is doubled in order to lower the resistance value of the gradation level wiring of (2) under the conditions of CASE1. CASE3 is a resistance value when the gamma supply voltage is directly at the gradation level as in the gradation level VH_FF. CASE 4 is a resistance when the wiring width is doubled in order to lower the resistance value of the gradation level wiring of (2) under the conditions of CASE 3.

CASE1をみると(1)の部分が非常に大きいことがわかる。CASE3では(1)の抵抗がほとんどなくなっていることからもH側ガンマ回路内のラダー抵抗により生成された階調レベルの抵抗値は非常に大きいことがわかる。CASE2およびCASE4では(2)の部分が半減している。これは階調レベルの配線幅を2倍にして配線抵抗値を削減した効果である。   Looking at CASE1, it can be seen that the part (1) is very large. In CASE3, it can be seen that the resistance value of the gradation level generated by the ladder resistance in the H-side gamma circuit is very large because the resistance of (1) is almost lost. In CASE2 and CASE4, the part (2) is halved. This is an effect of reducing the wiring resistance value by doubling the wiring width at the gradation level.

また図7は、特許文献1にかかる関連するアナログ入力液晶駆動装置の構成図である。アンプの前段の回路は入力アナログ信号を保持するサンプルホールド回路であるが、現在主流のデジタル入力ドライバに置き換えると、この部分はDAC回路になる。DAC回路出力とプリチャージレベルVDD2とを切り替えるプリチャージ・スイッチはDACとバッファアンプとの間に設置する。プリチャージ・スイッチはプリチャージ制御信号・PRCにより制御される。信号・PRCはHのとき、プリチャージ・スイッチはONし、バッファアンプの入力端子にプリチャージレベルVDD2を供給する。   FIG. 7 is a configuration diagram of a related analog input liquid crystal driving device according to Patent Document 1. The circuit preceding the amplifier is a sample-and-hold circuit that holds an input analog signal. However, when replaced with a current mainstream digital input driver, this part becomes a DAC circuit. A precharge switch for switching between the DAC circuit output and the precharge level VDD2 is provided between the DAC and the buffer amplifier. The precharge switch is controlled by a precharge control signal PRC. When the signal PRC is H, the precharge switch is turned ON and the precharge level VDD2 is supplied to the input terminal of the buffer amplifier.

図8は、関連する駆動装置の動作タイミングチャートである。駆動装置は、表示期間の冒頭に設定されたプリチャージ期間(t0からt2)において、表示パネルを駆動する駆動アンプの入力のプリチャージフラグ・PRCをアクティブ(Hi)にし、DAC出力電圧をプリチャージレベルVDD2にプリチャージする。プリチャージフラグ・PRCが非アクティブ(t2以降)になるとDAC出力は所望の電圧(所望の階調レベル9AHに相当する電圧)VH_9Aを出力する。   FIG. 8 is an operation timing chart of the related driving device. In the precharge period (t0 to t2) set at the beginning of the display period, the driving device activates (Hi) the precharge flag / PRC of the input of the drive amplifier that drives the display panel, and precharges the DAC output voltage. Precharge to level VDD2. When the precharge flag PRC becomes inactive (after t2), the DAC output outputs a desired voltage (voltage corresponding to a desired gradation level 9AH) VH_9A.

特開2000−200069号公報Japanese Patent Laid-Open No. 2000-200069

ガンマ回路からバッファアンプ1の入力までの寄生容量をC、ガンマ回路からDACを通してバッファアンプ1の入力までの抵抗をRとする時、バッファアンプ1の入力信号のセットリング時間(バッファアンプ1の入力電圧が安定する時間)は、時定数τ=CRに比例する値であり、入力容量Cが一定値である。つまり、バッファアンプの入力信号のセットリング時間は、抵抗成分Rに比例する。そのため、バッファアンプの入力信号のセットリング時間を短くするには、図6に示したCASE2のように階調レベル配線幅を広くして配線抵抗を小さくすることが有効である。しかし、すべての階調レベルの配線幅を広くすると、表示ドライバのチップ面積が大きくなるという弊害が生じる。   When the parasitic capacitance from the gamma circuit to the input of the buffer amplifier 1 is C, and the resistance from the gamma circuit to the input of the buffer amplifier 1 through the DAC is R, the settling time of the input signal of the buffer amplifier 1 (the input of the buffer amplifier 1) The time during which the voltage stabilizes is a value proportional to the time constant τ = CR, and the input capacitance C is a constant value. That is, the settling time of the input signal of the buffer amplifier is proportional to the resistance component R. Therefore, in order to shorten the settling time of the input signal of the buffer amplifier, it is effective to widen the gradation level wiring width and reduce the wiring resistance as in CASE 2 shown in FIG. However, if the wiring widths of all the gradation levels are increased, there is a problem that the chip area of the display driver is increased.

また、特許文献1に開示されたアナログ入力液晶駆動装置では、チップレイアウト上の素子サイズが大きな高圧素子で構成されるプリチャージ・スイッチが必要となるため、チップサイズが大きくなるという問題がある。電源電圧VDD2にプリチャージすることにより供給配線が低抵抗になり、プリチャージのセットリング時間(時刻t0からt1)を短くすることができるが、プリチャージレベル(VDD2)と所望の電圧レベル(例えば9AHに相当する電圧)との電圧差が大きいと、プリチャージ終了後の所望の階調レベルへの変化に要する時間(時刻t2からt3)が、図6のCASE1相当の階調では長くなるため、結果としてセットリング時間が長くなってしまうという問題がある。
したがって、チップサイズを巨大化することなく、DACのセットリング時間を短くすることが望まれていた。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
In addition, the analog input liquid crystal driving device disclosed in Patent Document 1 requires a precharge switch composed of a high-voltage element having a large element size on the chip layout, so that there is a problem that the chip size increases. By precharging to the power supply voltage VDD2, the supply wiring becomes low resistance, and the precharge settling time (from time t0 to t1) can be shortened. However, the precharge level (VDD2) and a desired voltage level (for example, When the voltage difference from the voltage corresponding to 9AH is large, the time (time t2 to t3) required for the change to the desired gradation level after the end of the precharge becomes longer in the gradation corresponding to CASE1 in FIG. As a result, there is a problem that the settling time becomes long.
Therefore, it has been desired to shorten the DAC settling time without increasing the chip size.
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

本発明にかかる駆動回路装置は、入力された映像信号に応じて、映像表示装置を駆動させる駆動信号を生成する駆動回路装置であって、前記映像信号に応じたビット信号を入力し、前記ビット信号に基づいて生成することが所望される階調レベル以上の階調レベルを示す信号を出力するプリチャージ回路と、前記プリチャージ回路が出力した信号のアナログ変換を行い、所望の階調レベル以上の階調レベルを示す電圧値をプリチャージした後に、所望の階調レベルを示す電圧値を有する駆動信号を出力するデジタルアナログ変換回路と、を備える。   A drive circuit device according to the present invention is a drive circuit device that generates a drive signal for driving a video display device in accordance with an input video signal, and inputs a bit signal corresponding to the video signal, and the bit A precharge circuit that outputs a signal indicating a gradation level that is greater than or equal to a gradation level that is desired to be generated based on the signal, and analog conversion of the signal output by the precharge circuit to achieve a level that exceeds the desired gradation level And a digital-analog conversion circuit that outputs a drive signal having a voltage value indicating a desired gradation level after precharging a voltage value indicating the gradation level.

チップサイズを巨大化することなく、DACのセットリング時間を短縮することができる。   The settling time of the DAC can be shortened without increasing the chip size.

実施の形態1にかかる駆動回路装置100の構成を示すブロック図である。1 is a block diagram showing a configuration of a drive circuit device 100 according to a first exemplary embodiment. 実施の形態1にかかるラッチ回路とプリチャージ回路の1階調分の等価回路図である。FIG. 3 is an equivalent circuit diagram for one gradation of a latch circuit and a precharge circuit according to the first exemplary embodiment; 実施の形態1にかかるガンマ回路、DAC回路、バッファアンプ回路及び正負切り替えスイッチの2出力分の等価回路図である。FIG. 2 is an equivalent circuit diagram for two outputs of a gamma circuit, a DAC circuit, a buffer amplifier circuit, and a positive / negative switch according to the first embodiment. 実施の形態1にかかる駆動回路装置100のタイミングチャートである。3 is a timing chart of the drive circuit device 100 according to the first exemplary embodiment. 関連する表示駆動ドライバの概略構成ブロックの配置イメージ図である。It is an arrangement image diagram of a schematic configuration block of a related display drive driver. 関連する表示ドライバにおける各部の抵抗成分を示す図である。It is a figure which shows the resistance component of each part in the related display driver. 関連するアナログ入力液晶駆動装置の主要部を示す図である。It is a figure which shows the principal part of the related analog input liquid crystal drive device. 関連する駆動回路装置のタイミングチャートである。It is a timing chart of a related drive circuit device.

実施の形態1.
実施の形態1に係る表示装置の駆動回路について、図を参照して説明する。図1は、実施の形態1にかかる駆動回路の構成を示すブロック図である。
Embodiment 1 FIG.
A driver circuit of the display device according to Embodiment 1 will be described with reference to the drawings. FIG. 1 is a block diagram of the configuration of the drive circuit according to the first embodiment.

駆動回路装置100は、コンパレータ回路11と、シリアル・パラレル変換回路12(S/P Converter)と、シフトレジスタ回路13と、データレジスタ回路14と、ラッチ回路15と、レベルシフト回路16と、DAC回路17(D/A Converter:デジタルアナログ変換回路)と、ガンマ回路18(GM)、バッファアンプ回路19(Buffer Amp.)を備える。   The drive circuit device 100 includes a comparator circuit 11, a serial / parallel converter circuit 12 (S / P Converter), a shift register circuit 13, a data register circuit 14, a latch circuit 15, a level shift circuit 16, and a DAC circuit. 17 (D / A Converter: digital-analog conversion circuit), a gamma circuit 18 (GM), and a buffer amplifier circuit 19 (Buffer Amp.).

コンパレータ回路11は、外部からの小振幅差動信号であるクロック信号CLKおよびデータ信号D0〜D2(DATA)を受けて、大振幅シングルエンド信号に変換する。ここでデータ信号D0〜D2は、映像情報を有する映像信号である。また、クロック信号CLKを入力するコンパレータ回路を第1のコンパレータ回路11a、データ信号D0〜D2を入力するコンパレータ回路を第2のコンパレータ回路11b〜11dとする。第1のコンパレータ回路11aは、変換により生成したコンパレータ出力信号を、シリアル・パラレル変換回路12と、シフトレジスタ回路13に出力する。第2のコンパレータ回路11b〜11dは、データ信号D0〜D2を受けて生成した信号を、シリアル・パラレル変換回路12に出力する。なお、コンパレータ回路11からシリアル・パラレル変換回路12に出力する信号(コンパレータ出力信号)は、シリアルで出力する。   The comparator circuit 11 receives a clock signal CLK and data signals D0 to D2 (DATA) which are externally small amplitude differential signals, and converts them into a large amplitude single-ended signal. Here, the data signals D0 to D2 are video signals having video information. The comparator circuit that receives the clock signal CLK is referred to as a first comparator circuit 11a, and the comparator circuit that receives data signals D0 to D2 is referred to as second comparator circuits 11b to 11d. The first comparator circuit 11 a outputs the comparator output signal generated by the conversion to the serial / parallel conversion circuit 12 and the shift register circuit 13. The second comparator circuits 11b to 11d output signals generated by receiving the data signals D0 to D2 to the serial / parallel conversion circuit 12. A signal (comparator output signal) output from the comparator circuit 11 to the serial / parallel conversion circuit 12 is output serially.

シリアル・パラレル変換回路12は、第1のコンパレータ回路11aおよび第2のコンパレータ回路11b〜11dから信号を入力し、データレジスタ回路14に出力する。より具体的には、シリアル・パラレル変換回路12は、コンパレータ回路11a〜11dからシリアル入力したコンパレータ出力信号を、パラレルデータに変換する。シリアル・パラレル変換回路12は、パラレルデータに変換した信号を、データレジスタ回路14に出力する。   The serial / parallel conversion circuit 12 receives signals from the first comparator circuit 11 a and the second comparator circuits 11 b to 11 d and outputs them to the data register circuit 14. More specifically, the serial / parallel conversion circuit 12 converts the comparator output signals serially input from the comparator circuits 11a to 11d into parallel data. The serial / parallel conversion circuit 12 outputs a signal converted into parallel data to the data register circuit 14.

シフトレジスタ回路13は、第1のコンパレータ回路11aから信号を入力し、データレジスタ回路14に出力する。シフトレジスタ回路13は、第1のコンパレータ回路11aを介して入力される、クロックCLKに基づいて動作する。   The shift register circuit 13 receives the signal from the first comparator circuit 11 a and outputs it to the data register circuit 14. The shift register circuit 13 operates based on the clock CLK input via the first comparator circuit 11a.

データレジスタ回路14は、シリアル・パラレル変換回路12と、シフトレジスタ回路13から、それぞれ信号を入力する。具体的には、データレジスタ回路14は、シフトレジスタ回路13の出力に同期して、シリアル・パラレル変換回路12のパラレルデータを格納する。データレジスタ回路14は、格納したデータを階調ごとに、ラッチ回路15に出力する。言い換えると、データレジスタ回路14は、ビット毎に分離したビット信号をラッチ回路15に出力する。   The data register circuit 14 receives signals from the serial / parallel conversion circuit 12 and the shift register circuit 13, respectively. Specifically, the data register circuit 14 stores the parallel data of the serial / parallel conversion circuit 12 in synchronization with the output of the shift register circuit 13. The data register circuit 14 outputs the stored data to the latch circuit 15 for each gradation. In other words, the data register circuit 14 outputs a bit signal separated for each bit to the latch circuit 15.

ラッチ回路15は、プリチャージ回路151を備える。ラッチ回路15およびプリチャージ回路151は、複数の階調をビット毎に分離して伝送する階調レベル配線を有している。ラッチ回路15は、データレジスタ回路14から出力されたビット信号と、外部からの制御信号STBを、それぞれ入力する。より具体的にはラッチ回路15は、外部から入力された制御信号STBに同期して、データレジスタ回路14から入力される出力数分の階調データをラッチする。ラッチ回路15では、ラッチしたビット信号を、プリチャージ回路151に出力する。   The latch circuit 15 includes a precharge circuit 151. The latch circuit 15 and the precharge circuit 151 have gradation level wirings that transmit a plurality of gradations separately for each bit. The latch circuit 15 receives the bit signal output from the data register circuit 14 and the control signal STB from the outside. More specifically, the latch circuit 15 latches the gradation data for the number of outputs input from the data register circuit 14 in synchronization with the control signal STB input from the outside. The latch circuit 15 outputs the latched bit signal to the precharge circuit 151.

プリチャージ回路151は、ラッチしたビット信号と、外部からのプリチャージ制御信号PRCを、それぞれ入力する。プリチャージ回路151は、プリチャージ制御信号PRCに基づいて、ラッチしたビット信号に含まれるデータの値を変換し、レベルシフト回路16に出力する。より具体的には、プリチャージ回路151は、lビット(lは2以上の整数)のビット信号のうち、上位mビット(mはl未満の自然数)は常に変更せずに、つまりそのまま出力する。またプリチャージ回路151は、プリチャージ期間であってプリチャージ制御信号PRCがアクティブ(Hi)の場合は、下位nビット(nはl−m)をHiレベルに固定して出力する。またプリチャージ回路151は、プリチャージ期間が終了してプリチャージ制御信号PRCが非アクティブ(Low)の場合は、下位nビットを無変換で出力する。なおプリチャージ回路151は、ラッチ回路15内に設けられた状態ではなく、別の箇所に設けられた状態であってもよい。   The precharge circuit 151 receives the latched bit signal and an external precharge control signal PRC. The precharge circuit 151 converts the value of the data included in the latched bit signal based on the precharge control signal PRC and outputs it to the level shift circuit 16. More specifically, the precharge circuit 151 always outputs the upper m bits (m is a natural number less than 1) of the l bit (l is an integer of 2 or more) without changing, that is, as it is. . Further, when the precharge control signal PRC is active (Hi) during the precharge period, the precharge circuit 151 fixes and outputs the lower n bits (n is 1−m) at the Hi level. Further, when the precharge period ends and the precharge control signal PRC is inactive (Low), the precharge circuit 151 outputs the lower n bits without conversion. Note that the precharge circuit 151 is not provided in the latch circuit 15 but may be provided in another location.

レベルシフト回路16は、プリチャージ回路151から出力された信号を入力する。レベルシフト回路16は、入力した信号の電圧レベルを変換し、DAC回路17に出力する。   The level shift circuit 16 receives the signal output from the precharge circuit 151. The level shift circuit 16 converts the voltage level of the input signal and outputs it to the DAC circuit 17.

DAC回路17は、レベルシフト回路16から出力された信号を入力する。また、DAC回路17は、ガンマ回路18からアナログ基準レベルを入力する。DAC回路17は、入力されたアナログ基準レベルに基づいて、レベルシフト回路16から入力されたデジタルデータを、アナログ信号に変換する。より具体的には、DAC回路17は、プリチャージ期間中は、プリチャージ回路151において下位nビットがHiに固定されたビット信号に応じた階調レベルを示す電圧値をプリチャージする。またDAC回路17は、プリチャージ期間終了後、プリチャージ回路151が無変換で出力したビット信号に基づく階調レベルとなるよう、ガンマ回路18から供給されるアナログ基準レベルを利用し、プリチャージした電圧から降下させることにより、所望の階調レベルを示す電圧を有するアナログ信号を生成する。DAC回路17は、所望の階調レベルを示す電圧を有するアナログ信号を、バッファアンプ回路19に出力する。   The DAC circuit 17 receives the signal output from the level shift circuit 16. The DAC circuit 17 receives an analog reference level from the gamma circuit 18. The DAC circuit 17 converts the digital data input from the level shift circuit 16 into an analog signal based on the input analog reference level. More specifically, during the precharge period, the DAC circuit 17 precharges a voltage value indicating a gradation level according to a bit signal in which the lower n bits are fixed to Hi in the precharge circuit 151. The DAC circuit 17 precharges using the analog reference level supplied from the gamma circuit 18 so that the gradation level is based on the bit signal output without conversion by the precharge circuit 151 after the precharge period. By dropping from the voltage, an analog signal having a voltage indicating a desired gradation level is generated. The DAC circuit 17 outputs an analog signal having a voltage indicating a desired gradation level to the buffer amplifier circuit 19.

ガンマ回路18は、外部から階調補正電圧VGM_INを入力する。ここで、VGM_INは、少なくとも、正極階調の最大階調と最低階調と、負極階調の最低階調と最大階調との4つの電圧をガンマ回路18に供給する。さらにこれ以外に、VGM_INは、中間の階調に相当する電圧を階調補正電圧VGMとして供給する。ガンマ回路18は、階調レベル配線を介して、DAC回路17にアナログ基準レベルを供給する。ここで、ガンマ回路18は、DAC回路17にアナログ基準レベルを伝送する複数の階調レベル配線を有している。ここで階調レベル配線は、DAC回路17において、プリチャージレベルとして用いるアナログ基準レベルを伝送する階調レベル配線の配線幅が、プリチャージを行う際に用いない他の階調レベル配線に比べて広く、配線抵抗が低いことが望ましい。なお、ガンマ回路18については、後に詳述する。   The gamma circuit 18 receives the gradation correction voltage VGM_IN from the outside. Here, VGM_IN supplies the gamma circuit 18 with at least four voltages of the maximum gradation and minimum gradation of the positive gradation and the minimum gradation and maximum gradation of the negative gradation. In addition to this, VGM_IN supplies a voltage corresponding to an intermediate gradation as the gradation correction voltage VGM. The gamma circuit 18 supplies an analog reference level to the DAC circuit 17 via the gradation level wiring. Here, the gamma circuit 18 has a plurality of gradation level wirings for transmitting the analog reference level to the DAC circuit 17. Here, the gray level wiring in the DAC circuit 17 has a wiring width of a gray level wiring that transmits an analog reference level used as a precharge level compared to other gray level wirings that are not used for precharging. Wide and low wiring resistance is desirable. The gamma circuit 18 will be described in detail later.

バッファアンプ回路19は、DAC回路17からアナログ信号を入力する。なお典型的には、バッファアンプ回路19は、複数設けられている。典型的には、バッファアンプ回路19は、DAC回路17から入力されたアナログ信号を、ヴォルテージフォロア回路により、バッファリングする。バッファアンプ回路19は、バッファリングしたアナログ信号を、駆動信号として映像表示装置(図示せず)に出力する。   The buffer amplifier circuit 19 receives an analog signal from the DAC circuit 17. Typically, a plurality of buffer amplifier circuits 19 are provided. Typically, the buffer amplifier circuit 19 buffers the analog signal input from the DAC circuit 17 by a voltage follower circuit. The buffer amplifier circuit 19 outputs the buffered analog signal as a drive signal to a video display device (not shown).

次に、駆動回路装置100の動作について説明する。   Next, the operation of the drive circuit device 100 will be described.

コンパレータ回路11は、外部からの小振幅差動信号であるクロック信号CLKおよびデータ信号D0〜D2を受けて大振幅シングルエンド信号に変換する。具体的には、第1のコンパレータ回路11aは、クロック信号CLKを受けて生成した信号を、シリアル・パラレル変換回路12と、シフトレジスタ回路13に出力する。第2のコンパレータ回路11b〜11dは、データ信号D0〜D2を受けて生成した信号を、シリアル・パラレル変換回路12に出力する。   The comparator circuit 11 receives a clock signal CLK and data signals D0 to D2 which are externally small amplitude differential signals and converts them into a large amplitude single-ended signal. Specifically, the first comparator circuit 11 a outputs a signal generated by receiving the clock signal CLK to the serial / parallel conversion circuit 12 and the shift register circuit 13. The second comparator circuits 11b to 11d output signals generated by receiving the data signals D0 to D2 to the serial / parallel conversion circuit 12.

シリアル・パラレル変換回路12は、第2のコンパレータ回路11b〜11dからシリアル入力したコンパレータ出力信号を、パラレルデータに変換し、データレジスタ回路14に出力する。   The serial / parallel conversion circuit 12 converts the comparator output signal serially input from the second comparator circuits 11 b to 11 d into parallel data and outputs the parallel data to the data register circuit 14.

例えばシフトレジスタ回路13は、第1のコンパレータ回路11aから信号を入力し、記憶しているデータの桁をシフトさせ、データレジスタ回路14に出力する。   For example, the shift register circuit 13 receives a signal from the first comparator circuit 11 a, shifts the digit of the stored data, and outputs it to the data register circuit 14.

データレジスタ回路14は、シフトレジスタ回路13の出力に同期して、シリアル・パラレル変換回路12のパラレルデータを格納する。データレジスタ回路14は、ラッチ回路15に、格納したパラレルデータに応じたビット信号を出力する。   The data register circuit 14 stores the parallel data of the serial / parallel conversion circuit 12 in synchronization with the output of the shift register circuit 13. The data register circuit 14 outputs a bit signal corresponding to the stored parallel data to the latch circuit 15.

ラッチ回路15は、データレジスタ回路14から出力されたビット信号と、外部からの制御信号STBを、それぞれ入力する。プリチャージ回路151は、プリチャージ制御信号PRCに基づいて、ラッチ回路15から入力されたビット信号の値を変更し、レベルシフト回路16に出力する。図2は、ラッチ回路15とプリチャージ回路151の、1階調分の等価回路図の一例である。ラッチ回路15は、1データ信号のビット数である8個のラッチで構成する。またプリチャージ回路151は、8本の階調レベル配線と、6個のORゲートを有する。ここで8本の階調レベル回線は、2本のスルー配線と、6本の固定配線から構成されている。6本の固定配線は、それぞれ対応する6個のORゲートに接続している。   The latch circuit 15 receives the bit signal output from the data register circuit 14 and the control signal STB from the outside. The precharge circuit 151 changes the value of the bit signal input from the latch circuit 15 based on the precharge control signal PRC and outputs the value to the level shift circuit 16. FIG. 2 is an example of an equivalent circuit diagram for one gradation of the latch circuit 15 and the precharge circuit 151. The latch circuit 15 is composed of eight latches which are the number of bits of one data signal. The precharge circuit 151 includes eight gradation level wirings and six OR gates. Here, the eight gradation level lines are composed of two through wirings and six fixed wirings. The six fixed wirings are connected to the corresponding six OR gates, respectively.

具体的にはラッチ回路15は、前段回路であるデータレジスタ回路14の出力データDR[7:0]をSTB信号に同期してLTO[7:0]として格納し、プリチャージ回路151に出力する。プリチャージ回路151は、上位2ビットのラッチ出力LDR[7:6]を常にそのまま階調信号LDR[7:6]として出力する。またプリチャージ回路151は、下位6ビットのラッチ出力LTO[5:0]をそれぞれのORゲートの一方の入力端子に入力し、プリチャージ制御信号PRCを共通に他方の端子に入力する。プリチャージ回路151は、階調信号の下位6ビットLDR[5:0]として、非プリチャージ時(PRC=L)にはラッチ回路出力LTO[5:0]をそのまま出力し、プリチャージ時(PRC=H)にはLDR[5:0]=111111を出力する。言い換えると、プリチャージ回路151は、下位の6ビットについて、階調レベルをHiレベルの固定値にして出力する。   Specifically, the latch circuit 15 stores the output data DR [7: 0] of the data register circuit 14 which is the previous stage circuit as LTO [7: 0] in synchronization with the STB signal, and outputs it to the precharge circuit 151. . The precharge circuit 151 always outputs the upper 2-bit latch output LDR [7: 6] as it is as the gradation signal LDR [7: 6]. The precharge circuit 151 inputs the lower 6-bit latch output LTO [5: 0] to one input terminal of each OR gate, and inputs the precharge control signal PRC in common to the other terminal. The precharge circuit 151 outputs the latch circuit output LTO [5: 0] as it is at the time of non-precharge (PRC = L) as the lower 6 bits LDR [5: 0] of the gradation signal, and at the time of precharge ( LDR [5: 0] = 111111 is output to PRC = H). In other words, the precharge circuit 151 outputs the gradation level of the lower 6 bits with the Hi level fixed value.

レベルシフト回路16は、プリチャージ回路151から出力された信号を入力する。レベルシフト回路16は、入力した信号の電圧レベルを変換し、DAC回路17に出力する。   The level shift circuit 16 receives the signal output from the precharge circuit 151. The level shift circuit 16 converts the voltage level of the input signal and outputs it to the DAC circuit 17.

ガンマ回路18は、DAC回路17にアナログ基準レベルを供給する。DAC回路17は、プリチャージ期間中は、下位6ビットをHiレベルにしたビット信号に基づくアナログ電圧を出力する。DAC回路17は、プリチャージ期間終了後は、ガンマ回路18から入力されたアナログ基準レベルに基づいて、レベルシフト回路16から入力されたビット信号を、アナログデータに変換する。バッファアンプ回路19は、DAC回路17から入力されたデータをバッファリングし、出力する。   The gamma circuit 18 supplies an analog reference level to the DAC circuit 17. During the precharge period, the DAC circuit 17 outputs an analog voltage based on a bit signal in which the lower 6 bits are set to the Hi level. After the precharge period, the DAC circuit 17 converts the bit signal input from the level shift circuit 16 into analog data based on the analog reference level input from the gamma circuit 18. The buffer amplifier circuit 19 buffers the data input from the DAC circuit 17 and outputs it.

ここで、図3は、DAC回路17、ガンマ回路18、バッファアンプ回路19、及びバッファアンプ回路19の後段に設けられた正負切り替えスイッチの、2出力分の等価回路図である。   Here, FIG. 3 is an equivalent circuit diagram for two outputs of the DAC circuit 17, the gamma circuit 18, the buffer amplifier circuit 19, and the positive / negative changeover switch provided at the subsequent stage of the buffer amplifier circuit 19.

ガンマ回路18は、正極性のガンマ電圧を生成するH側ガンマ回路18aと、負極性のガンマ電圧を生成するL側ガンマ回路18bとで構成される。DAC回路17は、正極性のガンマ電圧VHと階調信号LDR(図示せず)から、1つの正極性階調電圧を出力するH側DAC回路17aと、負極性のガンマ電圧VLと階調信号LDR(図示せず)から、1つの負極性階調電圧を出力するL側DAC回路17bで構成される。バッファアンプ回路19は、正極性の階調電圧をバッファリングするH側バッファアンプ回路19aと、負極性の階調電圧をバッファリングするL側バッファアンプ回路19bで構成される。正負切り替えスイッチは、出力端子Snの極性に応じてH側バッファアンプ回路19aの出力とL側バッファアンプ回路19bの出力を、極性制御信号(図示せず)に応じて選択して出力する。   The gamma circuit 18 includes an H-side gamma circuit 18a that generates a positive gamma voltage and an L-side gamma circuit 18b that generates a negative gamma voltage. The DAC circuit 17 includes an H-side DAC circuit 17a that outputs one positive gradation voltage from a positive gamma voltage VH and a gradation signal LDR (not shown), a negative gamma voltage VL, and a gradation signal. The L-side DAC circuit 17b outputs one negative gradation voltage from an LDR (not shown). The buffer amplifier circuit 19 includes an H-side buffer amplifier circuit 19a that buffers positive gradation voltages and an L-side buffer amplifier circuit 19b that buffers negative gradation voltages. The positive / negative switching switch selects and outputs the output of the H-side buffer amplifier circuit 19a and the output of the L-side buffer amplifier circuit 19b according to the polarity control signal (not shown) according to the polarity of the output terminal Sn.

ここでH側ガンマ回路18aは、外部から供給されるH側階調補正電圧VGM11〜1を、ラダー抵抗により分圧して正極側(H側)階調レベルVH_00〜VH_FFを出力する。このとき、H側階調補正電圧VGMは、最小階調(00000000b)と最大階調(11111111b)に相当するH側階調補正電圧を含むが、さらに下位6ビットが16進数の3F(111111b)になる3つ(00111111b、01111111b、10111111b)のH側階調電圧を含むことが好ましい。H側DAC回路17aは、H側の256階調レベルVH_00〜VH_FFから階調信号LDR(図示せず)に応じて1つの階調レベルを選択し、H側バッファアンプ回路19aに出力する。H側バッファアンプ回路19aは、H側DAC回路17aの出力電圧をヴォルテージフォロア回路構成のオペアンプによりバッファリングして、正負切り替えスイッチの一方の入力端子に出力する。   Here, the H-side gamma circuit 18a divides the H-side gradation correction voltages VGM11 to 1 supplied from the outside by a ladder resistor and outputs positive-side (H-side) gradation levels VH_00 to VH_FF. At this time, the H-side gradation correction voltage VGM includes an H-side gradation correction voltage corresponding to the minimum gradation (00000000b) and the maximum gradation (11111111b), but the lower 6 bits are hexadecimal 3F (111111b). It is preferable to include three (00111111b, 01111111b, 10111111b) H-side gradation voltages. The H-side DAC circuit 17a selects one gradation level from the H-side 256 gradation levels VH_00 to VH_FF according to the gradation signal LDR (not shown), and outputs the selected gradation level to the H-side buffer amplifier circuit 19a. The H-side buffer amplifier circuit 19a buffers the output voltage of the H-side DAC circuit 17a with an operational amplifier having a voltage follower circuit configuration, and outputs the buffered voltage to one input terminal of the positive / negative switch.

また、L側ガンマ回路18bは、外部から供給されるL側階調補正電圧VGM12〜22を、ラダー抵抗により分圧して負極側(L側)階調レベルVL_00〜VL_FFを出力する。このとき、L側階調補正電圧VGMは、最小階調(00000000b)と最大階調(11111111b)に相当するL側階調補正電圧を含むが、さらに下位6ビットが16進数の3F(111111b)になる3つのL側階調電圧を含むことが好ましい。L側DAC回路17bは、L側の256階調レベルVL_00〜VL_FFから階調信号LDR(図示せず)に応じて1つの階調レベルを選択し、L側バッファアンプ回路19bに出力する。L側バッファアンプ回路19bは、L側DAC回路17bの出力電圧をヴォルテージフォロア回路構成のオペアンプによりバッファリングして、正負切り替えスイッチの他方の入力端子に出力する。   Further, the L-side gamma circuit 18b divides the L-side gradation correction voltages VGM12 to 22 supplied from the outside by a ladder resistor and outputs negative side (L-side) gradation levels VL_00 to VL_FF. At this time, the L-side gradation correction voltage VGM includes an L-side gradation correction voltage corresponding to the minimum gradation (00000000b) and the maximum gradation (11111111b), but the lower 6 bits are hexadecimal 3F (111111b). It is preferable to include three L-side gradation voltages. The L-side DAC circuit 17b selects one gradation level from the L-side 256 gradation levels VL_00 to VL_FF according to the gradation signal LDR (not shown), and outputs the selected gradation level to the L-side buffer amplifier circuit 19b. The L-side buffer amplifier circuit 19b buffers the output voltage of the L-side DAC circuit 17b with an operational amplifier having a voltage follower circuit configuration, and outputs the buffered voltage to the other input terminal of the positive / negative switch.

次に、駆動回路装置100の各構成物品の駆動タイミングについて説明する。図4は駆動回路装置100のタイミングチャートである。   Next, the drive timing of each component of the drive circuit device 100 will be described. FIG. 4 is a timing chart of the drive circuit device 100.

t0〜t1の期間は、DAC回路17のプリチャージ期間(PRC=H)である。この期間において、プリチャージ回路151は、ラッチデータDR[7:0]の下位6ビットをHとした信号を出力する。つまり、上位2ビットのDR[7:6]はそのままのデータを、DR[5:0]は"111111"となる。   The period from t0 to t1 is a precharge period (PRC = H) of the DAC circuit 17. In this period, the precharge circuit 151 outputs a signal in which the lower 6 bits of the latch data DR [7: 0] are H. That is, the upper 2 bits DR [7: 6] is the data as it is, and DR [5: 0] is “111111”.

ここで、プリチャージ回路151が出力するプリチャージ波形の傾きは、図8に示した関連する駆動回路におけるプリチャージ電圧の傾きに比べて小さい。これは、関連する駆動回路では電源電圧VDD2に高耐圧スイッチを使用してプリチャージ電圧を供給するが、本実施の形態にかかる駆動回路100では、階調レベル配線を使用してプリチャージしており、電位差が小さいためである。   Here, the slope of the precharge waveform output from the precharge circuit 151 is smaller than the slope of the precharge voltage in the related drive circuit shown in FIG. This is because the related drive circuit supplies a precharge voltage to the power supply voltage VDD2 using a high withstand voltage switch, but the drive circuit 100 according to the present embodiment performs precharge using the gradation level wiring. This is because the potential difference is small.

レベルシフト回路16は、プリチャージ回路151が出力したビット信号について電圧レベルを変換し、DAC回路17に出力する。DAC回路17は、レベル変換された上位2ビットのDR[7:6]はそのままのデータ、下位6ビットがHiに固定されたデータに従った階調レベルを選択して出力する。例えば図4に示すように、DAC回路17は、出力波形としてVH_BFを出力する。なお、階調レベルVH_BFは外部から供給されるガンマ電圧レベルVGM5と同電位である。   The level shift circuit 16 converts the voltage level of the bit signal output from the precharge circuit 151 and outputs it to the DAC circuit 17. The DAC circuit 17 selects and outputs the gray level according to the data in which the upper 2 bits DR [7: 6] whose level is converted are unchanged and the lower 6 bits are fixed to Hi. For example, as shown in FIG. 4, the DAC circuit 17 outputs VH_BF as an output waveform. Note that the gradation level VH_BF has the same potential as the gamma voltage level VGM5 supplied from the outside.

t2において、DACのプリチャージ期間が終了する(PRC=L)。このとき、ラッチ回路15はラッチデータDR[7:0]を無変換で出力し、レベルシフト回路16は階調レベル変換して、DAC回路17に出力する。   At t2, the DAC precharge period ends (PRC = L). At this time, the latch circuit 15 outputs the latch data DR [7: 0] without conversion, and the level shift circuit 16 converts the gradation level and outputs it to the DAC circuit 17.

プリチャージ終了後の時刻t2〜t3において、DAC回路17は、電圧の出力をVH_BFから、DR[7:0]に対応する所望の階調レベルの電圧である階調レベル電圧VH_9Aに変化させる。時刻t3以降において、DAC回路17は、階調レベル電圧VH_9Aを出力する。   At times t2 to t3 after the end of precharge, the DAC circuit 17 changes the voltage output from VH_BF to a gradation level voltage VH_9A that is a voltage of a desired gradation level corresponding to DR [7: 0]. After time t3, the DAC circuit 17 outputs the gradation level voltage VH_9A.

なお時刻t2〜t3において、プリチャージ終了後の所望の階調レベルの電圧に到達する時間は、図8に示した関連する駆動回路におけるt2〜t3に比べて短い。これは、所望の階調レベルの電圧とプリチャージ電圧との電圧差が小さいことにより、所望の階調レベルに到達するまでの時間が短縮されるためである。そのため、駆動回路装置100では、セットリングタイム(t0〜t3)にかかる時間を短縮することができる。ここで、プリチャージレベルを表示データごとに適切に切り替えることで、プリチャージレベルと所望の出力電圧との電位差を小さくでき、DAC出力電圧のセットリング時間を高速にすることができる。   At time t2 to t3, the time to reach the desired gradation level voltage after the end of precharge is shorter than t2 to t3 in the related drive circuit shown in FIG. This is because the time required to reach the desired gradation level is shortened because the voltage difference between the voltage of the desired gradation level and the precharge voltage is small. Therefore, in the drive circuit device 100, the time required for the settling time (t0 to t3) can be shortened. Here, by appropriately switching the precharge level for each display data, the potential difference between the precharge level and the desired output voltage can be reduced, and the settling time of the DAC output voltage can be increased.

したがって駆動回路装置100は、階調レベル配線を使用してプリチャージすることができる。このとき駆動回路装置100では、複数ビットのデータ信号の下位nビットを固定値にしてプリチャージレベルにすることにより、チップ面積を大きくする原因となる素子サイズの大きな高圧素子を追加する必要がない。そのため駆動回路装置100は、チップ面積を大きくする原因となる素子サイズの大きな高圧素子を追加する必要がなく、サイズの小さな低圧素子(ORゲート)の追加で構成することができ、チップサイズを小さくすることができる。また駆動回路装置100は、プリチャージレベルを表示データごとに適切に切り替えることによって、所望の電圧とプリチャージレベルとの電位差を小さくし、セットリング時間を短縮できる。さらに駆動回路装置100は、ガンマ回路18からDAC回路17にアナログ基準レベルを伝送する階調レベル配線において、プリチャージレベルに設定する階調レベルのみ階調レベル配線の線幅を太くして配線抵抗を低くすることにより、チップサイズを巨大化させることなく、セットリング時間を短縮できる。   Therefore, the drive circuit device 100 can be precharged using the gradation level wiring. At this time, in the drive circuit device 100, by setting the lower n bits of the multi-bit data signal to a fixed value and setting the precharge level, it is not necessary to add a high voltage element having a large element size that causes an increase in the chip area. . Therefore, the drive circuit device 100 does not need to be added with a high voltage element having a large element size, which causes an increase in chip area, and can be configured by adding a low voltage element (OR gate) with a small size, thereby reducing the chip size. can do. Further, the drive circuit device 100 can reduce the potential difference between the desired voltage and the precharge level by appropriately switching the precharge level for each display data, and can shorten the settling time. Further, in the gradation level wiring for transmitting the analog reference level from the gamma circuit 18 to the DAC circuit 17, the driving circuit device 100 increases the wiring width of the gradation level wiring only for the gradation level set to the precharge level. By lowering, the settling time can be shortened without increasing the chip size.

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、駆動回路装置100には、第2のコンパレータ回路11bは、データ信号D0〜D2を受ける3つが設けられているものとして説明したが、これらの個数に限られない。また例えば、DAC回路17とバッファアンプ回路19が一体の回路であってもよい。   As mentioned above, although the invention made by this inventor was concretely demonstrated based on embodiment, it cannot be overemphasized that this invention is not limited to it and can be variously changed in the range which does not deviate from the summary. For example, the drive circuit device 100 has been described as being provided with three second comparator circuits 11b that receive the data signals D0 to D2, but the number is not limited thereto. For example, the DAC circuit 17 and the buffer amplifier circuit 19 may be an integrated circuit.

11 コンパレータ回路
12 シリアル・パラレル変換回路
13 シフトレジスタ回路
14 データレジスタ回路
15 ラッチ回路
151 プリチャージ回路
16 レベルシフト回路
17 デジタルアナログ変換回路
18 ガンマ回路
19 バッファアンプ回路
100 駆動回路装置
11 Comparator circuit 12 Serial / parallel conversion circuit 13 Shift register circuit 14 Data register circuit 15 Latch circuit 151 Precharge circuit 16 Level shift circuit 17 Digital analog conversion circuit 18 Gamma circuit 19 Buffer amplifier circuit 100 Drive circuit device

Claims (6)

入力された映像信号に応じて、映像表示装置を駆動させる駆動信号を生成する駆動回路装置であって、
前記映像信号に応じたlビット(lは2以上の整数)のビット信号を入力し、前記ビット信号に基づいて生成することが所望される階調レベル以上の階調レベルを示す信号を出力するプリチャージ回路と、
前記プリチャージ回路が出力した信号のアナログ変換を行い、所望の階調レベル以上の階調レベルを示す電圧値をプリチャージした後に、電圧を降下させ、所望の階調レベルを示す電圧値を有する駆動信号を出力するデジタルアナログ変換回路と、
を備える駆動回路装置。
A drive circuit device that generates a drive signal for driving a video display device according to an input video signal,
A bit signal of 1 bit (l is an integer of 2 or more) corresponding to the video signal is input, and a signal indicating a gray level higher than a gray level desired to be generated based on the bit signal is output. A precharge circuit;
After the analog output of the signal output from the precharge circuit is performed and a voltage value indicating a gradation level higher than a desired gradation level is precharged, the voltage is dropped to have a voltage value indicating a desired gradation level. A digital-to-analog converter circuit that outputs a drive signal;
A drive circuit device comprising:
前記プリチャージ回路は、lビットからなる前記ビット信号のうち、上位mビット(mはl未満の自然数)の階調レベルを変化させず、下位nビット(nはl−m)の各階調レベルをHiに変更した信号を生成する、
請求項1に記載の駆動回路装置。
The precharge circuit does not change the gradation level of the upper m bits (m is a natural number less than 1) of the bit signal consisting of 1 bit, and each gradation level of the lower n bits (n is 1−m). To generate a signal that is changed to Hi,
The drive circuit device according to claim 1.
前記プリチャージ回路は、外部から入力されたプリチャージ制御信号を入力し、
前記プリチャージ制御信号がHiの場合に、前記ビット信号の下位nビットの信号の各階調レベルをHiに変更した信号を出力し、前記プリチャージ制御信号がLowの場合に、前記下位nビットの信号を変更せずに出力する、
請求項2に記載の駆動回路装置。
The precharge circuit receives a precharge control signal input from the outside,
When the precharge control signal is Hi, a signal in which each gradation level of the lower n bits of the bit signal is changed to Hi is output, and when the precharge control signal is Low, the lower n bits Output without changing the signal,
The drive circuit device according to claim 2.
前記プリチャージ回路は、少なくとも1以上のOR回路を備え、
前記OR回路の各々は、前記ビット信号の下位nビットの信号をビット毎に供給したものを入力の一方とし、前記プリチャージ制御信号を入力の他方とする、
請求項2又は請求項3に記載の駆動回路装置。
The precharge circuit includes at least one OR circuit,
Each of the OR circuits has a lower n-bit signal of the bit signal supplied for each bit as one input and the precharge control signal as the other input.
The drive circuit device according to claim 2 or claim 3.
外部から少なくとも4つの階調補正電圧を受け、アナログ基準レベルを生成して前記デジタルアナログ回路に出力するガンマ回路をさらに備え、
前記ガンマ回路から前記デジタルアナログ回路に、前記アナログ基準レベルを伝送する階調レベル配線は、
プリチャージを行う際に、プリチャージの階調レベルとして用いるアナログ基準レベルを伝送する階調レベル配線の配線抵抗が、プリチャージを行う際に用いられない階調レベル配線に比べて低い、
請求項1〜4のいずれか1項に記載の駆動回路装置。
A gamma circuit that receives at least four gradation correction voltages from outside, generates an analog reference level, and outputs the analog reference level to the digital analog circuit;
The gradation level wiring for transmitting the analog reference level from the gamma circuit to the digital analog circuit is:
When performing precharging, the wiring resistance of the gradation level wiring that transmits the analog reference level used as the gradation level for precharging is lower than the gradation level wiring that is not used when performing precharging.
The drive circuit device according to any one of claims 1 to 4.
外部からのクロック信号を入力して大振幅シングルエンド信号に変換する出力する第1のコンパレータ回路と、
外部から映像信号を入力して大振幅シングルエンド信号に変換する第2のコンパレータ回路と、
前記第1および第2のコンパレータ回路からシリアル入力した信号を、パラレルデータに変換するシリアル・パラレル変換回路と、
前記第1のコンパレータ回路から入力した信号の桁を左右にシフトさせるシフトレジスタ回路と、
前記シフトレジスタ回路の出力に同期して、前記シリアル・パラレル変換回路のパラレルデータを格納し、前記ビット信号を出力するデータレジスタ回路と、
外部から入力された制御信号に基づいて、前記ビット信号をビット毎にラッチして前記プリチャージ回路に出力するラッチ回路と、
前記プリチャージ回路から信号を入力し、信号の電圧レベルを変更するレベルシフト回路と、
前記デジタルアナログ変換回路から入力した信号を、バッファリングして前記映像表示装置に出力するバッファアンプ回路と、を更に備え、
前記デジタルアナログ変換回路は、前記ガンマ回路から入力したアナログ基準レベルに基づいて、前記レベルシフト回路から入力した信号をアナログ信号に変換する、
請求項1〜5のいずれか1項に記載の駆動回路装置。
A first comparator circuit for inputting an external clock signal and converting it to a large-amplitude single-ended signal;
A second comparator circuit for inputting a video signal from outside and converting it into a large amplitude single-ended signal;
A serial-parallel conversion circuit for converting signals serially input from the first and second comparator circuits into parallel data;
A shift register circuit that shifts the digit of the signal input from the first comparator circuit to the left and right;
A data register circuit that stores the parallel data of the serial-parallel conversion circuit in synchronization with the output of the shift register circuit and outputs the bit signal;
Based on a control signal input from the outside, a latch circuit that latches the bit signal for each bit and outputs it to the precharge circuit;
A level shift circuit that inputs a signal from the precharge circuit and changes a voltage level of the signal;
A buffer amplifier circuit that buffers the signal input from the digital-analog conversion circuit and outputs the signal to the video display device; and
The digital-analog conversion circuit converts the signal input from the level shift circuit into an analog signal based on the analog reference level input from the gamma circuit.
The drive circuit device according to claim 1.
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