JP2014103284A - Power semiconductor module and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve heat radiation performance of an entire module while achieving downsizing of an insulation substrate.SOLUTION: A power semiconductor module 100 including an insulation substrate 1, a power semiconductor chip 201 mounted on the insulation substrate 1 and an enclosure case 2 comprises a frame-like spacer 3 having a front side part 3a, a back side part 3b, a right side part 3c, a left side part 3d and a central opening 3e which penetrates in a vertical direction. The spacer 3 is formed by a highly heat-conductive material having heat conductivity higher than that of a resin material which is composed the enclosure case 2. The central opening 3e of the spacer 3 is formed into a complementary shape for the insulation substrate 1. The insulation substrate 1 is fitted with the central opening 3e of the spacer 3 to be connected with the spacer 3 such that an undersurface of a metal layer 1b of the insulation substrate 1 lies in the same plane with an undersurface of the spacer 3. The insulation substrate 1 and the spacer 3 are connected to a lower end of the enclosure case 2.

Description

本発明は、絶縁基板と、絶縁基板に搭載されたパワー半導体チップと、外囲ケースとを具備するパワー半導体モジュールおよびその製造方法に関する。   The present invention relates to a power semiconductor module including an insulating substrate, a power semiconductor chip mounted on the insulating substrate, and an outer case, and a manufacturing method thereof.

特に、本発明は、パワー半導体チップが発生した熱の伝熱経路を増加させ、それにより、パワー半導体モジュール全体の放熱性能を向上させることができるパワー半導体モジュールおよびその製造方法に関する。   In particular, the present invention relates to a power semiconductor module that can increase the heat transfer path of heat generated by a power semiconductor chip, thereby improving the heat dissipation performance of the entire power semiconductor module, and a method for manufacturing the same.

従来から、絶縁基板と、絶縁基板に搭載されたパワー半導体チップと、外囲ケースとを具備するパワー半導体モジュールが知られている。この種のパワー半導体モジュールの例としては、例えば特許文献１（特開平９−８２２３号公報）の図１等に記載されたものがある。   Conventionally, a power semiconductor module including an insulating substrate, a power semiconductor chip mounted on the insulating substrate, and an outer case is known. As an example of this type of power semiconductor module, there is one described in FIG. 1 of Patent Document 1 (Japanese Patent Laid-Open No. 9-8223), for example.

特許文献１の図１に記載されたパワー半導体モジュールでは、電気絶縁層と、電気絶縁層の下側に形成された金属層（アルミベース板）と、電気絶縁層の上側に形成された導体パターン（金属箔、主回路配線パターン）とを有する絶縁基板（絶縁配線基板）が設けられている。また、絶縁基板（絶縁配線基板）の導体パターン（金属箔、主回路配線パターン）上にパワー半導体チップ（電力用半導体素子）が搭載されている。更に、前側壁部と、後側壁部と、右側壁部と、左側壁部と、上下方向に貫通した中央開口とを有する外囲ケース（枠体）が設けられている。   In the power semiconductor module described in FIG. 1 of Patent Document 1, an electrical insulation layer, a metal layer (aluminum base plate) formed below the electrical insulation layer, and a conductor pattern formed above the electrical insulation layer An insulating substrate (insulating wiring substrate) having (metal foil, main circuit wiring pattern) is provided. A power semiconductor chip (power semiconductor element) is mounted on a conductor pattern (metal foil, main circuit wiring pattern) of an insulating substrate (insulating wiring substrate). Further, an outer case (frame body) having a front side wall portion, a rear side wall portion, a right side wall portion, a left side wall portion, and a central opening penetrating in the vertical direction is provided.

また、特許文献１の図１に記載されたパワー半導体モジュールでは、電気絶縁性の樹脂材料と、パワー半導体チップ（電力用半導体素子）に電気的に接続される外部端子（端子）とをインサート成形によって一体化することにより、外囲ケース（枠体）が形成されている。更に、絶縁基板（絶縁配線基板）の前後方向寸法が、外囲ケース（枠体）の前側壁部の後側表面と後側壁部の前側表面との間隔よりも小さくされると共に、絶縁基板（絶縁配線基板）の左右方向寸法が、外囲ケース（枠体）の右側壁部の左側表面と左側壁部の右側表面との間隔よりも小さくされている。   In the power semiconductor module described in FIG. 1 of Patent Document 1, an electrically insulating resin material and an external terminal (terminal) electrically connected to the power semiconductor chip (power semiconductor element) are insert-molded. As a result of the integration, an outer case (frame body) is formed. Further, the longitudinal dimension of the insulating substrate (insulating wiring substrate) is made smaller than the distance between the rear side surface of the front side wall portion of the outer case (frame body) and the front side surface of the rear side wall portion. The dimension in the left-right direction of the insulating wiring board is made smaller than the distance between the left surface of the right side wall portion of the outer case (frame) and the right side surface of the left side wall portion.

そのため、特許文献１の図１に記載されたパワー半導体モジュールでは、絶縁基板（絶縁配線基板）の前後方向寸法が外囲ケース（枠体）の前側壁部の後側表面と後側壁部の前側表面との間隔より大きくされると共に、絶縁基板（絶縁配線基板）の左右方向寸法が外囲ケース（枠体）の右側壁部の左側表面と左側壁部の右側表面との間隔より大きくされている場合よりも、絶縁基板（絶縁配線基板）を小型化することができ、その結果、パワー半導体モジュール全体のコストを削減することができる。   Therefore, in the power semiconductor module described in FIG. 1 of Patent Document 1, the dimensions in the front-rear direction of the insulating substrate (insulating wiring substrate) are the rear side surface of the front side wall portion of the outer case (frame body) and the front side of the rear side wall portion. The horizontal dimension of the insulating substrate (insulating wiring board) is made larger than the distance between the left surface of the right side wall portion and the right side surface of the left side wall portion of the outer case (frame body). The insulating substrate (insulating wiring substrate) can be made smaller than the case where it is present, and as a result, the cost of the entire power semiconductor module can be reduced.

ところで、特許文献１の図１に記載されたパワー半導体モジュールでは、小型の絶縁基板（絶縁配線基板）の周囲に、熱伝導性が比較的低い低熱伝導性材料（電気絶縁性樹脂材料）によって形成された外囲ケースの底面部が配置されている。そのため、特許文献１の図１に記載されたパワー半導体モジュールでは、パワー半導体チップ（電力用半導体素子）が発生し、絶縁基板（絶縁配線基板）に伝熱された熱が、絶縁基板（絶縁配線基板）の周囲の外囲ケース（枠体）の底面部に殆ど伝熱されない。   By the way, in the power semiconductor module described in FIG. 1 of Patent Document 1, it is formed around a small insulating substrate (insulating wiring substrate) by a low thermal conductive material (electrically insulating resin material) having relatively low thermal conductivity. A bottom portion of the enclosed case is disposed. Therefore, in the power semiconductor module described in FIG. 1 of Patent Document 1, a power semiconductor chip (power semiconductor element) is generated, and the heat transferred to the insulating substrate (insulating wiring substrate) is transferred to the insulating substrate (insulating wiring). Little heat is transferred to the bottom surface of the surrounding case (frame) around the substrate.

更に、特許文献１の図１に記載されたパワー半導体モジュールでは、絶縁基板（絶縁配線基板）の金属層（アルミベース板）の下面と外囲ケース（枠体）の底面部の下面とが同一平面上に配置されておらず、外囲ケース（枠体）の底面部の下面が、絶縁基板（絶縁配線基板）の金属層（アルミベース板）の下面よりも上側に配置されている。そのため、特許文献１の図１に記載されたパワー半導体モジュールでは、パワー半導体モジュールの使用時に絶縁基板（絶縁配線基板）および外囲ケース（枠体）の底面部の下側に空冷タイプまたは水冷タイプの放熱手段が配置されても、外囲ケース（枠体）の底面部の下面と空冷タイプまたは水冷タイプの放熱手段の上面との間に隙間が生じてしまう。   Further, in the power semiconductor module described in FIG. 1 of Patent Document 1, the lower surface of the metal layer (aluminum base plate) of the insulating substrate (insulating wiring substrate) and the lower surface of the bottom surface portion of the outer case (frame body) are the same. The lower surface of the bottom surface portion of the surrounding case (frame body) is not disposed on the plane, and is disposed above the lower surface of the metal layer (aluminum base plate) of the insulating substrate (insulating wiring substrate). Therefore, in the power semiconductor module described in FIG. 1 of Patent Document 1, when using the power semiconductor module, an air-cooled type or a water-cooled type is provided below the bottom surface of the insulating substrate (insulating wiring substrate) and the outer case (frame body). Even if this heat dissipating means is arranged, a gap is generated between the lower surface of the bottom surface of the outer case (frame) and the upper surface of the air-cooling type or water-cooling type heat dissipating means.

その結果、特許文献１の図１に記載されたパワー半導体モジュールでは、パワー半導体チップ（電力用半導体素子）が発生し絶縁基板（絶縁配線基板）に伝熱された熱を、絶縁基板（絶縁配線基板）の周囲の外囲ケース（枠体）の底面部の側に水平方向に伝熱させた後に空冷タイプまたは水冷タイプの放熱手段に伝熱することができない。   As a result, in the power semiconductor module described in FIG. 1 of Patent Document 1, the heat generated by the power semiconductor chip (power semiconductor element) and transferred to the insulating substrate (insulating wiring substrate) is transferred to the insulating substrate (insulating wiring). The heat cannot be transferred to the air-cooled type or water-cooled type heat radiating means after the heat is transferred in the horizontal direction to the bottom side of the surrounding case (frame) around the substrate.

すなわち、特許文献１の図１に記載されたパワー半導体モジュールでは、パワー半導体チップ（電力用半導体素子）が発生し絶縁基板（絶縁配線基板）に伝熱された熱を、小型化された絶縁基板（絶縁配線基板）の下面のみを介してしか、空冷タイプまたは水冷タイプの放熱手段に伝熱することができない。   That is, in the power semiconductor module described in FIG. 1 of Patent Document 1, the heat generated by the power semiconductor chip (power semiconductor element) and transferred to the insulating substrate (insulating wiring substrate) is reduced in size. Heat can be transferred only to the air-cooled type or water-cooled type heat radiating means only through the lower surface of the (insulated wiring board).

換言すれば、特許文献１の図１に記載されたパワー半導体モジュールでは、絶縁基板（絶縁配線基板）を小型化することによってパワー半導体モジュール全体のコストを削減することができるものの、パワー半導体チップが発生した熱の伝熱経路が減少してしまい、それに伴って、パワー半導体モジュール全体の放熱性能が低下してしまう。   In other words, in the power semiconductor module described in FIG. 1 of Patent Document 1, the cost of the entire power semiconductor module can be reduced by downsizing the insulating substrate (insulating wiring substrate). The heat transfer path of the generated heat is reduced, and accordingly, the heat radiation performance of the entire power semiconductor module is lowered.

特開平９−８２２３号公報Japanese Patent Laid-Open No. 9-8223

前記問題点に鑑み、本発明は、パワー半導体チップが発生した熱の伝熱経路を増加させ、それにより、パワー半導体モジュール全体の放熱性能を向上させることができるパワー半導体モジュールを提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a power semiconductor module that can increase the heat transfer path of heat generated by a power semiconductor chip and thereby improve the heat dissipation performance of the entire power semiconductor module. And

詳細には、本発明は、絶縁基板を小型化することによってパワー半導体モジュール全体のコストを削減しつつ、パワー半導体チップが発生した熱の伝熱経路を増加させ、それにより、パワー半導体モジュール全体の放熱性能を向上させることができるパワー半導体モジュールを提供することを目的とする。   Specifically, the present invention reduces the cost of the entire power semiconductor module by reducing the size of the insulating substrate, while increasing the heat transfer path of the heat generated by the power semiconductor chip, thereby reducing the overall power semiconductor module. It aims at providing the power semiconductor module which can improve heat dissipation performance.

請求項１に記載の発明によれば、電気絶縁層（１ａ）と、電気絶縁層（１ａ）の下側に形成された金属層（１ｂ）と、電気絶縁層（１ｂ）の上側に形成された導体パターン（１ｃ１）とを有する絶縁基板（１）を設け、
絶縁基板（１）の導体パターン（１ｃ１）上にパワー半導体チップ（２０１）を搭載し、
前側壁部（２ａ１）と、後側壁部（２ａ２）と、右側壁部（２ａ３）と、左側壁部（２ａ４）と、上下方向に貫通した中央開口（２ａ５）とを有する外囲ケース（２）を設け、
電気絶縁性の樹脂材料と、パワー半導体チップ（２０１）の下面の電極に電気的に接続される外部端子（２ｂ１８）と、パワー半導体チップ（２０１）の上面の電極に電気的に接続される外部端子（２ｂ１３）とをインサート成形によって一体化することにより、外囲ケース（２）を形成し、
絶縁基板（１）の前後方向寸法（Ｗ１ａ）を、外囲ケース（２）の前側壁部（２ａ１）の後側表面と後側壁部（２ａ２）の前側表面との間隔（Ｗ２ａ）よりも小さくすると共に、絶縁基板（１）の左右方向寸法（Ｗ１ｂ）を、外囲ケース（２）の右側壁部（２ａ３）の左側表面と左側壁部（２ａ４）の右側表面との間隔（Ｗ２ｂ）よりも小さくしたパワー半導体モジュール（１００）において、
前側部分（３ａ）と、後側部分（３ｂ）と、右側部分（３ｃ）と、左側部分（３ｄ）と、上下方向に貫通した中央開口（３ｅ）とを有する枠状のスペーサ（３）を設け、
外囲ケース（２）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ（３）を形成し、
スペーサ（３）の中央開口（３ｅ）と絶縁基板（１）とを相補形状に形成し、
絶縁基板（１）の金属層（１ｂ）の下面とスペーサ（３）の下面とが同一平面上に位置するように、絶縁基板（１）をスペーサ（３）の中央開口（３ｅ）に嵌合させて絶縁基板（１）とスペーサ（３）とを接続し、
絶縁基板（１）およびスペーサ（３）を外囲ケース（２）の下端部に接続したことを特徴とするパワー半導体モジュール（１００）が提供される。 According to the first aspect of the present invention, the electric insulating layer (1a), the metal layer (1b) formed below the electric insulating layer (1a), and the upper side of the electric insulating layer (1b) are formed. An insulating substrate (1) having a conductive pattern (1c1)
A power semiconductor chip (201) is mounted on the conductor pattern (1c1) of the insulating substrate (1),
An enclosing case (2) having a front side wall (2a1), a rear side wall (2a2), a right side wall (2a3), a left side wall (2a4), and a central opening (2a5) penetrating vertically. )
An electrically insulating resin material, an external terminal (2b18) electrically connected to the electrode on the lower surface of the power semiconductor chip (201), and an external electrically connected to the electrode on the upper surface of the power semiconductor chip (201) By integrating the terminal (2b13) by insert molding, the outer case (2) is formed,
The longitudinal dimension (W1a) of the insulating substrate (1) is smaller than the interval (W2a) between the rear surface of the front side wall (2a1) of the outer casing (2) and the front surface of the rear side wall (2a2). In addition, the horizontal dimension (W1b) of the insulating substrate (1) is determined from the distance (W2b) between the left surface of the right wall (2a3) and the right surface of the left wall (2a4) of the outer case (2). In the power semiconductor module (100) with a smaller size,
A frame-shaped spacer (3) having a front part (3a), a rear part (3b), a right part (3c), a left part (3d), and a central opening (3e) penetrating in the vertical direction is provided. Provided,
The spacer (3) is formed of a high thermal conductive material having higher thermal conductivity than the resin material constituting the outer case (2),
The central opening (3e) of the spacer (3) and the insulating substrate (1) are formed in a complementary shape,
Fit the insulating substrate (1) into the central opening (3e) of the spacer (3) so that the lower surface of the metal layer (1b) of the insulating substrate (1) and the lower surface of the spacer (3) are located on the same plane. To connect the insulating substrate (1) and the spacer (3),
A power semiconductor module (100) is provided in which the insulating substrate (1) and the spacer (3) are connected to the lower end of the outer casing (2).

請求項２に記載の発明によれば、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の上面に当接する係止部（３ｆ）を、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）に設け、
請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の下面とスペーサ（３）の係止部（３ｆ）の下面との上下方向間隔（Ｓ３）と、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とを等しくし、
請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とは異なる厚さ（Ｔ１’）を有する他の絶縁基板（１’）を具備する他のパワー半導体モジュール（１００’）が製造される場合に、
請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）とは異なる他のスペーサ（３’）であって、その下面とその係止部（３ｆ）の下面との上下方向間隔（Ｓ３’）と、他の絶縁基板（１’）の厚さ（Ｔ１’）とが等しい他のスペーサ（３’）を、他のパワー半導体モジュール（１００’）に用いると共に、
請求項１に記載のパワー半導体モジュール（１００）に用いられる外囲ケース（２）を、他のパワー半導体モジュール（１００’）にも用いることを特徴とするパワー半導体モジュール（１００，１００’）の製造方法が提供される。 According to the invention described in claim 2, the power semiconductor according to claim 1, wherein the locking portion (3f) contacting the upper surface of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 is provided. Provided in the spacer (3) of the module (100);
The vertical gap (S3) between the lower surface of the spacer (3) of the power semiconductor module (100) according to claim 1 and the lower surface of the locking portion (3f) of the spacer (3), and the power according to claim 1. Making the thickness (T1) of the insulating substrate (1) of the semiconductor module (100) equal;
Another power semiconductor comprising another insulating substrate (1 ') having a thickness (T1') different from the thickness (T1 ') of the insulating substrate (1) of the power semiconductor module (100) according to claim 1. When the module (100 ′) is manufactured,
A spacer (3 ') different from the spacer (3) of the power semiconductor module (100) according to claim 1, wherein the vertical distance (S3) between the lower surface thereof and the lower surface of the locking portion (3f) ') And another spacer (3') having the same thickness (T1 ') of the other insulating substrate (1') as the other power semiconductor module (100 '),
A power semiconductor module (100, 100 ') characterized in that the outer case (2) used for the power semiconductor module (100) according to claim 1 is also used for another power semiconductor module (100'). A manufacturing method is provided.

請求項３に記載の発明によれば、請求項１に記載のパワー半導体モジュール（１００）のパワー半導体チップ（２０１）の数とは異なる数のパワー半導体チップ（２０１”）を具備する他のパワー半導体モジュール（１００”）が製造される場合に、
請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の前後方向寸法（Ｗ１ａ）および左右方向寸法（Ｗ１ｂ）とは、前後方向寸法（Ｗ１ａ”）および左右方向寸法（Ｗ１ｂ”）の少なくとも一方が異なる他の絶縁基板（１”）を、他のパワー半導体モジュール（１００”）に用い、
他のパワー半導体モジュール（１００”）に用いられる他の絶縁基板（１”）と相補形状の中央開口（３ｅ）であって、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の中央開口（３ｅ）とは形状が異なる中央開口（３ｅ）を具備する他のスペーサ（３”）を、他のパワー半導体モジュール（１００”）に用い、
請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型を用いて製造された他の外囲ケース（２”）を、他のパワー半導体モジュール（１００”）に用いることを特徴とするパワー半導体モジュール（１００，１００”）の製造方法が提供される。 According to the third aspect of the present invention, another power having a number of power semiconductor chips (201 ″) different from the number of power semiconductor chips (201) of the power semiconductor module (100) according to the first aspect. When a semiconductor module (100 ") is manufactured,
The front-rear dimension (W1a) and the left-right dimension (W1b) of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 are the front-rear dimension (W1a ") and the left-right dimension (W1b"). The other insulating substrate (1 ″) having at least one of the following is used for another power semiconductor module (100 ″),
The spacer (3) of the power semiconductor module (100) according to claim 1, comprising a central opening (3e) complementary to another insulating substrate (1 ") used in another power semiconductor module (100"). Another spacer (3 ″) having a central opening (3e) having a shape different from that of the central opening (3e) is used for another power semiconductor module (100 ″).
The other surrounding semiconductor case (2 ") manufactured using the molding die used for manufacturing the surrounding case (2) of the power semiconductor module (100) according to claim 1 is replaced with another power semiconductor module. A method for manufacturing a power semiconductor module (100, 100 ") is provided.

請求項１に記載のパワー半導体モジュール（１００）では、電気絶縁層（１ａ）と、電気絶縁層（１ａ）の下側に形成された金属層（１ｂ）と、電気絶縁層（１ｂ）の上側に形成された導体パターン（１ｃ１）とを有する絶縁基板（１）が設けられている。また、絶縁基板（１）の導体パターン（１ｃ１）上にパワー半導体チップ（２０１）が搭載されている。更に、前側壁部（２ａ１）と、後側壁部（２ａ２）と、右側壁部（２ａ３）と、左側壁部（２ａ４）と、上下方向に貫通した中央開口（２ａ５）とを有する外囲ケース（２）が設けられている。   In the power semiconductor module (100) according to claim 1, an electrical insulating layer (1a), a metal layer (1b) formed below the electrical insulating layer (1a), and an upper side of the electrical insulating layer (1b) An insulating substrate (1) having a conductor pattern (1c1) formed on is provided. A power semiconductor chip (201) is mounted on the conductor pattern (1c1) of the insulating substrate (1). Further, an outer case having a front side wall (2a1), a rear side wall (2a2), a right side wall (2a3), a left side wall (2a4), and a central opening (2a5) penetrating in the vertical direction. (2) is provided.

また、請求項１に記載のパワー半導体モジュール（１００）では、電気絶縁性の樹脂材料と、パワー半導体チップ（２０１）の下面の電極に電気的に接続される外部端子（２ｂ１８）と、パワー半導体チップ（２０１）の上面の電極に電気的に接続される外部端子（２ｂ１３）とをインサート成形によって一体化することにより、外囲ケース（２）が形成されている。更に、絶縁基板（１）の前後方向寸法（Ｗ１ａ）が、外囲ケース（２）の前側壁部（２ａ１）の後側表面と後側壁部（２ａ２）の前側表面との間隔（Ｗ２ａ）よりも小さくされると共に、絶縁基板（１）の左右方向寸法（Ｗ１ｂ）が、外囲ケース（２）の右側壁部（２ａ３）の左側表面と左側壁部（２ａ４）の右側表面との間隔（Ｗ２ｂ）よりも小さくされている。   In the power semiconductor module (100) according to claim 1, an electrically insulating resin material, an external terminal (2b18) electrically connected to an electrode on the lower surface of the power semiconductor chip (201), and a power semiconductor The outer case (2) is formed by integrating the external terminal (2b13) electrically connected to the electrode on the upper surface of the chip (201) by insert molding. Further, the longitudinal dimension (W1a) of the insulating substrate (1) is determined by the distance (W2a) between the rear surface of the front side wall (2a1) of the outer casing (2) and the front surface of the rear side wall (2a2). In addition, the horizontal dimension (W1b) of the insulating substrate (1) is the distance between the left side surface of the right side wall (2a3) of the outer case (2) and the right side surface of the left side wall (2a4) ( It is made smaller than W2b).

そのため、請求項１に記載のパワー半導体モジュール（１００）によれば、絶縁基板（１）の前後方向寸法（Ｗ１ａ）が、外囲ケース（２）の前側壁部（２ａ１）の後側表面と後側壁部（２ａ２）の前側表面との間隔（Ｗ２ａ）より大きくされると共に、絶縁基板（１）の左右方向寸法（Ｗ１ｂ）が、外囲ケース（２）の右側壁部（２ａ３）の左側表面と左側壁部（２ａ４）の右側表面との間隔（Ｗ２ｂ）より大きくされている場合よりも、絶縁基板（１）を小型化することができ、その結果、パワー半導体モジュール（１００）全体のコストを削減することができる。   Therefore, according to the power semiconductor module (100) of the first aspect, the front-rear direction dimension (W1a) of the insulating substrate (1) is different from the rear surface of the front side wall (2a1) of the outer case (2). The distance (W2a) between the rear side wall portion (2a2) and the front surface is larger, and the horizontal dimension (W1b) of the insulating substrate (1) is the left side of the right side wall portion (2a3) of the outer case (2). The insulating substrate (1) can be made smaller than when the distance (W2b) between the surface and the right side surface of the left side wall (2a4) is larger, and as a result, the entire power semiconductor module (100) can be reduced. Cost can be reduced.

詳細には、請求項１に記載のパワー半導体モジュール（１００）では、前側部分（３ａ）と、後側部分（３ｂ）と、右側部分（３ｃ）と、左側部分（３ｄ）と、上下方向に貫通した中央開口（３ｅ）とを有する枠状のスペーサ（３）が設けられている。また、外囲ケース（２）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ（３）が形成されている。更に、スペーサ（３）の中央開口（３ｅ）と絶縁基板（１）とが相補形状に形成されている。   Specifically, in the power semiconductor module (100) according to claim 1, the front part (3a), the rear part (3b), the right part (3c), the left part (3d), and the vertical direction A frame-like spacer (3) having a central opening (3e) therethrough is provided. In addition, the spacer (3) is formed of a high thermal conductive material having higher thermal conductivity than the resin material constituting the outer case (2). Furthermore, the central opening (3e) of the spacer (3) and the insulating substrate (1) are formed in a complementary shape.

また、請求項１に記載のパワー半導体モジュール（１００）では、絶縁基板（１）の金属層（１ｂ）の下面とスペーサ（３）の下面とが同一平面上に位置するように、絶縁基板（１）がスペーサ（３）の中央開口（３ｅ）に嵌合せしめられ、絶縁基板（１）とスペーサ（３）とが接続されている。更に、絶縁基板（１）およびスペーサ（３）が外囲ケース（２）の下端部に接続されている。   Moreover, in the power semiconductor module (100) according to claim 1, the insulating substrate (1) is such that the lower surface of the metal layer (1b) of the insulating substrate (1) and the lower surface of the spacer (3) are located on the same plane. 1) is fitted in the central opening (3e) of the spacer (3), and the insulating substrate (1) and the spacer (3) are connected. Furthermore, the insulating substrate (1) and the spacer (3) are connected to the lower end of the outer case (2).

換言すれば、請求項１に記載のパワー半導体モジュール（１００）では、外囲ケース（２）の前側壁部（２ａ１）の後側表面と後側壁部（２ａ２）の前側表面との間隔（Ｗ２ａ）よりも小さい前後方向寸法（Ｗ１ａ）と、外囲ケース（２）の右側壁部（２ａ３）の左側表面と左側壁部（２ａ４）の右側表面との間隔（Ｗ２ｂ）よりも小さい左右方向寸法（Ｗ１ｂ）とを有する小型の絶縁基板（１）の周囲に、外囲ケース（２）の樹脂材料よりも熱伝導性が高い高熱伝導性材料によって形成されたスペーサ（３）が配置されている。   In other words, in the power semiconductor module (100) according to claim 1, the distance (W2a) between the rear surface of the front side wall (2a1) of the outer case (2) and the front surface of the rear side wall (2a2). ) Smaller than the front-rear dimension (W1a) and the left-right dimension smaller than the distance (W2b) between the left side surface of the right side wall (2a3) and the right side surface of the left side wall (2a4) of the outer case (2). Around the small insulating substrate (1) having (W1b), a spacer (3) made of a high thermal conductive material having higher thermal conductivity than the resin material of the outer case (2) is disposed. .

そのため、請求項１に記載のパワー半導体モジュール（１００）によれば、パワー半導体チップ（２０１）が発生し、絶縁基板（１）に伝熱された熱の一部を、絶縁基板（１）の周囲のスペーサ（３）の側に水平方向に伝熱することができる。   Therefore, according to the power semiconductor module (100) of claim 1, the power semiconductor chip (201) is generated, and a part of the heat transferred to the insulating substrate (1) is transferred to the insulating substrate (1). Heat can be transferred in the horizontal direction to the surrounding spacer (3) side.

更に、請求項１に記載のパワー半導体モジュール（１００）では、絶縁基板（１）の金属層（１ｂ）の下面とスペーサ（３）の下面とが同一平面上に配置されているため、請求項１に記載のパワー半導体モジュール（１００）の使用時に絶縁基板（１）およびスペーサ（３）の下面が空冷タイプまたは水冷タイプの放熱手段の上面に接続されると、絶縁基板（１）から空冷タイプまたは水冷タイプの放熱手段に伝熱可能になると共に、スペーサ（３）から空冷タイプまたは水冷タイプの放熱手段にも伝熱可能になる。   Furthermore, in the power semiconductor module (100) according to claim 1, the lower surface of the metal layer (1b) of the insulating substrate (1) and the lower surface of the spacer (3) are arranged on the same plane. When the lower surface of the insulating substrate (1) and the spacer (3) is connected to the upper surface of the air-cooling type or water-cooling type heat radiation means when the power semiconductor module (100) according to 1 is used, the air-cooling type starts from the insulating substrate (1). Alternatively, heat can be transferred to the water cooling type heat radiating means, and heat can be transferred from the spacer (3) to the air cooling type or water cooling type heat radiating means.

その結果、請求項１に記載のパワー半導体モジュール（１００）では、絶縁基板（１）の熱が空冷タイプまたは水冷タイプの放熱手段に伝熱されるのと同様に、スペーサ（３）の熱が空冷タイプまたは水冷タイプの放熱手段に伝熱される。   As a result, in the power semiconductor module (100) according to claim 1, the heat of the spacer (3) is air-cooled in the same manner as the heat of the insulating substrate (1) is transferred to the air-cooling type or water-cooling type heat radiation means. Heat is transferred to a heat radiating means of type or water cooling type

すなわち、請求項１に記載のパワー半導体モジュール（１００）によれば、小型の絶縁基板の周囲に外囲ケースの底面部が配置されており、パワー半導体チップが発生した熱が小型の絶縁基板の下面のみを介して空冷タイプまたは水冷タイプの放熱手段に伝熱される特許文献１（特開平９−８２２３号公報）の図１に記載されたパワー半導体モジュールよりも、パワー半導体チップ（２０１）が発生した熱の伝熱経路を増加させることができ、それにより、パワー半導体モジュール（１００）全体の放熱性能を向上させることができる。   That is, according to the power semiconductor module (100) of the first aspect, the bottom portion of the outer case is disposed around the small insulating substrate, and the heat generated by the power semiconductor chip is generated by the small insulating substrate. A power semiconductor chip (201) is generated rather than the power semiconductor module described in FIG. 1 of Patent Document 1 (Japanese Patent Laid-Open No. 9-8223) that is transferred to an air-cooled type or water-cooled type heat radiating means only through the lower surface. Thus, the heat transfer path of the heat can be increased, whereby the heat radiation performance of the entire power semiconductor module (100) can be improved.

請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の上面に当接する係止部（３ｆ）が、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）に設けられる。   In the method for manufacturing the power semiconductor module (100, 100 ′) according to claim 2, the locking portion (3f) that contacts the upper surface of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 is provided. The spacer (3) of the power semiconductor module (100) according to claim 1 is provided.

更に、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の下面とスペーサ（３）の係止部（３ｆ）の下面との上下方向間隔（Ｓ３）と、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とが等しくされる。   Furthermore, in the method for manufacturing the power semiconductor module (100, 100 ') according to claim 2, the lower surface of the spacer (3) of the power semiconductor module (100) according to claim 1 and the engaging portion of the spacer (3). The vertical interval (S3) between the lower surface of (3f) and the thickness (T1) of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 are made equal.

また、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とは異なる厚さ（Ｔ１’）を有する他の絶縁基板（１’）を具備する他のパワー半導体モジュール（１００’）が製造される場合に、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）とは異なる他のスペーサ（３’）であって、その下面とその係止部（３ｆ）の下面との上下方向間隔（Ｓ３’）と、他の絶縁基板（１’）の厚さ（Ｔ１’）とが等しい他のスペーサ（３’）が他のパワー半導体モジュール（１００’）に用いられる。   Moreover, in the manufacturing method of the power semiconductor module (100, 100 ') according to claim 2, the thickness different from the thickness (T1) of the insulating substrate (1) of the power semiconductor module (100) according to claim 1. The spacer (3) of the power semiconductor module (100) according to claim 1, when another power semiconductor module (100 ') comprising another insulating substrate (1') having a thickness (T1 ') is manufactured. ) And other spacers (3 ′), the vertical distance (S3 ′) between the lower surface thereof and the lower surface of the locking portion (3f), and the thickness of the other insulating substrate (1 ′) ( Another spacer (3 ′) equal to T1 ′) is used for another power semiconductor module (100 ′).

更に、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とは異なる厚さ（Ｔ１’）を有する他の絶縁基板（１’）を具備する他のパワー半導体モジュール（１００’）が製造される場合に、請求項１に記載のパワー半導体モジュール（１００）に用いられる外囲ケース（２）が、他のパワー半導体モジュール（１００’）にも用いられる。   Furthermore, in the manufacturing method of the power semiconductor module (100, 100 ') according to claim 2, the thickness different from the thickness (T1) of the insulating substrate (1) of the power semiconductor module (100) according to claim 1. When the other power semiconductor module (100 ') having another insulating substrate (1') having a thickness (T1 ') is manufactured, the power semiconductor module (100) according to claim 1 is used. The surrounding case (2) is also used for another power semiconductor module (100 ′).

つまり、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）に用いられる絶縁基板（１）の厚さ（Ｔ１）と、他のパワー半導体モジュール（１００’）に用いられる他の絶縁基板（１’）の厚さ（Ｔ１’）とが互いに異なり、それに伴って、請求項１に記載のパワー半導体モジュール（１００）に用いられるスペーサ（３）の下面とスペーサ（３）の係止部（３ｆ）の下面との上下方向間隔（Ｓ３）と、他のパワー半導体モジュール（１００’）に用いられる他のスペーサ（３’）の下面と他のスペーサ（３’）の係止部（３ｆ）の下面との上下方向間隔（Ｓ３’）とが互いに異なる。   That is, in the method for manufacturing the power semiconductor module (100, 100 ′) according to claim 2, the thickness (T1) of the insulating substrate (1) used in the power semiconductor module (100) according to claim 1, The thickness (T1 ') of another insulating substrate (1') used for another power semiconductor module (100 ') is different from each other, and accordingly, used for the power semiconductor module (100) according to claim 1. The vertical space (S3) between the lower surface of the spacer (3) to be formed and the lower surface of the locking portion (3f) of the spacer (3), and the other spacer (3 ′) used for the other power semiconductor module (100 ′) And the vertical interval (S3 ′) between the lower surface of the second spacer and the lower surface of the locking portion (3f) of the other spacer (3 ′) are different from each other.

一方、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）に用いられる外囲ケース（２）が、他のパワー半導体モジュール（１００’）にも共用される。   On the other hand, in the method for manufacturing the power semiconductor module (100, 100 ') according to claim 2, the surrounding case (2) used for the power semiconductor module (100) according to claim 1 is replaced with another power semiconductor module. (100 ').

すなわち、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法では、異なる厚さ（Ｔ１，Ｔ１’）を有する絶縁基板（１，１’）が用いられる請求項１に記載のパワー半導体モジュール（１００）と他のパワー半導体モジュール（１００’）に対して、同一の外囲ケース（２）を用いることができる。   That is, in the method for manufacturing the power semiconductor module (100, 100 ′) according to claim 2, the insulating substrate (1, 1 ′) having different thicknesses (T1, T1 ′) is used. The same outer case (2) can be used for the power semiconductor module (100) and the other power semiconductor module (100 ′).

そのため、請求項２に記載のパワー半導体モジュール（１００，１００’）の製造方法によれば、請求項１に記載のパワー半導体モジュール（１００）に用いられる外囲ケース（２）とは異なる形状を有する外囲ケースを他のパワー半導体モジュール（１００’）のために製造しなければならない場合よりも、他のパワー半導体モジュール（１００’）の製造コストを削減することができる。   Therefore, according to the method for manufacturing the power semiconductor module (100, 100 ′) according to claim 2, the shape different from that of the enclosing case (2) used for the power semiconductor module (100) according to claim 1. The manufacturing cost of the other power semiconductor module (100 ′) can be reduced as compared with the case where the surrounding case having to be manufactured for the other power semiconductor module (100 ′).

請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）のパワー半導体チップ（２０１）の数とは異なる数のパワー半導体チップ（２０１”）を具備する他のパワー半導体モジュール（１００”）が製造される場合に、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の前後方向寸法（Ｗ１ａ）および左右方向寸法（Ｗ１ｂ）とは、前後方向寸法（Ｗ１ａ”）および左右方向寸法（Ｗ１ｂ”）の少なくとも一方が異なる他の絶縁基板（１”）が、他のパワー半導体モジュール（１００”）に用いられる。   In the method of manufacturing the power semiconductor module (100, 100 ″) according to claim 3, the number of power semiconductor chips (201) different from the number of power semiconductor chips (201) of the power semiconductor module (100) according to claim 1. When the other power semiconductor module (100 ") having 201") is manufactured, the front-rear dimension (W1a) and the left-right direction of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 Another insulating substrate (1 ″) having a dimension (W1b) that differs in at least one of the longitudinal dimension (W1a ″) and the lateral dimension (W1b ″) is used for another power semiconductor module (100 ″).

また、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）のパワー半導体チップ（２０１）の数とは異なる数のパワー半導体チップ（２０１”）を具備する他のパワー半導体モジュール（１００”）が製造される場合に、他のパワー半導体モジュール（１００”）に用いられる他の絶縁基板（１”）と相補形状の中央開口（３ｅ）であって、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の中央開口（３ｅ）とは形状が異なる中央開口（３ｅ）を具備する他のスペーサ（３”）が、他のパワー半導体モジュール（１００”）に用いられる。   Moreover, in the manufacturing method of the power semiconductor module (100, 100 ″) according to claim 3, the number of power semiconductors is different from the number of power semiconductor chips (201) of the power semiconductor module (100) according to claim 1. When another power semiconductor module (100 ") having a chip (201") is manufactured, a central opening complementary to another insulating substrate (1 ") used for the other power semiconductor module (100") Other spacers (3 ") having a central opening (3e) different in shape from the central opening (3e) of the spacer (3) of the power semiconductor module (100) according to claim 1 Are used for other power semiconductor modules (100 ″).

更に、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）のパワー半導体チップ（２０１）の数とは異なる数のパワー半導体チップ（２０１”）を具備する他のパワー半導体モジュール（１００”）が製造される場合に、請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型を用いて製造された他の外囲ケース（２”）が、他のパワー半導体モジュール（１００”）に用いられる。   Furthermore, in the method for manufacturing the power semiconductor module (100, 100 ″) according to claim 3, the number of power semiconductors is different from the number of power semiconductor chips (201) of the power semiconductor module (100) according to claim 1. When another power semiconductor module (100 ") having a chip (201") is manufactured, the molding used for manufacturing the outer case (2) of the power semiconductor module (100) according to claim 1 Another surrounding case (2 ″) manufactured using a mold is used for another power semiconductor module (100 ″).

つまり、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）に用いられる絶縁基板（１）の前後方向寸法（Ｗ１ａ）および左右方向寸法（Ｗ１ｂ）と、他のパワー半導体モジュール（１００”）に用いられる他の絶縁基板（１”）の前後方向寸法（Ｗ１ａ”）および左右方向寸法（Ｗ１ｂ”）の少なくとも一方が異なり、それに伴って、請求項１に記載のパワー半導体モジュール（１００）に用いられるスペーサ（３）の中央開口（３ｅ）の形状と、他のパワー半導体モジュール（１００”）に用いられる他のスペーサ（３”）の中央開口（３ｅ）の形状とが互いに異なる。   That is, in the method for manufacturing the power semiconductor module (100, 100 ″) according to claim 3, the longitudinal dimension (W1a) of the insulating substrate (1) used in the power semiconductor module (100) according to claim 1 and At least one of the left-right dimension (W1b) and the front-rear dimension (W1a ") and the left-right dimension (W1b") of another insulating substrate (1 ") used for another power semiconductor module (100") are different, Accordingly, the shape of the central opening (3e) of the spacer (3) used in the power semiconductor module (100) according to claim 1 and other spacers (3) used in the other power semiconductor module (100 "). The shape of the central opening (3e) of “)” is different from each other.

一方、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型が、他のパワー半導体モジュール（１００”）の他の外囲ケース（２”）の製造にも用いられる。   On the other hand, in the method for manufacturing the power semiconductor module (100, 100 ″) according to claim 3, a molding die used for manufacturing the outer case (2) of the power semiconductor module (100) according to claim 1 is provided. However, it is also used for manufacturing another outer case (2 ″) of another power semiconductor module (100 ″).

すなわち、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法では、請求項１に記載のパワー半導体モジュール（１００）が具備するパワー半導体チップ（２０１）の数と、他のパワー半導体モジュール（１００”）が具備するパワー半導体チップ（２０１”）の数とが異なるにもかかわらず、請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型を、他のパワー半導体モジュール（１００”）の他の外囲ケース（２”）の製造にも用いることができる。   That is, in the method for manufacturing the power semiconductor module (100, 100 ″) according to claim 3, the number of power semiconductor chips (201) included in the power semiconductor module (100) according to claim 1 and other powers. Despite the difference in the number of power semiconductor chips (201 ") included in the semiconductor module (100"), the semiconductor module (100 ") is used for manufacturing an enclosing case (2) of the power semiconductor module (100) according to claim 1. The molding die can also be used for manufacturing another outer case (2 ″) of another power semiconductor module (100 ″).

そのため、請求項３に記載のパワー半導体モジュール（１００，１００”）の製造方法によれば、請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型とは別個の成形用金型を他のパワー半導体モジュール（１００”）の他の外囲ケース（２”）の製造のために用意しなければならない場合よりも、他のパワー半導体モジュール（１００”）の製造コストを削減することができる。   Therefore, according to the method for manufacturing the power semiconductor module (100, 100 ″) according to claim 3, the molding used for manufacturing the outer case (2) of the power semiconductor module (100) according to claim 1. Rather than the case where a molding die separate from the die must be prepared for manufacturing the other enclosing case (2 ″) of the other power semiconductor module (100 ″), the other power semiconductor module ( 100 ″) can be reduced.

第１の実施形態のパワー半導体モジュール１００を示した図である。It is the figure which showed the power semiconductor module 100 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール１００の一部を構成する絶縁基板１を示した図である。It is the figure which showed the insulated substrate 1 which comprises some power semiconductor modules 100 of 1st Embodiment. 図２に示す絶縁基板１上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載した状態を示した図である。It is the figure which showed the state which mounted the power semiconductor chips 201-214 and the thermistor TH on the insulated substrate 1 shown in FIG. 第１の実施形態のパワー半導体モジュール１００の一部を構成するスペーサ３を示した図である。It is the figure which showed the spacer 3 which comprises some power semiconductor modules 100 of 1st Embodiment. 図３に示す絶縁基板１と図４に示すスペーサ３とを接続した状態を示した図である。It is the figure which showed the state which connected the insulating substrate 1 shown in FIG. 3, and the spacer 3 shown in FIG. 第１の実施形態のパワー半導体モジュール１００の一部を構成する外囲ケース２を示した図である。It is the figure which showed the surrounding case 2 which comprises some power semiconductor modules 100 of 1st Embodiment. 図５に示す組立体と図６に示す外囲ケース２とを接続した状態を示した図である。It is the figure which showed the state which connected the assembly shown in FIG. 5 and the surrounding case 2 shown in FIG. 第１の実施形態のパワー半導体モジュール１００の等価回路図である。1 is an equivalent circuit diagram of a power semiconductor module 100 according to a first embodiment. 第５の実施形態のパワー半導体モジュール１００’の一部を構成する絶縁基板１’を示した図である。It is the figure which showed the insulated substrate 1 'which comprises some power semiconductor modules 100' of 5th Embodiment. 第５の実施形態のパワー半導体モジュール１００’の一部を構成するスペーサ３’を示した図である。It is the figure which showed the spacer 3 'which comprises some power semiconductor modules 100' of 5th Embodiment. 図９に示す絶縁基板１’上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載したものと図１０に示すスペーサ３’とを接続した状態を示した図である。FIG. 10 is a diagram showing a state where power semiconductor chips 201 to 214 and thermistor TH are mounted on insulating substrate 1 ′ shown in FIG. 9 and spacer 3 ′ shown in FIG. 10 is connected. 図１１に示す組立体と図６に示す外囲ケース２とを接続した状態を示した図である。It is the figure which showed the state which connected the assembly shown in FIG. 11 and the surrounding case 2 shown in FIG. 第６の実施形態のパワー半導体モジュール１００”を示した図である。It is the figure which showed power semiconductor module 100 '' of 6th Embodiment. 第６の実施形態のパワー半導体モジュール１００”の一部を構成する絶縁基板１”を示した図である。It is the figure which showed insulating board | substrate 1 '' which comprises a part of power semiconductor module 100 "of 6th Embodiment. 図１４に示す絶縁基板１”上にパワー半導体チップ２０１”，２０２”を搭載した状態を示した図である。FIG. 15 is a diagram showing a state where power semiconductor chips 201 ″ and 202 ″ are mounted on the insulating substrate 1 ″ shown in FIG. 14. 第６の実施形態のパワー半導体モジュール１００”の一部を構成するスペーサ３”を示した図である。It is the figure which showed spacer 3 '' which comprises a part of power semiconductor module 100 "of 6th Embodiment. 図１５に示す絶縁基板１”と図１６に示すスペーサ３”とを接続した状態を示した図である。FIG. 16 is a diagram showing a state where the insulating substrate 1 ″ shown in FIG. 15 and the spacer 3 ″ shown in FIG. 16 are connected. 図１７に示す組立体と外囲ケース２”とを接続した状態を示した図である。It is the figure which showed the state which connected the assembly shown in FIG. 17, and outer casing 2 ''. 第６の実施形態のパワー半導体モジュール１００”の等価回路図である。It is an equivalent circuit schematic of power semiconductor module 100 '' of a 6th embodiment.

以下、本発明のパワー半導体モジュールの第１の実施形態について説明する。図１は第１の実施形態のパワー半導体モジュール１００を示した図である。詳細には、図１（Ａ）は第１の実施形態のパワー半導体モジュール１００の平面図、図１（Ｂ）はカバー４（図１（Ａ）参照）を取り外した状態における第１の実施形態のパワー半導体モジュール１００の平面図である。図２は第１の実施形態のパワー半導体モジュール１００の一部を構成する絶縁基板１を示した図である。詳細には、図２（Ａ）は絶縁基板１の平面図、図２（Ｂ）は図２（Ａ）のＡ−Ａ線に沿った絶縁基板１の概略的な鉛直断面図である。図３は図２に示す絶縁基板１上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載した状態を示した図である。図４は第１の実施形態のパワー半導体モジュール１００の一部を構成するスペーサ３を示した図である。詳細には、図４（Ａ）はスペーサ３の平面図、図４（Ｂ）は図４（Ａ）のＢ−Ｂ線に沿ったスペーサ３の鉛直断面図、図４（Ｃ）は図４（Ｂ）の一部を拡大して示した図である。   A power semiconductor module according to a first embodiment of the present invention will be described below. FIG. 1 is a diagram showing a power semiconductor module 100 according to the first embodiment. Specifically, FIG. 1A is a plan view of the power semiconductor module 100 of the first embodiment, and FIG. 1B is the first embodiment with the cover 4 (see FIG. 1A) removed. 2 is a plan view of the power semiconductor module 100 of FIG. FIG. 2 is a view showing an insulating substrate 1 constituting a part of the power semiconductor module 100 of the first embodiment. Specifically, FIG. 2A is a plan view of the insulating substrate 1, and FIG. 2B is a schematic vertical sectional view of the insulating substrate 1 along the line AA in FIG. 2A. FIG. 3 is a view showing a state where the power semiconductor chips 201 to 214 and the thermistor TH are mounted on the insulating substrate 1 shown in FIG. FIG. 4 is a view showing the spacer 3 that constitutes a part of the power semiconductor module 100 of the first embodiment. Specifically, FIG. 4A is a plan view of the spacer 3, FIG. 4B is a vertical sectional view of the spacer 3 along the line BB in FIG. 4A, and FIG. It is the figure which expanded and showed a part of (B).

図５は図３に示す絶縁基板１と図４に示すスペーサ３とを接続した状態を示した図である。詳細には、図５（Ａ）は絶縁基板１、スペーサ３、パワー半導体チップ２０１などによって構成される組立体の平面図、図５（Ｂ）は図５（Ａ）のＣ−Ｃ線に沿った組立体の概略的な鉛直端面図である。図６は第１の実施形態のパワー半導体モジュール１００の一部を構成する外囲ケース２を示した図である。詳細には、図６（Ａ）は外囲ケース２の平面図、図６（Ｂ）は図６（Ａ）のＤ−Ｄ線に沿った外囲ケース２の鉛直断面図、図６（Ｃ）は図６（Ａ）のＥ−Ｅ線に沿った外囲ケース２の鉛直断面図である。図７は図５に示す組立体と図６に示す外囲ケース２とを接続した状態を示した図である。詳細には、図７（Ａ）は絶縁基板１、外囲ケース２、スペーサ３、パワー半導体チップ２０１などによって構成される組立体の平面図、図７（Ｂ）は図７（Ａ）のＦ−Ｆ線に沿った組立体の概略的な鉛直端面図、図７（Ｃ）は図７（Ｂ）に示す組立体と空冷タイプまたは水冷タイプの放熱手段との関係を示した図である。図８は第１の実施形態のパワー半導体モジュール１００の等価回路図である。   FIG. 5 is a view showing a state in which the insulating substrate 1 shown in FIG. 3 and the spacer 3 shown in FIG. 4 are connected. Specifically, FIG. 5A is a plan view of an assembly including the insulating substrate 1, the spacer 3, the power semiconductor chip 201, and the like, and FIG. 5B is along the line CC in FIG. 5A. 2 is a schematic vertical end view of the assembled assembly. FIG. FIG. 6 is a view showing an enclosing case 2 constituting a part of the power semiconductor module 100 of the first embodiment. Specifically, FIG. 6A is a plan view of the outer case 2, FIG. 6B is a vertical sectional view of the outer case 2 along the line DD in FIG. 6A, and FIG. ) Is a vertical cross-sectional view of the enclosing case 2 along the line EE in FIG. FIG. 7 is a view showing a state in which the assembly shown in FIG. 5 and the outer case 2 shown in FIG. 6 are connected. Specifically, FIG. 7A is a plan view of an assembly including the insulating substrate 1, the outer case 2, the spacer 3, the power semiconductor chip 201, and the like, and FIG. 7B is an F view of FIG. FIG. 7C is a diagram showing the relationship between the assembly shown in FIG. 7B and the air-cooled type or water-cooled type heat radiating means. FIG. 8 is an equivalent circuit diagram of the power semiconductor module 100 of the first embodiment.

第１の実施形態のパワー半導体モジュール１００では、図２に示すように、電気絶縁層１ａと、電気絶縁層１ａの下側に形成された金属層１ｂと、電気絶縁層１ｂの上側に形成された導体パターン１ｃ１，１ｃ２，１ｃ３，１ｃ４，１ｃ５，１ｃ６，１ｃ７，１ｃ８，１ｃ９，１ｃ１０，１ｃ１１，１ｃ１２，１ｃ１３，１ｃ１４，１ｃ１５，１ｃ１６，１ｃ１７，１ｃ１８，１ｃ１９，１ｃ２０，１ｃ２１とを有する絶縁基板１が設けられている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 2, the electrical insulating layer 1a, the metal layer 1b formed on the lower side of the electrical insulating layer 1a, and the upper side of the electrical insulating layer 1b are formed. Insulating substrate 1 having conductor patterns 1c1, 1c2, 1c3, 1c4, 1c5, 1c6, 1c7, 1c8, 1c9, 1c10, 1c11, 1c12, 1c13, 1c14, 1c15, 1c16, 1c17, 1c18, 1c19, 1c20, 1c21 Is provided.

詳細には、第１の実施形態のパワー半導体モジュール１００では、例えば３ｍｍの厚さを有する金属板が、金属層１ｂ（図２（Ｂ）参照）として用いられている。また、その金属層１ｂ上に、例えば１２５μｍの厚さを有する電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）が形成されている。更に、その電気絶縁層１ａ上に、例えば４００μｍの厚さを有する導体パターン１ｃ１〜１ｃ２１（図２（Ａ）および図２（Ｂ）参照）が形成されている。   Specifically, in the power semiconductor module 100 of the first embodiment, a metal plate having a thickness of 3 mm, for example, is used as the metal layer 1b (see FIG. 2B). Further, on the metal layer 1b, an electrical insulating layer 1a (see FIGS. 2A and 2B) having a thickness of, for example, 125 μm is formed. Furthermore, conductor patterns 1c1 to 1c21 (see FIGS. 2A and 2B) having a thickness of, for example, 400 μm are formed on the electrical insulating layer 1a.

第１の実施形態のパワー半導体モジュール１００では、金属層１ｂ（図２（Ｂ）参照）としての金属板が最初に用意され、その金属板に対して電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）が形成されるが、第２の実施形態のパワー半導体モジュール１００では、代わりに、電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）としての電気絶縁板を最初に用意し、その電気絶縁板に対して金属層１ｂ（図２（Ｂ）参照）を形成することも可能である。   In the power semiconductor module 100 of the first embodiment, a metal plate as the metal layer 1b (see FIG. 2B) is first prepared, and the electrical insulating layer 1a (FIG. 2A) and 2B) is formed, but in the power semiconductor module 100 of the second embodiment, instead of the electrical insulation as the electrical insulation layer 1a (see FIG. 2A and FIG. 2B) It is also possible to prepare a plate first and form a metal layer 1b (see FIG. 2B) on the electrical insulating plate.

更に、第１の実施形態のパワー半導体モジュール１００では、電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）と金属層１ｂ（図２（Ｂ）参照）とが直接接続され、電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）と導体パターン１ｃ１〜１ｃ２１（図２（Ａ）および図２（Ｂ）参照）とが直接接続されているが、第３の実施形態のパワー半導体モジュール１００では、代わりに、電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）と金属層１ｂ（図２（Ｂ）参照）との間に接合材を介在させ、電気絶縁層１ａ（図２（Ａ）および図２（Ｂ）参照）と導体パターン１ｃ１〜１ｃ２１（図２（Ａ）および図２（Ｂ）参照）との間に接合材を介在させることも可能である。   Furthermore, in the power semiconductor module 100 of the first embodiment, the electrical insulating layer 1a (see FIGS. 2A and 2B) and the metal layer 1b (see FIG. 2B) are directly connected, The electrical insulating layer 1a (see FIGS. 2A and 2B) and the conductor patterns 1c1 to 1c21 (see FIGS. 2A and 2B) are directly connected. In the power semiconductor module 100 of the embodiment, instead, a bonding material is interposed between the electrical insulating layer 1a (see FIGS. 2A and 2B) and the metal layer 1b (see FIG. 2B). And interposing a bonding material between the electrical insulating layer 1a (see FIGS. 2A and 2B) and the conductor patterns 1c1 to 1c21 (see FIGS. 2A and 2B) Is also possible.

第１の実施形態のパワー半導体モジュール１００の製造時には、絶縁基板１（図２および図３参照）上にパワー半導体チップ２０１〜２１４（図３参照）およびサーミスタＴＨ（図３参照）が搭載される。詳細には、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３参照）の下面のコレクタ電極と、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０２（図３参照）の下面のカソード電極と、パワー半導体チップ（ダイオードチップ）２０４（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ１（図３参照）に電気的に接続される。   When manufacturing the power semiconductor module 100 of the first embodiment, the power semiconductor chips 201 to 214 (see FIG. 3) and the thermistor TH (see FIG. 3) are mounted on the insulating substrate 1 (see FIGS. 2 and 3). . Specifically, the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 201 (see FIG. 3), the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 203 (see FIG. 3), and the power semiconductor chip (diode chip). The cathode electrode on the lower surface of 202 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 204 (see FIG. 3) are the conductor pattern 1c1 (see FIG. 3) of the insulating substrate 1 (see FIG. 3). Electrically connected).

また、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０６（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ２（図３参照）に電気的に接続される。更に、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０８（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ３（図３参照）に電気的に接続される。   Further, the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 205 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 206 (see FIG. 3) constitute the insulating substrate 1 (see FIG. 3). ) Of the conductive pattern 1c2 (see FIG. 3). Furthermore, the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 207 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 208 (see FIG. 3) constitute the insulating substrate 1 (see FIG. 3). ) Of the conductive pattern 1c3 (see FIG. 3).

更に、パワー半導体チップ（サイリスタチップ）２０９（図３参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１０（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ１１（図３参照）に電気的に接続される。また、パワー半導体チップ（サイリスタチップ）２１１（図３参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１２（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ１２（図３参照）に電気的に接続される。更に、パワー半導体チップ（サイリスタチップ）２１３（図３参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１４（図３参照）の下面のカソード電極とが、絶縁基板１（図３参照）の導体パターン１ｃ１３（図３参照）に電気的に接続される。また、サーミスタＴＨ（図３参照）が絶縁基板１（図３参照）の導体パターン１ｃ１４，１ｃ２１（図３参照）に電気的に接続される。   Further, the anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 209 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 210 (see FIG. 3) constitute the insulating substrate 1 (see FIG. 3). ) Of the conductive pattern 1c11 (see FIG. 3). The anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 211 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 212 (see FIG. 3) are connected to the insulating substrate 1 (see FIG. 3). ) Of the conductive pattern 1c12 (see FIG. 3). Further, the anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 213 (see FIG. 3) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 214 (see FIG. 3) constitute the insulating substrate 1 (see FIG. 3). ) Of the conductive pattern 1c13 (see FIG. 3). The thermistor TH (see FIG. 3) is electrically connected to the conductor patterns 1c14 and 1c21 (see FIG. 3) of the insulating substrate 1 (see FIG. 3).

また、第１の実施形態のパワー半導体モジュール１００では、図４に示すように、前側部分３ａと、後側部分３ｂと、右側部分３ｃと、左側部分３ｄと、上下方向（図４（Ｂ）の上下方向）に貫通した中央開口３ｅとを有する枠状のスペーサ３が設けられている。更に、外囲ケース２（図６参照）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ３が形成されている。また、スペーサ３の中央開口３ｅと絶縁基板１（図２および図３参照）とが相補形状に形成されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 4, the front portion 3a, the rear portion 3b, the right portion 3c, the left portion 3d, and the vertical direction (FIG. 4B). A frame-like spacer 3 having a central opening 3e penetrating in the vertical direction) is provided. Furthermore, the spacer 3 is formed of a high thermal conductivity material having higher thermal conductivity than the resin material constituting the outer case 2 (see FIG. 6). Further, the central opening 3e of the spacer 3 and the insulating substrate 1 (see FIGS. 2 and 3) are formed in a complementary shape.

更に、第１の実施形態のパワー半導体モジュール１００では、図４に示すように、絶縁基板１（図２および図３参照）の上面に当接するための係止部３ｆがスペーサ３に設けられている。詳細には、スペーサ３の下面とスペーサ３の係止部３ｆの下面との上下方向間隔Ｓ３（図４（Ｃ）参照）と、スペーサ３の係止部３ｆの下面に当接する位置における絶縁基板１（図２および図３参照）の厚さＴ１（図２（Ｂ）参照）とが等しくされている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 4, the spacer 3 is provided with a locking portion 3 f for contacting the upper surface of the insulating substrate 1 (see FIGS. 2 and 3). Yes. Specifically, the insulating substrate at a position in contact with the lower surface S3 (see FIG. 4C) between the lower surface of the spacer 3 and the lower surface of the locking portion 3f of the spacer 3 (see FIG. 4C) and the lower surface of the locking portion 3f of the spacer 3. 1 (see FIG. 2 and FIG. 3) is equal to the thickness T1 (see FIG. 2B).

その結果、第１の実施形態のパワー半導体モジュール１００の製造時に、図５に示すように、絶縁基板１（図２および図３参照）がスペーサ３の中央開口３ｅ（図４参照）に嵌合せしめられて、絶縁基板１とスペーサ３とが接続されると、絶縁基板１の金属層１ｂの下面とスペーサ３の下面とが同一平面上に位置する（図５（Ｂ）参照）。   As a result, when the power semiconductor module 100 according to the first embodiment is manufactured, the insulating substrate 1 (see FIGS. 2 and 3) is fitted into the central opening 3e (see FIG. 4) of the spacer 3 as shown in FIG. When the insulating substrate 1 and the spacer 3 are connected to each other, the lower surface of the metal layer 1b of the insulating substrate 1 and the lower surface of the spacer 3 are located on the same plane (see FIG. 5B).

第１の実施形態のパワー半導体モジュール１００では、外囲ケース２（図６参照）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性樹脂材料によってスペーサ３が形成されているが、第４の実施形態のパワー半導体モジュール１００では、代わりに、外囲ケース２（図６参照）を構成する樹脂材料よりも熱伝導性が高い金属材料によってスペーサ３を形成することも可能である。   In the power semiconductor module 100 of the first embodiment, the spacer 3 is formed of a high thermal conductive resin material having higher thermal conductivity than the resin material constituting the outer case 2 (see FIG. 6). In the power semiconductor module 100 of the embodiment, instead, the spacer 3 can be formed of a metal material having higher thermal conductivity than the resin material constituting the outer casing 2 (see FIG. 6).

また、第１の実施形態のパワー半導体モジュール１００では、図６に示すように、前側壁部２ａ１と、後側壁部２ａ２と、右側壁部２ａ３と、左側壁部２ａ４と、上下方向（図６（Ｂ）の上下方向、図６（Ｃ）の左右方向）に貫通した中央開口２ａ５とを有する外囲ケース２が設けられている。更に、電気絶縁性の樹脂材料と、外部端子２ｂ１３〜２ｂ２１と、信号端子２ｂ１〜２ｂ１２とをインサート成形によって一体化することにより、外囲ケース２が形成されている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 6, the front side wall 2a1, the rear side wall 2a2, the right side wall 2a3, the left side wall 2a4, and the vertical direction (FIG. 6). An outer case 2 having a central opening 2a5 penetrating in the vertical direction of (B) and the horizontal direction of FIG. 6C is provided. Furthermore, the outer case 2 is formed by integrating the electrically insulating resin material, the external terminals 2b13 to 2b21, and the signal terminals 2b1 to 2b12 by insert molding.

第１の実施形態のパワー半導体モジュール１００の製造時には、次いで、図７に示すように、図５に示す組立体が、図６に示す外囲ケース２の下端部に接続される。次いで、図１（Ｂ）に示すように、ワイヤボンディングが行われる。   At the time of manufacturing the power semiconductor module 100 according to the first embodiment, as shown in FIG. 7, the assembly shown in FIG. 5 is then connected to the lower end portion of the enclosing case 2 shown in FIG. Next, wire bonding is performed as shown in FIG.

詳細には、絶縁基板１（図２参照）の導体パターン１ｃ１（図２参照）と、外部端子２ｂ１８（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３および図８参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０２（図３および図８参照）の下面のカソード電極と、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３および図８参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０４（図３および図８参照）の下面のカソード電極とが、外部端子２ｂ１８（図６および図８参照）に電気的に接続される。   Specifically, the conductor pattern 1c1 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b18 (see FIG. 6) are connected by wire bonding. As a result, the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 201 (see FIGS. 3 and 8), the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 202 (see FIGS. 3 and 8), and the power The collector electrode on the lower surface of the semiconductor chip (IGBT chip) 203 (see FIGS. 3 and 8) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 204 (see FIGS. 3 and 8) are external terminals 2b18 (see FIG. 3). 6 and 8).

また、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ５（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ５（図２参照）と、絶縁基板１（図２参照）の導体パターン１ｃ６（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ６（図２参照）と、信号端子２ｂ９（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３および図８参照）の上面のゲート電極と、信号端子２ｂ９（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 (see FIG. 3) and the conductor pattern 1c5 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are wire-bonded to each other, and the insulating substrate 1 (see FIG. 2). The conductor pattern 1c5 (see FIG. 2) of FIG. 2 and the conductor pattern 1c6 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the conductor pattern of the insulating substrate 1 (see FIG. 2). 1c6 (see FIG. 2) and signal terminal 2b9 (see FIG. 6) are connected by wire bonding. As a result, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 (see FIGS. 3 and 8) and the signal Terminal 2b9 (see FIGS. 6 and 8) is electrically connected.

更に、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３参照）の上面のエミッタ電極と、絶縁基板１（図２参照）の導体パターン１ｃ２（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２０２（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ２（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ２（図２参照）と、外部端子２ｂ１３（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０２（図３および図８参照）の上面のアノード電極と、外部端子２ｂ１３（図６および図８参照）とが電気的に接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ２（図２参照）と、信号端子２ｂ１０（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０２（図３および図８参照）の上面のアノード電極と、信号端子２ｂ１０（図６および図８参照）とが電気的に接続される。   Further, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 (see FIG. 3) and the conductor pattern 1c2 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the power semiconductor chip (see FIG. 2). The anode electrode on the upper surface of the diode chip) 202 (see FIG. 3) and the conductor pattern 1c2 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the conductor of the insulating substrate 1 (see FIG. 2). The pattern 1c2 (see FIG. 2) and the external terminal 2b13 (see FIG. 6) are connected by wire bonding. As a result, the emitter electrode and power on the upper surface of the power semiconductor chip (IGBT chip) 201 (see FIGS. 3 and 8) The anode electrode on the upper surface of the semiconductor chip (diode chip) 202 (see FIGS. 3 and 8) and the external terminal 2b13 (FIG. 6). And Figure 8 reference) and are electrically connected. Further, the conductor pattern 1c2 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b10 (see FIG. 6) are connected by wire bonding, and as a result, the power semiconductor chip (IGBT chip) 201 (see FIG. 3). And the anode electrode on the upper surface of the power semiconductor chip (diode chip) 202 (see FIGS. 3 and 8) and the signal terminal 2b10 (see FIGS. 6 and 8) are electrically connected. Connected.

また、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ７（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ７（図２参照）と、絶縁基板１（図２参照）の導体パターン１ｃ８（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ８（図２参照）と、信号端子２ｂ５（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３および図８参照）の上面のゲート電極と、信号端子２ｂ５（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 203 (see FIG. 3) and the conductor pattern 1c7 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are wire-bonded to each other, and the insulating substrate 1 (see FIG. 2). The conductor pattern 1c7 (see FIG. 2) of FIG. 2) and the conductor pattern 1c8 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the conductor pattern of the insulating substrate 1 (see FIG. 2) is connected. 1c8 (see FIG. 2) and signal terminal 2b5 (see FIG. 6) are connected by wire bonding. As a result, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 203 (see FIGS. 3 and 8) and the signal Terminal 2b5 (see FIGS. 6 and 8) is electrically connected.

更に、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３参照）の上面のエミッタ電極と、絶縁基板１（図２参照）の導体パターン１ｃ３（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２０４（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ３（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ３（図２参照）と、外部端子２ｂ１４（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０４（図３および図８参照）の上面のアノード電極と、外部端子２ｂ１４（図６および図８参照）とが電気的に接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ３（図２参照）と、信号端子２ｂ６（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０４（図３および図８参照）の上面のアノード電極と、信号端子２ｂ６（図６および図８参照）とが電気的に接続される。   Further, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 203 (see FIG. 3) and the conductor pattern 1c3 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are wire-bonded to each other, and the power semiconductor chip (see FIG. 2). The anode electrode on the upper surface of the diode chip) 204 (see FIG. 3) and the conductor pattern 1c3 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the conductor of the insulating substrate 1 (see FIG. 2). The pattern 1c3 (see FIG. 2) and the external terminal 2b14 (see FIG. 6) are connected by wire bonding. As a result, the emitter electrode and power on the upper surface of the power semiconductor chip (IGBT chip) 203 (see FIGS. 3 and 8) The anode electrode on the upper surface of the semiconductor chip (diode chip) 204 (see FIGS. 3 and 8) and the external terminal 2b14 (FIG. 6). And Figure 8 reference) and are electrically connected. Further, the conductor pattern 1c3 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b6 (see FIG. 6) are connected by wire bonding, and as a result, the power semiconductor chip (IGBT chip) 203 (see FIG. 3). And the anode electrode on the upper surface of the power semiconductor chip (diode chip) 204 (see FIGS. 3 and 8) and the signal terminal 2b6 (see FIGS. 6 and 8) are electrically connected. Connected.

また、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ９（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ９（図２参照）と、信号端子２ｂ１１（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３および図８参照）の上面のゲート電極と、信号端子２ｂ１１（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 205 (see FIG. 3) and the conductor pattern 1c9 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the insulating substrate 1 (see FIG. 2). The conductor pattern 1c9 (see FIG. 2) of FIG. 2) and the signal terminal 2b11 (see FIG. 6) are connected by wire bonding. As a result, the power semiconductor chip (IGBT chip) 205 (see FIGS. 3 and 8) is connected. The gate electrode on the upper surface and the signal terminal 2b11 (see FIGS. 6 and 8) are electrically connected.

更に、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３参照）の上面のエミッタ電極と、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２０６（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）と、外部端子２ｂ１９（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０６（図３および図８参照）の上面のアノード電極と、外部端子２ｂ１９（図６および図８参照）とが電気的に接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）と、信号端子２ｂ１２（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０５（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０６（図３および図８参照）の上面のアノード電極と、信号端子２ｂ１２（図６および図８参照）とが電気的に接続される。   Further, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 205 (see FIG. 3) and the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the power semiconductor chip (see FIG. 2). The anode electrode on the upper surface of the diode chip) 206 (see FIG. 3) and the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the conductor of the insulating substrate 1 (see FIG. 2). The pattern 1c4 (see FIG. 2) and the external terminal 2b19 (see FIG. 6) are connected by wire bonding. As a result, the emitter electrode and power on the upper surface of the power semiconductor chip (IGBT chip) 205 (see FIGS. 3 and 8) An anode electrode on the upper surface of a semiconductor chip (diode chip) 206 (see FIGS. 3 and 8) and an external terminal 2b19 (FIG. 6). And Figure 8 reference) and are electrically connected. Further, the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b12 (see FIG. 6) are connected by wire bonding, and as a result, the power semiconductor chip (IGBT chip) 205 (see FIG. 3). And the anode electrode on the upper surface of the power semiconductor chip (diode chip) 206 (see FIGS. 3 and 8) and the signal terminal 2b12 (see FIGS. 6 and 8) are electrically connected. Connected.

また、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ１０（図２参照）とがワイヤボンディング接続され、絶縁基板１（図２参照）の導体パターン１ｃ１０（図２参照）と、信号端子２ｂ７（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３および図８参照）の上面のゲート電極と、信号端子２ｂ７（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 207 (see FIG. 3) and the conductor pattern 1c10 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, so that the insulating substrate 1 (see FIG. 2). The conductor pattern 1c10 (see FIG. 2) of FIG. 2) and the signal terminal 2b7 (see FIG. 6) are connected by wire bonding. As a result, the power semiconductor chip (IGBT chip) 207 (see FIGS. 3 and 8) The gate electrode on the upper surface and the signal terminal 2b7 (see FIGS. 6 and 8) are electrically connected.

更に、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３参照）の上面のエミッタ電極と、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２０８（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０８（図３および図８参照）の上面のアノード電極と、外部端子２ｂ１９（図６および図８参照）とが電気的に接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ４（図２参照）と、信号端子２ｂ８（図６参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０７（図３および図８参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０８（図３および図８参照）の上面のアノード電極と、信号端子２ｂ８（図６および図８参照）とが電気的に接続される。   Further, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 207 (see FIG. 3) and the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding, and the power semiconductor chip (see FIG. 2). The anode electrode on the upper surface of the diode chip) 208 (see FIG. 3) and the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. As a result, the power semiconductor chip (IGBT chip) The emitter electrode on the upper surface of 207 (see FIGS. 3 and 8), the anode electrode on the upper surface of the power semiconductor chip (diode chip) 208 (see FIGS. 3 and 8), and the external terminal 2b19 (see FIGS. 6 and 8) Are electrically connected. Further, the conductor pattern 1c4 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b8 (see FIG. 6) are connected by wire bonding, and as a result, a power semiconductor chip (IGBT chip) 207 (see FIG. 3). And the anode electrode on the upper surface of the power semiconductor chip (diode chip) 208 (see FIGS. 3 and 8) and the signal terminal 2b8 (see FIGS. 6 and 8) are electrically connected. Connected.

また、パワー半導体チップ（サイリスタチップ）２０９（図３参照）の上面のカソード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１（図２参照）とがワイヤボンディング接続される。更に、パワー半導体チップ（サイリスタチップ）２１１（図３参照）の上面のカソード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１（図２参照）とがワイヤボンディング接続される。また、パワー半導体チップ（サイリスタチップ）２１３（図３参照）の上面のカソード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１（図２参照）とがワイヤボンディング接続される。更に、絶縁基板１（図２参照）の導体パターン１ｃ１（図２参照）と、外部端子２ｂ１５（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１（図３および図８参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０２（図３および図８参照）の下面のカソード電極と、パワー半導体チップ（ＩＧＢＴチップ）２０３（図３および図８参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０４（図３および図８参照）の下面のカソード電極と、パワー半導体チップ（サイリスタチップ）２０９（図３および図８参照）の上面のカソード電極と、パワー半導体チップ（サイリスタチップ）２１１（図３および図８参照）の上面のカソード電極と、パワー半導体チップ（サイリスタチップ）２１３（図３および図８参照）の上面のカソード電極とが、外部端子２ｂ１５（図６および図８参照）に電気的に接続される。   Further, the cathode electrode on the upper surface of the power semiconductor chip (thyristor chip) 209 (see FIG. 3) and the conductor pattern 1c1 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the cathode electrode on the upper surface of the power semiconductor chip (thyristor chip) 211 (see FIG. 3) and the conductor pattern 1c1 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the cathode electrode on the upper surface of the power semiconductor chip (thyristor chip) 213 (see FIG. 3) and the conductor pattern 1c1 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c1 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b15 (see FIG. 6) are connected by wire bonding. As a result, the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 201 (see FIGS. 3 and 8), the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 202 (see FIGS. 3 and 8), and the power The collector electrode on the lower surface of the semiconductor chip (IGBT chip) 203 (see FIGS. 3 and 8), the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 204 (see FIGS. 3 and 8), and the power semiconductor chip (thyristor) Chip) 209 (see FIGS. 3 and 8), a cathode electrode on the upper surface, a cathode electrode on the upper surface of power semiconductor chip (thyristor chip) 211 (see FIGS. 3 and 8), and a power semiconductor chip (thyristor chip) 213 ( The cathode electrode on the upper surface of FIG. 3 and FIG. 8 is connected to the external terminal 2b15 (FIG. 6 and FIG. 8 See) to be electrically connected.

更に、パワー半導体チップ（サイリスタチップ）２０９（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ１５（図２参照）とがワイヤボンディング接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ１５（図２参照）と、絶縁基板１（図２参照）の導体パターン１ｃ１６（図２参照）とがワイヤボンディング接続される。更に、絶縁基板１（図２参照）の導体パターン１ｃ１６（図２参照）と、絶縁基板１（図２参照）の導体パターン１ｃ１７（図２参照）とがワイヤボンディング接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ１７（図２参照）と、信号端子２ｂ４（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２０９（図３および図８参照）の上面のゲート電極と、信号端子２ｂ４（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 209 (see FIG. 3) and the conductor pattern 1c15 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c15 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the conductor pattern 1c16 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c16 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the conductor pattern 1c17 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c17 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b4 (see FIG. 6) are connected by wire bonding. As a result, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 209 (see FIGS. 3 and 8) and the signal terminal 2b4 (see FIGS. 6 and 8) are electrically connected.

また、パワー半導体チップ（サイリスタチップ）２１１（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ１８（図２参照）とがワイヤボンディング接続される。更に、絶縁基板１（図２参照）の導体パターン１ｃ１８（図２参照）と、絶縁基板１（図２参照）の導体パターン１ｃ１９（図２参照）とがワイヤボンディング接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ１９（図２参照）と、信号端子２ｂ３（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２１１（図３および図８参照）の上面のゲート電極と、信号端子２ｂ３（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 211 (see FIG. 3) and the conductor pattern 1c18 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c18 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the conductor pattern 1c19 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c19 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b3 (see FIG. 6) are connected by wire bonding. As a result, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 211 (see FIGS. 3 and 8) and the signal terminal 2b3 (see FIGS. 6 and 8) are electrically connected.

更に、パワー半導体チップ（サイリスタチップ）２１３（図３参照）の上面のゲート電極と、絶縁基板１（図２参照）の導体パターン１ｃ２０（図２参照）とがワイヤボンディング接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ２０（図２参照）と、信号端子２ｂ２（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２１３（図３および図８参照）の上面のゲート電極と、信号端子２ｂ２（図６および図８参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 213 (see FIG. 3) and the conductor pattern 1c20 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c20 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b2 (see FIG. 6) are connected by wire bonding. As a result, the gate electrode on the upper surface of the power semiconductor chip (thyristor chip) 213 (see FIGS. 3 and 8) and the signal terminal 2b2 (see FIGS. 6 and 8) are electrically connected.

また、絶縁基板１（図２参照）の導体パターン１ｃ１１（図２参照）と、外部端子２ｂ１６（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２０９（図３および図８参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１０（図３および図８参照）の下面のカソード電極とが、外部端子２ｂ１６（図６および図８参照）に電気的に接続される。   Further, the conductor pattern 1c11 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b16 (see FIG. 6) are connected by wire bonding. As a result, the anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 209 (see FIGS. 3 and 8) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 210 (see FIGS. 3 and 8) It is electrically connected to external terminal 2b16 (see FIGS. 6 and 8).

更に、絶縁基板１（図２参照）の導体パターン１ｃ１２（図２参照）と、外部端子２ｂ１７（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２１１（図３および図８参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１２（図３および図８参照）の下面のカソード電極とが、外部端子２ｂ１７（図６および図８参照）に電気的に接続される。   Further, the conductor pattern 1c12 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b17 (see FIG. 6) are connected by wire bonding. As a result, the anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 211 (see FIGS. 3 and 8) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 212 (see FIGS. 3 and 8) It is electrically connected to external terminal 2b17 (see FIGS. 6 and 8).

また、絶縁基板１（図２参照）の導体パターン１ｃ１３（図２参照）と、外部端子２ｂ２０（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（サイリスタチップ）２１３（図３および図８参照）の下面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１４（図３および図８参照）の下面のカソード電極とが、外部端子２ｂ２０（図６および図８参照）に電気的に接続される。   Further, the conductor pattern 1c13 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b20 (see FIG. 6) are connected by wire bonding. As a result, the anode electrode on the lower surface of the power semiconductor chip (thyristor chip) 213 (see FIGS. 3 and 8) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 214 (see FIGS. 3 and 8) It is electrically connected to external terminal 2b20 (see FIGS. 6 and 8).

更に、パワー半導体チップ（ダイオードチップ）２１０（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１４（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２１２（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１４（図２参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２１４（図３参照）の上面のアノード電極と、絶縁基板１（図２参照）の導体パターン１ｃ１４（図２参照）とがワイヤボンディング接続される。また、絶縁基板１（図２参照）の導体パターン１ｃ１４（図２参照）と、外部端子２ｂ２１（図６参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（ダイオードチップ）２１０（図３および図８参照）の上面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１２（図３および図８参照）の上面のアノード電極と、パワー半導体チップ（ダイオードチップ）２１４（図３および図８参照）の上面のアノード電極とが、外部端子２ｂ２１（図６および図８参照）に電気的に接続される。   Furthermore, the anode electrode on the upper surface of the power semiconductor chip (diode chip) 210 (see FIG. 3) and the conductor pattern 1c14 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are wire-bonded to form a power semiconductor chip (see FIG. 2). The anode electrode on the upper surface of the diode chip) 212 (see FIG. 3) and the conductor pattern 1c14 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are wire-bonded to each other, and the power semiconductor chip (diode chip) 214 (see FIG. 2). 3) and the conductor pattern 1c14 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are connected by wire bonding. Further, the conductor pattern 1c14 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the external terminal 2b21 (see FIG. 6) are connected by wire bonding. As a result, the anode electrode on the upper surface of the power semiconductor chip (diode chip) 210 (see FIGS. 3 and 8), the anode electrode on the upper surface of the power semiconductor chip (diode chip) 212 (see FIGS. 3 and 8), and the power The anode electrode on the upper surface of the semiconductor chip (diode chip) 214 (see FIGS. 3 and 8) is electrically connected to the external terminal 2b21 (see FIGS. 6 and 8).

また、絶縁基板１（図２参照）の導体パターン１ｃ２１（図２参照）と、信号端子２ｂ１（図６参照）とがワイヤボンディング接続される。その結果、外部端子２ｂ２１（図６および図８参照）と信号端子２ｂ１（図６および図８参照）とがサーミスタＴＨ（図３および図８参照）を介して電気的に接続される。   Further, the conductor pattern 1c21 (see FIG. 2) of the insulating substrate 1 (see FIG. 2) and the signal terminal 2b1 (see FIG. 6) are connected by wire bonding. As a result, the external terminal 2b21 (see FIGS. 6 and 8) and the signal terminal 2b1 (see FIGS. 6 and 8) are electrically connected via the thermistor TH (see FIGS. 3 and 8).

次いで、第１の実施形態のパワー半導体モジュール１００の製造時には、外囲ケース２（図１参照）の内部にゲル剤（図示せず）が充填され、次いで、カバー４（図１（Ａ）参照）が外囲ケース２に接続され、第１の実施形態のパワー半導体モジュール１００が完成する。   Next, when manufacturing the power semiconductor module 100 of the first embodiment, the outer casing 2 (see FIG. 1) is filled with a gel agent (not shown), and then the cover 4 (see FIG. 1 (A)). ) Is connected to the surrounding case 2 to complete the power semiconductor module 100 of the first embodiment.

詳細には、第１の実施形態のパワー半導体モジュール１００では、図２および図６に示すように、絶縁基板１（図２参照）の前後方向寸法Ｗ１ａ（図２（Ａ）参照）が、外囲ケース２（図６参照）の前側壁部２ａ１（図６（Ｃ）参照）の後側表面と後側壁部２ａ２（図６（Ｃ）参照）の前側表面との間隔Ｗ２ａ（図６（Ｃ）参照）よりも小さくされると共に、絶縁基板１（図２参照）の左右方向寸法Ｗ１ｂ（図２（Ａ）参照）が、外囲ケース２（図６参照）の右側壁部２ａ３（図６（Ｂ）参照）の左側表面と左側壁部２ａ４（図６（Ｂ）参照）の右側表面との間隔Ｗ２ｂ（図６（Ｂ）参照）よりも小さくされている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIGS. 2 and 6, the front-rear direction dimension W1a (see FIG. 2A) of the insulating substrate 1 (see FIG. 2) is outside. A distance W2a (FIG. 6C) between the rear side surface of the front side wall 2a1 (see FIG. 6C) of the surrounding case 2 (see FIG. 6) and the front side surface of the rear side wall 2a2 (see FIG. 6C). )) And the right and left dimension W1b (see FIG. 2A) of the insulating substrate 1 (see FIG. 2) is the right side wall 2a3 (see FIG. 6) of the outer case 2 (see FIG. 6). The distance W2b (see FIG. 6B) between the left surface of (B)) and the right surface of the left wall 2a4 (see FIG. 6B) is made smaller.

そのため、第１の実施形態のパワー半導体モジュール１００によれば、絶縁基板１の前後方向寸法Ｗ１ａが、外囲ケース２の前側壁部２ａ１の後側表面と後側壁部２ａ２の前側表面との間隔Ｗ２ａより大きくされると共に、絶縁基板１の左右方向寸法Ｗ１ｂが、外囲ケース２の右側壁部２ａ３の左側表面と左側壁部２ａ４の右側表面との間隔Ｗ２ｂより大きくされている場合よりも、絶縁基板１を小型化することができ、その結果、パワー半導体モジュール１００全体のコストを削減することができる。   Therefore, according to the power semiconductor module 100 of the first embodiment, the front-rear direction dimension W1a of the insulating substrate 1 is the distance between the rear side surface of the front side wall 2a1 of the outer casing 2 and the front side surface of the rear side wall 2a2. In addition to being larger than W2a, the lateral dimension W1b of the insulating substrate 1 is larger than the interval W2b between the left side surface of the right side wall 2a3 and the right side surface of the left side wall 2a4 of the outer casing 2. The insulating substrate 1 can be reduced in size, and as a result, the cost of the entire power semiconductor module 100 can be reduced.

その上、第１の実施形態のパワー半導体モジュール１００では、図５および図７に示すように、小型の絶縁基板１の周囲に、外囲ケース２の樹脂材料よりも熱伝導性が高い高熱伝導性材料によって形成されたスペーサ３が配置されている。そのため、第１の実施形態のパワー半導体モジュール１００によれば、例えばパワー半導体チップ（ＩＧＢＴチップ）２０１（図７（Ｃ）参照）が発生し、絶縁基板１（図７（Ｃ）参照）に伝熱された熱の一部を、図７（Ｃ）に矢印Ａ２で示すように、絶縁基板１の周囲のスペーサ３の側に水平方向（図７（Ｃ）の右向き）に伝熱することができる。   Moreover, in the power semiconductor module 100 of the first embodiment, as shown in FIGS. 5 and 7, high thermal conductivity is higher around the small insulating substrate 1 than the resin material of the outer case 2. A spacer 3 made of a conductive material is disposed. Therefore, according to the power semiconductor module 100 of the first embodiment, for example, the power semiconductor chip (IGBT chip) 201 (see FIG. 7C) is generated and transmitted to the insulating substrate 1 (see FIG. 7C). As shown by an arrow A2 in FIG. 7C, a part of the heated heat is transferred in the horizontal direction (rightward in FIG. 7C) toward the spacer 3 around the insulating substrate 1. it can.

更に、第１の実施形態のパワー半導体モジュール１００では、図７（Ｂ）に示すように、絶縁基板１の金属層１ｂの下面とスペーサ３の下面とが同一平面上に配置されているため、図７（Ｃ）に示すように、第１の実施形態のパワー半導体モジュール１００の使用時に絶縁基板１およびスペーサ３の下面が空冷タイプまたは水冷タイプの放熱手段の上面に接続されると、絶縁基板１から空冷タイプまたは水冷タイプの放熱手段に伝熱可能になると共に、スペーサ３から空冷タイプまたは水冷タイプの放熱手段にも伝熱可能になる。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 7B, the lower surface of the metal layer 1b of the insulating substrate 1 and the lower surface of the spacer 3 are arranged on the same plane. As shown in FIG. 7C, when the lower surface of the insulating substrate 1 and the spacer 3 is connected to the upper surface of the air-cooling type or water-cooling type heat radiation means when the power semiconductor module 100 of the first embodiment is used, the insulating substrate Heat can be transferred from the air-cooling type or water-cooling type heat radiating means 1 to the air-cooling type or water-cooling type heat radiating means from the spacer 3.

その結果、第１の実施形態のパワー半導体モジュール１００では、図７（Ｃ）に示すように、絶縁基板１の熱が空冷タイプまたは水冷タイプの放熱手段に伝熱される（図７（Ｃ）中の矢印Ａ１参照）のと同様に、スペーサ３の熱が空冷タイプまたは水冷タイプの放熱手段に伝熱される（図７（Ｃ）中の矢印Ａ２参照）。   As a result, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 7C, the heat of the insulating substrate 1 is transferred to the air cooling type or water cooling type heat radiating means (in FIG. 7C). As in the case of arrow A1), the heat of the spacer 3 is transferred to the air-cooling type or water-cooling type heat radiation means (see arrow A2 in FIG. 7C).

すなわち、第１の実施形態のパワー半導体モジュール１００によれば、小型の絶縁基板の周囲に外囲ケースの底面部が配置されており、パワー半導体チップが発生した熱が小型の絶縁基板の下面のみを介して空冷タイプまたは水冷タイプの放熱手段に伝熱される場合よりも、パワー半導体チップ２０１，…が発生した熱の伝熱経路を増加させることができ、それにより、パワー半導体モジュール１００全体の放熱性能を向上させることができる。   That is, according to the power semiconductor module 100 of the first embodiment, the bottom surface portion of the enclosing case is arranged around the small insulating substrate, and the heat generated by the power semiconductor chip is only on the lower surface of the small insulating substrate. The heat transfer path of the heat generated by the power semiconductor chips 201 can be increased as compared with the case where heat is transferred to the air-cooled type or water-cooled type heat radiating means via the heat sink, thereby radiating heat of the entire power semiconductor module 100. Performance can be improved.

以下、本発明のパワー半導体モジュールの第５の実施形態について説明する。第５の実施形態のパワー半導体モジュール１００’は、後述する点を除き、上述した第１の実施形態のパワー半導体モジュール１００とほぼ同様に構成されている。従って、第５の実施形態のパワー半導体モジュール１００’によれば、後述する点を除き、上述した第１の実施形態のパワー半導体モジュール１００とほぼ同様の効果を奏することができる。   Hereinafter, a fifth embodiment of the power semiconductor module of the present invention will be described. The power semiconductor module 100 ′ of the fifth embodiment is configured in substantially the same manner as the power semiconductor module 100 of the first embodiment described above, except for the points described below. Therefore, according to the power semiconductor module 100 ′ of the fifth embodiment, substantially the same effects as those of the power semiconductor module 100 of the first embodiment described above can be obtained except for the points described below.

第５の実施形態のパワー半導体モジュール１００’の平面図は、図１（Ａ）に示す第１の実施形態のパワー半導体モジュール１００の平面図とほぼ同様である。カバー４（図１（Ａ）参照）を取り外した状態における第５の実施形態のパワー半導体モジュール１００’の平面図は、図１（Ｂ）に示すカバー４（図１（Ａ）参照）を取り外した状態における第１の実施形態のパワー半導体モジュール１００の平面図とほぼ同様である。図９は第５の実施形態のパワー半導体モジュール１００’の一部を構成する絶縁基板１’を示した図である。詳細には、図９（Ａ）は絶縁基板１’の平面図、図９（Ｂ）は図９（Ａ）のＧ−Ｇ線に沿った絶縁基板１’の概略的な鉛直断面図である。第５の実施形態のパワー半導体モジュール１００’の絶縁基板１’上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載した状態を示した図は、図３に示す第１の実施形態のパワー半導体モジュール１００の絶縁基板１上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載した状態を示した図とほぼ同様である。図１０は第５の実施形態のパワー半導体モジュール１００’の一部を構成するスペーサ３’を示した図である。詳細には、図１０（Ａ）はスペーサ３’の平面図、図１０（Ｂ）は図１０（Ａ）のＨ−Ｈ線に沿ったスペーサ３’の鉛直断面図、図１０（Ｃ）は図１０（Ｂ）の一部を拡大して示した図である。   The plan view of the power semiconductor module 100 ′ of the fifth embodiment is substantially the same as the plan view of the power semiconductor module 100 of the first embodiment shown in FIG. The plan view of the power semiconductor module 100 ′ of the fifth embodiment with the cover 4 (see FIG. 1A) removed is obtained by removing the cover 4 (see FIG. 1A) shown in FIG. It is almost the same as the plan view of the power semiconductor module 100 of the first embodiment in the state where it is in the closed state. FIG. 9 is a view showing an insulating substrate 1 ′ constituting a part of the power semiconductor module 100 ′ of the fifth embodiment. Specifically, FIG. 9A is a plan view of the insulating substrate 1 ′, and FIG. 9B is a schematic vertical sectional view of the insulating substrate 1 ′ taken along the line GG of FIG. 9A. . The figure which showed the state which mounted power semiconductor chips 201-214 and the thermistor TH on insulating board | substrate 1 'of power semiconductor module 100' of 5th Embodiment is the power semiconductor module of 1st Embodiment shown in FIG. This is almost the same as the figure showing a state in which the power semiconductor chips 201 to 214 and the thermistor TH are mounted on 100 insulating substrates 1. FIG. 10 is a view showing a spacer 3 ′ constituting a part of the power semiconductor module 100 ′ of the fifth embodiment. Specifically, FIG. 10A is a plan view of the spacer 3 ′, FIG. 10B is a vertical sectional view of the spacer 3 ′ along the line HH in FIG. 10A, and FIG. It is the figure which expanded and showed a part of FIG. 10 (B).

図１１は図９に示す絶縁基板１’上にパワー半導体チップ２０１〜２１４およびサーミスタＴＨを搭載したものと図１０に示すスペーサ３’とを接続した状態を示した図である。詳細には、図１１（Ａ）は絶縁基板１’、スペーサ３’、パワー半導体チップ２０１などによって構成される組立体の平面図、図１１（Ｂ）は図１１（Ａ）のＩ−Ｉ線に沿った組立体の概略的な鉛直端面図である。第５の実施形態のパワー半導体モジュール１００’の一部を構成する外囲ケース２は、図６に示す第１の実施形態のパワー半導体モジュール１００の外囲ケース２と同一形状である。図１２は図１１に示す組立体と図６に示す外囲ケース２とを接続した状態を示した図である。詳細には、図１２（Ａ）は絶縁基板１’、外囲ケース２、スペーサ３’、パワー半導体チップ２０１などによって構成される組立体の平面図、図１２（Ｂ）は図１２（Ａ）のＪ−Ｊ線に沿った組立体の概略的な鉛直端面図、図１２（Ｃ）は図１２（Ｂ）に示す組立体と空冷タイプまたは水冷タイプの放熱手段との関係を示した図である。第５の実施形態のパワー半導体モジュール１００’の等価回路図は、図８に示す第１の実施形態のパワー半導体モジュール１００の等価回路図とほぼ同様である。   FIG. 11 is a diagram showing a state in which the power semiconductor chips 201 to 214 and the thermistor TH are mounted on the insulating substrate 1 ′ shown in FIG. 9 and the spacer 3 ′ shown in FIG. 10 are connected. Specifically, FIG. 11A is a plan view of an assembly including an insulating substrate 1 ′, a spacer 3 ′, a power semiconductor chip 201, and the like, and FIG. 11B is a line II in FIG. 11A. FIG. 2 is a schematic vertical end view of the assembly along the line. An enclosing case 2 constituting a part of the power semiconductor module 100 ′ of the fifth embodiment has the same shape as the enclosing case 2 of the power semiconductor module 100 of the first embodiment shown in FIG. 6. 12 is a view showing a state in which the assembly shown in FIG. 11 and the outer case 2 shown in FIG. 6 are connected. Specifically, FIG. 12A is a plan view of an assembly including an insulating substrate 1 ′, an enclosing case 2, a spacer 3 ′, a power semiconductor chip 201, and the like, and FIG. 12B is a plan view of FIG. FIG. 12C is a diagram showing the relationship between the assembly shown in FIG. 12B and the air-cooling type or water-cooling type heat radiating means along the JJ line of FIG. is there. The equivalent circuit diagram of the power semiconductor module 100 ′ of the fifth embodiment is substantially the same as the equivalent circuit diagram of the power semiconductor module 100 of the first embodiment shown in FIG. 8.

第５の実施形態のパワー半導体モジュール１００’では、図９に示すように、電気絶縁層１ａと、電気絶縁層１ａの下側に形成された金属層１ｂと、電気絶縁層１ｂの上側に形成された導体パターン１ｃ１，１ｃ２，１ｃ３，１ｃ４，１ｃ５，１ｃ６，１ｃ７，１ｃ８，１ｃ９，１ｃ１０，１ｃ１１，１ｃ１２，１ｃ１３，１ｃ１４，１ｃ１５，１ｃ１６，１ｃ１７，１ｃ１８，１ｃ１９，１ｃ２０，１ｃ２１とを有する絶縁基板１’が設けられている。   In the power semiconductor module 100 ′ of the fifth embodiment, as shown in FIG. 9, the electrical insulating layer 1a, the metal layer 1b formed below the electrical insulating layer 1a, and the upper side of the electrical insulating layer 1b are formed. 1c1, 1c2, 1c3, 1c4, 1c5, 1c6, 1c7, 1c8, 1c9, 1c10, 1c11, 1c12, 1c13, 1c14, 1c15, 1c16, 1c17, 1c18, 1c19, 1c20, 1c21 1 'is provided.

詳細には、第５の実施形態のパワー半導体モジュール１００’では、絶縁基板１’（図９参照）の金属層１ｂ（図９（Ｂ）参照）の厚さが、第１の実施形態のパワー半導体モジュール１００の絶縁基板１（図２参照）の金属層１ｂ（図２（Ｂ）参照）の厚さよりも小さい値に設定されている。また、第５の実施形態のパワー半導体モジュール１００’では、その金属層１ｂ上に、例えば１２５μｍの厚さを有する電気絶縁層１ａ（図９（Ａ）および図９（Ｂ）参照）が形成されている。更に、その電気絶縁層１ａ上に、例えば４００μｍの厚さを有する導体パターン１ｃ１〜１ｃ２１（図９（Ａ）および図９（Ｂ）参照）が形成されている。   Specifically, in the power semiconductor module 100 ′ of the fifth embodiment, the thickness of the metal layer 1b (see FIG. 9B) of the insulating substrate 1 ′ (see FIG. 9) is the power of the first embodiment. The thickness is set to be smaller than the thickness of the metal layer 1b (see FIG. 2B) of the insulating substrate 1 (see FIG. 2) of the semiconductor module 100. Further, in the power semiconductor module 100 ′ of the fifth embodiment, the electrical insulating layer 1a (see FIGS. 9A and 9B) having a thickness of, for example, 125 μm is formed on the metal layer 1b. ing. Furthermore, conductor patterns 1c1 to 1c21 (see FIGS. 9A and 9B) having a thickness of, for example, 400 μm are formed on the electrical insulating layer 1a.

第５の実施形態のパワー半導体モジュール１００’の製造時には、第１の実施形態のパワー半導体モジュール１００の製造時と同様に、絶縁基板１’（図９参照）上にパワー半導体チップ２０１〜２１４（図３参照）およびサーミスタＴＨ（図３参照）が搭載される。   When the power semiconductor module 100 ′ of the fifth embodiment is manufactured, the power semiconductor chips 201 to 214 (see FIG. 9) are formed on the insulating substrate 1 ′ (see FIG. 9), as in the manufacture of the power semiconductor module 100 of the first embodiment. 3) and the thermistor TH (see FIG. 3) are mounted.

また、第５の実施形態のパワー半導体モジュール１００’では、図１０に示すように、前側部分３ａと、後側部分３ｂと、右側部分３ｃと、左側部分３ｄと、上下方向（図１０（Ｂ）の上下方向）に貫通した中央開口３ｅとを有する枠状のスペーサ３’が設けられている。更に、外囲ケース２（図６参照）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ３’が形成されている。また、スペーサ３’の中央開口３ｅと絶縁基板１’（図９参照）とが相補形状に形成されている。   Further, in the power semiconductor module 100 ′ of the fifth embodiment, as shown in FIG. 10, the front part 3a, the rear part 3b, the right part 3c, the left part 3d, and the vertical direction (FIG. 10B A frame-like spacer 3 ′ having a central opening 3 e penetrating in the vertical direction) is provided. Further, the spacer 3 ′ is formed of a high thermal conductive material having higher thermal conductivity than the resin material constituting the outer case 2 (see FIG. 6). Further, the central opening 3e of the spacer 3 'and the insulating substrate 1' (see FIG. 9) are formed in a complementary shape.

更に、第５の実施形態のパワー半導体モジュール１００’では、図１０に示すように、絶縁基板１’（図９参照）の上面に当接するための係止部３ｆがスペーサ３’に設けられている。詳細には、第５の実施形態のパワー半導体モジュール１００’では、スペーサ３’（図１０参照）の下面とスペーサ３’（図１０参照）の係止部３ｆ（図１０参照）の下面との上下方向間隔Ｓ３’（図１０（Ｃ）参照）が、第１の実施形態のパワー半導体モジュール１００のスペーサ３（図４参照）の下面とスペーサ３（図４参照）の係止部３ｆ（図４参照）の下面との上下方向間隔Ｓ３（図４（Ｃ）参照）よりも小さくされている。また、第５の実施形態のパワー半導体モジュール１００’では、スペーサ３’（図１０参照）の下面とスペーサ３’（図１０参照）の係止部３ｆ（図１０参照）の下面との上下方向間隔Ｓ３’（図１０（Ｃ）参照）と、スペーサ３’（図１０参照）の係止部３ｆ（図１０参照）の下面に当接する位置における絶縁基板１’（図９参照）の厚さＴ１’（図９（Ｂ）参照）とが等しくされている。   Furthermore, in the power semiconductor module 100 ′ of the fifth embodiment, as shown in FIG. 10, the spacer 3 ′ is provided with a locking portion 3f for contacting the upper surface of the insulating substrate 1 ′ (see FIG. 9). Yes. Specifically, in the power semiconductor module 100 ′ of the fifth embodiment, the lower surface of the spacer 3 ′ (see FIG. 10) and the lower surface of the locking portion 3f (see FIG. 10) of the spacer 3 ′ (see FIG. 10). The vertical interval S3 ′ (see FIG. 10C) is the lower surface of the spacer 3 (see FIG. 4) of the power semiconductor module 100 of the first embodiment and the locking portion 3f (see FIG. 4) of the spacer 3 (see FIG. 4). 4) and the lower surface interval S3 (see FIG. 4C). In the power semiconductor module 100 ′ of the fifth embodiment, the vertical direction between the lower surface of the spacer 3 ′ (see FIG. 10) and the lower surface of the locking portion 3f (see FIG. 10) of the spacer 3 ′ (see FIG. 10). The distance S3 ′ (see FIG. 10C) and the thickness of the insulating substrate 1 ′ (see FIG. 9) at the position in contact with the lower surface of the locking portion 3f (see FIG. 10) of the spacer 3 ′ (see FIG. 10). T1 ′ (see FIG. 9B) is made equal.

その結果、第５の実施形態のパワー半導体モジュール１００’の製造時に、図１１に示すように、絶縁基板１’（図９参照）がスペーサ３’の中央開口３ｅ（図１０参照）に嵌合せしめられて、絶縁基板１’とスペーサ３’とが接続されると、絶縁基板１’の金属層１ｂの下面とスペーサ３’の下面とが同一平面上に位置する（図１１（Ｂ）参照）。   As a result, when the power semiconductor module 100 ′ of the fifth embodiment is manufactured, as shown in FIG. 11, the insulating substrate 1 ′ (see FIG. 9) is fitted into the central opening 3e (see FIG. 10) of the spacer 3 ′. When the insulating substrate 1 ′ and the spacer 3 ′ are connected to each other, the lower surface of the metal layer 1b of the insulating substrate 1 ′ and the lower surface of the spacer 3 ′ are located on the same plane (see FIG. 11B). ).

第５の実施形態のパワー半導体モジュール１００’の製造時には、次いで、図１２に示すように、図１１に示す組立体が、図６に示す外囲ケース２の下端部に接続される。次いで、図１（Ｂ）に示すように、ワイヤボンディングが行われる。   At the time of manufacturing the power semiconductor module 100 ′ of the fifth embodiment, as shown in FIG. 12, the assembly shown in FIG. 11 is then connected to the lower end portion of the enclosing case 2 shown in FIG. 6. Next, wire bonding is performed as shown in FIG.

次いで、第５の実施形態のパワー半導体モジュール１００’の製造時には、外囲ケース２（図１参照）の内部にゲル剤（図示せず）が充填され、次いで、カバー４（図１（Ａ）参照）が外囲ケース２に接続され、第５の実施形態のパワー半導体モジュール１００’が完成する。   Next, at the time of manufacturing the power semiconductor module 100 ′ of the fifth embodiment, a gel agent (not shown) is filled in the outer casing 2 (see FIG. 1), and then the cover 4 (FIG. 1A). Is connected to the outer casing 2 to complete the power semiconductor module 100 ′ of the fifth embodiment.

換言すれば、第１の実施形態のパワー半導体モジュール１００の絶縁基板１（図２参照）の厚さＴ１（図２（Ｂ）参照）とは異なる厚さＴ１’（図９（Ｂ）参照）を有する絶縁基板１’（図９参照）を具備する第５の実施形態のパワー半導体モジュール１００’が製造される場合に、第１の実施形態のパワー半導体モジュール１００のスペーサ３（図４参照）とは異なるスペーサ３’（図１０参照）であって、その下面とその係止部３ｆ（図１０参照）の下面との上下方向間隔Ｓ３’（図１０（Ｃ）参照）と、絶縁基板１’（図９参照）の厚さＴ１’（図９（Ｂ）参照）とが等しいスペーサ３’（図１０参照）が第５の実施形態のパワー半導体モジュール１００’に用いられる。   In other words, the thickness T1 ′ (see FIG. 9B) different from the thickness T1 (see FIG. 2B) of the insulating substrate 1 (see FIG. 2) of the power semiconductor module 100 of the first embodiment. When the power semiconductor module 100 ′ according to the fifth embodiment including the insulating substrate 1 ′ (see FIG. 9) having the structure is manufactured, the spacer 3 (see FIG. 4) of the power semiconductor module 100 according to the first embodiment. Different from the spacer 3 ′ (see FIG. 10), the vertical distance S3 ′ (see FIG. 10C) between the lower surface thereof and the lower surface of the locking portion 3f (see FIG. 10), and the insulating substrate 1 A spacer 3 ′ (see FIG. 10) having a thickness T1 ′ (see FIG. 9B) equal to “(see FIG. 9)” is used in the power semiconductor module 100 ′ of the fifth embodiment.

更に、第１の実施形態のパワー半導体モジュール１００の絶縁基板１（図２参照）の厚さＴ１（図２（Ｂ）参照）とは異なる厚さＴ１’（図９（Ｂ）参照）を有する絶縁基板１’（図９参照）を具備する第５の実施形態のパワー半導体モジュール１００’が製造される場合には、第１の実施形態のパワー半導体モジュール１００に用いられる外囲ケース２（図６参照）が、第５の実施形態のパワー半導体モジュール１００’にも用いられる。   Further, the power semiconductor module 100 of the first embodiment has a thickness T1 ′ (see FIG. 9B) different from the thickness T1 (see FIG. 2B) of the insulating substrate 1 (see FIG. 2). When the power semiconductor module 100 ′ of the fifth embodiment including the insulating substrate 1 ′ (see FIG. 9) is manufactured, the enclosing case 2 (FIG. 9) used for the power semiconductor module 100 of the first embodiment. 6) is also used for the power semiconductor module 100 ′ of the fifth embodiment.

つまり、第１の実施形態のパワー半導体モジュール１００に用いられる絶縁基板１（図２参照）の厚さＴ１（図２（Ｂ）参照）と、第５の実施形態のパワー半導体モジュール１００’に用いられる絶縁基板１’（図９参照）の厚さＴ１’（図９（Ｂ）参照）とが互いに異なり、それに伴って、第１の実施形態のパワー半導体モジュール１００に用いられるスペーサ３（図４参照）の下面とスペーサ３（図４参照）の係止部３ｆ（図４参照）の下面との上下方向間隔Ｓ３（図４（Ｃ）参照）と、第５の実施形態のパワー半導体モジュール１００’に用いられるスペーサ３’（図１０参照）の下面とスペーサ３’（図１０参照）の係止部３ｆ（図１０参照）の下面との上下方向間隔Ｓ３’（図１０（Ｃ）参照）とが互いに異なる。   That is, the thickness T1 (see FIG. 2B) of the insulating substrate 1 (see FIG. 2) used in the power semiconductor module 100 of the first embodiment and the power semiconductor module 100 ′ of the fifth embodiment. The thickness T1 ′ (see FIG. 9B) of the insulating substrate 1 ′ (see FIG. 9) is different from each other, and accordingly, the spacer 3 (see FIG. 4) used in the power semiconductor module 100 of the first embodiment. ) And the space 3 (see FIG. 4C) between the lower surface of the locking portion 3f (see FIG. 4) of the spacer 3 (see FIG. 4) and the power semiconductor module 100 of the fifth embodiment. Vertical spacing S3 ′ (see FIG. 10C) between the lower surface of the spacer 3 ′ used in “(see FIG. 10) and the lower surface of the locking portion 3f (see FIG. 10) of the spacer 3 ′ (see FIG. 10). Are different from each other.

一方、第１の実施形態のパワー半導体モジュール１００に用いられる外囲ケース２（図６参照）が、第５の実施形態のパワー半導体モジュール１００’にも共用される。すなわち、異なる厚さＴ１，Ｔ１’（図２（Ｂ）および図９（Ｂ）参照）を有する絶縁基板１，１’（図２および図９参照）が用いられる第１の実施形態のパワー半導体モジュール１００と第５の実施形態のパワー半導体モジュール１００’に対して、同一の外囲ケース２（図６参照）を用いることができる。   On the other hand, the enclosing case 2 (see FIG. 6) used in the power semiconductor module 100 of the first embodiment is also shared by the power semiconductor module 100 'of the fifth embodiment. That is, the power semiconductor according to the first embodiment in which the insulating substrates 1 and 1 ′ (see FIGS. 2 and 9) having different thicknesses T1 and T1 ′ (see FIGS. 2B and 9B) are used. The same outer casing 2 (see FIG. 6) can be used for the module 100 and the power semiconductor module 100 ′ of the fifth embodiment.

そのため、第５の実施形態のパワー半導体モジュール１００’によれば、第１の実施形態のパワー半導体モジュール１００に用いられる外囲ケース２（図６参照）とは異なる形状を有する外囲ケースを第５の実施形態のパワー半導体モジュール１００’のために製造しなければならない場合よりも、第５の実施形態のパワー半導体モジュール１００’の製造コストを削減することができる。   Therefore, according to the power semiconductor module 100 ′ of the fifth embodiment, the outer case having a shape different from that of the outer case 2 (see FIG. 6) used in the power semiconductor module 100 of the first embodiment is provided. The manufacturing cost of the power semiconductor module 100 ′ of the fifth embodiment can be reduced as compared with the case where it is necessary to manufacture the power semiconductor module 100 ′ of the fifth embodiment.

以下、本発明のパワー半導体モジュールの第６の実施形態について説明する。第６の実施形態のパワー半導体モジュール１００”は、後述する点を除き、上述した第１の実施形態のパワー半導体モジュール１００とほぼ同様に構成されている。従って、第６の実施形態のパワー半導体モジュール１００”によれば、後述する点を除き、上述した第１の実施形態のパワー半導体モジュール１００とほぼ同様の効果を奏することができる。   Hereinafter, a sixth embodiment of the power semiconductor module of the present invention will be described. The power semiconductor module 100 ″ of the sixth embodiment is configured in substantially the same manner as the power semiconductor module 100 of the first embodiment described above except for the points described later. Therefore, the power semiconductor of the sixth embodiment. According to the module 100 ″, substantially the same effects as those of the power semiconductor module 100 of the first embodiment described above can be obtained except for the points described later.

図１３は第６の実施形態のパワー半導体モジュール１００”を示した図である。詳細には、図１３（Ａ）は第６の実施形態のパワー半導体モジュール１００”の平面図、図１３（Ｂ）はカバー４（図１３（Ａ）参照）を取り外した状態における第６の実施形態のパワー半導体モジュール１００”の平面図である。図１４は第６の実施形態のパワー半導体モジュール１００”の一部を構成する絶縁基板１”を示した図である。詳細には、図１４（Ａ）は絶縁基板１”の平面図、図１４（Ｂ）は図１４（Ａ）のＫ−Ｋ線に沿った絶縁基板１”の概略的な鉛直断面図である。図１５は図１４に示す絶縁基板１”上にパワー半導体チップ２０１”，２０２”を搭載した状態を示した図である。図１６は第６の実施形態のパワー半導体モジュール１００”の一部を構成するスペーサ３”を示した図である。詳細には、図１６（Ａ）はスペーサ３”の平面図、図１６（Ｂ）は図１６（Ａ）のＬ−Ｌ線に沿ったスペーサ３”の鉛直断面図、図１６（Ｃ）は図１６（Ｂ）の一部を拡大して示した図である。   FIG. 13 is a view showing a power semiconductor module 100 ″ of the sixth embodiment. Specifically, FIG. 13A is a plan view of the power semiconductor module 100 ″ of the sixth embodiment, and FIG. ) Is a plan view of the power semiconductor module 100 ″ of the sixth embodiment with the cover 4 (see FIG. 13A) removed. FIG. 14 is a plan view of the power semiconductor module 100 ″ of the sixth embodiment. FIG. 14A is a plan view of the insulating substrate 1 ″, and FIG. 14B is a KK line in FIG. 14A. 15 is a schematic vertical sectional view of the insulating substrate 1 ″ along the line. FIG. 15 is a diagram showing a state where the power semiconductor chips 201 ″ and 202 ″ are mounted on the insulating substrate 1 ″ shown in FIG. FIG. 16 is a view showing a spacer 3 ″ constituting a part of the power semiconductor module 100 ″ of the sixth embodiment. Specifically, FIG. 16A is a plan view of the spacer 3 ″, FIG. 16B is a vertical sectional view of the spacer 3 ″ along the line LL in FIG. 16A, and FIG. It is the figure which expanded and showed a part of FIG. 16 (B).

図１７は図１５に示す絶縁基板１”と図１６に示すスペーサ３”とを接続した状態を示した図である。詳細には、図１７（Ａ）は絶縁基板１”、スペーサ３”、パワー半導体チップ２０１”，２０２”によって構成される組立体の平面図、図１７（Ｂ）は図１７（Ａ）のＭ−Ｍ線に沿った組立体の概略的な鉛直端面図である。   FIG. 17 is a view showing a state in which the insulating substrate 1 ″ shown in FIG. 15 is connected to the spacer 3 ″ shown in FIG. Specifically, FIG. 17A is a plan view of an assembly including the insulating substrate 1 ″, the spacer 3 ″, and the power semiconductor chips 201 ″ and 202 ″, and FIG. 17B is an M of FIG. 17A. FIG. 6 is a schematic vertical end view of the assembly along line -M.

第６の実施形態のパワー半導体モジュール１００”の一部を構成する外囲ケース２”（図１３および図１８参照）は、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の製造に用いられる成形用金型を用いて製造される。詳細には、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の一部を構成する信号端子２ｂ１〜２ｂ１２（図６参照）および外部端子２ｂ１３〜２ｂ２１（図６参照）のうちの信号端子２ｂ１〜２ｂ５，２ｂ８〜２ｂ１２（図６参照）、外部端子２ｂ１３，２ｂ１５，２ｂ１７〜２ｂ２１（図６参照）を成形用金型内にセットしなければ、信号端子２ｂ６，２ｂ７（図１８参照）および外部端子２ｂ１４，２ｂ１６（図１８参照）を有する第６の実施形態のパワー半導体モジュール１００”の外囲ケース２”（図１８参照）を形成することができる。   The enclosing case 2 ″ (see FIGS. 13 and 18) constituting a part of the power semiconductor module 100 ″ of the sixth embodiment is the enclosing case 2 (FIG. 6) of the power semiconductor module 100 of the first embodiment. Manufactured using a molding die used in the manufacture of Specifically, the signal terminals 2b1 to 2b12 (see FIG. 6) and the external terminals 2b13 to 2b21 (see FIG. 6) constituting a part of the enclosing case 2 (see FIG. 6) of the power semiconductor module 100 of the first embodiment. Signal terminals 2b1 to 2b5, 2b8 to 2b12 (see FIG. 6) and external terminals 2b13, 2b15, 2b17 to 2b21 (see FIG. 6) are not set in the molding die, the signal terminals 2b6 and 2b7 An enclosing case 2 ″ (see FIG. 18) of the power semiconductor module 100 ″ of the sixth embodiment having (see FIG. 18) and external terminals 2b14 and 2b16 (see FIG. 18) can be formed.

図１８は図１７に示す組立体と外囲ケース２”（図１３参照）とを接続した状態を示した図である。詳細には、図１８（Ａ）は絶縁基板１”、外囲ケース２”、スペーサ３”、パワー半導体チップ２０１”，２０２”などによって構成される組立体の平面図、図１８（Ｂ）は図１８（Ａ）に示す組立体の概略的な鉛直端面図、図１８（Ｃ）は図１８（Ｂ）に示す組立体と空冷タイプまたは水冷タイプの放熱手段との関係を示した図である。図１９は第６の実施形態のパワー半導体モジュール１００”の等価回路図である。   18 is a view showing a state where the assembly shown in FIG. 17 and the enclosing case 2 ″ (see FIG. 13) are connected. Specifically, FIG. 18A shows the insulating substrate 1 ″ and the enclosing case. FIG. 18B is a schematic vertical end view of the assembly shown in FIG. 18A, and FIG. 18B is a plan view of the assembly composed of 2 ″, spacer 3 ″, power semiconductor chips 201 ″, 202 ″, and the like. 18 (C) is a view showing the relationship between the assembly shown in FIG. 18 (B) and the air cooling type or water cooling type heat radiation means. FIG. 19 is an equivalent circuit diagram of the power semiconductor module 100 ″ of the sixth embodiment.

第６の実施形態のパワー半導体モジュール１００”では、図１４に示すように、電気絶縁層１ａと、電気絶縁層１ａの下側に形成された金属層１ｂと、電気絶縁層１ｂの上側に形成された導体パターン１ｃ１，１ｃ３，１ｃ７とを有する絶縁基板１”が設けられている。   In the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIG. 14, the electrical insulating layer 1a, the metal layer 1b formed below the electrical insulating layer 1a, and the upper side of the electrical insulating layer 1b are formed. An insulating substrate 1 ″ having the conductor patterns 1c1, 1c3, 1c7 is provided.

詳細には、第６の実施形態のパワー半導体モジュール１００”では、例えば３ｍｍの厚さを有する金属板が、金属層１ｂ（図１４（Ｂ）参照）として用いられている。また、その金属層１ｂ上に、例えば１２５μｍの厚さを有する電気絶縁層１ａ（図１４（Ａ）および図１４（Ｂ）参照）が形成されている。更に、その電気絶縁層１ａ上に、例えば４００μｍの厚さを有する導体パターン１ｃ１，１ｃ３，１ｃ７（図１４（Ａ）および図１４（Ｂ）参照）が形成されている。   Specifically, in the power semiconductor module 100 ″ of the sixth embodiment, a metal plate having a thickness of 3 mm, for example, is used as the metal layer 1b (see FIG. 14B). An electrical insulating layer 1a having a thickness of, for example, 125 μm (see FIGS. 14A and 14B) is formed on 1b, and a thickness of, for example, 400 μm is formed on the electrical insulating layer 1a. Conductive patterns 1c1, 1c3, and 1c7 (see FIGS. 14A and 14B) are formed.

第６の実施形態のパワー半導体モジュール１００”の製造時には、絶縁基板１”（図１４および図１５参照）上にパワー半導体チップ２０１”，２０２”（図１５参照）が搭載される。詳細には、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０２”（図１５参照）の下面のカソード電極とが、絶縁基板１”（図１５参照）の導体パターン１ｃ１（図１５参照）に電気的に接続される。   When the power semiconductor module 100 ″ of the sixth embodiment is manufactured, the power semiconductor chips 201 ″ and 202 ″ (see FIG. 15) are mounted on the insulating substrate 1 ″ (see FIGS. 14 and 15). Specifically, the insulating substrate 1 includes the collector electrode on the lower surface of the power semiconductor chip (IGBT chip) 201 ″ (see FIG. 15) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 202 ″ (see FIG. 15). ”(See FIG. 15) is electrically connected to the conductor pattern 1c1 (see FIG. 15).

また、第６の実施形態のパワー半導体モジュール１００”では、図１６に示すように、前側部分３ａと、後側部分３ｂと、右側部分３ｃと、左側部分３ｄと、上下方向（図１６（Ｂ）の上下方向）に貫通した中央開口３ｅとを有する枠状のスペーサ３”が設けられている。更に、外囲ケース２”（図１３および図１８参照）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ３”が形成されている。また、スペーサ３”の中央開口３ｅと絶縁基板１”（図１４および図１５参照）とが相補形状に形成されている。   In the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIG. 16, the front portion 3a, the rear portion 3b, the right portion 3c, the left portion 3d, and the vertical direction (FIG. 16B A frame-like spacer 3 ″ having a central opening 3e penetrating in the vertical direction) is provided. Further, the spacer 3 ″ is formed of a high thermal conductivity material having higher thermal conductivity than the resin material constituting the surrounding case 2 ″ (see FIGS. 13 and 18). Further, the central opening 3e of the spacer 3 ″ and the insulating substrate 1 ″ (see FIGS. 14 and 15) are formed in a complementary shape.

更に、第６の実施形態のパワー半導体モジュール１００”では、図１６に示すように、絶縁基板１”（図１４および図１５参照）の上面に当接するための係止部３ｆがスペーサ３”に設けられている。詳細には、スペーサ３”の下面とスペーサ３”の係止部３ｆの下面との上下方向間隔Ｓ３（図１６（Ｃ）参照）と、スペーサ３”の係止部３ｆの下面に当接する位置における絶縁基板１”（図１４および図１５参照）の厚さＴ１（図１４（Ｂ）参照）とが等しくされている。   Further, in the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIG. 16, the locking portion 3f for contacting the upper surface of the insulating substrate 1 ″ (see FIGS. 14 and 15) is formed in the spacer 3 ″. Specifically, the vertical space S3 (see FIG. 16C) between the lower surface of the spacer 3 ″ and the lower surface of the locking portion 3f of the spacer 3 ″, and the locking portion 3f of the spacer 3 ″. The thickness T1 (see FIG. 14B) of the insulating substrate 1 ″ (see FIG. 14 and FIG. 15) at the position in contact with the lower surface is made equal.

その結果、第６の実施形態のパワー半導体モジュール１００”の製造時に、図１７に示すように、絶縁基板１”（図１４および図１５参照）がスペーサ３”の中央開口３ｅ（図１６参照）に嵌合せしめられて、絶縁基板１”とスペーサ３”とが接続されると、絶縁基板１”の金属層１ｂの下面とスペーサ３”の下面とが同一平面上に位置する（図１７（Ｂ）参照）。   As a result, at the time of manufacturing the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIG. 17, the insulating substrate 1 ″ (see FIGS. 14 and 15) is the central opening 3e of the spacer 3 ″ (see FIG. 16). When the insulating substrate 1 ″ and the spacer 3 ″ are connected to each other, the lower surface of the metal layer 1b of the insulating substrate 1 ″ and the lower surface of the spacer 3 ″ are located on the same plane (FIG. 17 ( B)).

また、第６の実施形態のパワー半導体モジュール１００”では、図１３および図１８に示すように、前側壁部２ａ１と、後側壁部２ａ２と、右側壁部２ａ３と、左側壁部２ａ４と、上下方向（図６（Ｂ）の上下方向、図６（Ｃ）の左右方向）に貫通した中央開口２ａ５（図６参照）とを有する外囲ケース２”が設けられている。更に、電気絶縁性の樹脂材料と、外部端子２ｂ１４，２ｂ１６と、信号端子２ｂ６，２ｂ７とをインサート成形によって一体化することにより、外囲ケース２”が形成されている。   Further, in the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIGS. 13 and 18, the front side wall 2a1, the rear side wall 2a2, the right side wall 2a3, the left side wall 2a4, An enclosing case 2 ″ having a central opening 2a5 (see FIG. 6) penetrating in a direction (vertical direction in FIG. 6B, horizontal direction in FIG. 6C) is provided. Furthermore, the outer casing 2 ″ is formed by integrating the electrically insulating resin material, the external terminals 2b14 and 2b16, and the signal terminals 2b6 and 2b7 by insert molding.

第６の実施形態のパワー半導体モジュール１００”の製造時には、次いで、図１８に示すように、図１７に示す組立体が、外囲ケース２”の下端部に接続される。次いで、図１３（Ｂ）に示すように、ワイヤボンディングが行われる。   At the time of manufacturing the power semiconductor module 100 ″ of the sixth embodiment, as shown in FIG. 18, the assembly shown in FIG. 17 is then connected to the lower end of the outer case 2 ″. Next, as shown in FIG. 13B, wire bonding is performed.

詳細には、絶縁基板１”（図１４参照）の導体パターン１ｃ１（図１４参照）と、外部端子２ｂ１４（図１３（Ｂ）参照）とがワイヤボンディング接続される。その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５および図１９参照）の下面のコレクタ電極と、パワー半導体チップ（ダイオードチップ）２０２”（図１５および図１９参照）の下面のカソード電極とが、外部端子２ｂ１４（図１３（Ｂ）および図１９参照）に電気的に接続される。   Specifically, the conductor pattern 1c1 (see FIG. 14) of the insulating substrate 1 ″ (see FIG. 14) and the external terminal 2b14 (see FIG. 13B) are connected by wire bonding. As a result, the power semiconductor chip ( The collector electrode on the lower surface of the IGBT chip) 201 "(see FIGS. 15 and 19) and the cathode electrode on the lower surface of the power semiconductor chip (diode chip) 202 '' (see FIGS. 15 and 19) are external terminals 2b14 (see FIG. 13 (B) and FIG. 19).

また、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５参照）の上面のゲート電極と、絶縁基板１”（図１４参照）の導体パターン１ｃ７（図１４（Ａ）参照）とがワイヤボンディング接続され、絶縁基板１”（図１４参照）の導体パターン１ｃ７（図１４（Ａ）参照）と、信号端子２ｂ７（図１３（Ｂ）参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５および図１９参照）の上面のゲート電極と、信号端子２ｂ７（図１３（Ｂ）および図１９参照）とが電気的に接続される。   Further, the gate electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 ″ (see FIG. 15) and the conductor pattern 1c7 (see FIG. 14A) of the insulating substrate 1 ″ (see FIG. 14) are connected by wire bonding. The conductor pattern 1c7 (see FIG. 14A) of the insulating substrate 1 ″ (see FIG. 14) and the signal terminal 2b7 (see FIG. 13B) are connected by wire bonding, and as a result, the power semiconductor chip (IGBT) The gate electrode on the upper surface of the chip 201 "(see FIGS. 15 and 19) and the signal terminal 2b7 (see FIGS. 13B and 19) are electrically connected.

更に、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５参照）の上面のエミッタ電極と、絶縁基板１”（図１４参照）の導体パターン１ｃ３（図１４参照）とがワイヤボンディング接続され、パワー半導体チップ（ダイオードチップ）２０２”（図１５参照）の上面のアノード電極と、絶縁基板１”（図１４参照）の導体パターン１ｃ３（図１４参照）とがワイヤボンディング接続され、絶縁基板１”（図１４参照）の導体パターン１ｃ３（図１４参照）と、外部端子２ｂ１６（図１３（Ｂ）参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５および図１９参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０２”（図１５および図１９参照）の上面のアノード電極と、外部端子２ｂ１６（図１３（Ｂ）および図１９参照）とが電気的に接続される。また、絶縁基板１”（図１４参照）の導体パターン１ｃ３（図１４参照）と、信号端子２ｂ６（図１３（Ｂ）参照）とがワイヤボンディング接続され、その結果、パワー半導体チップ（ＩＧＢＴチップ）２０１”（図１５および図１９参照）の上面のエミッタ電極およびパワー半導体チップ（ダイオードチップ）２０２”（図１５および図１９参照）の上面のアノード電極と、信号端子２ｂ６（図１３（Ｂ）および図１９参照）とが電気的に接続される。   Furthermore, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 ″ (see FIG. 15) and the conductor pattern 1c3 (see FIG. 14) of the insulating substrate 1 ″ (see FIG. 14) are wire-bonded to each other to form a power semiconductor. The anode electrode on the upper surface of the chip (diode chip) 202 ″ (see FIG. 15) and the conductor pattern 1c3 (see FIG. 14) of the insulating substrate 1 ″ (see FIG. 14) are wire-bonded to each other and the insulating substrate 1 ″ (see FIG. 14). 14) and the external terminal 2b16 (see FIG. 13B) are connected by wire bonding, and as a result, the power semiconductor chip (IGBT chip) 201 ″ (see FIGS. 15 and 19). (See FIG. 15 and FIG. 19) The anode electrode on the upper surface and the external terminal 2b16 (see FIG. 13B and FIG. 19) are electrically connected. Also, the conductor pattern 1c3 (see FIG. 14) of the insulating substrate 1 ″ (see FIG. 14) and , The signal terminal 2b6 (see FIG. 13B) is connected by wire bonding, and as a result, the emitter electrode on the upper surface of the power semiconductor chip (IGBT chip) 201 ″ (see FIGS. 15 and 19) and the power semiconductor chip (diode) The anode electrode on the upper surface of the chip 202 ”(see FIGS. 15 and 19) and the signal terminal 2b6 (see FIGS. 13B and 19) are electrically connected.

次いで、第６の実施形態のパワー半導体モジュール１００”の製造時には、外囲ケース２”（図１３参照）の内部にゲル剤（図示せず）が充填され、次いで、カバー４（図１３（Ａ）参照）が外囲ケース２”に接続され、第６の実施形態のパワー半導体モジュール１００”が完成する。   Next, at the time of manufacturing the power semiconductor module 100 ″ of the sixth embodiment, the outer casing 2 ″ (see FIG. 13) is filled with a gel agent (not shown), and then the cover 4 (FIG. 13A). )) Is connected to the surrounding case 2 ", and the power semiconductor module 100" of the sixth embodiment is completed.

換言すれば、第１の実施形態のパワー半導体モジュール１００のパワー半導体チップ２０１〜２１４（図３参照）の数（図３に示す例では、１４個）とは異なる数（図１５に示す例では、２個）のパワー半導体チップ２０１”，２０２”（図１５参照）を具備する第６の実施形態のパワー半導体モジュール１００”が製造される場合には、第１の実施形態のパワー半導体モジュール１００の絶縁基板１（図２参照）の前後方向寸法Ｗ１ａ（図２参照）および左右方向寸法Ｗ１ｂ（図２参照）とは、前後方向寸法Ｗ１ａ”（図１４参照）および左右方向寸法Ｗ１ｂ”（図１４参照）が異なる絶縁基板１”（図１４参照）が、第６の実施形態のパワー半導体モジュール１００”に用いられる。   In other words, the number of power semiconductor chips 201 to 214 (see FIG. 3) of the power semiconductor module 100 of the first embodiment (14 in the example shown in FIG. 3) is different from the number (14 in the example shown in FIG. 15). When the power semiconductor module 100 ″ of the sixth embodiment including two power semiconductor chips 201 ″ and 202 ″ (see FIG. 15) is manufactured, the power semiconductor module 100 of the first embodiment is manufactured. The longitudinal dimension W1a (see FIG. 2) and the lateral dimension W1b (see FIG. 2) of the insulating substrate 1 (see FIG. 2) are the longitudinal dimension W1a ″ (see FIG. 14) and the lateral dimension W1b ″ (see FIG. 2). 14) is used for the power semiconductor module 100 ″ of the sixth embodiment.

また、第１の実施形態のパワー半導体モジュール１００のパワー半導体チップ２０１〜２１４（図３参照）の数（図３に示す例では、１４個）とは異なる数（図１５に示す例では、２個）のパワー半導体チップ２０１”，２０２”（図１５参照）を具備する第６の実施形態のパワー半導体モジュール１００”が製造される場合には、第６の実施形態のパワー半導体モジュール１００”に用いられる絶縁基板１”（図１４参照）と相補形状の中央開口３ｅ（図１６参照）であって、第１の実施形態のパワー半導体モジュール１００のスペーサ３（図４参照）の中央開口３ｅ（図４参照）とは形状が異なる中央開口３ｅ（図１６参照）を具備するスペーサ３”（図１６参照）が、第６の実施形態のパワー半導体モジュール１００”に用いられる。   Further, the number of power semiconductor chips 201 to 214 (see FIG. 3) of the power semiconductor module 100 of the first embodiment (14 in the example shown in FIG. 3) is different from the number (14 in the example shown in FIG. 15). When the power semiconductor module 100 ″ of the sixth embodiment including the power semiconductor chips 201 ″, 202 ″ (see FIG. 15) is manufactured, the power semiconductor module 100 ″ of the sixth embodiment A central opening 3e (see FIG. 16) complementary to the insulating substrate 1 ″ (see FIG. 14) used, and a central opening 3e (see FIG. 4) of the spacer 3 (see FIG. 4) of the power semiconductor module 100 of the first embodiment. A spacer 3 ″ (see FIG. 16) having a central opening 3e (see FIG. 16) having a shape different from that of the shape shown in FIG. 4 is used in the power semiconductor module 100 ″ of the sixth embodiment.

更に、第１の実施形態のパワー半導体モジュール１００のパワー半導体チップ２０１〜２１４（図３参照）の数（図３に示す例では、１４個）とは異なる数（図１５に示す例では、２個）のパワー半導体チップ２０１”，２０２”（図１５参照）を具備する第６の実施形態のパワー半導体モジュール１００”が製造される場合には、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の製造に用いられる成形用金型（図示せず）を用いて製造された外囲ケース２”（図１３および図１８参照）が、第６の実施形態のパワー半導体モジュール１００”に用いられる。   Further, the number of power semiconductor chips 201 to 214 (see FIG. 3) of the power semiconductor module 100 of the first embodiment (14 in the example shown in FIG. 3) is different from the number (14 in the example shown in FIG. 15). When the power semiconductor module 100 ″ of the sixth embodiment including the individual power semiconductor chips 201 ″, 202 ″ (see FIG. 15) is manufactured, the power semiconductor module 100 ″ of the first embodiment The outer casing 2 ″ (see FIGS. 13 and 18) manufactured using a molding die (not shown) used for manufacturing the casing 2 (see FIG. 6) is the power of the sixth embodiment. Used for the semiconductor module 100 ″.

つまり、第１の実施形態のパワー半導体モジュール１００に用いられる絶縁基板１（図２参照）の前後方向寸法Ｗ１ａ（図２参照）および左右方向寸法Ｗ１ｂ（図２参照）と、第６の実施形態のパワー半導体モジュール１００”に用いられる絶縁基板１”（図１４参照）の前後方向寸法Ｗ１ａ”（図１４参照）および左右方向寸法Ｗ１ｂ”（図１４参照）が異なり、それに伴って、第１の実施形態のパワー半導体モジュール１００に用いられるスペーサ３（図４参照）の中央開口３ｅ（図４参照）の形状と、第６の実施形態のパワー半導体モジュール１００”に用いられるスペーサ３”（図１６参照）の中央開口３ｅ（図１６参照）の形状とが互いに異なる。   That is, the longitudinal dimension W1a (see FIG. 2) and the lateral dimension W1b (see FIG. 2) of the insulating substrate 1 (see FIG. 2) used in the power semiconductor module 100 of the first embodiment, and the sixth embodiment. The insulating substrate 1 ″ (see FIG. 14) used in the power semiconductor module 100 ″ differs in the front-rear direction dimension W1a ″ (see FIG. 14) and the left-right direction dimension W1b ″ (see FIG. 14). The shape of the central opening 3e (see FIG. 4) of the spacer 3 (see FIG. 4) used in the power semiconductor module 100 of the embodiment and the spacer 3 ″ (see FIG. 16) used in the power semiconductor module 100 ″ of the sixth embodiment. The shape of the central opening 3e (see FIG. 16) is different from each other.

一方、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の製造に用いられる成形用金型（図示せず）が、第６の実施形態のパワー半導体モジュール１００”の外囲ケース２”（図１３および図１８参照）の製造にも用いられる。   On the other hand, a molding die (not shown) used for manufacturing the enclosing case 2 (see FIG. 6) of the power semiconductor module 100 of the first embodiment is the same as that of the power semiconductor module 100 ″ of the sixth embodiment. It is also used for manufacturing the outer casing 2 ″ (see FIGS. 13 and 18).

すなわち、第１の実施形態のパワー半導体モジュール１００が具備するパワー半導体チップ２０１〜２１４（図３参照）の数と、第６の実施形態のパワー半導体モジュール１００”が具備するパワー半導体チップ２０１”，２０２”（図１５参照）の数とが異なるにもかかわらず、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の製造に用いられる成形用金型（図示せず）を、第６の実施形態のパワー半導体モジュール１００”の外囲ケース２”（図１３および図１８参照）の製造にも用いることができる。   That is, the number of power semiconductor chips 201 to 214 (see FIG. 3) included in the power semiconductor module 100 of the first embodiment, and the power semiconductor chips 201 ″ included in the power semiconductor module 100 ″ of the sixth embodiment. Despite the difference in the number of 202 ″ (see FIG. 15), a molding die (not shown) used for manufacturing the outer case 2 (see FIG. 6) of the power semiconductor module 100 of the first embodiment. ) Can also be used for manufacturing the enclosing case 2 ″ (see FIGS. 13 and 18) of the power semiconductor module 100 ″ of the sixth embodiment.

そのため、第１の実施形態のパワー半導体モジュール１００の外囲ケース２（図６参照）の製造に用いられる成形用金型（図示せず）とは別個の成形用金型（図示せず）を第６の実施形態のパワー半導体モジュール１００”の外囲ケース２”（図１３および図１８参照）の製造のために用意しなければならない場合よりも、第６の実施形態のパワー半導体モジュール１００”の製造コストを削減することができる。   Therefore, a molding die (not shown) separate from the molding die (not shown) used for manufacturing the outer case 2 (see FIG. 6) of the power semiconductor module 100 of the first embodiment is used. The power semiconductor module 100 ″ of the sixth embodiment is more than the case where it is necessary to prepare for manufacturing the enclosing case 2 ″ (see FIGS. 13 and 18) of the power semiconductor module 100 ″ of the sixth embodiment. The manufacturing cost can be reduced.

第７の実施形態では、上述した第１から第６の実施形態を適宜組み合わせることも可能である。   In the seventh embodiment, the first to sixth embodiments described above can be appropriately combined.

１，１’，１” 絶縁基板
１ａ 電気絶縁層
１ｂ 金属層
１ｃ１，１ｃ２，１ｃ３，１ｃ４，１ｃ５，１ｃ６ 導体パターン
１ｃ７，１ｃ８，１ｃ９，１ｃ１０，１ｃ１１ 導体パターン
１ｃ１２，１ｃ１３，１ｃ１４，１ｃ１５，１ｃ１６ 導体パターン
１ｃ１７，１ｃ１８，１ｃ１９，１ｃ２０，１ｃ２１ 導体パターン
２，２” 外囲ケース
２ａ１ 前側壁部
２ａ２ 後側壁部
２ａ３ 右側壁部
２ａ４ 左側壁部
２ａ５ 中央開口
２ｂ１，２ｂ２，２ｂ３，２ｂ４，２ｂ５ 信号端子
２ｂ６，２ｂ７，２ｂ８，２ｂ９，２ｂ１０ 信号端子
２ｂ１１，２ｂ１２ 信号端子
２ｂ１３，２ｂ１４，２ｂ１５，２ｂ１６，２ｂ１７ 外部端子
２ｂ１８，２ｂ１９，２ｂ２０，２ｂ２１ 外部端子
３ スペーサ
３ａ 前側部分
３ｂ 後側部分
３ｃ 右側部分
３ｄ 左側部分
３ｅ 中央開口
３ｆ 係止部
４ カバー
１００，１００’，１００” パワー半導体モジュール
２０１，２０２，２０３，２０４，２０５ パワー半導体チップ
２０６，２０７，２０８，２０９，２１０ パワー半導体チップ
２１１，２１２，２１３，２１４ パワー半導体チップ
ＴＨ サーミスタ 1, 1 ', 1 "Insulating substrate 1a Electrical insulating layer 1b Metal layer 1c1, 1c2, 1c3, 1c4, 1c5, 1c6 Conductor pattern 1c7, 1c8, 1c9, 1c10, 1c11 Conductor pattern 1c12, 1c13, 1c14, 1c15, 1c16 Conductor Pattern 1c17, 1c18, 1c19, 1c20, 1c21 Conductor pattern 2, 2 "Outer case 2a1 Front side wall 2a2 Rear side wall 2a3 Right side wall 2a4 Left side wall 2a5 Central opening 2b1, 2b2, 2b3, 2b4, 2b5 Signal terminal 2b6 , 2b7, 2b8, 2b9, 2b10 Signal terminal 2b11, 2b12 Signal terminal 2b13, 2b14, 2b15, 2b16, 2b17 External terminal 2b18, 2b19, 2b20, 2b21 External terminal 3 Spacer 3a Front part 3b Rear part 3c Right part 3d Left part 3e medium Center opening 3f Locking portion 4 Cover 100, 100 ', 100 "Power semiconductor chip 201, 202, 203, 204, 205 Power semiconductor chip 206, 207, 208, 209, 210 Power semiconductor chip 211, 212, 213, 214 Power Semiconductor chip TH thermistor

Claims (3)

電気絶縁層（１ａ）と、電気絶縁層（１ａ）の下側に形成された金属層（１ｂ）と、電気絶縁層（１ｂ）の上側に形成された導体パターン（１ｃ１）とを有する絶縁基板（１）を設け、
絶縁基板（１）の導体パターン（１ｃ１）上にパワー半導体チップ（２０１）を搭載し、
前側壁部（２ａ１）と、後側壁部（２ａ２）と、右側壁部（２ａ３）と、左側壁部（２ａ４）と、上下方向に貫通した中央開口（２ａ５）とを有する外囲ケース（２）を設け、
電気絶縁性の樹脂材料と、パワー半導体チップ（２０１）の下面の電極に電気的に接続される外部端子（２ｂ１８）と、パワー半導体チップ（２０１）の上面の電極に電気的に接続される外部端子（２ｂ１３）とをインサート成形によって一体化することにより、外囲ケース（２）を形成し、
絶縁基板（１）の前後方向寸法（Ｗ１ａ）を、外囲ケース（２）の前側壁部（２ａ１）の後側表面と後側壁部（２ａ２）の前側表面との間隔（Ｗ２ａ）よりも小さくすると共に、絶縁基板（１）の左右方向寸法（Ｗ１ｂ）を、外囲ケース（２）の右側壁部（２ａ３）の左側表面と左側壁部（２ａ４）の右側表面との間隔（Ｗ２ｂ）よりも小さくしたパワー半導体モジュール（１００）において、
前側部分（３ａ）と、後側部分（３ｂ）と、右側部分（３ｃ）と、左側部分（３ｄ）と、上下方向に貫通した中央開口（３ｅ）とを有する枠状のスペーサ（３）を設け、
外囲ケース（２）を構成する樹脂材料よりも熱伝導性が高い高熱伝導性材料によって、スペーサ（３）を形成し、
スペーサ（３）の中央開口（３ｅ）と絶縁基板（１）とを相補形状に形成し、
絶縁基板（１）の金属層（１ｂ）の下面とスペーサ（３）の下面とが同一平面上に位置するように、絶縁基板（１）をスペーサ（３）の中央開口（３ｅ）に嵌合させて絶縁基板（１）とスペーサ（３）とを接続し、
絶縁基板（１）およびスペーサ（３）を外囲ケース（２）の下端部に接続したことを特徴とするパワー半導体モジュール（１００）。 An insulating substrate having an electrical insulating layer (1a), a metal layer (1b) formed below the electrical insulating layer (1a), and a conductor pattern (1c1) formed above the electrical insulating layer (1b) (1) is provided,
A power semiconductor chip (201) is mounted on the conductor pattern (1c1) of the insulating substrate (1),
An enclosing case (2) having a front side wall (2a1), a rear side wall (2a2), a right side wall (2a3), a left side wall (2a4), and a central opening (2a5) penetrating vertically. )
An electrically insulating resin material, an external terminal (2b18) electrically connected to the electrode on the lower surface of the power semiconductor chip (201), and an external electrically connected to the electrode on the upper surface of the power semiconductor chip (201) By integrating the terminal (2b13) by insert molding, the outer case (2) is formed,
The longitudinal dimension (W1a) of the insulating substrate (1) is smaller than the interval (W2a) between the rear surface of the front side wall (2a1) of the outer casing (2) and the front surface of the rear side wall (2a2). In addition, the horizontal dimension (W1b) of the insulating substrate (1) is determined from the distance (W2b) between the left surface of the right wall (2a3) and the right surface of the left wall (2a4) of the outer case (2). In the power semiconductor module (100) with a smaller size,
A frame-shaped spacer (3) having a front part (3a), a rear part (3b), a right part (3c), a left part (3d), and a central opening (3e) penetrating in the vertical direction is provided. Provided,
The spacer (3) is formed of a high thermal conductive material having higher thermal conductivity than the resin material constituting the outer case (2),
The central opening (3e) of the spacer (3) and the insulating substrate (1) are formed in a complementary shape,
Fit the insulating substrate (1) into the central opening (3e) of the spacer (3) so that the lower surface of the metal layer (1b) of the insulating substrate (1) and the lower surface of the spacer (3) are located on the same plane. To connect the insulating substrate (1) and the spacer (3),
A power semiconductor module (100), wherein the insulating substrate (1) and the spacer (3) are connected to the lower end of the outer case (2). 請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の上面に当接する係止部（３ｆ）を、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）に設け、
請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の下面とスペーサ（３）の係止部（３ｆ）の下面との上下方向間隔（Ｓ３）と、請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とを等しくし、
請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の厚さ（Ｔ１）とは異なる厚さ（Ｔ１’）を有する他の絶縁基板（１’）を具備する他のパワー半導体モジュール（１００’）が製造される場合に、
請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）とは異なる他のスペーサ（３’）であって、その下面とその係止部（３ｆ）の下面との上下方向間隔（Ｓ３’）と、他の絶縁基板（１’）の厚さ（Ｔ１’）とが等しい他のスペーサ（３’）を、他のパワー半導体モジュール（１００’）に用いると共に、
請求項１に記載のパワー半導体モジュール（１００）に用いられる外囲ケース（２）を、他のパワー半導体モジュール（１００’）にも用いることを特徴とするパワー半導体モジュール（１００，１００’）の製造方法。 The spacer (3) of the power semiconductor module (100) according to claim 1 is provided with a locking portion (3f) that contacts the upper surface of the insulating substrate (1) of the power semiconductor module (100) according to claim 1. ,
The vertical gap (S3) between the lower surface of the spacer (3) of the power semiconductor module (100) according to claim 1 and the lower surface of the locking portion (3f) of the spacer (3), and the power according to claim 1. Making the thickness (T1) of the insulating substrate (1) of the semiconductor module (100) equal;
Another power semiconductor comprising another insulating substrate (1 ') having a thickness (T1') different from the thickness (T1 ') of the insulating substrate (1) of the power semiconductor module (100) according to claim 1. When the module (100 ′) is manufactured,
A spacer (3 ') different from the spacer (3) of the power semiconductor module (100) according to claim 1, wherein the vertical distance (S3) between the lower surface thereof and the lower surface of the locking portion (3f) ') And another spacer (3') having the same thickness (T1 ') of the other insulating substrate (1') as the other power semiconductor module (100 '),
A power semiconductor module (100, 100 ') characterized in that the outer case (2) used for the power semiconductor module (100) according to claim 1 is also used for another power semiconductor module (100'). Production method. 請求項１に記載のパワー半導体モジュール（１００）のパワー半導体チップ（２０１）の数とは異なる数のパワー半導体チップ（２０１”）を具備する他のパワー半導体モジュール（１００”）が製造される場合に、
請求項１に記載のパワー半導体モジュール（１００）の絶縁基板（１）の前後方向寸法（Ｗ１ａ）および左右方向寸法（Ｗ１ｂ）とは、前後方向寸法（Ｗ１ａ”）および左右方向寸法（Ｗ１ｂ”）の少なくとも一方が異なる他の絶縁基板（１”）を、他のパワー半導体モジュール（１００”）に用い、
他のパワー半導体モジュール（１００”）に用いられる他の絶縁基板（１”）と相補形状の中央開口（３ｅ）であって、請求項１に記載のパワー半導体モジュール（１００）のスペーサ（３）の中央開口（３ｅ）とは形状が異なる中央開口（３ｅ）を具備する他のスペーサ（３”）を、他のパワー半導体モジュール（１００”）に用い、
請求項１に記載のパワー半導体モジュール（１００）の外囲ケース（２）の製造に用いられる成形用金型を用いて製造された他の外囲ケース（２”）を、他のパワー半導体モジュール（１００”）に用いることを特徴とするパワー半導体モジュール（１００，１００”）の製造方法。 When another power semiconductor module (100 ") having a number of power semiconductor chips (201") different from the number of power semiconductor chips (201) of the power semiconductor module (100) according to claim 1 is manufactured. In addition,
The front-rear dimension (W1a) and the left-right dimension (W1b) of the insulating substrate (1) of the power semiconductor module (100) according to claim 1 are the front-rear dimension (W1a ") and the left-right dimension (W1b"). The other insulating substrate (1 ″) having at least one of the following is used for another power semiconductor module (100 ″),
The spacer (3) of the power semiconductor module (100) according to claim 1, comprising a central opening (3e) complementary to another insulating substrate (1 ") used in another power semiconductor module (100"). Another spacer (3 ″) having a central opening (3e) having a shape different from that of the central opening (3e) is used for another power semiconductor module (100 ″).
The other surrounding semiconductor case (2 ") manufactured using the molding die used for manufacturing the surrounding case (2) of the power semiconductor module (100) according to claim 1 is replaced with another power semiconductor module. (100 ") A method for manufacturing a power semiconductor module (100, 100").
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