JP2014103214A - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置、およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
ＬＳＩ（Large Scale Integration）やＶＬＳＩ（Very Large Scale Integration）のような高密度半導体集積回路において、上層配線と下層配線とが接続された多層配線を形成するために、導電性プラグがコンタクトホール内に設けられる。 In high-density semiconductor integrated circuits such as LSI (Large Scale Integration) and VLSI (Very Large Scale Integration), conductive plugs are formed in contact holes in order to form multilayer wiring in which upper layer wiring and lower layer wiring are connected. Provided.
半導体装置には、コンタクトホール内に充填された下層の導電体と、下層の導電体の直上に形成された上層の導電体とからなる導電性プラグの積層構造、すなわちスタック型のコンタクト構造を有するものがある。 The semiconductor device has a stacked structure of conductive plugs, that is, a stack-type contact structure composed of a lower-layer conductor filled in a contact hole and an upper-layer conductor formed immediately above the lower-layer conductor. There is something.
特許文献１では、長寿命のスタックコンタクトを実現する多層配線の形成方法が開示されている。 Patent Document 1 discloses a method for forming a multilayer wiring that realizes a long-life stack contact.
しかしながら、従来の技術には次のような問題がある。図７〜図１１は、従来の一般的な配線構造の形成方法の工程を示す断面図である。 However, the conventional techniques have the following problems. 7 to 11 are cross-sectional views showing the steps of a conventional general wiring structure forming method.
図７の（ａ）および（ｂ）は、半導体装置２の異なる場所にそれぞれ形成される半導体回路を示す。図７の（ａ）に示される半導体回路においては、上層配線と下層配線とが接続された多層配線が形成される。他方、図７の（ｂ）に示される半導体回路においては、上層配線と下層配線とは接続されない。 7A and 7B show semiconductor circuits formed at different locations of the semiconductor device 2, respectively. In the semiconductor circuit shown in FIG. 7A, a multilayer wiring in which an upper layer wiring and a lower layer wiring are connected is formed. On the other hand, in the semiconductor circuit shown in FIG. 7B, the upper layer wiring and the lower layer wiring are not connected.
図７の（ａ）および（ｂ）に示されるように、半導体装置２は、Ｓｉ（ケイ素）などで形成された半導体基板２０１を備えている。半導体基板２０１の上には、ポリシリコン膜で形成された下層配線２０２が設けられている。さらに、半導体基板２０１および下層配線２０２の上面全体を被覆するように、ＳｉＯ２（二酸化ケイ素）膜で形成された第１層間絶縁膜２０３が設けられている。 As shown in FIGS. 7A and 7B, the semiconductor device 2 includes a semiconductor substrate 201 formed of Si (silicon) or the like. On the semiconductor substrate 201, a lower layer wiring 202 formed of a polysilicon film is provided. Further, a first interlayer insulating film 203 formed of a SiO 2 (silicon dioxide) film is provided so as to cover the entire upper surface of the semiconductor substrate 201 and the lower layer wiring 202.
はじめに、図７の（ａ）に示されるように、第１層間絶縁膜２０３に対してエッチングが行われ、下層配線２０２上に第１ホール２０４が形成される。 First, as shown in FIG. 7A, the first interlayer insulating film 203 is etched, and a first hole 204 is formed on the lower layer wiring 202.
また、図７の（ｂ）に示されるように、図７の（ａ）と同様の方法によって、下層配線２０２上に第１溝２０５が形成される。 Further, as shown in FIG. 7B, the first groove 205 is formed on the lower layer wiring 202 by the same method as in FIG.
次に、図８の（ａ）および（ｂ）に示されるように、下層配線２０２と接続される下層プラグ２０６および中層配線２０７が形成される。 Next, as shown in FIGS. 8A and 8B, the lower layer plug 206 and the middle layer wiring 207 connected to the lower layer wiring 202 are formed.
すなわち、図８の（ａ）に示されるように、第１ホール２０４にバリアＴｉＮ（窒化チタン）の金属膜を成膜した後、Ｗ（タングステン）の金属膜を成膜し、第１ホール２０４を充填する。続いて、それらの金属膜を化学的機械研磨により平坦化する、あるいはエッチバックすることにより、下層配線２０２と接続される下層プラグ２０６、および第１バリア２１５が形成される。 That is, as shown in FIG. 8A, after a metal film of barrier TiN (titanium nitride) is formed in the first hole 204, a metal film of W (tungsten) is formed, and the first hole 204 is formed. Fill. Subsequently, the metal film is flattened by chemical mechanical polishing or etched back to form a lower layer plug 206 connected to the lower layer wiring 202 and a first barrier 215.
また、図８の（ｂ）に示されるように、下層配線２０２と接続される中層配線２０７、および第１バリア２１５が形成される。 Further, as shown in FIG. 8B, the middle layer wiring 207 connected to the lower layer wiring 202 and the first barrier 215 are formed.
次に、図９の（ａ）および（ｂ）に示されるように、第１層間絶縁膜２０３上に第２層間絶縁膜２０８が形成される。下層プラグ２０６および中層配線２０７もまた、第２層間絶縁膜２０８に被覆される。 Next, as shown in FIGS. 9A and 9B, a second interlayer insulating film 208 is formed on the first interlayer insulating film 203. The lower layer plug 206 and the middle layer wiring 207 are also covered with the second interlayer insulating film 208.
次に、図１０の（ａ）に示されるように、上層の導電性プラグを形成する必要がある部分（ここでは、下層プラグ２０６部上）において第２層間絶縁膜２０８を除去することにより、第２ホール２０９を形成する。 Next, as shown in FIG. 10A, by removing the second interlayer insulating film 208 in the portion where the upper conductive plug needs to be formed (here, on the lower plug 206 portion), A second hole 209 is formed.
なお、図１０の（ｂ）に示される半導体回路においては、中層配線２０７は上下方向の配線ではなく、水平方向（紙面奥行き方向）の配線を行うために設けられたものである。よって、中層配線２０７上には上層の導電性プラグを形成する必要はなく、中層配線２０７上において第２層間絶縁膜２０８は除去されず、第２ホール２０９は形成されない。 In the semiconductor circuit shown in FIG. 10B, the middle layer wiring 207 is provided not for vertical wiring but for horizontal wiring (depth direction on the paper). Therefore, it is not necessary to form an upper conductive plug on the middle layer wiring 207, the second interlayer insulating film 208 is not removed on the middle layer wiring 207, and the second hole 209 is not formed.
次に、図１１に示されるように、第２ホール２０９および第２層間絶縁膜２０８の上面において、ＴｉＮの金属膜を成膜した後、Ｗの金属膜を成膜する。このようにして、第２ホール２０９を金属膜で充填することにより、下層プラグ２０６と接続される上層プラグ２１１、および第２バリア２１６が形成される。また、第２層間絶縁膜２０８上に、上層プラグ２１１と接続される上層配線２１０、および第２バリア２１６が、同時に形成される。 Next, as shown in FIG. 11, a TiN metal film is formed on the upper surfaces of the second hole 209 and the second interlayer insulating film 208, and then a W metal film is formed. Thus, by filling the second hole 209 with the metal film, the upper layer plug 211 connected to the lower layer plug 206 and the second barrier 216 are formed. On the second interlayer insulating film 208, the upper layer wiring 210 connected to the upper layer plug 211 and the second barrier 216 are simultaneously formed.
なお、図１１の（ｂ）に示されるように、第２ホール２０９が存在しない場合においては、平坦な第２層間絶縁膜２０８上において上層配線２１０および第２バリア２１６が形成されるのみである。 As shown in FIG. 11B, when the second hole 209 does not exist, the upper wiring 210 and the second barrier 216 are only formed on the flat second interlayer insulating film 208. .
近年、半導体装置の微細化が進むにあたって、配線部もまた微細化が進んでおり、配線加工において、下層配線と上層配線とを接続する導電性プラグの位置合わせは困難化している。 In recent years, as the miniaturization of semiconductor devices has progressed, the wiring portion has also been miniaturized, and it has become difficult to align the conductive plugs that connect the lower wiring and the upper wiring in the wiring processing.
特に、導電性プラグの積層構造において、下層導電性プラグ上に位置ずれなく上層導電性プラグを作成することは容易ではない。 In particular, in a laminated structure of conductive plugs, it is not easy to produce an upper conductive plug without misalignment on a lower conductive plug.
下層導電性プラグと上層導電性プラグとの間で位置ずれが発生した場合には、上層導電性プラグで接続不良が生じ、上層導電性プラグと下層導電性プラグの間での接続の開放（すなわち、配線のオープン）が発生する可能性がある。 If there is a displacement between the lower conductive plug and the upper conductive plug, a connection failure occurs in the upper conductive plug, and the connection between the upper conductive plug and the lower conductive plug is released (ie, Opening of wiring) may occur.
特許文献１において開示された多層配線の形成方法は、下層導電性プラグ上面の外周に、配線材料であるタングステンが過剰堆積されるようにタングステン層を選択形成し、下層導電性プラグと上層導電性プラグとの位置ずれを補償する方法であるが、位置ずれ自体を抑制する手段については記載されていない。 In the method of forming a multilayer wiring disclosed in Patent Document 1, a tungsten layer is selectively formed on the outer periphery of the upper surface of the lower conductive plug so that tungsten as a wiring material is excessively deposited, and the lower conductive plug and the upper conductive Although this is a method for compensating for the displacement with respect to the plug, no means for suppressing the displacement itself is described.
本発明は、上記の問題を解決するためになされたものであり、その目的は、位置ずれの発生を抑制可能な導電性プラグの積層構造を有した半導体装置、およびその製造方法を提供することである。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device having a laminated structure of conductive plugs capable of suppressing the occurrence of misalignment, and a method for manufacturing the same. It is.
上記の課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、第１配線、第１層間絶縁膜、第２層間絶縁膜、および第２配線がこの順に積層した半導体装置の製造方法であって、上記第１配線に対して上記第２配線側を上側として、上記第１層間絶縁膜に形成された第１ホールの内部に上記第１配線と電気的に接続される第１プラグを形成する工程（ａ）と、上記第１プラグの一部を除去することにより、上記第１プラグの露出した表面と上記第１層間絶縁膜の表面との間に第１段差を形成する工程（ｂ）と、上記第１段差に対応する箇所に第２層間絶縁膜が第２段差を有するように、上記第１プラグおよび上記第１層間絶縁膜を覆う上記第２層間絶縁膜を形成する工程（ｃ）と、上記第１プラグの少なくとも一部が露出するように、かつ、上記第１層間絶縁膜が上記第２層間絶縁膜に覆われたままになるように、上記第１プラグに対応する位置および上記第１層間絶縁膜に対応する位置において上記第２層間絶縁膜を除去して、上記第１プラグに対応する位置に第２ホールを形成する工程（ｄ）と、上記第２ホールの内部に上記第１プラグと電気的に接続される第２プラグを形成し、上記第２層間絶縁膜の上側に上記第２プラグと電気的に接続される上記第２配線を形成する工程（ｅ）とを含むことを特徴としている。 In order to solve the above problems, a method for manufacturing a semiconductor device according to one embodiment of the present invention includes a semiconductor device in which a first wiring, a first interlayer insulating film, a second interlayer insulating film, and a second wiring are stacked in this order. In this manufacturing method, the second wiring side is the upper side with respect to the first wiring, and the first wiring is electrically connected to the inside of the first hole formed in the first interlayer insulating film. A first step is formed between the exposed surface of the first plug and the surface of the first interlayer insulating film by removing a part of the first plug and the step (a) of forming the first plug. Forming the step (b), and the second interlayer insulating film covering the first plug and the first interlayer insulating film so that the second interlayer insulating film has a second step at a position corresponding to the first step. And forming at least a part of the first plug. And the first interlayer insulating film remains covered with the second interlayer insulating film at the position corresponding to the first plug and the position corresponding to the first interlayer insulating film. Removing the two interlayer insulating film and forming a second hole at a position corresponding to the first plug; and a second electrically connected to the first plug inside the second hole. A step (e) of forming a plug and forming the second wiring electrically connected to the second plug above the second interlayer insulating film.
本発明の一態様に係る半導体装置は、第１配線、第１層間絶縁膜、第２層間絶縁膜、および第２配線がこの順に積層した半導体装置であって、上記第１配線に対して上記第２配線側を上側として、上記第１層間絶縁膜に形成された第１ホールの内部に形成された、上記第１配線に電気的に接続される第１プラグと、上記第１ホールの内部に形成された、上記第２配線に電気的に接続される第２プラグとを備え、上記第２プラグは、上記第１プラグと電気的に接続されるように上記第１プラグの上側に形成されており、上記第１ホールの内部には、上記第２プラグと上記第１層間絶縁膜との間に、上記第２層間絶縁膜の一部である側壁が形成されていることを特徴としている。 A semiconductor device according to one embodiment of the present invention is a semiconductor device in which a first wiring, a first interlayer insulating film, a second interlayer insulating film, and a second wiring are stacked in this order. A first plug electrically connected to the first wiring formed in the first hole formed in the first interlayer insulating film with the second wiring side as an upper side, and the inside of the first hole A second plug that is electrically connected to the second wiring, and the second plug is formed on the upper side of the first plug so as to be electrically connected to the first plug. In the first hole, a side wall which is a part of the second interlayer insulating film is formed between the second plug and the first interlayer insulating film. Yes.
本発明の一態様によれば、第１プラグおよび第２プラグは共に第１ホールの内部に形成される。そのため、第２プラグは第１プラグに対して自己整合で位置決めされる。よって、第２プラグは、その中心線が、第１プラグの中心線と一致するように、ずれが抑制されるように形成される。従って、第２プラグと第１プラグとの接続不良のリスクの少ない、電気的に安定した配線構造を形成することが可能となる。 According to one aspect of the present invention, both the first plug and the second plug are formed in the first hole. Therefore, the second plug is positioned in a self-aligned manner with respect to the first plug. Therefore, the second plug is formed such that the shift is suppressed so that the center line thereof coincides with the center line of the first plug. Therefore, it is possible to form an electrically stable wiring structure with less risk of connection failure between the second plug and the first plug.
〔実施形態１〕
本発明の実施の一形態について図１〜図６に基づいて説明すれば、以下の通りである。
Embodiment 1
An embodiment of the present invention will be described below with reference to FIGS.
（半導体装置の構成）
図６の（ａ）および（ｂ）は、半導体装置１の互いに異なる場所における断面を示す。半導体装置１は、半導体基板である基板１０１、下層配線（第１配線）１０２、第１層間絶縁膜１０３、第２層間絶縁膜１０８、および上層配線（第２配線）１１０がこの順に積層された半導体装置である。半導体装置１は、図６の（ａ）に示す断面において下層プラグ（第１プラグ）１０６、および上層プラグ（第２プラグ）１１１を備え、図６の（ｂ）に示す断面において中層配線１０７を備える。ここでは、下層配線１０２に対して上層配線１１０側を上側とする。
(Configuration of semiconductor device)
6A and 6B show cross sections of the semiconductor device 1 at different locations. The semiconductor device 1 includes a substrate 101 which is a semiconductor substrate, a lower layer wiring (first wiring) 102, a first interlayer insulating film 103, a second interlayer insulating film 108, and an upper layer wiring (second wiring) 110 stacked in this order. It is a semiconductor device. The semiconductor device 1 includes a lower layer plug (first plug) 106 and an upper layer plug (second plug) 111 in the cross section shown in FIG. 6A, and a middle layer wiring 107 in the cross section shown in FIG. Prepare. Here, the upper layer wiring 110 side is the upper side with respect to the lower layer wiring 102.
下層配線１０２は、基板１０１上に形成されている。第１層間絶縁膜１０３は、基板１０１および下層配線１０２を覆うように形成されている。第２層間絶縁膜１０８は、第１層間絶縁膜１０３を覆うように形成されている。上層配線１１０は、第２層間絶縁膜１０８の上側に形成されている。 The lower layer wiring 102 is formed on the substrate 101. The first interlayer insulating film 103 is formed so as to cover the substrate 101 and the lower layer wiring 102. The second interlayer insulating film 108 is formed so as to cover the first interlayer insulating film 103. The upper layer wiring 110 is formed above the second interlayer insulating film 108.
図６の（ａ）に示す断面の構成について説明する。下層配線１０２に対応する位置の第１層間絶縁膜には、第１ホールが形成されている。第１ホール内における下部には、導電体である第１バリア１１５および導電体である下層プラグ１０６が形成されている。第１ホール内における上部には、下層プラグ１０６は形成されていない。その代わり、第１ホール内における上部には、導電体である第２バリア１１６および導電体である上層プラグ１１１が形成されている。第１層間絶縁膜１０３に形成された第１ホールの内部において、上層プラグ１１１の横方向の外側（周囲）には第２バリア１１６が形成されており、第２バリア１１６の横方向の外側（周囲）には第２層間絶縁膜１０８からなる側壁が形成されている。第２層間絶縁膜１０８からなる側壁は、第１層間絶縁膜１０３と上層プラグ１１１との間に配置されている。下層プラグ１０６は下層配線１０２と電気的に接続されている。上層プラグ１１１は下層プラグ１０６および上層配線１１０と電気的に接続されている。 The configuration of the cross section shown in FIG. A first hole is formed in the first interlayer insulating film at a position corresponding to the lower layer wiring 102. A first barrier 115 that is a conductor and a lower layer plug 106 that is a conductor are formed in the lower portion of the first hole. The lower layer plug 106 is not formed in the upper part in the first hole. Instead, a second barrier 116 that is a conductor and an upper layer plug 111 that is a conductor are formed in the upper portion of the first hole. Inside the first hole formed in the first interlayer insulating film 103, a second barrier 116 is formed on the outer side (periphery) of the upper plug 111 in the lateral direction, and the second barrier 116 is laterally outer ( A side wall made of the second interlayer insulating film 108 is formed in the periphery. A side wall made of the second interlayer insulating film 108 is disposed between the first interlayer insulating film 103 and the upper plug 111. The lower layer plug 106 is electrically connected to the lower layer wiring 102. The upper layer plug 111 is electrically connected to the lower layer plug 106 and the upper layer wiring 110.
図６の（ｂ）に示す断面の構成について説明する。ここでは、下層プラグ１０６および上層プラグ１１１の代わりに、第１層間絶縁膜１０３と同じ層に中層配線１０７が形成されている。中層配線１０７は、第１層間絶縁膜１０３と同じ層の中を延びる配線である。中層配線１０７と上層配線１１０との間には第２層間絶縁膜１０８が形成されており、中層配線１０７と上層配線１１０とは電気的に接続されていない。 The configuration of the cross section shown in FIG. 6B will be described. Here, instead of the lower layer plug 106 and the upper layer plug 111, an intermediate layer wiring 107 is formed in the same layer as the first interlayer insulating film 103. The middle layer wiring 107 is a wiring that extends in the same layer as the first interlayer insulating film 103. A second interlayer insulating film 108 is formed between the middle layer wiring 107 and the upper layer wiring 110, and the middle layer wiring 107 and the upper layer wiring 110 are not electrically connected.
本実施形態の半導体装置１によれば、積層された下層プラグ１０６および上層プラグ１１１によって、下層配線１０２と上層配線１１０とを接続することができる。また、半導体装置１では、第１層間絶縁膜１０３と同じ層に、上層配線１１０から絶縁された中層配線１０７を形成することができる。また、下層プラグ１０６および上層プラグ１１１が共に、第１層間絶縁膜１０３に形成された第１ホールの内部に形成される。そのため、下層プラグ１０６と上層プラグ１１１との位置ずれが抑制される。それゆえ、下層プラグ１０６と上層プラグ１１１との接続不良のリスクの少ない、電気的に安定した配線構造を形成することが可能となる。 According to the semiconductor device 1 of the present embodiment, the lower layer wiring 102 and the upper layer wiring 110 can be connected by the stacked lower layer plug 106 and upper layer plug 111. In the semiconductor device 1, the middle layer wiring 107 insulated from the upper layer wiring 110 can be formed in the same layer as the first interlayer insulating film 103. Further, the lower layer plug 106 and the upper layer plug 111 are both formed inside the first hole formed in the first interlayer insulating film 103. For this reason, positional displacement between the lower layer plug 106 and the upper layer plug 111 is suppressed. Therefore, it is possible to form an electrically stable wiring structure with less risk of connection failure between the lower layer plug 106 and the upper layer plug 111.
（半導体装置の配線構造の形成方法）
図１〜図６の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法における以下に示す第１工程〜第６工程までの各工程について説明する。なお、図１〜図６のそれぞれにおいて、（ａ）は半導体装置１のプラグが形成される箇所の断面を示し、（ｂ）は同じ半導体装置１の別の箇所の断面を示す。
(Method for forming wiring structure of semiconductor device)
Each step from the first step to the sixth step in the method for forming a wiring structure of the semiconductor device according to the present embodiment will be described with reference to the cross-sectional views of FIGS. In each of FIGS. 1 to 6, (a) shows a cross section of a portion where the plug of the semiconductor device 1 is formed, and (b) shows a cross section of another portion of the same semiconductor device 1.
（第１工程）
図１の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(First step)
A method for forming a wiring structure of a semiconductor device according to the present embodiment will be described with reference to the cross-sectional view of FIG.
第１工程は、第１ホール１０４および第１溝１０５を形成する工程である。 The first step is a step of forming the first hole 104 and the first groove 105.
図１の（ａ）および（ｂ）は、半導体装置１の互いに異なる場所における断面を示す。図１の（ａ）に示される断面においては、上層配線と下層配線とが接続された多層配線が形成される。他方、図１の（ｂ）に示される断面においては、上層配線と下層配線とは接続されない。 1A and 1B show cross sections of the semiconductor device 1 at different locations. In the cross section shown in FIG. 1A, a multilayer wiring in which an upper wiring and a lower wiring are connected is formed. On the other hand, in the cross section shown in FIG. 1B, the upper layer wiring and the lower layer wiring are not connected.
図１の（ａ）および（ｂ）に示されるように、半導体装置１は、Ｓｉ（ケイ素）などで形成された半導体基板である基板１０１を備えている。基板１０１の上には、ポリシリコン膜で形成された下層配線１０２が設けられている。下層配線１０２は、任意の導電体または導電性金属で形成されてよい。さらに、基板１０１および下層配線１０２の上面全体を被覆するように、ＳｉＯ２（二酸化ケイ素）膜で形成された第１層間絶縁膜１０３が設けられている。 As shown in FIGS. 1A and 1B, the semiconductor device 1 includes a substrate 101 which is a semiconductor substrate formed of Si (silicon) or the like. On the substrate 101, a lower layer wiring 102 formed of a polysilicon film is provided. The lower layer wiring 102 may be formed of any conductor or conductive metal. Further, a first interlayer insulating film 103 formed of a SiO 2 (silicon dioxide) film is provided so as to cover the entire upper surface of the substrate 101 and the lower layer wiring 102.
（第１工程：ホール形成工程）
図１の（ａ）に示される箇所では、第１層間絶縁膜１０３に対してＲＩＥ（Reactive Ion Etching）法によるエッチングを行い、第１層間絶縁膜１０３の一部を除去して下層配線１０２上に第１ホール１０４を形成する。
(First step: Hole formation step)
1A, the first interlayer insulating film 103 is etched by the RIE (Reactive Ion Etching) method, and a part of the first interlayer insulating film 103 is removed to remove the first interlayer insulating film 103 over the lower wiring 102. A first hole 104 is formed in the first.
エッチングにおいては、第１層間絶縁膜１０３上に、公知のフォト技術によってパターニングされたフォトレジストマスク（不図示）が設けられている。 In the etching, a photoresist mask (not shown) patterned by a known photolithography technique is provided on the first interlayer insulating film 103.
フォトレジストマスクは、第１ホール１０４の形成後にアッシングによって除去される。また、薬液洗浄などにより周囲に付着したエッチング残渣を除去する工程を追加してもよい。 The photoresist mask is removed by ashing after the first hole 104 is formed. Moreover, you may add the process of removing the etching residue adhering to circumference | surroundings by chemical | medical solution washing | cleaning.
ホール径は、例えば７５ｎｍ〜５００ｎｍで形成される。本実施形態では、第１ホール１０４のホール径は２００ｎｍで形成されている。 The hole diameter is, for example, 75 nm to 500 nm. In the present embodiment, the hole diameter of the first hole 104 is 200 nm.
（第１工程：溝形成工程）
図１の（ｂ）に示される箇所では、ホール形成工程と同様の方法によって、下層配線１０２上に第１溝１０５を形成する。
(First step: groove forming step)
At the location shown in FIG. 1B, the first groove 105 is formed on the lower wiring 102 by the same method as in the hole forming step.
溝の幅は、例えば７５ｎｍ〜５００ｎｍで形成される。本実施形態では、第１溝１０５の幅は２５０ｎｍで形成されている。 The width of the groove is, for example, 75 nm to 500 nm. In the present embodiment, the width of the first groove 105 is 250 nm.
（第２工程）
図２の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(Second step)
A method for forming the wiring structure of the semiconductor device according to the present embodiment will be described with reference to the cross-sectional view of FIG.
第２工程は、下層配線１０２と接続される下層プラグ１０６（第１プラグ）および中層配線１０７を形成する工程である。 The second step is a step of forming the lower layer plug 106 (first plug) and the middle layer wiring 107 connected to the lower layer wiring 102.
（第２工程：下層プラグ形成工程）
図２の（ａ）に示される箇所では、第１ホール１０４を金属で充填し、下層配線１０２と接続される下層プラグ１０６、および第１バリア１１５を形成する。
(Second step: Lower layer plug forming step)
2A, the first hole 104 is filled with metal, and the lower layer plug 106 connected to the lower layer wiring 102 and the first barrier 115 are formed.
金属による充填においては、まず、
（ｉ）例えばスパッタ法により、Ｔｉ（チタン）膜を成膜し、
（ｉｉ）ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはスパッタ法により、ＴｉＮ膜を成膜し、
（ｉｉｉ）ＣＶＤ法により、Ｗ膜を成膜する、
ことによって、第１ホール１０４をＴｉ−ＴｉＮ−Ｗの積層膜で充填する。本実施形態では、Ｔｉ膜を５０ｎｍ、ＴｉＮ膜を１０ｎｍ、Ｗ膜を３００ｎｍそれぞれ成膜している。
In filling with metal,
(I) A Ti (titanium) film is formed, for example, by sputtering,
(Ii) A TiN film is formed by MOCVD (Metal Organic Chemical Vapor Deposition) method or sputtering method,
(Iii) A W film is formed by a CVD method.
As a result, the first hole 104 is filled with the laminated film of Ti—TiN—W. In this embodiment, the Ti film is formed to 50 nm, the TiN film is formed to 10 nm, and the W film is formed to 300 nm.
続いて、化学的機械研磨法またはエッチバック法により、第１ホール１０４以外の部分（第１層間絶縁膜１０３の上側）においてＷ膜およびＴｉＮ膜を除去することにより、下層プラグ１０６、および第１バリア１１５を形成する。第１ホール１０４に充填される金属は、メッキ法によるＣｕ（銅）であってもよい。ここでは、第１バリア１１５はＴｉ膜およびＴｉＮ膜で形成されており、下層プラグ１０６はＷ膜で形成されている。 Subsequently, by removing the W film and the TiN film in a portion other than the first hole 104 (above the first interlayer insulating film 103) by a chemical mechanical polishing method or an etch back method, the lower plug 106 and the first plug A barrier 115 is formed. The metal filled in the first hole 104 may be Cu (copper) by a plating method. Here, the first barrier 115 is formed of a Ti film and a TiN film, and the lower layer plug 106 is formed of a W film.
下層プラグ１０６は、任意の導電体または導電性金属で形成されてよいが、特に、ＷまたはＣｕを含んだ材料で形成されることが好ましい。 The lower layer plug 106 may be formed of any conductor or conductive metal, but is particularly preferably formed of a material containing W or Cu.
（第２工程：中層配線形成工程）
図２の（ｂ）に示される箇所では、下層プラグ形成工程と同様の方法によって、第１溝１０５を金属で充填し、下層配線１０２と接続される中層配線１０７、および第１バリア１１５を形成する。
(Second step: Middle layer wiring formation step)
In the part shown in FIG. 2B, the first trench 105 is filled with metal by the same method as in the lower layer plug formation step, and the middle layer wiring 107 connected to the lower layer wiring 102 and the first barrier 115 are formed. To do.
第１溝１０５に充填される金属は、Ｔｉ−ＴｉＮ−Ｗの積層膜、またはＣｕであってよい。ここでは、中層配線１０７はＷ膜で形成されている。 The metal filled in the first groove 105 may be a Ti—TiN—W laminated film or Cu. Here, the intermediate layer wiring 107 is formed of a W film.
中層配線１０７は、任意の導電体または導電性金属で形成されてよいが、特に、ＷまたはＣｕを含んだ材料で形成されることが好ましい。 The middle layer wiring 107 may be formed of any conductor or conductive metal, but is particularly preferably formed of a material containing W or Cu.
（第３工程）
図３の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(Third step)
A method for forming a wiring structure of a semiconductor device according to this embodiment will be described with reference to the cross-sectional view of FIG.
第３工程は、第１層間絶縁膜１０３と下層プラグ１０６との間に第１段差１１２を形成する工程である。 The third step is a step of forming a first step 112 between the first interlayer insulating film 103 and the lower layer plug 106.
（第３工程：第１段差形成工程）
図３の（ａ）に示される箇所では、下層プラグ１０６および第１バリア１１５の金属膜をエッチバックし、第１層間絶縁膜１０３の上面（表面）と下層プラグ１０６の上面（表面）との間に第１段差１１２を形成する。
(Third step: first step forming step)
3A, the metal film of the lower layer plug 106 and the first barrier 115 is etched back, and the upper surface (front surface) of the first interlayer insulating film 103 and the upper surface (front surface) of the lower layer plug 106 are etched. A first step 112 is formed between them.
エッチバックにおいては、公知のフォト技術により、上層の導電性プラグを形成する必要がある部分（ここでは、下層プラグ１０６部上）のみパターニングされたフォトレジストマスク（不図示）が設けられている。中層配線１０７は、このフォトレジストマスクによってエッチングから保護される。 In the etch-back, a photoresist mask (not shown) patterned only in a portion where an upper conductive plug needs to be formed (here, on the lower plug 106 portion) is provided by a known photo technique. The middle layer wiring 107 is protected from etching by this photoresist mask.
この上層の導電性プラグを形成する必要がある部分を、ＲＩＥ法により全面エッチバックを行い、下層プラグ１０６の金属膜を所定の量だけ除去することにより、第１段差１１２を形成する。 A portion where it is necessary to form the upper conductive plug is etched back by the RIE method, and the metal film of the lower plug 106 is removed by a predetermined amount to form the first step 112.
フォトレジストマスクは、第１段差１１２の形成後にアッシングによって除去される。また、薬液洗浄などにより周囲に付着したエッチング残渣を除去する工程を追加してもよい。 The photoresist mask is removed by ashing after the first step 112 is formed. Moreover, you may add the process of removing the etching residue adhering to circumference | surroundings by chemical | medical solution washing | cleaning.
第１段差１１２の深さは、例えば５０ｎｍ〜２５０ｎｍで形成される。本実施形態では、第１段差１１２の深さは１００ｎｍで形成されている。 The depth of the first step 112 is, for example, 50 nm to 250 nm. In the present embodiment, the depth of the first step 112 is 100 nm.
なお、図３の（ｂ）に示される箇所においては、中層配線１０７は上下方向の配線ではなく、水平方向（紙面奥行き方向）の配線を行うために設けられたものである。よって、中層配線１０７に対しては第１段差１１２を形成していないが、中層配線１０７を上下方向の配線を行うために設ける場合においては、図３の（ａ）と同様にして、第１段差１１２を形成してもよい。 In FIG. 3B, the middle layer wiring 107 is provided for wiring in the horizontal direction (depth direction on the paper), not in the vertical direction. Therefore, although the first step 112 is not formed for the middle layer wiring 107, when the middle layer wiring 107 is provided for wiring in the vertical direction, the first step 112 is performed in the same manner as in FIG. A step 112 may be formed.
（第４工程）
図４の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(4th process)
A method for forming the wiring structure of the semiconductor device according to the present embodiment will be described with reference to the cross-sectional view of FIG.
第４工程は、第２層間絶縁膜１０８を形成する工程である。 The fourth step is a step of forming the second interlayer insulating film 108.
（第４工程：第２層間絶縁膜形成工程）
図４の（ａ）に示される箇所では、第１層間絶縁膜１０３および第１段差１１２の上に、例えばプラズマＣＶＤ法によって、シリコン酸化膜であるＰ−ＳｉＯ膜を成膜し、第２層間絶縁膜１０８を形成する。
(4th process: 2nd interlayer insulation film formation process)
4A, a P-SiO film, which is a silicon oxide film, is formed on the first interlayer insulating film 103 and the first step 112 by, for example, a plasma CVD method, and the second interlayer is formed. An insulating film 108 is formed.
このとき、第１段差１１２の上に第２層間絶縁膜１０８が成膜されることにより、第１段差１１２に対応する箇所に、第２段差１１３が形成される。第２段差１１３は、第１層間絶縁膜１０３に対応する位置の第２層間絶縁膜１０８の上面と、下層プラグ１０６に対応する位置の第２層間絶縁膜１０８の上面との段差である。 At this time, the second step 113 is formed at a position corresponding to the first step 112 by forming the second interlayer insulating film 108 on the first step 112. The second step 113 is a step between the upper surface of the second interlayer insulating film 108 at a position corresponding to the first interlayer insulating film 103 and the upper surface of the second interlayer insulating film 108 at a position corresponding to the lower plug 106.
第１層間絶縁膜１０３上に成膜される第２層間絶縁膜１０８の厚みは、例えば３０ｎｍ〜２５０ｎｍである。本実施形態では、第１層間絶縁膜１０３上に第２層間絶縁膜１０８が１２０ｎｍの厚みで成膜されている。 The thickness of the second interlayer insulating film 108 formed on the first interlayer insulating film 103 is, for example, 30 nm to 250 nm. In the present embodiment, the second interlayer insulating film 108 is formed with a thickness of 120 nm on the first interlayer insulating film 103.
他方、下層プラグ１０６上に成膜される第２層間絶縁膜１０８の厚み（ｄ１）は、第１層間絶縁膜１０３上に成膜される第２層間絶縁膜１０８の厚み（ｄ２）とは一般に異なる。 On the other hand, the thickness (d1) of the second interlayer insulating film 108 formed on the lower plug 106 is generally the same as the thickness (d2) of the second interlayer insulating film 108 formed on the first interlayer insulating film 103. Different.
特に、（第１段差）／（第１ホールの径）の値が０．３以上の場合、プラズマＣＶＤ法におけるＰ−ＳｉＯ膜において、第２段差１１３上に成膜される第２層間絶縁膜１０８の厚みは、
（ｉ）無機シリコン化合物であるＳｉＨ４を材料ガスに用いた成膜条件の場合、ｄ１はｄ２のおよそ５０％〜７５％の膜厚、つまり、ｄ１≒０．５×ｄ２〜０．７５×ｄ２、
（ｉｉ）有機シリコン化合物であるＳｉ（ＯＣ２Ｈ５）４、すなわちＴＥＯＳ（Tetra-Ethyl Ortho-Silicate）を材料ガスに用いた成膜条件の場合、ｄ１はｄ２のおよそ６５％〜８５％の膜厚、つまり、ｄ１≒０．６５×ｄ２〜０．８５×ｄ２、
となる。
In particular, when the value of (first step) / (first hole diameter) is 0.3 or more, the second interlayer insulating film formed on the second step 113 in the P-SiO film in the plasma CVD method. The thickness of 108 is
(I) In the case of film forming conditions using SiH 4 which is an inorganic silicon compound as a material gas, d1 is approximately 50% to 75% of the thickness of d2, that is, d1≈0.5 × d2 to 0.75 ×. d2,
(Ii) Si (OC 2 H 5 ) 4 , which is an organic silicon compound, that is, film formation conditions using TEOS (Tetra-Ethyl Ortho-Silicate) as a material gas, d1 is approximately 65% to 85% of d2. Film thickness, that is, d1≈0.65 × d2 to 0.85 × d2,
It becomes.
すなわち、ｄ１＜ｄ２となる。さらに、ｄ１とｄ２との関係については、ｄ１はｄ２の８０％以下の膜厚、つまり、ｄ１≦０．８０×ｄ２であることが好ましい。 That is, d1 <d2. Further, regarding the relationship between d1 and d2, d1 is preferably 80% or less of d2, ie, d1 ≦ 0.80 × d2.
このとき、図３の（ａ）にて示される第１段差１１２の高さをｈ１とすると、図４の（ａ）にて示される第２段差１１３の高さｈ２は、ｈ２＝ｈ１＋（ｄ２−ｄ１）として表される。ここで、ｄ２＞ｄ１であるから、ｈ２＞ｈ１となる。従って、第２段差１１３の高さは、第１段差１１２の高さよりも大きい。 At this time, if the height of the first step 112 shown in FIG. 3A is h1, the height h2 of the second step 113 shown in FIG. 4A is h2 = h1 + (d2 -D1). Here, since d2> d1, h2> h1. Therefore, the height of the second step 113 is larger than the height of the first step 112.
これらを考慮し、必要とされる半導体装置１の最終形状に応じて、（ｉ）または（ｉｉ）のいずれかの単層膜、もしくは、（ｉ）および（ｉｉ）の積層膜を、第１層間絶縁膜１０３および下層プラグ１０６の上に形成する。 Considering these, depending on the final shape of the semiconductor device 1 required, the first monolayer film of (i) or (ii) or the laminated film of (i) and (ii) It is formed on the interlayer insulating film 103 and the lower layer plug 106.
本実施形態では、（ｉ）の条件で、第１層間絶縁膜１０３上に第２層間絶縁膜１０８が１２０ｎｍの厚みで成膜され（つまり、ｄ２＝１２０ｎｍ）、下層プラグ１０６上に第２層間絶縁膜１０８が約７０ｎｍの厚みで成膜される（つまり、ｄ１≒７０ｎｍ）。なお、材料ガスとして他の無機シリコン化合物を使用することもできる。 In the present embodiment, under the condition (i), the second interlayer insulating film 108 is formed with a thickness of 120 nm on the first interlayer insulating film 103 (that is, d2 = 120 nm), and the second interlayer insulating film is formed on the lower plug 106. The insulating film 108 is formed with a thickness of about 70 nm (that is, d1≈70 nm). Other inorganic silicon compounds can also be used as the material gas.
なお、図４の（ｂ）に示される箇所においては、中層配線は上下方向の配線を行うために設けられたものではないため、中層配線１０７に対して第２段差１１３が形成されない。但し、中層配線１０７を上下方向の配線を行うために設ける場合においては、図４の（ａ）と同様にして、第２段差１１３を設けてもよい。 4B, the second step 113 is not formed with respect to the middle layer wiring 107 because the middle layer wiring is not provided for the vertical wiring. However, in the case where the middle layer wiring 107 is provided for wiring in the vertical direction, the second step 113 may be provided in the same manner as in FIG.
（第５工程）
図５の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(5th process)
A method for forming the wiring structure of the semiconductor device according to the present embodiment will be described with reference to the cross-sectional view of FIG.
第５工程は、第４工程で形成された第２段差１１３の下部に存在する下層プラグ１０６を露出させる工程である。 The fifth step is a step of exposing the lower layer plug 106 existing under the second step 113 formed in the fourth step.
（第５工程：下層プラグ露出工程）
図５の（ａ）に示される箇所では、第２層間絶縁膜１０８の上面をＲＩＥ法によりエッチングすることにより、下層プラグ１０６上に成膜された第２層間絶縁膜１０８を除去し、下層プラグ１０６を露出させる。図４の（ａ）に示すように、第１層間絶縁膜１０３上の第２層間絶縁膜１０８より下層プラグ１０６上の第２層間絶縁膜１０８の方が厚さが薄い。そのため、第１層間絶縁膜１０３上に第２層間絶縁膜１０８を残したまま、下層プラグ１０６上の第２層間絶縁膜１０８を除去することができる。
(5th step: lower layer plug exposure step)
5A, the second interlayer insulating film 108 formed on the lower plug 106 is removed by etching the upper surface of the second interlayer insulating film 108 by the RIE method. 106 is exposed. As shown in FIG. 4A, the second interlayer insulating film 108 on the lower plug 106 is thinner than the second interlayer insulating film 108 on the first interlayer insulating film 103. Therefore, the second interlayer insulating film 108 on the lower plug 106 can be removed while leaving the second interlayer insulating film 108 on the first interlayer insulating film 103.
このとき、下層プラグ１０６上の第２層間絶縁膜１０８が除去されることにより、下層プラグ１０６に対応する箇所に、第２ホール１１４が形成される。第２ホール１１４の側面には、第２ホール１１４と対応する形状で第２層間絶縁膜１０８が残されている。第１ホールの側面上に残された第２層間絶縁膜１０８は、第２ホール１１４の側壁を構成している。なお第２ホールの底面は、露出した下層プラグ１０６の上面である。 At this time, the second interlayer insulating film 108 on the lower layer plug 106 is removed, whereby a second hole 114 is formed at a location corresponding to the lower layer plug 106. The second interlayer insulating film 108 is left on the side surface of the second hole 114 in a shape corresponding to the second hole 114. The second interlayer insulating film 108 left on the side surface of the first hole constitutes the side wall of the second hole 114. The bottom surface of the second hole is the exposed upper surface of the lower layer plug 106.
なお、図５の（ｂ）に示される箇所においては、中層配線は上下方向の配線を行うために設けられたものではないため、第４工程で中層配線１０７に対して第２段差１１３が形成されておらず、第５工程では平坦な第２層間絶縁膜１０８の上面の一部がエッチングされるのみである。そのため、中層配線１０７の上面は第２層間絶縁膜１０８に覆われたままである。但し、中層配線１０７を上下方向の配線を行うために設ける場合においては、図５の（ａ）と同様にして、第４工程において設けられた第２段差１１３上に成膜された第２層間絶縁膜１０８を除去することにより、中層配線１０７を露出させ、第２ホール１１４を形成してよい。 Note that, in the portion shown in FIG. 5B, since the middle layer wiring is not provided for the vertical wiring, the second step 113 is formed with respect to the middle layer wiring 107 in the fourth step. In the fifth step, only a part of the upper surface of the flat second interlayer insulating film 108 is etched. Therefore, the upper surface of the middle layer wiring 107 remains covered with the second interlayer insulating film 108. However, in the case where the middle layer wiring 107 is provided to perform the vertical wiring, the second interlayer formed on the second step 113 provided in the fourth step is performed in the same manner as in FIG. By removing the insulating film 108, the middle layer wiring 107 may be exposed and the second hole 114 may be formed.
（第６工程）
図６の断面図に基づき、本実施形態に係る半導体装置の配線構造の形成方法について説明する。
(6th process)
A method for forming a wiring structure of the semiconductor device according to the present embodiment will be described with reference to the cross-sectional view of FIG.
第６工程は、下層プラグ１０６と接続される上層プラグ１１１（第２プラグ）、および上層プラグ１１１と接続される上層配線１１０（第２配線）を形成する工程である。 The sixth step is a step of forming the upper layer plug 111 (second plug) connected to the lower layer plug 106 and the upper layer wiring 110 (second wiring) connected to the upper layer plug 111.
（第６工程：上層配線および上層プラグ形成工程）
図６の（ａ）に示される箇所では、第２ホール１１４および第２層間絶縁膜１０８の上面に対して、
（ｉ）ＭＯＣＶＤ法またはスパッタ法により、ＴｉＮ膜を成膜し、
（ｉｉ）ＣＶＤ法により、Ｗ膜を成膜する、
ことにより金属膜を形成する。
(Sixth step: upper layer wiring and upper layer plug forming step)
6 (a), the upper surfaces of the second holes 114 and the second interlayer insulating film 108 are
(I) A TiN film is formed by MOCVD or sputtering,
(Ii) forming a W film by a CVD method;
Thus, a metal film is formed.
これにより、第５工程で形成された第２ホール１１４を金属で完全に充填することによって、下層プラグ１０６と接続される上層プラグ１１１、および第２バリア１１６が形成される。また、第２層間絶縁膜１０８上に、上層プラグ１１１と接続される上層配線１１０、および第２バリア１１６が形成される。 As a result, the second hole 114 formed in the fifth step is completely filled with metal, whereby the upper layer plug 111 and the second barrier 116 connected to the lower layer plug 106 are formed. In addition, an upper layer wiring 110 connected to the upper layer plug 111 and a second barrier 116 are formed on the second interlayer insulating film 108.
本実施形態では、ＴｉＮ膜を１０ｎｍ、Ｗ膜を１００ｎｍそれぞれ成膜している。ここでは、第２バリア１１６はＴｉＮ膜で形成されており、上層プラグ１０６および上層配線１１０はＷ膜で形成されている。但し、上層プラグ１１１および上層配線１１０は、任意の導電体または導電性金属で形成されてよい。 In this embodiment, a TiN film is formed to 10 nm and a W film is formed to 100 nm. Here, the second barrier 116 is formed of a TiN film, and the upper layer plug 106 and the upper layer wiring 110 are formed of a W film. However, the upper layer plug 111 and the upper layer wiring 110 may be formed of any conductor or conductive metal.
上層プラグ１１１の側面には、第２ホール１１４と対応する形状で第２層間絶縁膜１０８が残されている。この第２層間絶縁膜１０８の形状は、図１１の（ａ）において示される従来技術により上層プラグ１１１が設けられた際の第２層間絶縁膜１０８の形状と異なっている。よって、半導体装置１の断面における第２層間絶縁膜１０８の形状を観察することによって、本実施形態の半導体装置の配線構造の形成方法が使用されたか否かを判断することができる。 A second interlayer insulating film 108 is left on the side surface of the upper plug 111 in a shape corresponding to the second hole 114. The shape of the second interlayer insulating film 108 is different from the shape of the second interlayer insulating film 108 when the upper layer plug 111 is provided by the conventional technique shown in FIG. Therefore, by observing the shape of the second interlayer insulating film 108 in the cross section of the semiconductor device 1, it can be determined whether or not the method for forming a wiring structure of the semiconductor device of this embodiment is used.
なお、図６の（ｂ）に示される箇所においては、平坦な第２層間絶縁膜１０８上において上層配線１１０、および第２バリア１１６が形成されるのみであり、中層配線１０７と上層配線１１０とを接続するための上層プラグ１１１は形成されない。第１層間絶縁膜１０３とは別に第２層間絶縁膜１０８を設けることにより、中層配線１０７を上層配線１１０から絶縁することができる。但し、中層配線１０７を上下方向の配線を行うために設ける場合においては、図６の（ａ）と同様にして、第５工程において設けられた第２ホール１１４の内部に金属を充填することにより、中層配線１０７上に上層プラグ１１１を形成してもよい。 6 (b), only the upper layer wiring 110 and the second barrier 116 are formed on the flat second interlayer insulating film 108. The middle layer wiring 107 and the upper layer wiring 110 The upper plug 111 for connecting the two is not formed. By providing the second interlayer insulating film 108 separately from the first interlayer insulating film 103, the middle layer wiring 107 can be insulated from the upper layer wiring 110. However, in the case where the middle layer wiring 107 is provided for the vertical wiring, the metal is filled in the second hole 114 provided in the fifth step in the same manner as in FIG. The upper layer plug 111 may be formed on the middle layer wiring 107.
（半導体装置の配線構造の形成方法の効果）
本実施形態の半導体装置の形成方法は、下層プラグ１０６の上に第１段差１１２を設けるという点において、図７〜図１１において示されている従来の半導体装置の配線構造の形成方法と異なる。
(Effect of method for forming wiring structure of semiconductor device)
The method for forming a semiconductor device of this embodiment is different from the conventional method for forming a wiring structure of a semiconductor device shown in FIGS. 7 to 11 in that a first step 112 is provided on a lower plug 106.
本実施形態の半導体装置の形成方法においては、第１段差１１２に対応する箇所に第２段差１１３が形成され、第２段差１１３に対応する箇所に第２ホール１１４が形成される。続いて、第２ホール１１４を金属膜で充填し、上層プラグ１１１を形成することにより、上層プラグ１１１は、下層プラグ１０６の上に自己整合（セルフアライメント）で形成される。 In the method for forming a semiconductor device of this embodiment, a second step 113 is formed at a location corresponding to the first step 112, and a second hole 114 is formed at a location corresponding to the second step 113. Subsequently, the second hole 114 is filled with a metal film to form the upper plug 111, whereby the upper plug 111 is formed on the lower plug 106 by self-alignment (self-alignment).
これにより、上層プラグ１１１は、その中心線が、下層プラグ１０６の中心線と一致するように形成される。従って、上層プラグ１１１は、下層プラグ１０６とのずれが抑制されて形成され、接続不良のリスクの少ない、電気的に安定した配線構造を形成することが可能となる。 Thereby, the upper layer plug 111 is formed so that the center line thereof coincides with the center line of the lower layer plug 106. Therefore, the upper layer plug 111 is formed with the deviation from the lower layer plug 106 being suppressed, and it is possible to form an electrically stable wiring structure with less risk of connection failure.
〔変形例１〕
本実施形態の第４工程において第２層間絶縁膜１０８を成膜する際、第２層間絶縁膜１０８は、有機シリコン化合物を材料ガスとして用いて形成されたシリコン酸化膜であってもよい。
[Modification 1]
When forming the second interlayer insulating film 108 in the fourth step of the present embodiment, the second interlayer insulating film 108 may be a silicon oxide film formed using an organic silicon compound as a material gas.
〔変形例２〕
本実施形態の第４工程において第２層間絶縁膜１０８を成膜する際、第２層間絶縁膜１０８は、無機シリコン化合物を材料ガスとして用いて形成されたシリコン酸化膜と、有機シリコン化合物を材料ガスとして用いて形成されたシリコン酸化膜との積層構造であってもよい。
[Modification 2]
When forming the second interlayer insulating film 108 in the fourth step of this embodiment, the second interlayer insulating film 108 is made of a silicon oxide film formed using an inorganic silicon compound as a material gas and an organic silicon compound. A laminated structure with a silicon oxide film formed using gas may be used.
〔まとめ〕
本発明の一態様に係る半導体装置の製造方法は、第１配線（下層配線１０２）、第１層間絶縁膜（１０３）、第２層間絶縁膜（１０８）、および第２配線（上層配線１１０）がこの順に積層した半導体装置の製造方法であって、上記第１配線に対して上記第２配線側を上側として、上記第１層間絶縁膜に形成された第１ホール（１０４）の内部に上記第１配線と電気的に接続される第１プラグ（下層プラグ１０６）を形成する工程（ａ）と、上記第１プラグの一部を除去することにより、上記第１プラグの露出した表面と上記第１層間絶縁膜の表面との間に第１段差（１１２）を形成する工程（ｂ）と、上記第１段差に対応する箇所に第２層間絶縁膜が第２段差（１１３）を有するように、上記第１プラグおよび上記第１層間絶縁膜を覆う上記第２層間絶縁膜を形成する工程（ｃ）と、上記第１プラグの少なくとも一部が露出するように、かつ、上記第１層間絶縁膜が上記第２層間絶縁膜に覆われたままになるように、上記第１プラグに対応する位置および上記第１層間絶縁膜に対応する位置において上記第２層間絶縁膜を除去して、上記第１プラグに対応する位置に第２ホール（１１４）を形成する工程（ｄ）と、上記第２ホールの内部に上記第１プラグと電気的に接続される第２プラグ（上層プラグ１１１）を形成し、上記第２層間絶縁膜の上側に上記第２プラグと電気的に接続される上記第２配線を形成する工程（ｅ）とを含むことを特徴としている。
[Summary]
A manufacturing method of a semiconductor device according to one embodiment of the present invention includes a first wiring (lower wiring 102), a first interlayer insulating film (103), a second interlayer insulating film (108), and a second wiring (upper wiring 110). Is a manufacturing method of a semiconductor device laminated in this order, and the second wiring side is the upper side with respect to the first wiring, and the inside of the first hole (104) formed in the first interlayer insulating film is described above. A step (a) of forming a first plug (lower layer plug 106) electrically connected to the first wiring, a part of the first plug is removed, and the exposed surface of the first plug and the first plug A step (b) of forming a first step (112) between the surface of the first interlayer insulating film and a second interlayer insulating film having a second step (113) at a position corresponding to the first step; And covering the first plug and the first interlayer insulating film. Step (c) of forming a second interlayer insulating film, and at least a part of the first plug is exposed, and the first interlayer insulating film remains covered with the second interlayer insulating film. As described above, the second interlayer insulating film is removed at a position corresponding to the first plug and a position corresponding to the first interlayer insulating film, and a second hole (114) is formed at a position corresponding to the first plug. Forming (d), forming a second plug (upper layer plug 111) electrically connected to the first plug in the second hole, and forming the second plug above the second interlayer insulating film. And (e) forming the second wiring electrically connected to the plug.
上記の構成によれば、第１ホールの内部に第１配線と電気的に接続される第１プラグが形成される（工程（ａ））。次に、第１プラグの一部を除去することにより、第１プラグの露出した表面と第１層間絶縁膜の表面との間に第１段差が形成される。（工程（ｂ））。次に、第１段差に対応する箇所に第２層間絶縁膜が第２段差を有するように、第１プラグおよび第１層間絶縁膜を覆う第２層間絶縁膜が形成される。（工程（ｃ））。次に、第１プラグの少なくとも一部が露出するように、かつ、第１層間絶縁膜が第２層間絶縁膜に覆われたままになるように、第１プラグに対応する位置および第１層間絶縁膜に対応する位置において、第２層間絶縁膜を除去して第２ホールが形成される（工程（ｄ））。次に、第２ホールの内部に第１プラグと電気的に接続される第２プラグを形成し、第２層間絶縁膜の上側に第２プラグと電気的に接続される第２配線が形成される（工程（ｅ））。 According to said structure, the 1st plug electrically connected with a 1st wiring is formed in the inside of a 1st hole (process (a)). Next, by removing a part of the first plug, a first step is formed between the exposed surface of the first plug and the surface of the first interlayer insulating film. (Step (b)). Next, a second interlayer insulating film that covers the first plug and the first interlayer insulating film is formed so that the second interlayer insulating film has a second step at a location corresponding to the first step. (Step (c)). Next, the position corresponding to the first plug and the first interlayer so that at least a part of the first plug is exposed and the first interlayer insulating film remains covered with the second interlayer insulating film. At the position corresponding to the insulating film, the second interlayer insulating film is removed to form a second hole (step (d)). Next, a second plug electrically connected to the first plug is formed inside the second hole, and a second wiring electrically connected to the second plug is formed above the second interlayer insulating film. (Step (e)).
それゆえ、第１プラグおよび第２プラグは共に第１ホールの内部に形成される。そのため、第２プラグは第１プラグに対して自己整合で位置決めされる。よって、第２プラグは、その中心線が、第１プラグの中心線と一致するように、ずれが抑制されるように形成される。従って、第２プラグと第１プラグとの接続不良のリスクの少ない、電気的に安定した配線構造を形成することが可能となる。 Therefore, both the first plug and the second plug are formed inside the first hole. Therefore, the second plug is positioned in a self-aligned manner with respect to the first plug. Therefore, the second plug is formed such that the shift is suppressed so that the center line thereof coincides with the center line of the first plug. Therefore, it is possible to form an electrically stable wiring structure with less risk of connection failure between the second plug and the first plug.
上記工程（ｄ）においては、上記第１ホールの側面上に形成された上記第２層間絶縁膜が、上記第２ホールの側壁を構成していてもよい。 In the step (d), the second interlayer insulating film formed on the side surface of the first hole may constitute a side wall of the second hole.
上記工程（ｃ）における上記第２段差は、上記工程（ｂ）における上記第１段差より大きい構成であってもよい。 The second step in the step (c) may be larger than the first step in the step (b).
上記工程（ｃ）において形成された上記第２層間絶縁膜について、上記第１プラグに対応する位置の上記第２層間絶縁膜の厚さは、上記第１層間絶縁膜に対応する位置の上記第２層間絶縁膜の厚さよりも薄い構成であってもよい。 With respect to the second interlayer insulating film formed in the step (c), the thickness of the second interlayer insulating film at a position corresponding to the first plug is the first interlayer insulating film at a position corresponding to the first interlayer insulating film. The structure may be thinner than the thickness of the two interlayer insulating film.
上記工程（ｃ）において形成された上記第２層間絶縁膜について、上記第１プラグに対応する位置の上記第２層間絶縁膜の厚さは、上記第１層間絶縁膜に対応する位置の上記第２層間絶縁膜の厚さの８０％以下であってもよい。 With respect to the second interlayer insulating film formed in the step (c), the thickness of the second interlayer insulating film at a position corresponding to the first plug is the first interlayer insulating film at a position corresponding to the first interlayer insulating film. It may be 80% or less of the thickness of the two interlayer insulating film.
上記工程（ｃ）においては、無機シリコン化合物を材料ガスとして用いて上記第２層間絶縁膜としてのシリコン酸化膜を形成してもよい。 In the step (c), an inorganic silicon compound may be used as a material gas to form a silicon oxide film as the second interlayer insulating film.
上記工程（ｃ）においては、有機シリコン化合物を材料ガスとして用いて上記第２層間絶縁膜としてのシリコン酸化膜を形成してもよい。 In the step (c), an organic silicon compound may be used as a material gas to form a silicon oxide film as the second interlayer insulating film.
上記工程（ｃ）においては、無機シリコン化合物を材料ガスとして用いて形成した第１シリコン酸化膜と、有機シリコン化合物を材料ガスとして用いて形成した第２シリコン酸化膜とを積層することによって上記第２層間絶縁膜を形成してもよい。 In the step (c), the first silicon oxide film formed using an inorganic silicon compound as a material gas and the second silicon oxide film formed using an organic silicon compound as a material gas are stacked to form the first silicon oxide film. A two-layer insulating film may be formed.
上記第１プラグは、Ｗ（タングステン）またはＣｕ（銅）を含んだ材料で形成されてもよい。 The first plug may be formed of a material containing W (tungsten) or Cu (copper).
本発明の一態様に係る半導体装置は、第１配線（下層配線１０２）、第１層間絶縁膜（１０３）、第２層間絶縁膜（１０８）、および第２配線（上層配線１１０）がこの順に積層した半導体装置であって、上記第１配線に対して上記第２配線側を上側として、上記第１層間絶縁膜に形成された第１ホール（１０４）の内部に形成された、上記第１配線に電気的に接続される第１プラグ（下層プラグ１０６）と、上記第１ホールの内部に形成された、上記第２配線に電気的に接続される第２プラグ（上層プラグ１１１）とを備え、上記第２プラグは、上記第１プラグと電気的に接続されるように上記第１プラグの上側に形成されており、上記第１ホールの内部には、上記第２プラグと上記第１層間絶縁膜との間に、上記第２層間絶縁膜の一部である側壁が形成されていることを特徴としている。 In the semiconductor device according to one embodiment of the present invention, the first wiring (lower wiring 102), the first interlayer insulating film (103), the second interlayer insulating film (108), and the second wiring (upper wiring 110) are arranged in this order. A stacked semiconductor device, wherein the first wiring is formed inside a first hole (104) formed in the first interlayer insulating film with the second wiring side as an upper side with respect to the first wiring. A first plug (lower layer plug 106) electrically connected to the wiring, and a second plug (upper layer plug 111) formed inside the first hole and electrically connected to the second wiring. The second plug is formed on the upper side of the first plug so as to be electrically connected to the first plug, and the second plug and the first plug are formed in the first hole. Part of the second interlayer insulating film between the interlayer insulating film and That is characterized in that the side walls are formed.
上記の構成によれば、第１プラグおよび第２プラグはともに第１ホールの内部に形成される。そのため、第２プラグは第１プラグに対して自己整合で位置決めされる。よって、第２プラグは、その中心線が、第１プラグの中心線と一致するように、ずれが抑制されるように形成される。従って、第２プラグと第１プラグとの接続不良のリスクの少ない、電気的に安定した配線構造を形成することが可能となる。 According to the above configuration, both the first plug and the second plug are formed in the first hole. Therefore, the second plug is positioned in a self-aligned manner with respect to the first plug. Therefore, the second plug is formed such that the shift is suppressed so that the center line thereof coincides with the center line of the first plug. Therefore, it is possible to form an electrically stable wiring structure with less risk of connection failure between the second plug and the first plug.
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention. Furthermore, a new technical feature can be formed by combining the technical means disclosed in each embodiment.
本発明は、半導体装置の製造方法として利用可能であり、特に、導電性プラグの積層構造を用いた配線構造の形成工程に利用することができる。 The present invention can be used as a method for manufacturing a semiconductor device, and in particular, can be used in a process for forming a wiring structure using a laminated structure of conductive plugs.
１ 半導体装置
１０１ 基板
１０２ 下層配線（第１配線）
１０３ 第１層間絶縁膜
１０４ 第１ホール
１０６ 下層プラグ（第１プラグ）
１０８ 第２層間絶縁膜
１１０ 上層配線（第２配線）
１１１ 上層プラグ（第２プラグ）
１１２ 第１段差
１１３ 第２段差
１１４ 第２ホール
1 Semiconductor device 101 Substrate 102 Lower layer wiring (first wiring)
103 First interlayer insulating film 104 First hole 106 Lower layer plug (first plug)
108 Second interlayer insulating film 110 Upper layer wiring (second wiring)
111 Upper plug (second plug)
112 First step 113 Second step 114 Second hole
Claims (5)
上記第１配線に対して上記第２配線側を上側として、
上記第１層間絶縁膜に形成された第１ホールの内部に上記第１配線と電気的に接続される第１プラグを形成する工程（ａ）と、
上記第１プラグの一部を除去することにより、上記第１プラグの露出した表面と上記第１層間絶縁膜の表面との間に第１段差を形成する工程（ｂ）と、
上記第１段差に対応する箇所に第２層間絶縁膜が第２段差を有するように、上記第１プラグおよび上記第１層間絶縁膜を覆う上記第２層間絶縁膜を形成する工程（ｃ）と、
上記第１プラグの少なくとも一部が露出するように、かつ、上記第１層間絶縁膜が上記第２層間絶縁膜に覆われたままになるように、上記第１プラグに対応する位置および上記第１層間絶縁膜に対応する位置において上記第２層間絶縁膜を除去して、上記第１プラグに対応する位置に第２ホールを形成する工程（ｄ）と、
上記第２ホールの内部に上記第１プラグと電気的に接続される第２プラグを形成し、上記第２層間絶縁膜の上側に上記第２プラグと電気的に接続される上記第２配線を形成する工程（ｅ）とを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a first wiring, a first interlayer insulating film, a second interlayer insulating film, and a second wiring are stacked in this order,
With the second wiring side as the upper side with respect to the first wiring,
Forming a first plug electrically connected to the first wiring inside the first hole formed in the first interlayer insulating film;
(B) forming a first step between the exposed surface of the first plug and the surface of the first interlayer insulating film by removing a part of the first plug;
(C) forming the second interlayer insulating film covering the first plug and the first interlayer insulating film so that the second interlayer insulating film has a second step at a position corresponding to the first step; ,
The position corresponding to the first plug and the first plug so that at least a part of the first plug is exposed and the first interlayer insulating film remains covered with the second interlayer insulating film. Removing the second interlayer insulating film at a position corresponding to the first interlayer insulating film and forming a second hole at a position corresponding to the first plug;
A second plug electrically connected to the first plug is formed in the second hole, and the second wiring electrically connected to the second plug is formed above the second interlayer insulating film. And a step (e) of forming the semiconductor device.
上記第１配線に対して上記第２配線側を上側として、
上記第１層間絶縁膜に形成された第１ホールの内部に形成された、上記第１配線に電気的に接続される第１プラグと、
上記第１ホールの内部に形成された、上記第２配線に電気的に接続される第２プラグとを備え、
上記第２プラグは、上記第１プラグと電気的に接続されるように上記第１プラグの上側に形成されており、
上記第１ホールの内部には、上記第２プラグと上記第１層間絶縁膜との間に、上記第２層間絶縁膜の一部である側壁が形成されていることを特徴とする半導体装置。 A semiconductor device in which a first wiring, a first interlayer insulating film, a second interlayer insulating film, and a second wiring are stacked in this order,
With the second wiring side as the upper side with respect to the first wiring,
A first plug formed in the first hole formed in the first interlayer insulating film and electrically connected to the first wiring;
A second plug formed inside the first hole and electrically connected to the second wiring;
The second plug is formed on the upper side of the first plug so as to be electrically connected to the first plug,
A side wall which is a part of the second interlayer insulating film is formed in the first hole between the second plug and the first interlayer insulating film.
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