JP2014103205A - Semiconductor device and fuse cutting method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a fuse cutting method capable of surely cutting a fuse by electrical means even after a semiconductor device is packaged.SOLUTION: A trim element part includes a plurality of trim elements and a plurality of fuse parts for shorting both ends of the trim element and provided corresponding to each of the plurality of trim elements. Each of the plurality of fuse parts includes a first wiring pattern, a second wiring pattern, and a via plug for connecting the first and second wiring patterns. One of the first and second wiring patterns is connected to one end of the trim element, and a first cavity is formed in a first insulation film in a section of at least one of the plurality of fuse parts where the first wiring pattern is connected to the via plug constituting some of the fuse parts, with an electrical connection between the first wiring pattern and the via plug being cut by the first cavity.

Description

本発明は半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

アナログ半導体装置では、様々なノードでの電位調整の為に、抵抗やキャパシタなどのトリミング（微調整）が行われる。このようなトリミングは、抵抗やキャパシタに接続されるヒューズをレーザビームにより切断するレーザヒューズ方式や、電気的に切断する電気ヒューズ方式等、各種方式により行われる。   In an analog semiconductor device, trimming (fine adjustment) of resistors and capacitors is performed for potential adjustment at various nodes. Such trimming is performed by various methods such as a laser fuse method in which a fuse connected to a resistor or a capacitor is cut by a laser beam, or an electric fuse method in which the fuse is electrically cut.

ところでアナログ半導体装置はデジタル半導体装置と異なり、プラスチックパッケージングを行うと、パッケージを構成する樹脂のストレスにより、動作特性が変化することが知られている。このためアナログ半導体装置の場合には、電圧調整の精度を向上させる観点から、パッケージングを行った状態で試験を行い、必要なトリミングを行う技術が望まれている。   By the way, it is known that an analog semiconductor device, unlike a digital semiconductor device, changes its operating characteristics when plastic packaging is performed due to the stress of the resin constituting the package. For this reason, in the case of an analog semiconductor device, from the viewpoint of improving the accuracy of voltage adjustment, a technique for performing a test in a state where packaging is performed and performing necessary trimming is desired.

パッケージング後では、レーザヒューズ方式の適用は困難であり、パッケージング後のトリミングでは、電流をヒューズに流して溶断する電気ヒューズ方式が適している。   After packaging, it is difficult to apply the laser fuse method, and for trimming after packaging, an electric fuse method in which a current flows through the fuse and blows is suitable.

特開２００４−２２８３６９号公報JP 2004-228369 A 特開２０１０−４５１２９号公報JP 2010-45129 A

従来、このような電気ヒューズとしては、配線パターンの幅を局所的に狭めて発熱させ溶断する方式のもの、あるいはビアプラグに電圧パルスを印加して発熱させ、溶断する方式のものなどが知られている。   Conventionally, as such an electric fuse, there are known a method in which a wiring pattern is locally narrowed to generate heat and blow, or a method in which a voltage pulse is applied to a via plug to generate heat and blow. Yes.

しなしながら、配線パターンの幅を狭めて溶断をさせる方式のヒューズでは、十分な抵抗を実現するのが困難で、発熱が不十分になりやすく、溶断が不確実になる問題が生じやすい。   However, in the fuse of the type in which the width of the wiring pattern is narrowed and blown, it is difficult to realize sufficient resistance, heat generation is likely to be insufficient, and a problem that fusing is uncertain tends to occur.

またビアプラグに電圧パルスを印加して溶断させる方式のものでは、溶断したビアプラグの金属残渣が配線パターン間に残留する場合があり、やはり溶断が不確実になる問題が生じやすい。このような金属残渣が残留すると、発熱を促進するために抵抗を増大させたいヒューズ部の抵抗が減少してしまい、さらに電流を供給しても、所望のヒューズの溶断はできなくなる。   Also, in the method of fusing by applying voltage pulses to the via plug, the metal residue of the blown via plug may remain between the wiring patterns, and the problem that fusing is uncertain is likely to occur. If such a metal residue remains, the resistance of the fuse part where resistance is desired to increase in order to promote heat generation decreases, and even if a current is supplied, the desired fuse cannot be blown.

一の側面によれば半導体装置は半導体基板と、前記半導体基板上に形成された回路部と、前記回路部に接続されたトリム素子部と、を含み、前記トリム素子部は、トリム素子と、前記トリム素子の両端に接続されたヒューズ部とを含み、前記ヒューズ部は、第１の配線パターンと、第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを接続するビアプラグとを含み、前記第１および第２の配線パターンの一方は前記トリム素子の一端に接続されており、前記第１の配線パターンは第１の絶縁膜中に形成され、前記第２の配線パターンは第２の絶縁膜中に形成され、前記ヒューズ部は、前記第１の配線パターンが当該ヒューズ部の一部を構成する前記ビアプラグに接続される部分において、前記第１の絶縁膜中に第１の空洞が形成されており、前記第１の配線パターンと前記ビアプラグとの電気接続が前記第１の空洞により断たれている。   According to one aspect, a semiconductor device includes a semiconductor substrate, a circuit portion formed on the semiconductor substrate, and a trim element portion connected to the circuit portion, the trim element portion including a trim element, A fuse portion connected to both ends of the trim element, wherein the fuse portion connects the first wiring pattern, the second wiring pattern, and the first wiring pattern and the second wiring pattern. Via plugs, wherein one of the first and second wiring patterns is connected to one end of the trim element, the first wiring pattern is formed in a first insulating film, and A wiring pattern is formed in the second insulating film, and the fuse portion is formed in the first insulating film at a portion where the first wiring pattern is connected to the via plug constituting a part of the fuse portion. First Cavities are formed, the electrical connection between the plug and the first wiring pattern is disconnected by the first cavity.

他の側面によればヒューズ切断方法は、第１の絶縁膜中に形成された第１の配線パターンと、第２の絶縁膜中に形成された第２の配線パターンと、前記第１の配線パターンおよび前記第２の配線パターンを電気的に接続するビアプラグとを含むヒューズを切断するものであり、前記第１の配線パターンと前記第２の配線パターンとの間で前記ビアプラグに切断電流を流す工程を含み、前記切断電流を流す工程は、前記ビアプラグが溶断することなく、少なくとも前記第１の配線パターンのうち前記ビアプラグに接する部分の金属が前記第１の絶縁膜中に拡散し、前記第１の絶縁膜中に前記第１の配線パターンに対応した空洞が形成されるように実行される。   According to another aspect, a fuse cutting method includes a first wiring pattern formed in a first insulating film, a second wiring pattern formed in a second insulating film, and the first wiring. A fuse including a pattern and a via plug that electrically connects the second wiring pattern is cut, and a cutting current is passed through the via plug between the first wiring pattern and the second wiring pattern. The step of supplying a cutting current includes a step of flowing at least a metal of the first wiring pattern in contact with the via plug in the first insulating film without fusing the via plug. This is performed so that a cavity corresponding to the first wiring pattern is formed in one insulating film.

上記実施形態によれば、ヒューズ部を電気的に切断する際にビアプラグが溶断されることがなく、ビアプラグが飛散して金属残渣を残すことがなく、確実なヒューズの切断が可能となる。   According to the above embodiment, the via plug is not melted when the fuse portion is electrically cut, and the via plug does not scatter and leave a metal residue, so that the fuse can be reliably cut.

第１の実施形態による半導体装置の概略を示すブロック図である。1 is a block diagram illustrating an outline of a semiconductor device according to a first embodiment. （Ａ），（Ｂ）は、図１の半導体装置におけるヒューズ部を示す断面図および平面図である。(A), (B) is sectional drawing and a top view which show the fuse part in the semiconductor device of FIG. 図１の実施形態における選択トランジスタを示す断面図である。It is sectional drawing which shows the selection transistor in embodiment of FIG. （Ａ），（Ｂ）は、図１の半導体装置におけるヒューズ部の切断後の状態を示す断面図および平面図である。(A), (B) is sectional drawing and the top view which show the state after the cutting | disconnection of the fuse part in the semiconductor device of FIG. 図１の半導体装置においてヒューズ部の切断に使われる切断電流の例を示すグラフである。2 is a graph showing an example of a cutting current used for cutting a fuse portion in the semiconductor device of FIG. 1. （Ａ）〜（Ｃ）は、比較対照例を説明する図である。(A)-(C) are figures explaining a comparative example. 第１の実施形態におけるトリム抵抗部の例を示す平面図である。It is a top view which shows the example of the trim resistance part in 1st Embodiment. 図７中、線８−８に沿った断面図である。FIG. 8 is a cross-sectional view taken along line 8-8 in FIG. 図７中、線９−９に沿った断面図である。FIG. 9 is a cross-sectional view taken along line 9-9 in FIG. 第１の実施形態におけるトリム抵抗部のトリミングの例を示す平面図である。It is a top view which shows the example of trimming of the trim resistance part in 1st Embodiment. 図１０に対応したブロック図である。FIG. 11 is a block diagram corresponding to FIG. 10. 第１の実施形態におけるトリム抵抗部のトリミングの別の例を示す平面図である。It is a top view which shows another example of trimming of the trim resistance part in 1st Embodiment. 図１２に対応したブロック図である。FIG. 13 is a block diagram corresponding to FIG. 12. 第１の実施形態におけるトリム抵抗部のトリミングの別の例を示す平面図である。It is a top view which shows another example of trimming of the trim resistance part in 1st Embodiment. 図１４に対応したブロック図である。FIG. 15 is a block diagram corresponding to FIG. 14. 第１の実施形態における電圧発生回路の概略を示すブロック図である。It is a block diagram which shows the outline of the voltage generation circuit in 1st Embodiment. 図１６中の切断検出回路を説明する回路図である。It is a circuit diagram explaining the cutting | disconnection detection circuit in FIG. 図１６中の切断検出回路の他の例を説明する回路図である。It is a circuit diagram explaining the other example of the cutting | disconnection detection circuit in FIG. （Ａ）は切断電圧発生回路の具体的構成を示す回路図、（Ｂ）は（Ａ）中の演算増幅器の構成を示す回路図、（Ｃ）は（Ａ）の切断電圧発生回路が発生する切断電圧の時間変化を示すグラフである。(A) is a circuit diagram showing a specific configuration of the cutting voltage generation circuit, (B) is a circuit diagram showing a configuration of the operational amplifier in (A), and (C) is generated by the cutting voltage generation circuit of (A). It is a graph which shows the time change of a cutting voltage. （Ａ）は切断電圧発生回路の他の具体的構成を示す回路図、（Ｂ）は（Ａ）中の基準電圧発生部の構成を示す回路図、（Ｃ）は（Ａ）の切断電圧発生回路が発生する切断電圧の時間変化を示すグラフである。(A) is a circuit diagram showing another specific configuration of the cutting voltage generating circuit, (B) is a circuit diagram showing the configuration of the reference voltage generating unit in (A), (C) is the cutting voltage generation of (A). It is a graph which shows the time change of the cutting voltage which a circuit generate | occur | produces. （Ａ）は切断電圧発生回路の他の具体的構成を示す回路図、（Ｂ）は（Ａ）の切断電圧発生回路が発生する切断電流の時間変化を示すグラフである。(A) is a circuit diagram showing another specific configuration of the cutting voltage generation circuit, (B) is a graph showing the time variation of the cutting current generated by the cutting voltage generation circuit of (A). （Ａ）は図１９（Ａ）の一変形例による切断電圧発生回路の構成を示す回路図、（Ｂ）は（Ａ）中の電圧発生部の構成を示す回路図、（Ｃ）は（Ａ）の切断電圧発生回路が発生する切断電圧の時間変化を示すグラフである。FIG. 19A is a circuit diagram showing a configuration of a cutting voltage generation circuit according to a modification of FIG. 19A, FIG. ) Is a graph showing the time change of the cutting voltage generated by the cutting voltage generating circuit. （Ａ）は図２０（Ａ）の一変形例による切断電圧発生回路の構成を示す回路図、（Ｂ）は（Ａ）の切断電圧発生回路が発生する切断電圧の時間変化を示すグラフである。(A) is a circuit diagram showing a configuration of a cutting voltage generation circuit according to a modification of FIG. 20 (A), and (B) is a graph showing a change over time of the cutting voltage generated by the cutting voltage generation circuit of (A). . （Ａ）は図２１（Ａ）の一変形例による切断電圧発生回路の構成を示す回路図、（Ｂ）は（Ａ）の切断電圧発生回路が発生する切断電流の時間変化を示すグラフである。(A) is a circuit diagram showing a configuration of a cutting voltage generating circuit according to a modification of FIG. 21 (A), and (B) is a graph showing a change with time of a cutting current generated by the cutting voltage generating circuit of (A). . （Ａ）は第２の実施形態によるヒューズ部の構成を示す平面図、（Ｂ）は（Ａ）中、線２５−２５に沿った断面図、（Ｃ）は（Ａ），（Ｂ）のヒューズ部の等価回路図である。(A) is a top view which shows the structure of the fuse part by 2nd Embodiment, (B) is sectional drawing along line 25-25 in (A), (C) is (A) of (A), (B) It is an equivalent circuit diagram of a fuse part. 第３の実施形態によるトリム抵抗部を示すブロック図である。It is a block diagram which shows the trim resistance part by 3rd Embodiment.

［第１の実施形態］
図１は第１の実施形態による半導体装置１０の概略的構成を示すブロック図である。 [First Embodiment]
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device 10 according to the first embodiment.

図１を参照するに、前記半導体装置１０はシリコン基板１１と、前記シリコン基板１１上に形成された回路部１１Ａと、トリム素子Ｒ１，Ｒ２，Ｒ３を含むトリム回路部１１Ｂとを形成されており、前記トリム回路部１１Ｂは前記回路部１１Ａに電気的に接続されている。また前記トリム回路部１１Ｂは、前記トリム素子Ｒ１，Ｒ２，Ｒ３の両端をそれぞれ短絡するヒューズ部Ｆ１，Ｆ２，Ｆ３を含んでいる。   Referring to FIG. 1, the semiconductor device 10 includes a silicon substrate 11, a circuit portion 11A formed on the silicon substrate 11, and a trim circuit portion 11B including trim elements R1, R2, and R3. The trim circuit portion 11B is electrically connected to the circuit portion 11A. The trim circuit portion 11B includes fuse portions F1, F2, and F3 that short-circuit both ends of the trim elements R1, R2, and R3, respectively.

以下では前記トリム素子Ｒ１，Ｒ２，Ｒ３は抵抗素子であるとして説明をするが、これらは抵抗素子に限定されるものではなく、キャパシタやインダクタンスであってもよい。   In the following description, the trim elements R1, R2, and R3 are assumed to be resistance elements, but these are not limited to resistance elements, and may be capacitors or inductances.

前記シリコン基板１１の表面には端子ＴＡ〜ＴＨが形成されており、図示の例では前記抵抗素子Ｒ１〜Ｒ３は直列接続されて前記端子ＴＡに接続されている。なお前記端子ＴＡ〜ＴＨは必ずしもシリコン基板１１の表面に形成される必要はなく、図示はしないが、例えば貫通ビアプラグによりシリコン基板１１の裏面に形成されたＰＧＡ（ピングリッドアレイ）などに接続されてもよい。 Wherein the surface of the silicon substrate 11 and the terminal T A through T H is formed, the resistance element R1~R3 In the example shown, is connected to the terminal T A are connected in series. The terminals T A to T H are not necessarily formed on the surface of the silicon substrate 11 and are not shown, but are connected to, for example, PGA (pin grid array) formed on the back surface of the silicon substrate 11 by through via plugs. May be.

前記シリコン基板１１上にはさらに選択部１１Ｃが形成され、図示の例では前記選択部は端子ＴＤ〜ＴＦに供給される例えば３ビットの選択信号に基づいて、ヒューズＦ１〜Ｆ３の組み合わせをひとつ選択する。前記３ビットの選択信号は、例えば（１）前記ヒューズＦ１〜Ｆ３の全てを切断する場合、（２）前記ヒューズＦ１，Ｆ２のみを切断し、ヒューズＦ３は切断しない場合、（３）前記ヒューズＦ２，Ｆ３のみを切断し、ヒューズＦ１は切断しない場合、（４）前記ヒューズＦ１，Ｆ３のみを切断し、ヒューズＦ２は切断しない場合、（５）前記ヒューズＦ１のみを切断し、ヒューズＦ２，Ｆ３は切断しない場合、（６）前記ヒューズＦ２のみを切断し、ヒューズＦ１，Ｆ３は切断しない場合、（７）前記ヒューズＦ３のみを切断し、ヒューズＦ１，Ｆ２は切断しない場合、（８）前記ヒューズＦ１，Ｆ２，Ｆ３を全て切断しない場合、のいずれかを指定することができる。 A selection unit 11C is further formed on the silicon substrate 11. In the illustrated example, the selection unit selects a combination of fuses F1 to F3 based on, for example, a 3-bit selection signal supplied to the terminals T D to T F. Select one. The 3-bit selection signal is, for example, (1) when all the fuses F1 to F3 are cut, (2) when only the fuses F1 and F2 are cut, and when the fuse F3 is not cut, (3) the fuse F2 , F3 only and fuse F1 is not cut, (4) only fuses F1 and F3 are cut and fuse F2 is not cut, (5) only fuse F1 is cut, and fuses F2 and F3 are When not cutting, (6) cutting only the fuse F2 and not cutting the fuses F1 and F3, (7) cutting only the fuse F3 and not cutting the fuses F1 and F2, and (8) the fuse F1 , F2 and F3 can be specified in a case where all are not cut.

前記シリコン基板１１上にはさらに前記選択部１１Ｃを介して選択されたヒューズに供給される供給電圧Ｖfuseを発生させる電圧発生部１１Ｄが形成されている。このように選択部１１Ｃおよび電圧発生部１１Ｄをシリコン基板１１上に設けることにより、前記ヒューズ切断の組み合わせ（１）〜（８）のそれぞれに対して外部から切断電圧を供給する場合に比較して、より少ない数のパッドで所望の切断ヒューズの組み合わせを選択することが可能となる。   On the silicon substrate 11, a voltage generator 11D for generating a supply voltage Vfuse supplied to the fuse selected through the selector 11C is formed. By providing the selection unit 11C and the voltage generation unit 11D on the silicon substrate 11 as described above, the cutting voltage is supplied from the outside to each of the combinations (1) to (8) of the fuse cutting. Therefore, it is possible to select a desired cutting fuse combination with a smaller number of pads.

さらに前記シリコン基板１１上において前記回路部１１Ａ，トリム回路部１１Ｂ，選択部１１Ｃおよび電圧発生部１１Ｄは、樹脂パッケージ１１Ｐにより封止されている。   Furthermore, on the silicon substrate 11, the circuit part 11A, the trim circuit part 11B, the selection part 11C, and the voltage generation part 11D are sealed with a resin package 11P.

図２（Ａ）は、前記ヒューズ部Ｆ１の具体的な構成を示す断面図、図１２（Ｂ）は対応する平面図である。なお他のヒューズ部Ｆ２，Ｆ３も同様な構成であり、これらについての説明は省略する。   2A is a cross-sectional view showing a specific configuration of the fuse portion F1, and FIG. 12B is a corresponding plan view. The other fuse portions F2 and F3 have the same configuration, and a description thereof will be omitted.

図２（Ａ），（Ｂ）を参照するに、前記シリコン基板１１上には素子分離領域を構成するＬＯＣＯＳ膜１１Ｌにより、後で説明する選択トランジスタＴＦ１の素子領域ＳＦ１が画成されており、前記素子領域ＳＦ１には例えばｐ型のウェルＷＦ１が形成されている。また前記ウェルＷＦ１には、前記選択トランジスタＴＦ１のドレイン領域１１ｄが、例えばｎ＋型の拡散領域により形成されている。ここで選択トランジスタＴＦ１は前記選択部１１Ｃの一部を構成し前記ヒューズ部Ｆ１を選択するｎチャネルＭＯＳトランジスタである。 Referring to FIGS. 2A and 2B, an element region SF1 of a selection transistor TF1 described later is defined on the silicon substrate 11 by a LOCOS film 11L constituting an element isolation region. is well WF 1, for example, a p-type is formed in the device region SF1. Also in the well WF 1, the drain region 11d of the selection transistor TF1 is formed by, for example, n + -type diffusion region. Here, the selection transistor TF1 is an n-channel MOS transistor that constitutes a part of the selection unit 11C and selects the fuse unit F1.

前記ＬＯＣＯＳ膜１１Ｌ上には例えばシリコン酸化膜よりなる層間絶縁膜１２が形成されており、前記層間絶縁膜１２中には前記ドレイン領域１１ｄにコンタクトして、例えばＷよりなるビアプラグ１２Ａ〜１２Ｃが形成されている。さらに前記層間絶縁膜１２上にはＡｌあるいはＡｌ−Ｃｕ合金などの配線パターン１３Ａが前記ビアプラグ１２Ａ〜１２Ｃに電気的にコンタクトして形成されており、前記層間絶縁膜１２上には前記配線パターン１３Ａを覆って、やはりシリコン酸化膜よりなる次の層間絶縁膜１３が、形成されている。   An interlayer insulating film 12 made of, for example, a silicon oxide film is formed on the LOCOS film 11L, and via plugs 12A to 12C made of, for example, W are formed in the interlayer insulating film 12 in contact with the drain region 11d. Has been. Further, a wiring pattern 13A such as Al or Al—Cu alloy is formed on the interlayer insulating film 12 in electrical contact with the via plugs 12A to 12C. The wiring pattern 13A is formed on the interlayer insulating film 12. Then, the next interlayer insulating film 13 made of a silicon oxide film is formed.

前記層間絶縁膜１３中には前記配線パターン１３Ａにコンタクトして、前記配線パターンより融点の高い、例えばＷ（タングステン）やＴｉ（チタン）、Ｔａ（タンタル）、カーボンなどの耐熱金属あるいは耐熱導電体よりなるビアプラグ１３Ｂが形成されており、前記層間絶縁膜１３上には前記ビアプラグ１３Ｂに電気的にコンタクトして、前記配線パターン１３Ａと同様な、前記ビアプラグ１３Ｂよりも融点の低い金属よりなる配線パターン１４Ａが形成されている。例えば前記配線パターン１３Ａ，１４ＡをＡｌにより、ビアプラグ１３ＢをＷにより構成した場合には、これらの配線パターンはＡｌの融点に対応して６６０℃の融点を有し、ビアプラグ１３ＢはＷの融点に対応して３４２０℃の融点を有する。一方、前記層間絶縁膜１２〜１４を構成するシリコン酸化膜は１６２０℃の融点を有している。   The interlayer insulating film 13 is in contact with the wiring pattern 13A and has a higher melting point than the wiring pattern, for example, a refractory metal such as W (tungsten), Ti (titanium), Ta (tantalum), or carbon, or a refractory conductor. A via plug 13B is formed, and is electrically contacted with the via plug 13B on the interlayer insulating film 13, and is a wiring pattern made of a metal having a melting point lower than that of the via plug 13B, similar to the wiring pattern 13A. 14A is formed. For example, when the wiring patterns 13A and 14A are made of Al and the via plug 13B is made of W, these wiring patterns have a melting point of 660 ° C. corresponding to the melting point of Al, and the via plug 13B corresponds to the melting point of W. And has a melting point of 3420 ° C. On the other hand, the silicon oxide film constituting the interlayer insulating films 12 to 14 has a melting point of 1620 ° C.

さらに前記層間絶縁膜１３上には、前記配線パターン１４Ａを覆って次の層間絶縁膜１４が形成されている。   Further, the next interlayer insulating film 14 is formed on the interlayer insulating film 13 so as to cover the wiring pattern 14A.

図３は、前記図２の紙面に垂直な平面に沿った、前記選択トランジスタＴＦ１の断面構造を示す平面図である。   FIG. 3 is a plan view showing a cross-sectional structure of the selection transistor TF1 along a plane perpendicular to the paper surface of FIG.

図３を参照するに、前記選択トランジスタＴＦ１の素子領域ＳＦ１は先にも説明したように前記シリコン基板１１上に形成されたＬＯＣＯＳ膜１１Ｌにより画成されており前記ウェルＷＦ１が素子領域ＳＦ１に形成されている。   Referring to FIG. 3, the element region SF1 of the selection transistor TF1 is defined by the LOCOS film 11L formed on the silicon substrate 11 as described above, and the well WF1 is formed in the element region SF1. Has been.

さらに前記シリコン基板１１上にはゲート絶縁膜１２ｏｘを介してポリシリコンよりなるゲート電極１２Ｇが形成されており、前記ウェルＷＦ１中には前記ゲート電極１２Ｇの一方の側にｎ＋型のソース領域１１ｓが、また他方の側にｎ＋型のドレイン領域１１ｄが、それぞれ形成されている。前記ゲート電極１２Ｇは層間絶縁膜１２により覆われ、前記層間絶縁膜１２上に形成された配線パターン１３Ａが前記ドレイン領域１１ｄにビアプラグ１２Ａ〜１２Ｃによりコンタクトしている。   Further, a gate electrode 12G made of polysilicon is formed on the silicon substrate 11 via a gate insulating film 12ox, and an n + type source region 11s is formed on one side of the gate electrode 12G in the well WF1. In addition, an n + -type drain region 11d is formed on the other side. The gate electrode 12G is covered with an interlayer insulating film 12, and a wiring pattern 13A formed on the interlayer insulating film 12 is in contact with the drain region 11d by via plugs 12A to 12C.

さらに前記層間絶縁膜１２中にはソース領域１１ｓにコンタクトするビアプラグ１２ＧＮＤが形成されており、前記ビアプラグ１２ＧＮＤは前記層間絶縁膜１２上に形成された接地パターン１３ＧＮＤにコンタクトする。   Further, a via plug 12GND that contacts the source region 11s is formed in the interlayer insulating film 12, and the via plug 12GND contacts a ground pattern 13GND formed on the interlayer insulating film 12.

そこで前記選択トランジスタＴＦ１がオンすると、図２（Ａ）の断面図に示すようにヒューズ切断電流Ｉが前記配線パターン１４Ａからビアプラグ１３Ｂおよび配線パターン１３Ａ、さらにビアプラグ１２Ａ〜１２Ｃを通って前記選択トランジスタＴＦ１へと流れ、さらに前記選択トランジスタＴＦ１を通過した後、図３に示すビアプラグ１２ＧＮＤから接地パターン１３ＧＮＤを通って接地へと流れ、その際、高抵抗の前記ビアプラグ１３Ｂを加熱する。   Therefore, when the selection transistor TF1 is turned on, as shown in the cross-sectional view of FIG. 2A, the fuse cutting current I passes from the wiring pattern 14A to the via plug 13B and the wiring pattern 13A, and further passes through the via plugs 12A to 12C and the selection transistor TF1. Then, after passing through the selection transistor TF1, it flows from the via plug 12GND shown in FIG. 3 to the ground through the ground pattern 13GND, and at that time, the high resistance via plug 13B is heated.

本実施形態では、かかるビアプラグ１３Ｂの加熱に伴って、Ａｌを主とする低融点金属よりなる前記配線パターン１４Ａおよび１３Ａのビアプラグ１３Ｂとのコンタクト部が加熱され、その結果、前記配線パターン１４Ａおよび１３Ａの加熱部において、それぞれの配線パターンを構成する金属膜が融点以上に加熱されて溶融し、かかるコンタクト部において溶融した金属膜からＡｌやＣｕなどの金属元素が前記層間絶縁膜１３あるいは１４中へと拡散する。   In the present embodiment, with the heating of the via plug 13B, the contact portions of the wiring patterns 14A and 13A made of a low melting point metal mainly composed of Al with the via plug 13B are heated. As a result, the wiring patterns 14A and 13A are heated. In the heating portion, the metal film constituting each wiring pattern is heated to the melting point or higher and melted, and metal elements such as Al and Cu are transferred into the interlayer insulating film 13 or 14 from the molten metal film in the contact portion. And spread.

図４（Ａ），（Ｂ）は、このようなヒューズ切断電流Ｉにより切断されたヒューズ部Ｆ１を示す、図２（Ａ），（Ｂ）と同様な断面図および平面図である。   4A and 4B are a cross-sectional view and a plan view similar to FIGS. 2A and 2B, respectively, showing the fuse portion F1 cut by such a fuse cutting current I. FIG.

図４（Ａ），（Ｂ）を参照するに、本実施形態ではかかる金属元素の拡散の結果、前記層間絶縁膜１２，１３，１４中には、前記配線パターン１３Ａあるいは１４Ａが前記ビアプラグ１３Ｂに接している部分に、ボイド１３Ｖあるいは１４Ｖが形成され、さらに前記ボイド１３Ｖあるいは１４Ｖの周囲には、前記配線パターン１３Ａあるいは１４Ａを構成していたＡｌなどの金属元素が拡散した結果、これらの金属元素を取り込んで組成が層間絶縁膜１２，１３あるいは１４の正規の組成からずれた、ＡｌやＣｕを含む領域１３Ｘあるいは１４Ｘが、前記層間絶縁膜１２〜１４の一部として形成されている。前記層間絶縁膜１２〜１４がシリコン酸化膜より形成されている場合、これらの領域１３Ｘ，１４ＸはＡｌを含むアルミノシリケートに変化している。前記層間絶縁膜１２〜１４は配線パターン１３Ａ，１４Ａの融点よりもはるかに高い融点を有しているため、このような電流ＩによるヒューズＦ１の切断の際にも溶融することはなく、仮に部分的に溶融しても、前記ボイド１３Ｖ，１４Ｖが完全に消滅するほどに溶融することはない。   4A and 4B, in this embodiment, as a result of diffusion of the metal element, the wiring pattern 13A or 14A is formed in the via plug 13B in the interlayer insulating films 12, 13, and 14. Voids 13V or 14V are formed in contact portions, and further, metal elements such as Al constituting the wiring pattern 13A or 14A diffuse around the voids 13V or 14V. As a result, these metal elements A region 13X or 14X containing Al or Cu whose composition deviates from the normal composition of the interlayer insulating film 12, 13, or 14 is formed as a part of the interlayer insulating films 12-14. When the interlayer insulating films 12 to 14 are formed of a silicon oxide film, these regions 13X and 14X are changed to aluminosilicate containing Al. Since the interlayer insulating films 12 to 14 have a melting point much higher than the melting points of the wiring patterns 13A and 14A, the interlayer insulating films 12 to 14 do not melt even when the fuse F1 is cut by the current I. Even if it melts, the voids 13V and 14V are not melted so much that they completely disappear.

このようにして形成された層間絶縁膜の領域１３Ｘあるいは１４Ｘ、および前記ボイド１３Ｖ，１４Ｖには、前記配線パターン１３Ａあるいは１４Ａに起因する残留金属膜は含まれておらず、このため、前記切断電流Ｉは、図４（Ａ）の断面図に破線で示すように、前記ボイド１３Ｖあるいは１４Ｖにおいて確実に遮断される。この状態が、図１におけるヒューズＦ１が切断された状態に対応する。   The region 13X or 14X of the interlayer insulating film thus formed and the voids 13V and 14V do not contain a residual metal film due to the wiring pattern 13A or 14A. I is reliably cut off at the void 13V or 14V, as indicated by a broken line in the cross-sectional view of FIG. This state corresponds to the state where the fuse F1 in FIG. 1 is cut.

なお本実施形態では前記ビアプラグ１３Ｂは高融点金属で形成されているため前記層間絶縁膜１３，１４中の領域１３Ｘあるいは１４Ｘ中へと拡散することはほとんどなく、ヒューズ切断後も、当初の絶縁膜１３中にほぼ完全な形で残っている。   In this embodiment, since the via plug 13B is formed of a refractory metal, the via plug 13B hardly diffuses into the region 13X or 14X in the interlayer insulating films 13 and 14, and the original insulating film after the fuse is cut. 13 remains almost complete.

図５は、このような本実施形態におけるヒューズＦ１の切断の実例を示すグラフである。ただし図５中、縦軸は前記切断電流Ｉを示し、横軸は前記ヒューズ部に供給される供給電圧、ないし切断電圧Ｖfuseを示す。   FIG. 5 is a graph showing an example of cutting the fuse F1 in the present embodiment. In FIG. 5, the vertical axis indicates the cutting current I, and the horizontal axis indicates the supply voltage or cutting voltage Vfuse supplied to the fuse portion.

図５を参照するに、「sample 1」と記した試料、および「sample 2」と記した試料のいずれにおいても、前記切断電圧Ｖfuseの増加とともに切断電流Iが徐々に増加するが、いずれの場合も切断電圧Ｖfuseが約２Ｖに達した時点で切断電流Ｉがゼロとなり、ヒューズ部Ｆ１が切断されることがわかる。この場合の切断電流Ｉは最大でも６０ｍＡ程度であり、また切断に至る時間は、典型的には１秒以下である。この時間は先に述べた、配線パターン１３Ａあるいは１４Ａの一部を層間絶縁膜１２〜１４中に拡散させるため、電圧パルスによりビアプラグを溶断させる従来技術に比べるとやや長いが、１秒以内と、十分に実用的な範囲に収まっている。また本実施形態ではヒューズの切断にあたり、高い印加電圧を発生する高電圧回路を設ける必要がない。   Referring to FIG. 5, the cutting current I gradually increases with the increase of the cutting voltage Vfuse in both the sample marked “sample 1” and the sample marked “sample 2”. It can also be seen that when the cutting voltage Vfuse reaches about 2 V, the cutting current I becomes zero and the fuse portion F1 is cut. In this case, the cutting current I is about 60 mA at the maximum, and the time required for cutting is typically 1 second or less. This time is slightly longer than the conventional technique in which a part of the wiring pattern 13A or 14A described above is diffused in the interlayer insulating films 12 to 14 and the via plug is melted by a voltage pulse. It is well within the practical range. In this embodiment, it is not necessary to provide a high voltage circuit for generating a high applied voltage when cutting the fuse.

また本実施形態では図５のように切断電圧Ｖfuseを徐々に増加させることにより、所定の切断電圧Ｖfuseをいきなり印加した場合に生じるような電圧のオーバーシュートなどの問題が回避され、以下に説明する比較対照例において発生しやすい、導電性の残渣がヒューズ部に残留する問題を回避することができる。   Further, in the present embodiment, by gradually increasing the cutting voltage Vfuse as shown in FIG. 5, problems such as voltage overshoot that occur when a predetermined cutting voltage Vfuse is suddenly applied are avoided, which will be described below. It is possible to avoid the problem that the conductive residue, which is likely to occur in the comparative example, remains in the fuse portion.

図６（Ａ）〜（Ｃ）は、ヒューズ溶断の比較対照例を説明する図である。   6A to 6C are diagrams for explaining comparative examples of fuse blowing.

図６（Ａ）を参照するに、この比較対照例でも下層の配線パターン１３Ａと上層の配線パターン１４Ａとが、Ｗビアプラグ１３Ｂにより接続されているが、ヒューズ溶断にあたっては図６（Ｂ）に示すような、高電圧の電圧パルスを瞬間的に印加する。例えばかかる高電圧の電圧パルスとしては８Ｖ程度の電圧パルスが使われることがある。このようなヒューズ切断では、パルス印加に伴って、図６（Ａ）の構造に数百ｍＡの大電流が流れる。このため、かかる比較対照例では高電圧を発生できる大容量の電源を設ける必要がある。しかし、このような大容量の電源をシリコン基板上に、トリミングのためだけに設けるのは望ましくない。   Referring to FIG. 6A, in this comparative example as well, the lower wiring pattern 13A and the upper wiring pattern 14A are connected by the W via plug 13B, but the fuse is blown as shown in FIG. 6B. Such a high voltage pulse is applied instantaneously. For example, a voltage pulse of about 8V may be used as such a high voltage pulse. In such fuse cutting, a large current of several hundred mA flows through the structure of FIG. For this reason, it is necessary to provide a large-capacity power source capable of generating a high voltage in the comparative example. However, it is not desirable to provide such a large-capacity power supply on the silicon substrate only for trimming.

さらに本比較対照例では、図６（Ｂ）に示すように、パルス印加した後、電流は減少しているものの、ゼロにはなっておらず、引き続きヒューズ部を少量の電流が流れていることがわかる。これは図６（Ｃ）に示すように溶断されたＷプラグ１３Ｂがやはり溶融した絶縁膜中に飛散して金属膜よりなる残渣１３Ｒｅｓを形成し、配線パターン１４Ａから配線パターン１３Ａへの電流路が完全に遮断されないことを示している。   Furthermore, in this comparative control example, as shown in FIG. 6B, the current decreased after the pulse application, but it did not become zero, and a small amount of current continued to flow through the fuse portion. I understand. As shown in FIG. 6C, the melted W plug 13B is scattered in the melted insulating film to form a residue 13Res made of a metal film, and a current path from the wiring pattern 14A to the wiring pattern 13A is formed. It indicates that it is not completely blocked.

これに対し本実施形態による半導体装置１０では、ヒューズＦ１の切断に伴い配線パターン１３Ａあるいは１４Ａの一部が層間絶縁膜１２〜１４中に拡散するため、このような金属膜の残渣１３Ｒｅｓが残留することはなく、図５に示すように、ヒューズＦ１の切断後に、かかる金属膜残渣による電流路が残ることはない。   On the other hand, in the semiconductor device 10 according to the present embodiment, a part of the wiring pattern 13A or 14A diffuses into the interlayer insulating films 12 to 14 with the cutting of the fuse F1, so that such a metal film residue 13Res remains. As shown in FIG. 5, no current path is left by the metal film residue after the fuse F1 is cut.

なお先の図５の「sample 1」，「sample 2」の実験は、Ａｌパターンにより配線パターン１３Ａ，１４Ａを形成し、これらを円筒形状のＷビアプラグ１３Ｂにより接続した構成についてのものであったが、同様な結果、すなわち最大切断電流が６０ｍＡで切断の所要時間が１秒以下という結果は、図２（Ａ），（Ｂ）の構成において、前記配線パターン１３Ａ，１４Ａの幅、厚さ、ビアプラグ１３Ｂの径、長さが異なった構造においても再現される。   Note that the experiment of “sample 1” and “sample 2” in FIG. 5 was for the configuration in which the wiring patterns 13A and 14A were formed by the Al pattern and these were connected by the cylindrical W via plug 13B. The same result, that is, the result that the maximum cutting current is 60 mA and the cutting time is 1 second or less is the result of the width and thickness of the wiring patterns 13A and 14A in the configuration of FIGS. It is also reproduced in structures with different diameters and lengths of 13B.

図７は、図１の半導体装置１０のトリム回路部１１Ｂのレイアウトの一例を示す平面図、図８および図９は図７の平面図中、それぞれ線８−８および９−９に沿った断面図である。   7 is a plan view showing an example of the layout of the trim circuit portion 11B of the semiconductor device 10 of FIG. 1, and FIGS. 8 and 9 are cross sections taken along lines 8-8 and 9-9, respectively, in the plan view of FIG. FIG.

図７〜９を参照するに、前記シリコン基板１１上にはＬＯＣＯＳ膜１１Ｌ（図７には図示せず）および選択トランジスタＴＦ１〜ＴＦ３を覆って層間絶縁膜１２〜１５が順次形成されており、前記トランジスタＴＦ１〜ＴＦ３にそれぞれ対応して、前記ＬＯＣＯＳ膜１１Ｌ上にポリシリコンよりなる抵抗パターンＲ１，Ｒ２，Ｒ３が形成されている。   Referring to FIGS. 7 to 9, interlayer insulating films 12 to 15 are sequentially formed on the silicon substrate 11 so as to cover the LOCOS film 11L (not shown in FIG. 7) and the selection transistors TF1 to TF3. Corresponding to the transistors TF1 to TF3, resistor patterns R1, R2, and R3 made of polysilicon are formed on the LOCOS film 11L.

前記抵抗パターンＲ１の一端には前記層間絶縁膜１２上に形成され層間絶縁膜１３で覆われた配線パターン１３Ｒ１が前記層間絶縁膜１２中に形成されたビアプラグ１２ａを介して電気的に接続され、一方前記配線パターン１３Ｒ１は前記層間絶縁膜１３中に形成されたビアプラグ１３ｃにより、前記層間絶縁膜１４上に形成され層間絶縁膜１５で覆われた配線パターン１４Ｃに電気的に接続される。前記配線パターン１４Ｃは、前記層間絶縁膜１３上を延在し、図１の回路部１１Ａ（ＣＫＴ１１Ａ）に接続されている。   A wiring pattern 13R1 formed on the interlayer insulating film 12 and covered with the interlayer insulating film 13 is electrically connected to one end of the resistance pattern R1 via a via plug 12a formed in the interlayer insulating film 12, On the other hand, the wiring pattern 13R1 is electrically connected to a wiring pattern 14C formed on the interlayer insulating film 14 and covered with the interlayer insulating film 15 by a via plug 13c formed in the interlayer insulating film 13. The wiring pattern 14C extends on the interlayer insulating film 13 and is connected to the circuit unit 11A (CKT11A) in FIG.

また前記抵抗パターンＲ１の他端には前記層間絶縁膜１２上に形成され層間絶縁膜１３で覆われた配線パターン１３Ｒ２の一端が前記層間絶縁膜１２中に形成されたビアプラグ１２ｂを介して接続され、前記配線パターン１３Ｒ２の他端は前記ＬＯＣＯＳ膜１１Ｌ上の抵抗パターンＲ２の一端に、層間絶縁膜１２中に形成された別のビアプラグ１２ａを介して電気的に接続される。さらに前記抵抗パターンＲ２の他端は前記層間絶縁膜１２上に形成され前記層間絶縁膜１３により覆われた配線パターン１３Ｒ３の一端に、前記層間絶縁膜１２中に形成された別のビアプラグ１２ｂを介して電気的に接続され、前記配線パターン１３Ｒ３の他端は前記ＬＯＣＯＳ膜１１Ｌ上の抵抗パターンＲ３の一端に、前記層間絶縁膜１２中に形成された別のビアプラグ１２ａを介して電気的に接続される。さらに前記抵抗パターンＲ３の他端は、前記層間絶縁膜１２上に形成され層間絶縁膜１３により覆われた配線パターン１３ＧＴの一端に、前記層間絶縁膜１２上に形成され層間絶縁膜１３により覆われた配線パターン１３ＧＴの一端に、前記層間絶縁膜１２中に形成されたビアプラグ１２ｂを介して電気的に接続される。前記配線パターン１３ＧＴは、前記層間絶縁膜１２上を延在し、例えば図１における接地端子ＴＡに接続される。 One end of a wiring pattern 13R2 formed on the interlayer insulating film 12 and covered with the interlayer insulating film 13 is connected to the other end of the resistance pattern R1 through a via plug 12b formed in the interlayer insulating film 12. The other end of the wiring pattern 13R2 is electrically connected to one end of the resistance pattern R2 on the LOCOS film 11L via another via plug 12a formed in the interlayer insulating film 12. Further, the other end of the resistance pattern R2 is connected to one end of a wiring pattern 13R3 formed on the interlayer insulating film 12 and covered with the interlayer insulating film 13, via another via plug 12b formed in the interlayer insulating film 12. The other end of the wiring pattern 13R3 is electrically connected to one end of the resistance pattern R3 on the LOCOS film 11L via another via plug 12a formed in the interlayer insulating film 12. The Further, the other end of the resistor pattern R3 is covered with the interlayer insulating film 13 formed on the interlayer insulating film 12 at one end of the wiring pattern 13GT formed on the interlayer insulating film 12 and covered with the interlayer insulating film 13. The wiring pattern 13GT is electrically connected to one end of the wiring pattern 13GT via a via plug 12b formed in the interlayer insulating film 12. The wiring pattern 13GT extends the interlayer insulating film 12 is connected to a ground terminal T A in FIG. 1, for example.

かかる構成により、前記配線パターン１４Ｃと配線パターン１３ＧＴの間に前記抵抗パターンＲ１，Ｒ２，Ｒ３が、配線パターン１３Ｒ１，１３Ｒ２，１３Ｒ３を介して直列に接続される。   With this configuration, the resistance patterns R1, R2, and R3 are connected in series via the wiring patterns 13R1, 13R2, and 13R3 between the wiring pattern 14C and the wiring pattern 13GT.

以下では抵抗パターンＲ１に協働するヒューズ部Ｆ１について説明する。抵抗パターンＲ２，Ｒ３にそれぞれ共同するヒューズ部Ｆ２，Ｆ３については同様な構成であるため、説明を省略する。   Below, fuse part F1 which cooperates with resistance pattern R1 is explained. Since the fuse portions F2 and F3 jointly used for the resistance patterns R2 and R3 have the same configuration, the description thereof is omitted.

図７〜図９を参照するに、前記抵抗パターンＲ１の前記一端は前記ビアプラグ１２ａおよび前記層間絶縁膜１３中に前記ビアプラグ１２ａに対応して形成されたビアプラグ１３ａを介して、先に図２（Ａ），（Ｂ）で説明した前記層間絶縁膜１３上の配線パターン１４Ａに接続され、一方、前記抵抗パターンＲ１の前記他端は前記ビアプラグ１２ｂおよび前記層間絶縁膜１３中に前記ビアプラグ１２ｂに対応して形成されたビアプラグ１３ｂを介して前記層間絶縁膜１３上に形成された配線パターン１４Ｂに接続される。さらに前記配線パターン１４Ａおよび１４Ｂは、前記層間絶縁膜１２上に形成された、先に図２（Ａ），（Ｂ）で説明した配線パターン１３Ａの一端および他端に、それぞれ前記層間絶縁膜１３中に形成されたビアプラグ１３Ｂおよび１３Ｄを介して電気的に接続される。   Referring to FIGS. 7 to 9, the one end of the resistance pattern R1 is previously connected to the via plug 12a and the via plug 13a formed in the interlayer insulating film 13 corresponding to the via plug 12a. A) connected to the wiring pattern 14A on the interlayer insulating film 13 described in (B), while the other end of the resistance pattern R1 corresponds to the via plug 12b and the via plug 12b in the interlayer insulating film 13. The wiring pattern 14B formed on the interlayer insulating film 13 is connected via the via plug 13b formed in this manner. Further, the wiring patterns 14A and 14B are formed on the interlayer insulating film 12, respectively, on the one end and the other end of the wiring pattern 13A described above with reference to FIGS. 2A and 2B. It is electrically connected through via plugs 13B and 13D formed therein.

さらに前記配線パターン１３Ａは、前記ビアプラグ１３Ｂおよび１３Ｄの中間において前記素子領域ＳＦ１に形成された選択トランジスタＴＦ１のドレイン領域１１ｄ（図２（Ａ）参照）に、ビアプラグ１２Ａ〜１２Ｃを介して接続される。一方、前記選択トランジスタＴＦ１のソース領域１１ｓ（図３参照）は、前記層間絶縁膜１２上に形成された接地パターン１３ＧＮＤに、前記層間絶縁膜１２中に形成されたビアプラグ１２ＧＮＤを介して電気的に接続される。さらに前記選択トランジスタＴＦ１のゲート電極１２Ｇは前記層間絶縁膜１２上に形成された選択信号パターン１３Ｓに、前記層間絶縁膜１２中に形成されたビアプラグ１３ｓを介して電気的に接続される。前記選択信号パターン１３Ｓは、図１に示すシリコン基板１１上に形成された選択部１１Ｃに接続され、前記選択部１１Ｃから、前記３ビットの選択信号に応じた選択信号ＳＥＬＥＣＴ（図１０参照）を供給され、これを前記選択トランジスタＴＦ１のゲート電極１２Ｇに供給する。   Further, the wiring pattern 13A is connected via the via plugs 12A to 12C to the drain region 11d (see FIG. 2A) of the selection transistor TF1 formed in the element region SF1 between the via plugs 13B and 13D. . On the other hand, the source region 11s (see FIG. 3) of the selection transistor TF1 is electrically connected to the ground pattern 13GND formed on the interlayer insulating film 12 via the via plug 12GND formed in the interlayer insulating film 12. Connected. Further, the gate electrode 12G of the selection transistor TF1 is electrically connected to a selection signal pattern 13S formed on the interlayer insulating film 12 via a via plug 13s formed in the interlayer insulating film 12. The selection signal pattern 13S is connected to a selection unit 11C formed on the silicon substrate 11 shown in FIG. 1, and a selection signal SELECT (see FIG. 10) corresponding to the 3-bit selection signal is received from the selection unit 11C. This is supplied to the gate electrode 12G of the selection transistor TF1.

さらに図７〜図９の構成では、前記配線パターン１４Ａは前記層間絶縁膜１４上に形成され層間絶縁膜１５により覆われる配線パターン１５Ｖｆに、前記層間絶縁膜１４中に形成されたビアプラグ１４ａを介して電気的に接続され、前記配線パターン１５Ｖｆは前記層間絶縁膜１３上を延在し前記層間絶縁膜１４により覆われる配線パターン１４Ｖｆに、前記層間絶縁膜１４中に形成されたビアプラグ１４ｆを介して電気的に接続される。前記配線パターン１４Ｖｆは前記層間絶縁膜１３上を延在し、図１に示す電圧発生部１１Ｄに電気的に接続される。   7 to 9, the wiring pattern 14A is formed on the wiring pattern 15Vf formed on the interlayer insulating film 14 and covered with the interlayer insulating film 15, via via plugs 14a formed in the interlayer insulating film 14. The wiring pattern 15Vf extends over the interlayer insulating film 13 and is covered by the interlayer insulating film 14 via a via plug 14f formed in the interlayer insulating film 14. Electrically connected. The wiring pattern 14Vf extends on the interlayer insulating film 13 and is electrically connected to the voltage generator 11D shown in FIG.

図１０は、図１１にブロック図に示すように前記図４（Ａ），（Ｂ）の状態に対応してヒューズＦ１が切断された場合の、前記トリム回路部１１Ｂの状態を示す図７と同様な平面図である。ただし図１０では簡単のため、全ての要素には参照符号を付していない。   10 shows a state of the trim circuit portion 11B when the fuse F1 is cut corresponding to the states of FIGS. 4A and 4B as shown in the block diagram of FIG. It is the same top view. However, in FIG. 10, for the sake of simplicity, all elements are not provided with reference numerals.

図１０を参照するに、前記選択部１１Ｃからの選択信号ＳＥＬＥＣＴに応じて前記トランジスタＴＦ１が導通する結果、図示の状態では前記トランジスタＴＦ１に協働する配線パターン１３Ａおよび１４Ａ中に、先に図４（Ａ），（Ｂ）で説明したボイド１３Ｖ，１４Ｖが形成されている。その結果、図１１に示すようにトリム回路部１１Ｂのトリム抵抗Ｒは、抵抗パターンＲ１の抵抗値に等しくなる（Ｒ＝Ｒ１）。   Referring to FIG. 10, as a result of the transistor TF1 being turned on in response to the selection signal SELECT from the selection unit 11C, the wiring patterns 13A and 14A cooperating with the transistor TF1 in the state shown in FIG. The voids 13V and 14V described in (A) and (B) are formed. As a result, as shown in FIG. 11, the trim resistor R of the trim circuit unit 11B is equal to the resistance value of the resistor pattern R1 (R = R1).

図１２は、図１３にブロック図に示すように前記ヒューズＦ１，Ｆ２が切断された場合の、前記トリム回路部１１Ｂの状態を示す図７と同様な平面図である。図１２においても簡単のため、全ての要素には参照符号を付していない。   FIG. 12 is a plan view similar to FIG. 7 showing the state of the trim circuit portion 11B when the fuses F1 and F2 are cut as shown in the block diagram of FIG. Also in FIG. 12, for the sake of simplicity, all elements are not provided with reference numerals.

図１２を参照するに、前記選択部１１Ｃからの選択信号ＳＥＬＥＣＴに応じて前記トランジスタＴＦ１，ＴＦ２が導通する結果、図示の状態では前記トランジスタＴＦ１，ＴＦ２に協働する配線パターン１３Ａおよび１４Ａ中に、先に図４（Ａ），（Ｂ）で説明したボイド１３Ｖ，１４Ｖが形成されている。その結果、図１３に示すようにトリム回路部１１Ｂのトリム抵抗Ｒは、抵抗パターンＲ１およびＲ２の抵抗値の和に等しくなる（Ｒ＝Ｒ１＋Ｒ２）。   Referring to FIG. 12, as a result of the transistors TF1 and TF2 conducting in response to the selection signal SELECT from the selection unit 11C, in the illustrated state, in the wiring patterns 13A and 14A cooperating with the transistors TF1 and TF2, The voids 13V and 14V described above with reference to FIGS. 4A and 4B are formed. As a result, as shown in FIG. 13, the trim resistance R of the trim circuit portion 11B is equal to the sum of the resistance values of the resistance patterns R1 and R2 (R = R1 + R2).

図１４は、図１５にブロック図に示すように前記ヒューズＦ１，Ｆ２，Ｆ３が全て切断された場合の、前記トリム回路部１１Ｂの状態を示す図７と同様な平面図である。図１４においても簡単のため、全ての要素には参照符号を付していない。   FIG. 14 is a plan view similar to FIG. 7 showing the state of the trim circuit section 11B when all of the fuses F1, F2, F3 are cut as shown in the block diagram of FIG. In FIG. 14, for the sake of simplicity, all elements are not provided with reference numerals.

図１４を参照するに、前記選択部１１Ｃからの選択信号ＳＥＬＥＣＴに応じて前記トランジスタＴＦ１，ＴＦ２，ＴＦ３が導通する結果、図示の状態では前記トランジスタＴＦ１，ＴＦ２，ＴＦ３に協働する配線パターン１３Ａおよび１４Ａ中に、先に図４（Ａ），（Ｂ）で説明したボイド１３Ｖ，１４Ｖが形成されている。その結果、図１５に示すようにトリム回路部１１Ｂのトリム抵抗Ｒは、抵抗パターンＲ１，Ｒ２，Ｒ３の抵抗値の和に等しくなる（Ｒ＝Ｒ１＋Ｒ２＋Ｒ３）。   Referring to FIG. 14, as a result of the transistors TF1, TF2, and TF3 conducting in response to the selection signal SELECT from the selection unit 11C, in the illustrated state, the wiring pattern 13A that cooperates with the transistors TF1, TF2, and TF3 and In 14A, the voids 13V and 14V described above with reference to FIGS. 4A and 4B are formed. As a result, as shown in FIG. 15, the trim resistor R of the trim circuit unit 11B is equal to the sum of the resistance values of the resistance patterns R1, R2, and R3 (R = R1 + R2 + R3).

このように本実施形態によれば、前記図１のブロック図における端子ＴＤ〜ＴＦへの３ビットの選択信号により、先に説明したように前記トリム回路部１１Ｂの抵抗値Ｒを８通りに変化させることができ、精密な抵抗値のトリミングが可能となる。なお３ビットの選択信号により、前記選択部１１Ｃにより上記８通りの選択を行うためのデコード回路については通常の回路を使うことができ、説明を省略する。かかるデコード回路は、前記３ビットの選択信号に応じて前記選択トランジスタＴＦ１〜ＴＦ３の一または複数を駆動する選択信号ＳＥＬＥＣＴを、それぞれのトランジスタのゲート配線１２Ｇ上に出力する。   Thus, according to the present embodiment, the resistance value R of the trim circuit unit 11B is changed in eight ways as described above by the 3-bit selection signal to the terminals TD to TF in the block diagram of FIG. Therefore, precise trimming of the resistance value is possible. Note that a normal circuit can be used as the decoding circuit for performing the above-described eight selections by the selection unit 11C using a 3-bit selection signal, and a description thereof will be omitted. The decoding circuit outputs a selection signal SELECT for driving one or more of the selection transistors TF1 to TF3 on the gate wiring 12G of each transistor in accordance with the 3-bit selection signal.

図１６は、前記図１のブロック図における電圧発生部１１Ｄの概略的なブロック図を示す。   FIG. 16 is a schematic block diagram of the voltage generator 11D in the block diagram of FIG.

図１６を参照するに、前記電圧発生部１１Ｄは切断電流発生回路１１ＤＡと切断検出回路１１ＤＢをと含み、前記切断電流生回路１１ＤＡは前記切断電圧Ｖfuseおよび切断電流Iを、図７における配線パターン１４Ｖｆおよび１５Ｖｆを介して、選択部１１Ｃの一部を構成する選択トランジスタＴＦ１により選択されたヒューズ部Ｆ１に供給する。先にも説明したようにかかる選択トランジスタＴＦ１はゲート電極１２Ｇに供給される選択信号ＳＥＬＥＣＴにより導通し、前記配線パターン１４Ａおよび１３Ａおよびビアプラグ１３Ｂよりなるヒューズ部Ｆ１を接地パターン１３ＧＮＤに接地し、前記配線パターン１４Ａの一部および配線パターン１３Ａの一部を層間絶縁膜中へと拡散させてボイド１４Ｘ，１３Ｘを形成し、抵抗Ｒ１を短絡する配線を遮断する。前記切断電流発生回路１１ＤＡと切断検出回路１１ＤＢとは、同じシリコン基板１１上に形成されている。   Referring to FIG. 16, the voltage generator 11D includes a cutting current generation circuit 11DA and a cutting detection circuit 11DB. The cutting current generation circuit 11DA uses the cutting voltage Vfuse and the cutting current I as the wiring pattern 14Vf in FIG. Then, the voltage is supplied to the fuse portion F1 selected by the selection transistor TF1 constituting a part of the selection portion 11C via 15Vf. As described above, the selection transistor TF1 is turned on by the selection signal SELECT supplied to the gate electrode 12G, the fuse portion F1 composed of the wiring patterns 14A and 13A and the via plug 13B is grounded to the ground pattern 13GND, and the wiring Part of the pattern 14A and part of the wiring pattern 13A are diffused into the interlayer insulating film to form voids 14X and 13X, and the wiring that short-circuits the resistor R1 is cut off. The cutting current generation circuit 11DA and the cutting detection circuit 11DB are formed on the same silicon substrate 11.

その他のヒューズＦ２，Ｆ３についても同様であり、説明の繰り返しは省略する。   The same applies to the other fuses F2 and F3, and the description will not be repeated.

図１６の電圧発生部１１Ｄでは前記切断検出回路１１ＤＢは、前記配線パターン１４Ａの電圧がＬからＨに遷移するのを監視し、かかる遷移を検知すると前記ヒューズ部Ｆ１（あるいはＦ２，Ｆ３）が切断されたとして切断検出信号を前記切断電流発生回路１１ＤＡに送る。   In the voltage generation unit 11D of FIG. 16, the disconnection detection circuit 11DB monitors the transition of the voltage of the wiring pattern 14A from L to H, and when the transition is detected, the fuse unit F1 (or F2, F3) is disconnected. As a result, a disconnection detection signal is sent to the disconnection current generation circuit 11DA.

図１７は、前記切断検出回路１１ＤＢの構成を示す回路図である。   FIG. 17 is a circuit diagram showing a configuration of the disconnection detection circuit 11DB.

図１７を参照するに、後で説明する切断電流発生回路１１ＤＡからは切断電流Ｉが、前記切断電流発生部１１Ｄの一部を構成しヒューズイネーブル信号により導通するｐチャネルＭＯＳトランジスタＭ１を介して、前記配線パターン１４Ａ，ビアプラグ１３Ｂおよび配線パターン１３Ａよりなるヒューズ部Ｆ１に供給され、さらに選択信号ＳＥＬＥＣＴにより導通する選択トランジスタＴＦ１を介して接地パターン１３ＧＴへと流れる。   Referring to FIG. 17, cutting current I from cutting current generation circuit 11DA, which will be described later, passes through p channel MOS transistor M1 that forms part of cutting current generation unit 11D and is turned on by a fuse enable signal. The voltage is supplied to the fuse portion F1 including the wiring pattern 14A, the via plug 13B, and the wiring pattern 13A, and further flows to the ground pattern 13GT through the selection transistor TF1 that is turned on by the selection signal SELECT.

さらに図１７の構成では、前記配線パターン１４Ａの電位をインバータＮ１で検出し、ヒューズ断検出信号（fuse detect）を形成する。前記インバータＮ１には逆向きに別のインバータＮ２が接続されており、これにより前記ヒューズＦ１が導通していて前記配線パターン１４Ａの電位がＬである場合には前記ヒューズ断検出信号（fuse detect）はＨに保持される。一方、ヒューズ断に応じて前記配線パターン１４Ａの電位が、図１７に示すようにＬからＨに遷移すると、前記インバータＮ１の出力がやはり図１７に示すようにＨからＬに遷移し、この状態で保持される。なお図１７の構成においてインバータＮ２は省略することが可能である。   Further, in the configuration of FIG. 17, the potential of the wiring pattern 14A is detected by the inverter N1, and a fuse blow detection signal (fuse detect) is formed. Another inverter N2 is connected to the inverter N1 in the reverse direction, so that when the fuse F1 is conductive and the potential of the wiring pattern 14A is L, the fuse blow detection signal (fuse detect). Is held at H. On the other hand, when the potential of the wiring pattern 14A transitions from L to H as shown in FIG. 17 in response to the blow of the fuse, the output of the inverter N1 also transitions from H to L as shown in FIG. Held in. In the configuration of FIG. 17, the inverter N2 can be omitted.

同様な回路が、ヒューズ部Ｆ２，Ｆ３にも設けられる。   Similar circuits are provided in the fuse portions F2 and F3.

図１８は前記図１７と同じ回路であるが、図１８の構成では前記切断電流Ｉが例えば図１における端子ＴＨに半導体装置１０の外部から供給され、さらに前記ヒューズ断検出信号が、端子ＴＧを介して半導体装置１０に外部へと出力される構成となっている。図１８の構成によれば、前記シリコン基板１１上に切断電流発生回路１１ＤＡを設ける余裕のない場合などでも、外部から切断電流Ｉを供給することにより、所望のヒューズ切断を行うことが可能である。 Although Figure 18 is the same circuit as FIG. 17, in the configuration of FIG. 18 is supplied from the outside of the semiconductor device 10 to the terminal T H the cutting current I in FIG. 1, for example, further the fuse break detection signal, the terminal T It is configured to be output to the semiconductor device 10 via G. According to the configuration of FIG. 18, even when there is no room for providing the cutting current generating circuit 11DA on the silicon substrate 11, it is possible to perform a desired fuse cutting by supplying the cutting current I from the outside. .

図１９（Ａ）は、前記切断電流発生回路１１ＤＡの一構成例を示す回路図である。   FIG. 19A is a circuit diagram showing a configuration example of the cutting current generating circuit 11DA.

図１９（Ａ）を参照するに、切断電流発生回路１１ＤＡは電源Ｖｃｃ２から定電流源Ｉ１を介して充電されるキャパシタＣ１を含み、前記キャパシタＣ１に生じる電圧は充電にともない時間とともに増大し、前記電源Ｖｃｃ２の電源電圧の値に達すと前記電源電圧の値に維持される。前記キャパシタＣ１に生じる電圧は、電源Ｖｃｃ１で駆動される演算増幅器Ｕ１の非反転入力端子（＋）に供給され、前記演算増幅器Ｕ１は、前記キャパシタＣ１に生じる電圧に対応して時間とともに増大し、やがて一定値に維持される出力電圧を形成する。前記演算増幅器Ｕ１の出力電圧は、同じ電源Ｖｃｃ１で駆動されるｎチャネルＭＯＳトランジスタよりなる出力トランジスタＭ２のゲートに供給され、トランジスタＭ２のソース側から、図１９（Ｂ）に示すような、最初は時間とともに直線的に増大しやがて前記電源Ｖｃｃ２の電源電圧に対応する所定電圧に維持される切断電圧Ｖfuse、および対応する切断電流Ｉが出力される。図１９（Ｂ）のグラフにおいて、前記所定電圧に達するまでの電圧Ｖfuseの上昇時間ｔは、式
ｔ＝Ｃ１×Ｖｃｃ２／Ｉ１
で与えられる。ただしＣ１は前記キャパシタＣ１の容量である。なお図示の例では前記トランジスタＭ２のソースは前記演算増幅器Ｕ１の反転入力端子（−）に直接に接続されており、演算増幅器Ｕ１の利得が１の非反転増幅回路になっている。 Referring to FIG. 19A, cutting current generating circuit 11DA includes a capacitor C1 charged from power supply Vcc2 through constant current source I1, and the voltage generated in capacitor C1 increases with time according to charging. When the power supply voltage value of the power supply Vcc2 is reached, the power supply voltage value is maintained. The voltage generated in the capacitor C1 is supplied to a non-inverting input terminal (+) of an operational amplifier U1 driven by a power supply Vcc1, and the operational amplifier U1 increases with time corresponding to the voltage generated in the capacitor C1, Eventually, an output voltage that maintains a constant value is formed. The output voltage of the operational amplifier U1 is supplied to the gate of an output transistor M2 composed of an n-channel MOS transistor driven by the same power supply Vcc1, and from the source side of the transistor M2, as shown in FIG. A cutting voltage Vfuse maintained linearly with time and maintained at a predetermined voltage corresponding to the power supply voltage of the power supply Vcc2, and a corresponding cutting current I are output. In the graph of FIG. 19B, the rise time t of the voltage Vfuse until reaching the predetermined voltage is expressed by the equation t = C1 × Vcc2 / I1.
Given in. C1 is the capacitance of the capacitor C1. In the illustrated example, the source of the transistor M2 is directly connected to the inverting input terminal (−) of the operational amplifier U1, and the operational amplifier U1 is a non-inverting amplifier circuit having a gain of 1.

図１９（Ａ）の構成では前記キャパシタＣ１に前記ヒューズ断検出信号の論理反転信号（「／ヒューズ断検出」）が供給され、前記ヒューズＦ１の遮断に応じて前記論理反転信号（「／ヒューズ断検出」）の論理値がＬからＨに遷移すると前記トランジスタＭ１は導通し、キャパシタＣ１がリセットされる。これにより、前記ヒューズ部Ｆ１に過剰な電圧印加がなされるのが回避される。図１９（Ｂ）のグラフにおいて、前記ヒューズ部Ｆ１の切断は、切断電圧Ｖfuseが定常値に達した後の時間ｔ２において生じることもあれば、定常値に達する前の時間ｔ１において生じることもある。   In the configuration of FIG. 19A, a logic inversion signal (“/ fuse disconnection detection”) of the fuse disconnection detection signal is supplied to the capacitor C1, and the logic inversion signal (“/ fuse disconnection” in response to the disconnection of the fuse F1. When the logic value of “detection”) transitions from L to H, the transistor M1 becomes conductive and the capacitor C1 is reset. This avoids applying an excessive voltage to the fuse portion F1. In the graph of FIG. 19B, the cutting of the fuse portion F1 may occur at time t2 after the cutting voltage Vfuse reaches a steady value, or may occur at time t1 before reaching the steady value. .

なお図１９（Ｂ）の例では前記切断電圧Ｖfuseの定常値における電圧は２Ｖであり、定常値への到達時間は約１秒であるが、本実施形態はこれら特定の数値に限定されるものではない。   In the example of FIG. 19B, the voltage at the steady value of the cutting voltage Vfuse is 2 V, and the time to reach the steady value is about 1 second, but this embodiment is limited to these specific values. is not.

図１９（Ｃ）は前記演算増幅器Ｕ１の構成例を示す回路図である。   FIG. 19C is a circuit diagram showing a configuration example of the operational amplifier U1.

図１９（Ｃ）を参照するに演算増幅器Ｕ１は、それぞれ非反転入力信号（＋ＩＮ）および反転入力信号（−ＩＮ）を供給されるｎチャネルＭＯＳトランジスタＭ１，Ｍ２およびカレントミラーを形成するｐチャネルＭＯＳトランジスタＭ３，Ｍ４により構成される差動増幅部と、定電流源Ｉ１およびｐチャネルＭＯＳトランジスタＭ６，Ｍ８を含み、電源Ｖｃｃと電源Ｖｅｅの間において前記差動増幅部に作動電流を供給するバイアス部と、前記電源Ｖｃｃと電源Ｖｅｅとの間に直列接続されたｐチャネルＭＯＳトランジスタＭ７およびｎチャネルＭＯＳトランジスタＭ５よりなり、前記ｎチャネルＭＯＳトランジスタＭ５のゲートに前記作動増幅部の出力電圧を供給されて出力電流信号を出力する出力回路とより構成されている。   Referring to FIG. 19C, operational amplifier U1 includes n-channel MOS transistors M1 and M2 supplied with a non-inverted input signal (+ IN) and an inverted input signal (−IN), respectively, and a p-channel MOS forming a current mirror. A differential amplifier unit including transistors M3 and M4, and a bias unit that includes a constant current source I1 and p-channel MOS transistors M6 and M8, and supplies an operating current to the differential amplifier unit between a power source Vcc and a power source Vee And a p-channel MOS transistor M7 and an n-channel MOS transistor M5 connected in series between the power supply Vcc and the power supply Vee, and the output voltage of the operation amplification unit is supplied to the gate of the n-channel MOS transistor M5. And an output circuit for outputting an output current signal.

なお図１９（Ａ）中、図１７のヒューズイネーブル信号により駆動されるｐチャネルＭＯＳトランジスタＭ１は図示していない。   In FIG. 19A, the p-channel MOS transistor M1 driven by the fuse enable signal in FIG. 17 is not shown.

図２０（Ａ）は、前記図１９（Ａ）の切断電圧発生回路１１ＤＡの一変形例による回路１１ＤＡ１の構成を示す回路図である。 Figure 20 (A) is a circuit diagram showing a configuration of a circuit 11 da 1 according to an modified example of the cutting voltage generating circuit 11 da of FIG 19 (A).

図２０（Ａ）を参照するに、前記切断電圧発生回路１１ＤＡ１は前記キャパシタＣ１と演算増幅器Ｕ１との間に、前記キャパシタＣ１に生じる電圧を非反転入力端子（＋）に供給され図２０（Ｂ）に示す基準電圧発生回路からの基準電圧Ｖrefを反転入力端子（−）供給される、前記演算増幅器Ｕ１と同様な構成の別の演算増幅器Ｕ２を含み、さらに前記キャパシタＣ１を短絡するｎチャネルＭＯＳトランジスタＭ３が設けられ、前記ｎチャネルＭＯＳトランジスタＭ３のゲートには前記演算増幅器Ｕ２の出力電圧が供給される。 Referring to FIG. 20A, the disconnection voltage generation circuit 11DA 1 is supplied with the voltage generated in the capacitor C1 between the capacitor C1 and the operational amplifier U1 to the non-inverting input terminal (+). B) includes another operational amplifier U2 having the same configuration as that of the operational amplifier U1 to which the reference voltage Vref from the reference voltage generating circuit shown in FIG. A MOS transistor M3 is provided, and the output voltage of the operational amplifier U2 is supplied to the gate of the n-channel MOS transistor M3.

そこで前記演算増幅器Ｕ２の出力電圧が前記トランジスタＭ３のしきい値を超えると前記トランジスタＭ３は導通し、そのたびに前記キャパシタＣ１がリセットされる。このため図２０（Ａ）の切断電圧発生部１１ＤＡは、図１９（Ｂ）に示すような、鋸歯波状の切断電圧Ｖfuseおよび電流Ｉが前記ヒューズ部Ｆ１に繰り返し供給される。   Therefore, when the output voltage of the operational amplifier U2 exceeds the threshold value of the transistor M3, the transistor M3 becomes conductive, and the capacitor C1 is reset each time. For this reason, the cutting voltage generator 11DA of FIG. 20A repeatedly supplies the sawtooth wave cutting voltage Vfuse and the current I to the fuse part F1 as shown in FIG. 19B.

なお図２０（Ａ）の回路１１ＤＡ１では、前記演算増幅器Ｕ２の出力電圧が前記トランジスタＭ３のしきい値を超えることができないため、所望の切断電圧Ｖfuseを得るべく、前記演算増幅器Ｕ２の出力をさらに演算増幅器Ｕ１で増幅し、その際、演算増幅器Ｕ１の反転入力端子（−）にｎチャネルＭＯＳトランジスタＭ２よりなる出力トランジスタのソースに現れる切断電圧Ｖfuseを抵抗Ｒ２，Ｒ３よりなる分圧器を介して供給することにより前記演算増幅器Ｕ１の利得を所望値に設定している。この場合切断電圧Ｖfuseは、前記演算増幅器U1の非反転入力端子（＋）における入力電圧をＵ１inとして、式
Ｖfuse＝Ｕ１in×（１＋Ｒ３／Ｒ２）
により設定される。 In the circuit 11DA 1 in FIG. 20A, since the output voltage of the operational amplifier U2 cannot exceed the threshold value of the transistor M3, the output of the operational amplifier U2 is used to obtain a desired cutting voltage Vfuse. Further, it is amplified by the operational amplifier U1, and at this time, the cutting voltage Vfuse appearing at the source of the output transistor consisting of the n-channel MOS transistor M2 is applied to the inverting input terminal (−) of the operational amplifier U1 via the voltage divider consisting of resistors R2 and R3. By supplying, the gain of the operational amplifier U1 is set to a desired value. In this case, the cutting voltage Vfuse is expressed by the equation Vfuse = U1in × (1 + R3 / R2) where U1in is the input voltage at the non-inverting input terminal (+) of the operational amplifier U1.
Is set by

図２０（Ｂ）に示す基準電圧発生回路は、電源Ｖｃｃと接地ＧＮＤとの間に直列接続されたデプレッション型トランジスタあるいは接合型トランジスタ（ＪＦＥＴ）よりなるトランジスタＪ１およびｎチャネルＭＯＳトランジスタＭ１を含み、前記トランジスタＪ１は負荷を形成する一方、トランジスタＭ１はダイオード接続されて所定の基準電圧Ｖrefを発生させる。このようにして発生された基準電圧Ｖrefは、前記演算増幅器Ｕ２の反転入力端子（―）に供給される。   The reference voltage generating circuit shown in FIG. 20B includes a transistor J1 and a n-channel MOS transistor M1 made of a depletion type transistor or a junction type transistor (JFET) connected in series between the power supply Vcc and the ground GND. The transistor J1 forms a load, while the transistor M1 is diode-connected to generate a predetermined reference voltage Vref. The reference voltage Vref generated in this way is supplied to the inverting input terminal (−) of the operational amplifier U2.

なおこのような鋸歯波を発生させる切断電圧発生回路１１ＤＡ１としては、例えばＤＣ／ＤＣコンバータのＰＷＭ生成回路を流用することができる。 Note as a cutting voltage generating circuit 11 da 1 to generate such a sawtooth wave can be diverted PWM generation circuit, for example DC / DC converter.

図２１（Ａ）は、前記ヒューズＦ１に切断電流Ｉを与える他の変形例による切断電圧発生回路１１ＤＡ２を示す回路図、図２１（Ｂ）は図２１（Ａ）の回路１１ＤＡ２により得られる切断電流Ｉの時間変化を示すグラフである。 Figure 21 (A) is a circuit diagram showing a cutting voltage generating circuit 11 da 2 according to another modification giving a cutting current I to the fuse F1, obtained by the circuit 11 da 2 of FIG. 21 (B) Fig. 21 (A) It is a graph which shows the time change of the cutting current I.

図２１（Ａ）を参照するに、図示の回路１１ＤＡ２は電源Ｖｃｃ３と接地ＧＮＤとの間にｐチャネルＭＯＳトランジスタＭ２および抵抗Ｒ１を介して挿入されたｎチャネルＭＯＳトランジスタＭ１を含み、前記ｐチャネルＭＯＳトランジスタＭ２はもう一つのｐチャネルＭＯＳトランジスタＭ４とともにカレントミラーを形成する。さらに前記ｎチャネルＭＯＳトランジスタＭ１は所定の切断電圧Ｖcutにより抵抗Ｒ２を介して充電されるキャパシタＣ１に発生する電圧により駆動され、その結果、前記トランジスタＭ１に流れる電流は前記キャパシタＣ１に現れる電圧とともに徐々に増加した後前記電圧Ｖcutに対応した所定値に維持される。このため、これに対応する切断電流Iが対応する切断電圧Ｖfuseとともに、前記カレントミラーを構成するトランジスタＭ４を介して、図２１（Ｂ）グラフに示すように、前記ヒューズ部Ｆ１へと出力される。 Referring to FIG. 21 (A), the includes n-channel MOS transistor M1 which is inserted through the p-channel MOS transistor M2 and a resistor R1 between the circuit 11 da 2 The illustrated power supply Vcc3 and ground GND, the p-channel MOS transistor M2 forms a current mirror with another p-channel MOS transistor M4. Further, the n-channel MOS transistor M1 is driven by a voltage generated in the capacitor C1 charged through the resistor R2 with a predetermined cutting voltage Vcut. As a result, the current flowing through the transistor M1 gradually increases with the voltage appearing in the capacitor C1. Is maintained at a predetermined value corresponding to the voltage Vcut. Therefore, the corresponding cutting current I is output together with the corresponding cutting voltage Vfuse to the fuse portion F1 through the transistor M4 constituting the current mirror, as shown in the graph of FIG. .

さらに図２１（Ａ）の回路では、前記図１７のヒューズ断検出信号を受けて駆動されるｐチャネルＭＯＳトランジスタＭ３およびインバータＮ１を備え、前記ｐチャネルＭＯＳトランジスタＭ３は前記ヒューズ断検出信号がヒューズＦ１の切断に対応してＨからＬに遷移した場合に導通し、トランジスタＭ２，Ｍ４を非導通にする。また図２１（Ａ）の回路１１ＤＡ２では前記ｐチャネルＭＯＳトランジスタＭ４のドレインを接地するｎチャネルＭＯＳトランジスタＭ５が設けられており、前記トランジスタＭ５は前記ヒューズ断検出信号のＨからＬへの遷移に伴って前記インバータＮ１を介して導通する。これにより、前記トランジスタＭ４が非導通となった場合に生じる恐れのある切断電圧Ｖfuseの過大な上昇を回避することができる。 21A further includes a p-channel MOS transistor M3 and an inverter N1 that are driven in response to the fuse blow detection signal shown in FIG. 17, and the p-channel MOS transistor M3 has the fuse blow detection signal as the fuse F1. When the transition from H to L is made in response to the disconnection, the transistors M2 and M4 are turned off. The n-channel MOS transistors M5 to ground the drain circuit 11 da 2 In the p-channel MOS transistor M4 is provided in FIG. 21 (A), the said transistor M5 to transition from H to L of the fuse blown detection signal As a result, it is conducted through the inverter N1. Thereby, it is possible to avoid an excessive increase in the cutting voltage Vfuse that may occur when the transistor M4 is turned off.

図２２（Ａ）は前記図１９（Ａ）の切断電圧発生回路１１ＤＡの一変形例による切断電圧発生回路１１ＤＡ３の構成を示す回路図である。 Figure 22 (A) is a circuit diagram showing a configuration of a cutting voltage generating circuit 11 da 3 by a modification of the cutting voltage generating circuit 11 da of FIG 19 (A).

図２２（Ａ）を参照するに切断電圧発生回路１１ＤＡ３は前記切断電圧発生回路１１ＤＡと同様の構成を有するが、キャパシタＣ１と接地ＧＮＤとの間に電圧Ｖｓを発生させる定電圧源１１Ｖｓを挿入することにより、図２２（Ｃ）のグラフに示すように切断電圧Ｖfuseの起点を０Ｖから、ヒューズＦ１が電圧ストレスにより切断されないような所定電圧Ｖｓ、図示の例では１Ｖにシフトさせている。図２２（Ａ）の構成により、ヒューズ断までの時間を短縮することができる。 Referring to FIG. 22A, cutting voltage generation circuit 11DA 3 has the same configuration as that of cutting voltage generation circuit 11DA, but a constant voltage source 11Vs for generating voltage Vs is inserted between capacitor C1 and ground GND. Thus, as shown in the graph of FIG. 22C, the starting point of the cutting voltage Vfuse is shifted from 0V to a predetermined voltage Vs that prevents the fuse F1 from being cut by voltage stress, in the example shown, 1V. With the structure in FIG. 22A, the time until the fuse blows can be shortened.

図２２（Ｂ）は、前記定電圧源１１Ｖｓの一例を示す回路図である。   FIG. 22B is a circuit diagram showing an example of the constant voltage source 11Vs.

図２２（Ｂ）を参照するに、前記定電圧源１１Ｖｓは前記図２０（Ｂ）と同様なデプレッションモードトランジスタＪ１とダイオード接続したｎチャネルＭＯＳトランジスタＭ１とを使った構成により所定の基準電圧を発生させ、これを、抵抗Ｒ１，Ｒ２により利得を設定された演算増幅器Ｕ１により増幅することにより、前記所定電圧Ｖｓを得ている。   Referring to FIG. 22B, the constant voltage source 11Vs generates a predetermined reference voltage by a configuration using a depletion mode transistor J1 and a diode-connected n-channel MOS transistor M1 similar to FIG. 20B. This is amplified by an operational amplifier U1 whose gain is set by resistors R1 and R2, thereby obtaining the predetermined voltage Vs.

図２３（Ａ）は前記図２０（Ａ）の切断電圧発生回路１１ＤＡ１の一変形例による切断電圧発生回路１１ＤＡ４の構成を示す回路図である。 Figure 23 (A) is a circuit diagram showing the configuration of FIG. 20 cleavage by a modification of the cutting voltage generating circuit 11 da 1 of (A) the voltage generating circuit 11 da 4.

図２３（Ａ）を参照するに切断電圧発生回路１１ＤＡ４は前記切断電圧発生回路１１ＤＡ１と同様の構成を有するが、前記キャパシタＣ１と接地ＧＮＤとの間に電圧Ｖｓを発生させる定電圧源１１Ｖｓを挿入することにより、図２２（Ｃ）の場合と同様に、前記切断電圧Ｖfuseの起点を電圧Ｖｓ、図示の例では１Ｖだけシフトさせている。かかる電圧シフトにより、図２３（Ｂ）に示すように切断電圧Ｖfuseは１Ｖと３Ｖの間で鋸歯状に電圧を変化させる。 Referring to FIG. 23A, the cutting voltage generation circuit 11DA 4 has the same configuration as the cutting voltage generation circuit 11DA 1 , but a constant voltage source 11Vs that generates a voltage Vs between the capacitor C1 and the ground GND. As shown in FIG. 22C, the starting point of the cutting voltage Vfuse is shifted by the voltage Vs, which is 1V in the illustrated example. With this voltage shift, the cutting voltage Vfuse changes in a sawtooth shape between 1V and 3V as shown in FIG.

かかる構成によっても、ヒューズ断までの時間を短縮することが可能となる。   Even with such a configuration, it is possible to shorten the time until the fuse is blown.

図２４（Ａ）は、前記図２１（Ａ）の切断電圧発生回路１１ＤＡ２の一変形例による切断電圧発生回路１１ＤＡ５の構成を示す回路図である。 Figure 24 (A) is a circuit diagram showing a configuration of a cutting voltage generating circuit 11DA5 by a modification of the cutting voltage generating circuit 11 da 2 of FIG 21 (A).

図２４（Ａ）を参照するに切断電圧発生回路１１ＤＡ５は前記切断電圧発生回路１１ＤＡ２と同様の構成を有するが、ヒューズ断動作の最初から切断電流がヒューズＦ１に流れるように、カレントミラーを形成するｐチャネルＭＯＳトランジスタＭ２のドレインに、抵抗Ｒ１に並列に抵抗Ｒ３を設けている。さらに前記抵抗Ｒ３を流れる電流を設定するために抵抗Ｒ３と電源Ｖｃｃとの間にダイオード接続したｐチャネルＭＯＳトランジスタＭ６を挿入している。 Referring to FIG. 24A, the cutting voltage generation circuit 11DA 5 has the same configuration as the cutting voltage generation circuit 11DA 2 , but a current mirror is provided so that the cutting current flows to the fuse F1 from the beginning of the fuse cutting operation. A resistor R3 is provided in parallel with the resistor R1 at the drain of the p-channel MOS transistor M2 to be formed. Further, a diode-connected p-channel MOS transistor M6 is inserted between the resistor R3 and the power source Vcc in order to set the current flowing through the resistor R3.

かかる構成の結果、図２４（Ｂ）のグラフに示すように切断電流Ｉの起点を０ｍＡから、ヒューズＦ１が電圧ストレスにより切断されないような所定電電流値、図示の例では３０ｍＡにシフトさせている。図２４（Ａ）の構成により、ヒューズ断までの時間を短縮することができる。   As a result of such a configuration, as shown in the graph of FIG. 24B, the starting point of the cutting current I is shifted from 0 mA to a predetermined electric current value at which the fuse F1 is not cut by voltage stress, in the example shown, 30 mA. . With the structure in FIG. 24A, the time until the fuse blows can be shortened.

なお図２４（Ａ）の切断電圧発生回路１１ＤＡ５では得られる切断電流Ｉは、前記ｐチャネルＭＯＳトランジスタＭ２から抵抗Ｒ１を流れる電流と抵抗Ｒ３を流れる電流との和になる。このため回路１１ＤＡ５では、前記切断電流Ｉの最大値が図２１（Ａ）の回路１１ＤＡ２のものと変わらないように、前記トランジスタＲ１の値を変更し、前記抵抗Ｒ１を流れる電流の値を回路１１ＤＡ２のものよりも、前記抵抗Ｒ３を流れる電流（Ｖｃｃ３−Ｖｔｈ（Ｍ６））の分だけ減少させる必要がある。ここでＶｔｈ（Ｍ６）は前記ｐチャネルＭＯＳトランジスタＭ６のしきい値電圧である。 Incidentally cutting voltage generating circuit 11 da 5 cutting current I in is obtained in FIG. 24 (A) the sum of the current through the p-channel MOS transistor M2 current and the resistor R3 through the resistor R1 from. For this reason the circuit 11 da 5, so that the maximum value of the cutting current I is not the same as that of circuit 11 da 2 of FIG. 21 (A), the change values of the transistors R1, the value of the current flowing through the resistor R1 than that of the circuit 11 da 2, it is necessary to reduce by the amount of current flowing through the resistor R3 (Vcc3-Vth (M6) ). Here, Vth (M6) is a threshold voltage of the p-channel MOS transistor M6.

なお上記の説明は主にヒューズ部Ｆ１への切断電圧Ｖfuseおよび切断電流Iの発生および供給についてのものであったが、同様な切断電圧Ｖfuseおよび切断電流Iの発生および供給は、ヒューズＦ２，Ｆ３などの他のヒューズ部についても、配線パターン１４Ｖｆおよび１５Ｖｆを介して行うことが可能である。   The above description is mainly related to the generation and supply of the cutting voltage Vfuse and the cutting current I to the fuse portion F1, but the generation and supply of the same cutting voltage Vfuse and the cutting current I are the same as the fuses F2 and F3. Such other fuse portions can also be performed via the wiring patterns 14Vf and 15Vf.

［第２の実施形態］
図２５（Ａ）は、前記図２（Ａ），（Ｂ）のヒューズ部Ｆ１の発熱を促進する第２の実施形態によるヒューズ部の構成を示す平面図、図２５（Ｂ）は図２５（Ａ）中、線２５−２５に沿った断面図、さらに図２５（Ｃ）は図２５（Ａ），（Ｂ）のヒューズ部の等価回路図である。図２５（Ａ）〜（Ｃ）において実施形態に直接関連のない部分の図示は省略している。 [Second Embodiment]
FIG. 25 (A) FIG. 2 (A), a plan view showing a configuration of a fuse unit according to the second embodiment to facilitate the heating of the fuse portion F 1 of (B), FIG. 25 (B) is 25 FIG. 25A is a cross-sectional view taken along line 25-25, and FIG. 25C is an equivalent circuit diagram of the fuse portion of FIGS. 25A and 25B. In FIGS. 25A to 25C, illustration of portions not directly related to the embodiment is omitted.

なお本実施形態の説明はヒューズ部Ｆ１についてのみ行い、ヒューズ部Ｆ２，Ｆ３についての説明は省略する。   The description of the present embodiment will be made only for the fuse part F1, and the explanation for the fuse parts F2 and F3 will be omitted.

本実施形態では、断面図は図２５（Ｂ）に示すように第１の実施形態の場合と同じであるが、図２５（Ａ）の平面図に示すように配線パターン１３Ａ，１４Ａの幅を、ビアプラグ１３Ｂに接続される部分においてビアプラグ１３Ｂに向けてテーパ状に狭めており、その結果、前記ヒューズ部Ｆ１における抵抗値ＲＦ１が、図２５（Ｃ）の等価回路図に示すように配線パターン１４Ａ，１３Ａの幅広部の抵抗値Ｒ１４Ａ，Ｒ１３Ａよりも高くなる。その結果、前記ヒューズ部Ｆ１における発熱が促進され、短時間の通電でヒューズＦ１を切断することが可能となる。 In this embodiment, the cross-sectional view is the same as that of the first embodiment as shown in FIG. 25B, but the widths of the wiring patterns 13A and 14A are increased as shown in the plan view of FIG. The portion connected to the via plug 13B is tapered toward the via plug 13B. As a result, the resistance value R F1 in the fuse portion F1 is a wiring pattern as shown in the equivalent circuit diagram of FIG. The resistance values R 14A and R 13A of the wide portions of 14A and 13A are higher. As a result, heat generation in the fuse portion F1 is promoted, and the fuse F1 can be cut by a short time energization.

また本実施形態では、前記ヒューズ部Ｆ１において配線パターン１３Ａ，１４Ａの幅をテーパ状に狭めることにより、ヒューズ断に伴って周囲の層間絶縁膜中に拡散するＡｌなどの金属元素の量が先の実施形態のものに比べて減少し、速やかなヒューズ断を行うことが可能となる。   In the present embodiment, the width of the wiring patterns 13A and 14A is narrowed in the fuse portion F1, so that the amount of the metal element such as Al diffused in the surrounding interlayer insulating film when the fuse is blown is increased. Compared to the embodiment, the number is reduced, and it is possible to quickly blow the fuse.

［第３の実施形態］
以上に説明した実施形態ではトリム回路１１Ｂにおいてトリム抵抗Ｒ１〜Ｒ３が直列接続されていたが、図２６に示すように、同様なトリミングは、トリム抵抗Ｒ１〜Ｒ９の並列接続を含むトリム回路１１ＢＰにおいても適用可能である。 [Third Embodiment]
In the embodiment described above, the trim resistors R1 to R3 are connected in series in the trim circuit 11B. However, as shown in FIG. 26, similar trimming is performed in the trim circuit 11BP including the parallel connection of the trim resistors R1 to R9. Is also applicable.

すなわち各々のトリム抵抗Ｒ１〜Ｒ９には、これを短絡するヒューズＦ１〜Ｆ９がそれぞれ設けられており、前記ヒューズＦ１〜Ｆ９に対して先の実施形態で説明した構成を適用することにより、トリム回路１１Ｂの抵抗値を、半導体装置のパッケージ後においても微調整することが可能である。   That is, the trim resistors R1 to R9 are respectively provided with fuses F1 to F9 for short-circuiting the trim resistors R1 to R9, and the trim circuit is applied by applying the configuration described in the previous embodiment to the fuses F1 to F9. The resistance value of 11B can be finely adjusted even after the semiconductor device is packaged.

さらに以上の各実施形態ではトリム回路１１Ｂに含まれる素子Ｒ１〜Ｒ９が抵抗素子であった場合を説明したが、抵抗素子の代わりにキャパシタやインダクタンスが設けられたトリム回路であっても、同様なトリミングが可能である。   Further, in each of the above embodiments, the case where the elements R1 to R9 included in the trim circuit 11B are resistance elements has been described, but the same applies to a trim circuit provided with capacitors and inductances instead of the resistance elements. Trimming is possible.

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.

（付記１）
半導体基板と、
前記半導体基板上に形成された回路部と、
前記回路部に接続されたトリム素子部と、
を含み、
前記トリム素子部は、トリム素子と、前記トリム素子の両端に接続されたヒューズ部とを含み、
前記ヒューズ部は、第１の配線パターンと、第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを接続するビアプラグとを含み、
前記第１および第２の配線パターンの一方は前記トリム素子の一端に接続されており、
前記第１の配線パターンは第１の絶縁膜中に形成され、
前記第２の配線パターンは第２の絶縁膜中に形成され、
前記ヒューズ部は、前記第１の配線パターンが当該ヒューズ部の一部を構成する前記ビアプラグに接続される部分において、前記第１の絶縁膜中に第１の空洞が形成されており、前記第１の配線パターンと前記ビアプラグとの電気接続が前記第１の空洞により断たれていることを特徴とする半導体装置。
（付記２）
前記第１の絶縁膜中には、前記第１の空洞を囲んで、前記第１の配線パターンを構成する金属元素が拡散した第１の拡散部が、前記第１の絶縁膜の一部として形成されていることを特徴とする付記１記載の半導体装置。
（付記３）
前記第２の配線パターンが前記当該ヒューズ部の一部を構成するビアプラグに接続される部分においては、前記第２の絶縁膜中に第２の空洞が形成されており、前記第２の配線パターンと前記ビアプラグとの電気接続が前記第２の空洞により断たれていることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第２の絶縁膜中には、前記第２の空洞を囲んで、前記第２の配線パターンを構成する金属元素が拡散した第２の拡散部が、前記第２の絶縁膜の一部として形成されていることを特徴とする付記３記載の半導体装置。
（付記５）
前記ヒューズ部において前記第１の配線パターンおよび第２の配線パターンは、前記ビアプラグに向かって幅を狭めることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第２の絶縁膜は、前記第１の絶縁膜上に、前記第１の配線パターンを覆うように形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記第１および第２の配線パターンは、前記ビアプラグよりも融点の低い金属材料より構成されることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記第１および第２の配線パターンはＡｌを含み、前記ビアプラグは、Ｗ，Ｃ，Ｔａ，Ｔｉのいずれかよりなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記半導体基板上には、前記第１および第２の配線パターンに前記ビアプラグを介して切断電流を供給する電流供給回路が設けられていることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
前記電流供給回路はキャパシタと、前記キャパシタを定電流で充電する充電回路とを含み、前記キャパシタに生じる電圧に対応した切断電流を、選択されたヒューズに供給することを特徴とする付記９記載の半導体装置。
（付記１１）
前記充電回路は前記キャパシタを放電させる放電回路を含み、前記選択されたヒューズに前記時間とともに増大する切断電流を、繰り返し供給することを特徴とする付記１０記載の半導体装置。
（付記１２)
前記回路部およびトリム素子部は、前記半導体装置基板上に形成された樹脂パッケージ中に封止されていることを特徴とする付記１〜１１のうち、いずれか一項記載の半導体装置。
（付記１３）
前記トリム素子は抵抗，キャパシタ，インダクタンスのいずれかであることを特徴とする付記１〜１２のうち、いずれか一項記載の半導体装置。
（付記１４）
第１の絶縁膜中に形成された第１の配線パターンと、第２の絶縁膜中に形成された第２の配線パターンと、前記第１の配線パターンおよび前記第２の配線パターンを電気的に接続するビアプラグとを含むヒューズを切断するヒューズ切断方法であって、
前記第１の配線パターンと前記第２の配線パターンとの間で前記ビアプラグに切断電流を流す工程を含み、
前記切断電流を流す工程は、前記第１の配線パターンのうち前記ビアプラグに接する部分の金属が前記第１の絶縁膜中に拡散し、前記第１の絶縁膜中に前記第１の配線パターンに対応した空洞が形成されるように実行されることを特徴とするヒューズ切断方法。
（付記１５）
前記切断電流を流す工程は、前記第１の配線パターンのうち前記ビアプラグに接する部分の金属が前記第１の絶縁膜中に溶融して拡散するように、前記第１の配線パターンを前記ビアプラグに接する部分において前記金属の融点以上の温度に加熱することを特徴とする付記１４記載のヒューズ切断方法。 (Appendix 1)
A semiconductor substrate;
A circuit portion formed on the semiconductor substrate;
A trim element connected to the circuit part;
Including
The trim element portion includes a trim element and a fuse portion connected to both ends of the trim element,
The fuse portion includes a first wiring pattern, a second wiring pattern, and a via plug that connects the first wiring pattern and the second wiring pattern;
One of the first and second wiring patterns is connected to one end of the trim element,
The first wiring pattern is formed in a first insulating film;
The second wiring pattern is formed in a second insulating film;
In the fuse portion, a first cavity is formed in the first insulating film at a portion where the first wiring pattern is connected to the via plug that constitutes a part of the fuse portion. An electrical connection between one wiring pattern and the via plug is cut off by the first cavity.
(Appendix 2)
In the first insulating film, a first diffusion portion that surrounds the first cavity and in which a metal element constituting the first wiring pattern is diffused is a part of the first insulating film. The semiconductor device according to appendix 1, wherein the semiconductor device is formed.
(Appendix 3)
In a portion where the second wiring pattern is connected to a via plug that constitutes a part of the fuse portion, a second cavity is formed in the second insulating film, and the second wiring pattern 3. The semiconductor device according to claim 1, wherein an electrical connection between the first and second via plugs is interrupted by the second cavity.
(Appendix 4)
In the second insulating film, a second diffusion portion that surrounds the second cavity and in which the metal element constituting the second wiring pattern is diffused is a part of the second insulating film. The semiconductor device according to attachment 3, wherein the semiconductor device is formed.
(Appendix 5)
5. The semiconductor device according to claim 1, wherein in the fuse portion, the first wiring pattern and the second wiring pattern are narrowed toward the via plug. 6.
(Appendix 6)
The semiconductor according to any one of appendices 1 to 5, wherein the second insulating film is formed on the first insulating film so as to cover the first wiring pattern. apparatus.
(Appendix 7)
The semiconductor device according to any one of appendices 1 to 6, wherein the first and second wiring patterns are made of a metal material having a melting point lower than that of the via plug.
(Appendix 8)
8. The semiconductor device according to claim 1, wherein the first and second wiring patterns include Al, and the via plug is made of any one of W, C, Ta, and Ti. .
(Appendix 9)
On the semiconductor substrate, a current supply circuit that supplies a cutting current to the first and second wiring patterns via the via plug is provided. A semiconductor device according to item.
(Appendix 10)
The supplementary note 9 is characterized in that the current supply circuit includes a capacitor and a charging circuit that charges the capacitor with a constant current, and supplies a cutting current corresponding to a voltage generated in the capacitor to a selected fuse. Semiconductor device.
(Appendix 11)
11. The semiconductor device according to claim 10, wherein the charging circuit includes a discharging circuit that discharges the capacitor, and repeatedly supplies a cutting current that increases with time to the selected fuse.
(Appendix 12)
The semiconductor device according to claim 1, wherein the circuit portion and the trim element portion are sealed in a resin package formed on the semiconductor device substrate.
(Appendix 13)
13. The semiconductor device according to claim 1, wherein the trim element is any one of a resistor, a capacitor, and an inductance.
(Appendix 14)
Electrically connecting the first wiring pattern formed in the first insulating film, the second wiring pattern formed in the second insulating film, the first wiring pattern, and the second wiring pattern A fuse cutting method for cutting a fuse including a via plug connected to
Passing a cutting current through the via plug between the first wiring pattern and the second wiring pattern;
In the step of passing the cutting current, a portion of the first wiring pattern in contact with the via plug is diffused into the first insulating film, and the first wiring pattern is formed in the first insulating film. A fuse cutting method, which is performed so that a corresponding cavity is formed.
(Appendix 15)
The step of supplying the cutting current includes the step of supplying the first wiring pattern to the via plug so that a portion of the first wiring pattern in contact with the via plug is melted and diffused in the first insulating film. 15. The fuse cutting method according to appendix 14, wherein the contacting portion is heated to a temperature equal to or higher than the melting point of the metal.

１０ 半導体装置
１１ シリコン基板
１１Ａ 回路部
１１Ｂ，１１ＢＰ トリム回路部
１１Ｃ 選択部
１１Ｄ 電圧発生部
１１ＤＡ，１１ＤＡ１，１１ＤＡ２，１１ＤＡ３，１１ＤＡ４，１１ＤＡ５ 切断電圧発生回路
１１ＤＢ 切断検出回路
１１Ｐ 樹脂パッケージ
１１Ｌ ＬＯＣＯＳ膜
１１Ｖｓ 定電圧発生回路
１１ｓ ソース領域
１１ｄ ドレイン領域
１２，１３，１４ 層間絶縁膜
１２Ｇ ゲート電極
１２ｏｘ ゲート絶縁膜
１２Ａ〜１２Ｃ，１２ＧＮＤ，１３Ｂ，１２ａ，１２ｂ，１３ａ〜１３ｃ，１３ｓ，１４ａ，１４ｆ ビアプラグ
１３Ａ，１３Ｒ１〜１３Ｒ３，１３ＧＮＤ，１３ＧＴ，１３Ｓ，１４Ａ，１４Ｂ，１４Ｖｆ，１５Ｆｖ 配線パターン
１３Ｒｅｓ 金属膜残渣
１３Ｖ，１４Ｖ ボイド
１３Ｘ，１４Ｘ 組成変化領域
Ｆ１〜Ｆ９ ヒューズ部
Ｒ１〜Ｒ９ トリム素子
ＳＦ１〜ＳＦ３ 素子領域
ＴＡ〜ＴＨ 端子
ＴＦ１〜ＴＦ３ 選択トランジスタ
ＷＦ１ ウェル 10 semiconductor device 11 silicon substrate 11A circuit section 11B, 11BP trim circuit section 11C selecting unit 11D voltage generator 11DA, 11DA 1, 11DA 2, 11DA 3, 11DA 4, 11DA 5 cut voltage generating circuit 11DB disconnection detection circuit 11P resin package 11L LOCOS film 11Vs Constant voltage generation circuit 11s Source region 11d Drain regions 12, 13, 14 Interlayer insulating film 12G Gate electrode 12ox Gate insulating films 12A-12C, 12GND, 13B, 12a, 12b, 13a-13c, 13s, 14a, 14f Via plug 13A, 13R1-13R3, 13GND, 13GT, 13S, 14A, 14B, 14Vf, 15Fv Wiring pattern 13Res Metal film residue 13V, 14V Void 13X, 14X Composition change region F1-F9 Fuse R1~R9 trim element SF1~SF3 element region T A through T H terminal TF 1 ~TF 3 select transistor WF 1 well

Claims (6)

半導体基板と、
前記半導体基板上に形成された回路部と、
前記回路部に接続されたトリム素子部と、
を含み、
前記トリム素子部は、トリム素子と、前記トリム素子の両端に接続されたヒューズ部とを含み、
前記ヒューズ部は、第１の配線パターンと、第２の配線パターンと、前記第１の配線パターンと前記第２の配線パターンとを接続するビアプラグとを含み、
前記第１および第２の配線パターンの一方は前記トリム素子の一端に接続されており、
前記第１の配線パターンは第１の絶縁膜中に形成され、
前記第２の配線パターンは第２の絶縁膜中に形成され、
前記ヒューズ部は、前記第１の配線パターンが当該ヒューズ部の一部を構成する前記ビアプラグに接続される部分において、前記第１の絶縁膜中に第１の空洞が形成されており、前記第１の配線パターンと前記ビアプラグとの電気接続が前記第１の空洞により断たれていることを特徴とする半導体装置。 A semiconductor substrate;
A circuit portion formed on the semiconductor substrate;
A trim element connected to the circuit part;
Including
The trim element portion includes a trim element and a fuse portion connected to both ends of the trim element,
The fuse portion includes a first wiring pattern, a second wiring pattern, and a via plug that connects the first wiring pattern and the second wiring pattern;
One of the first and second wiring patterns is connected to one end of the trim element,
The first wiring pattern is formed in a first insulating film;
The second wiring pattern is formed in a second insulating film;
In the fuse portion, a first cavity is formed in the first insulating film at a portion where the first wiring pattern is connected to the via plug that constitutes a part of the fuse portion. An electrical connection between one wiring pattern and the via plug is cut off by the first cavity. 前記第１および第２の配線パターンは、前記ビアプラグよりも融点の低い金属材料より構成されることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first and second wiring patterns are made of a metal material having a melting point lower than that of the via plug. 前記半導体基板上には、前記第１および第２の配線パターンに前記ビアプラグを介して切断電流を供給する電流供給回路が設けられていることを特徴とする請求項１または２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a current supply circuit that supplies a cutting current to the first and second wiring patterns via the via plug is provided on the semiconductor substrate. 前記電流供給回路はキャパシタと、前記キャパシタを定電流で充電する充電回路とを含み、前記キャパシタに生じる電圧に対応した切断電流を、選択されたヒューズに供給することを特徴とする請求項３記載の半導体装置。   4. The current supply circuit includes a capacitor and a charging circuit that charges the capacitor with a constant current, and supplies a cutting current corresponding to a voltage generated in the capacitor to a selected fuse. Semiconductor device. 第１の絶縁膜中に形成された第１の配線パターンと、第２の絶縁膜中に形成された第２の配線パターンと、前記第１の配線パターンおよび前記第２の配線パターンを電気的に接続するビアプラグとを含むヒューズを切断するヒューズ切断方法であって、
前記第１の配線パターンと前記第２の配線パターンとの間で前記ビアプラグに切断電流を流す工程を含み、
前記切断電流を流す工程は、前記ビアプラグが溶断することなく、少なくとも前記第１の配線パターンのうち前記ビアプラグに接する部分の金属が前記第１の絶縁膜中に拡散し、前記第１の絶縁膜中に前記第１の配線パターンに対応した空洞が形成されるように実行されることを特徴とするヒューズ切断方法。 Electrically connecting the first wiring pattern formed in the first insulating film, the second wiring pattern formed in the second insulating film, the first wiring pattern, and the second wiring pattern A fuse cutting method for cutting a fuse including a via plug connected to
Passing a cutting current through the via plug between the first wiring pattern and the second wiring pattern;
The step of supplying the cutting current is performed by diffusing the metal in at least a portion of the first wiring pattern in contact with the via plug into the first insulating film without fusing the via plug. The fuse cutting method is performed so that a cavity corresponding to the first wiring pattern is formed therein. 前記切断電流を流す工程は、前記第１の配線パターンのうち前記ビアプラグに接する部分の金属が前記第１の絶縁膜中に溶融して拡散するように、前記第１の配線パターンを前記ビアプラグに接する部分において前記金属の融点以上の温度に加熱することを特徴とする請求項５記載のヒューズ切断方法。   The step of supplying the cutting current includes the step of supplying the first wiring pattern to the via plug so that a portion of the first wiring pattern in contact with the via plug is melted and diffused in the first insulating film. 6. The method for cutting a fuse according to claim 5, wherein the contacting portion is heated to a temperature equal to or higher than the melting point of the metal.
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